JP6007445B2 - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents

Description

本発明は、薄膜トランジスタ及び薄膜トランジスタの製造方法に関し、特に、有機系塗布材料をエッチストッパ層に用いた薄膜トランジスタ及びその製造方法に関する。

近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機材料のＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬディスプレイが注目されている。有機ＥＬディスプレイ等のアクティブマトリクス方式の表示装置では、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる薄膜半導体装置が用いられる。

特に、有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり電流駆動型のディスプレイデバイスであり、アクティブマトリクス方式の表示装置の駆動回路として優れたオンオフ特性を有する薄膜トランジスタの開発が急がれている。薄膜トランジスタの構成は、基板上に、ゲート電極、絶縁層、半導体層（チャネル層）、ソース電極及びドレイン電極が形成されたものであり、チャネル層にはシリコン薄膜を用いることが一般的である。

また、ディスプレイデバイスには大画面化及び低コスト化が求められており、容易に低コスト化が可能な薄膜トランジスタとして、一般的には、ゲート電極がチャネル層より基板側に形成されたボトムゲート型の薄膜トランジスタが用いられる。

ボトムゲート型の薄膜トランジスタは、チャネル層がエッチングされるチャネルエッチ型の薄膜トランジスタと、チャネル層をエッチング処理から保護するエッチストッパ型（チャネル保護型）の薄膜トランジスタとの２つに大別される。

チャネルエッチ型の薄膜トランジスタは、エッチストッパ型の薄膜トランジスタに比べて、フォトリソグラフィ工程数を削減することができ、製造コストを抑えられるという利点がある。

一方、エッチストッパ型の薄膜トランジスタは、エッチング処理によるチャネル層へのダメージを防ぐことができ、基板面内で特性ばらつきが増大することを抑制することができる。また、エッチストッパ型の薄膜トランジスタの方がチャネル層を薄膜化することができ、寄生抵抗成分を低減してオン特性を向上させることができるため、高精細化には有利である。

このため、エッチストッパ型の薄膜トランジスタは、例えば有機ＥＬ素子を用いた電流駆動型の有機ＥＬ表示装置における駆動トランジスタに適しており、チャネルエッチ型の薄膜トランジスタに比べて製造コストが増加したとしても、有機ＥＬ表示装置の画素回路に採用する試みがなされている。

例えば特許文献１には、微結晶半導体膜をチャネル層とするエッチストッパ型のＴＦＴが開示されており、チャネル層上にバッファ層を介してエッチストッパ層を形成することが記載されている。

特開２００９−７６８９４号公報

しかしながら、エッチストッパ型の薄膜トランジスタにおいて、有機材料をエッチストッパ層に用いると、トランジスタ特性（Ｉ−Ｖ特性）においてハンプ現象と呼ばれるコブが際立って現れることが分かった。

特に、トランジスタ特性の電流が急激に増加する領域において、ハンプ現象が顕著に現れることが分かった。この電流が急激に増加する領域は、表示装置における低階調領域、すなわち黒表示領域に対応し、液晶ディスプレイとは異なり有機ＥＬディスプレイにおいては、この黒表示領域の特性が重要となる。

本発明は、上記問題を解決するためになされたものであり、有機材料をエッチストッパ層とするエッチストッパ型の薄膜トランジスタにおいて、ハンプ現象が抑制された薄膜トランジスタ及びその製造方法を提供することを目的とする。

上記目的を達成するために、本発明に係る薄膜トランジスタの製造方法の一態様は、基板を準備する工程と、前記基板上にゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に半導体膜を形成する工程と、前記半導体膜上に有機材料を含むエッチストッパ層を形成する工程と、前記エッチストッパ層上に少なくとも一部が位置するように、ソース電極及びドレイン電極を互いに対向配置して形成する工程と、前記半導体膜をドライエッチングして、区画された半導体層を形成する工程と、前記ソース電極及び前記ドレイン電極から露出した領域における前記エッチストッパ層の表面層が前記ドライエッチングにより変質した変質層のうち、前記半導体層と接触する領域の少なくとも一部を除去する工程と、前記変質層が除去された領域において前記半導体層と接触するように、前記エッチストッパ層と同じ主成分を有するパッシベーション層を形成する工程とを含むことを特徴とする。

本発明の一態様によれば、優れたトランジスタ特性、特に電流が急激に増加する領域においてハンプ現象が抑制された薄膜トランジスタを得ることができる。

図１は、本発明の実施の形態に係る薄膜トランジスタの構成を模式的に示した図であり、（ａ）は（ｂ）のＡ−Ａ’線に沿って切断した同薄膜トランジスタの断面図、（ｂ）は同薄膜トランジスタの透過平面図、（ｃ）は（ｂ）のＢ−Ｂ’線に沿って切断した同薄膜トランジスタの拡大断面図である。 図２は、本発明の実施の形態に係る薄膜トランジスタの製造方法のフローチャートである。 図３Ａは、本発明の実施の形態に係る薄膜トランジスタの製造方法における基板準備工程を模式的に示した断面図及び平面図である。 図３Ｂは、本発明の実施の形態に係る薄膜トランジスタの製造方法におけるゲート電極形成工程を模式的に示した断面図及び平面図である。 図３Ｃは、本発明の実施の形態に係る薄膜トランジスタの製造方法におけるゲート絶縁層形成工程を模式的に示した断面図及び平面図である。 図３Ｄは、本発明の実施の形態に係る薄膜トランジスタの製造方法における結晶質シリコン半導体層形成工程を模式的に示した断面図及び平面図である。 図３Ｅは、本発明の実施の形態に係る薄膜トランジスタの製造方法における非晶質シリコン半導体層形成工程を模式的に示した断面図及び平面図である。 図３Ｆは、本発明の実施の形態に係る薄膜トランジスタの製造方法における保護層形成工程を模式的に示した断面図及び平面図である。 図３Ｇは、本発明の実施の形態に係る薄膜トランジスタの製造方法におけるコンタクト層用膜形成工程及びソースドレイン金属膜形成工程を模式的に示した断面図及び平面図である。 図３Ｈは、本発明の実施の形態に係る薄膜トランジスタの製造方法におけるソースドレイン金属膜パターニング工程を模式的に示した断面図及び平面図である。 図３Ｉは、本発明の実施の形態に係る薄膜トランジスタの製造方法におけるコンタクト層用膜パターニング工程及び半導体層パターニング工程を模式的に示した断面図及び平面図である。 図３Ｊは、本発明の実施の形態に係る薄膜トランジスタの製造方法における変質層除去工程を模式的に示した断面図及び平面図である。 図３Ｋは、本発明の実施の形態に係る薄膜トランジスタの製造方法において、変質層除去後の状態を模式的に示した断面図及び平面図である。 図３Ｌは、本発明の実施の形態に係る薄膜トランジスタの製造方法におけるパッシベーション層形成工程を模式的に示した断面図及び平面図である。 図４は、従来の薄膜トランジスタの構成を模式的に示した図であり、（ａ）は（ｂ）のＡ−Ａ’線に沿って切断した同薄膜トランジスタの断面図、（ｂ）は同薄膜トランジスタの透過平面図、（ｃ）は（ｂ）のＢ−Ｂ’線に沿って切断した同薄膜トランジスタの拡大断面図である。 図５Ａは、従来の薄膜トランジスタの電流電圧特性を示す図である。 図５Ｂは、従来の薄膜トランジスタの電流電圧特性におけるハンプ現象を説明するための図である。 図６は、図４に示す従来の薄膜トランジスタにおいて、保護層及び変質層がソース電極（ドレイン電極）からゲート幅方向にはみ出した長さを複数異ならせたときに得られる各々の電流電圧特性を重ね合わせた図である。 図７は、図４に示す従来の薄膜トランジスタの保護層の外周端部における断面ＴＥＭ像である。 図８Ａは、図４に示す従来の薄膜トランジスタを構成する膜中に含まれる塩素の濃度分布を示す図である。 図８Ｂは、図４に示す従来の薄膜トランジスタを構成する膜中に含まれる炭素の濃度分布を示す図である。 図９は、フッ酸処理を施した比較例に係る薄膜トランジスタの構成を模式的に示した図であり、（ａ）は（ｂ）のＡ−Ａ’線に沿って切断した同薄膜トランジスタの断面図、（ｂ）は同薄膜トランジスタの透過平面図、（ｃ）は（ｂ）のＢ−Ｂ’線に沿って切断した同薄膜トランジスタの拡大断面図である。 図１０は、図９に示す比較例に係る薄膜トランジスタの電流電圧特性を示す図である。 図１１は、本実施の形態に係る薄膜トランジスタにおける保護層の外周端部周辺の拡大断面図である。 図１２は、図１１に示す本実施の形態に係る薄膜トランジスタの保護層の外周端部周辺における断面ＴＥＭ像である。 図１３Ａは、従来の薄膜トランジスタの信頼性評価を行った際の電流電圧特性を示す図である。 図１３Ｂは、本実施の形態に係る薄膜トランジスタの信頼性評価を行った際の電流電圧特性を示す図である。 図１４は、本実施の形態に係る薄膜トランジスタにおいて、フッ酸による変質層の削れ量（エッチング量）の時間依存性を示す図である。 図１５は、本発明の実施の形態の変形例１に係る薄膜トランジスタの構成を示す断面図である。 図１６Ａは、本発明の実施の形態の変形例１に係る薄膜トランジスタ（ＳｉＮ／ＳｉＯ＝４４０ｎｍ／２０ｎｍ）の電流電圧特性を示す図である。 図１６Ｂは、本発明の実施の形態の変形例１に係る薄膜トランジスタ（ＳｉＮ／ＳｉＯ＝２６０ｎｍ／２００ｎｍ）の電流電圧特性を示す図である。 図１７は、本発明の実施の形態の変形例２に係る薄膜トランジスタの構成を模式的に示した図であり、（ａ）は（ｂ）のＡ−Ａ’線に沿って切断した同薄膜トランジスタの断面図、（ｂ）は同薄膜トランジスタの透過平面図、（ｃ）は（ｂ）のＢ−Ｂ’線に沿って切断した同薄膜トランジスタの拡大断面図である。 図１８は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図１９は、本発明の実施の形態に係る薄膜トランジスタを用いた画素の回路構成を示す図である。

本発明に係る薄膜トランジスタの製造方法の一態様は、基板を準備する工程と、前記基板上にゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に半導体膜を形成する工程と、前記半導体膜上に有機材料を含むエッチストッパ層を形成する工程と、前記エッチストッパ層上に少なくとも一部が位置するように、ソース電極及びドレイン電極を互いに対向配置して形成する工程と、前記半導体膜をドライエッチングして、区画された半導体層を形成する工程と、前記ソース電極及び前記ドレイン電極から露出した領域における前記エッチストッパ層の表面層が前記ドライエッチングにより変質した変質層のうち、前記半導体層と接触する領域の少なくとも一部を除去する工程と、前記変質層が除去された領域において前記半導体層と接触するように、前記エッチストッパ層と同じ主成分を有するパッシベーション層を形成する工程と、を含むことを特徴とする。

本態様によれば、半導体膜のドライエッチング時にエッチストッパ層の表面付近に形成される変質層のうち半導体層と接触する領域の少なくとも一部を除去するとともに、当該変質層が除去された領域において露出した半導体層と接するようにエッチストッパ層と同じ主成分を有するパッシベーション層を形成する。これにより、変質層に起因する寄生トランジスタの発生を抑制することができるので、ハンプ現象が抑制された薄膜トランジスタを製造することができる。

さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記変質層の密度は、前記エッチストッパ層のうち前記ドライエッチングにより変質しなかった部分の密度よりも高い。

本態様によれば、変質層は、エッチストッパ層の母体よりも密度が高くなっている領域である。これにより、半導体層の保護膜であるエッチストッパ層と除去すべき変質層とを区別することができ、変質層を特定することができる。また、このような変質層は、固定電荷を多く含み、ハンプ現象の原因となる。したがって、ハンプ現象の原因となる変質層を除去することによって寄生トランジスタの発生を抑制することができるので、優れたトランジスタ特性を有する薄膜トランジスタを実現することができる。

さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記変質層は、膜厚が３０ｎｍ以上である。さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記変質層に含まれる塩素の濃度は、前記エッチストッパ層に含まれる塩素の濃度の少なくとも１０倍以上である。さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記変質層に含まれる炭素の濃度は、前記エッチストッパ層に含まれる炭素の濃度の少なくとも１／１００以下である。但し、炭素濃度は、物質によって大きく異なる場合があるため、変質層に含まれる炭素濃度は、エッチストッパ層に含まれる炭素濃度の１／１００を超えてもよい。

これらの構成により、半導体層の保護膜であるエッチストッパ層と除去すべき変質層とを区別することができ、変質層を明確に特定することができる。また、このような変質層は、固定電荷を多く含み、ハンプ現象の原因となる。したがって、ハンプ現象の原因となる変質層のみを除去することできるので、優れたトランジスタ特性を有する薄膜トランジスタ実現することができる。

さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記変質層を除去する工程では、希フッ酸によって前記変質層を除去する、としてもよい。

これにより、ドライエッチングのダメージにより形成された変質層を選択的に容易に除去することができる。

さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記希フッ酸の濃度は０．５％以上であり、前記変質層を除去する工程では、前記希フッ酸にて１０秒以上の洗浄を行うことで前記変質層を除去してもよい。

これにより、ドライエッチングのダメージにより形成された変質層全てを確実に除去することができる。

さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記パッシベーション層は、前記エッチストッパ層と同じ材料である、としてもよい。

これにより、パッシベーション層をエッチストッパ層と同じ有機材料で構成することができる。

さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記パッシベーション層は、無機材料からなる、としてもよい。この場合、前記エッチストッパ層は、主成分としてシリコンを含み、前記パッシベーション層は、酸化シリコンからなる、とすることができる。

さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記パッシベーション層の膜厚は、２０ｎｍ以上１０００ｎｍ以下であることが好ましい。

さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記パッシベーション層の上に、前記パッシベーション層よりも酸素透過率が低い物質からなる封止層を形成する工程を含む、とすることができる。この場合、前記封止層は、窒化シリコンからなる、としてもよい。

これにより、パッシベーション層の材料としてハンプ現象を抑制するための材料に選定したとしても、封止層によって酸素の透過を抑制することができる。すなわち、封止層によってパッシベーション膜としての機能を持たせることができる。これにより、信頼性に優れた薄膜トランジスタを実現することができる。

また、本発明に係る薄膜トランジスタの一態様は、基板上に位置するゲート電極と、前記ゲート電極上に位置するゲート絶縁層と、前記ゲート絶縁層を間に介して、前記ゲート電極と対向する半導体層と、前記半導体層上に位置する、有機材料を含むエッチストッパ層と、互いに対向して配置され、前記エッチストッパ層上に少なくとも一部が位置するソース電極及びドレイン電極と、前記エッチストッパ層上に形成されたパッシベーション層と、を有し、前記エッチストッパ層は、表面部分における組成と前記表面部分よりも内側の部分の組成が等しく、前記パッシベーション層は、前記エッチストッパ層の表面が前記半導体層と接する境界と、前記半導体層の表面であって前記エッチストッパ層が位置する領域に対して前記境界よりも外側に位置する外周領域とを、前記境界及び前記外周領域と接するように覆い、かつ、前記エッチストッパ層と同じ主成分を有することを特徴とする。

本態様によれば、エッチストッパ層は表面部分と内側部分とが同じ組成であり、かつ、エッチストッパ層とパッシベーション層との主成分が同じである。そして、パッシベーション層は、エッチストッパ層の表面のうち半導体層と接する境界部分と、半導体層の表面であってエッチストッパ層が位置する領域に対して前記境界よりも外側に位置する外周領域とに接触させて、前記境界部分と前記外周領域とを覆っている。これにより、ハンプ現象が抑制された優れたトランジスタ特性を有する薄膜トランジスタを実現することができる。

さらに、本発明に係る薄膜トランジスタの一態様において、前記エッチストッパ層は、層全体において組成が同じである、としてもよい。

さらに、本発明に係る薄膜トランジスタの一態様において、前記半導体層は、ゲート幅方向に向かって前記エッチストッパ層から突出する突出部を有し、前記突出部の上面は、前記パッシベーション層によって被覆されている、としてもよい。

さらに、本発明に係る薄膜トランジスタの一態様において、前記パッシベーション層は、無機材料からなる、としてもよい。この場合、前記エッチストッパ層は、主成分としてシリコンを含み、前記パッシベーション層は、酸化シリコンからなる、とすることができる。

さらに、本発明に係る薄膜トランジスタの一態様において、前記パッシベーション層の膜厚は、２０ｎｍ以上１０００ｎｍ以下であることが好ましい。

さらに、本発明に係る薄膜トランジスタの一態様において、前記パッシベーション層の上に、前記パッシベーション層よりも酸素透過率が低い物質からなる封止層を有する、とすることができる。この場合、前記封止層は、窒化シリコンからなる、としてもよい。

（実施の形態）
以下、本発明の実施の形態に係る薄膜トランジスタ及びその製造方法について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。

また、各図において、実質的に同一の構成部材については同一の符号を付す。なお、各図は、模式図であり、必ずしも厳密に図示したものではない。

図１は、本発明の実施の形態に係る薄膜トランジスタの構成を模式的に示した図であり、（ａ）は（ｂ）のＡ−Ａ’線の断面図、（ｂ）は透過平面図、（ｃ）は（ｂ）のＢ−Ｂ’線の拡大断面図である。

図１に示すように、本実施の形態に係る薄膜トランジスタ１０は、チャネル保護型でボトムゲート型の薄膜トランジスタであって、基板１上に位置するゲート電極２と、ゲート電極２上に位置するゲート絶縁層３と、ゲート絶縁層３を間に介してゲート電極２と対向する半導体層４０と、半導体層４０上に位置する保護層６と、保護層６上に少なくとも各々の一部が位置するソース電極８Ｓ及びドレイン電極８Ｄと、保護層６上に形成されたパッシベーション層９と、を有する。

本実施の形態における薄膜トランジスタ１０は、さらに、一対のコンタクト層７を有する。一対のコンタクト層７の各々は、保護層６上に少なくとも各々の一部が位置し、かつ、ソース電極８Ｓ又はドレイン電極８Ｄと半導体層４０との間に形成されている。

また、半導体層４０は、基板１上において島状に区画されており、下層の第１半導体層である結晶質シリコン半導体層４と上層の第２半導体層である非晶質シリコン半導体層５との積層膜によって構成されている。半導体層４０は、ゲート絶縁層３を間に介して、ゲート電極２と対向するように形成されている。

なお、本実施の形態における薄膜トランジスタ１０は、ｎチャネル型ＴＦＴである。以下、本実施の形態に係る薄膜トランジスタ１０の各構成部材について詳述する。

基板１は、例えば、石英ガラス、無アルカリガラスおよび高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が半導体層４０に侵入することを防止するために、表面に窒化シリコン（ＳｉＮ_ｘ）、酸化シリコン（ＳｉＯ_ｙ）又はシリコン酸窒化（ＳｉＯ_ｙＮ_ｘ）等からなるアンダーコート層が形成された基板を用いてもよい。また、アンダーコート層は、レーザアニール等の高温熱処理プロセスにおいて、基板１への熱の影響を緩和させる役割も担う。アンダーコート層の膜厚は、例えば、１００ｎｍ〜２０００ｎｍ程度である。

ゲート電極２は、基板１の上に所定形状で形成される。ゲート電極２は、シリコンの融点温度に耐えられる導電性材料又はその合金等の単層構造又は多層構造からなり、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、Ｔａ（タンタル）、Ｎｂ（ニオブ）、Ｎｉ（ニッケル）、チタン（Ｔｉ）、クロム（Ｃｒ）、またはモリブデンタングステン（ＭｏＷ）等を用いることができる。ゲート電極２の膜厚は、例えば、２０ｎｍ〜５００ｎｍ程度である。

ゲート絶縁層３（ゲート絶縁膜）は、基板１の上方に形成される。本実施の形態において、ゲート絶縁層３は、ゲート電極２を覆うように基板１上の全面に形成されている。ゲート絶縁層３は、例えば、酸化シリコン（ＳｉＯ_ｙ）、窒化シリコン（ＳｉＮ_ｘ）、シリコン酸窒化（ＳｉＯ_ｙＮ_ｘ）、酸化アルミニウム（ＡｌＯ_ｚ）、酸化タンタル（ＴａＯ_ｗ）又はその積層膜等を用いて形成することができる。ゲート絶縁層３の膜厚は、例えば、５０ｎｍ〜３００ｎｍ程度である。

なお、本実施の形態では半導体層４０として結晶質シリコン半導体層４を用いているので、ゲート絶縁層３としては少なくとも酸化シリコンを用いるとよい。これは、ＴＦＴにおける良好な閾値電圧特性を維持するためには半導体層４０とゲート絶縁層３との界面状態を良好なものにすることが好ましく、これには酸化シリコンが適しているからである。

結晶質シリコン半導体層４は、ゲート絶縁層３上に形成される半導体薄膜であって、ゲート電極２に印加される電圧によってキャリアの移動が制御される領域である所定のチャネル領域を有するチャネル層である。チャネル領域は、ゲート電極２の上方の領域であり、チャネル領域の電荷移動方向の長さはゲート長に対応する。結晶質シリコン半導体層４は、例えば、非結晶性の非晶質シリコン（アモルファスシリコン）を結晶化することによって形成することができる。

結晶質シリコン半導体層４における結晶シリコンの結晶粒径は、例えば、５ｎｍ〜１０００ｎｍ程度である。この場合、結晶質シリコン半導体層４は、平均結晶粒径が１００ｎｍ以上の多結晶シリコンのみによって構成されるだけではなく、当該多結晶シリコンと、平均結晶粒径が２０ｎｍ以上４０ｎｍ未満のマイクロクリスタルと呼ばれる微結晶シリコンとの混晶構造とすることもできるし、あるいは、アモルファスシリコン（非結晶性シリコン）と結晶性シリコンとの混晶構造とすることもできる。なお、優れたオン特性を得るためには、少なくとも結晶質シリコン半導体層４のチャネル領域については、結晶性シリコンの割合が多い膜で構成するとよい。結晶質シリコン半導体層４の膜厚は、例えば、１０ｎｍ〜９０ｎｍ程度である。

非晶質シリコン半導体層５は、結晶質シリコン半導体層４上に形成される半導体薄膜であって、例えば真性アモルファスシリコン膜である。非晶質シリコン半導体層５の膜厚は、例えば、１０ｎｍ〜６０ｎｍ程度である。

また、図１の（ｂ）及び（ｃ）に示すように、結晶質シリコン半導体層４及び非晶質シリコン半導体層５からなる半導体層４０は、ソース電極８Ｓ及びドレイン電極８Ｄから露出する部分において、ゲート幅方向（チャネル方向に垂直な方向）に向かって保護層６から突出する突出部４１を有する。言い換えると、ソース電極８Ｓ及びドレイン電極８Ｄから露出する部分において保護層６の側面は半導体層４０の側面よりも後退するように形成されており、保護層６と半導体層４０との間には段差部が存在する。本実施の形態において、半導体層４０の突出部４１は、ゲート長方向（チャネル方向）にも形成されている。後述するように、突出部４１の上面及び側面は、パッシベーション層９によって被覆されている。

なお、本実施の形態における半導体層４０は、結晶質シリコン半導体層４と非晶質シリコン半導体層５との積層構造としたが、これに限らない。半導体層４０は、結晶質シリコン半導体層及び非晶質シリコン半導体層のどちらか一方であるシリコン半導体層の単体でもよい。また、半導体層４０としては、シリコン半導体層に限らず、金属酸化物半導体層又は有機物半導体層を用いても構わない。

保護層６は、半導体層４０の上に形成されるエッチストッパ層であり、チャネル層となる半導体層４０を保護するためのチャネル保護膜である。すなわち、保護層６は、一対のコンタクト層７及び半導体層４０をパターニングするときのエッチング処理時において、半導体層４０のチャネル領域がエッチングされてしまうことを防止するためのチャネルエッチングストッパ（ＣＥＳ）層として機能する。本実施の形態における保護層６は、非晶質シリコン半導体層５の上に形成される。本実施の形態において、ソース電極８Ｓ又はドレイン電極８Ｄと重なる領域における保護層６の膜厚は、例えば、３００ｎｍ〜１μｍである。さらに、保護層６の膜厚は、５００ｎｍ以上１μｍ以下であることが好ましい。保護層６の膜厚の下限は、エッチングによるマージン及び保護層６中の固定電荷の影響を抑制する観点で決定され、保護層６の膜厚の上限は、非晶質シリコン半導体層５との段差増大に伴うコンタクト層７等の段差切れによるプロセスの信頼性低下を抑制する観点で決定される。

また、保護層６は、主成分としてシリコン（Ｓｉ）及び酸素（Ｏ）を含有する。本実施の形態における保護層６は、シリコン、酸素、及び、炭素（Ｃ）を含む有機材料を主として含有する有機材料膜である。この場合、保護層６は、例えばポリシロキサンによって形成することができる。ポリシロキサンは、主鎖としてシリカ結合を有し、これにメチル基等の炭素を有する有機成分が結合したものである。このような保護層６は、有機系塗布材料をスピンコート法等により塗布することによって形成することができる。また、スピンコート法等の塗布法以外に、液滴吐出法、又は、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等によっても形成することができる。

保護層６は、表面部分における組成と表面部分よりも内側の部分である内側部分の組成とが等しくなっており、層全体において組成が同じである。本実施の形態において、保護層６は、当該保護層６に含まれる元素成分の各濃度が層全体において略均一になっている。なお、保護層６は、絶縁性を有しており、一対のコンタクト層７同士は電気的に接続されていない。

一対のコンタクト層７は、不純物を高濃度に含む非晶質半導体層、又は、不純物を高濃度に含む多結晶半導体層からなる。一対のコンタクト層７は、例えば、アモルファスシリコンにｎ型不純物としてリン（Ｐ）がドープされたｎ型半導体層とし、１×１０^１９［ａｔｍ／ｃｍ^３］以上の高濃度の不純物を含むｎ^＋層とすることができる。

一対のコンタクト層７は、保護層６上において所定の間隔をあけて対向配置されており、一対のコンタクト層７のそれぞれは、保護層６の上面から非晶質シリコン半導体層５までを跨るようにして形成されている。なお、各コンタクト層７の膜厚は、例えば、５ｎｍ〜１００ｎｍとすることができる。

本実施の形態における一対のコンタクト層７は、非晶質シリコン半導体層５とソース電極８Ｓ及びドレイン電極８Ｄとの間に形成されているが、半導体層４０の側面（非晶質シリコン半導体層５の側面及び結晶質シリコン半導体層４の側面）には形成されていない。すなわち、一対のコンタクト層７は、半導体層４０（非晶質シリコン半導体層５及び結晶質シリコン半導体層４）と面一に形成されている。

なお、コンタクト層７は、単層で構成したが、下層を低濃度の電界緩和層（ｎ⁻層）とし、上層を高濃度のコンタクト層（ｎ^＋層）とする２層によって構成してもよい。この場合、低濃度の電界緩和層には、例えば、１×１０^１７［ａｔｍ／ｃｍ^３］程度のリンがドープされている。

一対のソース電極８Ｓ及びドレイン電極８Ｄは、所定の間隔をあけて互いに対向するように配置されるとともに、一対のコンタクト層７上に当該一対のコンタクト層７と面一に形成されている。

ソース電極８Ｓは、一方のコンタクト層７を介して、保護層６の一方の端部及び半導体層４０（非晶質シリコン半導体層５）に跨るようにして形成されている。一方、ドレイン電極８Ｄは、他方のコンタクト層７を介して、保護層６の他方の端部及び半導体層４０（非晶質シリコン半導体層５）に跨るようにして形成されている。

本実施の形態において、ソース電極８Ｓ及びドレイン電極８Ｄは、それぞれ導電性材料又はこれらの合金等からなる単層構造又は多層構造とすることができ、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）又はクロム（Ｃｒ）等の材料により構成される。本実施の形態では、ソース電極８Ｓ及びドレイン電極８Ｄは、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。なお、ソース電極８Ｓ及びドレイン電極８Ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍ程度とすることができる。

パッシベーション層９は、ソース電極８Ｓ及びドレイン電極８Ｄと、ソース電極８Ｓ及びドレイン電極８Ｄの間から露出する保護層６とを覆うようにして形成される。パッシベーション層９の膜厚は、例えば、２０ｎｍ以上１０００ｎｍ以下とすることができる。

パッシベーション層９は、保護層６と主成分が同じとなるように構成されている。本実施の形態では、保護層６が主成分としてシリコン及び酸素を含むので、パッシベーション層９も主成分としてシリコン及び酸素を含む。また、保護層６は有機材料によって構成したが、パッシベーション層９は無機材料で構成している。例えば、パッシベーション層９は、酸化シリコンによって形成することができる。なお、パッシベーション層９は、保護層６の有機材料と同じ有機材料によって構成することもできる。

また、図１の（ｃ）に示すように、パッシベーション層９は、保護層６の表面（側面）が半導体層４０（非晶質シリコン半導体層５）と接する部分を少なくとも覆うように形成されている。すなわち、パッシベーション層９は、保護層６の表面が半導体層４０と接する境界と、半導体層４０の表面であって保護層６が位置する領域に対して前記境界よりも外側に位置する外周領域とに接触するようにして、前記境界及び外周領域とを覆っている。具体的に、パッシベーション層９は、半導体層４０の突出部４１の上面及び側面を覆うように形成されている。

なお、パッシベーション層９は、薄膜トランジスタ１０を構成する半導体層材料に外部から酸素や水分等の不純物が侵入することを防止すること等を目的として用いられる。

次に、本発明の実施の形態に係る薄膜トランジスタ１０の製造方法について、図２及び図３Ａ〜図３Ｌを用いて説明する。図２は、本発明の実施の形態に係る薄膜トランジスタの製造方法のフローチャートである。図３Ａ〜図３Ｌは、本発明の実施の形態に係る薄膜トランジスタの製造方法における各工程を模式的に示した断面図及び平面図である。なお、図３Ａ〜図３Ｌの各図において、（ａ）は、（ｂ）のＡ−Ａ’線に沿って切断した同薄膜トランジスタの断面図であり、（ｂ）は、同薄膜トランジスタの平面図である。また、各平面図に示される構成部材については、理解しやすいように、各断面図に示される構成部材と同じハッチングが施されている。

図２に示すように、本実施の形態に係る薄膜トランジスタ１０の製造方法は、基板１を準備する基板準備工程（Ｓ１０）と、ゲート電極２を形成するゲート電極形成工程（Ｓ２０）と、ゲート絶縁層３を形成するゲート絶縁層形成工程（Ｓ３０）と、半導体膜４０Ｆを形成する半導体膜形成工程（Ｓ４０）と、保護層６（エッチストッパ層）を形成する保護層形成工程（Ｓ５０）と、ソース電極８Ｓ及びドレイン電極８Ｄを形成するソースドレイン電極形成工程（Ｓ６０）と、半導体膜４０Ｆをドライエッチングによりパターニングして半導体膜４０Ｆを区画する半導体膜パターニング工程（Ｓ７０）と、保護層６の一部が変質した層である変質層６ａを除去する変質層除去工程（Ｓ８０）と、パッシベーション層９を形成するパッシベーション層形成工程（Ｓ９０）と、を含む。なお、本実施の形態における半導体膜形成工程（Ｓ４０）は、第１半導体膜を形成する第１半導体膜形成工程と第２半導体膜を形成する第２半導体膜形成工程とを含む。以下、本実施の形態の製造方法における各工程について詳細に説明する。

まず、図３Ａに示すように、基板１を準備する（基板準備工程）。基板１として、例えば、ガラス基板を準備する。なお、ゲート電極２を形成する前に、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等によって基板１の表面にアンダーコート層を形成してもよい。また、基板１を準備する工程には、アンダーコート層を形成する工程の他に、基板１を洗浄する工程等も含まれる。

次に、図３Ｂに示すように、基板１の上方に所定形状のゲート電極２をパターン形成する（ゲート電極形成工程）。例えば、基板１上の全面にモリブデンタングステン（ＭｏＷ）等からなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィ及びウェットエッチングを施すことにより、ゲート金属膜をパターニングして矩形のゲート電極２を形成する。

次に、図３Ｃに示すように、基板１の上方にゲート絶縁層３を形成する（ゲート絶縁層形成工程）。例えば、ゲート電極２を覆うようにして基板１の上方の全面に、プラズマＣＶＤ等によってゲート絶縁層３を成膜する。本実施の形態では、酸化シリコン膜と窒化シリコン膜との２層構造のゲート絶縁層３を形成した。

次に、図３Ｄに示すように、第１半導体膜として、ゲート絶縁層３の上に結晶質シリコン半導体膜４Ｆを形成する（第１半導体膜形成工程）。この場合、まず、ゲート絶縁層３上に、例えばアモルファスシリコン膜からなる非結晶シリコン薄膜をプラズマＣＶＤ等によって成膜する。アモルファスシリコン膜は、例えば、シランガス（ＳｉＨ_４）と水素ガス（Ｈ_２）とを所定の濃度比で導入し、所定の成膜条件にて成膜することができる。その後、脱水素アニール処理を行った後、所定の温度で非晶質シリコン薄膜をアニールすることにより非結晶シリコン薄膜を結晶化する。これにより、ゲート絶縁層３上に、結晶質シリコン半導体膜４Ｆを形成することができる。

なお、本実施の形態において、非結晶シリコン薄膜の結晶化は、レーザ光を非結晶シリコン薄膜に照射させることによるレーザアニールによって行った。レーザアニールは、波長１９０ｎｍ〜３５０ｎｍ程度のエキシマレーザを用いたレーザアニール（ＥＬＡ）の他に、波長３７０ｎｍ〜９００ｎｍ程度のパルスレーザを用いたレーザアニール、又は、波長３７０ｎｍ〜９００ｎｍ程度の連続発振型のレーザ（ＣＷレーザ）を用いたレーザアニールを用いることができる。また、レーザアニール以外に、急速熱処理（ＲＴＰ）や急速熱アニール（ＲＴＡ）によって結晶化してもよい。あるいは、非結晶シリコン薄膜を結晶化して結晶質シリコン半導体膜を形成するのではなく、ＣＶＤによる直接成長によって結晶質シリコン半導体膜４Ｆを形成しても構わない。

次に、図３Ｅに示すように、第２半導体膜として、結晶質シリコン半導体膜４Ｆ上に非晶質シリコン半導体膜５Ｆを形成する（第２半導体膜形成工程）。例えば、非晶質シリコン半導体膜５Ｆとしてアモルファスシリコン膜を成膜することができる。アモルファスシリコン膜は、シランガス（ＳｉＨ_４）、ジシランガス（Ｓｉ_２Ｈ_６）及びトリシランガス（Ｓｉ_３Ｈ_８）のいずれかを含む原料ガスを用いてプラズマＣＶＤ等によって所定の成膜条件にて成膜することができる。また、原料ガスとともに導入する不活性ガスとして、水素ガス（Ｈ_２）以外に、アルゴンガス（Ａｒ）又はヘリウムガス（Ｈｅ）を所定の濃度比で導入して成膜することができる。

これにより、ゲート絶縁層３上に、結晶質シリコン半導体膜４Ｆと非晶質シリコン半導体膜５Ｆとの積層膜である半導体膜４０Ｆを成膜することができる。

なお、半導体膜４０Ｆを形成した後は、半導体膜４０Ｆに対して水素プラズマ処理を行って、結晶質シリコン半導体膜４Ｆのシリコン原子に対して水素化処理を行うとよい。水素プラズマ処理は、例えば、Ｈ_２、Ｈ_２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマを半導体膜４０Ｆに照射することにより行われる。この水素プラズマ処理は、プラズマ雰囲気中に水素イオン（Ｈ^＋）と水素ラジカル（Ｈ^＊）を含む水素プラズマを発生させるものである。発生させた水素イオンと水素ラジカルとが結晶質シリコン半導体膜４Ｆ内に入り込んでいくことにより、結晶質シリコン半導体膜４Ｆを構成するシリコン原子のダングリングボンドが水素終端される。つまり、シリコン原子のダングリングボンドが水素と結合する。これにより、結晶質シリコン半導体膜４Ｆの結晶欠陥密度を低減させることができるので、結晶質シリコン半導体膜４Ｆの結晶性が向上する。この水素プラズマ処理は、半導体膜４０Ｆが酸化物半導体や有機物半導体等であってシリコン半導体以外の場合には、必ずしも行う必要はない。

次に、図３Ｆに示すように、半導体膜４０Ｆ上にエッチストッパ層となる保護層６を形成する（保護層形成工程）。例えば、所定の塗布方法によって半導体膜４０Ｆ上に所定の有機材料を塗布して焼成することによって有機保護膜からなる保護層６を形成することができる。

本実施の形態では、まず、ポリシロキサンからなる有機材料を非晶質シリコン半導体膜５Ｆ上に塗布してスピンコートして、非晶質シリコン半導体膜５Ｆ上の全面に保護層６を形成する。その後、保護層６をプリベーク（仮焼成）した後に、フォトマスクを用いて露光及び現像して所定形状の保護層６を形成する。その後、保護層６をポストベーク（本焼成）する。これにより、所定形状の保護層６を形成することができる。

次に、図３Ｇに示すように、保護層６を覆うようにして半導体膜４０Ｆ（非晶質シリコン半導体膜５Ｆ）上にコンタクト層用膜７Ｆを形成する（コンタクト層用膜形成工程）。例えば、プラズマＣＶＤによって、リン等の５価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層用膜７Ｆを成膜する。

次に、同図に示すように、コンタクト層用膜７Ｆ上に、ソース電極８Ｓ及びドレイン電極８Ｄとなるソースドレイン金属膜８Ｆを形成する。例えば、スパッタによって、ＭｏＷ／Ａｌ／ＭｏＷの三層構造のソースドレイン金属膜８Ｆを成膜する（ソースドレイン金属膜形成工程）。

次に、図３Ｈに示すように、ソースドレイン金属膜８Ｆをパターニングすることで、非晶質シリコン半導体膜５Ｆ上に、保護層６を挟んで一対のソース電極８Ｓ及びドレイン電極８Ｄを形成する。具体的には、ソースドレイン金属膜８Ｆを所定形状にパターニングするために、ソースドレイン金属膜８Ｆ上にレジストを塗布し、露光及び現像を行うことによって、当該レジストを、ソース電極８Ｓ及びドレイン電極８Ｄの形状に対応した形状にパターニングする。次に、このレジストをマスクとしてウェットエッチング等のエッチング処理を施すことによって、ソースドレイン金属膜８Ｆをパターニングする。これにより、同図に示すように、分離された所定形状の一対のソース電極８Ｓ及びドレイン電極８Ｄを形成することができる。なお、このとき、コンタクト層用膜７Ｆがエッチングストッパとして機能する。

その後、ソース電極８Ｓ及びドレイン電極８Ｄ上のレジストを除去し、ソース電極８Ｓ及びドレイン電極８Ｄをマスクとしてドライエッチングを施すことにより、コンタクト層用膜７Ｆをパターニングするとともに、これと同時に、半導体膜４０Ｆ（非晶質シリコン半導体膜５Ｆ及び結晶質シリコン半導体膜４Ｆ）を島状にパターニングする（半導体膜パターニング工程）。これにより、図３Ｉに示すように、所定形状の一対のコンタクト層７を形成するとともに、島状にパターニングされた非晶質シリコン半導体層５及び結晶質シリコン半導体層４を形成することができる。なお、このとき、保護層６がエッチストッパ層として機能する。

本実施の形態において、半導体膜４０Ｆをパターニングする際のドライエッチング装置のエッチング条件は、エッチングガスをＣｌ_２ガスとし、圧力を２Ｐａとし、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）パワーを３００Ｗとした。なお、半導体膜４０Ｆをドライエッチングする際、本実施の形態では、ソース電極８Ｓ及びドレイン電極８Ｄ上のレジストを除去して行ったが、当該レジストを残したままドライエッチングを行っても構わない。

このとき、図３Ｉの（ｂ）に示すように、半導体膜４０Ｆをパターニングする際のドライエッチングによって、保護層６のソース電極８Ｓ及びドレイン電極８Ｄから露出した領域において、保護層６の表面付近に変質層６ａが生成される。すなわち、変質層６ａは、ソース電極８Ｓ及びドレイン電極８Ｄから露出した保護層６の表面層がドライエッチングのエッチングガスによって変質した層である。また、変質層６ａは、同図に示すように、特に、露出する保護層６の側面部分にあらわれる。このように、半導体膜４０Ｆをドライエッチングした後における保護層６は、ドライエッチングによって変質された部分である変質層６ａと、ドライエッチングによって変質されなかった部分であるバルク層とを有することになる。

次に、ドライエッチングを施した際に生成した変質層６ａを除去するために、例えば、ＤＨＦ（希フッ酸）によるウェットエッチング又はＣＦ_４やＯ_２によるドライエッチングを施す（変質層除去工程）。

本実施の形態においては、図３Ｊに示すように、希釈率０．５％のＤＨＦ（希フッ酸）を用いて１０秒以上の洗浄を行うことで、保護層６に形成された変質層６ａを選択的に除去した。

このように変質層６ａを除去することによって保護層６の側面が後退し、図３Ｋの（ｂ）に示すように、変質層６ａの下に存在する半導体層４０（非晶質シリコン半導体層５）の周辺部が露出する。

最後に、図３Ｌに示すように、少なくとも変質層６ａが除去されて露出した半導体層４０と接触するようにして、パッシベーション層９を形成する（パッシベーション層形成工程）。本実施の形態では、露出する全ての部材（ソース電極８Ｓ及びドレイン電極８Ｄ、保護層６、非晶質シリコン半導体層５）を覆うようにして、パッシベーション層９を形成した。

パッシベーション層９の材料は、保護層６と同じ主成分を有するものが用いられる。本実施の形態では、酸化シリコン（ＳｉＯ_ｘ）からなるパッシベーション層９を、平行平板電極型のＲＦプラズマＣＶＤ装置を用いて成膜した。この場合、上記装置内に設置した基板１の温度（成長温度）を４００℃とし、圧力を３Ｔｏｒｒとし、ＲＦパワーを１８０Ｗとし、平行平板電極の間隔を５５０ｍｍとし、シラン及び亜酸化窒素のガス流量をそれぞれ２０ｓｃｃｍ及び１５００ｓｃｃｍとした成膜条件によって、膜厚が２０ｎｍの酸化シリコン（ＳｉＯ_ｘ）を成膜した。

以上のようにして、本実施の形態に係る薄膜トランジスタ１０を製造することができる。

次に、本実施の形態に係る薄膜トランジスタ１０の作用効果について、本発明に至った経緯も含めて詳細に説明する。

図４は、従来の薄膜トランジスタの構成を模式的に示した図であり、（ａ）は（ｂ）のＡ−Ａ’線の断面図、（ｂ）は透過平面図、（ｃ）は（ｂ）のＢ−Ｂ’線の拡大断面図である。図５Ａ及び図５Ｂは、従来の薄膜トランジスタの電流電圧特性（Ｉｄｓ−Ｖｇｓ特性）を示す図である。

図４の（ａ）に示すように、従来の薄膜トランジスタ１００は、基板１上に、ゲート電極２と、ゲート絶縁層３と、結晶質シリコン半導体層４と、非晶質シリコン半導体層５と、保護層６と、一対のコンタクト層７と、ソース電極８Ｓ及びドレイン電極８Ｄと、パッシベーション層９００とが形成されることで構成されている。なお、パッシベーション層９００は、酸素透過率が低い窒化シリコンによって構成されている。

エッチストッパ層（保護層６）が有機系塗布材料によって形成された従来の薄膜トランジスタ１００は、所望のトランジスタ特性（電流電圧特性）を得ることが難しいという問題がある。このような薄膜トランジスタ１００において電流電圧特性を測定すると、図５Ａに示すように、電流が急激に増加する領域においてハンプ現象と呼ばれるコブが生じることが分かった。なお、図５Ａは、膜厚が４６０ｎｍのパッシベーション層９００を成膜したときにおける薄膜トランジスタ１００の電流電圧特性を示している。

ここで、ハンプ現象について、図５Ｂを用いて説明する。ハンプ現象とは、図５Ｂに示すように、一つの薄膜トランジスタではあるが、メイントランジスタの他に寄生トランジスタが存在することに起因すると考えられ、メイントランジスタの電流電圧特性にその寄生トランジスタの電流電圧特性が合わさることで、一つの薄膜トランジスタ１００の電流電圧特性上に不自然なコブが現れる現象のことである。なお、本明細書において、有機系塗布材料とは、炭素を含む有機物からなる物質であり、またインクジェット等による印刷工程やスピンコート等による塗布工程により形成可能な材料とする。

本願発明者は、このハンプ現象が発生する原因について鋭意解析及び検討した結果、エッチストッパ層（保護層）として有機系塗布材料を用いた場合、半導体膜をパターニングして区画（島化）する時に、露出するエッチストッパ層がダメージを受けて、エッチストッパ層の母材である有機系塗布材料が変質してなる変質層がエッチストッパ層の表面に現れることが分かった。このとき、さらに、露出するエッチストッパ層の外周端部ではエッチングによりエッチストッパ層の膜厚が薄くなることも分かった。この結果、新たに生成された変質層と半導体層とが接することで寄生トランジスタが形成され、ハンプ現象が発生するということが判明した。

この寄生トランジスタの発生について、図６を用いて、さらに詳細に説明する。図６は、図４に示す従来の薄膜トランジスタにおいて、保護層６がソース電極（ドレイン電極）からゲート幅方向にはみ出した長さ（ｄ）を複数異ならせたときに得られる各々の電流電圧特性を重ね合わせた図である。

図６に示すように、はみ出し長さｄが異なる各々の薄膜トランジスタの電流電圧特性において、メイントランジスタの飽和電流値には変化がみられないのに対して、寄生トランジスタの飽和電流値については、はみ出し長さｄの長さに応じて変化していることが分かる。具体的には、はみ出し長さｄが長くなればなるほど、寄生トランジスタの飽和電流値が減少していることが分かる。これは、寄生トランジスタの原因となる部分、すなわち変質層６ａが保護層６の外周端部に存在していることを示している。

また、変質層６ａによって、ハンプ現象が発生するという点について、図４の（ｃ）に戻って詳細に説明する。図４の（ｃ）は、従来の薄膜トランジスタ１００における保護層（エッチストッパ層）の外周端部周辺の断面図であり、同図には、半導体層のバックチャネル側の固定電荷量が模式的に図示されている。

本来、半導体層４０のバックチャネル側の全面は、組成元素及びその濃度が均一な保護層６で覆われており、バックチャネル側の固定電荷量は面内均一になっているはずである。つまり、この場合、薄膜トランジスタの電流電圧特性上にはハンプ現象は現れない。

しかし、上述のとおり、保護層６の材料として有機系塗布材料を用いると、半導体層４０をパターン形成する際のドライエッチングにより、保護層６を構成する有機系塗布材料が変質して変質層６ａが出現すると共に、半導体層４０の側面が後退しながらエッチングが行われるために、保護層６の外周端部において半導体層４０と変質層６ａとが接する状況が生じる。このため、図４の（ｃ）に示すように、半導体層４０のバックチャネル側部分が、ドライエッチングによって保護層６が変質された層である変質層６ａと接するとともに、ドライエッチングによって保護層６が変質されなかった層である無変質層（バルク層）と接する状態となる。この場合、変質層６ａと無変質層とでは固定電荷が異なり、ダメージを受けた変質層６ａの方により多くの固定電荷が発生する。このように、半導体層４０と固定電荷が多い変質層６ａとが接するために寄生トランジスタが発生し、図５Ａ及び図５Ｂに示すように、電流電圧特性上にハンプ現象が発生すると考えられる。

実際に、図４に示す構成の従来の薄膜トランジスタ１００を作製して、図４の（ｃ）に相当する部分について、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）にて断面観察した。図７は、図４に示す従来の薄膜トランジスタの保護層の外周端部周辺における断面ＴＥＭ像である。

図７に示す断面ＴＥＭ像によれば、保護層６の表面（傾斜側面）上に膜厚３０ｎｍ程度の変質層６ａが存在し、保護層６の外周端部で半導体層４０と接していることが確認できる。また、ＴＥＭ像における色の濃さは密度（体積密度）の違いを表すことから、保護層６の表面上には、明らかに保護層６とは異なる層（変質層６ａ）が現れていることが確認できる。そして、変質層６ａは、母体となる保護層６よりも色が濃いことから、変質層６ａの密度（体積密度）は、母体となる保護層６（変質しなかった部分）の密度（体積密度）よりも高いことが分かる。

ここで、従来の薄膜トランジスタ１００における塩素（Ｃｌ）及び炭素（Ｃ）の濃度分布について、図８Ａ及び図８Ｂを用いて説明する。図８Ａは、図４に示す従来の薄膜トランジスタを構成する膜中に含まれる塩素の濃度分布を示す図である。また、図８Ｂは、図４に示す従来の薄膜トランジスタを構成する膜中に含まれる炭素の濃度分布を示す図である。なお、図８Ａ及び図８Ｂは、単膜にて二次イオン分析計（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ−ｍｉｃｒｏｐｒｏｂｅ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｅｒ：ＳＩＭＳ）を用いて分析した結果を示している。なお、図８Ａ及び図８Ｂでは、複数のサンプルを分析した結果を図示している。

図８Ａに示すように、パッシベーション層９００と保護層６との間には、他よりも塩素元素が多く検出される層が存在することが分かる。また、図８Ｂに示すように、パッシベーション層９００と保護層６との間には、パッシベーション層９００よりも炭素の濃度が大きく、保護層６よりも炭素の濃度が小さい層が存在することが分かる。パッシベーション層９００と保護層６との間に現れる層が変質層６ａであり、保護層６の有機系塗布材料の組成以外に、ドライエッチングに使用する原料ガスである塩素元素を多く含む。つまり、変質層６ａは、保護層６がドライエッチングの原料ガスによって変質された層である。また、変質層６ａは、保護層６よりも炭素の濃度が低くなっていることから、変質層６ａは保護層６の炭素が変質したと考えられる。このように、図８Ａ及び図８Ｂに示す結果から、変質層６ａは、保護層６の母材である有機系塗布材料とドライエッチングの原料ガスとが結びついた層であると考えられる。

なお、図８Ａに示すように、変質層６ａに含まれる塩素の濃度は、保護層６に含まれる塩素の濃度の少なくとも１０倍以上であることが分かる。また、図８Ｂに示すように、変質層６ａに含まれる炭素の濃度は、保護層６に含まれる炭素の濃度の少なくとも１／１００以下であることが分かる。

以上により、本願発明者は、この変質層６ａの存在によってハンプ現象が発生するという知見を得て、この変質層６ａをフッ酸処理にて除去すれば、ハンプ現象の発生を抑制できると考えた。

そこで、本願発明者は、この知見に基づいて以下の実験を行った。この実験結果について、図９を用いて説明する。図９は、フッ酸処理を施した比較例に係る薄膜トランジスタの構成を模式的に示した図であり、（ａ）は（ｂ）のＡ−Ａ’線の断面図、（ｂ）は過平面図、（ｃ）は（ｂ）のＢ−Ｂ’線の拡大断面図である。

図９に示す比較例に係る薄膜トランジスタ１００Ａは、図４に示す従来の薄膜トランジスタに対してフッ酸処理を施して変質層６ａを除去したものである。なお、フッ酸処理は、０．５％のＤＨＦを用いて、窒化シリコンからなるパッシベーション層９００を形成する前に行った。

図９の（ｂ）及び（ｃ）に示すように、フッ酸によって変質層６ａを除去することで、半導体層４０の端部の上面が保護層６から露出するように構成される。これにより、変質層６ａが存在しなくなるので、ハンプ現象の発生を抑制することができるはずであった。

しかしながら、実際に、変質層６ａをフッ酸で除去した薄膜トランジスタ１００Ａを作製して、電流電圧特性を測定してみると、ハンプ現象がなくなるどころか、さらにハンプ現象が顕著に現れることが判明した。図１０は、図９に示す比較例に係る薄膜トランジスタの電流電圧特性（Ｉｄｓ−Ｖｇｓ特性）を示す図であって、フッ酸によって変質層６ａを除去した後に、膜厚が４６０ｎｍのパッシベーション層９００（ＳｉＮ）を成膜したときにおける薄膜トランジスタ１００Ａの電流電圧特性を示している。

フッ酸処理を行った場合の比較例に係る薄膜トランジスタ１００Ａの電流電圧特性（図１０）と、フッ酸処理をしなかった場合の従来の薄膜トランジスタ１００の電流電圧特性（図５Ａ）とを比較すると、フッ酸処理を行った場合の比較例に係る薄膜トランジスタ１００Ａの方が、フッ酸処理をしなかった場合の従来の薄膜トランジスタよりも、ハンプ現象が顕著に現れることが分かる。

そこで、本願発明者は、このことについてさらに鋭意検討した結果、ハンプ現象の発生は、保護層に生成される変質層だけではなく、パッシベーション層の材料にも関係するという新たな知見を得ることができた。以下、この点について、図９の（ｃ）に戻ってさらに説明する。図９の（ｃ）は、比較例に係る薄膜トランジスタ１００Ａにおける保護層（エッチストッパ層）の外周端部周辺の断面図であり、同図には、半導体層のバックチャネル側の固定電荷量が模式的に図示されている。

変質層６ａを除去することで、図９の（ｃ）に示すように、保護層６の外周端部の側面及び突出する半導体層４０の上面は直接パッシベーション層９００と接することになる。ここで、パッシベーション層９００の材料としては、酸素や水に対して封止効果が高い窒化シリコンを用いている。この窒化シリコンの固定電荷量と、有機系塗布材料からなる保護層６の固定電荷量とが異なっているために、ハンプ現象が顕著に現れたと考えることができる。すなわち、保護層６と固定電荷量の異なる変質層６ａを除去したものの、その除去した領域において、さらに固定電荷量の異なるパッシベーション層９００が存在することになったがために、ハンプ現象が顕著に現れたと考えられる。

そこで、本願発明者は、変質層６ａを除去した上で、保護層６と固定電荷量が等しい材料を用いてパッシベーション層を成膜すれば良いと考えた。このようにして、本願発明者は、変質層を除去して保護層の組成を層全体で均一にするとともに、保護層の主成分と当該保護層に接するパッシベーション層の主成分とを同じにすることで、ハンプ現象を抑制することができるという着想を得ることができた。以下、この点について、図１１を用いて具体的に説明する。図１１は、本実施の形態に係る薄膜トランジスタにおける保護層の外周端部周辺の拡大断面図であり、図１の（ｃ）に対応する図である。なお、図１１においては、半導体層のバックチャネル側の固定電荷量が模式的に図示されている。

本実施の形態では、薄膜トランジスタ１０の保護層６を構成する有機系塗布材料の主成分は、シリコン及び酸素であって、酸化シリコンと近い材料である。そこで、パッシベーション層９の材料は、保護層６の主成分と合わせて酸化シリコンを用いた。

すなわち、図１１に示すように、ドライエッチングによって保護層６の表面付近に生成した変質層６ａを除去して保護層６の組成元素及びその濃度を層全体で均一にするとともに、変質層６ａが除去された領域における半導体層４０の突出部４１の表面と接触するようにして保護層６と同じ主成分を有するパッシベーション層９を形成している。

その結果、図１１に示すように、半導体層４０のバックチャネル側の固定電荷量を面内均一にすることができる。これにより、薄膜トランジスタ１０の電流電圧特性上にハンプ現象が発生することを抑制することができる。

実際に、図１に示す構成の薄膜トランジスタ１０を作製して、図１１に相当する部分について、ＴＥＭにて断面観察した。図１２は、図１１に示す本実施の形態に係る薄膜トランジスタの保護層の外周端部周辺における断面ＴＥＭ像である。なお、図１１に示す薄膜トランジスタにおいて、変質層６ａは希フッ酸によって除去している。

図１２に示すＴＥＭ像を見ると、パッシベーション層９と保護層６との間に存在していた変質層６ａが全て除去されており、保護層６の表面（側面）と半導体層４０の突出部４１の表面（上面及び側面）とに接触するようにして、パッシベーション層９が形成されていることが分かる。

以上、本発明の実施の形態に係る薄膜トランジスタ１０によれば、半導体層４０のドライエッチング時に保護層６の表面付近に生成される変質層６ａを除去して保護層６全体の組成を均一にするとともに、当該変質層６ａが除去された領域において露出した半導体層４０と接するように保護層６と同じ主成分を有するパッシベーション層９を形成している。これにより、変質層６ａに起因する寄生トランジスタの発生を抑制することができるので、ハンプ現象が抑制された薄膜トランジスタを得ることができる。

さらに、本実施の形態に係る薄膜トランジスタ１０によれば、従来の薄膜トランジスタ１００に対して信頼性も向上する。以下、この点について、図１３Ａ及び図１３Ｂを用いて説明する。図１３Ａは、従来の薄膜トランジスタの信頼性評価を行った際の電流電圧特性を示す図である。図１３Ｂは、本実施の形態に係る薄膜トランジスタの信頼性評価を行った際の電流電圧特性を示す図である。

図１３Ａ及び図１３Ｂでは、ゲート電極にストレス電圧として負バイアス（−２０Ｖ）を印加して、０秒、１００秒、２００秒、５００秒、１０００秒、２０００秒毎に薄膜トランジスタの電流電圧特性を測定した結果を示すとともに、各薄膜トランジスタの電流電圧特性の経時変化を示している。

図１３Ａに示すように、変質層６ａが存在する薄膜トランジスタ１００は、初期の電流電圧特性に少し現れているハンプ現象が、時間経過と共に顕著に現れてくることがわかる。一方、図１３Ｂに示すように、変質層６ａを除去して保護層６と同じ主成分を有するパッシベーション層９を有する薄膜トランジスタ１０は、初期の電流電圧特性にハンプ現象は現れず、時間が経過してもハンプ現象が現れなかった。

以上のように、本実施の形態に係る薄膜トランジスタ１０は、電流電圧特性にハンプ現象が発生することを抑制することができる。しかも、ゲート電極に負バイアスのストレス電圧を印加する状況下でもハンプ現象の発生を抑制することができるので、高い信頼性を有する。これにより、本実施の形態に係る薄膜トランジスタ１０を有機ＥＬディスプレイの駆動トランジスタとして用いた場合、表示装置における低階調領域（黒表示領域）の特性を向上させることができる。

また、本実施の形態において、変質層６ａの除去は、希フッ酸によって行うことができる。この場合、濃度が０．５％以上の希フッ酸にて１０秒以上の洗浄を行うことが好ましい。この点について、図１４を用いて説明する。図１４は、本実施の形態に係る薄膜トランジスタにおいて、フッ酸による変質層の削れ量（エッチング量）の時間依存性を示す図である。なお、図１４では、０．５％の希フッ酸を用いて洗浄処理した時における変質層６ａと保護層６との削れ量に対する時間依存性を示している。

図１４に示すように、保護層６の表面付近の変質層６ａは、フッ酸処理を施すと１０秒程度で削られ、それ以降、保護層６はほとんど削れないということが分かる。つまり、希フッ酸処理によって、変質層６ａを選択的に除去することが可能であることが分かる。しかも、フッ酸処理に対する変質層６ａのエッチングレートが非常に速いことも分かる。したがって、保護層６の膜厚に依らず、０．５％以上のフッ酸にて１０秒以上の洗浄を行うことにより、変質層６ａ全てを確実に除去することができる。これにより、さらに寄生トランジスタの発生を抑制することができるので、優れたトランジスタ特性を有する薄膜トランジスタを実現することができる。

（変形例１）
次に、本発明の実施の形態の変形例１に係る薄膜トランジスタ１０Ａについて、図１５を用いて説明する。図１５は、本発明の実施の形態の変形例１に係る薄膜トランジスタの構成を示す断面図である。

図１５に示すように、本変形例に係る薄膜トランジスタ１０Ａは、上記実施の形態に係る薄膜トランジスタ１０に対して、さらに、パッシベーション層９の上に形成された封止層９Ａを備えるものである。封止層９Ａは、第２のパッシベーション層であって、第１のパッシベーション層であるパッシベーション層９よりも酸素透過率が低い物質によって構成されており、本変形例は、水や酸素に対して封止能力の高い膜が積層された構成となっている。なお、本変形例において、パッシベーション層９は酸化シリコンで構成されているので、封止層９Ａは窒化シリコンによって構成した。

また、本変形例に係る薄膜トランジスタ１０Ａの製造方法は、上記実施の形態に係る薄膜トランジスタ１０の製造方法に対して、図３Ｌに示すパッシベーション層形成工程の後に、さらに、パッシベーション層９を覆うようにして封止層９Ａを形成する工程を含むものである。

パッシベーション層９及び封止層９Ａは、平行平板電極型のＲＦプラズマＣＶＤ装置を用いて成膜することができる。この場合、例えば、上記装置内に設置した基板１の温度（成長温度）を４００℃とし、圧力を３Ｔｏｒｒとし、ＲＦパワーを１８０Ｗとし、平行平板電極の間隔を５５０ｍｍとし、シラン及び亜酸化窒素のガス流量をそれぞれ２０ｓｃｃｍ及び１５００ｓｃｃｍとした成膜条件によって、膜厚が２０ｎｍの酸化シリコンを成膜する。これに引き続き、成長温度を３２０℃とし、圧力を３Ｔｏｒｒとし、ＲＦパワーを１５０Ｗとしとし、平行平板電極の間隔を５５０ｍｍとし、シラン、アンモニア及び窒素のガス流量をそれぞれ３０ｓｃｃｍ、１００ｓｃｃｍ及び２０００ｓｃｃｍとした成膜条件によって、膜厚が４４０ｎｍの窒化シリコンを連続成膜する。

図１６Ａは、このようにして作製した本変形例に係る薄膜トランジスタの電流電圧特性を示す図である。すなわち、変質層６ａを除去した後に、膜厚２０ｎｍの酸化シリコンからなるパッシベーション層９と膜厚４４０ｎｍの窒化シリコンからなる封止層９Ａとを連続成膜したときの特性を示している。

また、図１６Ｂは、本変形例に係る薄膜トランジスタの電流電圧特性を示す図であって、変質層６ａを除去した後に、膜厚２２０ｎｍの酸化シリコンからなるパッシベーション層９と膜厚２６０ｎｍの窒化シリコンからなる封止層９Ａとを連続成膜したときの特性を示している。

図１６Ａ及び図１６Ｂに示すように、いずれの場合であっても、電流電圧特性上にハンプ現象は発生しなかった。したがって、変質層６ａを除去した保護層６の外周端部は、保護層６と同じ主成分を有する材料を用いてパッシベーション層９を形成することで、ハンプ現象を抑制できることが分かった。また、保護層６と同じ主成分を含むパッシベーション層９を少なくとも２０ｎｍ以上成膜すれば、十分にハンプ現象を抑制する効果があることも分かる。さらに、そのパッシベーション層９の上に、酸素透過性が低くて封止能力が高い窒化シリコン膜等からなる封止層（第２のパッシベーション層）をさらに成膜してもハンプ現象への影響が見られないことも分かった。このように、２つのパッシベーション層を積層して構成できることは、例えば、膜密着性の改善や封止能力の向上といったように異なる機能を持たせた膜を選択することができ、パッシベーション層に使用する材料の選択の幅が広がる。また、パッシベーション層の膜厚を薄くすることも可能となるので、プロセス時間の短縮や低コスト化の面でメリットがある。

以上、本変形例に係る薄膜トランジスタ１０Ａによれば、パッシベーション層９の上に酸素透過率が低い封止層９Ａを形成することによって、外部からの水や酸素が半導体層４０内に侵入することを抑制することができる。したがって、トランジスタ特性の変動が少なく、信頼性の高い薄膜トランジスタを実現することができる。

また、パッシベーション層のトータル膜厚が一定の場合、封止層９Ａを厚く成膜することによって、パッシベーション層９の膜厚を薄くすることもできる。すなわち、酸化シリコンからなるパッシベーション層９は、固定電荷量の均一化を図ってハンプ現象の発生を抑制することを目的とするものであり、パッシベーション層９が窒化シリコンである薄膜トランジスタと比べて、水や酸素に対する信頼性が低い。したがって、パッシベーション層９と封止層９Ａとの２層で封止する場合、酸化シリコンからなるパッシベーション層９を薄くするとともに、酸素透過率が低い窒化シリコンからなる封止層９Ａを厚くすることで、ハンプ現象発生の抑制と水や酸素の侵入の抑制との両立を図ることができる。

（変形例２）
次に、本発明の実施の形態の変形例２に係る薄膜トランジスタ１０Ｂについて、図１７を用いて説明する。図１７は、本発明の実施の形態の変形例２に係る薄膜トランジスタの構成を模式的に示した図であり、（ａ）は（ｂ）のＡ−Ａ’線の断面図、（ｂ）は透過平面図、（ｃ）は（ｂ）のＢ−Ｂ’線の拡大断面図である。

図１７に示すように、本変形例に係る薄膜トランジスタ１０Ｂは、保護層６Ｂがゲート幅方向においてソース電極８Ｓ及びドレイン電極８Ｄからはみ出さない構成となっている。すなわち、上記実施の形態に係る薄膜トランジスタ１０では、保護層６はソース電極８Ｓ及びドレイン電極８Ｄからはみ出すように形成されていたが、本変形例に係る薄膜トランジスタ１０Ｂでは、保護層６Ｂがソース電極８Ｓ及びドレイン電極８Ｄからはみ出さない構成となっており、保護層６Ｂのゲート幅方向の側面が、ソース電極８Ｓ及びドレイン電極８Ｄのゲート幅方向の側面よりも後退している。なお、それ以外の構成は、図１に示す実施の形態と同様である。

以上、本変形例に係る薄膜トランジスタ１０Ｂによれば、上記実施の形態に係る薄膜トランジスタ１０と同様の効果を奏する。なお、本変形例においても、変形例１の構成を適用することができる。

（その他）
以上、本発明に係る薄膜トランジスタ及び薄膜トランジスタの製造方法について、実施の形態及び変形例に基づいて説明したが、本発明は上記の実施の形態及び変形例に限定されるものではない。

例えば、図４、図９及び図１１においては、固定電荷として正の固定電荷を示しているが、固定電荷としては負の固定電荷でもよい。また、固定電荷は、層のバルクと層間の界面とのどちらに存在してもよい。本発明において、固定電荷は、半導体層４０からみたバックチャネル側の固定電荷量が、保護層６の外周端部と中央部とで等しくなっていることが重要である。

また、上記の実施の形態では、変質層６ａを除去する工程において、変質層６ａの全てを除去するように構成したが、これに限らない。変質層６ａを除去する工程では、変質層６ａのうち半導体層４０と接触する領域の少なくとも一部を除去するように行えばよい。このように、変質層６ａのうち半導体層４０に接触している領域の少なくとも一部を除去することによって、ハンプ現象の発生を抑制することができる。なお、逆に、半導体層４０と接触していない部分を除去したとしても、ハンプ現象の抑制にはほとんど寄与しないと考えられる。変質層６ａの全てを除去しない態様としては、例えば、厚みが薄くなるように変質層６ａを除去したり、半導体層４０と接触している部分のみの変質層６ａを除去したりすることが考えられる。

その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。

また、本実施の形態に係る薄膜トランジスタは、有機ＥＬ表示装置又は液晶表示装置等の表示装置に用いることができる。例えば、本実施の形態に係る薄膜トランジスタ１０を有機ＥＬ表示装置に適用した場合について、図１８を用いて説明する。図１８は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。

図１８に示すように、本実施の形態に係る有機ＥＬ表示装置２０は、アクティブマトリクス基板２１と、アクティブマトリクス基板２１上にマトリクス状に配置された複数の画素２２と、複数の画素２２のそれぞれに対応して形成された有機ＥＬ素子２３と、画素２２の行方向に沿って形成された複数のゲート線２７と、画素２２の列方向に沿って形成された複数のソース線２８と、ソース線２８と並行して形成された電源線２９（不図示）とを備える。有機ＥＬ素子２３は、アクティブマトリクス基板２１上に順次積層された、陽極２４、有機ＥＬ層２５及び陰極２６（透明電極）を有する。また、有機ＥＬ層２５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。

なお、本実施の形態において、薄膜トランジスタ１０は、画素２２を選択するためのスイッチングトランジスタとして設けられているが、駆動トランジスタとして用いることもできる。

次に、上記有機ＥＬ表示装置２０における画素２２の回路構成について、図１９を用いて説明する。図１９は、本発明の実施の形態に係る薄膜トランジスタを用いた画素の回路構成を示す図である。

図１９に示すように、各画素２２は、直交するゲート線２７とソース線２８とによって区画されており、駆動トランジスタ３１と、スイッチングトランジスタ３２と、有機ＥＬ素子２３と、コンデンサ３３とを備える。駆動トランジスタ３１は、有機ＥＬ素子２３を駆動するトランジスタであり、また、スイッチングトランジスタ３２は、画素２２を選択するためのトランジスタである。

駆動トランジスタ３１において、ゲート電極３１Ｇがスイッチングトランジスタ３２のドレイン電極３２Ｄに接続され、ソース電極３１Ｓが中継電極（不図示）を介して有機ＥＬ素子２３のアノードに接続され、ドレイン電極３１Ｄが電源線２９に接続される。

また、スイッチングトランジスタ３２において、ゲート電極３２Ｇはゲート２７に接続され、ソース電極３２Ｓはソース線２８に接続され、ドレイン電極３２Ｄはコンデンサ３３及び駆動トランジスタ３１のゲート電極３１Ｇに接続されている。

この構成において、ゲート線２７にゲート信号が入力されて、スイッチングトランジスタ３２がオン状態になると、ソース線２８を介して供給された映像信号電圧がコンデンサ３３に書き込まれる。そして、コンデンサ３３に書き込まれた映像信号電圧は、１フレーム期間を通じて保持される。この保持された映像信号電圧により、駆動トランジスタ３１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子２３のアノードからカソードへと流れて有機ＥＬ素子２３が発光する。これにより、所定の画像を表示することができる。

なお、本実施の形態に係る有機ＥＬ表示装置等の表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ又は携帯電話などの電子機器に適用することができる。

本発明に係る薄膜トランジスタは、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置、又はその他薄膜トランジスタを有する様々な電気機器等に広く利用することができる。

１ 基板
２、３１Ｇ、３２Ｇ ゲート電極
３ ゲート絶縁層
４ 結晶質シリコン半導体層
４Ｆ 結晶質シリコン半導体膜
５ 非晶質シリコン半導体層
５Ｆ 非晶質シリコン半導体膜
６、６Ｂ 保護層
６ａ 変質層
７ コンタクト層
７Ｆ コンタクト層用膜
８Ｓ、３１Ｓ、３２Ｓ ソース電極
８Ｄ、３１Ｄ、３２Ｄ ドレイン電極
８Ｆ ソースドレイン金属膜
９、９００ パッシベーション層
９Ａ 封止層
１０、１０Ａ、１０Ｂ、１００、１００Ａ 薄膜トランジスタ
２０ 有機ＥＬ表示装置
２１ アクティブマトリクス基板
２２ 画素
２３ 有機ＥＬ素子
２４ 陽極
２５ 有機ＥＬ層
２６ 陰極
２７ ゲート線
２８ ソース線
２９ 電源線
３１ 駆動トランジスタ
３２ スイッチングトランジスタ
３３ コンデンサ
４０ 半導体層
４０Ｆ 半導体膜
４１ 突出部

Claims (16)

1. 基板を準備する工程と、
   前記基板上にゲート電極を形成する工程と、
   前記ゲート電極上にゲート絶縁層を形成する工程と、
   前記ゲート絶縁層上に半導体膜を形成する工程と、
   前記半導体膜上に、有機材料と主成分としてシリコンとを含むエッチストッパ層を形成する工程と、
   前記エッチストッパ層上に少なくとも一部が位置するように、ソース電極及びドレイン電極を互いに対向配置して形成する工程と、
   前記半導体膜をドライエッチングして、区画された半導体層を形成する工程と、
   前記ソース電極及び前記ドレイン電極から露出した前記エッチストッパ層の表面層が前記ドライエッチングにより変質した変質層のうち、前記半導体層と接触する領域の少なくとも一部を除去する工程と、
   前記変質層が除去された領域において前記半導体層と接触するように、酸化シリコンからなるパッシベーション層を形成する工程と、を含む、
   薄膜トランジスタの製造方法。
2. 前記変質層の密度は、前記エッチストッパ層のうち前記ドライエッチングにより変質しなかった部分の密度よりも高い、
   請求項１に記載の薄膜トランジスタの製造方法。
3. 前記変質層は、膜厚が３０ｎｍ以上である、
   請求項１又は２に記載の薄膜トランジスタの製造方法。
4. 前記変質層に含まれる塩素の濃度は、前記エッチストッパ層に含まれる塩素の濃度の少なくとも１０倍以上である、
   請求項１〜３のいずれか一項に記載の薄膜トランジスタの製造方法。
5. 前記変質層に含まれる炭素の濃度は、前記エッチストッパ層に含まれる炭素の濃度の少なくとも１／１００以下である、
   請求項１〜４のいずれか一項に記載の薄膜トランジスタの製造方法。
6. 前記変質層を除去する工程では、希フッ酸によって前記変質層を除去する、
   請求項１〜５のいずれか一項に記載の薄膜トランジスタの製造方法。
7. 前記希フッ酸の濃度は、０．５％以上であり、
   前記変質層を除去する工程では、前記希フッ酸にて１０秒以上の洗浄を行うことで前記変質層を除去する、
   請求項６に記載の薄膜トランジスタの製造方法。
8. 前記パッシベーション層の膜厚は、２０ｎｍ以上１０００ｎｍ以下である、
   請求項１〜７のいずれか一項に記載の薄膜トランジスタの製造方法。
9. さらに、前記パッシベーション層の上に、前記パッシベーション層よりも酸素透過率が低い物質からなる封止層を形成する工程を含む、
   請求項１〜８のいずれか一項に記載の薄膜トランジスタの製造方法。
10. 前記封止層は、窒化シリコンからなる、
    請求項９に記載の薄膜トランジスタの製造方法。
11. 基板上に位置するゲート電極と、
    前記ゲート電極上に位置するゲート絶縁層と、
    前記ゲート絶縁層を間に介して、前記ゲート電極と対向する半導体層と、
    前記半導体層上に位置する、有機材料と主成分としてシリコンとを含むエッチストッパ層と、
    互いに対向して配置され、前記エッチストッパ層上に少なくとも一部が位置するソース電極及びドレイン電極と、
    前記エッチストッパ層上に形成された、酸化シリコンからなるパッシベーション層と、を有し、
    前記エッチストッパ層は、表面部分における組成と前記表面部分よりも内側の部分の組成とが等しく、
    前記パッシベーション層は、前記エッチストッパ層の表面が前記半導体層と接する境界と、前記半導体層の表面であって前記エッチストッパ層が位置する領域に対して前記境界よりも外側に位置する外周領域とを、前記境界及び前記外周領域と接するように覆う、
    薄膜トランジスタ。
12. 前記エッチストッパ層は、層全体において組成が同じである、
    請求項１１に記載の薄膜トランジスタ。
13. 前記半導体層は、ゲート幅方向に向かって前記エッチストッパ層から突出する突出部を有し、
    前記突出部の上面は、前記パッシベーション層によって被覆されている、
    請求項１１又は１２に記載の薄膜トランジスタ。
14. 前記パッシベーション層の膜厚は、２０ｎｍ以上１０００ｎｍ以下である、
    請求項１１〜１３のいずれか一項に記載の薄膜トランジスタ。
15. さらに、前記パッシベーション層の上に、前記パッシベーション層よりも酸素透過率が低い物質からなる封止層を有する、
    請求項１１〜１４のいずれか一項に記載の薄膜トランジスタ。
16. 前記封止層は、窒化シリコンからなる、
    請求項１５に記載の薄膜トランジスタ。

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