WO2008068992A1

WO2008068992A1 - 不揮発性半導体記憶装置

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Publication number: WO2008068992A1
Application number: PCT/JP2007/071502
Authority: WO
Inventors: Shinobu Yamazaki; Yasunari Hosoi; Nobuyoshi Awaya; Shinichi Sato; Kenichi Tanaka
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2006-12-08
Filing date: 2007-11-05
Publication date: 2008-06-12
Anticipated expiration: 2009-06-08
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Abstract

　正負何れかの極性の電圧を印加時間の長短に差異を設けることなく印加することで可変抵抗素子に対する安定した高速スイッチング動作可能な不揮発性半導体記憶装置を提供する。両端に所定条件を充足する電圧が印加されることで、当該両端の電流電圧特性で規定される抵抗特性が低抵抗状態と高抵抗状態の安定的に取り得る２つの抵抗特性間を遷移可能である２端子構造の可変抵抗素子であって、絶対値が第１閾値電圧以上の第１極性の電圧が印加されると低抵抗状態から高抵抗状態に遷移し、絶対値が第２閾値電圧以上の第２極性の電圧が印加されると高抵抗状態から低抵抗状態に遷移する特性を有する可変抵抗素子と、可変抵抗素子に直列に接続される負荷抵抗の調整可能な負荷回路と、直列回路の両端に電圧印加可能な電圧発生回路を備え、負荷回路の抵抗を調整することにより可変抵抗素子の状態間遷移を可能に構成される。

Description

明細書

不揮発性半導体記憶装置

技術分野

[0001] 本発明は不揮発性半導体記憶装置に関し、特に電圧印加によって抵抗特性の変化する可変抵抗素子を備えてなる不揮発性半導体記憶装置に関する。

背景技術

[0002] フラッシュメモリに代表される不揮発性半導体記憶装置は、大容量で小型の情報記録媒体としてコンピュータ、通信、計測機器、自動制御装置及び個人の周辺に用いられる生活機器等の広レ、分野にお!/、て用いられており、より安価で大容量の不揮発性半導体記憶装置に対する需要は非常に大きい。これは、電気的に書き換えが可能であり、し力、も電源を切ってもデータが消えない点から、容易に持ち運びの可能なメモリカードや携帯電話等や装置稼動の初期設定として不揮発に記憶しておくデータストレージ、プログラムストレージなどとしての機能を発揮することが可能等の理由によ ·ο。

[0003] 一方、昨今のアプリケーションプログラムやデータ自身の肥大化傾向の状況を鑑み、今後はフラッシュメモリに格納されているソフトウェアの書き換えやバグの修正、機能のアップダレ一ド等が可能システムの実現が望まれている。し力もながら、従来の不揮発性半導体記憶装置の代表であるフラッシュメモリでは、書き換えのために非常に長い時間を要し、又、一度に書き換えられるデータ量に制限があるためファイルをノッファリングするための余分な記憶領域を確保する必要があり、その結果として書き換えの際の処理手順が非常に煩雑化するという問題がある。

[0004] 又、フラッシュメモリは原理的に微細化の限界に突き当たることが予測されているところ、昨今フラッシュメモリに代わる新型の不揮発性半導体記憶装置が広く研究されてレ、る。中でも金属酸化膜に電圧を印加することで抵抗を変化が起きる現象を利用した抵抗変化型の不揮発性半導体記憶装置は、微細化限界の点でフラッシュメモリに比べ有利であり、また高速のデータ書き換えが可能であることから近年研究開発が盛んに行われている。 [0005] これらの背景になるニッケル、鉄、銅、チタン等の金属酸化物に電圧を印加して抵抗が変化する現象自体につ!/、ては、 1960年代から研究されて!/、たが（非特許文献 1 参照）、当時は実際のデバイスに実用化されることはなかった。 1990年代末に、ぺロブスカイト構造を有するマンガンや銅の酸化物に短時間の電圧ノ^レスを与えることで、材料の劣化を最小限に抑え不可逆的に抵抗を増減できることを利用し不揮発性半導体記憶装置に応用することが提案され、続!、てこれらの金属酸化物の可変抵抗素子をトランジスタまたはダイオードと組み合わせてメモリ単位素子 (メモリセル）としたメモリセルアレイが実際に半導体チップ上に形成できることが実証され、 2002年の IE DMOnternational Electron Device Meeting)において報告され（非特許文献 2参照）、広く半導体業界で研究が行われる契機となった。その後、 1960年代に研究がなされたニッケルや銅の酸化物でも同様の考えでトランジスタやダイオードとの組み合わせが報告されて!/、る (非特許文献 3、非特許文献 4参照）。

[0006] これらの技術は全て、電圧パルスの印加により誘起される金属酸化物の抵抗変化を利用し、異なる抵抗状態を不揮発性半導体記憶装置 (を構成する記憶素子）の記憶情報として利用するもので、基本的には同一技術であると考えられる。

[0007] 上記のような電圧印加によって抵抗変化が誘起される可変抵抗素子（金属酸化物による抵抗素子）は、使用される金属酸化物（以下、電圧が印加されることで抵抗値を変化させる金属酸化物を「可変抵抗体」と称する）の材料、電極材料、素子の形状、大きさ、動作条件により、様々な抵抗特性や抵抗変化特性を示す。しかしながら、力、かる特性の多様性の要因は明らかではない。即ち研究者は、たまたま作製した範囲で不揮発性半導体記憶装置を構成する記憶素子 (以下、「不揮発性半導体記憶素子」と記載）として最良の特性を示す動作条件を、その素子の動作条件としたものであり、これらの特性の全体像は十分に把握されず、統一的な設計指針の無い状況で現在に至っている。

[0008] かかる統一的な設計指針の無い状況は、上記可変抵抗素子が真の意味の工業的に利用可能な技術に至っていないことを示している。換言すれば、上記のような経験的に最適化された技術では、上記可変抵抗素子は、不揮発性半導体記憶素子単体、或いは、当該記憶素子を小規模に集積化した部品としては利用可能であっても、フラッシュメモリのような 100万〜 1億個以上の大規模な集積度の高い品質保証を必要とする現在の半導体記憶装置に応用することは不可能である。

[0009] 上述のような、全体像が把握されて!/、な!/、具体的事例として、上記可変抵抗素子のバイポーラ（双極性)スイッチング特性とモノポーラ（単極性)スイッチング特性が挙げられる。これらは、既に IEDMにて両方のスイッチング特性とその応用例が報告されて!/、る (非特許文献 2参照）。

[0010] バイポーラスイッチングとは、正負の異なる 2つの極性の電圧パルスを利用し、何れか一方の極性の電圧パルスで可変抵抗素子の抵抗を低抵抗状態から高抵抗状態に遷移させ、他方の極性の電圧パルスで高抵抗状態から低抵抗状態に遷移させることにより 2つの抵抗状態間のスイッチングを実現するものである。

[0011] 一方、モノポーラスイッチングは、同極性で長短 2つの異なる印加時間（パルス幅）の電圧ノルスを利用し、一方の印加時間の電圧パルスで可変抵抗素子の抵抗を低抵抗状態から高抵抗状態に遷移させ、他方の印加時間の電圧パルスで高抵抗状態力、ら低抵抗状態に遷移させることにより 2つの抵抗状態間のスイッチングを実現するものである。

[0012] 現在までに、上記両方のスイッチング特性につ!/、て、種々の報告がなされて!/、るが、これらは作製した特定の不揮発性半導体記憶素子の動作条件における特性を述ベるに留まっている。

[0013] 上記 2つのスイッチング特性によるスイッチング動作は、夫々利点と問題点がある。

[0014] ノポーラスイッチングの場合、抵抗の増大及び減少に伴う遷移時間として何れも数 10ns台若しくはそれ以下の時間で実現できるため、これを利用した記憶装置によれば蓄積データの書き換えを非常に高速に実行が可能である。しかし、正負両方の電圧ノルスの印加を利用するために、回り込み電流を回避しつつ選択メモリセルのみを動作させるためにはメモリセルごとに一つの選択トランジスタが必要となる（図 61 参照)。

[0015] 図 61は、可変抵抗素子と選択トランジスタとでメモリセルが構成される 1T1R型のメモリセルアレイ CA90の一部の構成例である。図 61上の一のメモリセル MC11は、可変抵抗素子 Rl 1と選択トランジスタ Trl 1とを備えて構成され、選択トランジスタ Trl 1 がオンオフ制御されることで可変抵抗素子 Rl lの両端に所定の電圧が印加される構成である。ソース線 SLをグランド線とした場合、可変抵抗素子 R11の両端に印加される電圧の大きさはビット線 BL1に印加される電圧で決定される。図 61に示されるように 1T1R型のメモリセルで構成する場合、 1T型のメモリセルで構成されるフラッシュメモリと比較して単位メモリセル当たりの占有面積が増大し、フラッシュメモリを凌駕する低ビットコストの記憶装置の実現は困難であると言える。

[0016] 又、 2端子の非線形素子と組み合わせることでバイポーラスィッチングによる可変抵抗素子で構成されるメモリセルの一メモリセル当たりの占有面積を小さくする試みもあるが、この場合の非線形素子は単純な整流素子を使用できず非常に特殊な特性が要求される。即ち、図 62 (a)に示すように、両端への印加電圧を変化させた場合、正負何れの極性でも絶対値が一定電圧以上の範囲において抵抗値が急激に下がるようなノリスタ的特性があれば原理的には可能である力 S、現実の非線形素子は、図 62 (b)に示すように、印加電圧の絶対値の増加に伴って抵抗値が連続的に減少するような特性を示すため、図 62 (a)のような理想的な特性を示すことができない。即ち、図 62 (a)に示すような特性を有する非線形素子を利用してメモリセルを実現することは現時点では不可能である。

[0017] 一方、モノポーラスイッチングの場合、単一極性の電圧ノルスでスイッチング動作を実現できるため、回路構成を簡単化できる。更に、メモリセルにダイオードと可変抵抗素子の組み合わせ（1D1R型）が利用できる（図 63参照）ため、クロスポイント型のメモリセルアレイ構成とした場合に問題となる隣接メモリセルからの回り込み電流の影響を大幅に低減でき、読み出し動作時における電気的特性の大幅な向上が期待できる。図 63は、可変抵抗素子と 2端子整流素子であるダイオードとで 1D1R型のメモリセルが構成されるメモリセルアレイ CA91の構成例である。図 61の 1T1R型のメモリセルの場合と比較した場合、回りこみ電流の影響を低減しつつメモリセルの構成を簡素化すること力 Sできる。これによつて、図 61の構成、即ちバイポーラスイッチングの場合と比較してチップサイズの縮小化が図られ、製造コストの低廉化が実現できる。

[0018] しかしながら、モノポーラスイッチングによって可変抵抗素子の抵抗状態を遷移させるには、長短 2種類の電圧ノ^レスが必要となり、特に長時間の電圧パルスの方は数 11 sのノルス幅が必要となるため、バイポーラスイッチングによる場合と比較して 100 倍以上の書き換え時間を要する。更に、書き換え時のメモリセル電流はバイポーラスイッチングと同様に数 100〃 A〜数 mAであるため、メモリセル当たりの書き換え消費電力もバイポーラスイッチングの 100倍程度を要することになり、書き換え時の性能面では大幅にバイポーラスイッチングに劣ることになる。又、フラッシュメモリのようにブロック一括消去や複数ビットプログラムのような手段を用いることは、チップ消費電力の観点から困難であるため、単体素子の動作速度をみればフラッシュメモリを上回るものの、メモリシステムの性能を比較するとフラッシュメモリに有意な書き換え速度の性能差を得ることはできず、フラッシュメモリを置き換える競争力を持つことは難しいと言 X·る。

[0019] 一方、スイッチング動作の安定性という面では、何れのスイッチング特性においても、課題が存在する。スイッチング動作を安定して起こすためには、最適な電圧振幅の電圧パルスを選択する必要があるが、この電圧振幅は可変抵抗素子の持つ特性に合わせて試行錯誤の上決定せざるを得ない。従って、バイポーラスイッチングであつても印加する電圧ノルスは極性の違いだけではなく電圧振幅も異なる電圧ノルスを用いることでより安定なスイッチング動作となる場合が多レ、。

[0020] 非特許文献 1： H.Pagnia et al.， Bistable Switching in Electroformed Metal-Insulator -Metal Devices", Physica Status Solidi(a), 108， pp.11-65, 1988

非特許文献 2 : W.W.Zhuang et al.， "Novell Colossal Magnetoresistive Thin Film Non volatile Resistance Random Access Memory(RRAM)"， IEDM Technical Digest, pp.19 3-196， 2002.12

非特許文献 3 : LG. Beak et al.， "Highly Scalable Non-Volatile Resistive Memory Usin g Simple Binary Oxide Driven By Asymmetricunipolar Voltage Pulses", IEDM, 2004 非特許文献 4 : A. Chen et al.， "Non- Volatile Resistive Switching For Advanced Mem ory Applications", IEDM, 2005

発明の開示

[0021] まず、本発明が解決しょうとする課題及びその解決手段について説明するに当たつて、上述のバイポーラスイッチング特性及びモノポーラスイッチング特性に基づくスィツチング動作が安定的に実現し得るための条件について、本発明の基礎となる技術思想として説明する。

[0022] 図 64は、上部電極と下部電極の間に可変抵抗体を挟持した構造の可変抵抗素子における両電極間への電圧印加による基本的な抵抗変化特性を示す電流電圧特性である。図 64に示す電流電圧特性の測定は電流の上限値（コンプライアンス）を設定できる市販の測定器 (例えば、ヒューレットパッカード社のパラメータアナライザ、型番 4156B)を用いた。具体的な電圧値及び電流値は、測定対象となる個々の試料の材料、素子構造、製造工程、素子サイズにより異なるが、定性的な特性については、可変抵抗体の種類を問わず、例えば、可変抵抗体の材料が、鉄、ニッケル、銅、チタン等の酸化膜である場合に、図 64に示す特性を示す。

[0023] 即ち、高抵抗状態の抵抗特性（図中 A)を示す可変抵抗素子に、閾値電圧 Va (Va +または Va_)以上の電圧を印加すると、低抵抗状態の抵抗特性（図中 B)に遷移する。可変抵抗素子を流れる電流は、印加電圧 Va以上で電流コンプライアンス値 Icl まで増加する。このとき電流コンプライアンス値 Iclを低抵抗状態（特性から高抵抗状態（特性 A)への遷移先での抵抗状態を示す点 Tb (以下、可変抵抗素子の抵抗状態を示す点のことを「特性点」と称する）での電流値を越えな!/、値に設定することで、コンプライアンス値 Icl以上の電流は流れず、電流値 Iclを維持したまま印加電圧を低下させると、高抵抗状態 (特性 A)から低抵抗状態 (特性 B)に遷移する。このとき、低抵抗状態に遷移後の印加電圧が特性点 Tbでの閾値電圧 Vb (Vb⁺または Vb— )より低いため、抵抗特性は高抵抗状態（特性 A)に逆戻りせずに安定的に低抵抗状態（特性に遷移する。次に、電流コンプライアンス値を、特性点 Tbでの電流値以上に設定するか、或いは、最初の設定を解除し、低抵抗状態の抵抗特性（図中 B)を示す可変抵抗素子に、閾値電圧 Vb以上の電圧を印加すると、可変抵抗素子を流れる電流が減少して、高抵抗状態の抵抗特性（図中 A)に遷移する。

[0024] 高抵抗状態（図中 A)にあるとき、電流コンプライアンス値を設定せずに閾値電圧 V a以上の電圧を印加し続けた場合、当該印加電圧が閾値電圧 Vbよりも大きいため、高抵抗状態 (特性 A)から低抵抗状態 (特性 B)への遷移が起こると直ぐに低抵抗状態 (特性 B)力高抵抗状態 (特性 A)への遷移が発生する。結果として、可変抵抗素子の抵抗特性が高抵抗状態 (特性 A)と低抵抗状態 (特性 B)の間で変化し続けるという不安定な発振現象が発生することになる。このような発振状態から印加電圧を低下させると、大きい方の閾値電圧 Va未満の電圧になったときに発振は停止し、その時点で印加電圧が閾値電圧 Vb以上であるため、可変抵抗素子の抵抗特性は高抵抗状態 (特性 A)であり、低抵抗状態 (特性 B)への遷移は起こらない。つまり、可変抵抗素子単体に対して電流コンプライアンス値を設定せずに電圧印加しても所望のスイッチング動作は実現できなレ、。

[0025] また、図 64に示した抵抗特性では高抵抗状態から低抵抗状態へ遷移する閾値電圧 Vaよりも低抵抗状態から高抵抗状態へ遷移する閾値電圧 Vbの方が低い場合を示したが、この閾値電圧 Va、 Vbの大小関係は逆の場合もあり得る。この場合、閾値電圧 Vaで高抵抗状態から低抵抗状態への遷移は安定して起きるが、閾値電圧 Vb 以上では上記と同様の発振現象が生じるため、安定的に高抵抗状態に遷移することはない。

[0026] 従って、可変抵抗素子として安定したスイッチング動作を行うためには、高抵抗状態から低抵抗状態に遷移させる動作、低抵抗状態から高抵抗状態に遷移させる動作の夫々において、各々以下の 2つの条件を満たすことが必要である。

[0027] 第 1に、可変抵抗素子の抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合に、閾値電圧 Vaが閾値電圧 Vbより低電圧で、閾値電圧 Vaより高い電圧を印加することが必要となる。第 2に、可変抵抗素子の抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合に、閾値電圧 Vbが閾値電圧 Vaより低電圧で、閾値電圧 Vbより高 V、電圧を印加することが必要となる。

[0028] 従来報告されて!/、た対称構造の可変抵抗素子では、可変抵抗素子単体でスィッチング動作させる場合、即ち、負荷抵抗がゼロまたは一定の負荷抵抗特性に固定された条件下で可変抵抗素子への印加電圧をオンオフする場合、 2つの抵抗状態間を遷移させる夫々の印加電圧が同一極性では、上記 2つの条件を同時に満たすことはできない。そのため、上記 2つの条件を満たすためには、下記のような非対称構造の可変抵抗素子に対するバイポーラスイッチング特性の非対称性、または、温度上昇による抵抗特性の変化を用いたモノポーラスイッチング動作を用いる必要があった。 [0029] 図 65に、上記 2つの条件を満たしてバイポーラスイッチング動作可能な可変抵抗素子の抵抗特性（電流電圧特性）を示す。尚、図 65では、可変抵抗素子の 2つの抵抗特性 A及び Bと負荷回路の負荷抵抗特性 Cを合わせて表示して!/、る。負荷回路は可変抵抗素子に対して電気的に直列に接続して直列回路を形成し、当該直列回路の両端へ電圧印加することで、可変抵抗素子と負荷回路の抵抗分圧によって可変抵抗素子に印加される電圧が決定される。図 65中において、負荷抵抗特性 Cと抵抗特性 A及び Bとの交点の電圧が実際に可変抵抗素子に印加される電圧となり、負荷抵抗特性 Cと電圧軸との交点が当該直列回路の両端へ印加される電圧を示す。当該直列回路の両端への印加電圧の増減によって、負荷抵抗特性 Cを示す特性曲線または特性直線が横方向（電圧軸方向）に平行移動する。図 65に示す例では、負荷回路として線形な負荷抵抗特性を示す負荷抵抗を想定して説明する。

[0030] 図 65に示す電流電圧特性では、一方の極性（正極性)側の直列回路への電圧印加によって高抵抗状態（特性 A)から低抵抗状態（特性 B)へ遷移する閾値電圧 VA⁺ が同じ極性（正極性)側で低抵抗状態から高抵抗状態へ遷移する閾値電圧 VB+よりも絶対値で小さぐ絶対値が閾値電圧 VA+以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には閾値電圧 Va⁺以上の電圧が印加され、高抵抗状態から低抵抗状態への遷移が起こる。ここで、図 65に示す例では、電流コンプライアンスを設定する代わりに負荷回路を用いて図 64で説明したのと同様の効果を実現している。つまり、負荷回路の存在によって、高抵抗状態から低抵抗状態への遷移による可変抵抗素子を流れる電流の増加によって負荷回路を介した電圧降下が発生して可変抵抗素子への印加電圧が自動的に低減する。負荷回路の負荷抵抗特性を適正に設定することで、低抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を低抵抗状態から高抵抗状態に遷移させる閾値電圧 Vb⁺より低電圧となり、安定的に高抵抗状態から低抵抗状態への遷移が実現する。しかし、低抵抗状態へ遷移後に、直列回路へ同一極性（正極性）の閾値電圧 VB+以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧 Va⁺より高電圧の閾値電圧 Vb⁺以上の電圧が印加されるため、発振現象を招来し、安定的に高抵抗状態に遷移することはない。 [0031] 逆に、他方の極性 (負極性)側の直列回路への電圧印加によって低抵抗状態（特性 B)から高抵抗状態（特性 A)へ遷移する閾値電圧 VB_が同じ極性 (負極性)側で高抵抗状態から低抵抗状態へ遷移する閾値電圧 VA—よりも絶対値で小さぐ絶対値が閾値電圧 VB—以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には絶対値が閾値電圧 Vb—以上の電圧が印加され、低抵抗状態から高抵抗状態への遷移が起こる。負荷回路の負荷抵抗特性を負極性側にお!/、ても正極性側と共通に設定することで、高抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を高抵抗状態から低抵抗状態に遷移させる閾値電圧 Va_より低電圧となり、安定的に低抵抗状態から高抵抗状態への遷移が実現する。しかし、高抵抗状態へ遷移後に、直列回路へ同一極性 (負極性）の絶対値が閾値電圧 VA— 以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧 Vb—より高電圧の閾値電圧 Va_以上の電圧が印加されるため、発振現象を招来し、高抵抗状態から低抵抗状態への遷移は起こらなレ、。

[0032] ここで、注目すべき点は、可変抵抗素子単体では、印加電圧の極性に拘らず、低抵抗状態から高抵抗状態へ遷移する閾値電圧 Vb⁺及び Vb—が高抵抗状態から低抵抗状態へ遷移する閾値電圧 Va⁺及び Va—より夫々低電圧であるにも拘らず（図 65 参照）、閾値電圧 Va⁺及び Vb⁺の相対関係（例えば、電圧差や電圧比）と閾値電圧 V a_及び Vb—の相対関係を非対称とし、負荷回路の負荷抵抗特性を適正に設定することで、直列回路へ印加電圧の閾値電圧として、正極性側において閾値電圧 VA+を閾値電圧 VB+よりも絶対値で小さぐ負極性側にお!/、て閾値電圧 VB—を閾値電圧 V A—よりも絶対値で小さくできる点である。この結果、閾値電圧 VA⁺及び VB⁺の大小関係と閾値電圧 VB—及び VA—の大小関係を反転させることができ、正負両極性の電圧印加によって安定したバイポーラスイッチング動作が可能となる。

[0033] ここで、図 65に示す可変抵抗素子の閾値電圧の相対関係における正負両極性間の非対称性は、可変抵抗素子の下部電極及び上部電極の材料、可変抵抗体の組成、素子形状、または、素子サイズ等を上下非対称に構成することで実現できる。特に、安定したバイポーラスイッチングを実現するためには、下部電極と上部電極を別材料としたり、下部電極と可変抵抗体間の界面構造或!/、は上部電極と可変抵抗体間の界面構造を別構造とする等の極端な非対称性が必要となる場合がある。例えば、下部電極と可変抵抗体間の界面と上部電極と可変抵抗体間の界面の何れか一方側でショットキー接合のような整流特性を示す場合に良好な非対称性が発現し易い。

[0034] し力、し、従来のバイポーラスイッチング動作では、上述の如ぐ正負両極性の電圧ノルスの印加を利用するために、半導体記憶装置を実現するための回路構成が複雑になり、チップサイズが大きくなり製造コストの増加を招くという問題がある。

[0035] 一方、上述した非対称構造の可変抵抗素子に対するバイポーラスイッチング動作とは別に、可変抵抗素子への電圧印加時間を 2つの異なる値とすると、同一極性の電圧印加でも、上述の安定したスイッチング動作を行うための 2つの条件を満足させること力 Sできる場合がある。

[0036] 図 66 (A)及び（B)に、上記 2つの条件を満たしてモノポーラスイッチング動作可能な可変抵抗素子の抵抗特性 (電流電圧特性)を示す。図 66 (A)はノルス幅 (電圧印加時間）が短!/、電圧パルス印加時の可変抵抗素子の抵抗特性（電流電圧特性）を示し、図 66 (B)はノルス幅（電圧印加時間）が長い電圧ノルス印加時の可変抵抗素子の抵抗特性（電流電圧特性）を示す。尚、図 66では、図 65と同様の要領で、可変抵抗素子の 2つの抵抗特性 A, Bと負荷回路の負荷抵抗特性 Cを合わせて表示して!/、

[0037] 図 66 (A)に示す電流電圧特性では、直列回路への短いパルス幅の電圧パルス印加によって高抵抗状態（特性 A)から低抵抗状態（特性 B)へ遷移する閾値電圧 VAs 1S 同じパルス幅における低抵抗状態から高抵抗状態へ遷移する閾値電圧 VBsよりも絶対値で小さぐ絶対値が閾値電圧 VAs以上の電圧ノルスを直列回路の両端に印加することで、可変抵抗素子の両端子間には閾値電圧 Vas以上の電圧が印加され、高抵抗状態から低抵抗状態への遷移が起こる。ここで、図 66 (A)に示す例では、図 64に示す電流コンプライアンスを設定する代わりに負荷回路を用いて図 64で説明したのと同様の効果を実現している。つまり、負荷回路の存在によって、高抵抗状態から低抵抗状態への遷移による可変抵抗素子を流れる電流の増加によって負荷回路を介した電圧降下が発生して可変抵抗素子への印加電圧が自動的に低減する。負荷回路の負荷抵抗特性を適正に設定することで、低抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を低抵抗状態から高抵抗状態に遷移させる閾値電圧 Vbsより低電圧となり、安定的に高抵抗状態から低抵抗状態への遷移が実現する。しかし、低抵抗状態へ遷移後に、同じパルス幅の電圧パルス印加により直列回路へ閾値電圧 VBs以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧 Vasより高電圧の閾値電圧 Vbs以上の電圧が印加されるため、低抵抗状態から高抵抗状態への遷移は起こらな!/、 (発振現象が生じる）。

[0038] 逆に、図 66 (B)に示す電流電圧特性では、直列回路への長いパルス幅の電圧パルス印加によって低抵抗状態（特性から高抵抗状態（特性 A)へ遷移する閾値電圧 VB1が同じ長いパルス幅における高抵抗状態から低抵抗状態へ遷移する閾値電圧 VA1よりも絶対値で小さぐ絶対値が閾値電圧 VB1以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には絶対値が閾値電圧 Vbl以上の電圧が印加され、低抵抗状態から高抵抗状態への遷移が起こる。負荷回路の負荷抵抗特性を長レ、パルス幅にぉレ、ても短!/、パルス幅と共通に設定することで、高抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を高抵抗状態から低抵抗状態に遷移させる閾値電圧 Valより低電圧となり、安定的に低抵抗状態から高抵抗状態への遷移が実現する。しかし、高抵抗状態へ遷移後に、同じ長いパルス幅の電圧パルス印加により直列回路へ閾値電圧 VA1以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧 VWより高電圧の閾値電圧 Val以上の電圧が印加されるため、高抵抗状態から低抵抗状態への遷移は起こらない (発振現象が生じる）。

[0039] 従って、同じパルス幅では、可変抵抗素子の抵抗特性は、高抵抗状態（特性 A)と低抵抗状態（特性の一方から他方へのみ遷移するがその逆の遷移ができな!/、ため、安定したスイッチング動作が不可能であるところ、従来のモノポーラスイッチング動作では、長短 2種類のノ^レス幅の同一極性の電圧ノルス印加を使用することで、 2 つの異なるノ^レス幅の電圧ノルス印加の一方で、高抵抗状態から低抵抗状態への遷移を安定的に実現し、他方で低抵抗状態から高抵抗状態への遷移を安定的に実現できる。

[0040] ここで、注目すべき点は、可変抵抗素子単体では、ノルス幅の長短に拘らず、低抵抗状態から高抵抗状態へ遷移する閾値電圧 Vbs及び Vblが高抵抗状態から低抵抗状態へ遷移する閾値電圧 Vas及び Valより夫々低電圧であるにも拘らず、閾値電圧 Vas及び Vbsの相対関係（例えば、電圧差や電圧比）と閾値電圧 Val及び VWの相対関係をノルス幅の長短によって異ならせ、負荷回路の負荷抵抗特性を適正に設定することで、直列回路へ印加電圧の閾値電圧として、短いパルス幅において閾値電圧 VAsを閾値電圧 VBsよりも絶対値で小さぐ長いパルス幅において閾値電圧 V B1を閾値電圧 VAはりも絶対値で小さくできる点である。この結果、閾値電圧 VAs及び VBsの大小関係と閾値電圧 VB1及び VA1の大小関係を反転させることができ、パノレス幅の異なる電圧ノルス印加によって安定したモノポーラスイッチング動作が可能となる。

[0041] ここで、図 66に示す可変抵抗素子の閾値電圧 Val及び Vblの相対関係におけるパルス幅の長短による相違は、長いパルス幅の電圧パルス印加時において、可変抵抗素子で発生するジュール熱によって、可変抵抗素子またはその近傍の抵抗成分の抵抗値が変化することにより、可変抵抗素子の高抵抗状態（特性 A)及び低抵抗状態（特性 B)の抵抗特性が変化することで発現すると考えられる。特に、直列回路に印加する電圧ノ^レスの電圧振幅を固定した場合、低抵抗状態（特性の可変抵抗素子に長いパルス幅の電圧パルスを印加する場合において、ジュール熱の発生が顕著となり、低抵抗状態（特性の抵抗特性にぉレ、てノルス幅の違いによる特性変化が顕著に現れると考えられる。つまり、図 66 (A)及び (B)を比較すると分かるように、ジュール熱の影響により、長いパルス幅の電圧ノ^レスを印加時の方力低抵抗状態（特性 B)の抵抗特性がより低抵抗化し、閾値電圧 VB1が、ノ^レス幅が短い場合の閾値電圧 VBsより低電圧化する。

[0042] し力、し、従来のモノポーラスイッチング動作では、長短 2種類のパルス幅の電圧パノレスを使用する必要から、上述の如ぐ書き換え時間及び書き換え消費電力の点で不利となる。

[0043] 本発明は、電圧印加によって抵抗特性が変化する可変抵抗素子を備えた不揮発性半導体記憶装置における従来のバイポーラスイッチング動作やモノポーラスィッチング動作における上記問題点に鑑みてなされたものであり、その目的は、バイポーラスイッチング動作やモノポーラスイッチング動作に対する統一的な現象把握に基づき、正負何れかの極性の電圧を印加時間の長短に差異を設けることなく印加することで可変抵抗素子に対する安定した高速スイッチング動作可能な不揮発性半導体記憶装置を提供する点にある。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、両端に所定条件を充足する電圧が印加されることで、当該両端の電流電圧特性で規定される抵抗特性が低抵抗状態と高抵抗状態の安定的に取り得る 2つの抵抗特性間を遷移可能である 2端子構造の可変抵抗素子を有するメモリセルと、前記可変抵抗素子の一方の端子に直列に接続され、電流電圧特性で規定される負荷抵抗特性を第 1負荷抵抗特性と当該第 1負荷抵抗特性より高抵抗な第 2負荷抵抗特性との間で切換可能に構成される負荷回路と、前記可変抵抗素子と前記負荷回路との直列回路の両端に電圧を印加するための電圧発生回路と、を備えてなる不揮発性半導体記憶装置であって、前記可変抵抗素子の記憶状態が、前記抵抗特性が低抵抗状態と高抵抗状態の何れであるかによって定まり、前記可変抵抗素子の両端への電圧印加によつて、前記抵抗特性が低抵抗状態と高抵抗状態間で遷移することで書き換え可能な構成であり、前記可変抵抗素子が、一端子を基準とした場合の他端子に対する印加電圧の正負の極性が第 1極性である場合には、低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第 1閾値電圧力前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第 2閾値電圧より小さぐ前記印加電圧の正負の極性が前記第 1極性とは異なる第 2極性である場合には、前記第 1閾値電圧が前記第 2閾値電圧より大きい非対称な抵抗特性を示し、前記負荷回路が、前記可変抵抗素子の前記抵抗特性を低抵抗状態から高抵抗状態に遷移させる第 1書き換え動作時には前記負荷抵抗特性が前記第 1負荷抵抗特性を示し、前記可変抵抗素子の前記抵抗特性を高抵抗状態から低抵抗状態に遷移させる第 2書き換え動作時には前記負荷抵抗特性が前記第 2 負荷抵抗特性を示すように切り換えられ、前記電圧発生回路が、前記第 1書き換え動作時には、書き換え対象となる前記メモリセルが有する前記可変抵抗素子の両端に絶対値が前記第 1閾値電圧以上の前記第 1極性の電圧が印加されるように、前記可変抵抗素子及び前記負荷回路の直列回路の両端に第 1書き換え電圧を印加し、前記第 2書き換え動作時には、書き換え対象となる前記メモリセルが有する前記可変抵抗素子の両端に絶対値が前記第 2閾値電圧以上の前記第 1極性の電圧が印加されるように、前記可変抵抗素子及び前記負荷回路の直列回路の両端に第 2書き換え電圧を印加することを第 1の特徴とする。

[0045] 本発明に係る不揮発性半導体記憶装置の上記第 1の特徴構成によれば、単体でバイポーラスイッチング特性を示す可変抵抗素子であっても正負何れかの極性の電圧を印加させることでスイッチング動作を実現させることが可能（モノポーラスィッチング動作が可能）となる。従って、回り込み電流回避のための選択トランジスタを各メモリセル毎に備える必要がなぐ単位メモリセル当たりの占有面積を縮小化させることができる。

[0046] 又、本発明に係る不揮発性半導体記憶装置は、上記第 1の特徴構成に加えて、前記可変抵抗素子が、第 1電極と第 2電極の間に可変抵抗体を挟持してなる 3層構造体を形成することを第 2の特徴とする。

[0047] 又、本発明に係る不揮発性半導体記憶装置は、上記第 2の特徴構成に加えて、前記メモリセルが、前記可変抵抗素子と直列に接続する整流素子を有し、前記整流素子力 S、前記可変抵抗素子の両端に前記第 1極性の電圧が印加された場合に順方向ノィァスを構成することを第 3の特徴とする。

[0048] 本発明に係る不揮発性半導体記憶装置の上記第 3の特徴構成によれば、モノポーラスイッチング動作の実現に支障を来たすことなぐ隣接メモリセルからの回り込み電流の影響を低減させることができる。

[0049] 又、本発明に係る不揮発性半導体記憶装置は、上記第 3の特徴構成に加えて、前記第 1極性が正極性である場合には、前記下部電極の下層に接触して形成される N 型多結晶半導体と前記下部電極との界面でショットキーバリアダイオードが構成され、前記第 1極性が負極性である場合には、前記下部電極の下層に接触して形成される P型多結晶半導体と前記下部電極との界面でショットキーバリアダイオードが構成されることを第 4の特徴とする。

[0050] 又、本発明に係る不揮発性半導体記憶装置は、上記第 4の特徴構成に加えて、前記第 1極性が正極性である場合には、前記 N型多結晶半導体に対して前記下部電極との接触領域の一部に P型の不純物が注入されており、前記第 1極性が負極性である場合には、前記 P型多結晶半導体に対して前記下部電極との接触領域の一部に N型の不純物が注入されていることを第 5の特徴とする。

[0051] 本発明に係る不揮発性半導体記憶装置の上記第 5の特徴構成によれば、ショットキーバリアダイオードに逆方向電圧が印加された場合、 PN接合からの空乏層の広力 Sりにより逆方向の電流が通常のショットキーバリアダイオードの場合と比較して減少させること力 Sできるため、より回り込み電流の少ない良好なデバイス特性が得られる。

[0052] 又、本発明に係る不揮発性半導体記憶装置は、上記第 3の特徴構成に加えて、前記第 1極性が正極性である場合には、前記 N型多結晶半導体に対して前記下部電極との接触領域の一部に P型の不純物が注入されており、前記第 1極性が負極性である場合には、前記 P型多結晶半導体に対して前記下部電極との接触領域の一部に N型の不純物が注入されていることを第 6の特徴とする。

[0053] 本発明の構成によれば、電圧印加時間を変化させることなく同一極性の電圧を印加することで可変抵抗素子の抵抗特性を変化させることができるため、かかる可変抵抗素子で構成されるメモリセルを複数備えて不揮発性半導体記憶装置を構成することで、書き換え時間の短縮化と回路規模の縮小化の両立が可能な不揮発性半導体記憶装置を提供することができる。

図面の簡単な説明

[0054] [図 1]本発明に係る不揮発性半導体記憶装置の概略構成を示すブロック図

[図 2]クロスポイント型のメモリセルアレイの部分的な構成を示す回路図

[図 3]図 2に示すクロスポイント型メモリセルアレイにおける可変抵抗素子のみからなるメモリセルの模式的な垂直断面図

[図 4]図 3に示す構造の可変抵抗素子のスイッチング特性を示す図

[図 5]非対称構造を示す可変抵抗素子の電流電圧特性の一例を示す図

[図 6]非対称構造を示す可変抵抗素子の抵抗特性を示す図

[図 7]可変抵抗素子の負荷抵抗を介さない状態で測定した場合の高抵抗状態と低抵抗状態の 2つの抵抗特性を示す電流電圧特性図と、負荷抵抗を介した状態で測定した場合の高抵抗状態と低抵抗状態の 2つの抵抗特性を示す 2種類の電流電圧特性図

[図 8]非対称構造を示す可変抵抗素子の電流電圧特性の一例を示す図

園 9]本発明に係る不揮発性半導体記憶装置が備えるメモリセルの概略構成図

[図 10]本発明に係る不揮発性半導体記憶装置の回路図

[図 11]可変抵抗素子の電流電圧特性の一例を示す図

[図 12]可変抵抗素子の構造の一例を示す図

園 13]負荷抵抗を切り換えることによる可変抵抗素子のスイッチング特性を示す図園 14]負荷抵抗を切り換えることによる可変抵抗素子の電流電圧特性を示す図 [図 15]可変抵抗素子の構造の一例を示す図

[図 16]可変抵抗素子の構造の一例を示す図

園 17]負荷抵抗特性可変回路として機能する MOSFETの負荷抵抗特性を示す電流電圧特性図と、 MOSFETを負荷回路として介した状態で測定した場合の可変抵抗素子の高抵抗状態と低抵抗状態の 2つの抵抗特性を示す 2種類の電流電圧特性図

園 18]書き換え対象の選択メモリセルの可変抵抗素子と負荷回路と電圧スィッチ回路の関係を模式的に示すブロック図

[図 19]負荷抵抗特性可変回路の回路構成例を示す回路図

[図 20]本発明に係る不揮発性半導体記憶装置の概略構造図

[図 21]本発明に係る不揮発性半導体記憶装置の概略平面図

園 22]本発明の不揮発性半導体記憶装置の第 1実施形態における製造工程を説明する概略工程断面図

園 23]本発明の不揮発性半導体記憶装置の第 1実施形態における製造工程を説明する概略工程断面図

園 24]本発明の不揮発性半導体記憶装置の第 1実施形態における製造工程を説明する概略工程断面図

園 25]本発明の不揮発性半導体記憶装置の第 1実施形態における製造工程を説明する概略工程断面図園 26]本発明の不揮発性半導体記憶装置の第 1実施形態における製造工程を説明する概略工程断面図

園 27]本発明の不揮発性半導体記憶装置の第 1実施形態における製造工程を説明する概略工程断面図

園 28]本発明の不揮発性半導体記憶装置の第 1実施形態における製造工程を説明する概略工程断面図

園 29]本発明の不揮発性半導体記憶装置の第 1実施形態における製造工程を説明する概略工程断面図

園 30]本発明の不揮発性半導体記憶装置の第 1実施形態における製造工程を説明する概略工程断面図

園 31]本発明の不揮発性半導体記憶装置の第 1実施形態における製造工程を説明する概略工程断面図

園 32]本発明の不揮発性半導体記憶装置の第 1実施形態における製造工程を説明する概略工程断面図

園 33]本発明の不揮発性半導体記憶装置の第 1実施形態における製造工程を説明する概略工程断面図

園 34]本発明の不揮発性半導体記憶装置の第 1実施形態における製造工程を説明する概略工程断面図

園 35]本発明の不揮発性半導体記憶装置の第 1実施形態における製造工程を説明する概略工程断面図

園 36]本発明の不揮発性半導体記憶装置の第 1実施形態における製造工程を説明する概略工程断面図

[図 37]本発明に係る不揮発性半導体記憶装置の概略構造図

[図 38]本発明に係る不揮発性半導体記憶装置の概略平面図

園 39]本発明の不揮発性半導体記憶装置の第 2実施形態における製造工程を説明する概略工程断面図

園 40]本発明の不揮発性半導体記憶装置の第 2実施形態における製造工程を説明する概略工程断面図園 41]本発明の不揮発性半導体記憶装置の第 2実施形態における製造工程を説明する概略工程断面図

園 42]本発明の不揮発性半導体記憶装置の第 2実施形態における製造工程を説明する概略工程断面図

園 43]本発明の不揮発性半導体記憶装置の第 2実施形態における製造工程を説明する概略工程断面図

園 44]本発明の不揮発性半導体記憶装置の第 2実施形態における製造工程を説明する概略工程断面図

園 45]本発明の不揮発性半導体記憶装置の第 2実施形態における製造工程を説明する概略工程断面図

園 46]本発明の不揮発性半導体記憶装置の第 2実施形態における製造工程を説明する概略工程断面図

園 47]本発明の不揮発性半導体記憶装置の第 2実施形態における製造工程を説明する概略工程断面図

園 48]本発明の不揮発性半導体記憶装置の第 2実施形態における製造工程を説明する概略工程断面図

園 49]本発明の不揮発性半導体記憶装置の第 2実施形態における製造工程を説明する概略工程断面図

[図 50]本発明に係る不揮発性半導体記憶装置の概略構造図

[図 51]本発明に係る不揮発性半導体記憶装置の概略平面図

園 52]本発明の不揮発性半導体記憶装置の第 3実施形態における製造工程を説明する概略工程断面図

園 53]本発明の不揮発性半導体記憶装置の第 3実施形態における製造工程を説明する概略工程断面図

園 54]本発明の不揮発性半導体記憶装置の第 3実施形態における製造工程を説明する概略工程断面図

園 55]本発明の不揮発性半導体記憶装置の第 3実施形態における製造工程を説明する概略工程断面図 [図 56]本発明の不揮発性半導体記憶装置の第 3実施形態における製造工程を説明する概略工程断面図

[図 57]本発明の不揮発性半導体記憶装置の第 3実施形態における製造工程を説明する概略工程断面図

[図 58]本発明の不揮発性半導体記憶装置の第 3実施形態における製造工程を説明する概略工程断面図

[図 59]本発明の不揮発性半導体記憶装置の第 3実施形態における製造工程を説明する概略工程断面図

[図 60]本発明の不揮発性半導体記憶装置の第 3実施形態における製造工程を説明する概略工程断面図

[図 61]従来の 1T1R型のメモリセルを備えるメモリセルアレイの構成例

[図 62]2端子非線形素子の電流電圧特性を示す図

[図 63]1D1R型のメモリセルを備えるメモリセルアレイの構成例

[図 64]上部電極と下部電極の間に可変抵抗体を挟持した構造の可変抵抗素子における両電極間への電圧印加による基本的な抵抗変化特性を示すグラフ

[図 65]上部電極と下部電極の間に可変抵抗体を挟持した構造の可変抵抗素子における両電極間への電圧印加による基本的な抵抗変化特性を示す別のグラフ

[図 66]従来のバイポーラスイッチング動作可能な可変抵抗素子の抵抗変化特性を示すグラフ

発明を実施するための最良の形態

[0055] 以下において、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と呼称する）の実施形態にっレ、て図面を参照して説明する。

[0056] [本発明装置の構成]

本発明装置の構成について、図 1〜図 19を参照して説明する。図 1は、本発明に係る不揮発性半導体記憶装置の概略構成を示すブロック図の一例である。図 1に示すように、本発明装置 10は、メモリセルアレイ 11、ワード線デコーダ (ワード線選択回路に相当） 12、ビット線デコーダ（ビット線選択回路に相当） 13、負荷抵抗特性可変回路 14、読み出し回路 15、制御回路 16、及び、電圧スィッチ回路 17を備えて構成される。

[0057] メモリセルアレイ 11は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列して構成され、外部からのアドレス入力で指定されるメモリセルに情報を電気的に書き込むことができ、更に、アドレス入力で指定されるメモリセルに記憶された情報を読み出すことができる。より詳細には、アドレス線 18から入力されたアドレス信号に対応したメモリセルアレイ 11内の特定のメモリセルに情報が記憶され、その情報はデータ線 19を通り、外部装置に出力される。ここで、各メモリセルは、上部電極と下部電極との間に可変抵抗体が狭持されることで 3層構造体を構成する可変抵抗素子を備えるあのとする。

[0058] ワード線デコーダ 12は、メモリセルアレイ 11の各ワード線に接続し、アドレス線 18に入力された行選択用のアドレス信号に対応するメモリセルアレイ 11のワード線を選択ワード線として選択し、選択ワード線と選択されなかった非選択ワード線に、書き込み、消去、読み出しの各メモリ動作に応じた選択ワード線電圧と非選択ワード線電圧を各別に印加する。

[0059] ビット線デコーダ 13は、メモリセルアレイ 11の各ビット線に接続し、アドレス線 18に入力された列選択用のアドレス信号に対応するメモリセルアレイ 11のビット線を選択ビット線として選択し、選択ビット線と選択されなかった非選択ビット線に、書き込み、消去、読み出しの各メモリ動作に応じた選択ビット線電圧と非選択ビット線電圧を各別に印加する。

[0060] 負荷抵抗特性可変回路 14は、書き込みまたは消去動作時にお!/、て、メモリセルァレイ 11の中からワード線デコーダ 12とビット線デコーダ 13によって書き換え対象として選択された選択メモリセルに電気的に直列に接続する負荷回路の内の、当該負荷回路の電流電圧特性で規定される負荷抵抗特性を、異なる 2つの負荷抵抗特性 (低抵抗状態と高抵抗状態）の間で、制御回路 16からの制御により切り換える回路である。図 1に示される本発明装置 10では、一例として負荷抵抗特性可変回路 14をヮード線デコーダ 12と電圧スィッチ回路 17との間に備える構成である。

[0061] 制御回路 16は、メモリセルアレイ 11の書き込み、消去、読み出しの各メモリ動作の制御を行う。制御回路 16は、アドレス線 18から入力されたアドレス信号、データ線 19 から入力されたデータ入力（書き込み動作時）、制御信号泉 20から入力された制御入力信号に基づいて、ワード線デコーダ 12、ビット線デコーダ 13を制御して、メモリセルアレイ 11の読み出し、書き込み、及び、消去動作を制御する。具体的には、各メモリ動作において、選択ワード線、非選択ワード線、選択ビット線、及び、非選択ビット線の夫々に対して、各メモリ動作に応じた所定の電圧を印加するための制御を、電圧スィッチ回路 17、ワード線デコーダ 12、ビット線デコーダ 13等に対して実行する。特に、書き込み及び消去動作時においては、書き換え対象のメモリセルに負荷回路を介して印加する各電圧パルスの電圧振幅及びパルス幅の制御を行う。更に、書き込み動作時と消去動作時において、負荷回路の負荷抵抗特性を切り換えるための制御を負荷抵抗特性可変回路 14に対して行う。図 1に示す例では、制御回路 16は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。尚、書き込みと消去は、後述するメモリセルを構成する可変抵抗素子の 2つの抵抗特性 (低抵抗状態と高抵抗状態）間の遷移 (スイッチング)を意味し、一方の抵抗特性から他方の抵抗特性への遷移を書き込み、その逆方向の遷移を消去と定義する。

[0062] 電圧スィッチ回路 17は、メモリセルアレイ 11の読み出し、書き込み、消去動作時に必要な選択ワード線電圧、非選択ワード線電圧、選択ビット線電圧、非選択ビット線電圧をヮ一ド線デコーダ 12及びビット線デコーダ 13に与える。 Vccは本発明装置 10 の供給電圧（電源電圧）、 Vssは接地電圧、 Vppは書き込み用の電圧、 Veeは消去用の電圧、 Vrは読み出し用の電圧である。図 1の構成では、書き込み及び消去動作時の選択ヮ一ド線電圧は、負荷抵抗特性可変回路 14を介してヮ一ド線デコーダ 12 に供給される。

[0063] データの読み出しは、メモリセルアレイ 11からビット線デコーダ 13、読み出し回路 1 5を通って行われる。読み出し回路 15は、データの状態を判定し、その結果を制御回路 16に送り、データ線 19へ出力する。

[0064] 図 2に、クロスポイント型のメモリセルアレイ 11の部分的な構成を模式的に示す。図 2では、メモリセルアレイ 11は 4本のビット線 BL0〜： BL3と 4本のワード線 WL0〜WL 3の各交点にメモリセル Mが挟持されている。図 2に示すように、メモリセルアレイ 11 は、電気抵抗の変化により情報を記憶する可変抵抗素子を有する 2端子構造のメモリセル Mを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行のメモリセルの夫々力メモリセルの一端側を共通のワード線に接続し、同一列のメモリセルの夫々力メモリセルの他端側を共通のビット線に接続してなるクロスポイント型のメモリセルアレイ構造を有している。

[0065] 本発明装置 10が備えるメモリセルアレイ 11を構成する各メモリセルとしては、 2端子構造の可変抵抗素子の 2端子間に書き換え用（書き込み用及び消去用）の電圧パルスが印加されることで、可変抵抗素子の電流電圧特性で規定される抵抗特性が変化することにより、つまり、一定のバイアス条件下での電気抵抗が変化することにより、情報を書き込み可能に構成されているものを想定する。

[0066] 図 3は、メモリセルを構成する可変抵抗素子の模式的な断面構造図である。メモリセル Mを構成する可変抵抗素子 21は、図 3に示すように、下部電極 22と可変抵抗体 23と上部電極 24からなる 3層構造体を構成する。尚、図 3では、可変抵抗体 23が下部電極 22と上部電極 24の 2電極に上下方向から狭持される構成であるとしているが、狭持される方向については上下方向（即ち基板面に対して鉛直な方向）に限られず、基板面と平行な方向に形成された 2電極間に可変抵抗体が狭持される構成であつても良い。以下では、可変抵抗素子 21は、図 3のように可変抵抗体 23が上下方向に形成される 2電極間に狭持される構成であるものとして説明する。

[0067] 本発明装置におけるメモリセルを構成する可変抵抗素子 21は、上下が非対称に構成されており、例えば、下部電極 22と上部電極 24とが異なる金属材料で構成されているか、電極面積が異なる構成である。或いは、可変抵抗体 23と下部電極 22との界面の接触状態と、可変抵抗体 23と上部電極 24との界面の接触状態とに差異を設けることで上下を非対称に構成するものとしても良い。例えば、下部電極 22として TiN を用い、この TiN電極の上面を酸化させることで形成されるチタン酸窒化物（TiO N

)を可変抵抗体 23とし、この上部に Pt、 TiN、 W、 Co、 Ni等を堆積することで上部電極 24を構成するものとすること力 Sできる。即ち、本発明装置 10が備えるメモリセルァレイ 11を構成する各メモリセルは、上下非対称な可変抵抗素子 21によって構成されており、正負両極性の電圧が印加されることで上記のバイポーラスイッチングが可能な構成であるものとする。例えば、可変抵抗素子 21の両端に、下部電極 22を基準としたときの上部電極 24の極性が負極性である第 1書き換え電圧と、その逆極性である正極性の第 2書き換え電圧とを交互に所定時間印加することで、可変抵抗素子 21 の抵抗特性を低抵抗状態と高抵抗状態との間で切り換えることが可能である。図 4は、上記第 1書き換え電圧として 3V、第 2書き換え電圧として + 3Vを、夫々 30nsの印加時間だけ交互に印加したときの可変抵抗素子 21の抵抗特性の変化を示すダラフである。このように、本発明装置 10が備える可変抵抗素子 21は、正負両極性の電圧が互いに印加されることで、抵抗特性が切換可能、即ちバイポーラスイッチングが可能な特性を有するものとする。

[0068] 上記の可変抵抗素子 21がバイポーラスイッチング特性を示す理由としては、ショットキ一接合を有する構造であることがその理由の一つとして考えられる。即ち、上述したように、可変抵抗素子 21の内、抵抗変化に寄与する可変抵抗体 23を構成する材料は下部電極 22 (TiN)表面を酸化することで形成されて!/、る。この可変抵抗体 23 はチタン酸窒化物であり、表面でもっとも酸素濃度が高く膜の内部では連続的に窒素濃度が高くなる薄膜構造を形成する。即ち、下部電極 22と可変抵抗体 23との境界は連続的組成変化によりォーミックな接合が形成される。一方、上部電極 24は、可変抵抗体 23の上部に新たに電極材料が堆積されることで形成される構成であるため、この上部電極 24と可変抵抗体 23の間には非連続的な組成変化のある界面が形成される。可変抵抗体 23は、形成過程において不純物導入や酸素欠損が生じることにより N型の導電性を示す性質を有する。 Pt、 TiN、 W、 Co、 Niのように比較的仕事関数の高い金属を上部電極に用いると上部電極との界面はショットキー接合が形成され、上述のバイポーラスイッチングの条件が満足される。

[0069] 図 5は、非対称構造を示す上記の可変抵抗素子 21の電流電圧特性の一例である。尚、図 5では、可変抵抗素子 21の抵抗成分を、印加電圧に応じて低抵抗状態と高抵抗状態とを遷移する可変抵抗成分 Rvと、印加電圧の大きさによってはその値を変化させることはないものの電圧の極性によってその値が変化する非対称抵抗成分 Rc とに分解した上で、この非対称抵抗成分 Rcを内部抵抗と見なして可変抵抗成分 Rv の状態をグラフ化したものである。即ち、図 5中において、低抵抗状態と高抵抗状態との間で遷移現象が発生する場合に、当該遷移現象を生じさせるのに要する印加電圧は、図 5中の I V特性曲線において、遷移前の状態を示す点（特性点）と遷移後の特性点とを結ぶ線分を延長したときに電圧軸と交差する交点が示す電圧値に相当する。一例を挙げて説明すると、特性点 T11から特性点 T12に対して可変抵抗素子 21 (の可変抵抗成分 Rvの状態）を遷移させるためには、特性点 T12と特性点 T11とを線分で接続し、その線分を特性点 T11側に延長して電圧軸と交差する交点が示す電圧 Va⁺を、可変抵抗素子 21の両端に印加することが必要である。尚、図 5では、正電圧が印加されたときの内部抵抗 Rcを Rと、負電圧が印加された時の内部抵抗 R cを rと表記している。

[0070] 非対称特性を有する可変抵抗素子は、図 5に示されるように、印加電圧の極性によつて閾値電圧の絶対値の大小関係に逆転が生じる。即ち、正極性においては、高抵抗状態から低抵抗状態に遷移させるための閾値電圧 Va⁺は低抵抗状態から高抵抗状態へ遷移させるための閾値電圧 Vb⁺より小さいのに対し、負極性においては、高抵抗状態から低抵抗状態に遷移させるための閾値電圧の絶対値 Va_は低抵抗状態力も高抵抗状態へ遷移させるための閾値電圧の絶対値 Vb—より大きい。即ち、 Va⁺ 以上 Vb⁺未満の正極性電圧を可変抵抗素子 21の両端に印加することで高抵抗状態 (A)から低抵抗状態（B)に安定的に遷移し、絶対値が Vb—以上 Va—未満の負極性電圧を可変抵抗素子 21の両端に印加することで低抵抗状態（B)から高抵抗状態 (A)に安定的に遷移する。

[0071] 一方、可変抵抗素子 21に同一極性の電圧を印加した場合、抵抗特性は一定の状態を維持したまま変化することはない。図 6は、一例として正極性電圧を前記スィッチング動作時と同時間印加する動作を繰り返し行った場合の抵抗状態の変化を示すグラフである力抵抗状態は電圧の印加動作に応じて変化していない。即ち、図 4及び図 6を考慮すると、非対称構造を有する可変抵抗素子の両端に正負両極性の電圧を交互に同一時間だけ印加した場合には低抵抗状態と高抵抗状態とを交互に遷移するスイッチング特性を示す一方、同一極性（正極性のみ、或いは負極性のみ）の電圧を同一時間順次印加したとしてもスイッチング特性を示さないことが分かる。 [0072] 図 5内において高抵抗状態から低抵抗状態に遷移する場合、或いは低抵抗状態力高抵抗状態に遷移する場合における遷移前の I V特性点と遷移後の I V特性点とを結ぶことで得られる線分の傾きは、可変抵抗素子 21内の抵抗成分に依存して決定される。即ち、可変抵抗素子 21の抵抗は、主として可変抵抗体 23が寄与する可変抵抗 Rvと可変抵抗体 23と上部電極 24或いは下部電極 22との界面状態等によつて定まる所定の内部抵抗 Rcとに分解可能であり、これらが直列に接続される構成と見なすこと力でさる。

[0073] 例えば、図 5において、可変抵抗素子 21の両端に電圧 Va⁺を印加することで高抵抗状態から低抵抗状態に遷移する場合 (特性点 T11→T12の遷移）、可変抵抗 Rv が高抵抗状態から低抵抗状態に変化することより、可変抵抗 Rvと内部抵抗 Rcとの抵抗比が変化する。一方、可変抵抗 Rvの値の変化前後において可変抵抗素子 21の両端に印加される電圧は変化していないため、可変抵抗 Rvの両端に印加される電圧は、可変抵抗素子 21の両端に印加される電圧を可変抵抗 Rvと内部抵抗 Rcとの抵抗比で分圧することで定められ、この結果、可変抵抗 Rvの値が低下することで可変抵抗 Rvの両端に印加される電圧も低下する。即ち、図 5において、特性点 T12は、特性点 Tl 1より電圧値が小さ!/、値を示す位置となる。

[0074] 逆に、可変抵抗素子 21の両端に電圧—Vb—を印加することで低抵抗状態から高抵抗状態に遷移する場合（特性点 T13→T14の遷移）についても、上記と同様に説明を行うこと力できる。即ち、可変抵抗 Rvの値が増加することにより、可変抵抗 Rvと内部抵抗 Rcとの抵抗比が変化し、可変抵抗素子 21の両端に印加される電圧を可変抵抗 Rvと内部抵抗 Rcとの抵抗比で分圧することで定められる可変抵抗 Rv両端の電圧は増加することとなる。即ち、図 5において、特性点 T14は特性点 T13より電圧値（の絶対値）が大き!/、値を示す位置となる。

[0075] 又、図 5では、特性点 T11と T12の線分の傾きと、特性点 T13と T14の線分の傾きとが非対称性を示している。この非対称性は、可変抵抗素子 21の両端に印加される電圧の極性、即ち、下部電極 22に対する上部電極 24の電圧極性の正負によって内部抵抗 Rcの大きさが変化することで、可変抵抗 Rvが同じ高抵抗状態であっても可変抵抗 Rvと内部抵抗 Rcとの抵抗比が極性間で異なるために上記傾きが異なると言える。このように、印加電圧の極性によって内部抵抗 Rcの大きさが変化する理由としては、上述したように、可変抵抗素子 21を上下非対称の構成とすることで電極と可変抵抗体との間でショットキー接合が形成されることによる。

[0076] このように、正負の極性の違いによって内部抵抗 Rcの大きさが変化することを利用することで、正負両電圧を交互に印加して可変抵抗素子 21の抵抗特性を変化させるのが上述したバイポーラスイッチングである。

[0077] しかしながら、本発明装置 10の構造によれば、負荷抵抗特性可変回路 14を用いて負荷回路の負荷抵抗特性を変化させることによって、このような非対称構造を有する可変抵抗素子 21であっても同一極性の電圧を同一時間だけ両端に順次印加させることでスイッチング特性を行わせることが可能となる。このことにつき、以下に詳細に説明する。

[0078] 本発明装置 10が備える負荷抵抗特性可変回路 14は、可変抵抗素子 21の一端に直列接続される負荷抵抗 Rzの抵抗値を制御可能に構成されて!/、る。負荷抵抗 Rzの大きさを変化させることで、可変抵抗素子 21の両端に印加される電圧の制御が可能となるため、負荷抵抗 Rzと可変抵抗素子 21との直列回路の両端に印加される電圧の大きさと、負荷抵抗 Rzの大きさを調整することにより、可変抵抗素子 21の抵抗状態を図 5に示されるような I V特性グラフ上の範囲内で動かすことが可能となる。

[0079] まず、負荷抵抗の制御によって可変抵抗素子 21の抵抗状態を制御可能であることにっき、説明の理解を容易にするため、可変抵抗素子 21が可変抵抗 Rvのみを有する場合（即ち印加電圧が正負何れの極性であっても抵抗特性が対称である場合）につき説明を行った後、可変抵抗素子 21の内部抵抗 Rcを考慮に入れた場合 (即ち、印加電圧の極性の正負によって抵抗特性が非対称となる場合）についての説明を行

5。

[0080] まず、可変抵抗素子 21の抵抗特性が正負両極性で対称性を示す場合につき、説明を行う。このような可変抵抗素子 21は、正電圧が印加される場合における抵抗特性と負電圧が印加される場合の抵抗特性とが対称であるため、以下では正電圧が印カロされる場合に示される抵抗特性を参照して説明する。

[0081] 図 7 (A)は、負荷抵抗を介さない状態で測定した場合の可変抵抗素子の高抵抗状態（特性 A)と低抵抗状態（特性 B)の 2つの抵抗特性を示す I V特性曲線 (正電圧印加時)である。高抵抗状態では、特性点 Ta (Va, la)で高抵抗状態から低抵抗状態へ遷移し、低抵抗状態では、特性点 Tb (Vb, lb)で低抵抗状態から高抵抗状態へと遷移する。尚、以下において、高抵抗状態から低抵抗状態へ遷移させるのに必要な電圧の絶対値 Vaを「第 2閾値電圧」、低抵抗状態から高抵抗状態へ遷移させるのに必要な電圧の絶対値 Vbを「第 1閾値電圧」と称する。又、可変抵抗素子の抵抗特性が高抵抗状態における両端子間の電圧が前記第 2閾値電圧 Vaのときの電流の絶対値 laを「第 2閾値電流」と称し、低抵抗状態における両端子間の電圧が前記第 1閾値電圧 Vbのときの電流の絶対値 lbを「第 1閾値電流」と称する。

[0082] 先ず、高抵抗状態から低抵抗状態へと遷移するのに望ましい負荷抵抗特性の範囲と負荷回路と可変抵抗素子 (メモリセル）の直列回路に印加する駆動電圧 Vda (電圧ノルスの電圧振幅）の範囲について説明する。図 7 (A)に示す抵抗特性を有する可変抵抗素子に、抵抗値 R1の負荷抵抗を直列に接続した場合、特性点 Ta (Va, la) を通る負荷抵抗特性は、図 7 (B)において直線 C1のように描かれる。尚、このときの駆動電圧 Vdaを「第 2臨界電圧 VA」と称する。

[0083] ここで、図 7 (A)の例では、第 1閾値電圧 Vbが第 2閾値電圧 Vaより小さい場合が示されている。この場合、 Vb以上 Va未満の電圧を可変抵抗素子 21に印加すると低抵抗状態から高抵抗状態に安定的に遷移することができるものの、第 2閾値電圧 Va以上の電圧を印加してもこの電圧が第 1閾値電圧 Vb以上であるため、低抵抗状態（特性 B)で安定することはない。即ち、図 7 (A)は、高抵抗状態から低抵抗状態に対してのみ安定的に遷移させることが可能な特性を有する場合について示されている。

[0084] 図 7 (A)に示されるような特性において、負荷抵抗 Rzを変化させることで可変抵抗素子 21を高抵抗状態から低抵抗状態への安定した遷移を行わせるためには、負荷抵抗特性直線 C1が低抵抗状態から高抵抗状態へと遷移する特性点 Tb (Vb, lb)よりも低電圧側の点 Tl (Vtl , Itl)で低抵抗状態の I V特性曲線と交差する必要がある。即ち、図 7 (B)上の特性点 Taを通過する負荷抵抗特性直線 C1は、数 1に示す関係式で表される。

[0085] (数 1) V=-RlX(l-Ia) + Va

[0086] ここで、上記条件を満足するためには、 I = Ibの時に V<Vbを満たすことである。従つて、数 1及び当該条件より、下記の数 2に示す条件が導出される。

[0087] (数 2)

(Va-Vb)/(Ib-Ia) <R1

[0088] ここで、数 2の左辺の抵抗値が臨界抵抗値に相当する。抵抗値 R1は、第 1抵抗値に相当し、特性点 Ta(Va, la)と交点 Tl(Vtl, Itl)の各座標値を用いて、下記の数 3で表すことができる。

[0089] (数 3)

Rl=(Va-Vtl)/(Itl-Ia)

[0090] 更に、このとき、負荷抵抗を介して可変抵抗素子を高抵抗状態から低抵抗状態へと遷移させる電圧ノレスの電圧振幅 Vdaは、第 2臨界電圧 VAより高電圧である必要がある。即ち、数 1に示す負荷抵抗特性直線 C1の式に、 1 = 0を代入した値が第 2臨界電圧 VAであるため、電圧振幅 Vdaは、下記の数 4に示す条件を満たす必要がある。

[0091] (数 4)

Vda>Va + RlXIa

[0092] 引き続き、低抵抗状態から高抵抗状態へと遷移するのに望ましい負荷抵抗特性の範囲と負荷回路と可変抵抗素子 (メモリセル）の直列回路に印加する駆動電圧 Vdb ( 電圧ノ^レスの電圧振幅）の範囲について説明する。図 7(A)に示す抵抗特性を有する可変抵抗素子に、抵抗値 R2の負荷抵抗を直列に接続した場合、特性点 Tb(Vb, lb)を通る負荷抵抗特性は、図 7(C)において直線 C2のように描かれる。尚、このときの駆動電圧 Vdbを「第 1臨界電圧 VB」と称する。低抵抗状態から高抵抗状態への安定した動作を行うためには、この負荷抵抗特性直線 C2が高抵抗状態から低抵抗状態へと遷移する特性点 Ta (Va, la)よりも低電圧側の点 T2 (Vt2, It2)で高抵抗状態の I V特性曲線と交差する必要がある。即ち、図 7(C)上の特性点 Tbを通過する負荷抵抗特性直線 C2は、数 5に示す関係式で表される。

[0093] (数 5)

V=-R2X(l-Ib) + Vb [0094] ここで、上記条件を満足するためには、 I = Iaの時に V<Vaを満たすことである。従つて、数 5及び当該条件より、下記の数 6に示す条件が導出される。

[0095] (数 6)

(Va-Vb) / (Ib-Ia) >R2

[0096] ここで、数 6の左辺の抵抗値が臨界抵抗値に相当する。抵抗値 R2は、第 2抵抗値に相当し、特性点 Tb (Vb, lb)と交点 T2 (Vt2, It2)の各座標値を用いて、下記の数 7で表すことができる。

[0097] (数 7)

R2= (Vt2 -Vb) / (Ib-It2)

[0098] 更に、このとき、負荷抵抗を介して可変抵抗素子を低抵抗状態から高抵抗状態へと遷移させる電圧ノルスの電圧振幅 Vdbは、第 1臨界電圧 VBより高電圧である必要がある。即ち、数 5に示す負荷抵抗特性直線 C2の式に、 1 = 0を代入した値が第 1臨界電圧 VBであるため、電圧振幅 Vdbは、下記の数 8に示す条件を満たす必要がある。

[0099] (数 8)

Vdb >Vb + R2 X Ib

[0100] 以上の説明において、第 2臨界電圧 VAと第 1臨界電圧 VBは異なる電圧値となる、可変抵抗素子を高抵抗状態から低抵抗状態へと遷移させる電圧パルスの電圧振幅 Vdaと、低抵抗状態から高抵抗状態へと遷移させる電圧ノルスの電圧振幅 Vdb は、夫々数 4と数 8の条件を満たす限りにおいて、同じ電圧に設定することが可能である。

[0101] この場合、例えば、低抵抗状態から高抵抗状態へのスイッチング動作において、電圧振幅 Vdbが第 1臨界電圧 VBより大幅に高電圧となって、図 7 (C)において負荷抵抗特性直線 C2が右方向（高電圧方向）に平行移動して、負荷抵抗特性直線 C2と高抵抗状態（特性 A)の I V特性曲線との交点力特性点 Ta (Va, la)よりも高電圧側に移動しても、その時点では、高抵抗状態と低抵抗状態の間での双方向の遷移が起こり不安定な発振状態となる力電圧ノ^レスの印加が終了する時点で、電圧振幅 Vd bの低下に伴い、負荷抵抗特性直線 C2が左方向（低電圧方向）に平行移動して、負荷抵抗特性直線 C2と高抵抗状態（特性の I V特性曲線との交点が、特性点 Ta (Va, la)よりも低電圧側に移動するため、高抵抗状態への遷移が最終的に生じて抵抗特性が高抵抗状態に安定する。更に、高抵抗状態から低抵抗状態へのスィッチング動作において、電圧振幅 Vdaが第 2臨界電圧 VAより大幅に高電圧となって、図 7 ( B)において負荷抵抗特性直線 C1が右方向（高電圧方向）に平行移動して、負荷抵抗特性直線 C1と低抵抗状態（特性 B)の I- V特性曲線との交点が、特性点 Tb (Vb, lb)よりも高電圧側に移動しても、その時点では、高抵抗状態と低抵抗状態の間での双方向の遷移が起こり不安定な発振状態となる力電圧ノルスの印加が終了する時点で、電圧振幅 Vdaの低下に伴い、負荷抵抗特性直線 C1が左方向（低電圧方向）に平行移動して、負荷抵抗特性直線 C1と低抵抗状態 (特性 B)の I V特性曲線との交点が、特性点 Tb (Vb, lb)よりも低電圧側に移動するため、低抵抗状態への遷移が最終的に生じて抵抗特性が低抵抗状態に安定する。以上の理由から、本発明装置においては、電圧振幅 Vdaと電圧振幅 Vdbを同電圧に設定することが可能である

[0102] 上記の考察を踏まえて、可変抵抗素子 21の内部抵抗 Rcを考慮した場合、即ち、印加電圧の正負に応じて抵抗特性が非対称となる場合において、負荷抵抗 Rzの切換制御によって可変抵抗素子 21の抵抗状態の遷移の制御を行う場合につき、以下に説明する。ここでも、図 5に示される I—V特性を示す可変抵抗素子 21を例に挙げて説明する。

[0103] 図 5に示される I V特性のグラフは、負荷抵抗 Rz = 0の場合の下で、負荷抵抗 Rz と可変抵抗素子 21との直列回路の両端に印加される電圧と、直列回路に流れる電流との関係であると言える。そして、この状態の下で負荷抵抗 Rzの大きさを順次増加させていくと、内部抵抗 Rcに負荷抵抗 Rzが直列に接続されているので、図 5中において内部抵抗 Rcの抵抗値に負荷抵抗 Rzの抵抗値が加算されたのと同等となり、可変抵抗素子 21内の可変抵抗成分 Rv (対称性を示す成分）に直列に接続される負荷抵抗成分 (Rc + Rz)が増加する（図 5中の負荷抵抗成分の傾きが緩やかとなる）。上記の内容を図 5と同一の図面上に図示した図 8を参照して、以下説明する。

[0104] 負荷抵抗 Rzを考慮しない場合、即ち負荷抵抗 Rz = 0の場合、上述の考察によれば、正電圧が印加された場合には、高抵抗状態 (A)から低抵抗状態（B)へは安定的な遷移が可能である一方で、低抵抗状態 (B)から高抵抗状態 (A)への安定的な遷移は不可能であり、負電圧が印加された場合には、低抵抗状態（B)から高抵抗状態 (A)へは安定的な遷移が可能である一方で、高抵抗状態 (A)から低抵抗状態 (B )への安定的な遷移は不可能であった。従って、仮に、負荷抵抗 Rzの大きさを所定の値 Z (〉0)に増大させることで、正電圧が印加されることで低抵抗状態（B)から高抵抗状態 (A)への安定的な遷移が可能であるとすれば、負荷抵抗 Rzの大きさの切り換え制御を行うことで、正電圧の印加のみでスイッチング特性を示す (モノポーラスィツチング)こととなり、同様に、負荷抵抗 Rzの大きさを所定の値 Z (〉0)とすることで、負電圧が印加されることで高抵抗状態 (A)から低抵抗状態 (B)への安定的な遷移が可能であれば、負荷抵抗 Rzの大きさの切り換え制御を行うことで、負電圧の印加のみでスイッチング特性を示す（モノポーラスイッチング）こととなる。言い換えれば、同一極性の電圧印加でスイッチング特性を行うことができるため、モノポーラスィッチングの禾 IJ点を得ること力 Sできることとなる。上記考察を踏まえ、負荷抵抗 Rzの大きさを変化させることで、正電圧の印加で低抵抗状態から高抵抗状態への安定的な遷移が可能かどうか、並びに、負電圧の印加で高抵抗状態から低抵抗状態への安定的な遷移が可能かどうかにつき、以下検証を行う。

[0105] まず、負荷抵抗 Rzの大きさを増加させることで、正極性の範囲において低抵抗状態（B)から高抵抗状態 (A)への安定的な遷移が可能かどうかにつ!/、て検証する。即ち図 8内において、特性点 T15を充足するように電圧を印加した後、（もしくはこの印カロと同時に)負荷抵抗 Rzを増加させると、可変抵抗素子 21の抵抗特性は高抵抗状態に遷移し、特性点は T15から T16zに移動する。し力、しながら、この特定点 Τ16ζにおける電圧の大きさは、高抵抗状態から低抵抗状態へ遷移する特性点 T11における電圧の大きさよりも大きいため、高抵抗状態で安定することはできず、発振状態となる。即ち、正極性の範囲においては、負荷抵抗 Rzの大きさを変化させても依然として低抵抗状態 (B)から高抵抗状態 (A)への安定的な遷移を行うことができず、モノポーラスイッチングを行うことができなレ、。

[0106] 次に、負荷抵抗 Rzの大きさを増加させることで、負極性の範囲において高抵抗状態 (A)から低抵抗状態（B)への安定的な遷移が可能かどうかにつ!/、て検証する。即ち、図 9内において、特性点 T17を充足するように電圧を印加した後、（もしくはこの印加と同時に)負荷抵抗 Rzを増加させると、可変抵抗素子 21の抵抗特性は低抵抗状態に遷移し、特性点は T17から T18zに移動する。この特性点 Τ18ζの位置は、負荷抵抗 Rzの大きさを増加させるに従って原点方向に移動するため、少なくとも、特性点 T18zにおける電圧の絶対値の大きさ力 S、低抵抗状態から高抵抗状態へ遷移する特性点 T13における電圧の絶対値の大きさよりも小さくなるように負荷抵抗 Rzの大きさを設定することで、安定的に高抵抗状態 (A)から低抵抗状態 (B)に遷移させることが可能となる。

[0107] 即ち、図 8に示される I—V特性を示す可変抵抗素子において、負荷抵抗 Rzの大きさを調整することにより、負極性の範囲のみでスイッチング動作を実現させることができる。

[0108] このことを言い換えれば、バイポーラスイッチング動作が実現可能な可変抵抗素子を用いてモノポーラスイッチングを実現させる場合、正負何れの極性においてもモノポーラスイッチングを実現することができる訳ではなぐ負荷抵抗 Rzを考慮しない状態の下で、低抵抗状態から高抵抗状態に遷移させるために可変抵抗素子の両端に印加すべき第 1閾値電圧が、高抵抗状態から低抵抗状態に遷移させるために可変抵抗素子の両端に印加すべき第 2閾値電圧よりも小さレ、側の極性にお!/、てのみモノポーラスイッチングを実現させることが可能であると言える。従って、負荷抵抗の大きさを調整することにより、上記条件を充足する側の極性の電圧を印加することで抵抗特性を変化させることができるため、正負両方の電圧を印加させる必要がなぐメモリセルの構成を簡素化することができるというモノポーラスイッチングの利点を得ることができる。

[0109] このように、バイポーラスイッチング特性を備える可変抵抗素子をモノポーラスィッチング動作させるためには、印加電圧の極性に注意する必要があるところ、このような可変抵抗素子と整流素子とを備えて 1D1R型のメモリセルとする場合には、上記モノポーラスイッチング動作が実現可能な極性の電圧が印加された場合に順方向バイァスとなるように接続する必要がある。

[0110] 例えば、下部電極 22に対して上部電極 24を正極性にするような電圧が印加されることでモノポーラスイッチングが可能である場合には、図 9 (a)に概念的に示すように、正電圧を印加したときに順バイアスが印加できるように整流素子を接続すれば単位メモリセルを形成することができる。具体的には、下部電極 22の下に図 9 (b)に示すような PN接合ダイオード又は図 9 (c)に示すような N型多結晶半導体と下部電極 22 との界面でのショットキーバリアダイオードの構造で形成することで可能となる。

[0111] 更に、図 10に示す概念図のように、上記構造のメモリセルをワード線またはビット線に接続される駆動トランジスタの負荷抵抗を変化させることのできる回路系を形成すれば高速書き込み可能な半導体記憶装置を形成することができる。図 10では駆動トランジスタのゲート電圧を制御することで負荷抵抗を変化させている例である力 S、例えばチャンネル幅の異なる二つのトランジスタを切り替えることで負荷抵抗を変えても同様である。

[0112] 上記の説明では、可変抵抗素子がバイポーラスイッチング特性を備える場合において、負荷抵抗を調整することでモノポーラスイッチングを実現させるための方法について説明を行った。以下では、参考例として、可変抵抗素子がバイポーラスィッチング特性を備えない場合、即ち、可変抵抗素子単体では、正負何れの極性においても低抵抗特性から高抵抗特性への遷移しか安定的に実現できない場合に、負荷抵抗の値を調整することでモノポーラスイッチングを実現させる場合についての説明を簡単に行う。

[0113] 図 3の構造において、例えば、下部電極 22として銅を用い、該銅表面を酸化して可変抵抗体 23を形成し、上部電極 24として Ti、 Ta、 Wを形成する。このような構造を有する可変抵抗素子 21の両端に電圧を印加した場合の電流電圧特性 (抵抗特性）を図 11に示す。下部電極 22を TiNとした場合と異なり、正負の書き換え印加電圧の双方で高抵抗特性から低抵抗特性に遷移させるのに必要な第 2閾値電圧が、低抵抗特性から高抵抗特性に遷移させるのに必要な第 1閾値電圧より大きい。上記構造の場合は、正負何れの極性においても、低抵抗特性から高抵抗特性に対しては安定的な遷移を示す一方、高抵抗特性から低抵抗特性への安定的な遷移を行うことができない。即ち、このような構造を有する可変抵抗素子 21は、単体でスイッチング動作を行うことができず、バイポーラスイッチング特性を有して!/、なレ、。 [0114] このような可変抵抗素子 21に対し、上述の技術思想に基づき、図 12に示すように、可変抵抗素子に直列に負荷抵抗を接続し、該負荷抵抗を変化させることで正負いずれの印加電圧でも単極で連続スイッチングを実現できる。本例の場合、上部電極 24 に正の電圧を印加する場合、高抵抗から低抵抗に変化させる時に lOOkQの負荷抵抗 Rzを接続することで、連続スイッチングが可能になった（図 13参照）。図 13は、負荷抵抗 Rzを介さず (Rz = 0で）正極性電圧 1. 5Vを 30ns印加した場合と、負荷抵抗 Rzを介して (Rz = lOOkQ )正極性電圧 3Vを 30ns印加した場合とを交互に繰り返すことによる可変抵抗素子 21の抵抗の変化を示すグラフである。

[0115] 同様に、負極性電圧を印加する場合には、負荷抵抗 Rzを介さず (Rz = 0)で負極性電圧— IVを 30ns印加した場合と、負荷抵抗 Rzを介して (Rz = 300k Ω )負極性電圧 5. 5Vを 30ns印加した場合とを交互に繰り返すことで同様にスイッチングが可能となった。図 14に、このような条件の下で抵抗特性の変化を行った場合の可変抵抗素子 21の I V特性を示す。

[0116] 本構造において、抵抗変化を示す材料は銅表面を酸化して形成された酸化銅膜であり、表面でもっとも酸素濃度が高く膜の内部では連続的に酸素濃度が低くなる薄膜である。即ち、下部電極 22と可変抵抗体 23との境界は連続的組成変化によりォミックな接合が形成される。これに対し上部電極 24と可変抵抗体 23の間は非連続的な組成変化のある界面が形成される。該可変抵抗材料は、不純物導入や酸素欠損により P型の導電性を示す性質を有する。 Ti, Ta, Wのように比較的仕事関数の低い金属を上部電極 24に用いると、可変抵抗体 23と上部電極 24との界面はショットキー接合が形成されるが、窒化チタンを酸化して形成した前述の可変抵抗素子のように極端な正負の非対称性は現れない。即ち、第 1閾値電圧と第 2閾値電圧の大きさの比率は正負で異なり、上下電極の仕事関数の違いが現れている力大小関係が逆転するまでは至らない。

[0117] 上述したように、バイポーラスイッチング特性を示さない可変抵抗素子の場合、正負何れの極性にお!/、ても、負荷抵抗の値を調整することでモノポーラスイッチング動作が可能に構成される。即ち、 1D1R型のメモリセルを構成する場合には、印加電圧の極性に応じて接続される整流素子の方向を決定すれば良い。し力、しながら、何れの極性を利用するかによって、その抵抗特性が多少異なるため、用途により利用する極性を選択する構成とすることができる。このことにつき、上記図 14に示す例を用いて説明する。

[0118] 例えば低抵抗特性から高抵抗特性に変化する閾値の電流の絶対値は、上部電極

24に正の電圧を印加した場合の方力上部電極 24に負の電圧を印加した場合よりも高い（図 14中、 It21〉It23)。一方、高抵抗特性力も低抵抗特性に変化する閾値の電圧の絶対値は、上部電極 24に負の電圧を印加した場合の方力 S、上部電極 24 に正の電圧を印加した場合よりも高い（図 14中、 Vt24〉Vt22)。図 15のように整流素子を上部電極 24に負の電圧を印加した場合に順方向の接合になるように配置した場合、書き込みに要する電流を小さくすることができ、消費電流の低減や、並列書き込みによる、メモリブロックの書き換え速度の向上が可能である。一方、低い電流で抵抗変化がおきるため読み出し電流はそれより小さくする必要があり、読み出し速度はやや遅くなるため、主としてデザインルール 130nm以上の比較的サイズの大きなメモリゃモパイル用途のメモリにおいて優位な構造といえる。一方、図 16のように整流素子を上部電極 24に正の電圧を印加した場合に順方向の接合になるように配置した場合は、低抵抗から高抵抗への変化に必要な電流が大きいが、高抵抗から低抵抗に変化する電圧が低いため比較的低電圧での駆動トランジスタの使用が可能となり、また読み出し電流も充分に取れるため高速読み出しが可能となる。低抵抗から高抵抗への変化に必要な電流も微細化とともに小さくなるためデザインルール 130nm 以下の高性能メモリで優位性を発揮するメモリ構造となる。

[0119] 上述した各閾値電圧や閾値電流、及び、各臨界電圧等は、実際に負荷回路とメモリセルの直列回路に印加される電圧パルス程度の短いパルス幅の電圧パルスを用いて測定或いは評価すべきである。何故なら、可変抵抗素子の抵抗特性が顕著な温度応答性を有する場合は、電圧の印加時間の影響を受けて、各閾値電圧が変化する可能性があるためである。

[0120] 又、上記の動作原理、及び、最適な負荷抵抗特性の決定方法についての説明では、負荷回路として線形な負荷抵抗特性を有する単体の負荷抵抗を想定したが、実際の回路構成では、負荷回路には、ワード線デコーダ 12やビット線デコーダ 13中のワード線やビット線を選択するための非線形な電流電圧特性を有するトランジスタを含むため、負荷抵抗特性は非線形となる。負荷抵抗特性が非線形な場合でも、上記の動作原理、及び、最適な負荷抵抗特性の決定方法についての考え方は同じであるが、負荷回路に含まれる MOSFET特有の電流電圧特性に基づく注意点もあるので、以下、負荷回路として非線形な負荷抵抗特性を有する単体の MOSFETを想定して説明する。

[0121] 図 17 (A)は、 MOSFETの異なるゲート電圧 Vgでのソース'ドレイン間の 2つの電流電圧特性で規定される負荷抵抗特性 C3, C4を示す。つまり、この MOSFETが、ゲート電圧の電圧制御によって負荷抵抗特性を切り換え可能な負荷抵抗特性可変回路 14として機能する。図 17 (B)及び (C)に示すように、ゲート電圧が低い方 (Vg =VL)の負荷抵抗特性 C3は、可変抵抗素子の抵抗特性を高抵抗状態 (特性 A)から低抵抗状態（特性 B)へと遷移する場合に用い、ゲート電圧が高!/、方 (Vg= VH)の負荷抵抗特性 C4は、可変抵抗素子の抵抗特性を低抵抗状態 (特性 B)から高抵抗状態 (特性 A)へと遷移する場合に用いる。

[0122] 先ず、高抵抗状態から低抵抗状態へと遷移するのに望ましい負荷抵抗特性の範囲と負荷回路と可変抵抗素子 (メモリセル）の直列回路に印加する駆動電圧 Vda (電圧ノルスの電圧振幅）の範囲について説明する。図 7 (A)に示す抵抗特性を有する可変抵抗素子に、 MOSFETのゲート電圧を低レベル (VUに設定して負荷抵抗特性 C3とした場合、特性点 Ta (Va, la)を通る負荷抵抗特性は、図 17 (B)において曲線 C3のように描かれる。尚、このときの駆動電圧 Vdaを第 2臨界電圧 VAとする。高抵抗状態から低抵抗状態への安定した動作を行うためには、この負荷抵抗特性曲線 C3 、低抵抗状態から高抵抗状態へと遷移する特性点 Tb (Vb, lb)よりも低電圧側の点 T3 (Vt3, It3)で低抵抗状態の I—V特性曲線と交差する必要がある。即ち、図 17 (B)上の特性点 Taと交点 T3 (Vt3, It3)を通過する負荷抵抗特性曲線 C3は、図 7 ( A)に示す 2つの抵抗特性に対しては、下記の数 9で特性点 Ta (Va, la)と交点 T3 ( Vt3, It3)の各座標値を用いて定義される第 1抵抗値 R3の負荷抵抗と同等に機能するため、便宜的に第 1抵抗値 R3で負荷抵抗特性を示すと、数 10に示す関係式で表される。 [0123] (数 9)

R3= (Va-Vt3) / (It3-Ia)

(数 10)

V= -R3 X (l-Ia)+Va

[0124] ここで、上記条件を満足するためには、 I = Ibの時に V<Vbを満たすことである。従つて、数 10及び当該条件より、下記の数 11に示す条件が導出される。ここで、数 11 の左辺の抵抗値が臨界抵抗値に相当する。

[0125] (数 11)

(Va-Vb) / (Ib-Ia) <R3

[0126] 尚、 MOSFETは、ソース'ドレイン間の電圧を増加しても飽和領域に達すると電流の増加が抑制されるため、この飽和電流を特性点 Tb (Vb, lb)の電流値 (第 1閾値電流) lbより小さくなるようにゲート電圧を設定すれば、数 11に示す条件が満足される。

[0127] 更に、このとき、 MOSFETを介して可変抵抗素子を高抵抗状態から低抵抗状態へと遷移させる電圧パルスの電圧振幅 Vdaが、第 2臨界電圧 VAより高電圧（Vda〉V A)である必要がある点は、線形な負荷抵抗を用いた場合と同様である。但し、第 2臨界電圧 VAは、図 17 (B)において、特性点 Ta (Va, la)を通過する負荷抵抗特性曲線 C3と電圧軸との交点の電圧値で与えられる。

[0128] 引き続き、低抵抗状態から高抵抗状態へと遷移するのに望ましい負荷抵抗特性の範囲と負荷回路と可変抵抗素子 (メモリセル）の直列回路に印加する駆動電圧 Vdb ( 電圧ノ^レスの電圧振幅）の範囲について説明する。図 7 (A)に示す抵抗特性を有する可変抵抗素子に、 MOSFETのゲート電圧を高レベル (VH)に設定して負荷抵抗特性 C4とした場合、特性点 Tb (Vb, lb)を通る負荷抵抗特性は、図 17 (C)において曲線 C4のように描かれる。尚、このときの駆動電圧 Vdbを第 1臨界電圧 VBとする。低抵抗状態から高抵抗状態への安定した動作を行うためには、この負荷抵抗特性曲線 C4が高抵抗状態から低抵抗状態へと遷移する特性点 Ta (Va, la)よりも低電圧側の点 T4 (Vt4, It4)で高抵抗状態の I—V特性曲線と交差する必要がある。即ち、図 17 (C)上の特性点 Tbと交点 T4 (Vt4, It4)を通過する負荷抵抗特性曲線 C4は、図 7 ( A)に示す 2つの抵抗特性に対しては、下記の数 12で特性点 Tb (Vb, lb)と交点 T4 (Vt4, It4)の各座標値を用いて定義される第 2抵抗値 R4の負荷抵抗と同等に機能するため、便宜的に第 2抵抗値 R4で負荷抵抗特性を示すと、数 13に示す関係式で表される。

[0129] (数 12)

R4= (Vt4 -Vb) / (Ib-It4)

(数 13)

V= -R4 X (l-Ib)+Vb

[0130] ここで、上記条件を満足するためには、 I = Iaの時に V<Vaを満たすことである。従つて、数 13及び当該条件より、下記の数 14に示す条件が導出される。ここで、数 14 の左辺の抵抗値が臨界抵抗値に相当する。

[0131] (数 14)

(Va-Vb) / (Ib-Ia) >R4

[0132] 尚、負荷抵抗特性曲線 C4は特性点 Tb (Vb, lb)と交差する必要があるため、 MO SFETの飽和電流を特性点 Tb (Vb, lb)の電流値（第 1閾値電流） lbより大きくなるようにゲート電圧を設定する必要がある。

[0133] 更に、このとき、 MOSFETを介して可変抵抗素子を低抵抗状態から高抵抗状態へと遷移させる電圧パルスの電圧振幅 Vdb力第 1臨界電圧 VBより高電圧（Vdb〉VB )である必要がある点は、線形な負荷抵抗を用いた場合と同様である。但し、第 1臨界電圧 VBは、図 17 (C)において、特性点 Tb (Vb, lb)を通過する負荷抵抗特性曲線 C4と電圧軸との交点の電圧値で与えられる。

[0134] また、線形な負荷抵抗を用いた場合と同様の理由から、第 2臨界電圧 VAと第 1臨界電圧 VBが異なるが、可変抵抗素子を高抵抗状態から低抵抗状態へと遷移させる電圧ノルスの電圧振幅 Vdaと、低抵抗状態から高抵抗状態へと遷移させる電圧パルスの電圧振幅 Vdbは、夫々、第 2臨界電圧 VAより高電圧（Vda〉VA)であるという条件と、第 1臨界電圧 VBより高電圧 (Vdb〉VB)である必要があるという条件を満たす限りにおいて、同じ電圧に設定することが可能である

[0135] 次に、負荷抵抗特性可変回路 14の具体的な回路構成について、図 18及び図 19 を参照して説明する。図 18は、書き換え対象の選択メモリセルの可変抵抗素子 21と負荷回路と電圧スィッチ回路 17の関係を模式的に示す。図 18では、負荷回路は、電圧スィッチ回路 17からの電圧ノルスが印加される回路の内の選択メモリセルを除く全ての回路として扱うことができ、ワード線デコーダ 12とビット線デコーダ 13と負荷抵抗特性可変回路 14、及び、選択ワード線や選択ビット線等の信号配線の寄生抵抗を含む。従って、その負荷抵抗特性は、選択メモリセルを除く全ての回路の合成回路の電流電圧特性として規定される。図 18に示す例では、電圧スィッチ回路 17からビット線デコーダ 13を介して選択ビット線に接地電圧 Vssが印加され、負荷抵抗特性可変回路 14とワード線デコーダ 12を介して選択ワード線に書き込み用電圧 Vppまたは消去用電圧 Veeが印加される。書き込み用電圧 Vppと消去用電圧 Veeは電圧パノレスとして選択ワード線に印加される力そのノルス幅（印加時間）は、書き込み用電圧 Vppまたは消去用電圧 Veeを供給する電圧スィッチ回路 17側、或いは、当該電圧を供給される負荷抵抗特性可変回路 14またはワード線デコーダ 12側にお!/、て、制御回路からの制御により調整される。

[0136] 図 19 (A)〜（E)に、負荷抵抗特性可変回路 14の回路構成例を 5例示す。図 19 (A )は、常時オン状態の P型 MOSFET31とオンオフが制御信号 Sclによって切り換え可能な P型 MOSFET32の並列接続によって構成された負荷抵抗特性可変回路 14 を示す。 P型 MOSFET31と P型 MOSFET32を同じサイズに設定すると、制御信号 Sclによって、図 17 (A)に示すような負荷抵抗特性の切り換えが可能となる。尚、常時オン状態の P型 MOSFET31に代えて、線形或いは非線形な抵抗特性の抵抗素子または電圧極性に合わせたダイオードを用いても、 P型 MOSFET32のオンオフによって負荷抵抗特性を切り換え可能な負荷抵抗特性可変回路 14を実現できる。

[0137] 図 19 (B)は、オンオフが 2つの制御信号 Sc2, Sc3によって切り換え可能な P型 M OSFET33, 34の並列接続によって構成された負荷抵抗特性可変回路 14を示す。

P型 MOSFET33, 34は一方がオンの時に他方がオフとなるように制御される。図 1 9 (B)に示す例では、 P型 MOSFET33, 34の夫々のゲート幅等を異ならせることで、図 17 (A)に示すような負荷抵抗特性の切り換えが可能となる。また、 P型 MOSFE T33, 34を同じサイズとして、夫々或いは何れか一方に対し直列に異なる抵抗値の抵抗成分を付加するようにしても構わなレ、。 [0138] 図 19 (C)は、 1つの制御信号 Sc4でゲート電圧を多段階に制御可能な 1つの P型 MOSFET35で構成された負荷抵抗特性可変回路 14を示す。制御信号 Sc4として、 P型 MOSFET35をオフにする 1つの信号レベルと、 P型 MOSFET35をオンにする 2つの信号レベルを出力可能に構成し、 P型 MOSFET35をオンにする 2つの信号レベルを切り換えることで、図 17 (A)に示すような負荷抵抗特性の切り換えが可能となる。

[0139] 図 19 (D)は、 2つの制御信号 Sc5, Sc6でゲート電圧とバックゲート（基板）電圧を夫々 2段階に制御可能な 1つの P型 MOSFET36で構成された負荷抵抗特性可変回路 14を示す。制御信号 Sc5で P型 MOSFET36のオンオフを制御し、制御信号 S c6で P型 MOSFET36のバックゲート電圧を調整して閾値電圧を変化させる。 P型 M OSFET36をオンにした状態で、バックゲート電圧により閾値電圧を高低 2通りに切り換えることで、図 17 (A)に示すような負荷抵抗特性の切り換えが可能となる。

[0140] 図 19 (E)は、 1つの制御信号 Sc7でゲート電圧を多段階に制御可能な 1つの抵抗制御素子 37で構成された負荷抵抗特性可変回路 14を示す。抵抗制御素子 37としては、 MOSFET以外で構成されるトランスファゲートや単チャンネルトランジスタ等で構成されるものを利用する。制御信号 Sc7の信号レベルを切り換えることで、負荷抵抗特性の切り換えが可能となる。

[0141] 尚、上述の実施形態では、図 1及び図 18に示すように、負荷抵抗特性可変回路 14 を電圧スィッチ回路 17とワード線デコーダ 12の間に設けて、電圧スィッチ回路 17から負荷抵抗特性可変回路 14に対して同じ電圧極性の書き込み用電圧 Vpp及び消去用電圧 Veeを印加する場合を説明したが、負荷抵抗特性可変回路 14はこの構成例に限定されるものではなぐ例えば、ワード線デコーダ 12の内部、ワード線デコー線デコーダ 13の内部、ビット線デコーダ 13と電圧スィッチ回路 17の間、或いは、電圧スィッチ回路 17の内部に設けるようにしても構わない。また、負荷抵抗特性可変回路 14をワード線デコーダ 12の内部、或いは、ビット線デコーダ 13の内部に設ける場合は、ヮード線デコーダ 12ゃビット線デコーダ 13を構成するヮ一ド線選択用トランジスタゃビット線選択用トランジスタと負荷抵抗特性可変回路 14を同じトランジスタで構成するようにしても構わない。更に、負荷抵抗特性可変回路 14は、 1箇所ではなぐ複数箇所に分散して形成されてもょレ、。

[0142] また、負荷抵抗特性可変回路 14を、 MOSFETを用いて構成する場合は、その形成個所や書き込み用電圧 Vpp及び消去用電圧 Veeの電圧極性に応じて、 P型 MO SFETの使用に代えて、 N型 MOSFETを使用するようにしてもよ!/、。

[0143] 次に、本発明装置のメモリセルの書き込み動作につ!/、て説明する。ここでは、選択メモリセルの可変抵抗素子の抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合を書き込み動作として説明する。

[0144] 先ず、制御回路 16は、外部からのアドレス信号、データ入力信号、制御入力信号等により、アドレス信号で指定される書き込み対象のメモリセルへの書き込み動作を指示されると、電圧スィッチ回路 17を活性化し、書き込み動作時に選択ワード線、非選択ワード線、選択ビット線、及び、非選択ビット線に夫々印加すべき電圧の出力を指示する。電圧スィッチ回路 17は、図示しない電圧発生回路で生成された書き込み用電圧 Vppを、負荷抵抗特性可変回路 14を介してヮ一ド線デコーダ 12に供給し、書き込み用電圧 Vppの 2分の 1の電圧の書き込み抑止電圧 Vpp/2をワード線デコーダ 12とビット線デコーダ 13に供給し、接地電圧 Vssをビット線デコーダ 13に供給する。また、制御回路 16は、負荷抵抗特性可変回路 14を書き込み動作用の負荷抵抗特性となるように制御する。本実施形態では、負荷抵抗特性がより低抵抗となるように制御する。この結果、書き込み用電圧 Vppを上述の第 1臨界電圧以上に設定することで、選択ワード線には、負荷抵抗特性可変回路 14とワード線デコーダ 12を介して書き込み用電圧 Vppから両回路での電圧降下分を差し引いた電圧が印加され、選択ビット線には、接地電圧 Vssからビット線デコーダ 13での電圧降下分上昇した電圧が印加され、選択メモリセルの両端には、抵抗特性を低抵抗状態から高抵抗状態に遷移させるのに必要な第 1閾値電圧以上の電圧が印加され、抵抗特性が低抵抗状態から高抵抗状態に遷移して書き込みが完了する。このとき、可変抵抗素子が高抵抗状態に遷移したため、負荷回路とメモリセルの直列回路の合成抵抗値が高くなつて、負荷回路を流れる電流が減少して負荷回路での電圧降下が低下するため、高抵抗状態に遷移後の選択メモリセルの両端に印加される電圧は上昇する力負荷抵抗特性可変回路 14の制御により選択された負荷抵抗特性によって選択メモリセルの両端電圧が第 2閾値電圧よりも低い電圧状態において安定して高抵抗状態への遷移が起こるため、結局電圧上昇後において、可変抵抗素子は安定して高抵抗状態を維持すること力 Sできる。

[0145] また、非選択ワード線には、ワード線デコーダ 12を介して書き込み抑止電圧 Vpp/ 2からワード線デコーダ 12での電圧降下分を差し引いた電圧が印加され、非選択ビット線には、ビット線デコーダ 13を介して書き込み抑止電圧 Vpp/2からビット線デコーダ 13での電圧降下分上昇した電圧が印加されるため、非選択ワード線と非選択ビット線に接続する非選択メモリセルには電圧が印加されず、非選択ワード線と選択ビット線に接続する非選択メモリセルと選択ワード線と非選択ビット線に接続する非選択メモリセルには、書き込み抑止電圧 Vpp/2からワード線デコーダ 12とビット線デコーダ 13の電圧降下分を差し引いた電圧が印加される。従って、少なくとも書き込み抑止電圧 Vpp/2が、抵抗特性を低抵抗状態から高抵抗状態に遷移させるのに必要な第 1閾値電圧より低くなるように、書き込み用電圧 Vppを設定しておくことで、非選択メモリセルに対する不要な書き込み動作を防止することができる。

[0146] 次に、本発明装置のメモリセルの消去動作につ!/、て説明する。ここでは、選択メモリセルの可変抵抗素子の抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合を消去動作として説明する。

[0147] 先ず、制御回路 16は、外部からのアドレス信号、データ入力信号、制御入力信号等により、アドレス信号で指定される消去対象のメモリセルへの消去動作を指示されると、電圧スィッチ回路 17を活性化し、消去動作時に選択ワード線、非選択ワード線、選択ビット線、及び、非選択ビット線に夫々印加すべき電圧の出力を指示する。電圧スィッチ回路 17は、図示しない電圧発生回路で生成された書き込み用電圧 Vppと同極性の消去用電圧 Veeを、負荷抵抗特性可変回路 14を介してワード線デコーダ 1 2に供給し、消去用電圧 Veeの 2分の 1の電圧の消去抑止電圧 Vee/2をワード線デコーダ 12とビット線デコーダ 13に供給し、接地電圧 Vssをビット線デコーダ 13に供給する。また、制御回路 16は、負荷抵抗特性可変回路 14を消去動作用の負荷抵抗特性となるように制御する。本実施形態では、負荷抵抗特性がより高抵抗となるように制御する。この結果、消去用電圧 Veeを上述の第 2臨界電圧以上に設定することで、選択ワード線には、負荷抵抗特性可変回路 14とワード線デコーダ 12を介して消去用電圧 Veeから両回路での電圧降下分を差し引いた電圧が印加され、選択ビット線には、接地電圧 Vssからビット線デコーダ 13での電圧降下分上昇した電圧が印加され、選択メモリセルの両端には、抵抗特性を高抵抗状態から低抵抗状態に遷移させるのに必要な第 2閾値電圧以上の電圧が印加され、抵抗特性が高抵抗状態から低抵抗状態に遷移して消去が完了する。このとき、可変抵抗素子が低抵抗状態に遷移したため、負荷回路とメモリセルの直列回路の合成抵抗値が低くなつて、負荷回路を流れる電流が増大して負荷回路での電圧降下が増大するため、低抵抗状態に遷移後の選択メモリセルの両端に印加される電圧は低下する力負荷抵抗特性可変回路 1 4の制御により選択された負荷抵抗特性によって選択メモリセルの両端電圧が第 1閾値電圧よりも低い電圧状態において安定して低抵抗状態への遷移が起こるため、結局電圧上昇後において、可変抵抗素子は安定して低抵抗状態を維持することができ

[0148] また、非選択ワード線には、ワード線デコーダ 12を介して消去抑止電圧 Vee/2からワード線デコーダ 12での電圧降下分を差し引いた電圧が印加され、非選択ビット線には、ビット線デコーダ 13を介して消去抑止電圧 Vee/2からビット線デコーダ 13 での電圧降下分上昇した電圧が印加されるため、非選択ワード線と非選択ビット線に接続する非選択メモリセルには電圧が印加されず、非選択ワード線と選択ビット線に接続する非選択メモリセルと選択ワード線と非選択ビット線に接続する非選択メモリセノレには、消去抑止電圧 Vee/2からワード線デコーダ 12とビット線デコーダ 13の電圧降下分を差し引いた電圧が印加される。従って、少なくとも消去抑止電圧 Vee/2 力、抵抗特性を高抵抗状態から低抵抗状態に遷移させるのに必要な第 2閾値電圧より低くなるように、消去用電圧 Veeを設定しておくことで、非選択メモリセルに対する不要な消去動作を防止すことができる。

[0149] 尚、第 2臨界電圧 VAと第 1臨界電圧 VBは異なる電圧値となるが、本実施形態では、上述の理由から、書き込み用電圧 Vppと消去用電圧 Veeを同電圧に設定することが可能である。また、書き込み用電圧 Vppと消去用電圧 Veeの電圧ノルスのノルス幅は、何れも短いパルス幅、例えば、 100ns以下に設定でき、両パルス幅を同じ長さにすることもできる。これにより、負荷抵抗特性可変回路 14の負荷抵抗特性の切り換え制御だけで、書き込み動作と消去動作の区別を制御でき、回路構成の大幅な簡単化が図れる。

[0150] 本発明装置のメモリセルの読み出し動作は、従来のモノポーラスイッチング動作やバイポーラスイッチング動作で書き換えられたメモリセルに対する公知の読み出し動作が利用可能である。また、読み出し動作は、本発明の本旨ではないので詳細な説明は省略する。

[0151] 上述したように、本発明装置によれば、負荷回路の負荷抵抗特性が 2つの異なる負荷抵抗特性間で切り換え可能で、且つ、書き換え対象の可変抵抗素子の抵抗特性が低抵抗状態から高抵抗状態に遷移する場合と高抵抗状態から低抵抗状態に遷移する場合で、 2つの負荷抵抗特性が選択的に切り換え可能に構成されているため、可変抵抗素子の素子構造の対称性の如何、電圧印加時間の長短、或いは、印加電圧の極性に関係なぐ本願発明者等の新知見である可変抵抗素子として安定したスイッチング動作を行うための 2つの条件、即ち、 1)可変抵抗素子の抵抗特性を高抵抗状態から低抵抗状態に遷移させる場合に、当該遷移の閾値電圧が逆方向の遷移の閾値電圧より低電圧で、当該遷移の閾値電圧より高い電圧を印加すること、 2)可変抵抗素子の抵抗特性を低抵抗状態から高抵抗状態に遷移させる場合に、当該遷移の閾値電圧が逆方向の遷移の閾値電圧より低電圧で、当該遷移の閾値電圧より高い電圧を印加することを個別に満足する負荷抵抗特性の設定が可能となり、可変抵抗素子の抵抗特性の高抵抗状態と低抵抗状態の相互間で安定したスイッチング動作が実現される。

[0152] そして、特にバイポーラスイッチング特性を示す可変抵抗素子に対して負荷抵抗の切り換えを行うことでモノポーラスイッチング動作を実現させる際には、負荷抵抗を考慮しない状態の下で、低抵抗状態から高抵抗状態に遷移させるために可変抵抗素子の両端に印加すべき第 1閾値電圧が、高抵抗状態から低抵抗状態に遷移させるために可変抵抗素子の両端に印加すべき第 2閾値電圧よりも小さい側の極性を示す電圧を可変抵抗素子の両端に印加して負荷抵抗の切換制御を行うことでモノポーラスイッチング動作を実現させることができる。

[0153] [本発明装置の製造方法]

次に、本発明装置の製造方法について、図面を参照して説明する。

[0154] 〈第 1実施形態〉

本発明装置の製造方法に係る第 1実施形態 (以下、適宜「本実施形態」と称する）にっき、図 20〜図 36の各図を参照して説明する。図 20は、本実施形態で形成されるメモリセルの概略構成図であり、図 21はメモリセルの平面図である。本実施形態で製造される本発明装置は、タングステン (W)および密着層 TiNからなる第 1の配線、ノリアメタル TiN、抵抗低下層 TiN型多結晶（ポリ）シリコン、下部電極 TiN、可変抵抗体である TiOxNyからなるメモリセル部、上部電極およびタングステンからなる第 2 の配線から構成される。又、図 22〜図 32は本実施形態の製造方法を工程順に示したものである。図 22〜図 32において各図（a)は、図 20の X— X'に沿った垂直断面図を、各図（b) は、図 20の Y—Y'に沿った垂直断面図を夫々示したものである。尚、図 20で示している図は簡略化のため単一のメモリセルを示している力実際は X方向および Y方向に周期的に若しくは非周期的にメモリセルが配置されているものであ

[0155] 又、以下の各図は、断面構造を模式的に図示したものであり、図面上の縮尺と実際の構造の寸法の縮尺とは必ずしも一致するものではな!/、。第 2実施形態以下にぉレヽても同様とする。

[0156] 又、以下で記載する膜厚等の寸法、濃度、温度等の条件はあくまで一例であって、これらの値に限定されるものではない。以下の各実施形態においても同様とする。

[0157] 尚、本実施形態では、下部電極に対する上部電極の極性が正電圧となるような電圧を印加することでモノポーラスイッチング動作を実現させる場合を例に挙げて説明する。

[0158] まず、図 22に示すように、第 1の配線となるタングステン 53をシリコン等の基板上に覆われた SiO等の絶縁膜 51上に、 TiN等で構成される密着層 52を介して形成する

2

。本実施形態では第 1の配線としてタングステンを使用している力、これに限定されるものではなぐ Ti、 Cu、 Co、 Taのなどの遷移金属やタングステンを含めたこれら金属の合金、又は導電性を示す酸化物や窒化物などを使用しても良い。又、本実施形態では密着層 52として TiNを使用している力 S、これに限定されるものではなく TaNや Ti Wなどを用いても良い。これら TiNおよび Wの形成方法は公知の方法、例えば CVD (Chemical Vapor D印 osition)法やスパッタリング法などを利用して形成する。密着層 52の TiNの膜厚は 30nm程度、第 1の配線 53のタングステンの膜厚は 200nm程度とする。尚、密着層 52は、第 1の配線 53で利用される金属の種類に応じて堆積するものとすれば良ぐ必ずしも必要であると!/、う訳ではな!/、。

[0159] 次に、図 23に示すように、これらの積層構造を第 1の配線となるように公知のフォトリソグラフィ法によってパターユングしたレジストをマスクとして公知のドライエッチング法を用いてライン状に加工する。このときの配線幅および配線間は 250nmとしてある。

[0160] 次に、図 24に示すように、 SiO等からなる絶縁膜 54を第 1の配線上および配線間

2

に形成する。この Si〇はプラズマ CVD法や HDP (High Density Plasma) CVD法に

2

などによって形成される。 Si〇の形成膜厚は、後の CMP (Chemical Mechanical Poli

2

shing)工程で研磨することにより平坦化を行うため、少なくとも第 1の配線の厚さより厚くする必要がある。本実施形態では SiOを 400nm程度形成するものとする。

2

[0161] 次に、図 25に示すように、第 1の配線 53上の SiOを除去し、かつ平坦化するため

2

に、公知の CMP法により SiOを研磨する。第 1の配線 53上の SiOを完全に除去し

2 2

てタングステンの表面を露出させる必要があるため、タングステンも同時に研磨されるが SiOのタングステンに対する研磨レートは十分に高いため（約 10以上）、タンダス

2

テンが研磨される膜厚はタングステンの形成膜厚より十分に小さい。

[0162] 尚、第 1の配線 53の形成方法は、上述した方法に限定されるものではなぐいわゆる公知のダマシンプロセスを用いて形成しても良!/、。

[0163] 次に、図 26に示すように、メモリセル部の形成を行う。まずバリアメタル 55として TiN および抵抗低下層 56として Tiをそれぞれ 30nm、 10nm形成する。ノリアメタル 55はこの上層に形成されるポリシリコンと第 1の配線のタングステンの反応を防ぐために、また抵抗低下層 56は上に形成されるポリシリコンとの間の接触抵抗を低減させる目的のために形成される。本実施形態ではバリアメタル 55として TiNを使用しているが、これに限定されるものではなく TaNや TiWなどを使用しても良い。また本実施形態では抵抗低下層 56として Tiを使用している力 S、これに限定されるものではなく Coや Niなどを使用しても良い。

[0164] この後、更にショットキーバリアダイオードの構成要素である N型ポリシリコン 57を公知の LP (Low Pressure) CVD法を使用して形成する。この方法はポリシリコン成膜中に N型となるドーパント、例えば PHを混入させて N型ポリシリコンを形成する方法で

3

ある力その他の方法、例えば固相拡散法やイオン注入を利用して N型化する方法などを使用しても良い。又、アモルファス層を形成した後に熱処理を加えることで多結晶化する方法を用いても良い。このようにして形成された N型ポリシリコン 57のドーパント濃度は 5 X 10¹⁸atom_S/cm³程度、膜厚は 150nm程度である。又、本実施形態ではポリシリコンを使用しているがこれに限定されるものではなぐ例えば Geや Ga Asなどの半導体材料を使用しても良い。さらにショットキーバリアダイオードの金属側電極及び可変抵抗体の下部電極 58となる TiNを lOOnm形成する。この TiNは後の工程である絶縁膜の平坦化工程においてわずかに削り取られるのでその分を見込んで膜厚を設定する必要がある。又、この TiNはショットキーバリアダイオードの金属側電極と可変抵抗体の下部電極を兼ねているが、ショットキーバリアダイオードの金属側電極として比較的仕事関数の大きな別の材料、例えば Pt Co Niなどを揷入しても良い。

[0165] 次に、図 27に示すように、このショットキ—バリアダイォ―ドとなる積層構造を、公知のフォトリソグラフィ法によってパタ一ユングしたレジストをマスクとして公知のドライエツチング法を用いて柱状に加工する。このとき柱状構造物は第 1の配線上に配置されるように加工され、その直径は 130nmである。

[0166] 次に、図 28に示すように、 SiO等からなる絶縁膜 59を柱状構造物上および柱状構

2

造物間に形成する。この SiOはプラズマ CVD法や HDPCVD法になどによって形

2

成される。 SiOの形成膜厚は、後の CMP工程で SiOを研磨することにより平坦化を

2 2

行うため、少なくとも柱状構造物の厚さ（高さ）より厚くする必要がある。本実施形態では SiOを 500 程度形成している。

2

[0167] 次に、図 29に示すように、柱状構造物上の SiOを除去し、かつ平坦化するために

2

、公知の CMP法により SiOを研磨する。柱状構造物上の SiOを完全に除去して Ti N表面を露出させる必要があるため、柱状構造物の最上層に位置する TiNも同時に研磨されるが、 SiOの TiNに対する研磨レートは十分に高いため（約 10以上）、 TiN

2

が研磨される膜厚は形成膜厚より十分に小さい。

[0168] 次に、図 30に示すように、露出した TiNの表面を酸化して可変抵抗体 60となるチタン酸窒化物（以下、一例として「TiON」と記載）を形成する。本実施形態において Ti ONの形成は、 10wt%のオゾンを含んだ大気圧酸素雰囲気中に基板温度 300°Cで 10分間保持することにより行っている。このときの TiONの膜厚は 10nm程度とする。ただし可変抵抗体 TiONの形成方法は本方法に限定されるものではなく、オゾン濃度 5〜； 100wt%、基板温度 250〜500°Cの範囲内で変えることができる。又、別の手法として減圧酸素雰囲気中や酸素プラズマ雰囲気中での熱処理や酸化性のある薬液による酸化方法等を用いることも可能である。

[0169] 次に、図 31に示すように、第 2の配線層の密着層 61となる TiNおよび第 2の配線層

62となるタングステンを堆積する。この密着層 61は第 2の配線層 62の密着層としてだけではなく可変抵抗体の上部電極として機能する。第 2の配線層 62は本実施形態では第 1の配線と同様にタングステンを使用している力これに限定されるものではなく、 Ti、 Cu、 Co、 Taのなどの遷移金属やタングステンを含めたこれら金属の合金、又は導電性を示す酸化物や窒化物等を使用しても良!/、。

[0170] 次に、図 32に示すように、これらの積層構造を第 2の配線となるように公知のフォトリソグラフィ法によってパターユングしたレジストをマスクとして公知のドライエッチング法を用いてライン状に加工する。このとき第 2の配線はメモリセル部を構成する柱状構造物の直上に配置される必要がある。又、このときの配線幅及び配線間は 250nm程度とする。この後、必要に応じて層間絶縁膜形成、平坦化工程を行うことにより所望の不揮発性半導体記憶装置を実現することができる。

[0171] 上記のように形成されたメモリセルを、図 33に示すように、上層の配線層上（本実施形態の場合、第 2の配線上）に構築する工程を繰り返すことで、 3次元的なメモリァレィが構築でき、高集積化された可変抵抗素子を有する半導体記憶装置を製造できる

〇

[0172] 又、本実施形態の変型例として、図 34に示すように、 N型ポリシリコン 57と下部電極 58が接する一部分に P型ポリシリコン 63を揷入することができる。このような P型ポリシリコン 63の形成方法は、上述したメモリセル部となる柱状構造物の形成後（図 27 に示される工程の後）、斜め方向からボロン等をイオン注入することにより達成できる。図 34に示されるような構造を形成することで、ショットキーバリアダイオードに逆方向電圧が印加された場合、 PN接合からの空乏層の広がりにより逆方向の電流が通常のショットキーバリアダイオードの場合と比較して減少させることができ、より回り込み電流の少ない良好なデバイス特性が得られる。

[0173] 又、本実施形態における更に別の変型例として、図 35に示すように、 N型ポリシリコン 57と下部電極 58の間に P型ポリシリコン 64を揷入することができる。 P型ポリシリコン 64の形成方法は N型ポリシリコン形成と同様に LPCVD法によって形成できる。このようにするとショットキーバリアダイオードの代わりに PN接合ダイオードがメモリセル部に形成されるので、より回り込み電流の少ない良好なデバイス特性が得られる。

[0174] 上述の実施形態では、単独でバイポーラスイッチング特性を示す可変抵抗素子を備えるメモリセルを製造する場合につき、説明を行った力例えば、単独ではバイポ一ラスイッチング特性を示さない可変抵抗素子を備えるメモリセルを製造する場合には、ポリシリコン 57を N型或いは P型の何れの導電型にもすることができる。この場合、図 36に示すように、下部電極 65を Cuとし、可変抵抗体 66を Cuを酸化することで得られる CuOとし、上部電極 67を Ti、 Ta、 W等とすればよい。

[0175] 尚、このとき、ポリシリコン 57を N型ポリシリコンとする場合には、下部電極 65と N型ポリシリコン 57との間に、 N型ポリシリコン 57とショットキーバリァダイォードを構成するための電極として、比較的仕事関数の大きい Pt、 Co、 Ni等の金属電極 68を揷入する必要がある。逆に、ポリシリコン 57を P型ポリシリコンとする場合には、下部電極 65と P型ポリシリコン 57との間に、 P型ポリシリコン 57とショットキーバリアダイオードを構成するための電極として比較的仕事関数の小さい Ti、 Ta、 W等の金属電極 68を揷入する必要がある。

[0176] 〈第 2実施形態〉

本発明装置の製造方法に係る第 2実施形態 (以下、適宜「本実施形態」と称する）にっき、図 37〜図 49の各図を参照して説明する。図 37は、本実施形態で形成されるメモリセルの概略構成図であり、図 38はメモリセルの平面図である。本実施形態で製造される本発明装置は、 P型シリコン基板内に形成された N+層および N—層からなる第 1の配線層、下部電極 TiNおよび可変抵抗体である TiONからなるメモリセル部、上部電極と密着層である TiNと Wからなる第 2の配線から構成される。又、図 39〜図 46は本実施形態の製造方法を工程順に示したものである。図 39〜図 46において各図（a)は、図 38の X— X'に沿った垂直断面図を、各図（b)は、図 38の Y— Y'に沿つた垂直断面図をそれぞれ示したものである。尚、本実施形態でも、第 1実施形態と同様、下部電極に対する上部電極の極性が正電圧となるような電圧を印加することでモノポーラスイッチング動作を実現させる場合を例に挙げて説明する。

[0177] まず、図 39に示すように、 P型シリコン基板 71内に公知の技術、例えばイオン注入を使用して N+層 72、 N_層 73を形成する。このときの N+層のドーパント濃度は 5 X I 0²°atoms/cm³、 N—層のドーパント濃度は 1 X 10¹⁷atoms/cm³である。 N+層 72 は第 1の配線層となるため抵抗が十分小さい必要があり、他方、 N_層 73は可変抵抗体の下部電極となる TiN膜との接触において、ショットキ—接合が形成される必要があるため上記値に設定してある。

[0178] 次に、図 40に示すように、公知の素子分離手法を用いて素子分離領域 74を設け、 N+層 72及び N—層 73をライン状に形成する。このように得られた N+層 72及び N—層 23は第 1の配線として機能する。

[0179] 次に、図 41に示すように、ショットキーバリアダイオードの金属側電極および可変抵抗体の下部電極 75となる TiNを形成する。このとき TiNの形成方法は公知の方法、例えばスパッタリング法や CVD法を使用して形成する。又、このときの膜厚はこの Ti Nは後の工程である絶縁膜の平坦化工程においてわずかに削り取られるのでその分を見込んで膜厚を設定する必要がある。さらに公知のフォトリソグラフィ法によってパターユングしたレジストをマスクとして公知のドライエッチング法を用いてライン状に加ェする。

[0180] 次に、図 42に示すように、 SiO力もなる絶縁膜 76を TiN上および TiN間に形成す

2

る。この Si〇はプラズマ CVD法や HDPCVD法になどによって形成される。 Si〇の

2 2 形成膜厚は、後の CMP工程で SiOを研磨することにより平坦化を行うため、少なくとも下部電極 75の厚さ（高さ）より厚くする必要がある。本実施形態では SiOを 300nm

2 程度堆積するものとする。

[0181] 次に、図 43に示すように、下部電極 75上の SiOを除去し、かつ平坦化するために

2

、公知の CMP法により Si〇を研磨する。 TiN上の Si〇を完全に除去して TiN表面

2 2

を露出させる必要があるため TiN自体も同時に研磨されるが SiOの TiNに対する研

2

磨レートは十分に高いため（約 10以上）、 TiNが研磨される膜厚は形成膜厚より十分に小さい。

[0182] 次に、図 44に示すように、露出した TiNの表面を酸化して可変抵抗体 77である Ti ONを形成する。本実施形態において可変抵抗体の形成は、 10wt%のオゾンを含んだ大気圧酸素雰囲気中に基板温度 300°Cで 10分間保持することにより行っている。このときの可変抵抗体の膜厚は 10nmである。ただし可変抵抗体の形成方法は本方法に限定されるものではなぐオゾン濃度 5〜； 100wt%、基板温度 250〜500 °Cの範囲内で変えることができる。また別の手法として減圧酸素雰囲気中や酸素ブラズマ雰囲気中での熱処理や酸化性のある薬液による酸化方法などがある。

[0183] 次に、図 45に示すように、第 2の配線層の密着層 78となる TiNおよび第 2の配線層

79となるタングステンを形成する。この密着層 78は第 2の配線層 79の密着層としてだけではなく可変抵抗体の上部電極として機能する。第 2の配線層は本実施形態ではタングステンを使用している力これに限定されるものではなぐ Ti、 Cu、 Co、 Taのなどの遷移金属やタングステンを含めたこれら金属の合金、または導電性を示す酸化物や窒化物などを使用しても良レ、。

[0184] 次に、図 46に示すように、これらの積層構造を第 2の配線となるように公知のフォトリソグラフィ法によってパターユングしたレジストをマスクとして公知のドライエッチング法を用いてライン状に加工する。第 2の配線層の加工時は可変抵抗体 77および下部電極 76まで加工する。このように加工した場合は可変抵抗体は矩形状になる。この後、必要に応じて層間絶縁膜形成、平坦化工程を行うことにより所望の不揮発性半導体記憶装置を実現する。

[0185] 以上、本実施形態を実現するための製造方法を述べてきたが、本実施形態と第 1 実施形態とを組み合わせることで図 47に示すような 3次元的なメモリアレイの構築が可能となる。

[0186] 又、本実施形態の変型例として、図 48に示すように、 N—層 73の代わりに P層 80を形成するものとしても良い。 P層 80の形成方法は N⁺層と形成と同様にイオン注入法によって形成できる。このようにするとショットキーバリアダイオードの代わりに PN接合ダイオードが形成されるので、より回り込み電流の少ない良好なデバイス特性が得られる。

[0187] 尚、上述の実施形態では、単独でバイポーラスイッチング特性を示す可変抵抗素子を備えるメモリセルを製造する場合につき、説明を行ったが、例えば、単独ではバイポーラスイッチング特性を示さない可変抵抗素子を備えるメモリセルを製造する場合には、図 49に示すように、下部電極 82を Cuとし、可変抵抗体 83を Cuを酸化することで得られる CuOとし、上部電極 84を Ti、 Ta、 W等とすれば良ぐ更にこの場合、下部電極 82と N—層 73との間に、ショットキーバリアダイオードを構成するための金属電極として、比較的仕事関数の大きい Pt、 Co、 Ni等の金属電極 81を揷入する必要がある。又、上記のメモリセルの場合は、シリコン基板及び注入イオンの導電型を反転させることも可能であり、この場合は、下部電極 82と N—層 73との間に、ショットキーノリアダイオードを構成するための金属電極として、比較的仕事関数の小さい Ti、 Ta 、 W等の金属電極 81を揷入する必要がある。

[0188] (第 3実施形態）

本発明装置の製造方法に係る第 3実施形態 (以下、適宜「本実施形態」と称する）にっき、図 50〜図 60の各図を参照して説明する。図 50は、本実施形態で形成されるメモリセルの概略構成図であり、図 51はメモリセルの平面図である。本実施形態で製造される本発明装置は、 W及び密着層 TiNからなる第 1の配線、バリアメタル TiN 、抵抗低下層 TiN型ポリシリコン、下部電極 TiN、可変抵抗体である TiONからなるメモリセル部、上部電極と密着層、 Wからなる第 2の配線から構成される。また図 52〜図 58は本実施形態の製造方法を工程順に示したものである。図 52〜図 58において各図（a)は、図 51の X— X'に沿った垂直断面図を、各図（b)は、図 51の Y— Y'に沿つた垂直断面図をそれぞれ示したものである。尚、図 50で示している図は簡略化のため単一のメモリセルを示している力 S、実際は X方向および Y方向に周期的に若しくは非周期的にメモリセルが配置されているものである。

[0189] 尚、以下においても、第 1実施形態と同様、下部電極に対する上部電極の極性が正電圧となるような電圧を印加することでモノポーラスイッチング動作を実現させる場合を例に挙げて説明する。

[0190] まず、図 52に示すように、第 1の配線となるタングステン 93をシリコン等の基板上に覆われた SiO等の絶縁膜 91上に TiN等で構成される密着層 92を介して形成する。

2

形成する。本実施形態では第 1の配線としてタングステンを使用している力これに限定されるものではなぐ Ti、 Cu、 Co、 Taのなどの遷移金属やタングステンを含めたこれら金属の合金、または導電性を示す酸化物や窒化物などを使用しても良い。ま又、本実施形態では密着層 92として TiNを使用している力これに限定されるものではなく TaNや TiWなどを用いても良い。これら密着層 TiN92および第 1の配線のタンダステン 93の形成方法は公知の方法、例えば CVD法やスパッタリング法、などを利用して形成する。密着層の TiNの膜厚は 30nm程度、また第 1の配線のタングステンの膜厚は 200mm程度であるとする。尚、密着層 92は、第 1の配線 93で利用される金属の種類に応じて堆積するものとすれば良ぐ必ずしも必要であるという訳ではない。

[0191] タングステン 93の形成に引き続き、メモリセル部となる部分の形成を行う。まずバリァメタル 94として TiNおよび抵抗低下層 95として Tiを夫々 30nm、 10nm形成する。ノリアメタルはこの上に形成されるポリシリコン層と第 1の配線のタングステンの反応を防ぐために、また抵抗低下層は上に形成されるポリシリコン層との間の接触抵抗を低減させる目的のために形成される。本実施形態ではバリアメタル 94として TiNを使用しているが、これに限定されるものではなく TaNや TiWなどを使用しても良い。また本実施形態では抵抗低下層 95として Tiを使用している力 S、これに限定されるものではなく Coや Niなどを使用しても良い。

[0192] 更に、この後ショットキーバリアダイオードの構成要素である N型ポリシリコン 96を公知の LPCVD法を使用してを形成する。この方法はポリシリコン成膜中に N型となるドパント、例えば PHを混入させて N型ポリシリコンを形成する方法である力 S、その他

3

の方法、例えば固相拡散法やイオン注入を利用して N型化する方法などを使用しても良い。またアモルファス層を形成した後に熱処理を加えることで多結晶化する方法を用いても良い。このようにして形成された N型ポリシリコンのドーパント濃度は 5 X 10 1⁸atoms/cm³、膜厚は 150nmである。更に、ショットキーノリアダイオードの金属側電極および可変抵抗体の下部電極 97となる TiNを lOOnm形成する。この TiNは後の工程である絶縁膜の平坦化工程においてわずかに削り取られるのでその分を見込んで膜厚を設定する必要がある。この TiNはショットキーバリアダイオードの金属側電極と可変抵抗体の下部電極を兼ねているが、ショットキーバリアダイオードの金属側電極として比較的仕事関数の大きな別の材料、例えば Pt、 Co、 Niなどを揷入しても良い。

[0193] 次に、図 53に示すように、これらの積層構造を第 1の配線およびメモリセル部となるように公知のフォトリソグラフィ法によってパタ一ユングしたレジストをマスクとして公知のドライエッチング法を用いてライン状に加工する。このときの配線幅および配線間は 130應程度としてある。

[0194] 次に、図 54に示すように、 SiO力もなる絶縁膜 98を第 1の配線上および配線間に

2

形成する。この Si〇はプラズマ CVD法や HDPCVD法になどによって形成される。 S

2

ΪΟの形成膜厚は、後の CMP工程で SiOを研磨することにより平坦化を行うため、

2 2

少なくとも第 1の配線の厚さより厚くする必要がある。本実施形態では SiOを 700nm

2 程度形成している。

[0195] 次に、図 55に示すように、第 1の配線およびメモリセル部の上の SiOを除去し、力、

2

つ平坦化するために、公知の CMP法により SiOを研磨する。第 1の配線上の SiO

2 2 を完全に除去して TiN表面を露出させる必要があるためメモリセル部最上層に位置する TiNも同時に研磨されるが SiOの TiNに対する研磨レートは十分に高いため（

2

約 10以上）、 TiNが研磨される膜厚は形成膜厚より十分に小さい。

[0196] 次に、図 56に示すように、 TiNの表面を酸化して可変抵抗体 99である TiONを形成する。本実施形態において可変抵抗の形成は、 10wt%のオゾンを含んだ大気圧酸素雰囲気中に基板温度 300°Cで 10分間保持することにより行っている。このときの可変抵抗体の膜厚は 10nm程度である。ただし可変抵抗体の形成方法は本方法に限定されるものではなぐオゾン濃度 5〜； 100wt%、基板温度 250〜500°Cの範囲内で変えること力 Sできる。また別の手法として減圧酸素雰囲気中や酸素プラズマ雰囲気中での熱処理や酸化性のある薬液による処理などがある。

[0197] 次に、図 57に示すように、第 2の配線層の密着層 100となる TiNおよび第 2の配線層 101となるタングステンを形成する。この密着層 100は第 2の配線層 101の密着層としてだけではなく可変抵抗体 99の上部電極として機能する。第 2の配線層は本実施形態では第 1の配線と同様にタングステンを使用している力これに限定されるものではなぐ Ti、 Cu、 Co、 Taのなどの遷移金属やタングステンを含めたこれら金属の合金、または導電性を示す酸化物や窒化物などを使用しても良い。

[0198] 次に、図 58に示すように、これらの積層構造を第 2の配線およびメモリセル部となるように公知のフォトリソグラフィ法によってパタ一ユングしたレジストをマスクとして公知のドライエッチング法を用いて加工する。このとき第 1の配線上のバリアメタル 94である TiNまで加工する。このときの配線幅および配線間は 130nm程度としてある。この後、必要に応じて層間絶縁膜形成、平坦化工程を行うことにより所望の不揮発性半導体記憶装置を実現する。

[0199] 上記のように形成されたメモリセルを、上層の配線層上 (本実施形態の場合、第 2の配線上）に構築する工程を繰り返すことで、図 33に示される構造と同様の 3次元的なメモリアレイが構築でき、高集積化された可変抵抗素子を有する半導体記憶装置を製造できる。

[0200] 尚、本実施形態でも、第 1実施形態と同様、 N型ポリシリコン 96と下部電極 97とが接する一部分に P型ポリシリコン 102を斜め方向からのイオン注入によって形成するものとしても構わないし（図 59参照）、 N型ポリシリコン 96と下部電極 97の間に P型ポリシリコン 103を揷入する構成としても構わない（図 60参照）。

[0201] 更に、第 1実施形態と同様、単独ではバイポーラスイッチング特性を示さない可変抵抗素子を備えるメモリセルを製造する場合には、ポリシリコン 96を N型或いは P型の何れの導電型にもすることができる。この場合、下部電極 97を Cuとし、可変抵抗体 99を Cuを酸化することで得られる CuOとし、上部電極 100を Ti、 Ta、 W等とすればよい。この場合も、ポリシリコン 96の導電型に応じて、ポリシリコンと下部電極 97との間に、ショットキーバリアダイオードを構成するための金属電極を揷入するものとする産業上の利用可能性

本発明は、電圧印加によって抵抗特性の変化する可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能であり、特に、可変抵抗素子に対する安定した高速スイッチング動作可能な不揮発性半導体記憶装置の実現に有効である。

Claims

請求の範囲

[1] 両端に所定条件を充足する電圧が印加されることで、当該両端の電流電圧特性で規定される抵抗特性が低抵抗状態と高抵抗状態の安定的に取り得る 2つの抵抗特性間を遷移可能である 2端子構造の可変抵抗素子を有するメモリセルと、

前記可変抵抗素子の一方の端子に直列に接続され、電流電圧特性で規定される負荷抵抗特性を第 1負荷抵抗特性と当該第 1負荷抵抗特性より高抵抗な第 2負荷抵抗特性との間で切換可能に構成される負荷回路と、

前記可変抵抗素子と前記負荷回路との直列回路の両端に電圧を印加するための電圧発生回路と、を備えてなる不揮発性半導体記憶装置であって、

前記可変抵抗素子の記憶状態が、前記抵抗特性が低抵抗状態と高抵抗状態の何れであるかによって定まり、前記可変抵抗素子の両端への電圧印加によって、前記抵抗特性が低抵抗状態と高抵抗状態間で遷移することで書き換え可能な構成であり前記可変抵抗素子が、

一端子を基準とした場合の他端子に対する印加電圧の正負の極性が第 1極性である場合には、低抵抗状態から高抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第 1閾値電圧が、前記抵抗特性が高抵抗状態から低抵抗状態に遷移するのに必要な印加電圧の絶対値の下限値である第 2閾値電圧より小さぐ前記印加電圧の正負の極性が前記第 1極性とは異なる第 2極性である場合には、前記第 1閾値電圧が前記第 2閾値電圧より大きい非対称な抵抗特性を示し、

前記負荷回路が、

前記可変抵抗素子の前記抵抗特性を低抵抗状態から高抵抗状態に遷移させる第 1書き換え動作時には前記負荷抵抗特性が前記第 1負荷抵抗特性を示し、前記可変抵抗素子の前記抵抗特性を高抵抗状態から低抵抗状態に遷移させる第 2書き換え動作時には前記負荷抵抗特性が前記第 2負荷抵抗特性を示すように切り換えられ前記電圧発生回路が、

前記第 1書き換え動作時には、書き換え対象となる前記メモリセルが有する前記可変抵抗素子の両端に絶対値が前記第 1閾値電圧以上の前記第 1極性の電圧が印加されるように、前記可変抵抗素子及び前記負荷回路の直列回路の両端に第 1書き換え電圧を印加し、

前記第 2書き換え動作時には、書き換え対象となる前記メモリセルが有する前記可変抵抗素子の両端に絶対値が前記第 2閾値電圧以上の前記第 1極性の電圧が印加されるように、前記可変抵抗素子及び前記負荷回路の直列回路の両端に第 2書き換え電圧を印加することを特徴とする不揮発性半導体記憶装置。

[2] 前記可変抵抗素子が、第 1電極と第 2電極の間に可変抵抗体を挟持してなる 3層構造体を形成することを特徴とする請求項 1に記載の不揮発性半導体記憶装置。

[3] 前記メモリセルが、前記可変抵抗素子と直列に接続する整流素子を有し、

前記整流素子が、前記可変抵抗素子の両端に前記第 1極性の電圧が印加された場合に順方向バイアスを構成することを特徴とする請求項 2に記載の不揮発性半導体記憶装置。

[4] 前記第 1極性が正極性である場合には、前記下部電極の下層に接触して形成される N型多結晶半導体と前記下部電極との界面でショットキーバリアダイオードが構成され、

前記第 1極性が負極性である場合には、前記下部電極の下層に接触して形成される P型多結晶半導体と前記下部電極との界面でショットキーバリアダイオードが構成されることを特徴とする請求項 3に記載の不揮発性半導体記憶装置。

[5] 前記第 1極性が正極性である場合には、前記 N型多結晶半導体に対して前記下部電極との接触領域の一部に P型の不純物が注入されており、

前記第 1極性が負極性である場合には、前記 P型多結晶半導体に対して前記下部電極との接触領域の一部に N型の不純物が注入されていることを特徴とする請求項 4に記載の不揮発性半導体記憶装置。

[6] 前記第 1極性が正極性である場合には、前記下部電極の下層に接触して形成される P型の上部多結晶半導体と、当該上部多結晶半導体の下層に接触して形成される N型の下部多結晶半導体とで PN接合ダイオードが構成され、

前記第 1極性が負極性である場合には、前記下部電極の下層に接触して形成される N型の上部多結晶半導体と、当該上部多結晶半導体の下層に接触して形成される P型の下部多結晶半導体とで PN接合ダイオードが構成されることを特徴とする請求項 3に記載の不揮発性半導体記憶装置。