JP5423941B2 - 記憶素子およびその製造方法、並びに記憶装置 - Google Patents

Description

本発明は、イオン源層を含む記憶層の電気的特性、特に抵抗値の変化により２値以上の情報を記憶可能な記憶素子およびその製造方法、並びに記憶装置に関する。

コンピュータ等の情報機器においては、ＲＡＭ(Random Access Memory;ランダム・アクセス・メモリ) として、動作が高速で、高密度のＤＲＡＭ(Dynamic Random Access Memory)が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩ(Large Scale Integration) や信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。

そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ(Ferroelectric Random Access Memory)（強誘電体メモリ）やＭＲＡＭ(Magnetoresistive Random Access Memory)(磁気記憶素子）等が提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。

しかしながら、上述した各種の不揮発性のメモリは、それぞれ一長一短がある。フラッシュメモリは、集積度が高いが、動作速度の点で不利である。ＦｅＲＡＭは、高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。ＭＲＡＭは消費電力の問題がある。

そこで、特にメモリ素子の微細加工の限界に対して有利な、新しいタイプの記憶素子が提案されている。この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体（イオン源層）を挟む構造としたものである。この記憶素子では、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることによって、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散することによって、イオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。例えば、特許文献１および非特許文献１には、この特性を利用したメモリデバイスの構成が記載されている。特に、特許文献１においては、イオン導電体はカルコゲナイトと金属との固溶体よりなる構成が提案されている。具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ，Ｃｕ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ，Ｚｎが含まれている。

更に、結晶酸化物材料を用いた各種不揮発メモリも提案されており、例えば、ＣｒがドープされたＳｒＺｒＯ₃ 結晶材料を、ＳｒＲｕＯ₃ 或いはＰｔにより形成された下部電極と、Ａｕ或いはＰｔにより形成された上部電極とにより挟んだ構造のデバイスにおいて、極性の異なる電圧の印加により可逆的に抵抗が変化することによるメモリが報告されている（非特許文献２参照）。但し、その原理等の詳細は不明である。
特表２００２−５３６８４０号公報 日経エレクトロニクス ２００３年１月２０日号（第１０４頁） A.Beck et al.,Appl.Phys.Lett.,77，( ２０００年) ，ｐ．１３９ 特開２００４−３４２８４３号公報 特開２００６−１９６５３７号公報

ところで、このようなメモリデバイスでは、特性向上，安定性向上などのために熱処理が施される。その熱処理条件は、メモリデバイス単体として製造する場合には比較的自由に設定できるが、ロジックデバイスとの混載を考えた場合には全体としての熱処理条件に耐えうる耐熱性が必要になる。しかしながら、これまで通常行われてきた、特に耐熱性に配慮せずに製造したメモリ素子は、ロジックデバイスで必要とされる３８０℃程度の熱処理を施すと、特性が劣化してしまうという問題があった。

これに対して、記憶層としてイオン導電体（イオン源層）だけでなく高抵抗層として酸化物層を設ける方法（例えば特許文献２）、更には、イオン導電体に添加物を施すことにより膜質変化を抑制させる方法（例えば特許文献３）がある。これらのデバイスではある程度までの耐熱性は確保できる。

しかしながら、これら従来の方法では、酸化物の形成法や形成条件によっては、高抵抗層（酸化物層）に過剰な酸素が取り込まれている場合がある。あるいは、平均としては化学量論組成でも偏在して局所的に過剰な酸素量となっていれば酸素を放出する場合もある。これらの過剰な酸素は、熱処理によって酸化物層から放出、拡散され、これによりイオン源層が酸化してしまうと、所望の特性が得られなくなる場合がある。これは酸化物層の場合に限らず、その他、窒化物層のように反応性ガスを用いた場合も同様な問題が起こり得る。

本発明はかかる問題点に鑑みてなされたもので、その目的は、素子形成後の高温の熱処理による特性劣化を抑制することができ、多用途のメモリデバイスとして適用可能な記憶素子およびその製造方法、並びにこの記憶素子を備えた記憶装置を提供することにある。

本発明の記憶素子は、第１電極上に高抵抗層、イオン源層および第２電極がこの順に配置された構造を有すると共に、抵抗値の変化により情報を記憶するものであって、高抵抗層は金属元素の酸化層の積層構造を有し、イオン源層に接する部分の酸素濃度が高抵抗層の中心部分の酸素濃度以下となるような、厚さ方向の酸素濃度勾配を有している。本発明の記憶素子の製造方法は、上記記憶素子の製造方法である。

本発明の記憶装置は、本発明の記憶素子を複数、例えばアレイ状あるいはマトリックス状に有するものである。

本発明の記憶素子または記憶装置では、高抵抗層に厚さ方向の酸素濃度勾配が設けられ、高抵抗層のイオン源層に接する部分の酸素濃度が高抵抗層の中心部分の酸素濃度以下となっているので、その後の熱処理により高抵抗層中心部分の酸素過剰部分からの拡散酸素がイオン源層に達することがなく、高抵抗層内に酸素をとどめることが可能となり、その結果、熱処理による特性変化が抑制される。

本発明の記憶素子または記憶装置、および本発明の記憶素子の製造方法によれば、高抵抗層に厚さ方向の酸素濃度勾配を設け、高抵抗層のイオン源層に接する部分の酸素濃度を高抵抗層の中心部分の酸素濃度以下とするようにしたので、耐熱性が向上し、その後の熱処理による特性の劣化が抑制される。よって、高温熱処理が必要なロジックデバイスを混載したメモリデバイスに適用しても、良好な特性を得ることができる。

以下、本発明の実施の形態について説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る記憶素子１０の断面構成を表すものである。この記憶素子１０は、例えばシリコン基板からなる基板１上に、下部電極２、記憶層３および上部電極４をこの順に積層した構造を有する。下部電極２は、基板１上に形成された絶縁層５の開口内に埋設されている。記憶層３は、本実施の形態では、下部電極２上に形成された高抵抗層３Ａと、この高抵抗層３Ａ上に形成されたイオン源層３Ｂとにより構成されている。

下部電極２および上部電極４は、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ，ＷＮ，ＴａＮ，シリサイド等により形成されている。絶縁層５は、例えばハードキュア処理されたフォトレジスト、半導体装置に一般的に用いられるＳｉＯ₂ やＳｉ₃ Ｎ₄ 、その他の材料、例えばＳｉＯＮ，ＳｉＯＦ，Ａｌ₂ Ｏ₃ ，Ｔａ₂ Ｏ₅ ，ＨｆＯ₂ ，ＺｒＯ₂ 等の無機材料、フッ素系有機材料、芳香族系有機材料等により形成されている。

記憶層３内の高抵抗層３Ａは、イオン源層３Ｂに対して比較的高い抵抗値を有する酸化物により形成されており、上部電極４および下部電極２への電圧あるいは電流パルスが印加されると、その抵抗値が変化する層（抵抗変化層）である。この高抵抗層３Ａの抵抗値の値により、２値あるいは多値の情報を保持することができるようになっている。

高抵抗層３Ａは、一種または２種以上の金属元素の酸化物層である。金属元素としては、Ｔａ，Ｈｆ，Ｓｉ，Ｎｉ，Ｃｏの各元素や、希土類元素（例えばＧｄやＣｅ）等を使用することができる。例えば、希土類元素を用いて高抵抗層３Ａの酸化物を構成した場合には、より強固な酸化物層が形成される、つまりは後工程での熱処理による酸素の放出が少なくなり、より望ましい。

本実施の形態では、この高抵抗層３Ａには、厚さ方向に酸素濃度勾配が設けられ、高抵抗層３Ａのイオン源層３Ｂに接する部分の酸素濃度が高抵抗層３Ａの中心部分の酸素濃度以下となっている。これにより、その後の熱処理により高抵抗層３Ａの中心の酸素過剰部分からの拡散酸素がイオン源層３Ｂに達するようなことがなく、高抵抗層３Ａ内に酸素をとどめることが可能となり、その結果、後工程での熱処理による特性変化が抑制される。

高抵抗層３Ａには、更に、抵抗値や動作閾値の調整のためにＣｕ，Ａｕ，Ａｇ，Ｉｒ，Ｒｕ，Ｐｔなどを添加してもよい。このように貴金属元素が含まれた材料からなる酸化物記憶層の場合は、熱処理により還元されやすく、そのため酸素を放出しやすいため、高抵抗層３Ａに酸素濃度勾配を設ける意義は大きい。すなわち、ロジックデバイスなどと混載する場合に必要な４００℃近辺の熱処理を施しても、記憶素子１０の特性変化が抑制され、多くの用途に適用することが可能となる。

イオン源層３Ｂは、陽イオンとなる元素として、Ｃｕ，Ａｇ，Ｚｎなどの金属元素の少なくとも一種を含有すると共に、Ｔｅ，Ｓｅ，Ｓのカルコゲナイド元素のうちの少なくとも一種を含有している。具体的には、例えばＣｕＴｅ，ＧｅＳｂＴｅ，ＣｕＧｅＴｅ，ＡｇＧｅＴｅ，ＡｇＴｅ，ＺｎＴｅ，ＺｎＧｅＴｅ，ＣｕＳ，ＣｕＧｅＳ，ＣｕＳｅ，ＣｕＧｅＳｅであり、その他、ＺｒＴｅ、ＺｒＴｅＳｉ、ＺｒＴｅＧｅＳｉ、ＺｒＴｅＡｌＳｉ、ＺｒＴｅＡｌ等も用いることができる。このイオン源層３Ｂには、更に、Ｂ（ボロン）、或いはＧｄなどの希土類元素やＳｉを含有させてもよい。

なお、特に、抵抗値が変化する部分を比較的高い抵抗値を有する高抵抗層３Ａに限定し、この高抵抗の高抵抗層３Ａに比して充分抵抗が低い材料（例えば、高抵抗層３Ａのオン時の抵抗値よりも低い）という観点から、イオン源層３Ｂのカルコゲナイド元素としてはＴｅを用いることが望ましく、それらに、陽イオンとして容易に移動しやすい、Ｃｕ，Ａｇ，Ｚｎを含んだ、ＣｕＴｅ，ＡｇＴｅ，ＺｎＴｅを主成分とする材料によりイオン源層３Ｂを形成することが望ましい。

また、イオン源層３Ｂの陽イオンとなる元素としてＣｕを用いて、ＣｕＴｅを含む構成とすると、イオン源層３Ｂの抵抗を低くしてイオン源層３Ｂの抵抗変化を高抵抗層３Ａの抵抗変化と比較して充分に小さくすることができ、メモリ動作の安定性を向上させることができる。

なお、上記高抵抗層３Ａ、イオン源層３Ｂおよび上部電極４は平面パターンが同じになるよう形成されており、下部電極２の平面パターンは、高抵抗層３Ａよりも狭く、かつ高抵抗層３Ａの一部と電気的に接続されている。

次に，図２を参照して、上記記憶素子１０の製造方法について説明する。

先ず、例えば抵抗率の低いシリコンからなる基板１上に、例えば、スパッタリングによりＡｌ₂ Ｏ₃ ，Ｔａ₂ Ｏ₅ からなる絶縁層５を一様に形成する。その後、絶縁層５上にフォトリソグラフィによりフォトレジストからなる下部電極形成用パターンを形成する。次いで、ＲＩＥ（Reactive Ion Etching）により、絶縁層５を選択的に除去し、開口を形成する。次に、スパッタリングにより下部電極材料として例えばＷを絶縁層５上に一様に堆積させる。その後、ＣＭＰ（Chemical Mechanical Polishing;化学的機械的研磨) 法、或いはエッチバック法等により表面を処理することにより、基板１の表面を平坦化して、下部電極材料を絶縁層５の開口内にのみ残留させる。これにより所定のパターンの下部電極２が形成される（ステップＳ１）。

続いて、スパッタリングにより下部電極２上に例えばＧｄ，Ｃｕを堆積し、加熱して酸化させることにより高抵抗層３Ａ（ＧｄＣｕ酸化膜）を形成する。このとき、高抵抗層３Ａの厚さ方向に酸素濃度勾配を設け、高抵抗層３Ａのイオン源層３Ｂに接する部分の酸素濃度が高抵抗層３Ａの中心部分の酸素濃度以下となるようにする（ステップＳ２）。酸素濃度勾配を設ける具体的な方法としては、例えば、（１）反応性スパッタリングで酸素ガス流量を変化させながら成膜する方法、あるいは（２）高抵抗層３Ａを構成する金属元素の層を形成し、その後プラズマ酸化、という手順を複数回行い、酸化層を積層し、それぞれの層のプラズマ酸化の条件を変更していくという方法がある。

このように酸素濃度勾配を有する高抵抗層３Ａを形成した後、この高抵抗層３Ａ上に例えばスパッタリングにより、例えばＣｕＴｅＡｌＺｒ膜からなるイオン源層３Ｂを形成し（ステップＳ３）、次いで、イオン源層３Ｂ上に例えばＷからなる上部電極４を連続的に形成する（ステップＳ４）。その後、フォトリソグラフィおよびエッチング処理により、これらの高抵抗層３Ａ，イオン源層３Ｂおよび上部電極４をパターニングして、図１の構造の記憶素子１０を作製することができる（ステップＳ５）。

上記のようにして形成された本実施の形態の記憶素子１０では、次のようにして情報の記録がなされる。すなわち、下部電極２および上部電極４を介して図示しない電源（パルス印加手段）から電圧パルス（或いは電流パルス）を印加すると、記憶層３の電気的特性、特に抵抗値が変化し、これにより情報の記録（書き込み，消去）がなされる。以下、具体的に説明する。

情報を書き込む場合には、上部電極４が正（＋）電位、下部電極２が負（−）電位となるよう電圧パルス（正電圧）を印加する。これにより、イオン源層３ＢからＣｕ，Ａｇ，Ｚｎが陽イオン化して、高抵抗層３Ａ内を拡散していき、下部電極２側で電子と結合して析出する、或いは、高抵抗層３Ａ内部に拡散した状態で留まる。すると、高抵抗層３Ａ内部にＣｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成される、若しくは高抵抗層３Ａ内部にＣｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、高抵抗層３Ａの抵抗値が低くなる。高抵抗層３Ａ以外のイオン源層３Ｂは、高抵抗層３Ａの記録前の抵抗値に比べて、元々抵抗値が低いので、高抵抗層３Ａの抵抗値が低くなることにより記憶素子１０全体の抵抗値が低くなる。その後、記憶素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより情報の書き込みがなされる。

書き込まれた情報を消去する場合は、上記と逆に、下部電極２が正（＋）電位、上部電極４が負（−）電位となるよう電圧パルス（負電圧）を印加する。これにより、高抵抗層３Ａ内に形成されていた電流パス或いは不純物準位を構成するＣｕ，Ａｇ，Ｚｎがイオン化し、高抵抗層３Ａ内を移動してイオン源層３Ｂ側に戻る。すると、高抵抗層３Ａ内からＣｕ，Ａｇ，Ｚｎによる電流パス、もしくは、欠陥が消滅して、高抵抗層３Ａの抵抗値が高くなる。イオン源層３Ｂは元々抵抗値が低いので、高抵抗層３Ａの抵抗値が高くなることにより、記憶素子１０全体の抵抗値も高くなる。その後、記憶素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報の消去がなされる。

このような過程を繰返し行うことにより、記憶素子１０に情報の書き込みと消去を繰り返し行うことができる。従って、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報にそれぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。

また、この記憶素子１０では、広範囲の抵抗値を保持できるものであり、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。よって、２値だけでなく多値記憶が可能となり、大容量化を実現することができる。

加えて、本実施の形態では、高抵抗層３Ａの厚さ方向に酸素濃度勾配を設け、高抵抗層３Ａのイオン源層３Ｂに接する部分の酸素濃度を高抵抗層３Ａの中心部分の酸素濃度以下とするようにしたので、その後の熱処理により高抵抗層３Ａの中心の酸素過剰部分からの拡散酸素がイオン源層３Ｂに達するようなことがない。すなわち、高抵抗層３Ａ内に酸素をとどめることが可能となり、その結果、熱処理による特性変化が抑制される。また、熱処理のみならず、動作中の熱によって膜が変質していくことも抑制される。そして、このような高抵抗層３Ａ、つまりは記憶素子１０の耐熱性向上により、幅広い用途への適用が可能になり、多用途な記憶装置を実現することができる。

また、本実施の形態では、下部電極２、高抵抗層３Ａ、イオン源層３Ｂおよび上部電極４をいずれもスパッタリングが可能な材料で構成することが可能であり、この場合、各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。

なお、高抵抗層３Ａの酸化物層の組成は、複数の材料を同時に成膜することが可能である装置を使用して、金属酸化物または金属と貴金属元素とを同時に堆積して形成する方法や、それぞれの材料が層を成さない程度の成膜時間を設定して繰り返し積層形成する方法を用いることにより、調整することが可能である。この繰り返し積層形成する方法では、各材料の成膜レートを調整することにより、高抵抗層３Ａの酸化物層の組成を変化させることができる。

本実施の形態で得られる記憶素子１０では、記憶層３の抵抗値の変化、特に高抵抗層３Ａの抵抗値の変化を利用して情報の記憶を行っているため、素子を微細化していった場合にも、容易にかつ安定して情報の書き込み、消去、更に読み出しを行うことができる。特に、高温環境下および長期のデータ保持安定性に優れた特性を有するものであり、上記のようにして得られた記憶素子１０を多数、例えば列状やマトリクス状に配置して記憶装置（メモリ）を構成することにより、記憶装置の集積化（高密度化）や小型化を図ることができる。

具体的には、例えば下部電極２を行方向のメモリセルに共通して形成し、上部電極４に接続された配線を列方向のメモリセルに共通して形成し、電位を印加して電流を流す下部電極２と配線とを選択することにより、記録を行うべきメモリセルを選択して、このメモリセルの記憶素子１０に電流を流して、情報の記録や記録した情報の消去を行うことができる。

図３および図４は多数の記憶素子１０をマトリクス状に配置した記憶装置（メモリセルアレイ）の一例を表すものであり、図３は断面構成、図４は平面構成をそれぞれ表している。このメモリセルアレイでは、各記憶素子１０に対して、その下部電極２側に接続される配線と、その上部電極４側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１０が配置されている。また、例えば上部電極４側に接続された配線がアレイ全体に共通して形成される。

より具体的には、各記憶素子１０は、高抵抗層３Ａ、イオン源層３Ｂおよび上部電極４の各層を共有している。すなわち、高抵抗層３Ａ、イオン源層３Ｂおよび上部電極４それぞれは各記憶素子１０に共通の層（同一層）により構成されている。このうち共通に形成された上部電極４がプレート電極ＰＬとなる。一方、下部電極２は、メモリセル毎に個別に形成されており、これにより各メモリセルが電気的に分離されている。このメモリセル毎の下部電極２によって、各下部電極２に対応した位置に各メモリセルの記憶素子１０が規定される。下部電極２は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１０はこのＭＯＳトランジスタＴｒの上方に形成されている。ＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３とゲート電極１４とにより構成されている。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。ゲート電極１４は、記憶素子１０の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、記憶素子１０の下部電極２とが、プラグ層１５、金属配線層１６およびプラグ層１７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。金属配線層１６は、記憶素子の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続されている。なお、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域１８を鎖線で示しており、コンタクト部２１は記憶素子１０の下部電極２、コンタクト部２２はビット線ＢＬにそれぞれ接続されている。

このメモリセルアレイでは、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極２に電圧が印加される。ここで、下部電極２に印加された電圧の極性が、上部電極４（プレート電極ＰＬ）の電位に比して負電位である場合には、上述のように記憶素子１０の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に、下部電極２に、上部電極４（プレート電極ＰＬ）の電位に比して正電位の電圧を印加すると、記憶素子１０の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに記録された情報が消去される。記録された情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子１０の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１０の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。

以下、本発明の具体的な実施例について説明する。

＜実験１＞
実施例１として、前述した方法により、記憶素子１０を作製した。すなわち、シリコンウエハ上に酸化珪素から成る絶縁層５を形成し、この絶縁層５に０．３μｍφの円形のパターンの開口を形成した。次いで、絶縁層５の開口内をＷにより埋めて、厚さ２０ｎｍの下部電極２を形成した。

次に、絶縁層５および下部電極２の上に高抵抗層３Ａとして、例えば２層構造のＧｄ₆₀Ｃｕ₄₀酸化膜を形成した。すなわち、図５（Ａ）に示したように、下部電極２上に、まず、第１ＧｄＣｕ膜を成膜し、表面からプラズマ酸化して第１ＧｄＣｕ酸化膜３Ａ−１を形成した。更に、この第１ＧｄＣｕ酸化膜３Ａ−１上に第２ＧｄＣｕ膜を成膜し、プラズマ酸化して第２ＧｄＣｕ酸化膜３Ａ−２を形成した。第２ＧｄＣｕ酸化膜３Ａ−２がイオン源層３Ｂ側となる。これにより、酸素濃度は図５（Ｂ）に示したように第１ＧｄＣｕ酸化膜３Ａ−１と第２ＧｄＣｕ酸化膜３Ａ−２との間が最も高い状態となり、厚さ方向に酸素濃度勾配を持つ高抵抗層３Ａが形成された。

ここで、上記において第１ＧｄＣｕ膜と第２ＧｄＣｕ膜との合計厚さを１ｎｍとして、第２ＧｄＣｕ膜の厚さを変化させ、それぞれについて記憶素子１０の試料を作製した。

その後、高抵抗層３Ａ（Ｇｄ₆₀Ｃｕ₄₀酸化膜）上にイオン源層３Ｂとして膜厚２０ｎｍのＣｕ₁₀Ｔｅ₄₀Ａｌ₄₀Ｚｒ₁₀膜を形成し、更に、このＣｕ₁₀Ｔｅ₄₀Ａｌ₄₀Ｚｒ₁₀膜上に上部電極４として膜厚２００ｎｍのＷ膜を形成した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、絶縁層５上に堆積した高抵抗層３Ａ，イオン源層３Ｂおよび上部電極４の各層をパターニングした。このようにして、図１に示した構造の記憶素子１０を試料として作製した。

上記各試料の記憶素子１０を作製した後、３８０℃で１時間の熱処理を施し、室温にてそれぞれの記録可能な最短パルス幅を調べた。図６は、それぞれの熱処理前の記録可能な最短パルス幅を基準としたときの熱処理後記録可能最短パルス幅を、イオン源層３Ｂ側のＧｄＣｕ膜（第２ＧｄＣｕ膜）の厚さとの関係で示したものである。測定条件は以下のとおりとした。

記録時パルス幅 １ｎｓｅｃ〜１ｍｓｅｃ
記録時電圧 ３Ｖ
記録時電流 １５０μＡ

測定結果として、イオン源層３Ｂ側の第２ＧｄＣｕ膜の膜厚が０の場合、すなわち高抵抗層３Ａにおいてイオン源層３Ｂ側の酸素濃度が高い場合には、熱処理前後で記録可能なパルス幅が三桁長く、つまり動作速度が遅くなってしまっている。第２ＧｄＣｕ膜の厚さが０．３ｎｍ、０．５ｎｍと変化していくと熱処理前後の変化は抑えられ、０．５ｎｍになると記録可能な最短パルス幅は熱処理によって変化しなくなる。高抵抗層３Ａにおいてイオン源層３Ｂ側の酸素濃度が高い状態である場合、そこに過剰な酸素が存在すると、熱処理によって高抵抗層３Ａからの酸素拡散によりイオン源層３Ｂが酸化され、高抵抗層３Ａの酸化物層が厚くなるのと同様の傾向を示すため、動作速度が低下しているものと考えられる。

図６の結果より、高抵抗層３Ａにおいてイオン源層３Ｂ側の酸素濃度が低い状態になれば、高温熱処理後でも特性の変化が抑制されており、素子全体の耐熱性が向上していることが分かった。

＜実験２＞
次に、高抵抗層３Ａの厚さを変化させて複数の記憶素子１０を形成した。これらを用いて実験１と同様に、それぞれ最短書き込み可能パルス幅を調べた。その結果を図７に示す。ここでは、第１ＧｄＣｕ膜と第２ＧｄＣｕ膜との厚さは等しくした。ＧｄＣｕ膜の厚さが３倍になると、熱処理によって記録可能最短パルス幅は１桁長くなっている。このように高抵抗層３Ａが厚くなる場合に比べて、酸素拡散によってイオン源層３Ｂが酸化されて実質的に酸化物層が厚くなる場合の影響が非常に大きいことが分かった。

この結果からも、高抵抗層３Ａ内に酸素濃度勾配をもたせ、イオン源層３Ｂ内への酸素拡散を抑制することが非常に重要で、これにより熱処理時におこる特性変化を抑制できることが分かる。

＜実験３＞
次に、上記実施例と同じ０．３μｍφの記憶素子１０において、単層のＧｄ層を酸化して高抵抗層３Ａとした場合、酸化前のＧｄ層の膜厚をパラメータとしたときの記録閾値の変化を調べた。図８はその結果を表すものである。メモリセルの電源電圧を３Ｖとした場合、これを超えると記録不可能となるので、記録閾値は３Ｖ以下が望ましく、膜厚としては３．８ｎｍが上限となる。

以上、実施の形態および実施例を挙げて本発明を説明したが、本発明は上記実施の形態および実施例に限定されるものではなく、種々変形可能である。例えば、上記実施の形態では、記憶素子１０のイオン源層３Ｂと上部電極４とをそれぞれ異なる材料により別々に形成したが、上部電極４にイオン源となる元素（Ｃｕ，Ａｇ，Ｚｎ）を含有させて、上部電極がイオン源層を兼用するような構成としてもよい。この場合には、高抵抗層３Ａが記憶層３となる。

また、上記実施例では、高抵抗層３Ａを第１ＧｄＣｕ酸化膜３Ａ−１および第２ＧｄＣｕ酸化膜３Ａ−２の二層構造としたが、三層以上の構造としてもよい。

本発明の一実施の形態に係る記憶素子の断面構成図である。 記憶素子の製造プロセスを説明するための流れ図である。 記憶装置の断面構成図である。 記憶装置の平面構成図である。 高抵抗層の酸素濃度勾配を説明するための図である。 高抵抗層の膜厚を一定としたときの第２ＧｄＣｕ膜の膜厚と熱処理後記録可能最短パルス幅との関係を表す特性図である。 第２ＧｄＣｕ膜の膜厚を高抵抗層の膜厚の１／２としたときの熱処理後記録可能最短パルス幅との関係を表す特性図である。 高抵抗層となる酸化前のＧｄ膜の膜厚と記録閾値との関係を表す特性図である。

符号の説明

１…基板、２…下部電極、３…記憶層、３Ａ…高抵抗層、３Ｂ…イオン源層、４…上部電極、５…絶縁層、１０…記憶素子

Claims (6)

1. 第１電極上に高抵抗層、イオン源層および第２電極がこの順に配置された構造を有すると共に、抵抗値の変化により情報を記憶する記憶素子であって、
   前記高抵抗層は金属元素の酸化層の積層構造を有し、前記イオン源層に接する部分の酸素濃度が前記高抵抗層の中心部分の酸素濃度以下となるような、厚さ方向の酸素濃度勾配を有する
   記憶素子。
2. 前記高抵抗層は、希土類元素を含む
   請求項１に記載の記憶素子。
3. 前記イオン源層は、Ｓ，ＳｅおよびＴｅのうちの少なくとも１種と、一種類以上の金属元素とを含む
   請求項１に記載の記憶素子。
4. 前記第２電極がイオン源層を兼ねている
   請求項１に記載の記憶素子。
5. 第１電極上に高抵抗層、イオン源層および第２電極がこの順に配置された構造を有すると共に、抵抗値の変化により情報を記憶する記憶素子の製造方法であって、
   前記高抵抗層を酸化条件の異なる金属元素の酸化層の積層構造とし、前記高抵抗層の厚さ方向に酸素濃度勾配を設けると共に、前記イオン源層に接する部分の酸素濃度が前記高抵抗層の中心部分の酸素濃度以下となるようにする
   記憶素子の製造方法。
6. 第１電極上に高抵抗層、イオン源層および第２電極がこの順に配置された構造を有すると共に、抵抗値の変化により情報を記憶する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するためのパルス印加手段とを備えた記憶装置であって、
   前記記憶素子の高抵抗層は金属元素の酸化層の積層構造を有し、前記イオン源層に接する部分の酸素濃度が前記高抵抗層の中心部分の酸素濃度以下となるような、厚さ方向の酸素濃度勾配を有する
   記憶装置。

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