WO2007037496A1

WO2007037496A1 - 半導体記憶装置及びその電源制御方法

Info

Publication number: WO2007037496A1
Application number: PCT/JP2006/319812
Authority: WO
Inventors: Koichi Takeda
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2005-09-27
Filing date: 2006-09-27
Publication date: 2007-04-05
Anticipated expiration: 2008-03-27
Also published as: JP4924838B2; JPWO2007037496A1; WO2007037496A9; US20100149887A1; US7872927B2

Abstract

書き込み操作時にＳＲＡＭセル電源の制御を行う際、最適な電源制御を行うために制御量として書き込みマージンをモニターし、常に一定書き込みマージンを確保する電源発生回路と、電源選択回路とを備え、書き込み時の電源電圧を切り換える。書き込み時の電源電圧を切り換えることでＳＲＡＭセルにおいて書き込み時間を大きく劣化させることなく安定な書き込み操作が達成され、超高速動作または超低電力動作が可能な半導体記憶装置が得られる。

Description

明細書

半導体記憶装置及びその電源制御方法

技術分野 ,

本発明は半導体記憶装置に関し、-.書き込みマージンを一定に保

Mセルの電源を制御して、安定な書き込み操作を実現することで、圧で動作する半導体記憶装置に関するものである。

背景技術

近年の半導体装置は大規模化、高速化とともに、多くの機能がテム化されている。これらの半導体装置は大規模化、高速化のたタを微細化'して、動作速度を向上させている。またシステム化の, じめとした各種機能ブロックだけでなく、各種の記憶装置が混載れらのシステム LS Iに混載されている記憶装置、例えばキャッ用途で混載されるスタティックランダムアクセスモリ（S Random Access Memory, 以後 SRAMと略称する）においても、するトランジスタを微細化することで、大規模化や高速動作が進汎用的な SRAMについて、図を参照して説明する。図 1にはで構成される SRAMのメモリセル（以後、 SRAMセルと呼称ワード線 WLが低電位の場合、二つの CMO S (Complementar N3及び N4が導通する。このとき、記憶ノード V 1及び V 2にタを高電位に充電されたビット線 B L及ひ ZB Lに出力すること出し動作となる。また、書き込みデータに従い一方のビット線をて、ビット線 B L及び ZB Lから記憶ノード V 1及び V 2にデーとでメモリの書き込み動作となる。

CMOSゲートで構成した記憶素子の中で代表的なものに CM がある。 CMOSラッチ回路は、 CMO Sスィッチを CMO Sイ内に挿入し書き込み動作時に CMOSインバータループを切断す込み入力端子がハイインピーダンス状態となり、安定書き込み

—方、 S RAMセルでは小面積化のためにィンバータループを CMOSスィツチが省略される。その代わりに CMO Sインバーの記憶ノード V 1及び V 2に対して、 NMO Sアクセストランジ 4を通して相補の入力を与えることで書き込み入力をハイインピせずに書き込み動作を可能とする。この時'、 NM〇Sアクセスト 3及び N4¹) の駆動能力が PMOS負荷トランジスタ（？ 1及び力よりも大きいことが安定に書き込み操作を行うための条件となしかしながら、 90 nm世代以降の SRAMでは、大規模化やにトランジスタを微細化したことによりトランジスタ駆動能力の大する問題が顕在化している。つまり、 NMOSアクセストラン力が PMOS負荷トランジスタの駆動能力よりも小さくなる可能る。その結果、書き込み動作条件が満足されない SRAMセルで込むことができないという問題が生じている。この問題は、低電 RAM全体の電源電圧を低下させた場合にも起こりうる。荷トランジスタの駆動能力が減少する。これにより、 NMOSアスタ（N3及びN4) の駆動能力が PM〇 S負荷トランジスタの及び P 2) よりも大きくなり安定な書き込み操作が達成される。

また非特許文献 2 (M Yamaoka et al , "Low-Power Embedde with Expanded Margins for Writing, " ISSCC Dig Tech Papers Feb 2005) では、図 24に示すように、 NMO Sセルトランシス削減のために、ァクスされない間、 NMOS ドライブトランジ N2) のソース端子に接続される電源 V s s mと基板電位 GND SRAMセルのリーク電流で電源 V s smは充電され、基板電位干高い電位に電源 V s smは収束する。この電源 V s smは、オ O S ドライブトランジスタを通して PM〇 S負荷トランジスタの加される。従って、ゲート一ソース Vg sが減少して PMOS負の駆動能力が減少するため、非特許文献 1と同様の書き込み動作る効果がもたらされる。

以上のような電源制を行うことで、 90 nm世代以降の SR 安定な書き込み動作が可能となる。しかしながら、必要以上に電ると PM〇 S負荷トランジスタの駆動能力が大きく劣化して、 S 憶ノードの一方を低電位から高電位まで充電するための書き込みくなるという問題がある。発明の開示

上記したように、従来の 6 トランジスタで構成される SRAM 低電圧化されることで、負荷トランジスタの駆動能力がアクセス本発明は、上述した問題点を改善するためになされたものであ操作時に S R AMセル電源の制御を行う際、最適な電源制御を行として書き込みマージンを出力することができるモニター回路に本願の目的は、 S R AMセルにおいて書き込み時間を大幅に長く定な書き込み操作が達成されるように電源制御を行うことで、超超低電力動作が可能な半導体記憶装置を提供することにある。

本発明の半導体記憶装置は、書き込み操作時に S R AMセルの位を放電させるアクセストランジスタに流れる電流と、前記 S R トランジスタに流れる電流とが等しくなるように、前記負荷トラアクセストランジスタとをそれぞれ模した複製負荷トランジスタ

トランジスタとを直列接続した模擬回路を有した書き込みマージを備えたことを特徴とする。

本発明の半導体記憶装置においては、前記書き込みマージンモらに、第 2の複製負荷トランジスタと、複製ドライブトランジスた複製インバータ回路と、ォ ¹ぺアンプとを備え、前記複製インバ模擬回路からの第 1の出力信号を入力されて第 2の出力信号を出アンプは前記第 1出力信号と前記第 2の出力信号を入力さ'れ、前ジンモニタ一回路の出力信号である前記オペァンプの出力信号はストランジスタのゲート電圧として出力することを特徴とする。

本発明の半導体記憶装置においては、前記第 1の出力信号の電 AMセルを構成するループ接続された第 1及び第 2ィンバータのいことを特徴とする。

本発明の半導体記憶装置においては、前記複製負荷トランジス第 2の複製アクセストランジスタと第 2の複製ドライブトランジ続された節点からの出力信号が入力されることを特徴とする。

本発明の半導体記憶装置においては、前記複製負荷トランジスタ低電源電圧が入力されることを特徴とする。

本発明の半導体記憶装置は、さらに電源発生回路と、電源選択書き込み時には前記電源発生回路により発生された第 2の高電源低電源電圧を前記電^選択回路により切換え、前記 S R AMセル給することを特徴とする。 - 本発明の半導体記憶装置においては、前記電源回路は、高電源ン電圧分低下させた参照電圧と、前記書き込みマージンモニター電圧と、を入力されたォペアンプの出力により出力トランジスタで前記第 2の電源電圧又は前記第 2の低電源電圧を出力すること本発明の半導体記憶装置においては、前記書き込みマージンモらに、第 2の複製負荷トランジスタと、複製ドライブトランジスた複製インバータ回路と、オアンプと、電源発生回路とを備え,、バータ回路は前記模擬回路からの第 1の出力信号を入力されて第出力し、前記オペアンプは前記第 1出力信号と前記第 2の出力信前記電源発生回路は前記オペアンプからの出力信号により出力ト御することで第 2の高電源電圧又は第 2の低電源電圧を出力'する

Ό ο

本発明の半導体記憶装置においては、前記複製アクセストランには、高電源電圧からマージン電圧分低下させた参照電圧が入力徴とする。本,発明の半導体記憶装置の電源制御方法は、前記半導体記憶装ルを構成する負荷トランジスタとアクセストランジスタとをそれ負荷トランジスタと複製ァクセストランジスタとからなる模擬回回路からの出力を入力とする第 2、の複製負荷トランジスタと複製ジスタからなる複製ィンパータ回路と、前記模擬回路及び前記複路からのそれぞれの出力を入力されるオペアンプと、前記オペアり第 2の高電源電圧又は第 2の低電源電圧を発生させる電源発生択回路とを備え、該電源選択回路は書き込み命令を入力されたとセルの電源として前記第 2の高電源電圧及び低電源電圧、又は高記第 2の低電源電圧のいずれかを供給することを特徴とする。

本発明の半導体記憶装置の電源制御方法においては、前前記電き込み命令を入力されたときには、さらに前記複製インバータ回前記第 2の高電源電圧及び低電源電圧、又は高電源電圧及び前記圧のいずれかを供給することを特徴とする。

半導体記憶装置において、プロセス変動や、温度や電源電圧等化によらず、 S R AMセルの書き込みマージンをモニターして、みマージンを確保する。一定書き込みマージンとなるように電源 R AMセルへの電源供給を制御する。これらの構成とすることで、の書き込み操作の安定高速動作が得られる効果がある。図面の簡単な説明

図 1は、従来の 6、トランジスタ S R AMセルの回路図であり、図 2は、従来の 7 トランジスタ S R AMセルの回路図であり、図 8は、実施例 2における S R AMセルの電源 VDD— S R A めに書き込みマージンモニター回路を適用した場合の全体プロッ図 9は、実施例 2における書き込みマージンモニター回路 1 1 図 10は、実施例 2における電源電圧 VDD 2を発生する VD 路 1 2の回路図であり、

図 1 1は、実施例 2における SRAMセルアレー 14と VDD 接続図であり、

図 1 2は、実施例 2における書き込みマージンモニター回路 1 形態の回路図であり、 ' ，

図 1 3は、実施例 3における SRAMセルの電源 VDD— SR ために書き込みマ一ジン電源発生回路 3 1を適用した場合の全あり、

図 14は、実施例 3における書き込みマージン Z電源発生回路あり、

図 1 5は¹、実施例 3における書き込みマージンノ電源発生回路の形態を示した回路図であり、

図 1 6は、実施例 4における SRAMセルの電源 VS S'— SR ために書き込みマージンモニター回路 21を適用した場合の全体 « 、

図 1 7は、実施例 4における書き込みマージンモニター回路 2 図 1 8は、実施例 4における電源電圧 VS S 2を発生する VS 路 22の回路図であり、あり、

図 2 2は、実施例 5における書き込みマージン電源発生回路あり、

図 2 3は、実施例 5における書き込みマージン電源発生回路の形態を示した回路図であり、

図 2 4は、従来の書き込みマージン改善手法 2についての説明発明を実施するための最良の形態 '

本発明の書き込みマージンモニター回路と、その出力値に応じ源を制御する電源発生回路について図面を参照して詳細に説明す [実施例 1 ]

本発明の実施例 1 として、書き込み操作時のマージンをモニタマージンモニター回路について図 1〜7を参照して説明する。図には、本発明のマージンモニター回路及び電源制御方法が適用可スタ、 7 ドランジスタ、 8 ト ¹ランジスタでそれぞれ構成された公回路を示す。図 1の S R AMセルでの書き込み操作を説明するたを図 4に、安定な書き込み動作を行うための必須条件を説明する示す。図 6には書き込みマージンモニター回路図、図 7には書き二ター回路を構成するオペアンプの回路図を示す。

図 1、図 2、図 3は本発明が適用できる S R AMセルの例であ 6個、 7個、 8個のトランジスタで構成された従来の S R AMセる。これらの S R AMセルの基本的構成としては、 P MO S負荷 1と NMO S ドライブトランジスタ N 1とで一方の C MO Sインで放電する。図 2に示す 7 トランジスタの S RAMセルは PMO スタ P 2と NMO S ドライブトランジスタ N 2との間に制御トラ挿入されている。またヮード線は書き込みと読み出しに使用され書き込み専用の書き込みヮード線 WWLに分離されている。このタ N 5は書き込み時には非導通とされ、記憶ノード V 2が早く " ることで、より書き込み易くなる。

また図 3の S R AMセルには読み出し用のトランジスタ N 6，ている。ピット線は書き込み用 WB L， ZWB Lと読み出し用 R ている。さらに、ワード線も読み出しに使用される読み出しワーき込みに使用される書き込みヮード線 WWLに分離されている。 Mセルのデータを書き換える場合にも、 6 トランジスタ SRAM て行われることは容易に理解されるであろう。

図 4は、図 1の S RAMセルでの書き込み操作を説明するためす。ワード線 WLが活性化されて " 1" となり、ビット線 B Lがれることで、記憶ノード V I ⁵は、 "1" から "0" へ放電される。が "0" となることで、 PMOS負荷トランジスタ P 2がオンし 2 "0" から "1 " へ充電される。記憶ノード V 2カ " 1" き込み操作は完了する。 '

この書き込み操作時の説明図を図 5に示す。安定な書き込み操必須条件は、記憶ノード V,lを放電する場合の NMOSアクセス 3の駆動電流 I— Ν 3が、 PMOS負荷トランジスタ Ρ 1の駆動りも大きいことである。従って、 I— N 3が I— P 1 と等しくな OSアクセストランジスタ N 3のゲート電位を制御して、電源電ト^ンジスタ N2"のドレイン、ソース、ゲートはそれぞれ、出基板電位 GND、電源 VDDに接続される。トランジスタ N4" ース、ゲートはそれぞれ、電源 VDD、出力ノード V 2"、電源 V る。トランジスタ P l，のソース、ドレイン、ゲートはそれぞれ、出力ノード VI，、出力ノード V2" に接続される。トランジスタン、ソース、ゲートはそれぞれ、出力ノード V I，、接地電位 GN OP 1の出力ノード Vo u tに接続される。

トランジスタ P 2，のソース、ドレイン、ゲートはそれぞれ、力ノード V2，、出力ノード VI，に接続される。トランジスタ N2 ソース、ゲートはそれぞれ、出力ノード V 2，接地電位 GND、に接続される。トランジスタ P 2，とトランジスタ N2，とによパータ I V 1を構成する。マージンモニター回路 1は、これらのト出力ノード V I及び V2を入力され、出力 Vo u tを出力するオとにより構成される。 '

ここで、 'PMOS トランジスタ P 1，、 P 2 ' は、 S RAMセル OS負荷トランジスタ P 1、 P 2と同じ条件（しきい値電圧や印ンジスタで構成される。同様に、 NMOS トランジスタ N2，、 N Mセルを構成する NMO S ドライブトランジスタ N 1, N2と同ジスタで、 NMOS トランジスタ N3，、 N4" は、 S R セル OSアクセストランジスタ N 3、 N4と同じ条件のトランジスタこのようにモニター回路を構成するトランジスタを、 SRAM トランジスタと同じ条件とすることで、モニター回路は S R AM 時の状態を模擬的に再現する。図 1の SRAMセルにおいて、例この出力 V 2" をゲート入力され、駆動電流 I— P 1を発生すンジスタ P l，と、駆動電流 I—N 3を発生する NMO S トランドレインは共通接続される。その節点はトランジスタ P 1，、 N3 大小によって電位が上下する出力ノード V 1，となる。 PMOS 1，と NMOS トランジスタ N3，とで形成される回路は SRA みの安定動作条件をモニターできることから模擬回路と呼ぶこと Sインバータ I V Iは、出力ノード V I，を入力とし出力ノードる。オペアンプ OP 1は、出カノド V I，と V2，とを入力とスタ N3，のゲート電位を制御する Vo u tを出力する。

オペアンプ OP 1は、図 7に示すように NMOS差動対トラン N 1 2、 PMOSカレントミラーを形成するトランジスタ P 1 1 て、 NMOS電流源トランジスタ N 1 0で構成される。オペアン 7に示す構成に限定されず、例えば、トランジスタの極性を反転能である。オペアンプ OP 1は、 CMO Sインバータ I V 1の論近でノード V I，の電位が収'束するように NMOS トランジスタ電位 V o u tを制御する。従って、電源電圧の VDDと、電位 V 書き込みマージンとして求まる。

このように書き込みマージンモニター回路 1の各ノード電圧をジスタを、 SRAMセルを構成するトランジスタと同等のトラン従って本書き込みマージンモニター回路 1は、 S RAMセルのレり、 S RAMセルの書き込み時の各ノード電圧を再現している。 V I、 V 2をオペアンプに入力することで、オペアンプの出力にに PMOS トランジスタ P 1，の駆動電流 I— P 1と、 NMOS 本実施例においては、書き込みが可能となるワード線の最低電力する書き込みマージンモニター回路が得られる。書き込みが可憶ノード V 1を放電する場合の NM〇 Sアクセストランジスタ N — N 3が、 PM〇 S負荷トランジスタ P 1の駆動電流 I— P 1よである。書き込みマージンモニター回路のトランジスタを、 SR するトランジスタと同一トランジスタで構成する。この駆動電流動電流 I— Ρ 1が等しくなるヮード線の電位 V o u tを求め、電位 Vo u tとの差分が書き込みマージンとして得られる ₉

[実施例 2 ] ,

本発明の実施例 2として、実施例 1の書き込みマージンモニタ AMセルの電源 VDD—S RAMの制御に用いた場合について、照して説明する。図 8は、書き込みマージンモニター回路 1を S 源 VDD— S RAMの制御に用いた場合の全体ブロックを示す図書き込みマージンモニター回路 1 1、図 10には電源電圧 VDD DD2電源発生回路 1 2、図' 1 1には SRAMセルアレー 14と 1 3の接続図を示す。図 1 2には、もう 1つの形態として他の書モニター回路を示す。

図 8は、書き込みマージンモニター回路を、 S RAMセルの電 AMの制御に用いた場合のプロック構成を示す図である。本実施セルの高電源 VDD— S RAMとして、電源電圧 VDDと第 2の 2とを切り換え供給する実施例である。書き込みマージンモニタ電源発生回路 1 2、 00選択器1 3及び SRAMセルアレー 1 る。電源電圧 VDDと書き込みマージンモニター回路 1 1の出力回路 1 1を示す。モニター回路 1 1に印加される電圧を SRAM じ条件とするために、 PMOS トランジスタ P 1，、 P 2 ' のソー OS トランジスタ N2" のゲート端子に電源電圧 VDD 2を接続構成は実施例 1の書き込みマージンモニタ一回路 1と同様であり様であることから詳細な説明は省略する。

図 10は、電源電圧 VDD 2を発生する VDD 2電源発生回路示す。抵抗素子 R 1と定電流源 I 1とで、安定動作のために必要ジン WM1 (=R 1 x 1 1) を決定し、参照電位 V r e f として -WM1) を出力する。オペアンプ OP 2、定電流源 1 3、 PM タ P 30は、書き込みマージンモニター回路 2の出力 Vo u tが e f と等しくなるように電源電圧 VDD 2を発生する。

図 1 1には、 SRAMセルアレー 14と VDD選択回路 1 3を操作時にモード選択信号 VDD— S e 1 e c tは " 0" であり、ジスタ P 20がオンする。これにより、 SRAMセルアレー 14 — S R AMへ電源電圧 V D Dが供給される。書き込み操作時に VDD_S e 1 e c tは " 1" であり、 CMOSインバータ I V 力して PMOS トランジスタ P 21がオンする。これにより、 S 一 14の高電源 VDD— SRAMへ電源電圧 VDD 2が供給され書き込み操作時には、 SRAMセルアレー 14の高電源 V'DD 源電圧 VDD 2が供給される。電源電圧 VDD 2は電源電圧 VD マージン WM1低い電圧である。そのため書き込み時に負荷トラ流れる電流 I p 1は小さな電流となり、書き込みが高速に行われ本実施例においては、 SRAMセルアレーの高電源電圧として D、 VDD 2を切り換える構成とする。書き込み時には SRAM 電源電圧として、電源電圧 VDDより書き込みマージン WM1の源電圧 VDD 2が供給される。書き込み時に電源電圧 VDD 2と速に安定動作できる半導体記憶装置が得られる。

[実施例 3 ]

本発明の実施例 3について図 1 3〜1 5を参照して説明する。込みマージンモニター回路 1 1と VDD 2電源発生回路 1 2とを例である。図 1 3は、書き込みマージンモニター雩源発生回路セルの高電源 VDD— S RAMの制御に用いた場合のブロック構る。図 14に書き込みマージンモニター電源発生回路図、図 1 の形態として他の書き込みマージンモニター電源発生回路図を図 14に示す書き込みマージンモニターノ電源発生回路 3 1はみマージンモニター回路 1 1と、図 10の電源発生回路 1 2を合き込みマージンモニター回路部においては、模擬回路を構成して, タ N3，のゲート入力として参照電位 V r e f が直接入力される部においては、オペアンプ〇P 2が省略され、書き込みマージンのオペアンプ OP 1の出力 V o u t力トランジスタ P 30のゲートランジスタ P 30が制御されることで電源電圧 VDD 2が出力トランジスタ N3，のゲ ^トには参照電位 V r e f が入力され 1，と、インバータ I V 1の出力 V 2 ' とを入力されるオペアン Vo u tが電源発生回路のトランジスタ P 30のゲートに入力さプ OP 1の出力 Vo u tが入力された電源発生回路部では電源電 OS トランジスタ P I，のゲートには基板電位 GNDが供給されランジスタ P 1，の電位が基板電位 GNDとなるために PMOS 1 ' の電流は若干増えることになる。しかし参照電位 V r e f を素子 R 1の値を若干小さくすることで誤差は補正可能である。定削除されたことで低電力化が可能である。

本実施例においては、 SRAMセルアレーの高電源電圧として、 D、 VDD 2を切り換える構成とし、その書き込みマージンモニ源発生回路を合体して構成する。実施例 2と同様に書き込み時にアレーの電源電圧として、電源電圧 VDDより書き ¾みマージン源電圧 VDD 2が供給される。書き込み時に電源電圧 VDD 2と速に安定動作できる半導体記憶装置が得られる。

[実施例 4 ]

本発明の実施例 4について図 1 6〜20を参照して説明する。源電圧を切り換える実施例である。図 16は、書き込みマージン S RAMセ'ルの低電源 VS S S RAMの制御に用いた場合のブ示す。図 1 7に、低電源 VS S— SRAMを制御した場合の書き二ター回路 21を示す。図 18は、低電源電圧 VS S 2を発生す生回路の構成例を示す。図 1 9は、 SRAMセルアレーと VS S 0には、書き込みマージンモニター回路のもう一つの形態をす。図 1 6は、書き込みマージンモニター回路 21を、 S RAMセ S— S RAMの制御に用いた場合のプロック構成を示す図である。 SRAMセルに対しアクセスモードに応じて、低電源電圧として S— SRAMに低電源電圧（基板電位） GNDと低電源電圧 VS て SRAMセルアレー 24の低電源 VS S— SRAMへ供給する。図 1 7に、低電源 VS S— SRAMを制御した場合の書き込み一回路 2 1を示す。書き込みマージンモニター回路 2 1に印加さ AMセルアレーと同じ条件とするこめに、 NMOS トランジスタソース端子に電源電圧 VS S 2を接続する。他の構成、動作は図ことからその説明は省略する。

図 1 8は、電源電年 VS S 2を発生する VS S 2電源発生回路示す。抵抗素子 R 1 と定電流源 I 1とで、安定動作のために必要ジン WM1 (=R 1 X I 1 ) を決定し、参照電位 V r e f として 1を出力する。オペアンプ OP 2、定電流源 I 2、 NMO S トラは、書き込みマージンモニター回路 2 1の出力 V o u tが、参照等しくなるように電源電圧 VS S 2を発生する。電源電圧 VS S NDよりを高い電圧となる。

図 1 9は、 S R AMセルァレー 24と V S S選択回路 2 3を示作時にモー¹ド選択信号 VS S、 S e 1 e c tは " 0" てあり、 C タ I V 2は "1" を出力する。 NMOS トランジスタ N 20がオセルの電源 VS S— SRAMへ基板電位 GNDが供給される。書はモード選択信号 VS S— S e 1 e c tは " 1" であり、 NMO N2 1がオンする。これにより、 S RAMセルの電源 VS S— S 圧 VS S 2が供給される。

図 20に書き込みマージンモニター回路 2 1のもう一つの形態の回路から、ノード V2" の電位を生成するトランジスタ N 2"、た構成である。 PMO S負荷トランジスタ P 1，のゲートには電 SRAMセルアレーの低電源として、基板電源 GNDより書き込 1に相当分だけ高い電源電圧 VS S 2が供給される。書き込み時 S S 2とすることで、高速に安定動作できる半導体記憶装置が得 [実施例 5 ]

本発明の実施例 5について図 2 1〜23を参照して説明する。例 4の書き込みマージンモニター回路 21と VS S 2電源発生回させた実施例である。，図 2 1は、書き込みマージンモニター電を S RAMセルの電源 V S S— S RAMの制御に用いた場合の全図を示す。図 22に書き込みマージンモター電源発生回路 4 もう 1つの形態として他の書き込みマージンモニター電源発生図 21は、書き込みマージンモニター Z電源発生回路 41を S 源 VS S— SRAMの制御に用いた場合のブロック構成図を示す。ジンモニター電源発生回路 4 1、 VS S 2電源発生回路 23、レー 24から構成される。

図 18の VS S 2電源発生回路において、オペアンプ〇P 2は、と書き込みマージンモニター回路 21の出力 Vo u tとが等しく電圧 VS S 2を制御する。従って図 22に示す書き込みマージン発生回路 4 1においても、参照電位 V r e f を NMO S トランジートに直接入力し、オペアンプ OP 1の出力は NMOS トランジート端子に入力される。この構成により、参照電位 V r e f と書モニター回路部の出力 Vo u tとが等しくなるように電源電圧 V る。書き込みマージンモニターノ電源発生回路 41は、書き込み一回路と、電源発生回路を合体することでオペアンプ O P 2を省本実施例においては、 SRAMセルアレーの低電源として、低電位） GND、低電源電圧 VS S 2を切り換える構成とする。書 RAMセルアレーの低電源として、基板電源 GNDより書き込みに相当分だけ高い電源電圧 VS S 2が供給される。書き込み時に S 2とすることで、高速に安定動作できる半導体記憶装置が得ら以上本願発明を実施例に基づき具体的に説明したが、本願発明限定されるものではく、その要旨を逸脱しない範囲で種々変更はいうまでもない。 -

Claims

請求の範囲

1 半導体記憶装置において、書き込み操作時に S R AMセの電位を放電させるアクセストランジスタに流れる電流と、前記負荷トランジスタに流れる電流とが等しくなるように、前記負荷前記アクセストラン、:？スタとをそれぞれ模した複製負荷トランジセストランジスタとを直列接続した模擬回路を有した書き込みマ回路を備えたことを特徴とする半導体記憶装置。一

2 前記書き込みマージンモニター回路はさらに、第 2の複スタと、複製ドライブトランジスタから構成された複製インバ一アンプとを備え、前記複製インバータ回路は前記模擬回路からのを入力されて第 2の出力信号を出力し、前記オペアンプは前記第記第 2の出力信号を入力され：前記書き込みマージンモニター回ある前記オペァンプの出力信号は前記複製ァクセストランジスタして出力することを特徴とする請求項 1に記載の半導体記憶装置。

3 前記第 1の出力信号の電圧が、前記 S R AMセルを ¾成された第 1及び第 2インバータの閾値電圧と等しいことを特徴と記載の半導体記憶装置。

4 前記複製負荷トランジスタと前記第 2の複製負荷トラン 5 前記複製負荷トランジスタのゲートには、第 2の複製アスタと第 2の複製ドライブトランジスタとを直列接続された節点が入力されることを特徴とする請求項 2に記載の半導体記憶装置。

6 前記複製負荷トランジスタのゲートには、低電源電圧がを特徴とする請求項 2に記載の半導体記憶装置。

7 前記半導体記憶装置は、さらに電源発生回路と、電源選択書き込み時には前記電源発生回路により発生された第 2の高電源低電源電圧を前記電源選択回路により切換え、前記 S R AMセル給することを特徴とする請求項 1に記載の半導体記憶装置。

8 前記電源発生回路は、高電源電圧からマージン電圧分低圧と、前記書き込みマージンモニター回路からの出力電圧と、をアンプの出力により出力トランジスタを制御することで前記第 2 前記第 2の低電源電圧を出力することを特徴とする請求項 7に記

9 前記書き込みマージンモニター回路はさらに、第 2の複スタと、複製ドライブトランジスタから構成された複製インバーアンプと、電源発生回路とを備え、前記複製インバータ回路は前の第 1の出力信号を入力されて第 2の出力信号を出力し、前記オ第 1出力信号と前記第 2の出力信号を入力され、前記電源発生回導体記憶装置。

1 1 前記複製インバータ回路の電源として、前記第 2の高電源電圧、又は高電源電圧及び前記第 2の低電源電圧のいずれかとを特徴とする請求項 9に記載の半導体記憶装置。

1 2 前記半導体記憶装置は、さらに電源選択回路を備え、前記第 2の高電源電圧又は第 2の前記低電源電圧を前記電源選択え、前記 S R AMセルの電源として供給することを徴とする請半導体記憶装置。

1 3 半導体記憶装置の電源制御方法において、前記半導体 AMセルを構成する負荷トランジスタとアクセストランジスタを複製負荷トランジスタと複製アクセストランジスタとからなる模模擬回路かちの出力を入力と¹ Tる第 2の複製負荷トランジスタとランジスタからなる複製ィンバータ回路と、前記模擬回路及び前タ回路からのそれぞれの出力を入力されるオペアンプと、前記オにより第 2の高電源電圧又は第 2の低電源電圧を発生させる電源源選択回路とを備え、該電源選択回路は書き込み命令を入力'され AMセルの電源として前記第 2の高電源電圧及ひ低電源電圧、又ぴ前記第 2の低電源電圧のいずれかを供給することを特徴とするの電源制御方法。、