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WO2007037496A9 - 半導体記憶装置及びその電源制御方法 - Google Patents

半導体記憶装置及びその電源制御方法

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Publication number
WO2007037496A9
WO2007037496A9 PCT/JP2006/319812 JP2006319812W WO2007037496A9 WO 2007037496 A9 WO2007037496 A9 WO 2007037496A9 JP 2006319812 W JP2006319812 W JP 2006319812W WO 2007037496 A9 WO2007037496 A9 WO 2007037496A9
Authority
WO
WIPO (PCT)
Prior art keywords
power supply
supply voltage
circuit
transistor
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2006/319812
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English (en)
French (fr)
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WO2007037496A1 (ja
Inventor
Kouichi Takeda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to US12/067,265 priority Critical patent/US7872927B2/en
Priority to JP2007537764A priority patent/JP4924838B2/ja
Publication of WO2007037496A1 publication Critical patent/WO2007037496A1/ja
Publication of WO2007037496A9 publication Critical patent/WO2007037496A9/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type

Definitions

  • the present invention relates to a semiconductor memory device, and keeps a write margin constant.
  • the present invention relates to a semiconductor memory device that operates at ultra-high speed, low voltage, and voltage by controlling the power supply of the M cell to realize a stable write operation.
  • SRAM Static Random Access Memory
  • CMOS complementary metal oxide semiconductor
  • the NMOS access transistor N 3 and N 4 When accessed and the node wire WL is at high potential, the NMOS access transistor N 3 and N 4 conduct. At this time, the data stored in the storage nodes V 1 and V 2 is output to the bit lines BL and ZBL charged at a high potential, so that the memo is read. In addition, according to the write data, one bit line is discharged to a low potential, and the data is input from the bit lines BL and / BL to the storage nodes V 1 and V 2 to perform the memory write operation.
  • a typical example of a memory element composed of CMO S gates is a CMO S latch circuit.
  • the CMOS latch circuit inserts the CMO S switch into the CMOS inverter loop and disconnects the CMO Sinvertarse during the write operation, so that the write input terminal becomes a high-impedance state and realizes a stable write operation.
  • the CMO S switch for cutting the inverter loop is omitted to reduce the area. Instead, the two write nodes V 1 and V 2 of the CMO S inverter loop can be written without putting the write input in a high impedance state by providing complementary inputs through the NMO S access transistors N 3 and N 4. Enable operation. At this time, it is a condition for stable writing operation that the driving capability of the NM0S access transistors (N 3 and N 4) is larger than the driving capability of the PMOS load transistors (1 and 2).
  • Non-Patent Document 1 K. Zhang et. Al., "A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-Based Dynamic Power Supply," ISSCC Dig. Tech. Papers, pp. 474 -475, Feb. 2005) took measures to alleviate the write operation conditions. As shown in FIG. 11 to be described later, the gate-source voltage Vgs of the PMOS load transistor is reduced and negatively reduced by slightly lowering the power supply connected to the source terminal of the PMOS load transistor only during the write operation. The driving capability of the load transistor is reduced. As a result, the drive capability of the NMOS access transistors (N3 and N4) becomes larger than the drive capability of the PMOS load transistors (P 1 and P 2), and a stable write operation is achieved.
  • Non-Patent Document 2 (M. Yamaoka et. Al., "Low-Power Embedded SRAM Modules with Expanded Margins for Writing, ISSCC Dig. Tech. Papers, pp. 480-481, Feb. 2005)
  • the power supply V s sm and the substrate potential GND connected to the source terminal of the NMO S drive transistor (N 1 and N 2).
  • Non-Patent Documents 1 and 2 satisfy the write operation condition by controlling the SRAM cell power supply and reducing the drive capability of the load transistor. However, if power supply control is performed more than necessary, the write time required to charge one of the storage nodes of the SRAM cell from a low potential to a high potential will be significantly increased, and the time required to control the SRAM cell power supply will be increased. There are increasing problems.
  • the present invention has been made to remedy the above-described problems, and outputs a write margin as a control amount in order to perform optimum power control when controlling the SRAM cell power during a write operation. It relates to a monitor circuit that can be used.
  • the purpose of the present application is to provide a semiconductor memory device capable of ultra-high-speed operation or ultra-low power operation by controlling the power supply so that a stable write operation can be achieved without significantly increasing the write time in the SRAM cell. Is to provide.
  • the semiconductor memory device of the present invention is configured such that the current flowing through the access transistor that discharges the potential of the storage node of the SRAM cell during a write operation is equal to the current flowing through the load transistor of the SRAM cell.
  • a write margin monitor circuit having a simulation circuit in which a duplicate load transistor and a duplicate access transistor each simulating the access transistor are connected in series.
  • the write margin monitor circuit further includes a second replication load transistor, a replication inverter circuit composed of a replication drive transistor, and an op amp.
  • the circuit receives the first output signal from the simulation circuit and outputs a second output signal, and the operational amplifier can receive the first output signal and the second output signal, and the write margin
  • the operational amplifier output signal which is the output signal of the monitor circuit, is output as the gate voltage of the duplicate access transistor.
  • the voltage of the first output signal is equal to the threshold voltage of the first and second inverters connected in a loop constituting the SRAM cell.
  • the duplicate load transistor and the second duplicate load transistor are a load transistor that constitutes the SRAM cell
  • the duplicate access transistor is an access transistor that constitutes the SRAM cell.
  • the duplicate drive transistor is characterized in that it is composed of transistors having the same characteristics as the drive transistor constituting the SRAM cell.
  • the gate of the replication load transistor is An output signal from a node in which the second duplicate access transistor and the second duplicate drive transistor are connected in series is input. '.
  • a low power supply voltage is input to the gate of the duplicate load transistor.
  • the semiconductor memory device of the present invention further comprises a power supply generation circuit and a power supply selection circuit, and at the time of writing, the second high power supply voltage or the second low power supply voltage generated by the power supply generation circuit is used as the power selection circuit. And is supplied as a power source for the SRAM cell. .
  • the power supply circuit outputs a reference voltage obtained by reducing a margin voltage from a high power supply voltage and an output voltage from the write margin monitor circuit by an output of an operational amplifier.
  • the second power supply voltage or the second low power supply voltage is output by controlling the power supply.
  • the write margin monitor circuit further includes a second duplication load transistor, a duplication inverter circuit composed of a duplication drive transistor, an operational amplifier, and a power generation circuit
  • the duplication inverter circuit receives the first output signal from the simulation circuit and outputs a second output signal
  • the operational amplifier receives the first output signal and the second output signal
  • the generation circuit outputs a second high power supply voltage or a second low power supply voltage by controlling an output transistor according to an output signal from the operational amplifier. ..
  • the semiconductor memory device of the present invention is characterized in that a reference voltage obtained by reducing a margin voltage from a high power supply voltage is input to the gate of the duplicate access transistor.
  • either the second high power supply voltage and the low power supply voltage, or the high power supply voltage and the second low power supply voltage are supplied as the power supply of the duplicate inverter circuit. It is characterized by that.
  • the semiconductor memory device of the present invention further includes a power supply selection circuit, and switches the second high power supply voltage or the second low power supply voltage by the power supply selection circuit and supplies it as a power supply for the SRAM cell at the time of writing. It is characterized by.
  • a power supply control method for a semiconductor memory device wherein the semiconductor memory device includes a simulation circuit including a replication load transistor and a replication access transistor each having a load transistor and an access transistor constituting a SRAM cell, and the simulation circuit A duplication inverter circuit composed of a second duplication load transistor and duplication drive transistor that receive the output from the circuit, an operational amplifier that receives the respective outputs from the simulation circuit and the duplication inverter circuit, and A power supply generation circuit for generating a second high power supply voltage or a second low power supply voltage by an output; and a power supply selection circuit.
  • the power supply selection circuit supplies power to the SRAM cell when a write command is input.
  • the second high power supply voltage and the low power supply voltage are further used as power supplies for the duplicate inverter circuit.
  • any one of a high power supply voltage and the second low power supply voltage is supplied.
  • FIG. 1 is a circuit diagram of a conventional 6, transistor SRAM cell
  • Figure 2 is a circuit diagram of a conventional 7-transistor SRAM cell.
  • Figure 3 is a circuit diagram of a conventional 8-transistor SRAM cell.
  • Fig. 4 is a waveform diagram of the write operation in the SRAM cell of Fig. 1.
  • FIG. 5 is an explanatory diagram for explaining the essential conditions for performing a stable write operation in the SRAM cell of FIG.
  • Fig. 6 is a circuit diagram of a write margin monitor circuit.
  • Figure 7 is a circuit diagram of the operational amplifier that composes the write margin monitor circuit.
  • Figure 8 is an overall block diagram when the write margin monitor circuit is applied to control the power supply VDD—SRAM of the SRAM cell in Example 2.
  • ⁇ ' Figure 9 shows the write margin in Example 2.
  • FIG. 10 is a circuit diagram of the VDD 2 power generation circuit 1 2 that generates the power supply voltage VDD 2 in the second embodiment.
  • Fig. 11 is a connection diagram of SRAM cell array 14 and VDD selection circuit 13 in Example 2.
  • FIG. 12 is a circuit diagram of another form of the write margin monitor circuit 11 according to the second embodiment.
  • 1 5 1 is a circuit diagram showing another form of embodiment the write margin Ru put 'the third power supply generating circuit 3 1,
  • Figure 16 shows the entire block diagram when the write margin monitor circuit 21 is applied to control the SRAM cell power supply VS S'—SRAM in Example 4.
  • FIG. 17 is a circuit diagram of the write margin monitor circuit 21 according to the fourth embodiment.
  • FIG. 18 is a circuit diagram of the VSS 2 power generation circuit 22 that generates the power supply voltage VSS 2 in the fourth embodiment.
  • Figure 19 is a connection diagram of SRAM cell array 24 and VSS selection circuit 23 in Example 4.
  • FIG. 20 is a circuit diagram of another form of the write margin monitor circuit 21 in the embodiment 4.
  • Figure 21 shows the overall block diagram when the write margin power supply generation circuit 41 is applied to control the SRAM cell power supply VS S_S RAM in Example 5. Yes,
  • FIG. 22 is a circuit diagram of the write margin / power generation circuit 41 in the fifth embodiment.
  • FIG. 23 is a circuit diagram showing another embodiment of the write merge power supply generation circuit according to the fifth embodiment.
  • FIG. 24 is an explanatory diagram of the conventional write margin improvement method 2.
  • a write margin monitor circuit of the present invention and a power generation circuit for controlling a memory cell power source according to the output value will be described in detail with reference to the drawings.
  • FIGS. FIG. 1, FIG. 2, and FIG. 3 show known memory cell circuits each composed of 6 transistors, 7 transistors, and 8 transistors, to which the margin monitor circuit and power supply control method of the present invention can be applied.
  • An operation waveform diagram for explaining the write operation in the SRAM cell of FIG. 1 is shown in FIG. 4, and an explanatory diagram for explaining the essential conditions for performing a stable write operation is shown in FIG. Fig. 6 shows a circuit diagram of the write margin monitor, and Fig. 7 shows a circuit diagram of an operational amplifier constituting the write margin monitor circuit. .
  • the two NMOS access transistors N3 and N4 connected to each storage node are turned on together, and the bit connected to one NMOS access transistor is connected.
  • the control transistor N 5 is inserted between the PMO.S load transistor P 2 and the NMO S drive transistor N 2. Further, the first line is separated into a write line WL used for writing and reading and a write-only line WW L dedicated to writing. This control transistor N5 is made non-conductive at the time of writing, and it becomes easier to write because the storage node V2 quickly rises to "1". ⁇
  • the SRAM cell in Fig. 3 has read transistors N6 and N7.
  • the pit line is separated into WB L for writing, ZWB L for writing, and RB L for reading.
  • the word lines are separated into a read word line RWL used for reading and a write word line WWL used for writing. It will be easily understood that the rewriting of data in these SRA M cells is performed in the same way as the 6-transistor SRA1V [cell.
  • Figure 4 shows the operating waveforms to explain the write operation in the SRAM cell of Figure 1.
  • the word line WL is activated to “1” and the bit line B is discharged to “0”
  • the storage node V I is discharged from “1” to “0”.
  • the PMOS load transistor P 2 is turned on, and the storage node 2 “0” is charged to “1”.
  • the write operation is completed when the storage node becomes V 2 force S "1".
  • FIG. 1 An explanatory diagram of this writing operation is shown in FIG.
  • the prerequisite for a stable write operation is that the drive current I—N 3 of the NMOS access transistor N 3 when discharging the storage node VI is greater than the drive current I—P 1 of the PMOS load transistor P 1 It ’s big. Therefore, the gate potential of the NMOS access transistor N3 is controlled so that I_N3 is equal to I—P1, and the difference from the gate potential Vout when the drive current against the power supply voltage VDD is balanced is calculated. Defined as a write margin.
  • FIG. 6 shows the write margin monitor circuit 1 that generates the potential V out corresponding to the write margin.
  • the write margin monitor circuit 1 includes transistors N 2 ′′ and 4 ′′, transistors P l ′ and N 3 ′, transistors P 2 ′ and N 2 ′, and an operational amplifier OP 1.
  • the drain, source, and gate of transistor N 2 "are connected to output node V 2", substrate potential GND, and power supply VDD, respectively.
  • the drain, source, and gate of transistor N4 “are connected to power supply VDD, output node V2", and power supply VDD, respectively.
  • the source, drain, and gate of transistor P 1 ' are connected to power supply VDD, output node VI', and output node V 2 ".
  • the drain, source, and gate of transistor N 3 ' are each output node VI'; Ground potential GND, operational amplifier O Connected to the output node Vout of P1.
  • the source, drain, and gate of transistor P 2 ' are connected to power supply VDD, output node V2', and output node V 1 ', respectively.
  • the drain, source, and 'gate of transistor N 2' are connected to output node V 2 'ground potential GND and output node VI', respectively.
  • Transistor ⁇ 2 ' ⁇ and transistor N2' constitute CMOS inverter I V 1.
  • the margin monitor circuit 1 is composed of these transistors and an operational amplifier OP 1 that receives the outputs V 1 and V 2 and outputs an output V output. .
  • the PMOS transistors P 1 ′ and P 2 ′ are composed of transistors having the same conditions (threshold voltage and applied voltage) as the PMOS load transistors P 1 and P ′ 2 constituting the SRAM cell.
  • NMOS transistors N 2 'and N 2 are transistors with the same conditions as NMOS drive transistors N 1 and N2 that make up the SRA M cell.
  • NMOS transistors N 3' and N 4" are SR AM cells.
  • the NM OS access transistors N3 and N4 are composed of transistors with the same conditions. In this way, by setting the transistors that make up the monitor circuit to the same conditions as the transistors that make up the SRAM cell, the monitor circuit simulates the state at the time of writing to the SRAM cell.
  • the power supply voltage VDD and the word line level are VDD. Since the gate potential of the SRAM cell transistors N4 and N2 is both the power supply VDD at the start of the write operation, the power supply VDD is supplied as the gate potential of the transistors N4 "and N2". Transistors N 4 "and N 2" on the bit line ZBL side are turned on, and output V2 "is output to the gate of PMOS transistor P 1 '.
  • the PMOS transistor P 1 'that generates the drive current I—P 1 and the NMOS transistor N 3 ′ ⁇ that generates the drive current I—N 3 are connected together by the gate of this output V 2 ”.
  • the node is the output node V 1 whose potential increases or decreases depending on the drive current of the transistors P 1 ′ and N 3 ′ .
  • the circuit formed by the PMOS transistor P 1 ′ and the NMOS transistor N3 ′ is an SRAM cell. This is called a simulation circuit because it can monitor the stable operation condition of the write of the CMOS inverter I VI receives the output node VI. 'As the input and outputs the output node V 2'. , Output " ⁇ " do VI 'and V2' are input, and V out is output to control the gate potential of transistor N3 '.
  • the operational amplifier OP 1 includes NMOS differential transistors N 1 1 and N.1 2, transistors P ll and P 12 that form a PMOS current mirror, and an NMOS current source transistor N 10 Consists of.
  • the operational amplifier OP 1 is not limited to the configuration shown in Fig. • 7. For example, a configuration in which the polarity of the transistor is inverted is also possible.
  • the operational amplifier OP 1 controls the gate potential V out of the NMOS transistor N 3 ′ so that the potential at the node V I ′ converges near the logic threshold of the CMO S inverter I V 1. 'Consequently, the difference between VDD of the power supply voltage and the third order o u t' is obtained as the write margin.
  • the transistor that determines each node voltage of the write margin monitor circuit 1 is assumed to be a transistor equivalent to the transistor constituting the SRAM cell. Therefore, the write margin monitor circuit 1 is an SRAM cell replica circuit, and reproduces each node voltage at the time of SRAM cell writing.
  • the drive current I_P 1 of the PMO S transistor P 1 'and the drive current I—N 3 of the NMO.S transistor N 3' are written by the output of the operational amplifier. Are controlled equally.
  • the gate voltages of the transistors N4 "and N2" are set to the power supply VDD.
  • the gate potential of the transistor N 2 is the storage node V 1, which is reduced from the power supply VDD, the output node V ′′ is increased, and the drive current of the transistor P 1 ′ is reduced.
  • the circuit corresponds to the worst state at the beginning of writing. In this embodiment, it is possible to obtain a write margin monitor circuit that outputs the minimum voltage Vout of the node line that enables writing.
  • the condition under which data can be written is as follows: NM ⁇ S access transistor N 3 drive current when discharging storage node V 1 I — N 3 force PMO S load transistor, from star P 1 drive current I — P 1 It is also big.
  • the transistor of the write margin monitor circuit is composed of the same transistor as that of the SRAM cell.
  • the potential Vout of the grid line where the drive current I—N3 and the drive current I—P1 become equal is obtained, and the difference between the power supply VDD and the potential Vout is obtained as the write gin.
  • FIG. 8 is a diagram showing an entire block when the write margin monitor circuit 1 is used to control the power supply V DD_S RAM of the S.R AM cell.
  • Figure 9 shows the write margin monitor circuit 1 1
  • Figure 10 shows the power supply voltage VDD 2 V DD 2 power supply generation circuit 1 2
  • Figure '11 shows the SRAM cell array 14 and VDD selection circuit
  • FIG. 1 3 shows the connection diagram.
  • Figure 12 shows another write margin monitor circuit in another form.
  • FIG. 8 is a diagram showing a block configuration when the write margin monitor circuit is used for controlling the power supply VDD-S RAM of the S RAM cell.
  • the power supply voltage VDD and the second power supply voltage VDD 2 are switched and supplied as the high power VDD-S RAM of the SRAM cell. It consists of a write margin monitor circuit 1 1, a power generation circuit 1 2 VDD selector 1 3, and an SRAM cell array 14.
  • the power supply generation circuit 1 2 generates the second power supply voltage VDD 2 so that the write margin, which is the difference between the power supply voltage VDD and the output V output of the write margin monitor circuit 1 1, is always constant.
  • the VDD selector 13 selects the power supply voltage VDD 2 and the power supply voltage VDD according to the access mode and supplies them to the high power supply V DD—SRAM of the SRAM cell array 14. At this time, the power supply voltage VDD 2 is similarly supplied to the write margin monitor circuit 11 which is the replication power of the SRAM cell.
  • Figure 9 shows the write margin monitor when the high power VDD S RAM is controlled. Circuit 1 is shown. In order to make the voltage applied to the monitor circuit 1 1 the same condition as the SRAM cell array, supply voltage VDD 2 to the source terminal of PMOS transistors P 1 'and P 2' and the gate terminal of NM OS transistor N 2 " The other configuration is the same as that of the write margin monitor circuit 1 of the first embodiment, and the operation thereof is also the same, and thus detailed description thereof is omitted.
  • FIG. 10 shows a configuration example of the VDD 2 power generation circuit 1 2 that generates the power supply voltage VDD 2.
  • the operational amplifier OP 2, constant current source I 3, and PMOS transistor P 30 generate the power supply voltage VDD 2 so that the output V output of the write margin motor circuit 2 becomes equal to the reference potential V re f.
  • Figure 11 shows the SRAM cell array 14 and VDD selection circuit 13.
  • the mode selection signal VDD—S e 1 e c t is “0.”, and the PMOS transistor P 20 is turned on.
  • the power supply voltage VDD is not supplied to the high power supply VDD—SRAM of the SRAM cell array 14.
  • the mode selection signal VDD—S e. 1 e c t is “1”
  • the CMOS inverter I V2 outputs “0”
  • the PMOS transistor P 21 is turned on.
  • the power supply voltage VDD2 is supplied to the high voltage VDD-SRAM of the SRAM cellar 14.
  • the power supply voltage VDD 2 is supplied to the high power supply VDD—SRAM of the SRAM cell array 14.
  • the power supply voltage VDD 2 is lower than the power supply voltage VDD by writing WM1. Therefore, the current I p 1 flowing through the load transistor P 1 during writing becomes a small current, and the effect that writing is performed at high speed is obtained.
  • Figure 12 shows another form of the write margin monitor circuit 11.
  • the potential at node V2" becomes the substrate potential GND, so the output potential Vout becomes slightly higher.
  • the error can be corrected by slightly reducing the value of the resistance element R 1 of the VDD 2 generation circuit.
  • the power can be reduced by removing one constant current path.
  • the power supply voltages VDD and VDD2 are switched as the high power supply voltage of the SRAM cell array.
  • the power supply voltage VDD 2 lower in potential difference of the write margin WM 1 than the power supply voltage VDD is supplied.
  • FIGS. A third embodiment of the present invention will be described with reference to FIGS.
  • the write margin monitor circuit 1 1 and VDE) 2 power generation times 2 are combined.
  • Figure 13 shows the block configuration when the write margin monitor source generation circuit 31 is used to control the SRAM cell high power supply VDD—SRAM.
  • Figure 14 shows the write margin monitor-Z power supply generation circuit diagram, and
  • Figure 15 shows another write margin monitor power supply generation circuit diagram as another form.
  • the write margin monitor circuit 1 1 shown in FIG. 14 combines the write margin monitor circuit 11 shown in FIG. 9 and the power generation circuit 12 shown in FIG.
  • the reference potential V re f is directly input as the gate input of the transistor N3 'that constitutes the simulation circuit.
  • the operational amplifier OP 2 is omitted, and the output output of the operational amplifier OP 1 in the write margin monitor circuit section is input to the gate of the transistor P 30.
  • the power supply voltage VDD 2 Is output.
  • the reference potential V r e f is input to the gate of the transistor N 3 ′.
  • the output of the operational amplifier OP 1 receives the output V 1 ′ and the output V 2 ′ of the inverter I V 1.
  • V o u t is input to the gate of the transistor P 30 in the power generation circuit.
  • the power supply generation circuit section to which the output Vo u t of the op amp OP 1 is input generates the power supply voltage VDD2.
  • the power supply voltage VDD 2 is controlled so that V o u t becomes equal.
  • the monitor power supply generation circuit 31 can combine the write margin monitor circuit and the power supply generation circuit to omit the op-amp OP2.
  • FIG. 15 Another form of the power generation circuit 31 shown in FIG. 15 is a configuration in which the transistors N2 "and N4" that generate the potential of the node V2 "are omitted. Instead, PM The substrate potential GND is supplied to the gate of the OS transistor P 1 '. Since the potential of the PMOS transistor P 1 ′ becomes the substrate potential GND, the current of the PMOS transistor P 1 ′ slightly increases. However, the error can be corrected by slightly reducing the value of the resistive element R 1 that generates the reference potential Vr ef. Power consumption can be reduced by removing one constant current path.
  • the power supply voltages VDD and VDD2 are switched as the high power supply voltage of the SRAM cell array, and the write margin monitor circuit and the power generation circuit are combined.
  • the power supply voltage VDD 2 lower than the power supply voltage VDD by the write margin WM1 is supplied as the power supply voltage of the SRAM cell array. With the power supply voltage VDD 2 at the time of writing, a semiconductor memory device capable of stable operation at high speed can be obtained.
  • FIGS. 1 6- shows a-locked configuration diagram of a case where a write margin monitoring circuit for the control of low power VSS- S RAM of S RAM cell 1 Le.
  • Figure 17 shows the write margin monitor circuit 21 when the low power supply VS S_S RAM is controlled.
  • Figure 18 shows a configuration example of the VSS power supply generation circuit that generates the low power supply voltage VSS2.
  • Figure 19 shows an SRAM cell array and VSS selection circuit, and
  • Figure 20 shows another form of a write margin monitor circuit.
  • FIG. 16 is a diagram showing a block configuration when the write margin monitor circuit 21 is used to control the low power supply VSS_SRAM of the SRAM cell.
  • the low power supply voltage VS S—SRAM is switched between the low power supply voltage (substrate potential) GND and the low power supply voltage VSS 2 according to the access mode. It is an example.
  • the entire block includes a write margin monitor circuit 21, a VSS 2 power generation circuit 22, a VSS selector 23, and an SRAM cell array 24.
  • the VSS 2 power generation circuit 22 generates the power supply voltage VSS 2 so that the write margin, which is the difference between the power supply voltage VDD and the output V out of the write margin monitor circuit 21 is always constant.
  • the VSS selector 23 selects the low power supply voltage VSS 2 and the substrate potential GND as the low power supply voltage according to the access mode.
  • S RAM cell array 24 low power vs s—s RAM supply.
  • Figure 17 shows a circuit 21 for monitoring the write margin when controlling the low power supply VSS—SRAM.
  • the power supply voltage VSS 2 is connected to the source terminals of the NMOS transistors N 2 "and N 2 '. The explanation is omitted because it is the same as FIG.
  • FIG. 18 shows a configuration example of the V S S 2 power generation circuit 22 that generates the power source voltage V S S 2.
  • the operational amplifier O P 2, the constant current source I 2, and the NMOS transistor N 30 generate the power supply voltage V S S 2 so that the output V output of the write margin monitor circuit 21 becomes equal to the reference potential V r e f.
  • the power supply voltage V S S 2 is higher than the substrate potential G ND.
  • FIG. 19 shows the SRAM cell array 24 and the V S S selection circuit 23.
  • the mode selection signal V SS — Se 1 e c t is “0” and the CMO inverter I V2 outputs “1”.
  • the NMOS transistor N 20 is turned on and the substrate potential GN is supplied to the SRAM cell power V S S__S R AM.
  • the mode selection signal V S S—S e 1 e c t is “1”
  • the NMO S transistor N 21 is turned on.
  • the power supply voltage VS S2 is supplied to the power supply V S S—S RAM of the SRAM cell.
  • FIG. 20 shows another form of the write margin monitor circuit 21.
  • the transistors N 2 ′′ and N4 ′′ that generate the potential of the node V 2 ′′ are omitted.
  • the power supply voltage VSS 2 is supplied to the gate of the PMOS load transistor P 1 ′.
  • the output potential V out becomes slightly higher because it becomes the power supply voltage VSS2 instead of the node V2 ", but the error can be corrected by slightly reducing the value of the resistance element R1 of the VSS2 power supply generation circuit. is there.
  • the power can be reduced by removing one constant current path.
  • the substrate potential (low power supply voltage) GND and the low power supply voltage VSS2 are switched as the low power supply voltage of the SRAM cell array.
  • a power supply voltage .VS S 2 higher than the substrate power supply GND by an amount corresponding to the write margin WM 1 is supplied.
  • Embodiment 5 of the present invention will be described with reference to FIGS.
  • the present embodiment is an embodiment in which the write margin monitor circuit 21 and the VSS 2 power generation circuit 22 of the fourth embodiment are combined.
  • Figure 21 shows the overall block configuration diagram when the write margin monitor power generation circuit 41 is used to control the power supply V S S—S RAM of the SRAM cell.
  • Figure 22 shows the write margin motor power generation circuit 41, and
  • Figure 23 shows another write margin monitor power generation circuit 41 as another form.
  • FIG. 21 shows a block diagram when the write margin motor power generation circuit 41 is used to control the SRAM cell power supply VSS-S RAM.
  • the operational amplifier OP 2 controls the power supply voltage VSS 2 so that the potential V r e f and the output V o u t of the write margin monitor circuit 21 are equal. Therefore, also in the write margin monitor Z power generation circuit 41 shown in FIG. 22, the reference potential V ref is directly input to the gate of the NM0 S transistor N 3 ', and the output of the operational amplifier OP 1 is the NMOS transistor ⁇ 30 Is input to the gate terminal. With this configuration, the power supply voltage V S S 2 is controlled so that the reference potential V r e f is equal to the output V output of the write margin monitor circuit unit.
  • the write margin monitor Z power supply generation circuit 41 can omit the operational amplifier OP 2 by combining the write margin monitor circuit and the power supply generation circuit.
  • Another form of the power generation circuit 41 shown in FIG. 23 is a configuration in which the transistors N 2 "and N4" that generate the potential of the node V 2 "are omitted.
  • the potential of the node V2" is the power supply voltage VS S
  • the current of the PMOS transistor P 1 ′ increases slightly, so that the error can be corrected by slightly reducing the value of the resistance element R 1. By eliminating one constant current path, low power consumption is possible.
  • the low power supply voltage (substrate potential) GND and the low power supply voltage VSS2 are switched as the low power supply of the SRAM cell array.
  • the power supply voltage VSS2 that is considerably higher than the substrate power supply GND is supplied to the write margin WM1.
  • a semiconductor memory device capable of stable operation at high speed can be obtained by using the low power supply voltage VSS2 at the time of writing.

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Abstract

書き込み操作時にＳＲＡＭセル電源の制御を行う際、最適な電源制御を行うために制御量として書き込みマージンをモニターし、常に一定書き込みマージンを確保する電源発生回路と、電源選択回路とを備え、書き込み時の電源電圧を切り換える。書き込み時の電源電圧を切り換えることでＳＲＡＭセルにおいて書き込み時間を大きく劣化させることなく安定な書き込み操作が達成され、超高速動作または超低電力動作が可能な半導体記憶装置が得られる。

Description

半導体記憶装置及びその電源制御方法
技術分野 , '■
本発明は半導体記憶装置に関し、 書き込みマージンを一定に保つよ.うに S R A 明
Mセルの電源を制御して、 安定な書き込み操作を実現することで、 超高速、 低電、 圧で動作する半導体記憶装置に関するものである。 '
書 背景技術
近年の半導体装置は大規模化、 高速化とともに、 多くの機能が取り込まれシス テム化されている。 これらの半導体装置は大規模化、 高速化のためにトランジス タを微細化 :して、 動作速度を向上させている。 またシステム化のため CPUをは じめとした各種機能プロックだけでなぐ、 各種の記憶装置が混載されている。 こ れらのシステム LS Iに混載されている記憶装置、 例えばキャッシュメモリ等の 用途で混載されるスタティ ックランダムアクセスメモリ （S RAM: Static Random Access Memory、 以後 SRAMと略称する） においても、 SRAMを構成 するトランジスタを微細化することで、 大規模化や高速動作が進められている。 汎用的な SRAMについて、 図を参照して説明する。 図 1には ρ トランジスタ で構成される S RAMのメモリセル （以後、 SRAMセルと呼称する） を示す。 ワード線 WLが低電位の場合、 二つの CMO S (Complementary Metal Oxide Semiconductor) インバータがループを形成することで、 安定にデータを保持する ことができる。 すなわち、 一方の CMOSインバータは、 記憶ノード V Iを入力 として、 記憶ノード V 1に記憶されたデータの反転データを記憶ノード V 2に出 力し、 他方の CMOSインバータは、 記憶ノード V 2を入力として、 記憶ノード V 2に記憶されたデータの反転データを記憶ノード V 1に出力している。
アクセスされてヮード線 WLが高電位の場合、 NMOSアクセス トランジスタ N 3及び N 4が導通する。 このとき、 記憶ノード V 1及び V 2に記憶されたデー タを高電位に充電されたビット線 B L及び ZB Lに出力することでメモ の読み 出し動作となる。 また、 書き込みデータに従い一方のビット線を低電位に放電し て、 ビット線 B L及び/ B Lから記億ノード V 1及び V 2にデータを入力するこ とでメモリの書き込み動作となる。
CMO Sゲートで構成した記憶素子の中で代表的なものに CMO Sラツチ回路 がある。 CMOSラ チ回路は、 CMO Sスィッチを CMO Sインバータループ 内に挿入し書き込み動作時に CMO Sィンバータルーズを切断することで、 書き 込み入力端子がハイインピーダンス状態となり、 安定よ書き込み動作を実現する。 一方、' S RAMセルでは小面積化のためにインバータループを切断するための CMO Sスィツチが省略される。 その代わりに CMO Sインバータループの 2つ の記憶ノード V 1及び V 2に対して、 NMO Sアクセストランジスタ N 3及び N 4を通して相補の入力を与えることで書き込み入力をハイインピーダンス状態と せずに書き込み動作を可能とする。 この時、 NM〇Sアクセス トランジスタ （N 3及び N 4) の駆動能力が PMOS負荷トランジスタ （ 1及び？ 2) の駆動能 力よりも大きいことが安定に書き込み操作を行うための条件となる。
しかしながら、 90 nm世代以降の SRAMでは、 大規模化や高速動作のため にトランジスタを微細化したことにより トランジスタ駆動能力のバラツキ幅が増 大する問題が顕在化している。 つまり、 NMO Sアクセス トランジスタの駆動能 力が PMO S負荷トランジスタの駆動能力よりも小さくなる可能性が高まってい る。 その結果、 書き込み動作条件が満足されない SRAMセルではデータを書き 込むことができないという問題が生じている。 この問題は、 低電力化のために S RAM全体の電源電圧を低下させた場合にも起こりうる。
この問題に対して、 非特許文献 1 (K. Zhang et. al. , "A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-Based Dynamic Power Supply, " ISSCC Dig. Tech. Papers, pp. 474-475， Feb. 2005) において書き込み動作条件 を緩和する対策が施されている。 後述される図 1 1に示すのと同様に、 PMOS 負荷トランジスタのソース端子に接続される電源を書き込み動作時のみ若干降圧 することで、 PMOS負荷トランジスタのゲート一ソース電圧 Vg sが減少し負 荷トランジスタの駆動能力が減少する。 これにより、 NMOSアクセストランジ スタ （N3及びN4) の駆動能力が PMO S負荷トランジスタの駆動能力 （P 1 及び P 2) よりも大きぐなり安定な書き込み操作が達成される。
また非特許文献 2 (M. Yamaoka et. al. , "Low-Power Embedded SRAM Modules with Expanded Margins for Writing, ISSCC Dig. Tech. Papers, pp. 480-481, Feb. 2005) では、 図 24に示すように、 NMO Sセルトランジスタのリーク電流 削減のために、 ァクセ 'スされない間、 NMO S ドライブトランジスタ （N 1及び N 2).のソース端子に接続される電源 V s smと基板電位 GNDとを切り離す。 S RAMセルのリーク電流で ¾源 V s smは充電され、 基板電位 GNDよりも若 干高い電位に電源 V s s mは収束する。 この電源 V s smは、 オンしている NM OS ドライブトランジスタを通して PMOS負荷トランジスタのゲート端子に印 加される。 従って、 ゲート一ソース V g sが減少して PMOS負荷トランジスタ め駆動能力が減少するため、 非特許文献 1と同様の書き込み動作条件が緩和され る効果がもたらされる。 '
以上のような電源制御を行うことで、 90 nm世代以降の S RAMにおいても 安定な書き込み動作が可能となる。 し力 しながら、 必要以上に電源制御が行われ ると PMO S負荷トランジスタの駆動能力が大きく劣化して、 S RAMセルの記 憶ノードの一方を低電位から高電位まで充電するための書き込み時間が大幅に長 くなるという問題がある。 ' 発明の開示 .
上記したように、 .従来の 6 トランジスタで構成される SRAMセルは微細化、 低電圧化されることで、 負荷トランジスタの駆動能力がアクセス トランジスタの 駆動能力を上回り、 安定に書き込み動作しなくなるおそれがあるという問題があ る。 非特許文献 1、 2では、 SRAMセル電源を制御して、 負荷トランジスタの 駆動能力を減少させることで、 書き込み動作条件を満足させる。 しかしながら、 必要以上に電源制御が行われると、 S RAMセルの記憶ノードの一方を低電位か ら高電位まで充電するための書き込み時間が大幅に長くなり、 S RAMセル電源 の制御に要する時間が増大する問題がある。 本発明は、 上述した問題点を改善するためになされたもの.であって、 書き込み 操作時に S R AMセル電源の制御を行う際、 最適な電源制御を行うために制御量 として書き込みマージンを出力することができるモニタ一回路に係るものである。 本願の目的は、 S R AMセルにおいて書き込み時間を大幅に長くすることなく安 定な書き込み操作が達成されるように電源制御を行うことで、 超高速動作または 超低電力動作が可能な半導体記憶装置を提供することにある。
本発明の半導体記憶装置は、 書き込み操作時に S R AMセルの記憶ノードの電 位を放電させるアクセス トランジスタに流れる電流と、 前記 S R AMセルの負荷 トランジスタに流れる電流とが等しくなるように、 前記負荷トランジスタと前記 アクセス トランジスタとをそれぞれ模した複製負荷トランジスタと複製アクセス トランジスタとを直列接続した模擬回路を有した書き込みマージンモニター回路 を備えたことを特徴とする。
本発明の半導体記憶装置においては、 前記書き込みマージンモニター回路はさ らに、 第 2の複製負荷トランジスタと、 複製ドライブトランジスタから構成され た複製インバータ回路と、 ォ'ぺアンプとを備え、 前記複製インバータ回路は前記 模擬回路からの第 1の出力信号を入力されて第 2の出力信号を出力し、 前記オペ' アンプは前記第 1出力信号と前記第 2の出力信号を入力きれ、 前記書き込みマー ジンモニター回路の出力信号である前記オペアンプめ出力信号は前記複製ァクセ ス トランジスタのゲ一ト電圧として出力することを特徴とする。
本発明の半導体記憶装置においては、 前記第 1の出力信号の電圧が、 前記 S R AMセルを構成するループ接続された第 1及び第 2ィンバータの閾値電圧と等し いことを特徴とする。
本発明の半導体記憶装置においては、 前記複製負荷トランジスタと前記第 2の 複製負荷トランジスタとは前記 S R AMセルを構成する負荷トランジスタと、 前 記複製アクセス トランジスタは前記 S R AMセルを構成するアクセス トランジス タと、 前記複製ドライブトランジスタは前記 S R AMセルを構成するドライブト ランジスタと、 それぞれ同じ特性を有するトランジスタで構成されることを特徴 とする。
本発明の半導体記憶装置においては、 前記複製負荷トランジスタのゲートには、 第 2の複製ァクセストランジスタと第 2の複製ドライブトランジスタとを直列接 続された節点からの出力信号が入力されることを特徴とする。 ' .
本発明の半導体記憶装置においては、 前記複製負荷トランジスタのゲートには、 低電源電圧が入力されることを特徴とする。
本発明の半導体記憶装置は、 さらに電源発生回路と、 電源選択回路とを備え、 書き込み時には前記電源発生回路により発生された第 2の高電源電圧又は第 2の 低電源電圧を前記電 、選択回路により切換え、 前記 S R AMセルの電源として供 給することを特徴とする。 .
本発明の半導体記憶装置においては、 前記電源回路は、 高電源電圧からマージ ン電圧分低下させた参照電圧と、 前記書き込みマージンモニター回路からの出力 電圧と、 を入力されたオペアンプの出力により出力トランジスタを制御すること で前記第 2の電源電圧又は前記第 2の低電源電圧を出力することを特徴とする。 ' 本発明の半導体記憶装置においては、 前記書き込みマージンモニター回路はさ らに、 第 2の複製負荷トランジスタと、 複製ドライブトランジスタから構成され た複製インバータ回路 、 オペアンプと、 電源発生回路とを備え、 前記複製イン バ タ回路は前記模擬回路からの第 1の出力信号を入力されて第 2の出力信号を 出力し、 前記オペアンプは前記第 1出力信号と前記第 2の出力信号を入力され、 前記電源発生回路は前記オペアンプからの出力信号により出力トランジスタを制 御することで第 2の高電源電圧又は第 2の低電源電圧を出力することを特徴とす る。 . . .
本発明の半導体記憶装置においては、 前記複製アクセストランジスタのゲート には、 高電源電圧からマージン電圧分低下させた参照電圧が入力されることを特 徴とする。
本発明の半導体記憶装置においては、 前記複製インバ一タ回路の電源として、 前記第 2の高電源電圧及び低電源電圧、 又は高電源電圧及び前記第 2の低電源電 圧のいずれかが供給されることを特徴とする。
本発明の半導体記憶装置は、 さらに電源選択回路を備え、 書き込み時には前記 第 2の高電源電圧又は第 2の前記低電源電圧を前記電源選択回路により切換え、 前記 S R AMセルの電源として供給することを特徴とする。 本発明の半導体記憶装置の電源制御方法は、 前記半導体記憶装置は S R AMセ ルを構成する負荷トランジスタとアクセストランジスタとをそれぞれ摸した複製 負荷トランジスタと複製アクセス トランジスタとからなる模擬回路と、 前記模擬 回路からの出力を入力とする第 2の複製負荷トランジスタと複製ドライブトラン ジスタからなる複製ィンバータ回路と、 前記模擬回路及び前記複製ィンバータ回 路からのそれぞれの出力を入力されるオペアンプと、 前記オペアンプの出力によ り第 2の高電源電圧又は第 2の低電源電圧を発生させる電源発生回路と、 電源選 択回路とを備え、 該電源選択回路は書き込み命令を入力されたときには S R AM セルの電源として前記第 2の高電源電圧及ぴ低電源電圧、 又は高電源電圧及び前 記第 2の低電源電圧のいずれかを供給することを特徴とする。
本発明の半導体記憶装置の電源制御方法においては、 前前記電源選択回路は書 き込み命令を入力されたときには、 さらに前記複製インバータ回路の電源として ί記第 2の高電源電圧及び低電源電圧、 又は高電源電圧及び前記第 2の低電源電 圧のいずれかを供給することを特徴とする。
半導体記憶装置において、 プロセス変動や、 温度や電源電圧等 :の動作環境の変 化によらず、 S R AMセルの書き込みマ.一ジンをモニターして、 常に一定書き込 みマ一ジンを確保する。 一定書き込みマ一ジンとなるように電源を発生させ、 S R AMセルへの電源供給を制御する。 これらのチ冓成とすることで、 S R AMセル の書き込み操作の安定高速動作が得られる効果がある。 · 図面の簡単な説明 - 図 1は、 従来の 6 ,トランジスタ S R AMセルの回路図であり、
図 2は、 従来の 7 トランジスタ S R AMセルの回路図であり、
図 3は、 従来の 8 トランジスタ S R AMセルの回路図であり、
図 4は、 図 1の S R AMセルにおける書き込み動作波形図であり、
図 5は、 図 1の S R AMセルにおいて、 安定な書き込み操作を行うための必須 条件を説明するための説明図であり、
図 6は、 書き込みマージンモニタ一回路の回路図であり、
図 7は、 書き込みマージンモニター回路を構成するオペアンプの回路図であり、 図 8は、 実施例 2における S RAMセルの電源 VDD— S RAMを制御するた めに書き込みマージンモニター回路を適用した場合の全体ブロック図であり、 ■ ' 図 9は、 実施例 2における書き込みマージンモニター回路 1 1の回路図であり、 図 10は、 実施例 2における電源電圧 VDD 2を発生する VDD 2電源発生回 路 1 2の回路図であり、
図 1 1は、 実施例 2における S RAMセルァレ 14と VDD選択回路 1 3の 接続図であり、 .
図 1 2は、 実施例 2における書き込みマージンモニタ一回路 1 1のもう一つの 形態の回路図であり、
図 1 3は、 実施例 3における S RAMセルの電源 VDD—S RAMを制御する ために書き込みマージン Z電源発生回路 31を適用した場合の全体ブロック図で あり、 ' - 図 14は、 実施例 3における書き込みマージンノ電源発生回路 3 1の回路図で あり、
図 1 5は1、 実施例 3におけ'る書き込みマージン 電源発生回路 3 1のもう一つ の形態を示した回路図であり、
図 1 6は、 実施例 4における SRAMセルの電源 VS S'— SRAMを制御する ために書き込みマージンモニター回路 21を適用した場合の全体ブロック図であ り、 ' '
図 1 7は、 実施例 4における書き込みマージンモニター回路 2 1の回路図であ り、 .
図 1 8は、 実施例 4における電源電圧 VS S 2を発生する VS S 2電源発生回 路 22の回路図であり、
図 1 9は、 実施例 4における SRAMセルアレー 24と VS S選択回路 23の 接続図であり、
図 20は、 実施例 4における書き込みマージンモニタ一回路 21のもう一つの 形態の回路図であり、
図 2 1は、 実施例 5における SRAMセルの電源 VS S_S RAMを制御する ために書き込みマージンノ電源発生回路 41を適用した場合の全体プロック図で あり，
図 22は、 実施例 5における書き込みマ一ジン/電源発生回路 41の回路図で あり、
図 23.は、 実施例 5における書き込みマ一ジンノ電源発生回路.4 1のもう一つ の形態を示した回路図であり、
図 24は、 従来の書き込みマージン改善手法 2についての説明図である。 発明を実施するための最良の形態
本発明の書き込みマージンモニター回路と、 その出力値に応じてメモリセル電 源を制御する電源発生回路にっレ、て図面を参照して詳細に説明する。 ，
[実施例 1 ]
本発明の実施例 1として、 書き込み操作時のマージンをモニターする書き込み マージンモニタ一回路について図:!〜 7を参照して説明する。 図 1, 図 2, 図 3 には、 本発明のマージンモニター回路及び電源制御方法が適用可能な 6 トランジ スタ、 7 ドランジスタ、 8 ト'ランジスタでそれぞれ構成された公知のメモリセル 回路を示す。 図 1の S RAMセルでの書き込み操作を説明するための動作波形図 を図 4に、 安定な書き込み動作を行うための必須条件を説明する説明図を図 5に 示す。 図 6には書き込みマージンモニター回路図、 図 7には書き込みマージンモ ニタ一回路を構成するオペアンプの回路図を示す。 . '
図 1、 図 2、 図 3は本発明が適用できる SRAMセルの例であり、 それぞれ、 6個、 7個、 8個のトランジスタで構成された従来の SRAMセルを示す図であ る。 これらの S RAMセルの基本的構成としては、 PMOS負荷トランジスタ P 1と NMOS ドライブトランジスタ N 1とで一方の CMO Sインバータを構成し, PMO S負荷トランジスタ P 2と NMO S ドライブトランジスタ N 2とでもう一 方の CM〇 Sインバータを構成している。 この 2個の CM〇 Sインバータをルー プ接続することで安定的に記憶データを保持することができる。
これらの SRAMセルに記憶さ lたデータを書き換える場合、 各々の記憶ノー ドに接続された 2個の NMOSアクセストランジスタ N 3、 N 4を共に導通させ、 一方の NMOSアクセスドランジスタに接続されたビッ ト線を基板電位 GNDま で放電する。 図 2に示す 7 トランジスタの SRAMセルは PMO.S負荷トランジ スタ P 2と NMO S ドライブトランジスタ N 2との間に制御トランジスタ N 5が 挿入されている。 またヮ一ド線は書き込みと読み出しに使用されるヮード線 WL, 書き込み専用の書き込みヮード線 WW Lに分離されている。 この制御トランジス タ N 5は書き込み時には非導通とされ、 記憶ノード V 2が早く " 1 " に立ち上が ることで、 より書き込み易くなる。 ·
また図 3の SRAMセルには読み出し用のトランジスタ N 6， N 7が付加され ている。 ピ'ット線は書き込み用 WB L, ZWB Lと読み出し用 RB Lに分離され ている。 さらに、 ワード線も読み出しに使用される読み出しワード線 RWL, 書 き込みに使用される書き込みヮード線 WWLに分離されている。 これらの SRA Mセルのデータを書き換える場合にも、 6 トランジスタ SRA1V [セルと同様にし て行われることは容易に理解されるであろう。
図 4は、 図 1の S RAMセルでの書き込み操作を説明するための動作波形を示 す。. ワード線 WLが活性化されて "1 " となり、 ビット線 Bしが "0" へ放電さ れることで、 記憶ノード V Iは、 " 1" から "0" へ放電される。 記憶ノード V 1 が "0" となることで、 PMOS負荷トランジスタ P 2が'オンして、 記憶ノード 2 "0" から " 1 " へ充電される。 記憶ノード V 2力 S " 1 " となることで書 き込み操作は完了する。 '
この書き込み操作時の説明図を図 5に示す。 安定な書き込み操作を行うための 必須条件は、 記憶ノード V Iを放電する場合の NMOSアクセス トランジスタ N 3の駆動電流 I— N 3が、 PMO S負荷トランジスタ P 1の駆動電流 I— P 1よ りも大きいことである。 従って、 I_N 3が I— P 1と等しくなるように、 NM O Sアクセス トランジスタ N 3のゲート電位を制御して、 電源電圧 VDDに対す る駆動電流が釣り合った時のゲート電位 V o u tとの差分を書き込みマージンと して定義する。
図 6に書き込みマージンに相当する電位 V o u tを発生する書き込みマージン モニタ一回路 1を示す。書き込みマ一ジンモニター回路 1は、 トランジスタ N 2"、 4" と、 トランジスタ P l '、 N 3 ' と、 トランジスタ P 2 '、 N 2 ' 及びオペ アンプ OP 1によって構成される。 トランジスタ N 2"のドレイン、 ソース、ゲートはそれぞれ、出力ノード V 2"、 基板電位 GND、 電源 VDDに接続ざれる。 トランジスタ N4" のドレイン、 ソ ース、 ゲートはそれぞれ、 電源 VDD、 出力ノード V 2"、 電源 VDDに接続され る。 トランジスタ P 1 ' のソース、 ドレイン、 ゲートはそれぞれ、 電源 VDD、 出力ノード V I '、 出力ノード V 2" に接続される。 トランジスタ N 3' のドレイ ン、 ソース、 ゲートはそれぞれ、 出力ノード V I '; 接地電位 GND、 オペアンプ 〇P 1の出力ノード V o u tに接続される。
トランジスタ P 2' のソース、 ドレイン、 ゲートはそれぞれ、 電源 VDD、 出 力ノード V2'、出力ノード V 1 'に接続される。 トランジスタ N 2'のドレイン、 ソース、'ゲートはそれぞれ、 出力ノード V 2' 接地電位 GND、 出力ノード VI ' に接続される。 トランジスタ Ρ 2'·と トランジスタ N2' とにより CMOSイン バータ I V 1を構成する。マージンモニタ一回路 1は、 これらのトランジスタと、 · 出カノ一ド V 1及び V 2を入力され、 出力 V o u tを出力するオペアンプ OP 1 とにより構成される。 . '
ここで、 PMOS トランジスタ P 1 '、 P 2 ' は、 S RAMセルを構成する PM OS負荷トランジスタ P 1、 P'2と同じ条件 （しきい値電圧や印加電圧） のトラ ンジスタで構成される。 同様に、 NMO S トランジスタ N 2 '、 N 2" は、 SRA Mセルを構成する NMOS ドライブトランジスタ N 1、 N2と同じ条件のトラン ジスタで、 NMOS トランジスタ N 3 '、 N 4" は、 S R AMセルを構成する NM OSアクセストランジスタ N 3、 N4と同じ条件のトランジスタで構成される。 このようにモニター回路を構成するトランジスタを、 SRAMセルを構成する トランジスタと同じ条件とすることで、 モニター回路は SR AMセルの書き込み 時の状態を模擬的に再現する。 図 1の SRAMセルにおいて、 例えばビット線 B しに '0'、 ビット線ノ BLに ' 1 ' を書き込む場合で、 電源電圧 VDD、 ワード 線のレベルを VDDとする。 書き込み動作の開始時には S RAMセルのトランジ スタ N4， N 2のゲート電位はともに電源 VDDであることから、 トランジスタ N4"、 N 2" のゲート電位として電源 VDDがそれぞれ供給される。 ビット線 Z B L側のトランジスタ N 4"、 N 2" はそれぞれ導通し、 出力 V2" を PMOS ト ランジスタ P 1 ' のゲートに出力する。 この出力 V 2" をゲート入力され、 駆動電流 I— P 1を発生する PMOS トラ ンジスタ P 1 ' と、 駆動電流 I— N 3を発生する NMO S トランジスタ N 3'·の ドレインは共通接続される。 その節点はトランジスタ P 1 '、 N 3 ' の駆動電流の 大小によって電位が上下する出力ノード V 1， となる。 PMOS トランジスタ P 1 ' と NMOS トランジスタ N3' とで形成される回路は S RAMセルの書き込 みの安定動作条件をモニターできることから模擬回路と呼ぶことにする。 CMO Sインバータ I VIは、 出力ノード V I .' を入力とし出力ノード V 2 ' を出力す る。 オペアンプ〇P 1は、 出カノ ^"ド V I ' と V2' とを入力として、 トランジ スタ N3' のゲート電位を制御する V o u tを出力する。
オペアンプ OP 1は、 図 7に示すように NMOS差動対トランジスタ N 1 1、 N.1 2、 PMO Sカレントミラ一を形成する トランジスタ P l l、 P 12、 そし て、 NMO S電流源トランジスタ N 10で構成される。 オペアンプ OP 1は、 図 •7に示す構成に限定されず、 例えば、 トランジスタの極性を反転した構成でも可 能である。 オペアンプ OP 1は、 CM〇 Sインバ一タ I V 1の論理しきい値の付 近でノード V I ' の電位が収'束するように NMO S トランジスタ N 3 ' のゲート 電位 V o u tを制御する。 '従づて、 電源電圧の VDDと、 ¾位 o u tの差分が' 書き込みマ一ジンとして求まる。
このように書き込みマージンモニター回路 1の各ノード電圧を決定するトラン ジスダを、 SRAMセルを構成するトランジスタと同等のトランジスタとする。 従って本書き込^マージンモニター回路 1は、 S RAMセルのレプリカ回路であ り、 S RAMセルの書き込み時の各ノード電圧を再現している。 その出力ノード V I、 V 2をオペアンプに入力することで、 オペアンプの出力により書き込み時 に PMO S トランジスタ P 1 ' の駆動電流 I _P 1と、 NMO.S トランジス N 3 ' の駆動電流 I—N 3を等しく制御する。
本書き込みマ—ジンモニター回路 1においては、 トランジスタ N4"、 N2" の ゲ一ト電圧を電源 VDDと設定している。 しかし実際の S RAMセルにおいては、 トランジスタ N 2のゲート電位は記憶ノード V 1であり、 電源 VDDから低下し、 出力ノード V" は高くなり トランジスタ P 1 ' の駆動電流は低下する。 従って、 本回路は書き込み当初の最悪状態に対応するものである。 本実施例においては、 書き込みが可能となるヮード線の最低電圧 Vo u tを出 力する書き込みマージンモニター回路が得られる。.書き込みが可能な条件は、'記 憶ノード V 1を放電する場合の NM〇 Sアクセス トランジスタ N 3の駆動電流 I — N 3力 PMO S負荷トランジ,スタ P 1の駆動電流 I— P 1よりも大きいこと である。 書き込みマージンモニター回路のトランジスタを、 SRAMセルを構成 するトランジスタと同 トランジスタで構成する。 この駆動電流 I— N3と、 駆 動電流 I— P 1が等レくなるヮ一ド線の電位 V o u tを求め、 電源 VDDから電 位 Vo u tとの差分が書き込み ジンとして得られる。
[実施例 2]
本発明の実施例 2として、 実施例 1の書き込みマ一ジンモニター回 を、 SR AMセルの電源 VDD S RAMの制御に用いた場合について、 図 8 1 2を参 照して説明する。 図 8は、 書き込みマージンモニター回路 1を S.R AMセルの電 源 V D D_S R AMの制御に用いた場合の全体ブロックを示す図である。 図 9に 書き込みマージンモニタ一回路 1 1、 図 1 0には電源電圧 VDD 2を発生する V DD 2電源発生回路 1 2、 図 '1 1には SRAMセルァレ一 14と VDD選択回路
1 3の接続図を示す。 図 1 2には、 もう 1つの形態どして他の書き込みマージン モニター回路を示す。
図 8は、 書き込みマージンモニター回路を、 S R AMセルの電源 VDD— S R AMの制御に用いた場合のブロック構成を示す図である。 本実施例では SRAM セルの高電源 VDD— S RAMとして、 電源電圧 VDDと第 2の電源電圧 VDD 2とを切り換え供給する実施例である。 書き込みマージンモニタ一回路 1 1と、 電源発生回路 1 2 VDD選択器 1 3及び S RAMセルアレー 14から構成され る。 電源電圧 VDDと書き込みマージンモニター回路 1 1の出力 V o u tとの差 分である書き込みマージンが常に一定となるように、 電源発生回路 1 2は第 2の 電源電圧 VDD 2を発生する。 VDD選択器 1 3がアクセスモードに応じて電源 電圧 VDD 2と電源電圧 VDDとを選択して SRAMセルアレー 14の高電源 V DD— S RAMへ供給する。 この時、 電源電圧 VDD 2は SRAMセルのレプリ 力である書き込みマ一ジンモニター回路 1 1にも同様に供給される。
図 9に、 高電源 VDD S RAMを制御した場合の書き込みマージンモニター 回路 1 1を示す。 モニター回路 1 1に印加される電圧を SRAMセルアレーと同 じ条件とするために、 PMO S トランジスタ P 1 '、 P 2 ' のソース端子と、 NM OS トランジスタ N 2" のゲート端子に電源電圧 VDD 2を接続する。 その他の 構成は実施例 1の書き込みマージンモニター回路 1と同様であり、 その動作も同 様であることから詳細な説明は省略する。
図 10は、 電源電圧 VDD 2を発生する VDD 2電源発生回路 1 2の構成例を 示す。 抵抗素子 R 1と定電流源 I 1とで、 安定動作のために必要な書き込みマ一 ジン WM1 (=R 1 x 1 1) を決定し、 参照電位 V r e. f として、 電圧 （VDD -WM1) を出力する。 オペアンプ OP 2、 定電流源 I 3、 PMOS トランジス タ P 30は、 書き込みマージンモュター回路 2の出力 V o u tが、 参^電位 V r e f と等しくなるように電源電圧 VDD 2を発生する。
図 1 1には、 S RAMセルァレー 14と VDD選択回路 1 3を示す。 読み出し 操作時にモード選択信号 VDD— S e 1 e c tは "0." であり、 PMOS トラン ジスタ P 20がオンする。 これにより、 SRAMセルアレー 14の高電源 VDD —S RAMへ電源電圧 VDDが供給ざれる。 書き込み操作時に モ一ド選択信号 VDD— S e. 1 e c tは "1" であり、 CMO Sインバータ I V2は "0" を出 力して PMOS トランジスタ P 21がオンする。 これにより、 SRAMセルァレ — 14の高電源 VDD— SRAMへ電源電圧 VDD2が供給される。
書き込み操作時には、 SRAMセルアレー 14の高電源 VDD— S RAMへ電 源電圧 VDD 2が供給される。 電源電圧 VDD 2は電源電圧 VDDより書き込み マ一ジン WM1低い電圧である。 そのため書き込み時に負荷トランジスタ P 1を 流れる電流 I p 1は小さな電流となり、 書き込みが高速に行われる効果が得られ る。
図 1 2には、 書き込みマージンモニタ一回路 1 1のもう一つの形態を示す。 図 9の回路構成に対し、 ノード V2" の電位を生成するトランジスタ N2"、 N4" を省略した構成である。 ノード V2" の電位が基板電位 GNDとなるために出力 電位 Vo u tは若干高くなるが、 VDD 2発生回路の抵抗素子 R 1の値を若干小 さくすることで誤差は補正可能である。 定電流パスが 1 本削除されたことで低電 力化が可能である。 本実施例においては、 S RAMセルアレーの高電源電圧として、 電源電圧 VD D、 VDD 2を切り換える構成とする。 書き込み時には SRAMセルアレーの高 電源電圧として、 電源電圧 VDDより書き込みマージン WM 1の電位差分低い電 源電圧 VDD 2が供給される。 書き込み時に電源電圧 VDD 2とすることで、 高 速に安定動作できる半導体記憶装置が得ら る。
[実施例 3]
本発明の実施例 3について図 1 3〜 1 5を参照して説明する。 本実施例は書き 込みマージンモニタ一回路 1 1と VDE) 2電源発生回 2とを合体させた実施 例である。 図 1 3は、.書き込みマージンモニター 雩源発生回路 3 1を SRAM セルの高電源 VDD— SRAMの制御に用いた場合のブロック構成を示す図であ る。 図 14に書き込みマージンモニタ一 Z電源発生回路図、 図 1 5にはもう 1つ の形態として他の書き込みマージンモニターノ電源発生回路図を示す。
図 14に示す書き込みマージンモニタ一ノ電源発生回路 3 1は、. 図 9の書き込 みマージンモニター回路 1 1と、 図 1 0の電源発生回路 1 2を合体している。. 書 き込みマージンモニター回路 においては、 模擬回路を構成しているトランジス タ N3' のゲート入力として参照電位 V r e f が直接入力される。 電源発生回路 部においては、 オペアンプ OP 2が省略され、 書き込みマージンモニター回路部 のオペアンプ OP 1の出力 Vo u tがトランジスタ P 30のゲートに入力される トランジスタ P 30が制御されることで電源電圧 VDD 2が出力される。
トランジスタ N 3' のゲ "トにば参照電位 V r e f が入力される。 その出力 V 1 ' と、 インバータ I V 1の出力 V 2 ' とを入力されるオペアンプ OP 1の出力
V o u tが電源発生回路のトランジスタ P 30のゲートに入力される。 オペアン プ OP 1の出力 Vo u tが入力された電源発生回路部では電源電圧 VDD 2を発 生させる。 このように、 電位 V r e f と書き込みマージンモニター回路部の出力
V o u tとが等しくなるように電源電圧 VDD 2を制御する。 書き込みマージン モニターノ電源発生回路 3 1は、 書き込みマ一ジンモニタ一回路と、 電源発生回 路を合体することでォペアンプ O P 2を省略することができる。
さらに、 図 1 5に示す電源発生回路 31のもう一つの形態は、 ノード V2" の 電位を生成するトランジスタ N2"、 N4" を省略した構成である。 代わりに PM OS トランジスタ P 1 ' のゲートには基板電位 GNDが供給される。 PMOS ト ランジスタ P 1 ' の電位が基板電位 GNDとなるために PMOS トランジスタ P 1 ' の電流は若干増えることになる。 しかし参照電位 Vr e f を発生させる抵抗 素子 R 1の値を若干小さくすることで誤差は補正可能である。 定電流パスが 1 本 削除されたことで低電力化が可能である。
本実施例においては、' S RAMセルアレーの高電源電圧として、 電源電圧 VD D、 VDD 2を切り換える構成とし、 その書き込みマージンモニター回路と、 電 源発生回路を合体して構成する。 実施例 2と同様に書ぎ込み時には SRAMセル アレーの電源電圧として、 電源電圧 VDDより書き ¾みマージン WM1分低い電 源電圧 VDD 2が供給される。 書き込み時に電源電圧 VDD 2とする ：とで、 高 速に安定動作できる半導体記憶装置が得られる。
[実施例 4]
' 本発明の実施例 4について図 16〜20を参照して説明する。 本実施例は低電 源電圧を切り換える実施例であ 。 図 1 6·は、 書き込みマージンモニター回路を S RAMセ1ルの低電源 V S S— S RAMの制御に用いた場合のズロック構成図を 示す。 図 1 7に、 低電源 V S S_S RAMを制御しだ場合の書き込みマージンモ 二ター回路 2 1を示す。 図 1 8は、 低電源電圧 VS S 2を発生する VS S電源発 生回路の構成例を示す。 図 1 9は、 SRAMセルアレーと VS S選択回路、 図 2 0には、 書き込みマージンモニター回路のもう一つの形態を^す。
図 16は、 書き込みマージンモニター回路 2 1を、 SRAMセルの低電源 VS S _ S R A Mの制御に用いた場合のブロック構成を示す図である。 本実施例では S RAMセルに対しアクセスモードに応じて、 低電源電圧として低電源電圧 VS S— SRAMに低電源電圧 （基板電位） GNDと低電源電圧 VS S 2とを切り換 え供給する実施例である。 全体ブロックは、 書き込みマージンモニター回路 21 と、 VS S 2電源発生回路 22、 VS S選択器 23及び SRAMセルアレー 24 から構成される。 電源電圧 VDDと書き込みマ一ジンモニター回路 2 1の出力 V o u tとの差分である書き込みマ一ジンが常に一定となるように、 VS S 2電源 発生回路 22が電源電圧 VS S 2を発生する。 VS S選択器 23がアクセスモ一 ドに応じて低電源電圧として、 低電源電圧 V S S 2と基板電位 GNDとを選択し て s RAMセルアレー 24の低電源 vs s— s R AMへ供給する。. 図 1 7に、 低電源 VS S— SRAMを制御した場合の書き込みマージンモニタ 一回路 21を示す。 書き込みマージンモニター回路 21に印加される電圧を S R AMセルアレーと同じ条件とする こめに、 NMO S トランジスタ N 2"、 N 2 ' の ソース端子に電源電圧 V S S 2を接続する。 他の構成、 動作は図 6と同様である ことからその説明は省略する。
図 1 8は、 電源電圧. V S S 2を発生する V S S 2電源発生回路 22の構成例を 示す。.抵抗素子 R 1と定電流源 I 1とで、 安定動作のために必要な書き込みマー ジン WMl (=R 1 X I 1 ) を決定し、 参照電位 V r e f として、 VDD—WM 1を出力する。 オペアンプ〇P 2、 定電流源 I 2、 NMOS トランジスタ N 30 は、 書き込みマージンモニター回路 21の出力 V o u tが、 参照電位 V r e f と 等しくなるように電源電圧 V S S 2を発生する。 電源電圧 V S S 2は基板電位 G NDよりを高い電圧となる。
図 1 9は、 S R AMセルァレー 24と V S S選択回路 23を示す。 読み出し操 作時にモー'ド選択信号 V S S— S e 1 e c tは " 0 " であり、 CMO Sィンバー タ I V2は "1" を出力する。 NMOS トランジスタ N 20がオンして SRAM. セルの電源 V S S__S R AMへ基板電位 GNひが供給される。 書き込み操作時に はモード選択信号 V S S— S e 1 e c tは "1 " であり、 NMO S トランジスタ N 21がオンする。 これにより、 S R AMセルの電源 V S S— S RAMへ電源電 圧 VS S 2が供給される。 . ，
図 20に書き込みマージンモニター回路 2 1のもう一つの形態を示す。 図 1 7 の回路から、 ノード V 2" の電位を生成するトランジスタ N 2"、 N4" を省略し た構成である。 PMOS負荷トランジスタ P 1 ' のゲートには電源電圧 V S S 2 が供給される。 ノード V2" の代わりに電源電圧 VS S 2となるために出力電位 V o u tは若干高くなるが、 VS S 2電源発生回路の抵抗素子 R 1の値を若干小 さくすることで誤差は補正可能である。 定電流パスが 1 本削除されたことで低電 力化が可能である。
本実施例においては、 S RAMセルアレーの低電源電圧として基板電位 （低電 源電圧） GND、 低電源電圧 VS S 2を切り換える構成とする。 書き込み時には S RAMセルアレーの低電源として、 基板電源 GNDより書き込みマージン WM 1に相当分だけ高い電源電圧. VS S 2が供給される。 書き込み時に低電源電圧 V S S 2とすることで、 高速に安定動作できる半導体記憶装置が得られる。
[実施例.5]
本発明の実施例 5について図 2：!〜 23を参照して説明する。 本実施例は実施 例 4の書き込みマージンモニター回路 21と VS S 2電源発生回路 22とを合体' させた実施例である。， 図 21は、 書き込みマージンモニタ 電源発生回路 4 1 を S RAMセルの電源 V S S— S RAMの制御に用いた.場合の全体プロック構成 図を示す。 図 22に書き込みマ一ジンモ ター 電源発生回路 4 1、 図 23には もう 1つの形態として他の書き込みマージンモニター 電源発生回路 41を示す。 図 21は、 書き込みマージンモェター 電源発生回路 4 1を SRAMセルの電 源 VS S— S RAMの制御に用いた場合のブロッグ構成図を示す。 書き込みマ一 ジンモニター Z電源発生回路 4 1、 VS S 2電源発生回路 23、 SRAMセルァ レー 24から構成される。
図 18の' V S S 2電源発生回路において、 オペアンプ OP 2は、 電位 V r e f と書き込みマージンモニター回路 21の出力 V o u tとが等しくなるように電源 電圧 VS S 2を制御する。 従って図 22に示す書き込みマ一ジンモニター Z電源 発生回路 4 1においても、 参照電位 V r e f を NM0 S トランジスタ N 3 ' のゲ ―トに Ε接入力し、 オペアンプ OP 1の出力は NMOS トランジスタ Ν 30のゲ ート端子に入力される。 この構成に'より、 参照電位 V r e f と書き込みマージン モニター回路部の出力 V o u tとが等しくなる'ように電源電圧 V S S 2を制御す る。 書き込みマージンモニター Z電源発生回路 4 1は、 書き込みマ一ジンモニタ 一回路と、 電源発生回路を合体することでオペアンプ OP 2を省略することがで きる。
図 23に示す電源発生回路 4 1のもう一つの形態は、 ノード V 2 " の電位を生 成するトランジスタ N 2"、 N4" を省略した構成である。 ノード V2" の電位が 電源電圧 VS S 2となるために PMOS トランジスタ P 1 ' の電流は若干増える が、 抵抗素子 R 1の値を若干小さくすることで誤差は補正可能である。 定電流パ スが 1本削除されたことで低電力化が可能である。 本実施例においては、 S RAMセルアレーの低電源として、 低電源電圧 （基板 電位） GND、 低電源電圧 V.S S 2を切り換える構成とする。 書き込み日 には S RAMセルアレーの低電源として、 基板電源 GNDより書き込みマージン WM1 に相当分だけ高い電源電圧 VS S 2が供給される。 書き込み時に低電源電圧 VS S 2とすることで、 高速に安定動作できる半導体記憶装置が得られる。 ·
以上本願発明を実施例に基づき具体的に説明したが、' 本願発明は前記実施例に 限定されるものではな.く、 その要旨を逸脱しない範囲で種々変更可能であること はいうまでもなレ、。

Claims

請 求 の 範 囲
1 . 半導体記憶装置において、 書き込み操作時に S R AMセルの記憶ノ一ド の電位を放電させるアクセストランジスタに流れる電流と、 前記 S R AMセルの 負荷トランジスタに流れる電流とが等しくなるように、 前記負荷トランジスタと 前記アクセストラン スタとをそれぞれ模した複製負荷トランジスタと複製ァク セストランジスタとを直列接続した模擬回路を有した書.き込みマージンモニタ一 回路を備えたことを特徴とする半導体記憶装置。 一
2 . 前記書き込みマージンモニター回路はさらに、 第 2の複製負荷トランジ スタと、 複製ドライブトランジスタから構成されだ複製インバー.タ回路と、 オペ アンプとを備え、 前記複製ィンバータ回路は前記模擬回路からの第 1の出力信号 を入力されて第 2の出力信号を出力し、 前記オペアンプは前記第 1出力信号と前 記第 2の出力信号を入力され： 前記書き込みマージンモニター回路の出力信号で ある前記オペアンプの出力信号は前記複製アクセスドランジスタのゲ一ト電圧と して出力することを特徴と 1"る請求項 1に記載の半導体記憶装置。
3 . ' 前記第 1の出力信号の電圧が、 前記 S R AMセルを檎成するループ接続 された第 1及び第 2ィンバータの閾値電圧と等しいことを特徴とする請求項 2に 記載の半導体記憶装置。 '
4 . 前記複製負荷トランジスタと前記第 2の複製負荷トランジスタとは前記 S R AMセルを構成する負荷トランジスタと、 前記複製アクセス トランジスタは 前記 S R AMセルを構成するアクセス トランジスタと、 前記複製ドライブトラン ジスタは前記 S R AMセルを構成するドライブトランジスタと、 それぞれ同じ特 性を有するトランジスタで構成されることを特徴とする請求項 2に記載の半導体 記憶装置。
5 . 前記複製負荷トランジスタのゲートには、 第2の複製アクセストランジ スタと第 2の複製ドライブトランジスタとを直列接続された節点からの til力信号 が入力されることを特徴とする請求項 2に記載の半導体記憶装置。
6 . 前記複製負荷トランジスタのゲートには、 低電源電圧が入力されること を特徴とする請求項 2に記載の半導体記憶装置。 '
7 . 前記半導体記憶装置は、 さらに電源発生回路と、 .電源選択回路とを備え、 書き込み時には前記電源発生回路により発生された第 2の高電源電圧又は第 2の 低電源電圧を前記電源選択回路により切換え、 前記 S R AMセルの電渾として供 給することを特徴とする請求項 1に記 *feの半導体記憶装置。
8 . 前記電源発生回路は、 高電源電圧からマージン電圧分低下させた参照電 圧と、 前記書き込みマージンモニター回路からの出力電圧と、 を入力されたオペ . アンプの出力により出力トラシジスタを制御することで前記第 2の電源電圧又は 前記第 2の低電源電圧を出力することを特徴とする請求項 7に記載の半導体記憶 · 装置。
9 . ' 前記書き込みマージンモニター回路はさらに、 第 2の複製負荷トランジ スタと、 複製ドライブトランジスタから構成された複製インバータ回路と、 オペ アンプと、 電源発生回路とを備え、 前記複製インバータ回路は前記模擬回路から の第 1の出力信号を入力されて第 2の.出力信号を出力し、 前記オペアンプは前記 第 1出力信号と前記第 2の出力信号を入力され、 前記電源発生回路は前記オペァ ンプからの出力信号により出力トランジスタを制御することで第 2の高電源電圧 又は第 2の低電源電圧を出力することを特徴とする請求項 1に記載の半導体記憶 装置。
1 0 . 前記複製アクセス トランジスタのゲートには、 高電源電圧からマージ ン電圧分低下させた参照電圧が入力されることを特徴とする請求項 9に記載の半 導体記憶装置,
1 1 . 前記複製ィンバータ回路の電源として、 前記第 2の高電源電圧及び低 電源電圧、 又は高電源電圧及び前記第 2の低電源電圧のいずれかが供給されるこ とを特徴とする請求項 9に記載の半導体記憶装置。
1 2 . 前記半導体記憶装置は、 さらに電源選択回路を備え、 書き込み時には 前記第 2の高電源電圧又は第 2の前記低電源電圧を前記電源選択回路により切換 え、 前記 S R AMセルの電源 して供給することを 徴とする請求項 9に記載の 半導体記憶装置。
1 3 . 半導体記憶装置の電源制御方法において、 前記半導体記憶装置は S R AMセルを構成する負荷トランジスタとアクセス トランジスタをそれぞれ模した 複製負荷トランジスタと複製アクセス トランジスタとからなる模擬回路と、 前記. 模擬回路からの出力を入力と1 Tる第 2の複製負荷トランジスタと複製ドライブト ランジスタからなる複製ィンバータ回路と、 前記模擬回路及び前記複製ィンバー タ回路からのそれぞれの出力を入力されるオペアンプと、 前記オペァンプの出力 により第 2の高電源電圧又は第, 2の低電源電圧を発生させる電源発生回路と、 電 源選択回路とを備え、 該電源選択回路は書き込み命令を入力'されたときには S R AMセルの電源として前記第 2の高電源電圧及び低電源電圧、 又は高電源電圧及 び前記第 2の低電源電圧のいずれかを供給することを特徴とする半導体記憶装置 の電源制御方法。 .
1 4 . 前記電源選択回路は書き込み命令を入力されたときには、 さらに前記 複製ィンバータ回路の電源として前記第 2の高電源電圧及び低電源電圧、 又は高 電源電圧及び前記第 2の低電源電圧のいずれかを供給することを特徴とする請求 項 1 3に記載の半導体記憶装置の電源制御方法。
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