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WO2003010819A1 - Analog/digital mixed integrated circuit - Google Patents

Analog/digital mixed integrated circuit Download PDF

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WO2003010819A1
WO2003010819A1 PCT/JP2002/006973 JP0206973W WO03010819A1 WO 2003010819 A1 WO2003010819 A1 WO 2003010819A1 JP 0206973 W JP0206973 W JP 0206973W WO 03010819 A1 WO03010819 A1 WO 03010819A1
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WO
WIPO (PCT)
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circuit
analog
digital
clock
area
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PCT/JP2002/006973
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English (en)
French (fr)
Inventor
Munehiro Karasudani
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NSC Co Ltd
Original Assignee
Nigata Semitsu Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nigata Semitsu Co Ltd filed Critical Nigata Semitsu Co Ltd
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Priority to US10/707,547 priority patent/US6836152B2/en
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0827—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of electromagnetic or electrostatic field noise, e.g. preventing crosstalk by shielding or optical isolation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • G—PHYSICS
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    • G11C—STATIC STORES
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    • H—ELECTRICITY
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    • H—ELECTRICITY
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    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters

Definitions

  • the present invention relates to an analog / digital hybrid integrated circuit in which an analog circuit and a digital circuit are integrated on one semiconductor chip.
  • wireless communication enables "anytime, anywhere, anyone" communication.
  • Means for wireless communication include mobile phone devices and PDAs, short-range wireless data communication technology bluetooth, and wireless LAN using the 5 GHz band.
  • wireless communication terminals are assumed to be easily portable. Therefore, small size, light weight and low power consumption are strongly required.
  • wireless communication terminals tend to be multifunctional and highly functional. Nevertheless, the equipment as a whole is required to be small, lightweight and low power consumption. Therefore, the wireless communication function built into the device needs to be smaller, lighter, thinner and lower power consumption.
  • a radio circuit for transmitting and receiving analog signals
  • a PLL Phase Lock Logic
  • a baseband signal for digitally processing signals to be transmitted and received.
  • Many attempts have been made to integrate the processing circuit (digital circuit) into one chip or one module.
  • an analog circuit and a digital circuit are arranged closer to each other than when they are configured on separate chips. Therefore, large noise of digital circuits often enters high-sensitivity analog circuits. In this case, the characteristics of the analog signal are greatly deteriorated. Therefore, it is very important how to reduce the coupling noise between such an analog circuit and a digital circuit.
  • a digital circuit is supplied with a clock signal as a control reference.
  • the harmonic component of the clock signal jumps into the analog circuit as digital noise, and the characteristics of the analog signal transmitted and received wirelessly deteriorate significantly. Let me do it. For example, when transmitting and receiving audio signals, the receiving sensitivity is reduced, the sound quality is significantly degraded, and it becomes very difficult to hear.
  • the front end of a high-frequency circuit or the like is configured by an analog circuit
  • the baseband signal processing circuit is configured by a digital circuit.
  • a circuit that switches by a clock signal may be included in the analog circuit area as well (in this specification, A circuit that operates based on a clock signal is called a switching circuit).
  • a clock generation circuit for generating a clock signal is usually provided in a digital circuit area.
  • the length of the clock line extending from the clock generation circuit provided in the digital circuit area to the switching circuit provided in the analog circuit area becomes long.
  • the spacing between wiring or components is very narrow. Therefore, the influence of the clock signal flowing on the long clock line on the surroundings increases.
  • the present invention has been made in view of such circumstances, and it is possible to suppress a disadvantage that an analog circuit receives digital noise due to a clock signal flowing on a clock line and the quality of the analog signal is deteriorated.
  • the purpose is to Disclosure of the invention
  • An analog / digital hybrid integrated circuit is an analog / digital hybrid integrated circuit in which an analog circuit and a digital circuit are mounted on the same semiconductor chip, wherein an analog circuit area and a digital circuit area are provided in the semiconductor chip.
  • a clock generating circuit for generating a clock signal is arranged in the digital circuit area, and a switching circuit for performing a switching operation by the clock signal and performing analog signal processing is provided in the digital circuit area. It is characterized by being arranged in.
  • the switching circuit is arranged near the clock generation circuit.
  • an analog / digital hybrid integrated circuit in which an analog circuit and a digital circuit are mounted on the same semiconductor chip, wherein the semiconductor chip operates by a clock signal of a first frequency and receives an analog signal.
  • a clock for generating a clock signal having a frequency including a generation circuit, having an analog circuit area and a digital circuit area in the semiconductor chip, and arranging the first switching circuit in the analog circuit area And the second switching circuit and the clock generation circuit are arranged in the digital circuit area.
  • the second switching circuit near the clock generation circuit.
  • the wiring length of a clock line extending from a clock generation circuit provided in a digital circuit area of a semiconductor chip to a switching circuit that operates based on a clock signal is shortened.
  • the distance from the clock line to the analog circuit in the analog circuit area can be made as long as possible.
  • the distance between the switching circuit itself and the analog circuit in the analog circuit area can be made as far as possible.
  • FIG. 1 is a diagram illustrating an example of a circuit in which a circuit that performs a switching operation by a clock signal exists between analog circuits.
  • FIG. 2 is a diagram showing an example of a chip layout of the analog / digital hybrid integrated circuit according to the first embodiment.
  • FIG. 3 is a diagram illustrating an example of chip tips of an analog / digital hybrid integrated circuit according to the second embodiment.
  • FIG. 2 is a diagram showing an example of chip tips of the analog / digital hybrid integrated circuit according to the first embodiment.
  • the IC chip 10 of the present embodiment in which an analog circuit and a digital circuit are mixed is operated based on the first analog circuit 3 and the clock signal CK, and the output of the first analog circuit 3
  • a switching circuit 4 for inputting and processing a signal, a second analog circuit 5 for inputting and processing an output signal of the switching circuit 4, and a clock generating circuit 6 for generating the clock signal CK are integrated. I have.
  • This IC chip 10 includes an analog circuit area 1 for integrating analog circuits and a digital circuit area 2 for integrating digital circuits. Have. At the boundary between the analog circuit region 1 and the digital circuit region 2, a guard ring 7 is formed.
  • circuits 3 to 6 shown here is only a part of the circuit integrated in the IC chip 10, and other circuits are integrated in the IC chip 10. May be. However, analog circuits are integrated in analog circuit area 1, and digital circuits are integrated in digital circuit area 2.
  • the first analog circuit 3 and the second analog circuit 5 are integrated in the analog circuit area 1.
  • a switching circuit 4 whether an analog circuit or a digital circuit
  • a clock generation circuit 6 are integrated.
  • the first analog circuit 3 and the second analog circuit 5 are arranged in the digital circuit area 2.
  • the wiring length of the signal line 8 between the switching circuit 3 and the switching circuit 4 and between the switching circuit 4 and the second analog circuit 5 is the same as in the case where the switching circuit 4 is also arranged in the analog circuit area 1 as usual. It is longer than.
  • the distance between the switching circuit 4 and the clock generation circuit 6 becomes short, and the wiring length of the clock line 9 for supplying the clock signal CK to the switching circuit 4 can be shortened.
  • the clock line 9 which is a source of large digital noise, is routed longer into the analog circuit area 1 than the signal line 8 becomes longer.
  • the clock line 9 can be prevented from entering the analog circuit area 1, and digital noise due to the clock signal CK does not jump into the analog circuit. Convenience can be suppressed. Moreover, since the guard ring 7 is provided between the analog circuit area 1 and the digital circuit area 2, it is possible to more surely prevent digital noise from being mixed.
  • the high-frequency amplifier circuit can be arranged as far away from the clock line 9 as possible. As a result, it is possible to suppress the inconvenience of digital noise caused by the clock signal CK jumping into the high-frequency amplifier circuit and deteriorating the characteristics of the analog signal.
  • the switching circuit 4 in the digital circuit area 2, the distance between the switching circuit 4 itself and the analog circuit in the analog circuit area 1 can be made as far as possible. Further, the switching circuit 4 and the analog circuit in the analog circuit area 1 can be separated by the guard ring 7. As a result, it is also possible to suppress a problem that switching noise generated in the switching circuit 4 jumps into the analog circuit and deteriorates the characteristics of the analog signal.
  • the switching circuit 4 in the digital circuit area 2 is preferably arranged near the clock generation circuit 6 in order to make the wiring length of the clock line 9 as short as possible.
  • FIG. 3 is a diagram showing an example of a chip layout of an analog / digital hybrid integrated circuit according to the second embodiment.
  • the IC chip 20 of the present embodiment operates based on the first analog circuit 21 and the first clock signal CK1, and receives and processes the output signal of the first analog circuit 21.
  • 1 switching circuit 2 2 and 2nd clock A second switching circuit 23 3 that operates based on the signal CK 2 and receives and processes the output signal of the first analog circuit 21 and a second switching circuit that receives and processes the output signal of the first switching circuit 22.
  • a second analog circuit 24, a third analog circuit 25 for inputting and processing the output signal of the second switching circuit 23, and a clock generating circuit for generating the clock signals CK1 and CK2. 2 and 6 are integrated.
  • This IC chip 20 also has an analog circuit area 1 in which analog circuits are integrated together and a digital circuit area 2 in which digital circuits are integrated together. At the boundary between the analog circuit area 1 and the digital circuit area 2, a gardening 27 is formed.
  • the frequency of the second clock signal CK 2 is higher than the frequency of the first clock signal CK 1. I do. Therefore, the second clock signal CK2 has a larger energy than the first clock signal CK1.
  • circuits 21 to 26 shown here is only a part of a circuit integrated in the IC chip 20, and other circuits are included in the IC chip 20. It may be accumulated in. However, analog circuits are integrated in analog circuit area 1 and digital circuits are integrated in digital circuit area 2.
  • a first analog circuit 21, a first switching circuit 22, a second analog circuit 24, and a third analog circuit 25 are integrated in the analog circuit area 1.
  • the first analog circuit 21 and the third analog circuit 25 which integrate the second switching circuit 23 and the clock generation circuit 26 are analog circuits.
  • the second clock signal CK2 is a signal having a higher frequency and higher energy than the first clock signal CK1. Therefore, if the second clock line 29 through which the second clock signal CK2 flows is drawn long into the analog circuit area 1, large digital noise may jump into the analog circuit. More.
  • the second switching circuit 23 since the second switching circuit 23 is arranged in the digital circuit area 2, the second clock line 29 does not enter the analog circuit area 1. As a result, the inconvenience of digital noise caused by the second clock signal CK2 jumping into the analog circuit can be suppressed.
  • the guard 7 since the guard 7 is provided between the analog circuit area 1 and the digital circuit area 2, it is possible to more surely prevent digital noise from being mixed.
  • the second switching circuit 23 in the digital circuit area 2 is preferably arranged near the clock generation circuit 26 in order to shorten the wiring length of the second clock line 29 as much as possible.
  • the first switching circuit 22 which is a processing circuit between the first analog circuit 21 and the second analog circuit 24, the first and second analog circuits 21 1 and 2 2 It is located in the same analog circuit area 1 as 4.
  • the first clock signal CK1 supplied to the first switching circuit 22 has a lower frequency than the second clock signal CK2, and the influence of digital noise due to the first clock signal CK1 is not so large. Not big is there.
  • the wiring length of the first clock line 28 that is drawn from the clock generation circuit 6 to the first switching circuit 22 is reduced.
  • a signal line 30 between the first analog circuit 21 and the first switching circuit 22 and a signal line 30 between the first switching circuit 22 and the second analog circuit 24 is provided. The wiring length can be reduced.
  • the feature of the present embodiment is that, when there are a plurality of switching circuits that operate according to clock signals of different frequencies, at least the switching circuit in which the frequency of the clock signal is high and the influence of digital noise is large is used in the digital circuit area. 2 to be placed. By doing so, it is possible to suppress the inconvenience of digital noise caused by a clock signal having large energy jumping into the analog circuit and deteriorating the characteristics of the analog signal.
  • the present invention it is possible to reduce the wiring length of a clock line extending from a clock generation circuit provided in a digital circuit area of a semiconductor chip to a switching circuit that operates based on a clock signal. And the distance from the clock line to the analog circuit in the analog circuit area can be kept as long as possible. This suppresses the inconvenience of digital noise caused by the clock signal flowing on the clock line jumping into the analog circuit, The coupling noise between the digital circuit and the digital circuit can be reduced.
  • the present invention is useful for suppressing the inconvenience that an analog circuit receives digital noise due to a clock signal flowing on a clock line and the quality of the analog signal is degraded.

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Description

明 細 書 アナログ · デジタル混載集積回路 技術分野
本発明は、 アナログ回路とデジタル回路とを 1つの半導体チップ上に 集積したアナログ · デジタル混載集積回路に関するものである。 背景技術
近年、 携帯電話装置や P D A (Personal Digital Assistants) に加え 、 ラジオ受信機 · デジタルカメラ · ゲーム機器などエンタテイメント機 器、 エアコン · 冷蔵庫などの家電製品、 自動販売機、 工場内の製造装置 、 計測機器、 カーナビゲーシヨ ンシステムなどの車載機器、 事務機器な ど、 多くの電子機器が通信手段を内蔵し、 ネッ トワーク端末として利用 されるようになってきている。
このようなネッ トワーク環境において、 "いつでも · どこでも · だれ とでも" の通信を可能としたのが、 無線通信である。 無線通信のための 手段には、 携帯電話装置や P D Aの他、 近距離無線データ通信技術のブ ル一トウ一スゃ、 5 GH z帯を使う無線 L ANなどがある。
これらの無線通信端末は、 当然のことながら手軽に持ち運べることが 前提となる。 そのため、 小型 · 軽量 · 低消費電力が強く要求される。 一 般に、 無線通信端末は多機能化 · 高機能化する傾向にある。 それでも機 器全体としては小型 · 軽量 · 低消費電力であることが要求される。 した がって、 機器に内蔵する無線通信機能には、 さ らに小型 · 軽量 · 薄型 - 低消費電力化が要求される。
このことを背景に、 半導体集積回路において多機能化、 高集積化、 高 密度化などの開発が急速に進められている。 コンデンサなどの受動部品 を含む無線回路を 1チップ化もしくは 1モジュール化する試みも成され ている。 最近では、 従来はアナログ L S I とデジタル L S I と独立して いたものを、 アナログ · デジタル混載 L S I として 1つにまとめて集積 するための開発も行われている。
例えば、 アナログ信号を送受信するための無線回路 （アナログ回路） と、 P L L ( Ph as e L o c ke d L oop) シンセサイザ回路 （デジタル回路） や 、 送受信する信号をデジタル信号処理するためのベースバンド信号処理 回路 （デジタル回路） とを 1チップ化もしくは 1モジュール化する試み が盛んに行われている。
アナログ · デジタル混載集積回路では、 アナログ回路とデジタル回路 とを別チップ上に構成していた場合に比べて、 互いが近傍に配置される ことになる。 そのため、 デジタル回路の大きなノイズが高感度のアナ口 グ回路に入り込んでしまう ことが多くなる。 この場合は、 アナログ信号 の特性を大きく劣化させてしまう。 したがって、 このようなアナログ回 路とデジタル回路との結合ノイズをいかに低減するかが非常に重要とな る。
特に、 デジタル回路には、 その制御基準となるクロック信号が供給さ れている。 この場合に、 デジタル回路の近傍にアナログ回路 （例えば高 周波回路） があると、 クロック信号の高調波成分がデジタルノイズとし てアナログ回路に飛び込んでしまい、 無線で送受信するアナログ信号の 特性を大きく劣化させてしまう。 例えば、 音声信号を送受信する場合に は、 受信感度が低下して音質が著しく劣化してしまい、 非常に聞きづら くなつてしまう。
そこで、 例えば高周波回路などのフロン トエンド部をアナログ回路で 構成し、 ベースバン ド信号処理回路をデジタル回路で構成するなど、 ァ ナログ回路あるいはデジタル回路の何れかを機能単位で採用することに より、 チップレイァゥ ト上アナログ回路領域とデジタル回路領域とに分 離して配置することが行われる。
ところが、 図 1 に示すように、 アナログ · デジタル混載集積回路の用 途によっては、 アナログ回路領域の中にも、 クロック信号によりスイツ チングするような回路が含まれる場合も存在する （本明細書では、 クロ ック信号に基づき動作する回路をスイッチング回路と呼ぶ） 。
一方、 クロック信号を発生するクロック発生回路は、 デジタル回路領 域に設けられるのが通常である。 この場合、 デジタル回路領域に設けら れたクロック発生回路から、 アナログ回路領域に設けられたスィ ッチン グ回路まで配線されるクロックラインの配線長が長くなつてしまう。 し かし、 高集積化、 高密度化されたアナログ ' デジタル混載集積回路では 、 配線間または部品間の間隔は非常に狭くなつている。 そのため、 長い クロックライン上を流れるクロック信号が周囲に与える影響が大きくな る。
特に、 高周波信号の送受信部に当たる高周波増幅回路などがクロック ラインの近傍に存在する場合には、 クロック信号によるデジタルノイズ が高周波増幅回路に飛び込んでアナログ信号の特性を著しく悪化させて しまう。 クロック信号のエネルギはその周波数が高くなるほど大きくな るので、 上述のような問題は、 ク ロ ック信号の周波数が高くなるほど顕 在化する。
本発明は、 このような実情に鑑みて成されたものであり、 クロックラ イン上を流れるクロック信号によるデジタルノイズをアナログ回路が受 けて、 アナログ信号の品質が劣化してしまう不都合を抑止できるように することを目的とする。 発明の開示
本発明のアナログ · デジタル混載集積回路は、 アナログ回路とデジ夕 ル回路とを同じ半導体チップ上に混載したアナログ · デジタル混載集積 回路であって、 上記半導体チップ内にアナログ回路領域とデジタル回路 領域とを有し、 クロック信号を発生するクロック発生回路を上記デジ夕 ル回路領域内に配置するとともに、 上記クロック信号によりスィ ッチン グ動作してアナ口グ信号処理するスィ ツチング回路を上記デジタル回路 領域内に配置するようにしたことを特徴とする。
こ こで、 上記スイッチング回路は上記クロック発生回路の近傍に配置 するのが好ましい。
本発明の他の態様では、 アナログ回路とデジタル回路とを同じ半導体 チップ上に混載したアナログ · デジタル混載集積回路であって、 上記半 導体チップは、 第 1 の周波数のクロック信号により動作してアナログ信 号処理する第 1 のスィ ツチング回路と、 上記第 1の周波数より も高い第 2の周波数のクロック信号により動作してアナログ信号処理する第 2の スイ ッチング回路と、 上記第 1および第 2の周波数のク ロック信号を発 生するクロック.発生回路とを含み、 上記半導体チップ内にアナログ回路 領域とデジタル回路領域とを有し、 上記第 1 のスイ ッチング回路を上記 アナログ回路領域内に配置するとともに、 上記第 2のスイッチング回路 および上記クロック発生回路を上記デジタル回路領域内に配置するよう にしたことを特徴とする。
こ こで、 上記第 2 のスィ ツチング回路を上記クロック発生回路の近傍 に配置するのが好ましい。
本発明は上記技術手段より成るので、 半導体チップのデジタル回路領 域内に設けられたクロック発生回路から、 クロック信号に基づき動作す るスィ ツチング回路まで引かれるクロックライ ンの配線長を短くするこ とが可能となるとともに、 クロックラインからアナログ回路領域内のァ ナログ回路までの距離をできるだけ遠く離すことが可能となる。 また、 スイッチング回路自体とアナログ回路領域内のアナログ回路との距離も できるだけ遠く離すことが可能となる。 図面の簡単な説明
図 1 は、 クロック信号によりスイ ッチング動作する回路がアナログ回 路の間に存在する回路の例を示す図である。
図 2 は、 第 1 の実施形態によるアナログ · デジタル混載集積回路のチ ップレイァゥ ト例を示す図である。
図 3は、 第 2の実施形態によるアナ口グ · デジタル混載集積回路のチ ップレイァゥ ト例を示す図である。 発明を実施するための最良の形態
(第 1 の実施形態）
以下、 本発明の第 1 の実施形態を図面に基づいて説明する。
図 2は、 第 1 の実施形態によるアナ口グ · デジタル混載集積回路のチ ップレイァゥ ト例を示す図である。
図 2 に示すように、 アナログ回路とデジタル回路とを混載した本実施 形態の I Cチップ 1 0は、 第 1 のアナログ回路 3 と、 クロック信号 C K に基づき動作し、 第 1 のアナログ回路 3の出力信号を入力して処理する スイ ッチング回路 4 と、 スイッチング回路 4の出力信号を入力して処理 する第 2のアナログ回路 5 と、 上記クロック信号 C Kを発生するクロッ ク発生回路 6 とを集積している。
この I Cチップ 1 0は、 アナログ回路をまとめて集積するアナログ回 路領域 1 と、 デジタル回路をまとめて集積するデジタル回路領域 2 とを 有している。 アナログ回路領域 1 とデジタル回路領域 2 との境界部には 、 ガー ドリ ング 7が形成されている。
なお、 ここで示した各回路 3 〜 6 は、 I Cチップ 1 0内に集積されて いる回路の一部を図示したに過ぎないものであり、 これ以外の回路を I Cチップ 1 0内に集積していても良い。 ただし、 アナログ回路はアナ口 グ回路領域 1 内に集積され、 デジタル回路はデジタル回路領域 2内に集 積される。
本実施形態では、 アナログ回路領域 1 には、 第 1 のアナログ回路 3お よび第 2のアナログ回路 5 を集積している。 また、 デジタル回路領域 2 には、 スイッチング回路 4 (これは、 アナログ回路かデジタル回路かを 問わない） およびクロック発生回路 6 を集積している。
第 1 のアナログ回路 3 と第 2 のアナログ回路 5 とをアナログ回路領域 1 に配置し、 その間の処理回路であるスィ ツチング回路 4をデジタル回 路領域 2 に配置することにより、 第 1 のアナログ回路 3 とスィ ツチング 回路 4との間、 スィ ツチング回路 4 と第 2のアナログ回路 5 との間の信 号ライン 8の配線長は、 通常通りスィ ツチング回路 4もアナログ回路領 域 1 に配置する場合に比べて長くなる。
しかし、 スィ ツチング回路 4とクロック発生回路 6 との間の距離は短 くなり、 スィ ツチング回路 4にクロック信号 C Kを供給するためのクロ ックライ ン 9の配線長を短くすることができる。 アナログ回路にとって 、 信号ライン 8が長くなることより も、 大きなデジタルノイズの発生源 となるクロックライ ン 9がアナログ回路領域 1 の中まで長く引き回され ることの方が問題である。
スイッチング回路 4をデジタル回路領域 2 に配置することで、 クロッ クライン 9がアナログ回路領域 1 の中に入らないようにすることができ 、 クロック信号 C Kによるデジタルノイズがアナログ回路に飛び込む不 都合を抑制することができる。 しかも、 アナログ回路領域 1 とデジタル 回路領域 2 との間にガードリ ング 7 を設けているので、 デジタルノイズ の混入をより確実に抑止することができる。
特に、 アナログ回路領域 1 内に高感度の高周波増幅回路が存在する場 合に、 その高周波増幅回路をクロックライン 9からできるだけ遠く離し て配置することができる。 これにより、 クロック信号 C Kによるデジタ ルノイズが高周波増幅回路に飛び込んでアナログ信号の'特性を悪化させ る不都合を抑制することができる。
また、 スィ ツチング回路 4をデジタル回路領域 2内に配置することで 、 スイッチング回路 4自体とアナログ回路領域 1 内のアナログ回路との 距離もできるだけ遠く離すことが可能となる。 また、 スイッチング回路 4 とアナログ回路領域 1内のアナログ回路とをガードリ ング 7 によって 分離することが可能となる。 これにより、 スイ ッチング回路 4で発生す るスイッチングノイズがアナログ回路に飛び込んでアナログ信号の特性 を悪化させる不都合を抑制することもできる。
なお、 デジタル回路領域 2内におけるスィ ツチング回路 4の配置は、 できるだけクロックライン 9の配線長を短くするために、 クロック発生 回路 6の近傍に配置するのが好ましい。
(第 2 の実施形態）
次に、 本発明の第 2の実施形態について説明する。
図 3は、 第 2の実施形態によるアナログ · デジタル混載集積回路のチ ップレイァゥ 卜例を示す図である。
本実施形態の I Cチップ 2 0は、 第 1 のアナログ回路 2 1 と、 第 1 の ク ロック信号 C K 1 に基づき動作し、 第 1 のアナログ回路 2 1 の出力信 号を入力して処理する第 1 のスイッチング回路 2 2 と、 第 2のクロック 信号 C K 2に基づき動作し、 第 1 のアナログ回路 2 1の出力信号を入力 して処理する第 2のスイッチング回路 2 3 と、 第 1のスイッチング回路 2 2の出力信号を入力して処理する第 2のアナログ回路 2 4と、 第 2の スィ ツチング回路 2 3の出力信号を入力して処理する第 3のアナログ回 路 2 5 と、 上記クロック信号 C K 1 , C K 2 を発生するクロック発生回 路 2 6 とを集積している。
この I Cチップ 2 0 も、 アナログ回路をまとめて集積するアナログ回 路領域 1 と、 デジタル回路をまとめて集積するデジタル回路領域 2 とを 有している。 アナログ回路領域 1 とデジタル回路領域 2 との境界部には 、 ガ一ドリ ング 2 7が形成されている。
クロック発生回路 2 6が発生する第 1および第 2のクロック信号 C K 1 , C K 2に関して、 第 1 のクロック信号 C K 1の周波数より も、 第 2 のクロック信号 C K 2の周波数の方が高いものとする。 したがって、 第 1 のクロック信号 C K 1より第 2のクロック信号 C K 2の方が大きなェ ネルギを持つ。
なお、 ここで示した各回路 2 1〜 2 6 は、 I Cチップ 2 0内に集積さ れている回路の一部を図示したに過ぎないものであり、 これ以外の回路 を I Cチップ 2 0内に集積していても良い。 ただし、 アナログ回路はァ ナログ回路領域 1 内に集積され、 デジタル回路はデジタル回路領域 2内 に集積される。
本実施形態では、 アナログ回路領域 1 には、 第 1のアナログ回路 2 1 、 第 1のスイッチング回路 2 2、 第 2のアナログ回路 2 4および第 3の アナログ回路 2 5 を集積している。 また、 デジタル回路領域 2 には、 第 2のスイッチング回路 2 3およびクロック発生回路 2 6 を集積している 第 1 のアナログ回路 2 1 と第 3のアナログ回路 2 5 とをアナログ回路 領域 1 に配置し、 その間の処理回路である第 2のスイ ッチング回路 2 3 をデジタル回路領域 2に配置することにより、 第 2 のスィ ツチング回路 2 3 とクロック発生回路 2 6 との間の距離は短くなり、 スイッチング回 路 2 3 に第 2のクロック信号 C K 2を供給するための第 2のクロックラ イン 2 9の配線長を短くすることができる。
上述のように、 第 2のクロック信号 C K 2は、 第 1 のクロック信号 C K 1 に比べて周波数が高く、 大きなエネルギを持った信号である。 した がって、 このような第 2のクロック信号 C K 2が流れる第 2のクロック ライン 2 9がアナログ回路領域 1 の中まで長く引き回されると、 大きな デジタルノイズがアナログ回路内に飛び込むことが多くなる。
しかし、 本実施形態によれば、 第 2のスイ ッチング回路 2 3をデジ夕 ル回路領域 2内に配置しているので、 第 2のクロックライン 2 9がアナ ログ回路領域 1 の中に入らないようにすることができ、 第 2のクロック 信号 C K 2によるデジタルノイズがアナログ回路に飛び込む不都合を抑 制することができる。 しかも、 アナログ回路領域 1 とデジタル回路領域 2 との間にガー ドリ ング 7 を設けているので、 'デジタルノイズの混入を より確実に抑止することが可能である。
なお、 デジタル回路領域 2内における第 2のスイッチング回路 2 3の 配置は、 できるだけ第 2のクロックライン 2 9の配線長を短くするため に、 クロック発生回路 2 6の近傍に配置するのが好ましい。
一方、 第 1 のアナログ回路 2 1 と第 2のアナログ回路 2 4との間の処 理回路である第 1 のスイ ッチング回路 2 2については、 当該第 1 、 第 2 のアナログ回路 2 1 , 2 4 と同じアナログ回路領域 1 に配置している。 第 1 のスイッチング回路 2 2 に供給される第 1 のクロック信号 C K 1 は 、 第 2のクロック信号 C K 2 に比べて周波数が低く、 当該第 1 のクロッ ク信号 C K 1 によるデジタルノイズの影響はそれほど大きくないもので ある。
したがって、 第 1 のスイッチング回路 2 2についてはアナログ回路領 域 1 に配置することで、 クロック発生回路 6から第 1のスイッチング回 路 2 2まで引かれる第 1のクロックライ ン 2 8の配線長は多少長くなる が、 第 1のアナログ回路 2 1 と第 1 のスイ ッチング回路 2 2 との間、 第 1 のスイッチング回路 2 2 と第 2のアナログ回路 2 4との間の信号ライ ン 3 0の配線長を短くすることができる。
本実施形態の特徴は、 異なる周波数のクロック信号に従って動作する スイ ッチング回路が複数ある場合に、 少なく とも、 クロック信号の周波 数が高くてデジタルノイズの影響が大きくなるスイ ッチング回路をデジ タル回路領域 2 に配置することにある。 このようにすることで、 大きな エネルギを持ったクロック信号によるデジタルノイズがアナログ回路に 飛び込んでアナログ信号の特性を劣化させる不都合を抑制することがで きる
なお、 上記に示した各実施形態は、 本発明を実施するにあたっての具 体化の一例を示したものに過ぎず、 これらによって本発明の技術的範囲 が限定的に解釈されてはならないものである。 すなわち、 本発明はその 精神、 またはその主要な特徴から逸脱することなく、 様々な形で実施す ることができる。
以上説明したように、 本発明によれば、 半導体チップのデジタル回路 領域内に設けられたクロック発生回路から、 クロック信号に基づき動作 するスイッチング回路まで引かれるクロックラインの配線長を短くする ことが可能となるとともに、 クロックラインからアナログ回路領域内の アナログ回路までの距離をできるだけ遠く離すことが可能となる。 これ により、 クロックライン上を流れるクロック信号によるデジタルノイズ がアナログ回路内に飛び込んでしまう不都合を抑制し、 アナログ回路と デジタル回路との間の結合ノイズを低減することができる。 産業上の利用可能性
本発明は、 クロックライ ン上を流れるクロック信号によるデジタルノ ィズをアナログ回路が受けて、 アナログ信号の品質が劣化してしまう不 都合を抑止できるようにするのに有用である。

Claims

請 求 の 範 囲
1 . アナログ回路とデジタル回路とを同じ半導体チップ上に混載したァ ナログ · デジ夕ル—混載集積回路であって、
上記半導体チップ内にアナログ回路領域とデジタル回路領域とを有し
、 クロック信号を発生するクロック発生回路を上記デジタル回路領域内 に配置するとともに、 上記クロック信号によりスィ ツチング動作してァ ナログ信号処理するスイ ッチング回路を上記デジタル回路領域内に配置 するようにしたことを特徴とするアナログ · デジタル混載集積回路。
2 . 上記スィ ツチング回路を上記クロック発生回路の近傍に配置したこ とを特徴とする請求の範囲第 1項に記載のアナログ · デジタル混載集積 回路。
3 . アナログ回路とデジタル回路とを同じ半導体チップ上に混載したァ ナログ · デジタル混載集積回路であって、
上記半導体チップは、 第 1 の周波数のクロック信号により動作してァ ナログ信号処理する第 1 のスイッチング回路と、 上記第 1 の周波数より も高い第 2の周波数のクロック信号により動作してアナログ信号処理す る第 2 のスィ ツチング回路と、 上記第 1および第 2の周波数のクロック 信号を発生するクロック発生回路とを含み、
上記半導体チップ内にアナログ回路領域とデジタル回路領域とを有し
、 上記第 1 のスィ ツチング回路を上記アナログ回路領域内に配置すると ともに、 上記第 2のスイ ッチング回路および上記クロック発生回路を上 記デジタル回路領域内に配置するようにしたことを特徴とするアナログ • デジタル混載集積回路。
4 . 上記第 2のスイッチング回路を上記クロック発生回路の近傍に配置 したことを特徴とする請求の範囲第 3項に記載のアナログ · デジタル混 載集積回路。
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