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KR101390877B1 - 가드링을 통과하는 저잡음 관통실리콘비아를 갖는 반도체칩 및 그를 이용한 적층 패키지 - Google Patents

가드링을 통과하는 저잡음 관통실리콘비아를 갖는 반도체칩 및 그를 이용한 적층 패키지 Download PDF

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KR101390877B1
KR101390877B1 KR1020090064592A KR20090064592A KR101390877B1 KR 101390877 B1 KR101390877 B1 KR 101390877B1 KR 1020090064592 A KR1020090064592 A KR 1020090064592A KR 20090064592 A KR20090064592 A KR 20090064592A KR 101390877 B1 KR101390877 B1 KR 101390877B1
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김정호
박현정
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한국과학기술원
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Abstract

본 발명은 가드링과 관통실리콘비아가 이격됨에 따라 발생하는 잡음(Noise)을 감소시킬 수 있는 반도체칩 및 그를 이용한 적층 패키지를 제공하기 위한 것으로, 본 발명의 반도체칩은 실리콘기판; 상기 실리콘기판 내에 서로 일정간격 이격되어 불순물의 이온주입에 의해 형성된 제1도전형 가드링과 제2도전형 가드링; 상기 제1도전형 가드링과 실리콘기판을 관통하는 제1관통실리콘비아; 및 상기 제2도전형 가드링과 실리콘기판을 관통하는 제2관통실리콘비아를 포함하고, 상술한 본 발명은 이온주입에 의해 형성된 가드링을 관통하도록 관통실리콘비아를 형성하므로써 관통실리콘비아로부터 실리콘기판으로 발생하는 잡음을 분리할 수 있고, 아울러 실리콘기판에 존재하는 잡음으로부터 관통실리콘비아를 보호할 수 있는 효과가 있다.
패키지, 관통실리콘비아, 가드링, 이온주입, 잡음, 반도체칩

Description

가드링을 통과하는 저잡음 관통실리콘비아를 갖는 반도체칩 및 그를 이용한 적층 패키지{SEMICONDUCTOR CHIP WITH LOW NOISE THROUGH SILICON VIA PENETRATING GUARD RING AND STACK PACKAGE USING THE SAME}
본 발명은 반도체 패키지에 관한 것으로, 특히 가드링을 통과하는 저잡음 관통실리콘비아를 갖는 반도체칩 및 그를 이용한 적층 패키지에 관한 것이다.
반도체 집적 장치에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전되어 왔다, 최근에는 소형화 및 고용량화와 더불어 실장 효율성을 만족시킬 수 있는 적층 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.
적층 패키지는 크게 개별 반도체칩들을 적층한 후에, 한번에 적층된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 패키지들을 적층하는 방법으로 제조할 수 있으며, 적층 패키지의 개별 반도체칩들은 금속 와이어 또는 관통 실리콘 비아(Through Silicon Via; TSV) 등을 통하여 전기적으로 연결된다.
그러나, 종래의 금속 와이어를 이용한 적층 패키지는 금속 와이어를 통하여 전기적인 신호 교환이 이루어지므로 속도가 느리고, 많은 수의 와이어가 사용되어 전기적 특성 열화가 발생한다. 또한, 금속 와이어를 형성하기 위해 기판에 추가 면적이 요구되어 패키지의 크기가 증가되고, 반도체 칩들 사이에 와이어 본딩을 하기 위한 갭(Gap)이 요구되므로 패키지의 높이가 높아진다.
이에, 최근에는 관통 실리콘 비아(Through silicon via : TSV)를 이용한 적층 패키지가 제안되었다. 상기와 같은 적층 패키지는 일반적으로 반도체칩 내에 반도체칩을 관통하는 비아홀(Via hole)을 형성하고, 관통된 비아홀 내에 전도성 물질을 채워 관통실리콘비아(Through Silicon Via; TSV)라는 관통 전극을 형성하며, 관통 전극을 매개로 상부 반도체칩과 하부 반도체칩 간을 전기적으로 연결하는 방식으로 구현하고 있다.
도 1a는 종래기술에 따른 적층 패키지를 도시한 단면도이고, 도 1b는 도 1a의 A-A'선에 따른 평면도이다.
도 1a 및 도 1b에 도시된 바와 같이, 실리콘기판(101)을 관통하는 다수의 실리콘관통비아(102)를 구비한 반도체칩(110)들이 적어도 둘 이상 적층되어 있다. 적층된 반도체칩(110)들은 관통실리콘비아(102)에 의해 상호간에 물리적 및 전기적인 연결을 이룬다. 관통실리콘비아(102)는 재배선 등을 통해 반도체칩(110)의 패드와 전기적으로 연결된다.
관통실리콘비아(102)를 둘러싸는 형태로 가드링(Guard ring, 103)이 설치되어 있다. 가드링(103)은 관통실리콘비아(102)와 반도체칩 내부간 전기적 절연을 달 성함은 물론 관통실리콘비아(102)에 전달되는 스트레스를 완화시키기 위한 것으로, 평면상으로 볼 때, 고리 모양을 가지며, 관통실리콘비아(102)와 이격되게 구비된다.
그러나, 종래기술은 가드링(103)이 관통실리콘비아(102)와 이격되어 구비됨에 따라 이격된 부분을 통과하여 관통실리콘비아(102)가 실리콘기판(101)과 인접하게 되어 고주파 잡음이 통과할 수 있는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 가드링과 관통실리콘비아가 이격됨에 따라 발생하는 잡음(Noise)을 감소시킬 수 있는 반도체칩 및 그를 이용한 적층 패키지를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체칩은 실리콘기판; 상기 실리콘기판 내에 불순물의 이온주입에 의해 형성된 가드링; 및 상기 가드링 및 실리콘기판을 관통하며 상기 가드링과 접촉하는 관통실리콘비아를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체칩은 실리콘기판; 상기 실리콘기판 내에 서로 일정간격 이격되어 불순물의 이온주입에 의해 형성된 제1도전형 가드링과 제2도전형 가드링; 상기 제1도전형 가드링과 실리콘기판을 관통하며 상기제1도전형 가드링과 접촉하는 제1관통실리콘비아; 및 상기 제2도전형 가드링과 실리콘기판을 관통하며 상기 제2도전형 가드링과 접촉하는 제2관통실리콘비아를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체칩은 디지탈회로와 아날로그회로가 구비된 실리콘기판 및 상기 디지탈회로와 아날로그회로 사이에 구비되며 불순물의 이온주입에 의해 형성된 가드링어레이를 포함하고, 상기 가드링 어레이는 상기 실리콘기판 내에 서로 일정간격 이격되어 불순물의 이온주입에 의해 형성된 제1도전형 가드링과 제2도전형 가드링; 상기 제1도전형 가드링과 실리콘기판을 관통하며 상기 제1도전형 가드링과 접촉하는 복수의 제1관통실리콘비아; 및 상기 제2도전형 가드링과 실리콘기판을 관통하며 상기 제2도전형 가드링과 접촉하는 복수의 제2관통실리콘비아를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 적층 패키지는 불순물의 이온주입에 의해 형성된 복수의 가드링 및 상기 복수의 가드링 각각을 관통하며 상기 복수의 가드링과 각각 접촉하는 복수의 관통실리콘비아를 갖는 반도체칩이 상기 관통실리콘비아를 통해 서로 연결되어 적어도 둘 이상 적층된 것을 특징으로 한다.
상술한 본 발명은 이온주입에 의해 형성된 가드링을 관통하도록 관통실리콘비아를 형성하므로써 관통실리콘비아로부터 실리콘기판으로 발생하는 잡음을 분리할 수 있고, 아울러 실리콘기판에 존재하는 잡음으로부터 관통실리콘비아를 보호할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a는 본 발명의 제1실시예에 따른 반도체칩을 도시한 단면도이고, 도 2b는 도 2a의 B-B'선에 따른 단면도이다.
도 2a 및 도 2b에 도시된 바와 같이, 본 발명의 제1실시예에 따른 반도체칩(100)은 실리콘기판(11), 실리콘기판(11)을 관통하며 서로 이격된 제1관통실리콘비아(12A)와 제2관통실리콘비아(12B)를 갖는다. 실리콘기판(11)은 붕소(Boron) 등의 P형 불순물이 이온주입된 실리콘기판을 포함하고, 관통실리콘비아(12A, 12B)는 알루미늄막(Al) 등의 금속막으로 형성된다. 제1 및 제2관통실리콘비아(12A, 12B)는 접지(Ground)나 전력망(Power)에 연결되어 직류 전압(DC)이 바이어스되도록 한다. 이렇게 되면 고주파 잡음의 저임피던스 경로를 제공하므로 제1 및 제2관통실리콘비아(12A, 12B)로부터 실리콘기판(11)을 분리시킬 수 있다. 제1관통실리콘비아(12A)는 전력망에 연결되어 P-TSV(Power TSV)가 되고, 제2관통실리콘비아(12B)는 접지에 연결되어 G-TSV(GND TSV)가 될 수 있다.
제1 및 제2관통실리콘비아(12A, 12B)를 각각 둘러싸는 형태로 복수의 가드링(13, 14)이 실리콘기판(11) 내에 형성되어 있다. 복수의 가드링(13, 14)은 제1 및 제2관통실리콘비아(12A, 12B)와 반도체칩(100) 내부간 전기적 절연을 달성함은 물론 제1 및 제2관통실리콘비아(12A, 12B)에 전달되는 스트레스를 완화시키기 위한 것이다. 평면상으로 볼때 가드링(13, 14)은 제1 및 제2관통실리콘비아(12A, 12B)보다 크기가 크며, 단면상으로 볼때는 제1 및 제2관통실리콘비아(12A, 12B)가 각각의 가드링(13, 14)을 관통하는 형태이다.
가드링(13, 14)을 자세히 살펴보면 다음과 같다.
가드링은 제1가드링(13) 및 제2가드링(14)을 포함하며, 제1 및 제2가드링(13, 14)은 모두 불순물이 도핑된 불순물영역일 수 있다. 즉, P형 불순물 또는 N형 불순물의 이온주입을 통해 실리콘기판(11) 내에 형성된다.
제1가드링(13)과 제2가드링(14)은 서로 다른 도전형의 불순물(impurity)이 이온주입되어 있다. 예를 들어, 제1가드링(13)은 N형 불순물(N type impurity)이 이온주입되어 있고, 제2가드링(14)은 P형 불순물(P type impurity)이 이온주입되어 있다. N형 불순물은 인(P) 또는 비소(As)를 포함하고, P형 불순물은 붕소(Boron; B)를 포함할 수 있다.
이와 같이, 제1가드링(13)과 제2가드링(14)이 서로 다른 도전형의 불순물에 의해 이온주입되어 있으면서 서로 일정 간격 이격되어 있으므로, 이웃하는 제1관통실리콘비아(12A)와 제2관통실리콘비아(12B)가 서로 분리된다. 즉, 제1가드링(13)을 관통하는 제1관통실리콘비아(12A)와 제2가드링(14)을 관통하는 제2관통실리콘비아(12B)가 서로 분리된다.
한편, 상술한 제1실시예에서는 제1가드링(13)이 N형 불순물의 이온주입에 의해 형성되고, 제2가드링(14)이 P형 불순물의 이온주입에 의해 형성되었으나, 다른 실시예에서는 제1가드링이 P형 불순물의 이온주입에 의해 형성되고, 제2가드링이 N형 불순물의 이온주입에 의해 형성될 수도 있다. 바람직하게는, 잡음에 의한 손실을 최소화하기 위해서는 제1가드링(13)이 N형 불순물의 이온주입으로 형성되어 전력망(Power network)으로 연결되어야 하고, 제2가드링(14)이 P형 불순물의 이온주입으로 형성되어 접지망(Ground network)으로 연결되어야 한다.
제1가드링(13)과 제2가드링(14)은 각 관통실리콘비아(12A, 12B)를 형성하기 전에 반도체칩(100)의 제작 단계에서 내부가 채워진 사각형의 모양으로 레이아웃되며, 이후 패키지 공정 단계에서는 제1가드링(13)과 제2가드링(14)을 관통하도록 관통홀을 형성한 후 관통홀 내부에 매립되는 각 관통실리콘비아(12A, 12B)를 형성시킨다.
상술한 제1실시예에 따르면, 불순물의 이온주입에 의해 형성된 제1 및 제2가드링(13, 14)을 각각 관통하도록 제1 및 제2관통실리콘비아(12A, 12B)를 형성한다. 즉, 제1관통실리콘비아(12A)와 제1가드링(13) 사이 및 제2관통실리콘비아(12B)와 제2가드링(14) 사이에 이격공간이 존재하지 않도록 하므로써 제1 및 제2관통실리콘비아(12A, 12B)로부터 실리콘기판(11)으로 발생하는 잡음을 분리할 수 있고, 아울러 실리콘기판(11)에 존재하는 잡음으로부터 제1 및 제2관통실리콘비아(12A, 12B)를 보호할 수 있다.
도 3a는 본 발명의 제2실시예에 따른 반도체칩을 도시한 단면도이고, 도 3b는 도 3a의 B-B'선에 따른 단면도이다.
도 3a 및 도 3b에 도시된 바와 같이, 본 발명의 제2실시예에 따른 반도체칩(200)은 실리콘기판(21), 실리콘기판(21)을 관통하며 서로 이격된 제1관통실리콘비아(22A)와 제2관통실리콘비아(22B)를 갖는다. 실리콘기판(21)은 붕소(Boron) 등의 P형 불순물이 이온주입된 실리콘기판을 포함하고, 제1 및 제2관통실리콘비아(22A, 22B)는 알루미늄막(Al) 등의 금속막으로 형성된다. 제1 및 제2관통실리콘비아(22A, 22B)는 접지(Ground)나 전력망(Power)에 연결되어 직류 전압(DC)이 바이어스되도록 한다. 이렇게 되면 고주파 잡음의 저임피던스 경로를 제공하므로 제1 및 관통실리콘비아(12A, 12B)에서 실리콘기판(21)을 분리시킬 수 있다. 제1관통실리콘비아(22A)는 전력망에 연결되어 P-TSV(Power TSV)가 되고, 제2관통실리콘비아(22B)는 접지에 연결되어 G-TSV(GND TSV)가 될 수 있다.
제1 및 제2관통실리콘비아(22A, 22B)를 둘러싸는 형태로 복수의 가드링(23, 24, 25)이 실리콘기판(21) 내에 형성되어 있다. 복수의 가드링(23, 24, 25)은 제1 및 제2관통실리콘비아(22A, 22B)와 반도체칩(200) 내부간 전기적 절연을 달성함은 물론 제1 및 제2관통실리콘비아(22A, 22B)에 전달되는 스트레스를 완화시키기 위한 것이다. 평면상으로 볼때 각 가드링(23, 24, 25)은 관통실리콘비아(22A, 22B)보다 크기가 크며, 단면상으로 볼때는 제1 및 제2관통실리콘비아(22A, 22B)가 각각의 가드링(23, 24, 25)을 관통하는 형태이다.
가드링을 자세히 살펴보면 다음과 같다.
가드링은 제1가드링(23), 제2가드링(24) 및 제3가드링(25)을 포함하며, 제1 내지 제3가드링(23, 24, 25)은 모두 불순물이 도핑된 불순물영역일 수 있다. 즉, P형 불순물 또는 N형 불순물의 이온주입을 통해 실리콘기판(21) 내에 형성된다.
제1가드링(23)과 제2가드링(24)은 동일 도전형(Same conductivity)의 불순물(impurity)이 이온주입되어 있고, 제3가드링(25)은 제1 및 제2가드링(23, 24)과는 반대 도전형의 불순물이 이온주입되어 있다. 예를 들어, 제1가드링(23)과 제2가드링(24)은 N형 불순물(N type impurity)이 이온주입되어 있고, 제3가드링(25)은 P형 불순물(P type impurity)이 이온주입되어 있다. 여기서, 제1가드링(23)과 제2가드링(24)은 N형 불순물이 이온주입되어 있되, 불순물의 농도가 서로 다르다. 제2가드링(24)에 주입된 불순물의 농도는 제1가드링(23)에 이온주입된 불순물의 농도보다 더 높을 수 있다. N형 불순물은 인(P) 또는 비소(As)를 포함하고, P형 불순물은 붕소(Boron; B)를 포함할 수 있다.
이와 같이, 제1가드링(23)과 제3가드링(25)이 서로 다른 도전형의 불순물에 의해 이온주입되어 있으면서 서로 일정 간격을 갖고 이격되어 있으므로, 이웃하는 제1관통실리콘비아(22A)와 제2관통실리콘비아(22B)가 서로 분리된다. 즉, 제1가드 링(23)과 제2가드링(24)을 관통하는 제1관통실리콘비아(22A)와 제3가드링(25)을 관통하는 제2관통실리콘비아(22B)가 서로 분리된다.
제1가드링(23)은 제2가드링(24)보다 더 깊게 형성된 웰 형태(Well type)일 수 있고, 제2가드링(24)과 제3가드링(25)은 동일 깊이를 갖는다. 이에 따라 제1 및 제2가드링(23, 24)에 의해 에워싸이는 제1관통실리콘비아(22A)와 제3가드링(25)에 의해 에워싸이는 제2관통실리콘비아(22B)간의 분리가 용이하다. 제1가드링(23)은 N형 불순물이 이온주입된 N형 웰(N-well)의 형태를 가질 수 있다. 위와 같이 제1관통실리콘비아(22A)가 관통되는 제1 및 제2가드링(23, 24)은 이중 가드링(Double guard ring) 구조이다.
한편, 상술한 제2실시예에서는 제1가드링(23)과 제2가드링(24)이 N형 불순물의 이온주입에 의해 형성되고, 제3가드링(25)이 P형 불순물의 이온주입에 의해 형성되었으나, 다른 실시예에서는 제1가드링과 제2가드링이 P형 불순물의 이온주입에 의해 형성되고, 제3가드링이 N형 불순물의 이온주입에 의해 형성될 수도 있다. 바람직하게는, 잡음에 의한 손실을 최소화하기 위해서는 제1 및 제2가드링(23, 24)이 N형 불순물의 이온주입으로 형성되어 전력망(Power network)으로 연결되어야 하고, 제3가드링(25)이 P형 불순물의 이온주입으로 형성되어 접지망(Ground network)으로 연결되어야 한다.
제1가드링(23), 제2가드링(24) 및 제3가드링(25)은 제1 및 제2관통실리콘비아(22A, 22B)를 형성하기 전에 반도체칩의 제작 단계에서 내부가 채워진 사각형의 모양으로 레이아웃되며, 이후 패키지 공정 단계에서는 제1가드링(23), 제2가드 링(24) 및 제3가드링(25)을 관통하도록 관통홀을 형성한 후 관통홀 내부에 매립되는 제1 및 제2관통실리콘비아(22A, 22B)를 형성시킨다.
상술한 제2실시예에 따르면, 불순물의 이온주입에 의해 형성된 제1 및 제2가드링(23, 24)을 관통하도록 제1관통실리콘비아(22A)를 형성하고, 불순물의 이온주입에 의해 형성된 제3가드링(25)을 관통하는 제2관통실리콘비아(22B)를 형성한다. 즉, 제1관통실리콘비아(22A)와 제1 및 제2가드링(23, 24) 사이에 이격공간이 존재하지 않도록 하고, 제2관통실리콘비아(22B)와 제3가드링(25) 사이에 이격공간이 존재하지 않도록 하므로써 제1 및 제2관통실리콘비아(22A, 22B)로부터 실리콘기판(21)으로 발생하는 잡음을 분리할 수 있고, 아울러 실리콘기판(21)에 존재하는 잡음으로부터 제1 및 제2관통실리콘비아(22A, 22B)를 보호할 수 있다. 아울러, 제1가드링(23)과 제2가드링(24)으로 이루어진 이중 가드링 구조를 형성하므로써 제1관통실리콘비아(22A)와 제2관통실리콘비아(22B)간의 분리가 더욱 용이하며, 또한 잡음을 분리하는 효과가 더욱 증대된다.
도 4는 본 발명의 제2실시예의 변형예로서, 가드링어레이를 갖는 반도체칩을 도시한 도면이다.
도 4를 참조하면, 디지탈회로(Digital circuit, 310)와 아날로그회로(Analog circuit, 320) 사이에 복수의 관통실리콘비아(301A, 301B)가 각 가드링(302, 303, 304)을 관통하는 상태로 일렬 배치되어 가드링 어레이(Guarding array)를 형성하면, 디지탈회로(310)와 아날로그회로(320)가 혼재하는 시스템에서 두 회로간의 잡음분리를 더욱 효과적으로 달성할 수 있다.
도 4에서 디지탈회로(310)측에 형성된 가드링어레이는 제1가드링(302)과 제2가드링(303)을 관통하는 관통실리콘비아(301A)의 어레이로 구성된다. 아날로그회로(320)측에 형성된 가드링어레이는 제3가드링(304)을 관통하는 관통실리콘비아(301B)의 어레이로 구성된다. 제1가드링(302)과 제2가드링(303)은 N형 불순물이 이온주입된 가드링이고, 제3가드링(304)은 P형 불순물이 이온주입된 가드링이다. 제1가드링(302)과 제3가드링(304)은 일정 간격을 두고 이격되어 있다. 제1 내지 제3가드링의 단면구조는 도 3b를 참조하기로 한다.
도 5는 본 발명의 제2실시예에 따른 반도체칩이 적층된 적층 패키지를 도시한 도면으로서, 관통 실리콘 비아 칩 적층 패키지(Through Silicon Via chip stack package) 구조를 도시한다.
도 5를 참조하면, 적층 반도체패키지(400)는 적어도 둘 이상의 반도체칩을 포함한다. 각 반도체칩은 서로 이격된 제1관통실리콘비아(402A)와 제2관통실리콘비아(402B)를 포함하고, 상부의 반도체칩과 하부의 반도체칩은 제1관통실리콘비아(402A) 및 제2관통실리콘비아(402B)를 통해 연결된다.
각 반도체칩은 실리콘기판(401), 실리콘기판(401)을 관통하며 서로 이격된 제1관통실리콘비아(402A)와 제2관통실리콘비아(402B)를 갖는다. 실리콘기판(401)은 붕소(Boron) 등의 P형 불순물이 이온주입된 실리콘기판을 포함하고, 제1 및 제2관통실리콘비아(402A, 402B)는 알루미늄막(Al) 등의 금속막으로 형성된다. 제1 및 제2관통실리콘비아(402A, 402B)를 둘러싸는 형태로 복수의 가드링(403, 404, 405)이 실리콘기판(401) 내에 형성되어 있다. 여기서, 제1 및 제2관통실리콘비아(402A, 402B)는 각각의 가드링을 관통하는 형태이다.
가드링을 자세히 살펴보면 다음과 같다.
가드링은 제1가드링(403), 제2가드링(404) 및 제3가드링(405)을 포함하며, 제1 내지 제3가드링(403, 404, 405)은 모두 불순물이 도핑된 불순물영역일 수 있다. 즉, P형 불순물 또는 N형 불순물의 이온주입을 통해 실리콘기판(401) 내에 형성된다.
제1가드링(403)과 제2가드링(404)은 동일 도전형(Same conductivity)의 불순물(impurity)이 이온주입되어 있는 이중 가드링 구조이고, 제3가드링(405)은 제1 및 제2가드링(403, 404)과는 반대 도전형의 불순물이 이온주입되어 있다. 예를 들어, 제1가드링(403)과 제2가드링(404)은 N형 불순물(N type impurity)이 이온주입되어 있고, 제3가드링(405)은 P형 불순물(P type impurity)이 이온주입되어 있다. 여기서, 제1가드링(403)과 제2가드링(404)은 N형 불순물이 이온주입되어 있되, 불순물의 농도가 서로 다르다. 제2가드링(404)에 주입된 불순물의 농도는 제1가드링(403)에 이온주입된 불순물의 농도보다 더 높을 수 있다. N형 불순물은 인(P) 또는 비소(As)를 포함하고, P형 불순물은 붕소(Boron; B)를 포함할 수 있다.
이와 같이, 제1가드링(403)과 제3가드링(405)이 서로 다른 도전형의 불순물에 의해 이온주입되어 있으면서 일정 간격을 갖고 이격되어 있으므로, 이웃하는 제1관통실리콘비아(402A)와 제2관통실리콘비아(402B)가 서로 분리된다. 제1가드링(403)은 제2가드링(404)보다 더 깊게 형성된 웰 형태(Well type)일 수 있고, 제2가드링(404)과 제3가드링(405)은 동일 깊이를 갖는다. 이에 따라 제1 및 제2가드 링(403, 404)에 의해 에워싸이는 제1관통실리콘비아(402A)와 제3가드링(405)에 의해 에워싸이는 제2관통실리콘비아(402B)간의 분리가 용이하다. 제1가드링(403)은 N형 불순물이 이온주입된 N형 웰(N-well)의 형태를 가질 수 있다. 한편, 상술한 실시예에서는 제1가드링(403)과 제2가드링(404)이 N형 불순물의 이온주입에 의해 형성되고, 제3가드링(405)이 P형 불순물의 이온주입에 의해 형성되었으나, 다른 실시예에서는 제1가드링(403)과 제2가드링(404)이 P형 불순물의 이온주입에 의해 형성되고, 제3가드링(405)이 N형 불순물의 이온주입에 의해 형성될 수도 있다. 바람직하게는, 잡음에 의한 손실을 최소화하기 위해서는 제1가드링(403) 및 제2가드링(404)이 N형 불순물의 이온주입으로 형성되어 전력망(Power network)으로 연결되어야 하고, 제3가드링(405)이 P형 불순물의 이온주입으로 형성되어 접지망(Ground network)으로 연결되어야 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 종래기술에 따른 적층 패키지를 도시한 단면도.
도 1b는 도 1a의 A-A'선에 따른 평면도.
도 2a는 본 발명의 제1실시예에 따른 반도체칩을 도시한 단면도.
도 2b는 도 2a의 B-B'선에 따른 단면도.
도 3a는 본 발명의 제2실시예에 따른 반도체칩을 도시한 단면도.
도 3b는 도 3a의 B-B'선에 따른 단면도.
도 4는 본 발명의 제2실시예의 변형예로서 가드링어레이를 갖는 반도체칩을 도시한 도면.
도 5는 본 발명의 제2실시예에 따른 반도체칩이 적층된 적층 패키지를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22A : 제1관통실리콘비아
22B : 제2관통실리콘비아 23 : 제1가드링
24 : 제2가드링 25 : 제3가드링

Claims (20)

  1. 실리콘기판;
    상기 실리콘기판 내에 불순물의 이온주입에 의해 형성된 가드링;
    상기 가드링 및 실리콘기판을 관통하며 상기 가드링과 접촉하는 관통실리콘비아
    를 포함하는 반도체칩.
  2. 제1항에 있어서,
    상기 가드링은 N형 불순물 또는 P형 불순물이 이온주입되어 있는
    반도체칩.
  3. 제1항에 있어서,
    상기 가드링은 상기 관통실리콘비아보다 크기가 큰
    반도체칩.
  4. 실리콘기판;
    상기 실리콘기판 내에 서로 일정간격 이격되어 불순물의 이온주입에 의해 형성된 제1도전형 가드링과 제2도전형 가드링;
    상기 제1도전형 가드링과 실리콘기판을 관통하며 상기 제1도전형 가드링과 접촉하는 제1관통실리콘비아; 및
    상기 제2도전형 가드링과 실리콘기판을 관통하며 상기 제2도전형 가드링과 접촉하는 제2관통실리콘비아
    를 포함하는 반도체칩.
  5. 제4항에 있어서,
    상기 제1도전형 가드링은 이중 가드링 구조를 갖는
    반도체칩.
  6. 제5항에 있어서,
    상기 이중 가드링 구조는 제1불순물영역과 상기 제1불순물영역보다 불순물농도가 작고 깊이가 깊은 제2불순물영역을 포함하는
    반도체칩.
  7. 제4항 또는 제6항에 있어서,
    상기 제1도전형 가드링은 N형 불순물이 이온주입되어 있고, 상기 제2도전형 가드링은 P형 불순물이 이온주입되어 있는
    반도체칩.
  8. 제7항에 있어서,
    상기 제1관통실리콘비아는 전력망에 연결되고, 상기 제2관통실리콘비아는 접지에 연결된
    반도체칩.
  9. 디지탈회로와 아날로그회로가 구비된 실리콘기판 및 상기 디지탈회로와 아날로그회로 사이에 구비되며 불순물의 이온주입에 의해 형성된 가드링어레이를 포함하고,
    상기 가드링 어레이는,
    상기 실리콘기판 내에 서로 일정간격 이격되어 불순물의 이온주입에 의해 형성된 제1도전형 가드링과 제2도전형 가드링;
    상기 제1도전형 가드링과 실리콘기판을 관통하며 상기 제1도전형 가드링과 접촉하는 복수의 제1관통실리콘비아; 및
    상기 제2도전형 가드링과 실리콘기판을 관통하며 상기 제2도전형 가드링과 접촉하는 복수의 제2관통실리콘비아
    를 포함하는 반도체칩.
  10. 삭제
  11. 제9항에 있어서,
    상기 제1도전형 가드링은 이중 가드링 구조를 갖는
    반도체칩.
  12. 제11항에 있어서,
    상기 이중 가드링 구조는 제1불순물영역과 상기 제1불순물영역보다 불순물농도가 작고 깊이가 깊은 제2불순물영역을 포함하는
    반도체칩.
  13. 제9항 또는 제12항에 있어서,
    상기 제1도전형 가드링은 N형 불순물이 이온주입되어 있고, 상기 제2도전형 가드링은 P형 불순물이 이온주입되어 있는
    반도체칩.
  14. 불순물의 이온주입에 의해 형성된 복수의 가드링 및 상기 복수의 가드링 각각을 관통하며 상기 복수의 가드링과 각각 접촉하는 복수의 관통실리콘비아를 갖는 반도체칩이 상기 관통실리콘비아를 통해 서로 연결되어 적어도 둘 이상 적층된
    적층 패키지.
  15. 제14항에 있어서,
    상기 복수의 가드링은,
    실리콘기판 내에 서로 일정간격 이격되어 불순물의 이온주입에 의해 형성된 제1도전형 가드링과 제2도전형 가드링을 포함하는 적층 패키지.
  16. 제15항에 있어서,
    상기 제1도전형 가드링은,
    이중 가드링 구조를 갖는 적층 패키지.
  17. 제16항에 있어서,
    상기 이중 가드링 구조는,
    제1불순물영역과 상기 제1불순물영역보다 불순물농도가 작고 깊이가 깊은 제2불순물영역을 포함하는 적층 패키지.
  18. 제15항 또는 제17항에 있어서,
    상기 제1도전형 가드링은 N형 불순물이 이온주입되어 있고, 상기 제2도전형 가드링은 P형 불순물이 이온주입되어 있는 적층 패키지.
  19. 제14항에 있어서,
    상기 반도체칩은 디지탈회로와 아날로그회로가 혼재된 반도체칩을 포함하는 적층 패키지.
  20. 제19항에 있어서,
    상기 디지탈회로와 아날로그회로는 상기 가드링에 의해 분리되며, 상기 가드링은 상기 복수의 관통실리콘비아가 어레이된 가이드링이 복수개 형성된 어레이 구조를 갖는 적층 패키지.
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