TWI893593B - 電子裝置及其3d晶片封裝結構 - Google Patents

Abstract

一種電子裝置，其包括複數個電路單元以及一補償電路。複數個電路單元彼此並聯連接，且與一電源端電性連接以接收一電源電壓。補償電路與該等電路單元電性連接，並輸出一補償電壓至電性連接的該等電路單元，該等電路單元中的至少其中一者遠離電源端。

Description

電子裝置及其3D晶片封裝結構

本申請係有關於一種半導體裝置及半導體封裝結構，尤指一種電子裝置及其3D晶片封裝結構。

隨著使用者對電子產品的資料量及運算能力的需求越來越高，又為了滿足電子產品需輕薄短小的需求，半導體裝置持續往體積更小、消耗功率更低以及更高頻寬的方向發展。

然而，隨著資料量以及運算能力的提高，半導體裝置內部所需的電子元件以及線路也相應增加，半導體裝置所需的引腳數也大幅增加。而為了滿足減少半導體裝置體積的需求，半導體裝置的引腳數需盡量減少。在引腳減少的情況下，將導致半導體裝置的內部電路可能出現供電不穩的情況發生。

因此，如何提出一種可穩定供電的半導體裝置為本領域亟欲解決的問題之一。

為了解決上述技術問題，本申請提出一種電子裝置及其3D晶片封裝結構，可補償電子裝置內部的電源電壓，使電子裝置的內部電路可在穩定的電源電壓下正常運作，達到使積體電路晶片可穩定提供電源電壓的目的。

為了達成上述之目的，本申請提出一種電子裝置，其包括複數個電路單元以及一補償電路。複數個電路單元彼此並聯連接，且與一電源端電性連接以接收一電源電壓。補償電路與該等電路單元電性連接，並輸出一補償電壓至電性連接的該等電路單元，該等電路單元中的至少其中一者遠離電源端。

為了達成上述之目的，本申請提出一種3D晶片封裝結構，其包括前述的電子裝置。電子裝置包括一記憶體晶體層以及一連接層。記憶體晶體層包括至少一記憶體分區。連接層位於記憶體晶體層的一側，且配置有至少一連接墊。其中，對應於至少一記憶體分區的連接層定義有至少一連接淨空區以及至少一連接區，至少一連接淨空區與至少一連接區相鄰，至少一連接淨空區的面積等於或大於至少一連接區。至少一連接墊僅配置於至少一連接區。

基於上述內容，本申請的電子裝置及其3D晶片封裝結構實施例包括一補償電路，且補償電路用以輸出一補償電壓至電路單元，以補償電壓補足因為遠離電源端而衰退的電源電壓，使電路單元可以足夠的電源電壓正常運作，達到使積體電路晶片可穩定提供電源電壓的目的。

請參閱圖1，圖1為本申請的電子裝置實施例示意圖，在此實施例中，電子裝置以記憶體裝置為例，電路單元以儲存單元為例。記憶體裝置10包括一記憶體晶體層11以及一連接層12，連接層12位於記憶體晶體層11的一側。記憶體晶體層11包括至少一記憶體分區111以及至少一補償電路112，至少一記憶體分區111與至少一補償電路112電性連接。在本實施例中，以複數個記憶體分區111(111a、111b)為例，且本申請不以此為限制。

連接層12用於配置至少一連接墊121，至少一連接墊121與相應的記憶體分區111電性連接，且至少一連接墊121與相應的導電柱體20接觸連接。在本實施例中，以複數個連接墊121為例，然本申請不以此為限制。

進一步的，連接層12定義有至少一連接淨空區13以及至少一連接區14。至少一連接淨空區13與至少一連接區14相鄰配置。在本實施例中，至少一連接墊121僅配置於至少一連接區14中。也就是該等連接墊121不配置於至少一連接淨空區13中。

在一實施例中，至少一連接墊121可由HBL及HBC來實現。

在本實施例中，該記憶體裝置10以高頻寬記憶體(High Bandwidth Memory, HBM)來實現。

進一步的，至少一導電柱體20僅相應於至少一連接區14配置。也就是至少一導電柱體20不配置於至少一連接淨空區13中。於如圖1所示，複數個導電柱體20僅相應於連接區14而配置於圖式中對應記憶體裝置10的左右兩側邊。在本實施例中，各該導電柱體20與相應於至少一連接區14配置的連接墊121接觸連接。因此，在本實施例中，至少一導電柱體20的數量相應於至少一連接墊121的數量。即至少一導電柱體20的數量與至少一連接墊121的數量相同。在此實施例中，複數個導電柱體20與外部電路電性連接，以個別地接收來自外部電路的電源電壓、補償電源電壓，或者接地連接。在一實施例中，至少一導電柱體20可由多層金屬層來實現，且本申請不以此為限制。

進一步的，以記憶體分區111a為例說明每一記憶體分區111的架構。記憶體分區111a包括複數個儲存單元1111，該等儲存單元1111彼此並聯連接，且該等儲存單元1111的一端與相應的一電源端VDD1電性連接以接收電源電壓，該等儲存單元1111的另一端並與相應的一接地端GND1電性連接以接地。其中，電源端VDD1與相應的連接墊121(如圖1中左側連接區14的連接墊121)電性連接，接收來自外部電路的電源電壓。接地端GND1與相應的另一連接墊121(如圖1中左側連接區14的另一連接墊121)電性連接，以透過相應的連接墊121接地。記憶體分區111b的架構與記憶體分區111a相同，且電源端VDD2與相應的連接墊121(如圖1中右側連接區14的另一連接墊121)電性連接，接收來自外部電路的電源電壓，接地端GND2與相應的另一連接墊121(如圖1中右側連接區14的另一連接墊121)電性連接，以透過相應的連接墊121接地，因此於此不再贅述。

進一步的，補償電路112a的一端與一補償電源端VDDa1電性連接，補償電路112a的另一端與記憶體分區111a中的儲存單元1111的一端電性連接，並輸出一補償電壓至電性連接的儲存單元1111的一端。其中，補償電源端VDDa1與相應的連接墊121(如圖1中左側連接區14的又一連接墊121)電性連接，用以接收來自外部電路的補償電源電壓。同樣的，補償電路112b的一端與一補償電源端VDDa2電性連接，補償電路112b的另一端與記憶體分區111b中的儲存單元1111的一端電性連接，並輸出一補償電壓至電性連接的儲存單元1111。其中，補償電源端VDDa2與相應的連接墊121(如圖1中右側連接區14的又一連接墊121)電性連接，用以接收來自外部電路的補償電源電壓。

由於電源電壓僅透過相應的連接墊121提供至電源端VDD1，電源端VDD1的位置將受限於連接墊121的位置，即在電源電壓的輸入埠(或引腳)有限的情況下，導致複數個儲存單元1111需透過同一個電源端VDD1提供電源電壓。然而，電源電壓在傳遞的過程中會隨著走線長度或製程瑕疵而衰減，導致遠離電源端VDD1的儲存單元1111(例如儲存單元1111a)無法以足夠的電源電壓進行讀寫操作，並相較於其他儲存單元1111更容易因為電源電壓衰減導致讀出資料判斷錯誤。因此，本申請藉由在電子裝置中配置補償電路112，並使補償電路112提供補償電壓至儲存單元1111，以補償衰減的電源電壓，使與同一個電源端VDD1電性連接的儲存單元1111皆可以足夠的電源電壓進行對應的讀寫操作，避免發生讀出資料判斷錯誤的情況發生。

在本實施例中，補償電源電壓的電壓值大於補償電壓的電壓值，且電源電壓的電壓值與補償電壓的電壓值相同。

在本實施例中，是以一個補償電路112與記憶體分區111a電性連接為例來說明，然補償電路112的數量可根據記憶體分區111a中儲存單元1111的數量及/或電源電壓需求而增加，並本申請不以此例為限制。

在一實施例中，補償電路112為一低壓差線性穩壓電路(Low-dropout regulator, LDO)。

請參考圖2，圖2為本申請的另一電子裝置實施例示意圖，在此實施例中，電子裝置以邏輯電路裝置為例，電路單元以電路組件為例。

邏輯電路裝置30包括複數個電路組件32、補償電路33、以及複數個連接墊40。

複數個電路組件32的一端與電源端VDD3電性連接，複數個電路組件32的另一端與接地端GND3電性連接，複數個電路組件32彼此並聯連接。其中，電源端VDD3與相應的連接墊40電性連接，以接收來自外部電路的電源電壓，接地端GND3與相應的另一連接墊40電性連接，以透過相應的連接墊40接地。

補償電路33的一端與補償電源端VDDa3電性連接，補償電路33的另一端與複數個電路組件32的電路組件32的一端電性連接，並輸出一補償電壓至電性連接的電路組件32。其中，補償電源端VDDa3與相應的連接墊40電性連接，用以接收來自外部電路的補償電源電壓。

在本實施例中，補償電源電壓的電壓值大於補償電壓的電壓值，且電源電壓的電壓值與補償電壓的電壓值相同。

在本實施例中，是以一個補償電路33為例來說明，然補償電路33的數量可根據電路組件32的數量及/或電源電壓需求而增加，不以此例為限制。

在一實施例中，補償電路33為一低壓差線性穩壓電路(Low-dropout regulator, LDO)。

在一實施例中，電路組件32可以為控制器電路、處理器電路等電路組件，且本申請不以此為限制。

在此實施例中，邏輯電路裝置30是以打線接合(Wire bonding)製程封裝的積體電路裝置。

因此，在電源電壓的輸入埠(或引腳)有限的情況下，電源電壓在傳遞的過程中會隨著走線長度或製程瑕疵而衰減，導致遠離電源端VDD3的電路組件32(例如電路組件32a)無法以足夠的電源電壓進行運作，並相較於其他電路組件32更容易因為電源電壓不穩導致無法正常運作。因此，本申請藉由在電子裝置中配置補償電路33，並提供補償電壓至電路組件32以補償衰減的電源電壓，使每一個電路組件32皆可以足夠的電源電壓進行運作，避免發生無法正常運作的情況發生。

接著請參閱圖3，圖3為本申請的3D晶片封裝結構的實施例示意圖。3D晶片封裝結構1包括記憶體裝置10、邏輯電路裝置30以及基底50。記憶體裝置10透過至少一導電柱體20與邏輯電路裝置30的一側連接，基底50透過複數個連接墊40與邏輯電路裝置30的另一側連接。因此，邏輯電路裝置30位於記憶體裝置10以及基底50之間。

在一實施例中，記憶體裝置10可由圖1的實施例來實現，邏輯電路裝置30可圖2的實施例來實現，且本申請不以此為限制。

在此實施例中，對應於一個記憶體分區111的連接區14可鄰近該記憶體分區111的一側邊。如圖3所示，記憶體分區111a的連接區14分別配置於圖式中對應記憶體分區111a的左右兩側邊。

在本實施例中，複數個導電柱體20僅相應於連接區14而配置於圖式中對應記憶體分區111a(111b)的左右兩側邊。

在一實施例中，記憶體裝置10可透過複數個導電柱體20接收邏輯電路裝置30提供的電源電壓、補償電源電壓或透過邏輯電路裝置30接地。

邏輯電路裝置30配置於記憶體裝置10的一側，且透過該等導電柱體20與記憶體裝置10結合。邏輯電路裝置30包括至少一電路組件32。在一實施例中，邏輯電路裝置30更可包括至少一記憶體控制器31。至少一記憶體控制器31與相應的導電柱體20電性連接。進一步的，至少一記憶體控制器31可相應於連接層12的至少一連接淨空區13及/或至少一連接區14配置。舉例來說，如圖3所示，以複數個記憶體控制器31為例，該等記憶體控制器31可對應於記憶體分區111a的連接區14而至少配置於邏輯電路裝置30的一側邊。在其他實施例中，該等記憶體控制器31可對應於記憶體分區111a的連接淨空區13配置而遠離邏輯電路裝置30的側邊。在該等記憶體控制器31可對應於記憶體分區111a的連接區14配置的實施例中，該等記憶體控制器31可與相應的導電柱體20接觸連接。在該等記憶體控制器31可對應於記憶體分區111a的連接淨空區13配置的實施例中，該等記憶體控制器31可透過邏輯電路裝置30的金屬佈線層(未繪示)與導電柱體20電性連接。

進一步的，邏輯電路裝置30的至少一電路組件32相應於至少一連接淨空區13配置。至少一電路組件32的垂直投影與至少一連接淨空區13的垂直投影重疊，並至少一電路組件32的垂直投影不與至少一連接區14的垂直投影重疊。舉例來說，圖3所示的電路組件32b對應於記憶體分區111a的連接淨空區13配置，且電路組件32b的垂直投影與記憶體分區111a的連接淨空區13的垂直投影重疊。在此實施例中，至少一電路組件32由矽智財(IP)組件來實現。

在一實施例中(如圖2所示)，邏輯電路裝置30可透過複數個連接墊40與基底50的另一側連接，以透過複數個連接墊40接收基底50提供的電源電壓、補償電源電壓或透過基底50接地。

在本實施例中，3D晶片封裝結構1是以晶圓堆疊(3D Wafer on Wafer, WoW)來實現的單晶片系統(System on a Chip, SoC)。

由於本申請提供的3D晶片封裝結構1實施例包括連接淨空區13以及連接區14，且連接墊121以及導電柱體20相應於連接區14來設置，使導電柱體20被集中設置於連接區14中並形成連接淨空區13。電路組件32無須配合導電柱體20的分佈位置來更動及/或分割其電路設計，而可直接相應於連接淨空區13以原始電路設計架構直接應用於3D晶片封裝結構1中的積體電路設計。因此可有效簡化電路設計難度，並可以現有量化的電路組件32降低積體電路晶片整體設計成本，達到提升積體電路晶片設計便利性之目的。

綜上所述，本申請的電子裝置及其3D晶片封裝結構實施例包括一補償電路，且補償電路用以輸出一補償電壓至電路單元，以補償電壓補足因為遠離電源端而衰退的電源電壓，使連接到同一個電源端的電路單元都可以足夠的電源電壓正常運作，達到使積體電路晶片可穩定提供電源電壓的目的。同時，本申請提供的3D晶片封裝結構藉由將連接墊配置於預定義的連接區，並形成不配置導電柱體的連接淨空區，使邏輯電路裝置的電路單元可在不更動其內部設計的前提下對應連接淨空區配置而直接應用於3D晶片封裝結構中，簡化電路設計難度，並以現有電路單元降低積體電路晶片整體設計成本。因此本申請可達到提升積體電路晶片設計便利性之目的。

1:3D晶片封裝結構 10:記憶體裝置 11:記憶體晶體層 111、111a、111b:記憶體分區 1111、1111a:儲存單元 112、112a、112b:補償電路 12:連接層 121:連接墊 13:連接淨空區 14:連接區 20:導電柱體 30:邏輯電路裝置 31:記憶體控制器 32、32a、32b:電路組件 33:補償電路 40:連接墊 50:基底 VDD1、VDD2、VDD3:電源端 VDDa1、VDDa2、VDDa3:補償電源端 GND1、GND2、GND3:接地端

圖1為根據本申請實施例的電子裝置實施例示意圖； 圖2為根據本申請實施例的電子裝置實施例示意圖；以及 圖3為根據本申請實施例的3D晶片封裝結構實施例示意圖。

10:記憶體裝置

11:記憶體晶體層

111、111a、111b:記憶體分區

1111、1111a:儲存單元

112、112a、112b:補償電路

12:連接層

121:連接墊

13:連接淨空區

14:連接區

20:導電柱體

VDD1、VDD2:電源端

VDDa1、VDDa2:補償電源端

GND1、GND2:接地端

Claims (9)

1. 一種電子裝置，包括： 複數個電路單元，該等電路單元彼此並聯連接，且與一電源端電性連接以接收一電源電壓；以及 一補償電路，與該等電路單元電性連接，並輸出一補償電壓至電性連接的該等電路單元，該等電路單元中的至少其中一者遠離該電源端。
2. 如請求項1所述的電子裝置，其中，該補償電路為一低壓差線性穩壓電路。
3. 如請求項1所述的電子裝置，其中，該電源電壓的電壓值與該補償電壓的電壓值相同。
4. 如請求項1所述的電子裝置，其中，該電子裝置為一邏輯電路裝置，該等電路單元為一電路組件。
5. 如請求項1所述的電子裝置，其中，該電子裝置為一記憶體裝置，該等電路單元為一儲存單元。
6. 一種3D晶片封裝結構，包括： 如請求項1所述的電子裝置，包括： 一記憶體晶體層，包括至少一記憶體分區；以及 一連接層，位於該記憶體晶體層的一側，配置有至少一連接墊； 其中，對應於該至少一記憶體分區的連接層定義有至少一連接淨空區以及至少一連接區，該至少一連接淨空區與該至少一連接區相鄰，該至少一連接淨空區的面積等於或大於該至少一連接區，該至少一連接墊僅配置於該至少一連接區。
7. 如請求項6所述的3D晶片封裝結構，其中，該電子裝置更包括至少一導電柱體，該至少一導電柱體與該至少一連接墊連接並相應於該至少一連接區配置。
8. 如請求項6所述的3D晶片封裝結構，該至少一連接區鄰近該至少一記憶體分區的一側邊。
9. 如請求項7所述的3D晶片封裝結構，該至少一導電柱體與該電源端電性連接。