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TWI456766B - 薄膜電晶體基板及薄膜電晶體基板之製造方法 - Google Patents

薄膜電晶體基板及薄膜電晶體基板之製造方法 Download PDF

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TWI456766B
TWI456766B TW095144909A TW95144909A TWI456766B TW I456766 B TWI456766 B TW I456766B TW 095144909 A TW095144909 A TW 095144909A TW 95144909 A TW95144909 A TW 95144909A TW I456766 B TWI456766 B TW I456766B
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forming
gate
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Kazuyoshi Inoue
Koki Yano
Nobuo Tanaka
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Idemitsu Kosan Co
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Claims (31)

  1. 一種TFT基板,其特徵係具備:基板;形成於該基板上的第一氧化物層;在該第一氧化物層上,藉由通道部而隔開形成的第二氧化物層;形成於上述基板,上述第一氧化物層及上述第二氧化物層上的閘極絕緣膜;及形成於該閘極絕緣膜上的閘極配線及閘極電極;上述第一氧化物層為n型氧化物半導體層,且上述第二氧化物層為氧化物導電體層。
  2. 如申請專利範圍第1項之TFT基板,其中,具備保護用絕緣膜,其係形成於上述閘極絕緣膜,閘極配線及閘極電極上,具有閘極配線焊墊用開口部、源極‧汲極配線焊墊用開口部及畫素電極用開口部。
  3. 如申請專利範圍第2項之TFT基板,其中,上述第一氧化物層係以能夠覆蓋上述基板的方式來形成於上述基板上。
  4. 如申請專利範圍第1~3項中任一項所記載之TFT基板,其中,藉由上述第二氧化物層來形成源極配線,汲極配線,源極電極,汲極電極及畫素電極的至少一個。
  5. 如申請專利範圍第1~3項中任一項所記載之TFT基板,其中,具備由上述第一氧化物層與第二氧化物層的積層膜所構成的畫素電極。
  6. 如申請專利範圍第1~3項中任一項所記載之TFT基板,其中,至少在上述第二氧化物層的基板側形成有上述第一氧化物層。
  7. 如申請專利範圍第1~3項中任一項所記載之TFT基板,其中,上述第二氧化物層的材料對上述第一氧化物層的材料具有選擇蝕刻性。
  8. 如申請專利範圍第1~3項中任一項所記載之TFT基板,其中,上述第二氧化物層的材料及上述第一氧化物層的材料的至少一方,藉由結晶化,上述第二氧化物層的材料對上述第一氧化物層的材料具有選擇蝕刻性。
  9. 如申請專利範圍第1~3項中任一項所記載之TFT基板,其中,上述第一氧化物層及上述第二氧化物層的能隙為3.0eV以上。
  10. 如申請專利範圍第1~3項中任一項所記載之TFT基板,其中,上述閘極絕緣膜為使用氧化物絕緣體。
  11. 如申請專利範圍第1~3項中任一項所記載之TFT基板,其中,在源極配線,汲極配線,源極電極,汲極電極及畫素電極的至少一個形成輔助導電層。
  12. 如申請專利範圍第11項之TFT基板,其中,上述輔助導電層的材料對上述第二氧化物層的材料具有選擇蝕刻性。
  13. 如申請專利範圍第11項之TFT基板,其中,藉由上述輔助導電層的材料及上述第二氧化物層的材料的至少一方被結晶化,上述輔助導電層的材料對上述第二氧化 物層的材料具有選擇蝕刻性。
  14. 如申請專利範圍第11項之TFT基板,其中,在上述輔助導電層的上方形成導電性保護膜。
  15. 如申請專利範圍第1~3項所記載之TFT基板,其中,在上述閘極電極或閘極配線的至少一個的上方形成導電性保護膜。
  16. 如申請專利範圍第1~3項中任一項所記載之TFT基板,其中,在源極配線,汲極配線,源極電極及汲極電極的至少一個的上方具備絕緣膜。
  17. 一種TFT基板的製造方法,其特徵係具有:在基板上,依序積層第一氧化物層,第二氧化物層及第一阻絕層,且藉由半色調曝光來將上述第一阻絕層形成所定的形狀之步驟;利用上述第一阻絕層來蝕刻上述第二氧化物層及第一氧化物層,而形成源極配線,汲極配線,源極電極,汲極電極及畫素電極之步驟;再形成上述第一阻絕層之後,利用該第一阻絕層來選擇性蝕刻上述第二氧化物層,形成通道部之步驟;在上述基板,第一氧化物層及第二氧化物層上,依序積層閘極絕緣膜,閘極電極‧配線層及第二阻絕層,且藉由半色調曝光來將上述第二阻絕層形成所定的形狀之步驟;利用上述第二阻絕層來蝕刻上述閘極電極‧配線層及閘極絕緣膜,使源極‧汲極配線焊墊及上述畫素電極露出 之步驟;及再形成上述第二阻絕層之後,利用該第二阻絕層來選擇性蝕刻上述閘極電極‧配線層,形成閘極電極及閘極配線之步驟。
  18. 一種TFT基板的製造方法,其特徵係具有:在基板上,依序積層第一氧化物層,第二氧化物層及第一阻絕層,且藉由半色調曝光來將上述第一阻絕層形成所定的形狀之步驟;利用上述第一阻絕層來蝕刻上述第二氧化物層及第一氧化物層,而形成源極配線,汲極配線,源極電極,汲極電極及畫素電極之步驟;再形成上述第一阻絕層之後,利用該第一阻絕層來選擇性蝕刻上述第二氧化物層,形成通道部之步驟;在上述基板,第一氧化物層及第二氧化物層上,依序積層輔助導電層及第二阻絕層,且利用第二光罩,對上述源極配線,汲極配線,源極電極及汲極電極的至少一個以上,形成由上述輔助導電層所構成的輔助配線及/或輔助電極之步驟;在上述基板,第一氧化物層,第二氧化物層及輔助導電層上,依序積層閘極絕緣膜,閘極電極‧配線層及第三阻絕層,且藉由半色調曝光來將上述第三阻絕層形成所定的形狀之步驟;利用上述第三阻絕層來蝕刻上述閘極電極‧配線層及閘極絕緣膜,使源極‧汲極配線焊墊及上述畫素電極露 出之步驟;及再形成上述第三阻絕層之後,利用該第三阻絕層來選擇性蝕刻上述閘極電極‧配線層,形成閘極電極及閘極配線之步驟。
  19. 一種TFT基板的製造方法,其特徵係具有:在基板上,依序積層第一氧化物層,第二氧化物層,輔助導電層及第一阻絕層,且藉由半色調曝光來將上述第一阻絕層形成所定的形狀之步驟;利用上述第一阻絕層來蝕刻上述輔助導電層,接著,利用上述第一阻絕層來蝕刻上述第二氧化物層及第一氧化物層,而形成上述輔助導電層所被積層的源極配線,汲極配線,源極電極,汲極電極及畫素電極之步驟;再形成上述第一阻絕層之後,利用該第一阻絕層來選擇性蝕刻上述輔助導電層及上述第二氧化物層,形成通道部之步驟;在上述基板,第一氧化物層及輔助導電層上,依序積層閘極絕緣膜,閘極電極‧配線層及第二阻絕層,且藉由半色調曝光來將上述第二阻絕層形成所定的形狀之步驟;利用上述第二阻絕層來蝕刻源極‧汲極配線焊墊及上述畫素電極上的上述閘極電極‧配線層及閘極絕緣膜之步驟;及再形成上述第二阻絕層之後,利用該第二阻絕層來選擇性蝕刻上述閘極電極‧配線層,形成閘極電極及閘極配線,且使上述源極‧汲極配線焊墊及畫素電極露出之步 驟。
  20. 一種TFT基板的製造方法,其特徵係具有:在基板上,依序積層第一氧化物層,第二氧化物層及第一阻絕層,且藉由半色調曝光來將上述第一阻絕層形成所定的形狀之步驟;利用上述第一阻絕層,以所定的蝕刻液(A)來蝕刻上述第二氧化物層及第一氧化物層,而形成源極配線,汲極配線,源極電極,汲極電極及畫素電極之步驟;再形成上述第一阻絕層,利用該再形成的第一阻絕層來選擇性蝕刻上述第二氧化物層,形成通道部之步驟;在上述基板,第一氧化物層及第二氧化物層上,依序積層閘極絕緣膜,閘極電極‧配線層及第二阻絕層,且藉由半色調曝光來將上述第二阻絕層形成所定的形狀之步驟;利用上述第二阻絕層來蝕刻上述閘極電極‧配線層及閘極絕緣膜,使源極‧汲極配線焊墊及上述畫素電極露出之步驟;再形成上述第二阻絕層,利用該再形成的第二阻絕層,以所定的蝕刻液(B)來選擇性蝕刻上述閘極電極‧配線層,形成閘極電極及閘極配線之步驟;在上述閘極電極及閘極配線所被形成的上述基板的上方,依序積層保護用絕緣膜及第三阻絕層,且將上述第三阻絕層形成所定的形狀之步驟;及利用上述第三阻絕層來蝕刻保護用絕緣膜,使上述畫 素電極、上述源極‧汲極配線焊墊及閘極配線焊墊露出之步驟。
  21. 一種TFT基板的製造方法,其特徵係具有:在基板上,依序積層第一氧化物層,第二氧化物層及第一阻絕層,且藉由半色調曝光來將上述第一阻絕層形成所定的形狀之步驟;利用上述第一阻絕層,以所定的蝕刻液(A)來蝕刻上述第二氧化物層及第一氧化物層,而形成源極配線,汲極配線,源極電極,汲極電極及畫素電極之步驟;再形成上述第一阻絕層,利用該再形成的第一阻絕層來選擇性蝕刻上述第二氧化物層,形成通道部之步驟;在上述基板,第一氧化物層及第二氧化物層上,依序積層閘極絕緣膜,閘極電極‧配線層及第二阻絕層,且將上述第二阻絕層形成所定的形狀之步驟;利用上述第二阻絕層,以所定的蝕刻液(B)來蝕刻上述閘極電極‧配線層,形成閘極電極及閘極配線之步驟;在上述閘極電極及閘極配線所被形成的上述基板的上方,依序積層保護用絕緣膜及第三阻絕層,且將上述第三阻絕層形成所定的形狀之步驟;及利用上述第三阻絕層來蝕刻上述保護用絕緣膜及閘極絕緣膜,使上述畫素電極、上述源極‧汲極配線焊墊及閘極配線焊墊露出之步驟。
  22. 一種TFT基板的製造方法,其特徵係具有: 在基板上,依序積層第一氧化物層,第二氧化物層,輔助導電層及第一阻絕層,且藉由半色調曝光來將上述第一阻絕層形成所定的形狀之步驟;利用上述第一阻絕層,藉由所定的蝕刻液(B)來蝕刻上述輔助導電層,更以所定的蝕刻液(A)來蝕刻上述第二氧化物層及第一氧化物層,而形成源極配線,汲極配線,源極電極,汲極電極及畫素電極之步驟;再形成上述第一阻絕層,利用該再形成的第一阻絕層,藉由上述所定的蝕刻液(B)來蝕刻上述輔助導電層,更選擇性蝕刻上述第二氧化物層,形成通道部之步驟;在上述基板,第一氧化物層及輔助導電層上,依序積層閘極絕緣膜,閘極電極‧配線層及第二阻絕層,且藉由半色調曝光來將上述第二阻絕層形成所定的形狀之步驟;利用上述第二阻絕層來蝕刻上述閘極電極‧配線層及閘極絕緣膜,使源極‧汲極配線焊墊及上述畫素電極上的上述輔助導電層露出之步驟;再形成上述第二阻絕層,利用該再形成的第二阻絕層及上述所定的蝕刻液(B)來蝕刻上述閘極電極‧配線層,形成閘極電極及閘極配線,且選擇蝕刻露出的上述輔助導電層,使上述源極‧汲極配線焊墊及畫素電極露出之步驟;在形成上述閘極電極及閘極配線,且上述源極‧汲極配線焊墊及畫素電極露出的上述基板的上方,依序積層保 護用絕緣膜及第三阻絕層,且將上述第三阻絕層形成所定的形狀之步驟;及利用上述第三阻絕層來蝕刻保護用絕緣膜,使上述畫素電極、上述源極‧汲極配線焊墊及閘極配線焊墊露出之步驟。
  23. 一種TFT基板的製造方法,其特徵係具有:在基板上,依序積層第一氧化物層,第二氧化物層,輔助導電層及第一阻絕層,且藉由半色調曝光來將上述第一阻絕層形成所定的形狀之步驟;利用上述第一阻絕層,藉由所定的蝕刻液(B)來蝕刻上述輔助導電層,更以所定的蝕刻液(A)來蝕刻上述第二氧化物層及第一氧化物層,而形成源極配線,汲極配線,源極電極,汲極電極及畫素電極之步驟;再形成上述第一阻絕層,利用該再形成的第一阻絕層,藉由上述所定的蝕刻液(B)來蝕刻上述輔助導電層,更選擇性蝕刻上述第二氧化物層,形成通道部之步驟;在上述基板,第一氧化物層及輔助導電層上,依序積層閘極絕緣膜,閘極電極‧配線層及第二阻絕層,且藉由半色調曝光來將上述第二阻絕層形成所定的形狀之步驟;利用上述第二阻絕層來蝕刻上述閘極電極‧配線層及閘極絕緣膜,使上述畫素電極上的上述輔助導電層露出之步驟;再形成上述第二阻絕層,利用該再形成的第二阻絕層 及上述所定的蝕刻液(B)來蝕刻上述閘極電極‧配線層,形成閘極電極及閘極配線,且選擇蝕刻露出的上述輔助導電層,使上述畫素電極露出之步驟;在上述畫素電極露出的上述基板的上方,依序積層保護用絕緣膜及第三阻絕層,且將上述第三阻絕層形成所定的形狀之步驟;及利用上述第三阻絕層來蝕刻上述保護用絕緣膜,使閘極配線焊墊及上述畫素電極露出,且蝕刻源極‧汲極配線焊墊上的上述保護用絕緣膜及閘極絕緣膜,使上述源極‧汲極配線焊墊露出之步驟。
  24. 一種TFT基板的製造方法,其特徵係具有:在基板上,依序積層第一氧化物層,第二氧化物層,輔助導電層及第一阻絕層,且藉由半色調曝光來將上述第一阻絕層形成所定的形狀之步驟;利用上述第一阻絕層,藉由所定的蝕刻液(B)來蝕刻上述輔助導電層,更以所定的蝕刻液(A)來蝕刻上述第二氧化物層及第一氧化物層,而形成源極配線,汲極配線,源極電極,汲極電極及畫素電極之步驟;再形成上述第一阻絕層,利用該再形成的第一阻絕層,藉由上述所定的蝕刻液(B)來蝕刻上述輔助導電層,更選擇性蝕刻上述第二氧化物層,形成通道部之步驟;在上述基板,第一氧化物層及輔助導電層上,依序積層閘極絕緣膜,閘極電極‧配線層及第二阻絕層,且將上 述第二阻絕層形成所定的形狀之步驟;利用上述第二阻絕層來蝕刻上述閘極電極‧配線層,形成閘極電極及閘極配線之步驟;在上述閘極電極及閘極配線所被形成的上述基板的上方,依序積層保護用絕緣膜及第三阻絕層,藉由半色調曝光來將上述第三阻絕層形成所定的形狀之步驟;利用上述第三阻絕層來蝕刻上述保護用絕緣膜,閘極絕緣膜及輔助導電層,使上述畫素電極露出之步驟;及再形成上述第三阻絕層,利用該再形成的第三阻絕層來蝕刻上述保護用絕緣膜及閘極絕緣膜,使閘極配線焊墊及汲極配線焊墊露出之步驟。
  25. 如申請專利範圍第20~24項中的任一項所記載之TFT基板的製造方法,其中,在上述閘極電極,閘極配線或輔助導電層的至少一個的上方形成導電性保護膜。
  26. 如申請專利範圍第20~24項中的任一項所記載之TFT基板的製造方法,其中,將上述所定的蝕刻液(A)設為草酸水溶液,將上述所定的蝕刻液(B)設為磷酸,醋酸及硝酸所構成的混酸,或硝酸鈰銨及雙氧水所構成的水溶液。
  27. 一種TFT基板的製造方法,其特徵係具有:在基板上,依序積層第一氧化物層,第二氧化物層,輔助導電層及第一阻絕層,且藉由半色調曝光來將上述第一阻絕層形成所定的形狀之步驟;利用上述第一阻絕層,藉由所定的蝕刻液(B')來蝕 刻上述輔助導電層,更藉由所定的蝕刻液(A')來蝕刻上述第二氧化物層,而形成通道部,源極配線,汲極配線,源極電極,汲極電極及畫素電極之步驟;再形成上述第一阻絕層,利用該再形成的第一阻絕層,藉由上述所定的蝕刻液(B')來選擇性蝕刻上述畫素電極上的上述輔助導電層,使上述畫素電極露出之步驟;在上述第一氧化物層,第二氧化物層及輔助導電層上,依序積層閘極絕緣膜,閘極電極‧配線層及第二阻絕層,且藉由半色調曝光來將上述第二阻絕層形成所定的形狀之步驟;利用上述第二阻絕層來蝕刻上述閘極電極‧配線層及閘極絕緣膜,使上述畫素電露出之步驟;再形成上述第二阻絕層,利用該再形成的第二阻絕層及上述所定的蝕刻液(B')來選擇性蝕刻上述閘極電極‧配線層,形成閘極電極及閘極配線之步驟;在形成上述閘極電極及閘極配線,且上述畫素電極露出的上述基板的上方,依序積層保護用絕緣膜及第三阻絕層,且將上述第三阻絕層形成所定的形狀之步驟;及利用上述第三阻絕層來蝕刻上述保護用絕緣膜,使閘極配線焊墊及上述畫素電極露出,且蝕刻源極‧汲極配線焊墊上的上述保護用絕緣膜及閘極絕緣膜,使上述源極‧汲極配線焊墊露出之步驟。
  28. 一種TFT基板的製造方法,其特徵係具有:在基板上,依序積層第一氧化物層,第二氧化物層, 輔助導電層及第一阻絕層,且藉由半色調曝光來將上述第一阻絕層形成所定的形狀之步驟;利用上述第一阻絕層,藉由所定的蝕刻液(B')來蝕刻上述輔助導電層,更藉由所定的蝕刻液(A')來蝕刻上述第二氧化物層,而形成通道部,源極配線,汲極配線,源極電極,汲極電極及畫素電極之步驟;再形成上述第一阻絕層,利用該再形成的第一阻絕層,藉由上述所定的蝕刻液(B')來選擇性蝕刻上述畫素電極上的上述輔助導電層,使上述畫素電極露出之步驟;在上述第一氧化物層,第二氧化物層及輔助導電層上,依序積層閘極絕緣膜,閘極電極‧配線層及第二阻絕層,且將上述第二阻絕層形成所定的形狀之步驟;利用上述第二阻絕層,以所定的蝕刻液(B')來蝕刻上述閘極電極‧配線層,而形成閘極電極及閘極配線之步驟;在上述閘極電極及閘極配線所被形成的上述基板的上方,依序積層保護用絕緣膜及第三阻絕層,且將上述第三阻絕層形成所定的形狀之步驟;及利用上述第三阻絕層來蝕刻上述保護用絕緣膜,使閘極配線焊墊露出,且蝕刻源極‧汲極配線焊墊及上述畫素電極上的上述保護用絕緣膜及閘極絕緣膜,使上述源極‧汲極配線焊墊及畫素電極露出之步驟。
  29. 如申請專利範圍第27或28項之TFT基板的製造方法,其中,具有藉由熱處理來使所被積層的上述第一氧 化物層及/或第二氧化物層的蝕刻耐性變化之步驟。
  30. 如申請專利範圍第27或28項所記載之TFT基板的製造方法,其中,在上述閘極電極,閘極配線或輔助導電層的至少一個的上方形成導電性保護膜。
  31. 如申請專利範圍第27或28項所記載之TFT基板的製造方法,其中,將上述所定的蝕刻液(A')設為草酸水溶液,將上述所定的蝕刻液(B')設為磷酸,醋酸及硝酸所構成的混酸,或硝酸鈰銨及雙氧水所構成的水溶液。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI663586B (zh) * 2014-12-05 2019-06-21 Toppan Printing Co., Ltd. 顯示裝置基板、顯示裝置基板的製造方法及使用其之顯示裝置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE490560T1 (de) * 2007-05-31 2010-12-15 Canon Kk Verfahren zur herstellung eines dünnschichttransistors mit einem oxidhalbleiter
KR101376073B1 (ko) * 2007-06-14 2014-03-21 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조방법
JPWO2009034953A1 (ja) * 2007-09-10 2010-12-24 出光興産株式会社 薄膜トランジスタ
KR20090075554A (ko) * 2008-01-04 2009-07-08 삼성전자주식회사 액정 표시 장치와 그 제조 방법
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP5244439B2 (ja) * 2008-04-08 2013-07-24 三菱電機株式会社 透明導電膜、表示装置、及びこれらの製造方法
WO2010029885A1 (en) * 2008-09-12 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101889287B1 (ko) 2008-09-19 2018-08-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
EP2172804B1 (en) * 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101432764B1 (ko) 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
US7691701B1 (en) 2009-01-05 2010-04-06 International Business Machines Corporation Method of forming gate stack and structure thereof
TW201044088A (en) 2009-06-15 2010-12-16 Chunghwa Picture Tubes Ltd Pixel structure and manufacturing method thereof and display panel
CN104835850B (zh) 2009-07-10 2018-10-26 株式会社半导体能源研究所 半导体器件
WO2011010541A1 (en) 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN104992984B (zh) 2009-07-31 2019-08-16 株式会社半导体能源研究所 半导体装置、显示模块及电子装置
KR20220038542A (ko) 2009-10-21 2022-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 아날로그 회로 및 반도체 장치
WO2011048923A1 (en) * 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. E-book reader
KR101825345B1 (ko) 2009-11-28 2018-02-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 적층 산화물 재료, 반도체 장치 및 반도체 장치의 제작 방법
WO2011065210A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
KR102304078B1 (ko) 2009-11-28 2021-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011108374A1 (en) * 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102341927B1 (ko) * 2010-03-05 2021-12-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011108346A1 (en) 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide semiconductor film and manufacturing method of transistor
US8558960B2 (en) 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US8664097B2 (en) * 2010-09-13 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2012256012A (ja) * 2010-09-15 2012-12-27 Semiconductor Energy Lab Co Ltd 表示装置
JP5658978B2 (ja) * 2010-11-10 2015-01-28 株式会社ジャパンディスプレイ 薄膜トランジスタ回路基板及びその製造方法
TWI525818B (zh) 2010-11-30 2016-03-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之製造方法
CN102487041B (zh) * 2010-12-02 2014-07-23 京东方科技集团股份有限公司 阵列基板及其制造方法和电子纸显示器
CN102487043A (zh) * 2010-12-03 2012-06-06 京东方科技集团股份有限公司 阵列基板及其制造方法和电子纸显示器
TWI602303B (zh) * 2011-01-26 2017-10-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5743064B2 (ja) * 2011-02-17 2015-07-01 株式会社Joled 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2012178493A (ja) * 2011-02-28 2012-09-13 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP5788701B2 (ja) * 2011-04-11 2015-10-07 関東化学株式会社 透明導電膜用エッチング液組成物
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5981711B2 (ja) 2011-12-16 2016-08-31 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN102629590B (zh) * 2012-02-23 2014-10-22 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制作方法
JP2014027263A (ja) * 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP5779161B2 (ja) 2012-09-26 2015-09-16 株式会社東芝 薄膜トランジスタおよび表示装置
DE102013004940A1 (de) 2012-10-15 2014-04-17 Voxeljet Ag Verfahren und Vorrichtung zum Herstellen von dreidimensionalen Modellen mit temperiertem Druckkopf
EP2927977B1 (en) * 2012-11-30 2018-08-22 LG Display Co., Ltd. Conductive substrate and method for manufacturing same
CN103021942B (zh) * 2012-12-14 2015-08-12 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
US9806198B2 (en) * 2013-06-05 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2015012048A (ja) * 2013-06-27 2015-01-19 三菱電機株式会社 アクティブマトリクス基板およびその製造方法
CN103489828B (zh) * 2013-09-30 2015-07-01 深圳市华星光电技术有限公司 薄膜晶体管阵列基板的制造方法
CN103489894B (zh) * 2013-10-09 2016-08-17 合肥京东方光电科技有限公司 有源矩阵有机电致发光显示器件、显示装置及其制作方法
CN103545378B (zh) * 2013-11-05 2016-09-07 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制作方法、阵列基板、显示装置
JP6252903B2 (ja) * 2014-01-31 2017-12-27 国立研究開発法人物質・材料研究機構 薄膜トランジスタおよびその製造方法
WO2015115330A1 (ja) * 2014-01-31 2015-08-06 独立行政法人物質・材料研究機構 薄膜トランジスタ、酸化物半導体、およびその製造方法
KR20160021943A (ko) 2014-08-18 2016-02-29 충북대학교 산학협력단 산화물 박막 트랜지스터 및 그 제조 방법
KR101753974B1 (ko) 2015-08-26 2017-07-19 충북대학교 산학협력단 프리어닐링 공정을 이용한 산화물 트랜지스터 및 그 제조 방법
JP6907512B2 (ja) * 2015-12-15 2021-07-21 株式会社リコー 電界効果型トランジスタの製造方法
KR101872421B1 (ko) 2016-04-12 2018-06-28 충북대학교 산학협력단 산화물 반도체 기반의 트랜지스터 및 그 제조 방법
JP2018098313A (ja) * 2016-12-12 2018-06-21 株式会社ブイ・テクノロジー 酸化物半導体装置の製造方法
KR102154477B1 (ko) 2018-12-07 2020-09-10 충북대학교 산학협력단 용액 공정 기반의 다층 채널 구조 izo 저항 변화형 메모리 및 그 제작 방법
KR102174384B1 (ko) 2018-12-10 2020-11-04 충북대학교 산학협력단 플라즈마 처리를 이용한 용액 공정 기반의 다층 채널 구조 izo 산화물 트랜지스터 및 그 제조 방법
KR102245154B1 (ko) 2019-06-20 2021-04-26 충북대학교 산학협력단 다적층 구조 izo 박막 트랜지스터 및 그 제조 방법
KR102290124B1 (ko) 2019-06-20 2021-08-31 충북대학교 산학협력단 Rf 파워 기반의 플라즈마 처리를 이용한 용액공정형 다채널 izo 산화물 박막 트랜지스터 및 그 제조 방법
TWI717820B (zh) * 2019-09-03 2021-02-01 友達光電股份有限公司 元件基板及其製造方法
KR20210151279A (ko) 2020-06-04 2021-12-14 삼성디스플레이 주식회사 표시 장치
KR102431921B1 (ko) 2020-08-12 2022-08-11 김성진 산소 플라즈마 처리 기반의 산화물 박막 트랜지스터 및 그 제작 방법
KR102431924B1 (ko) 2020-08-12 2022-08-11 김성진 패시베이션층을 구비하는 박막 트랜지스터 및 그 제조 방법
KR102431925B1 (ko) 2020-08-12 2022-08-11 김성진 전기적 성능을 개선하기 위한 펨토초 레이저 공정을 이용한 tft 제작 방법
KR102439996B1 (ko) 2020-10-28 2022-09-05 충북대학교 산학협력단 산화물 반도체에서 산화물층 제조 장치 및 방법
KR102439995B1 (ko) 2020-10-28 2022-09-05 충북대학교 산학협력단 ReRAM 제조 방법
KR102439998B1 (ko) 2020-10-28 2022-09-05 충북대학교 산학협력단 후 열처리 공정을 이용한 저항 변화형 메모리 제조 방법
KR102439994B1 (ko) 2020-10-28 2022-09-14 충북대학교 산학협력단 비정질 산화물 박막을 갖는 저항 변화형 메모리
KR102439997B1 (ko) 2020-10-28 2022-09-05 충북대학교 산학협력단 산화물 반도체에서 상부 전극 제조 장치 및 방법
KR102431926B1 (ko) 2020-11-23 2022-08-11 김성진 산화물 박막 트랜지스터
KR102431927B1 (ko) 2020-11-23 2022-08-11 김성진 패시베이션막을 구비하는 박막 트랜지스터
KR102431922B1 (ko) 2020-11-30 2022-08-11 김성진 펨토초 레이저를 이용한 트랜지스터 제작 방법
KR102431923B1 (ko) 2020-11-30 2022-08-11 김성진 Tft 제작 방법
KR20220080408A (ko) 2020-12-07 2022-06-14 충북대학교 산학협력단 전도성 고분자를 이용한 저항성 랜덤 액세스 메모리 및 그 제조 방법
KR102574530B1 (ko) 2021-08-23 2023-09-06 충북대학교 산학협력단 투명 산화물 멤리스터
KR102592055B1 (ko) 2021-08-23 2023-10-23 충북대학교 산학협력단 투명 산화물 비휘발성 저항 변화형 메모리 제작 방법
KR102537632B1 (ko) 2021-09-17 2023-05-26 충북대학교 산학협력단 전류 어닐링 공정을 포함하는 전계효과 트랜지스터 제조 방법
KR102501386B1 (ko) 2021-10-21 2023-02-17 충북대학교 산학협력단 소비전력 감소를 위한 나노시트 fet 소자 및 그 제조 방법
KR102827473B1 (ko) 2022-01-03 2025-06-30 충북대학교 산학협력단 인클로즈드 게이트 fet 및 그 구동 방법
KR102651185B1 (ko) 2022-03-22 2024-03-25 충북대학교 산학협력단 기생채널에 의한 누설전류를 개선하기 위한 나노시트 반도체 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200603234A (en) * 2004-06-14 2006-01-16 Yi-Chi Shih Indium oxide-based thin film transistors and circuits

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07159806A (ja) 1993-12-03 1995-06-23 Hitachi Ltd アクティブマトリックス型液晶表示装置
EP0855614A4 (en) 1996-05-15 2001-12-19 Seiko Epson Corp THIN FILM COMPONENT WITH COATING FILM, LIQUID CRYSTAL FIELD, ELECTRONIC DEVICE AND MANUFACTURING METHOD OF THE THIN FILM COMPONENT
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2002190598A (ja) * 2000-12-20 2002-07-05 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ基板およびその製造方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP4522660B2 (ja) 2003-03-14 2010-08-11 シャープ株式会社 薄膜トランジスタ基板の製造方法
JP2004319655A (ja) 2003-04-15 2004-11-11 Quanta Display Japan Inc 液晶表示装置とその製造方法
JP2004317685A (ja) 2003-04-15 2004-11-11 Quanta Display Japan Inc 液晶表示装置とその製造方法
JP2005017669A (ja) 2003-06-26 2005-01-20 Quanta Display Japan Inc 液晶表示装置とその製造方法
JP2005019664A (ja) 2003-06-26 2005-01-20 Quanta Display Japan Inc 液晶表示装置とその製造方法
JP2005049667A (ja) 2003-07-30 2005-02-24 Quanta Display Japan Inc 液晶表示装置とその製造方法
JP2005106881A (ja) 2003-09-29 2005-04-21 Quanta Display Japan Inc 液晶表示装置とその製造方法
JP2005108912A (ja) 2003-09-29 2005-04-21 Quanta Display Japan Inc 液晶表示装置とその製造方法
JP3923462B2 (ja) 2003-10-02 2007-05-30 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP5093985B2 (ja) 2004-01-16 2012-12-12 株式会社半導体エネルギー研究所 膜パターンの形成方法
JP2005302808A (ja) * 2004-04-07 2005-10-27 Sharp Corp 薄膜トランジスタアレイ基板の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200603234A (en) * 2004-06-14 2006-01-16 Yi-Chi Shih Indium oxide-based thin film transistors and circuits

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI663586B (zh) * 2014-12-05 2019-06-21 Toppan Printing Co., Ltd. 顯示裝置基板、顯示裝置基板的製造方法及使用其之顯示裝置

Also Published As

Publication number Publication date
WO2007063966A1 (ja) 2007-06-07
US8263977B2 (en) 2012-09-11
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CN101336485B (zh) 2012-09-26
CN101336485A (zh) 2008-12-31
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TW200735371A (en) 2007-09-16
US20120009725A1 (en) 2012-01-12

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