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TW201812853A - 高品質鍺通道技術中的工程拉伸應變緩衝器 - Google Patents

高品質鍺通道技術中的工程拉伸應變緩衝器 Download PDF

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TW201812853A
TW201812853A TW106117692A TW106117692A TW201812853A TW 201812853 A TW201812853 A TW 201812853A TW 106117692 A TW106117692 A TW 106117692A TW 106117692 A TW106117692 A TW 106117692A TW 201812853 A TW201812853 A TW 201812853A
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buffer layer
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silicon
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凡 雷
班傑明 朱功
威利 瑞奇曼第
馬克 法藍奇
成承訓
傑克 卡瓦萊羅斯
馬修 梅茲
艾希許 阿格拉瓦
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英特爾股份有限公司
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Abstract

一種設備，該設備包含：一電晶體裝置，該電晶體裝置包含一通道，該通道包含被配置在一基材上的鍺；被配置在該通道與該基材之間的該基材上之一緩衝層，其中該緩衝層包含矽鍺；以及被配置在該緩衝層與該基材之間的該基材上之一晶種層，其中該晶種層包含鍺。一種方法包含下列步驟：在一矽基材上形成晶種層，其中該晶種層包含鍺；在該晶種層上形成一緩衝層，其中該緩衝層包含矽鍺；以及在該緩衝層上形成包含一通道的一電晶體裝置。

Description

高品質鍺通道技術中的工程拉伸應變緩衝器
積體電路裝置。
高本質載子遷移率(carrier mobility)需要具有極低缺陷密度的鬆弛鍺通道。鍺與矽之間有4.2%的晶格失配(lattice mismatch)，且矽上的鍺之非平面結構(例如，鰭)之直接磊晶生長導致缺陷形成及降低的性能。
100‧‧‧裝置
110、210、410‧‧‧基材
120、220‧‧‧晶種層
130、230‧‧‧緩衝層
145、150‧‧‧接面區
140‧‧‧通道
160、260、268‧‧‧閘極介電質
170、270、456、470‧‧‧閘極電極
180、185‧‧‧金屬接點
200‧‧‧結構
2100‧‧‧犧牲鰭
215‧‧‧介電層
218‧‧‧溝槽
240‧‧‧半導體材料
265‧‧‧假性閘極
285‧‧‧間隔物
250、472、450‧‧‧源極
255、457、455‧‧‧汲極
245‧‧‧介電材料
400‧‧‧反相器
405‧‧‧n通道金屬氧化物半導體場效電晶體
406‧‧‧p通道金屬氧化物半導體場效電晶體
500‧‧‧轉接板
502‧‧‧第一基材
504‧‧‧第二基材
506‧‧‧銲球柵陣列
508‧‧‧金屬互連
510‧‧‧通孔
512‧‧‧穿透矽通孔
514‧‧‧嵌入式裝置
600‧‧‧計算裝置
602‧‧‧積體電路晶粒
608‧‧‧通訊晶片
604‧‧‧中央處理單元
606‧‧‧晶粒內置記憶體
610‧‧‧揮發性記憶體
612‧‧‧非揮發性記憶體
614‧‧‧圖形處理單元
616‧‧‧數位信號處理器
642‧‧‧密碼處理器
620‧‧‧晶片組
622‧‧‧天線
624‧‧‧觸控式螢幕顯示器
626‧‧‧觸控式螢幕控制器
628‧‧‧電池
644‧‧‧全球衛星定位系統裝置
630‧‧‧羅盤
632‧‧‧移動感測器
634‧‧‧喇叭
636‧‧‧相機
638‧‧‧使用者輸入裝置
640‧‧‧大量儲存裝置
第1圖示出一場效電晶體(Field Effect Transistor；簡稱FET)裝置的一部分之一橫斷面側視圖。
第2圖示出通過線2-2'的第1圖之結構。
第3圖示出可以是可被用來作為建構一多閘極FET的基礎的任何材料之一基材之一側透視圖，其中該基材具有形成於其中的一犧牲鰭。
第4圖示出在該基材上沈積一溝槽介電層且將該溝槽 介電層平坦化至該犧牲鰭的一面之後的第3圖之結構。
第5圖示出在移除該犧牲鰭而形成具有受控制的尺寸及形狀的一溝槽之後的第4圖之結構。
第6圖示出在該溝槽中施加一晶種層之後的第5圖之結構。
第7圖示出在該溝槽中施加一緩衝層之後的第6圖之結構。
第8圖示出在移除該溝槽中之該緩衝材料的一部分且將一本質材料施加到該溝槽之後的第6圖之結構。
第9圖示出通過線9-9'的第8圖的結構之一橫斷面示意側視圖。
第10圖示出在一本質層的一鰭部分上形成一犧牲或假性閘極堆疊之後的第9圖的結構之一上側透視圖。
第11圖示出通過線11-11'的第10圖之結構，圖中示出由該本質層界定的該鰭上的閘極介電質及假性閘極構成之該閘極堆疊。
第12圖示出在移除了該本質層中之對應於該鰭中的源極及汲極區的各部分之後的通過線12-12'的第10圖之一圖式。
第13圖示出在被指定用於一源極及一汲極的該等接面的每一接面中形成一摻雜劑擴散障壁層之後且在形成一源極及一汲極之後的第12圖之結構。
第14圖示出形成一具有一多層或複合源極及汲極的三維電晶體裝置的一製程的一實施例之一流程圖。
第15圖示出一互補金屬氧化物半導體(CMOS)反相器的一實施例之一上側透視示意圖。
第16圖示出實施一或多個實施例之一轉接板。
第17圖示出一計算裝置的一實施例。
【發明內容】及【實施方式】
本發明說明了提高包含一鍺通道的電晶體裝置的性能之技術。在一實施例中，利用包含矽上的具有鍺類似的晶格常數(lattice constant)的拉伸應變矽鍺(SiGe)之一緩衝層提高裝置性能。該拉伸應變矽鍺緩衝層將傾向於減少因晶格失配而造成的該緩衝層中之缺陷。在一較無缺陷的緩衝層上形成的(例如，以磊晶方式生長的)鍺之半導體材料將同樣有較少的缺陷之效果，這是因為其晶格常數與該緩衝層的晶格常數相同，因而當其被整合為一電晶體裝置通道時，將導致較佳的材料品質、傳輸、及性能。此外，因為矽鍺具有與鍺間之一價能帶差距(valence band offset)，所以該價能帶差距將導致該鍺通道中之有效率的(諸如電洞等的)載子限制(carrier confinement)，且改善鍺裝置的短通道效應(short channel effect)。
第1圖示出一場效電晶體(FET)裝置的一實施例之一橫斷面側視圖。第2圖示出通過線2-2'的第1圖之結構。請參閱第1圖及第2圖，裝置100包含基材110，該基材110是諸如一單晶矽(single crystal silicon)基材。在該實施例中，晶種層120被配置在基材110上。晶種層 120包含諸如具有比該基材(例如，矽基材110)的晶格大的晶格之一材料。一種適用於晶種層120的材料是鍺。當基材110是單晶矽時，鍺具有比矽大的晶格常數。鍺的比矽大之晶格常數呈現將導致結晶缺陷的晶格失配。在係為高性能通道的候選材料的鍺之情形中，其與矽基材材料之間的晶格失配是相當高的(大約百分之四)。矽上以磊晶方式生長的鍺最初將傾向於接受矽的較小之晶格常數。鍺的持續生長將傾向於使鍺鬆弛到被稱為臨界厚度(critical thickness)的一點，此時鍺將接受其天然晶格常數(natural lattice constant)。在一實施例中，鍺的晶種層120具有等於臨界厚度或大於臨界厚度的厚度。鍺的晶種層120的等於或大於臨界厚度的代表性厚度是5奈米(nm)或更大。
在第1圖及第2圖所示之實施例中，緩衝層130被配置在晶種層120上。在一實施例中，緩衝層130是一種用於局限由於晶種層120的材料(例如，鍺)與基材110的材料(例如，矽)之間的晶格失配而產生的所有缺陷，且導致被用來作為鍺生長的模板的一無缺陷之界面。適當的材料也是一種不改變通道材料的高遷移率及所需特性的材料。對於鍺的通道材料而言，緩衝層130的一種適當之材料是拉伸應變矽鍺。拉伸應變矽鍺是一種具有小於鍺的晶格常數且在量或厚度上呈現小於矽鍺可能鬆弛且接受其天然晶格常數的臨界厚度之材料。
如第1圖所示，接面區145及接面區150被配置在緩 衝層130上。在一實施例中，接面區145是一FET的一源極(例如，p+源極)，且接面區150是一汲極(例如，p+汲極)。諸如鍺等的一本質半導體材料之通道140被配置在接面區145與150之間。在一實施例中，該通道材料(例如，鍺)將有與緩衝層130的材料(例如，拉伸應變矽鍺)類似之晶格常數。在一實施例中，緩衝層130在與通道140之間的界面上有無缺陷的面。諸如二氧化矽或具有大於二氧化矽的介電常數的介電材料(高k值材料)之閘極介電層160被配置在通道140上。諸如金屬材料(例如，鎢、鉭)的閘極電極170被配置在閘極介電質160上。第1圖也示出接面區145的金屬接點180、以及接面區150的金屬接點185。
第3-13圖示出形成諸如第1及2圖所示的一FET之一製程。第14圖示出該製程的一流程圖。第3-13圖示出包含在一拉伸應變矽鍺緩衝層上的一鍺通道之三維多閘極FET。一拉伸應變矽鍺緩衝層上的一鍺通道之該實施方式同樣可被應用於平面電晶體(planar transistor)及環繞式閘極(gate all around)電晶體。請參閱第3圖，且請參閱第14圖的流程圖，製程300開始時，係界定結構200的基材材料中之犧牲鰭結構(第14圖之方塊310)。第3圖示出可以是可被用來作為建構一多閘極FET的基礎的任何材料之基材210之一側透視圖。代表性地，基材210是諸如晶圓等的一較大基材之一部分。在一實施例中，基材210是諸如單晶矽等的一半導體材料。基材210 可以是一塊狀基材(bulk substrate)，或者在另一實施例中，可以是一絕緣底半導體(Semiconductor On Insulator；簡稱SOI)結構。第3圖示出在產生基材的圖案而界定犧牲鰭2100之後的基材210。犧牲鰭2100可以是該基材中形成的許多犧牲鰭中之一犧牲鰭。可利用一遮罩及蝕刻製程形成犧牲鰭2100，其中將一遮罩(例如，一硬遮罩(hard mask))施加到基材210的一面(上面)，以便保護該基材的將界定該等犧牲鰭之區域，且提供非鰭區域中之開口。一旦產生了該遮罩的圖案之後，可蝕刻基材210，以便移除無保護區域中之材料。可利用濕式或乾式蝕刻法蝕刻矽基材。代表性地，一適當的蝕刻劑是基於氫氟酸(HF)化學劑。在一實施例中，犧牲鰭2100被蝕刻成具有大約為100奈米(nm)至400奈米的一高度H。
第4圖示出在移除該鰭上的遮罩且在該基材上沈積一溝槽介電層(第14圖之方塊315)之後的第3圖之結構。在一實施例中，介電層215是二氧化矽或一低k值介電材料。在沈積了介電層215之後，將該結構的一面(如所看到的上面)研磨到犧牲鰭2100的頂部之水平高度，因而露出該鰭。
第5圖示出在移除犧牲鰭2100而形成具有受控制的尺寸及形狀的一溝槽(第14圖方塊320)之後的第4圖之結構。可利用一遮罩及蝕刻製程移除該犧牲鰭，其中在介電層215的一面上產生使犧牲鰭2100露出的遮罩之圖 案，然後以一蝕刻製程移除該鰭。可利用一乾式或濕式蝕刻法或以上兩蝕刻法的一組合蝕刻矽材料的犧牲鰭。用於蝕刻矽材料的犧牲鰭之適當的蝕刻劑包括氫氧化鉀(KOH)及氫氧化四甲基銨(tetramethylammonium hydroxide；簡稱TMAH)。該犧牲鰭被移除之後形成了溝槽218。在一實施例中，可使用類似TMAH的化學劑或任何同等的化學劑執行該犧牲鰭的蝕刻，而在溝槽218的底部上提供一{111}切面(faceting)，以便促進該溝槽中之材料的後續生長。也考慮到替代的幾何形狀。溝槽限制的材料生長提供了高寬比捕獲(Aspect Ratio Trapping；簡稱ART)的優點，因而透過在缺陷終止的溝槽218之側壁上捕獲穿透位錯(threading dislocation)、堆疊缺陷(stacking fault)、雙晶(twin)等的缺陷，使上方各層可越來越沒有缺陷，而提高了磊晶層的結晶品質。在一實施例中，為了實現ART，溝槽218具有使其高度h大約是其寬度w的兩倍之尺寸。
第6圖示出在溝槽218中施加一晶種層(第14圖之方塊322)之後的第5圖之結構。在一實施例中，晶種層220是鍺(Ge)。可以一磊晶生長製程施加該晶種層。當基材210是單晶矽材料且晶種層220是鍺時，溝槽218中之晶種層220的磊晶生長將導致由於材料的晶格失配而造成的結晶缺陷。鍺的晶種層220在其最初被施加時將被迫接受矽基材的較小之晶格常數。鍺的持續加入(例如，生長)在應變能(strain energy)太大而無法維持與矽之間 的局部平衡(local equilibrium)時將使鍺鬆弛。此點或此厚度被稱為臨界厚度的一點，此時鍺將回到其天然晶格常數。在一實施例中，晶種層220被施加到臨界厚度的一厚度或高度hs，或超過臨界厚度的一厚度。代表性高度h大約為5奈米或更大。
第7圖示出在晶種層220上形成的緩衝層230(第14圖之方塊326)。在一實施例中，可以磊晶方式生長緩衝層230。在一實施例中，緩衝層230是一矽鍺材料。代表性地，矽鍺的緩衝層230包含5%至99%的矽(例如，10%的矽、20%的矽、30%的矽、40%的矽、50%的矽、60%的矽、70%的矽、80%的矽、90%的矽)，且被施加(例如，生長)到將全拉伸應變的一厚度。在一實施例中，緩衝層230的材料在其天然或鬆弛狀態中之晶格常數小於晶種層220之晶格常數，且在晶種層220上形成緩衝層230到小於其臨界厚度的一厚度。因為緩衝層230的厚度小於其臨界厚度，所以當緩衝層230接受類似於晶種層220的材料之晶格常數時，緩衝層230的材料(例如，矽鍺)與晶種層220的材料(例如，鍺)之間的晶格常數差將拉伸應變施加到緩衝層230的材料上。緩衝層230具有大約為40奈米至400奈米(例如，100奈米至300奈米)的代表性高度hb。在一實施例中，緩衝層230具有將與一通道材料相接的一無缺陷面(如圖所示之頂面)。
第8圖示出在將一半導體材料施加到溝槽218(第14圖之方塊328)之後的第7圖之結構。在一實施例中，半 導體材料240是鍺。在一實施例中，半導體材料240將有與緩衝層230的材料之晶格常數類似之一晶格常數。當緩衝層230是被施加拉伸應變到下方的鍺晶種層220的晶格常數之矽鍺時，鍺的半導體材料240將被鬆弛，且將具有其天然晶格常數。第8圖示出在執行了下列步驟之後的結構：在溝槽218中以磊晶方式生長半導體材料240；將半導體材料240研磨到介電層215界定的一面；以及然後使介電層215凹進，而使半導體材料240突出到介電層215界定的一面之上，作為一鰭結構(第14圖之方塊330)。在一實施例中，半導體材料240具有大約為40奈米至100奈米的一代表性高度。第9圖示出通過線9-9'的第8圖的結構之一橫斷面側視圖。該露出的鰭之代表性高度hf代表性地大約為500埃(Å)(50奈米)。
第10圖示出在半導體材料240的層的鰭結構上形成了延伸到介電層215之上的一犧牲或假性閘極堆疊(第14圖之方塊340)。在一實施例中，一閘極堆疊包含諸如二氧化矽或一高k值介電材料的閘極介電層260。在一實施例中，將利用諸如一化學氣相沈積方法沈積的諸如多晶矽之假性閘極265配置在閘極介電層260上。在一實施例中，在形成該閘極堆疊之前，先將二氧化矽或一低k值材料的一介電層施加到該結構上(如虛線所示)。為了形成該閘極堆疊，將一遮罩材料施加到該介電層上的該結構之上，且將該遮罩材料圖案化成具有該閘極堆疊的一開口。然後在該開口中施加該閘極堆疊。該閘極堆疊可包含用於 界定該閘極堆疊的相對側上的間隔物285之一間隔物介電層。
第11圖示出通過線11-11'的第10圖之結構，圖中示出由半導體材料240界定的該鰭上的閘極介電質260及假性閘極265構成之該閘極堆疊。第12圖示出在移除了半導體材料240的該鰭中之對應於該鰭中的接面區(源極及汲極)的各部分之後的通過線12-12'的第10圖之一圖式。代表性地，該介電層中露出了該鰭之對應於該鰭的接面區之區域，且執行對該等露出區域的蝕刻底切(Etch Under-Cut；簡稱EUC)，以便移除半導體材料240，而留下孔洞(第14圖之方塊350)。
第13圖示出在形成該裝置的一源極及一汲極(第14圖之方塊370)之後的第12圖之結構。在一實施例中，源極250及汲極255是適用於P型金屬氧化物半導體場效電晶體(PMOSFET)的一摻雜鍺材料。一例子包括硼摻雜鍺。在一實施例中，以磊晶方式生長用於源極250及汲極255的一材料。
在形成了源極250及汲極255之後，在該結構上(包括接面區及犧牲閘極265的一面上)施加一介電材料。在一實施例中，該介電材料是二氧化矽或一低k值材料或一材料組合(例如，多種低k值材料、或二氧化矽及一或多種低k值材料)。第13圖以虛線示出介電材料245。犧牲閘極265及閘極介電質然後被移除，且被以二氧化矽、一高k值材料、或二氧化矽及一高k值材料的一組合構成 之閘極介電質268取代。然後接續施加諸如一金屬閘極電極的閘極電極270(第14圖之方塊380)。此為一典型的後閘極製程(gate-last process)。用於金屬閘極電極的代表性材料包括鎢、鉭、鈦或氮化物、金屬合金或另一材料。在形成了閘極電極270之後，可製作源極250及汲極255(以及閘極電極270)的接點，而形成第1圖及第2圖所示之裝置(第14圖之方塊390)。
第15圖示出一互補金屬氧化物半導體(CMOS)反相器的一上側透視圖。在該實施例中，反相器400包含n通道金屬氧化物半導體場效電晶體(MOSFET)405及p通道MOSFET 406。在該實施例中，n通道MOSFET 405及p通道MOSFET 406中之每一MOSFET是一非平面裝置。應當理解：亦可使用非平面(例如，多閘極、奈米線)裝置或不同裝置類型的一組合形成一反相器。在第14圖所示之實施例中，在基材410上形成n通道MOSFET 405及p通道MOSFET 406中之每一MOSFET。基材410是諸如一單晶矽基材或一絕緣層上覆矽(Silicon On Insulator；簡稱SOI)基材。如此圖中之一NMOS區及一PMOS區所示，n通道MOSFET 405及p通道MOSFET 406被諸如氧化物等的一介電材料之淺溝槽隔離(Shallow Trench Isolation；簡稱STI)結構隔開。在PMOS區中，p通道MOSFET 406是諸如前文中所述的參照第1-14圖形成的一裝置。在PMOS區中形成p通道MOSFET 406，該p通道MOSFET 406包含閘極電極456以及被適當地摻雜(例 如，矽摻雜)的源極472及汲極457。閘極電極456被配置在諸如鍺的半導體材料上形成的電晶體之一通道區上。閘極電極456與該通道被配置在其間的諸如二氧化矽或一高k值介電材料或以上兩者的一組合之一閘極介電質隔離。
在NMOS區中，一實施例中之p通道MOSFET 406被與n通道MOSFET 405分別地形成。在NMOS區中形成n通道MOSFET 405，該n通道MOSFET 405包含閘極電極470以及被適當地摻雜或構成的n型材料之源極450及汲極455。閘極電極470被配置在該電晶體的一通道上。閘極電極470與該通道被諸如二氧化矽或一高k值介電材料或以上兩者的一組合之一閘極介電質隔離。如圖所示，藉由將n通道MOSFET 405的汲極455連接到p通道MOSFET 406的汲極457，且連接每一閘極電極，而形成CMOS反相器400。
第16圖示出包含一或多個實施例之轉接板500。轉接板500是被用於將一第一基材502橋接到一第二基材504的一中間基板。第一基材502可以是諸如一積體電路晶粒。第二基材504可以是諸如一記憶體模組、一電腦主機板、或另一積體電路晶粒。一般而言，轉接板500之用途在於使一連接伸展到一較寬的間距或使一連接重新佈線到一不同的連接。例如，轉接板500可將一積體電路晶粒連接到一球柵陣列(Ball Grid Array；簡稱BGA)506，而該BGA 506然後可被耦合到第二基材504。在某些實施 例中，第一及第二基材502/504被連接到轉接板500的相反面。在其他實施例中，第一及第二基材502/504被連接到轉接板500的相同面。在進一步的實施例中，利用轉接板500將三個或更多個基材互連。
可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或諸如聚醯亞胺等的聚合物材料形成轉接板500。在進一步的實施例中，可由諸如矽、鍺、以及其他的III-V族及IV族材料等的可包括與前文所述的用於半導體基材之相同材料等的替代的剛性或軟性材料形成該轉接板。
轉接板500可包含一些金屬互連508、以及其中包括但不限於一些穿透矽通孔(Through-Silicon Via；簡稱TSV)512的一些通孔510。轉接板500可進一步包含嵌入式裝置514，其中包括被動及主動裝置。此類裝置包括但不限於電容、去耦合電容、電阻、電感、熔絲、二極體、變壓器、感測器、以及靜電放電(Electrostatic Discharge；簡稱ESD)裝置。亦可在轉接板500上形成諸如射頻(Radio Frequency；簡稱RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器、及微機電系統(MEMS)裝置等的更複雜的裝置。
根據各實施例，本發明揭露的設備或製程可被用於轉接板500的製造。
第17圖示出根據本發明的一實施例之計算裝置600。計算裝置600可包含一些組件。在一實施例中，這些組件被連接到一或多個主機板。在一替代實施例中，這 些組件被製造到一單一系統單晶片(System on Chip；簡稱SoC)晶粒中，而不是被製造到一主機板上。計算裝置600中之該等組件包括但不限於積體電路晶粒602以及至少一通訊晶片608。在某些實施例中，通訊晶片608被製造為積體電路晶粒602的一部分。積體電路晶粒602可包含一中央處理單元(Central Processing Unit；簡稱CPU)604、以及通常被用來作為快取記憶體之晶粒內置記憶體606，且可以諸如嵌入式動態隨機存取記憶體(embedded DRAM；簡稱eDRAM)或自旋轉移力矩記憶體(Spin-Transfer Torque Memory；簡稱STTM或STTM-RAM)等的技術提供該晶粒內置記憶體606。
計算裝置600可包含可在或可不在實體上及電氣上被耦合到主機板的(或一SoC晶粒內製造的)其他組件。這些其他的組件包括但不限於揮發性記憶體610(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體612(例如，唯讀記憶體(ROM)或快閃記憶體)、圖形處理單元(Graphics Processing Unit；簡稱GPU)614、數位信號處理器616、密碼處理器642(一種執行硬體內的密碼演算法之專用處理器)、晶片組620、天線622、顯示器或觸控式螢幕顯示器624、觸控式螢幕控制器626、電池628或其他電源、功率放大器(圖中未示出)、全球衛星定位系統(Global Positioning System；簡稱GPS)裝置644、羅盤630、移動共處理器或感測器632(可包括一加速度計(accelerometer)、一陀螺儀(gyroscope)、及一 羅盤)、喇叭634、相機636、使用者輸入裝置638(例如，鍵盤、滑鼠、觸控筆、及觸控板)、以及大量儲存裝置640(例如，硬碟機、光碟(Compact Disk；簡稱CD)、及數位多功能光碟(Digital Versatile Disk；簡稱DVD)等的大量儲存裝置)。
通訊晶片608能夠執行無線通訊，而將資料傳輸進出計算裝置600。術語"無線"及其派生詞可被用於描述可利用通過非固體介質之調變電磁輻射而傳送資料之電路、裝置、系統、方法、技術、通訊通道等的術語。該術語並不意味著相關聯的裝置不包含任何導線，但是在某些實施例中，該等相關聯的裝置可能不包含任何導線。通訊晶片608可實施其中包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進技術(Long Term Evolution；簡稱LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、以上各項的衍生標準或協定、以及被稱為3G、4G、5G、及更新的世代之任何其他無線協定的一些無線標準或協定中之任何標準或協定。計算裝置600可包含複數個通訊晶片608。例如，一第一通訊晶片可被專用於諸如Wi-Fi及藍牙等的較短距離之無線通訊，且一第二通訊晶片可被專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他無線通訊標準等的較長距離之無線通訊。
計算裝置600之處理器604包含諸如根據前文所述的 實施例而形成之電晶體等的一或多個裝置。術語"處理器"可意指用於處理來自暫存器及/或記憶體的電子資料而將該電子資料轉換為可被儲存在暫存器及/或記憶體的其他電子資料之任何裝置或裝置的一部分。
通訊晶片608亦可包含諸如根據各實施例而形成之電晶體等的一或多個裝置。
在進一步的實施例中，被安裝在計算裝置600內之另一組件可包含諸如根據各實施例而形成之電晶體等的一或多個裝置。
在各實施例中，計算裝置600可以是膝上型電腦、簡易筆記型電腦、筆記型電腦、超輕薄筆記本電腦、智慧型手機、平板電腦、個人數位助理(Personal Digital Assistant；簡稱PDA)、超級行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步的實施例中，計算裝置600可以是用於處理資料之任何其他電子裝置。
例子
下列之例子係有關實施例：
例子1是一種電晶體裝置，該電晶體裝置包含一通道，該通道包含一層，該層包含被配置在一基材之上的鍺；被配置在包含鍺的該層與該基材之間的一緩衝層，其中該緩衝層包含矽鍺；以及被配置在該緩衝層與該基材之 間的一晶種層，其中該晶種層包含鍺。
在例子2中，例子1的設備之該緩衝層被拉伸應變。
在例子3中，例子1的設備之該基材包含矽。
在例子4中，例子1-3中之任一例子的設備之該晶種層包含使鍺被完全鬆弛的一厚度。
在例子5中，例子1-4中之任一例子的設備之該緩衝層的矽鍺包含與該晶種層的鍺之晶格常數類似之一晶格常數。
在例子6中，例子1-5的設備之該緩衝層的矽鍺包含與包含鍺的該層之晶格常數類似之一晶格常數。
在例子7中，例子1的設備之該電晶體裝置包含一p型電晶體裝置。
在例子8中，例子1-7中之任一例子的設備，其中該緩衝層包含在與該通道間之一界面上之一無缺陷面。
例子9是一種p型電晶體裝置，該p型電晶體裝置包含一層，該層包含被配置在一基材之上的鍺；被配置在包含鍺的該層與該基材之間的一緩衝層，其中該緩衝層包含矽鍺；以及被配置在該緩衝層與該基材之間的一晶種層，其中該晶種層包含具有大於一臨界厚度的一厚度之鍺。
在例子10中，例子9的設備之該緩衝層被拉伸應變。
在例子11中，例子9的設備之該基材包含矽。
在例子12中，例子9的設備之該緩衝層包含局限由於該晶種層與該基材的晶格失配而產生的任何缺陷之一厚 度。
在例子13中，例子9的設備之該緩衝層包含在與該通道間之一界面上之一無缺陷面。
在例子14中，例子9的設備之該緩衝層的矽鍺包含與該晶種層的鍺之晶格常數類似之一晶格常數。
在例子15中，例子9的設備之該緩衝層的矽鍺包含與包含鍺的該層之晶格常數類似之一晶格常數。
在例子16中，例子9的設備之該電晶體裝置包含一p型電晶體裝置。
例子17是一種方法，該方法包含：在一矽基材上形成晶種層，其中該晶種層包含鍺；在該晶種層上形成一緩衝層，其中該緩衝層包含矽鍺；以及在該緩衝層上形成包含一通道的一電晶體裝置。
在例子18中，例子17的方法中之該緩衝層被拉伸應變。
在例子19中，形成例子17的方法中之該緩衝層包含：形成該層至局限由於該晶種層與該基材的晶格失配而產生的任何缺陷之一厚度。
在例子20中，形成例子17-19中之任一例子的方法中之該緩衝層包含：形成具有在與該通道間之一界面上之一無缺陷面之該緩衝層。
在例子21中，形成例子17-20的方法中之該晶種層包含：形成該層至大於鍺的臨界厚度之一厚度。
在例子22中，例子17-21中之任一例子的方法，其 中形成一緩衝層包含：形成具有小於矽鍺將接受其天然晶格常數時的臨界厚度的一厚度之一緩衝層。
在例子23中，一種以例子17-22中之任一例子的方法製造之電晶體裝置。
其中包括在"發明摘要"中所述者的前文中對所示實施例之說明之用意不是詳盡無遺的，也不是將本發明限制在所揭露之確切形式。雖然為了例示之目的而在本說明書中說明了本發明的特定實施例及例子，但是如熟悉相關技術者將可了解的，可在本發明的範圍內作出各種等效的修改。
可根據上述之詳細說明而作出這些修改。不應將最後的申請專利範圍中使用的術語詮釋為將本發明限制在本說明書及申請專利範圍中揭露的特定實施例。而是將完全由將根據申請專利範圍詮釋的公認信條而詮釋之最後的申請專利範圍決定本發明之範圍。

Claims (20)

  1. 一種設備，包含：一電晶體裝置，該電晶體裝置包含一通道，該通道包含被配置在一基材上的鍺；被配置在該通道與該基材之間的該基材上之一緩衝層，其中該緩衝層包含矽鍺；以及被配置在該緩衝層與該基材之間的該基材上之一晶種層，其中該晶種層包含鍺。
  2. 如申請專利範圍第1項之設備，其中該緩衝層被拉伸應變。
  3. 如申請專利範圍第1項之設備，其中該基材包含矽。
  4. 如申請專利範圍第1項之設備，其中該晶種層包含使鍺被完全鬆弛的一厚度。
  5. 如申請專利範圍第1項之設備，其中該緩衝層的矽鍺包含與該晶種層的鍺之晶格常數類似之一晶格常數。
  6. 如申請專利範圍第1項之設備，其中該緩衝層的矽鍺包含與該通道的鍺之晶格常數類似之一晶格常數。
  7. 如申請專利範圍第1項之設備，其中該電晶體裝置包含一p型電晶體裝置。
  8. 一種設備，包含：一p型電晶體裝置，該p型電晶體裝置包含一通道，該通道包含被配置在一基材上的鍺；被配置在該通道與該基材之間的該基材上之一緩衝層，其中該緩衝層包含矽鍺；以及被配置在該緩衝層與該基材之間的該基材上之一晶種層，其中該晶種層包含具有大於一臨界厚度的一厚度之鍺。
  9. 如申請專利範圍第8項之設備，其中該緩衝層被拉伸應變。
  10. 如申請專利範圍第8項之設備，其中該基材包含矽。
  11. 如申請專利範圍第8項之設備，其中該緩衝層包含局限由於該晶種層與該基材的晶格失配而產生的任何缺陷之一厚度。
  12. 如申請專利範圍第8項之設備，其中該緩衝層包含在與該通道間之一界面上之一無缺陷面。
  13. 如申請專利範圍第8項之設備，其中該緩衝層的矽鍺包含與該通道的鍺相同的晶格常數。
  14. 如申請專利範圍第8項之設備，其中該緩衝層的矽鍺包含與該通道的鍺相同的晶格常數。
  15. 如申請專利範圍第8項之設備，其中該電晶體裝置包含一p型電晶體裝置。
  16. 一種方法，包含：在一矽基材上形成晶種層，其中該晶種層包含鍺；在該晶種層上形成一緩衝層，其中該緩衝層包含矽鍺；以及在該緩衝層上形成包含一通道的一電晶體裝置。
  17. 如申請專利範圍第16項之方法，其中該緩衝層被拉伸應變。
  18. 如申請專利範圍第16項之方法，其中形成該緩衝層包含：形成該層至局限由於該晶種層與該基材的晶格失配而產生的任何缺陷之一厚度。
  19. 如申請專利範圍第16項之方法，其中形成該緩衝層包含：形成具有在與該通道間之一界面上之一無缺陷面之 該緩衝層。
  20. 如申請專利範圍第16項之方法，其中形成該晶種層包含：形成該層至大於鍺的臨界厚度之一厚度。
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