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TW201816791A - 用於非依電性記憶體元件操作的方法、系統及元件 - Google Patents

用於非依電性記憶體元件操作的方法、系統及元件 Download PDF

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Abstract

揭示了用於非依電性記憶體元件操作之方法、系統及元件。在一個態樣中，相關電子開關(CES)元件可在寫入操作中置於多個記憶體狀態之任一個中。限制讀取操作期間非依電性記憶體元件的端子之間的電流可以賦能更高電壓之使用以獲得更高實現收益。

Description

用於非依電性記憶體元件操作的方法、系統及元件
本文揭示了用於使用記憶體元件之技術。
非依電性記憶體為一記憶體類別，其中在去除供應至元件之功率之後，記憶體單元或部件並未丟失其狀態。例如，由在兩個方向上可磁化之鐵氧體環製造之最早電腦記憶體為非依電性的。隨著半導體技術發展到更高位準之微型化，已經拋棄了鐵氧體元件而採用更常見依電性記憶體，諸如DRAM (Dynamic Random Access Memory;動態隨機存取記憶體）及SRAM （Static-RAM;靜態隨機存取記憶體）。
非依電性記憶體之一個類型，電可擦除可程式化唯讀記憶體(electrically erasable programmable read-only memory; EEPROM)元件具有大的單元面積且可能在用以寫入或擦除之電晶體閘極上需要大電壓（例如，自12.0至21.0伏特）。同時，擦除或寫入時間通常為幾十微秒之數量級。EEPROM之一個限制因數為擦除/寫入循環之數目限制為僅僅略微超過600,000，或者為105 -106 之數量級。半導體工業已經藉由將記憶體陣列扇區化來消除EEPROM與非依電性電晶體之間的穿過閘極開關電晶體的需要，以這種方式「頁面」（例如，子陣列）可以在稱作快閃記憶體元件之EEPROM中一次擦除。在快閃記憶體元件中，犧牲了保持隨機存取（擦除/寫入單個位元）之能力來獲得速度及更高位元密度。
近年來，FeRAM（鐵電RAM）已經提供了低功率、相對高之寫入/讀取速度、及用於超過100億次讀取/寫入循環的耐久度。類似地，磁性記憶體(magnetic memory; MRAM)已提供了高寫入/讀取速度及耐久度，但伴隨著高的成本費及更高之功耗。例如，這些技術無一達到快閃記憶體元件之密度。因而，快閃記憶體仍為非依電性記憶體之一種選擇。然而，一般認為快閃記憶體技術可能不易縮小至65奈米(nm)以下；因此，正在積極地尋找能夠縮小至更小尺寸之新非依電性記憶體元件。
考慮用於替代快閃記憶體元件之技術已包括基於某些材料之記憶體，該等材料展現與材料相變（至少部分地由晶體結構中原子之長程排序決定）相關之電阻變化。在一種稱為相變記憶體(phase change memory; PCM/PCRAM)元件類型之可變電阻記憶體中，隨著記憶體部件短暫熔融及隨後冷卻至導電晶態或不導電非晶態而發生電阻變化。典型材料不同及可以包括GeSbTe，其中Sb及Te可與週期表上之具有相同或類似性質之其他元素交換。然而，這些基於電阻之記憶體尚未被證明在商業上有用，因為它們在導電狀態與絕緣狀態之間的轉變取決於物理結構現象（例如在高達600℃下熔融及變回固態），此物理結構現象在許多應用中不能充分受控以用於有用記憶體。
另一可變電阻記憶體種類包括回應於初始高「形成」電壓及電流以活化可變電阻功能之材料。這些材料可以包括，例如Prx Cay Mnz Oc ，其中x、y、z及є具有不同化學計量；過渡金屬氧化物，諸如CuO、CoO、VOx 、NiO、TiO2 、Ta2 O5 ；及一些鈣鈦礦，諸如Cr；SrTiO3 。這些記憶體類型之數種存在且落入電阻性RAM(resistive RAM, ReRAM)或導電橋RAM(conductive bridge RAM; CBRAM)類別中，以區別它們與硫族化物類型記憶體。假定，這些RAM中之電阻切換至少部分地歸因於狹窄導電路徑或藉由電鑄製程連接頂部與底部導電端子之長絲的形成，但這種導電長絲之存在仍然為爭論之問題。因為ReRAM/CBRAM之操作隨溫度而大幅變化，所以ReRAM/CBRAM中之電阻開關機構亦可隨溫度而大幅變化。另外，這些系統可以隨機地操作，因為長絲之形成及移動為隨機的。其他類型之ReRAM/CBRAM亦可展現不穩定的品質。另外，ReRAM/CBRAM中之電阻切換經過多次記憶體循環之後趨於疲勞。亦即，在記憶體狀態變化多次之後，導電狀態與絕緣狀態之間的電阻差異可以顯著改變。在商售記憶體元件中，這種變化可以使記憶體超出規格且使得它不可使用。
鑒於形成隨著時間及溫度始終穩定之薄膜電阻切換材料的固有困難，可使用之電阻切換記憶體仍然為一個挑戰。此外，發展至今之所有電阻切換機構由於高電流、電鑄已經固有地不適合於記憶體，在溫度及電壓之合理範圍外沒有可量測之記憶體讀取/寫入窗口，及諸如隨機行為之許多其他問題。因此，在本領域中仍然需要具有低功率、高速度、高密度及穩定性之決定性的非依電性記憶體，並且特定而言，這種記憶體可縮放至遠低於65奈米(nm)之特徵尺寸。
元件包含：電路，用以生成基準電流；及電路，用以比較來自耦接至非依電性記憶體部件之位元線的訊號電流與基準電流，以偵測非依電性記憶體部件之阻抗狀態。
方法包含：生成基準電流；及比較來自耦接至非依電性記憶體元件之位元線的訊號電流與基準電流，以偵測非依電性記憶體元件之阻抗狀態。
本揭示案之特定態樣包括用以形成相關電子開關(correlated electron switch; CES)之相關電子材料(Correlated Electron Material; CEM)。在此上下文中，CES可以展現由於電子相關性而非固態結構相變（例如，如上所述在相變記憶體(phase change memory; PCM)元件中之晶態/非晶態變化，或電阻RAM元件中之長絲形成及導電）而產生之急劇導體/絕緣體轉變。在一個態樣中，CES中之急劇導體/絕緣體轉變可回應於量子力學現象，與熔融/凝固或長絲形成相反。CEM記憶體元件中之導電與絕緣狀態之間的這種量子力學轉變可在若干態樣之任一個中來理解。
在一個態樣中，CES在絕緣狀態與導電狀態之間的量子力學轉變可根據莫特轉變(Mott transition)來理解。在莫特轉變中，如若發生莫特轉變條件，則材料可從絕緣狀態切換至導電狀態。準則可藉由以下條件定義：(nc )1/3 a=0.26，其中nc 表示電子濃度，及「a」表示玻爾半徑。如若達到臨界載流子濃度，使得滿足莫特準則，則莫特轉變可發生，及狀態將從高電阻/電容變化至低電阻/電容。
在一個態樣中，莫特轉變可由電子之定域控制。當載流子發生定域時，電子之間的強庫侖相互作用分裂材料之能帶從而產生絕緣體。如若電子不再被定域，則弱庫侖相互作用可以主導能帶分裂，從而留下金屬（導電）能帶。這有時被解釋為「擁擠電梯」現象。當電梯僅有一些人在其中時，人們可以輕易地走來走去，其類似於導電狀態。另一方面，當電梯達到人流之某種濃度時，乘客不再能移動，其類似於絕緣狀態。然而，應理解，為說明之目的提供了經典解釋，如量子現象之所有經典解釋，僅為不完全類比，並且所主張標的並不限於此方面。
在本揭示案之態樣之特定實施方式中，電阻開關積體電路記憶體可以包含：包括CES元件之電阻開關記憶體單元；用於根據提供至記憶體單元之訊號將電阻開關記憶體單元置於第一電阻性狀態或第二電阻性狀態中的寫入電路，其中CES之電阻在第二電阻性狀態中高於第一電阻性狀態中；以及用於感測記憶體單元之狀態並提供對應於記憶體單元之感測狀態的電訊號的讀取電路。在一個態樣中，第二記憶體單元狀態中之CES之電阻可大於第二記憶體單元狀態中之電阻的100倍。在特定實施方式中，CES元件可以回應在CES元件之大部分容積中之莫特轉變來切換電阻狀態。在一個態樣中，CES元件可以從包含以下各者之組中選擇的材料：鋁、鎘、鉻、鈷、銅、金、鐵、錳、汞、鉬、鎳、鈀、錸、釕、銀、錫、鈦、釩、及鋅（其可連接至諸如氧或其他類型之配位體的陽離子），或其組合。
在特定實施例中，CES元件可以形成為「CEM隨機存取記憶體(CEM random access memory; CeRAM)」元件。在此上下文中，CeRAM元件包含至少部分地基於材料之至少一部份使用量子力學莫特轉變在導電狀態與絕緣狀態之間的轉變，而在複數個預定可偵測記憶體狀態之間或之中轉變的材料。在此上下文中，「記憶體狀態」意謂指示為值、符號、參數或條件之記憶體元件的可偵測狀態，在此僅提供一些實例。在一個特定實施方式中，如下所述，可以至少部分地基於在讀取操作中在記憶體元件之端子上偵測到之訊號，偵測記憶體元件之記憶體狀態。在另一特定實施方式中，如下所述，記憶體元件可藉由在「寫入操作」中跨記憶體元件之端子施加一或更多個訊號，而置於特定記憶體狀態以表示或儲存特定值、符號或參數。
在特定實施方式中，CES部件可以包含夾在導電端子之間的材料。藉由在端子之間施加特定電壓及電流，材料可在上述導電及絕緣記憶體狀態之間轉變。如下文在特定示例實施方式中論述，夾在導電端子之間的CES部件之材料可以藉由跨端子施加具有電壓V重設 與電流I重設 之第一程式化訊號而置於絕緣或高阻抗記憶體狀態，或藉由跨端子施加具有電壓V設定 於電流I設定 之第二程式化訊號而置於導電或低阻抗記憶體狀態。在此上下文中，應理解，術語諸如「導電或低阻抗」記憶體狀態及「絕緣或高阻抗」記憶體狀態為相對術語，而非特定於阻抗或導電率之數量或值。例如，當記憶體元件在稱作絕緣或高阻抗記憶體狀態之第一記憶體狀態中時，一個態樣中之記憶體元件比在稱作導電或低阻抗記憶體狀態之第二記憶體狀態中的記憶體元件更不導電（或更加絕緣）。
在特定實施方式中，CeRAM記憶體單元可以包含形成於半導體上之金屬/CEM/金屬(M/CEM/M)堆疊。這種M/CEM/M堆疊可以例如形成於二極體上。在示例性實施方式中，這種二極體可以從由接面二極體及肖特基二極體組成之組中選出。在此上下文中，應理解，「金屬」意謂導體，亦即任何作用類似於金屬之材料，包括例如多晶矽或摻雜半導體。
第1A圖圖示根據一實施例之跨CES元件之端子（未圖示）的電流密度與電壓之曲線圖。至少部分地基於施加至CES元件之端子之電壓（例如，在寫入操作中），CES可置於導電狀態或絕緣狀態。例如，電壓V設定 及電流密度J設定 之施加可使CES元件置於導電記憶體狀態中，及電壓V重設 及電流密度J重設 之施加可使CES元件置於絕緣記憶體狀態中。CES置於絕緣狀態或導電記憶體狀態之後，可藉由施加電壓V讀取 （例如，在讀取操作中）及偵測CES元件之端子上之電流或電流密度，來偵測CES元件之特定狀態。
根據一實施例，第1A圖之CES元件可以包括任意TMO，諸如鈣鈦礦、莫特絕緣體、電荷交換絕緣體、及安德森無序絕緣體。在特定實施方式中，CES元件可由切換材料形成，諸如氧化鎳、氧化鈷、氧化鐵、氧化釔、及鈣鈦礦（諸如鉻摻雜鈦酸鍶、鈦酸鑭）、及包括高錳酸鈣(praesydium calcium manganate)及高錳酸鑭(praesydium lanthanum manganite)之錳酸鹽族，在此僅提供一些實例。特定而言，包括具有不完整的 d 及 f 軌道殼層之元素的氧化物可展現充足的電阻切換性質以供用於CES元件中。在一實施例中，CES元件可在無電鑄之情況下製備。其他實施方式可在不背離所主張標的之情況下使用其他過渡金屬化合物。例如，{M(chxn)2 Br}Br2 ，其中M可包括Pt、Pd，或Ni，並且chxn包括1R,2R-環己二胺，並且可在不背離所主張之標的之情況下使用其他此類金屬錯合物。
在一個態樣中，第1A圖之CES元件可以包含為TMO金屬氧化物可變電阻材料之材料，但應理解這些僅為示範性的，而不意欲限制所主張標的。特定實施方式也可以使用其他可變電阻。氧化鎳即NiO經揭示為一種特定TMO。本文論述之NiO材料可以摻雜有外在配位體，其可以穩定可變電阻性質。特定而言，本文揭示之NiO可變電阻材料可包括含碳配位體，其可以由NiO(Cx )指示。此處，熟習此項技術者可簡單地藉由平衡原子價來決定用於任意特定含碳配位體之x值及含碳配位體與NiO之任意特定組合。在另一特定實例中，摻雜有外在配位體之NiO可以表示為NiO(Lx )，其中Lx 為配位體元素或化合物及x指示一個單位NiO的配位體單位的數目。熟習此項技術者可簡單地藉由平衡原子價來決定用於任意特定含碳配位體之x值及配位體與NiO或任意其他過渡金屬之任意特定組合。
如若施加充足偏壓（例如，超過能帶分裂電位）及滿足前述莫特條件（注入電洞=切換區域中之電子），則CES元件可經由莫特轉變而快速從導電狀態切換至絕緣狀態。此可發生在第1A圖中之曲線的點108處。在此點處，電子不再被屏蔽，而變為定域。此相關性可產生強大的電子間相互作用電位，此電位使能帶分裂以形成絕緣體。在CES元件仍然處於絕緣狀態時，可藉由電洞傳輸而生成電流。如若對CES端子施加充足偏壓，則可越過金屬絕緣體金屬(metal-insulator-metal; MIM)元件之電位屏障而將電子注入MIM二極體。如若已注入充足電子及對端子施加充足電位以使CES元件置於設定狀態，則電子增多可屏蔽電子及移除電子定域，此舉可使能帶分裂電位崩潰從而形成金屬。
根據一實施例，CES元件中之電流可由外部施加的「順應」條件控制，該條件至少部分地基於在寫入操作期間受限制以使CES元件進入導電狀態的外部電流而決定。此外部施加之順應電流亦可設定電流密度條件，以用於隨後使CES置於絕緣狀態的重設操作。如第1A圖之特定實施方式圖示，於寫入操作期間在點116處施加以使CES元件進入導電狀態之電流密度J 順應 可決定在後續寫入操作中使CES元件置於絕緣狀態的順應性條件。如圖所示，CES元件可隨後藉由在點108處在電壓V重設 下施加電流密度J 重設 ≧J 順應 而置於絕緣狀態，其中J 順應 從外部施加。
因此，順應性條件可決定將藉由電洞「捕獲」之CES元件中的電子用於莫特轉變之數目。換言之，在寫入操作中經施加以使CES元件置於導電記憶體狀態之電流可決定將注入CES元件用於隨後將CES元件轉變至絕緣記憶體狀態之電洞數目。
如上文指出，重設條件可回應於點108處之莫特轉變而出現。如上文指出，此類莫特轉變可發生在CES元件中之一條件下，在該條件下，電子濃度n 等於電洞濃度p 。此條件可根據表達式(1)模型化如下：(1) 其中： λTF 為托馬斯費米屏蔽長度；以及 C為常量。
根據一實施例，第1A圖中圖示曲線之區域104中之電流或電流密度可回應於根據跨CES元件之端子施加的電壓訊號注入電洞而存在。此處，當臨界電壓VMI 跨CES元件之端子施加時，電洞注入可在電流IMI 處滿足從導電狀態至絕緣狀態的莫特轉變準則。此條件可根據表達式(3)模型化如下：(3) 其中Q(VMI ) 為注入電荷（電洞或電子）且為施加電壓之函數。
賦能莫特轉變之電洞注入可在能帶之間並回應於臨界電壓VMI 及臨界電流IMI 發生。根據表達式(1)，藉由表達式(3)中之IMI 注入之電洞使電子濃度n 等於電荷濃度以引起莫特轉換，此臨界電壓VMI 對托馬斯費米屏蔽長度λ TF 之依賴性可根據表達式(4)模型化如下：(4) 其中：ACeRam 為CES部件之橫截面積；以及J 重設 (VMI ) 為在臨界電壓VMI 處施加至CES部件以使CEM部件置於相對高阻抗狀態的穿過CEM部件之電流密度。
根據一實施例，CES元件可以藉由注入充足數目之電子以滿足莫特轉變準則而置於導電記憶體狀態（例如，藉由自絕緣記憶體狀態轉變）。
在CES轉變至導電記憶體狀態過程中，當已注入充足電子及跨CES元件之端子的電位克服臨界切換電位（例如，V 設定 ）時，注入電子開始屏蔽並使雙佔用電子去定域以反轉比例失調反應且封閉帶隙。在臨界電壓VMI 處用於將CES轉變至導電記憶體狀態之電流密度J 設定 (VMI )賦能至導電記憶體狀態之轉變可以根據表達式(6)表示如下：(6) 其中：aB 為玻爾半徑。
根據一實施例，用於在讀取操作中偵測CES元件之記憶體狀態的「讀取窗口」102可表示為當CES元件處於絕緣狀態時第1A圖之曲線中之部分106，與當CES元件在讀取電壓V讀取 下處於導電狀態時第1A圖之曲線中之部分104之間的差。在特定實施方式中，「讀取窗口」102可用以決定組成CES元件之材料的托馬斯費米屏蔽長度λTF 。例如，在電壓V重設 處，電流密度J 重設 及J 設定 可以根據表達式(7)而相關，如下：(7)
在另一實施例中，在寫入操作中用於使CES元件置於絕緣或導電記憶體狀態之「寫入窗口」110可表示為V重設 （在J 重設 下）與V設定 （在J 設定 下）之間的差。確定|V設定 |＞|V重設 |賦能導電與絕緣狀態之間的切換。V重設 可近似處於因相關性產生之能帶分裂電位下，及V設定 可近似為能帶分裂電位之兩倍。在特定實施方式中，可至少部分地藉由CES元件之材料與摻雜而決定寫入窗口110之尺寸。
從高電阻/電容至低電阻/電容之轉變可由CES元件之單一阻抗表示。第1B圖描繪示例性可變阻抗元件（諸如CES元件）之等效電路之示意圖，諸如可變阻抗元件124。已提及，可變阻抗元件124可包含可變電阻與可變電容兩者之特性。例如，在一個實施例中，用於可變阻抗元件之等效電路可包含可變電阻器，諸如與可變電容器並聯之可變電阻器126，諸如可變電容器128。當然，儘管可變電阻器126與可變電容器128在第1B圖中描繪為包含分離部件，但可變阻抗元件，諸如可變阻抗元件124可包含大體上同質的CEM，其中CEM包含可變電容與可變電阻之特性。下表1描繪示例性可變阻抗元件，諸如可變阻抗元件100之示例性真值表。 Table 1 表1
第2A圖為根據一實施例之在讀取操作中可跨CES元件之端子施加的可能電壓的曲線圖。如圖所示，重設電壓V重設 可約為0.6V。如若讀取電壓V讀取 等於或低於0.3V，則感測放大器可能在讀取操作中不接收偵測CES元件之阻抗狀態之充足電流。另一方面，在讀取操作中將讀取電壓V讀取 增大至大於V重設 之值可以引發阻抗狀態至高阻抗或絕緣狀態的意外變化。
第2B圖為根據一實施例之在讀取操作期間CES元件中之電流的曲線圖；在電流I雜訊 _ 最大 處之雜訊分量位準可取決於金屬氧化物半導體(MOS)製程可變性。在I讀取 _ 最小 與I讀取 _ 最大 之間範圍中的讀取電流可取決於製程之可變性以由相關電子材料形成CES。在下文論述之特定實施方式中，感測放大器可以基於CES元件中之電流是否大於還是小於基準電流I基準 來偵測CES元件之阻抗。讀取操作中之CES元件中的電流之一部分可歸因於雜訊。因而，基準電流I基準 將足夠高以使得能夠在存在雜訊之情況下精確地偵測CES元件的狀態。
第3圖為根據一實施例之記憶體電路的示意圖。位元單元電路300可以包含一或多個記憶體部件（例如，非依電性記憶體部件），該等一或多個記憶體部件包含CES元件。在此上下文中，本文引用之「位元單元」或「位元單元電路」包含能夠將值、符號或參數表示為狀態之電路或電路的一部分。例如，位元單元可以包含能夠將值、符號或參數表示為記憶體元件之記憶體狀態的一或多個記憶體元件。在特定實施方式中，位元單元可以將值、符號或參數表示為單個位元或多個位元。
根據一實施例，第3圖中之位元單元電路300可以包含具有類似於上文關於第1A圖及第2圖論述之CES元件之行為的行為的記憶體部件。在此上下文中，「位元線」包含導體，此導體在寫入操作期間可連接至記憶體部件之至少一個端子以傳遞改變記憶體部件之記憶體狀態的程式化訊號，或在讀取操作期間用以傳遞表示記憶體部件之當前記憶體狀態的訊號。耦接至CES部件352之第一端子的此位元線354在第3圖中圖示為非限定型實例。CES部件352之第二端子可以回應FET M3之閘極上之字線電壓而經由FET M3耦接至源電壓VS。感測放大器303可以在讀取操作中基於來自穿過電晶體M2之位元線BL的電流或電壓量值，提供周邊讀取電路以偵測位元單元300中之CES元件352的記憶體狀態。寫入驅動電路304可以包含CMOS傳輸閘極356及CMOS傳輸閘極357，其可以根據特定寫入操作是否為重設操作（例如，用以使CES部件352置於絕緣或高阻抗狀態）還是設定操作（例如，用以使CES部件352置於導電或低阻抗狀態）而在寫入操作中選定。例如，傳輸閘極356可以在重設操作中將電壓源訊號VRD連接至位元線354（而傳輸閘極為斷開的），及傳輸閘極357可以在設定操作中將電壓V設定 連接至位元線354（而傳輸閘極356為斷開的）。在此實施例中，驅動重設操作之電壓訊號VRD亦可施加至感測放大器303作為周邊電路源電壓。
在此上下文中，「電壓源」意謂相對於一或多個基準節點在一或多個節點處在電壓位準下生成電壓供應訊號的電路部件。在一個實施方式中，電壓供應可以包含用以生成預定電壓位準之電路。然而，應理解，這僅為電壓源之實例，並且所主張標的並不限於此方面。在此上下文中，「源電壓」意謂維持在特定電壓位準下之一或多個節點。在一個特定實施方式中，源電壓可以包含相對於由電壓源維持之電壓源訊號之電壓，維持在一或多個基準節點下（諸如接地節點或在0.0V下之節點）之電壓。然而，應理解，這僅為源電壓之實例，並且所主張標的並不限於此方面。
第3圖為根據一實施例之用於在讀取操作中偵測CES 352之阻抗狀態的感測放大器303之示意圖。在特定實施方式中，且如上論述，感測放大器303可以在讀取操作期間限制CES中之電流密度以使得能夠施加來自由電壓源（未圖示）生成之電壓源訊號VRD的讀取電壓（例如，V讀取 ），其中VRD可具有的量值等於或大於在寫入操作中施加以使CES 352置於高阻抗或絕緣狀態之電壓（例如，V重設 ）的量值。第3圖圖示在讀取操作中將選定位元行354連接至感測放大器303的FET M2。然而，應理解，這些僅為CES元件怎樣在讀取操作中連接至感測電路的實例，且所主張標的並不限於此方面。
根據一實施例，FET M2及傳輸閘極為可提供導電部件之示例性結構。在此上下文中，「導電性部件」或「導電部件」包含能夠允許電流穿過兩個節點之間的電路部件。在特定實施方式中，導電部件可至少部分地基於特定條件改變允許穿過節點之間的電流。下文描述之特定實施方式使用FET作為導電部件以至少部分地基於施加至閘極端子之電壓而允許電流穿過源極與汲極端子之間。然而，應理解，諸如雙極電晶體、二極體、傳輸閘極、換流器、可變電阻器等等之其他類型之元件可以用作導電部件，且所主張標的並不限於此方面。在此上下文中，具有第一及第二端子之導電元件可以藉由為特定訊號在第一與第二端子之間提供具有微小或可忽略阻抗的導電路徑而「連接」第一及第二端子。在一個特定示例性實施方式中，導電部件可以至少部分地基於提供至導電部件之第三端子的訊號（例如，基於施加至第三端子之電壓或電流）來改變第一及第二端子之間的阻抗。在一個態樣中，導電部件可以「接通」以進而回應設置在第三端子上之訊號來連接第一及第二端子。同樣地，導電部件可以「斷開」以進而回應設置在第三端子上之不同訊號來斷開第一及第二端子。在一個態樣中，處於斷開狀態之導電部件可以藉由去除或中斷電路之第一與第二部分之間的導電路徑來將電路之第一部分與電路之第二部分隔離。在另一態樣中，導電元件可以基於提供至第三端子之訊號來在斷開及接通狀態之間改變第一及第二端子之間的阻抗。
根據一實施例，在讀取操作中開關FET M2可經接通以藉由將預充電電壓訊號PC耦接至傳輸閘極355來預充電位元線BL，同時限制電流小於所允許抑制意外重設操作之最大電流。感測放大器303可以在讀取操作中基於來自位元線BL之電流及電壓量來偵測位元單元300中之記憶體部件的記憶體狀態。與傳輸閘極355中之元件串聯的FET M2可以如上文所述在讀取操作期間限制CES元件352中之電流密度。
根據一實施例，感測放大器303可以在電壓源訊號VRD下接收源電壓，以生成具有穿過FET M2之電流的讀取訊號。很顯然，來自具有電壓源訊號VRD之電壓之預充電位元線的讀取訊號可以當V讀取 =VRD-V壓降 -VS時，在讀取操作中跨CES元件施加電壓，其中V壓降 為跨傳輸閘極355且並聯耦接至FET M2之電壓降及VS = V，VRD = 0.6V及V壓降 = 0.4 V，例如，V讀取 = 0.2 V。應理解，這些僅為為說明所主張標的之特定態樣的目的而提供的示例性工作電壓，且所主張標的並不限於此方面。
第4圖至第7圖為根據一實施例之電路之示意圖，此電路可在用於在讀取操作中偵測記憶體部件（例如，CES元件、CeRAM元件或其他非依電性記憶體元件）之阻抗狀態的感測放大器中實施。在第4圖中，例如，基準電流可以回應施加至FET M3之閘極的訊號EN之電壓降，經由FET M3及M4生成。此基準電流可在FET M5及M6、FET M7及N4、以及FET M8及N3中鏡像。位元線BL可以回應施加至FET M9及M10之閘極的訊號PC之增大電壓而預充電至電壓VRD。
根據一實施例，比較來自位元單元（例如，在耦接至位元單元之位元線上）之電流與基準電流以決定非依電性記憶體部件之阻抗狀態。在實施方式中，來自位元單元之電流可以在節點處與基準電流組合。非依電性記憶體部件之阻抗狀態可至少部分地基於節點處之凈電荷為正還是負來偵測到。例如，來自位元單元之電流可以將電荷「發送」至節點，而基準電流可以自節點「吸收」電荷。在此上下文中，元件可以藉由將正電流供應至節點來將電荷「發送」至節點。相應地，元件可以藉由將負電流供應至節點來自節點「吸收」電荷。在另一實例中，來自位元單元之電流可以自節點「吸收」電荷，而基準電流可以將電荷「發送」至節點。
當在預充電階段之後降低訊號PC之電壓時，如若記憶體部件處於高阻抗或絕緣狀態，則耦接至記憶體元件（例如，CES元件352）之位元線BL可以吸收一些電荷。然而，如若記憶體部件處於高阻抗或絕緣狀態，則PFET M7可以發送該吸收之電荷量，使得位元線BL上之電流大於發送之基準電流（在FET M7及N4中鏡像）。這可在換流器402之閘極端子處提供正的凈電流及將正電壓提供至換流器402之閘極，以生成V出 之「0」訊號值。如若記憶體部件處於低阻抗或導電狀態，同時在預充電階段之後降低訊號PC之電壓，則位元單元可吸收比藉由PFET M7發送之基準電流更多的電流。這可在換流器402之閘極端子處提供負的凈電流及將負電壓提供至換流器402之閘極，以生成用於V出 之「1」訊號值。
根據一實施例，FET N3及N4形成具有一狀態之閂鎖電路，此狀態由位元線BL上之電流量值是大於還是小於基準電流量值來影響或決定。此處，如若在讀取操作中之來自位元線BL之電流量值小於基準電流量值，則FET M8可以接通或閉合，及FET N4可以斷開或打開，從而提供高訊號至換流器402之輸入端子及提供低訊號以用於V出 。如若在讀取操作中之來自位元線BL之電流量值高於基準電流量值（例如，如若記憶體部件處於導電或低阻抗狀態），則FET M8可以斷開或打開，及FET N4可以接通或閉合，從而提供低訊號至換流器402之輸入端子及提供高訊號以用於V出 。
在第5圖之特定實施方式中，FET M7及M8之閘極端子如圖所示為交叉連接的。這可允許感測放大器延伸或維持輸出電壓V出 更久或無限的時間。在第6圖之特定實施方式中，在第4圖之實施例中由NFET N3及N4形成之閂鎖替換為由PFET M16及M17形成之閂鎖。如若在讀取操作中之來自位元線BL之電流量值低於基準電流量值（藉由FET M16及M18鏡像），則FET M16可以接通或閉合，從而提供高訊號至換流器402之輸入端子及提供低訊號以用於V出 。如若在讀取操作中之來自位元線BL之電流量值高於基準電流量值（藉由FET M16及M18鏡像），則FET M16可斷開或打開，從而提供低訊號至換流器402之輸入端子及提供高訊號以用於V出 。
根據一實施例，為在讀取操作中偵測CES部件之當前阻抗狀態，可以反轉跨CES部件之端子施加的讀取電壓V讀取 的極性。這可以因此反轉在此讀取操作中感測到之位元線上的電流之極性。在第7圖之特定實施方式中，回應跨CES部件之端子施加反極性讀取電壓V讀取 之讀取操作中的第二預充電訊號PC2，位元線BL可以在共同源電壓VSS下的反極性中被預充電。
第8圖及第9圖為根據一實施例之可以在讀取操作中被施加至CES部件之端子的訊號之電壓及電流的曲線圖。此處，區域804中之訊號可以引發意外之重設操作以使CES元件置於高阻抗或絕緣狀態。因此，在讀取操作中，可期望的是施加讀取訊號V讀取 ，此讀取訊號V讀取 具有足夠高之電壓以允許位元線上足夠高之電流，以在雜訊存在之情況下偵測CES部件的當前阻抗狀態。然而，在讀取操作中在CES部件上亦可期望的是，避免區域804中之CES部件中之電流及電壓，使得不發生意外重設操作，從而使CES部件置於高阻抗或絕緣狀態。
當前節流（例如，藉由使用FET M2來賦能）可以允許應用更高電壓V讀取 VRD，同時維持更低電流（例如，低於0.100μA），如在第8圖之區域806及第9圖之區域810中圖示。在特定實施例中，第8圖之區域806可為位元單元在讀取操作中是否吸收電流的操作指示。第9圖之區域810可為位元單元在讀取操作中是否發送電流的操作指示。
在另一實施例中，複數個CEM元件（例如，CES元件）之一或多個可以在第一金屬化層之電導電線與第二金屬化層之電導電線之一或多個交叉點處個別位於積體電路內。在一實施例中，一或多個存取元件可以位於第一金屬化層之電導電線與第二金屬化層之電導電線的各別一或多個交叉點處，其中存取元件可以與各別CEM元件配對。在另一實施例中，CEM元件可以與由相同或不同製程形成之導電元件（如本文描述）共同形成於元件中。在示例性實施方式中，CEM元件可以使用不同的及/或補償製程技術，諸如互補金屬氧化物半導體(complementary metal oxide semiconductor; CMOS)技術而與導電部件組合形成。
在以上描述中，在特定使用情形中，諸如其中正論述之有形組件（及/或類似地，有形材料）的情況，於「在...上」與「在...上方」之間存在區別。例如，物質在基板「上」之沉積指包括直接實體及有形接觸而在沉積物質與後面實例中之基板之間沒有中間物之沉積，該中間物諸如中間物質（例如，在中間製程操作期間形成的中間物質）；儘管如此，在基板「上方」之沉積，同時理解為可能包括在基板「上」沉積（因為在「上」亦可準確地稱為在「上方」），理解為包括其中一或多個中間物，諸如一或多個中間物質，存在於沉積物質與基板之間，使得沉積物質不一定與基板直接實體及有形接觸的情況。
在適當的特定使用情形中，諸如其中論述有形材料及/或有形部件的情形，在「下面」與在「在...下」之間進行類似的區分。雖然在這種特定使用情形下，「下面」意欲必然意謂著實體上及有形的接觸（類似於剛剛描述之「上」），但「在...下」可能包括其中存在直接實體及有形接觸之情況，但不一定意謂著直接實體及有形接觸，例如如若存在一或多種中間物，諸如一或多種中間物質。因此，「在...上」被理解為意謂「在...直接上方」及「下面」理解為意謂「在...直接下面」。
同樣應理解，諸如「在...上方」及「在...下」以類似於上述術語「向上」、「向下」、「頂部」、「底部」等之方式理解。這些術語可以用於便於論述，但並不意欲必然限制所主張標的之範疇。例如，術語「在...上方」例如並不意謂著請求項範疇僅限於實施例是正面向上的情況，諸如與上端朝下之實施例作對比。實例包括作為一個說明之倒裝晶片，其中例如在不同時間（例如，在製造期間）的取向可不一定對應於最終產品之取向。因此，作為一實例，如若物件以特定方向（諸如倒置）在適用的請求項範疇之內，作為一個實例，則同樣地，後者也應被解釋為以另一方向包括在適用的請求項範疇內，諸如正面朝上，又作為一實例，反之亦然，即使適用的文字請求項語言有可能以其他方式解釋。又，當然，發明專利說明書，尤其是描述及/或使用之特定上下文提供有關得出合理結論的有用指導。
除非另有明確說明，在本揭示案之上下文中，術語「或」若用於關聯諸如A、B或C之清單，則意欲表示在此以包括性意義使用之A、B及C，以及在此以排他性意義使用之A，B或C。在此理解之下，「及」用於包括性意義，且意欲意謂著A、B及C；而「及/或」可用於極其小心清楚表示包含所有前述意義，但此用法並非必需。另外，術語「一或多個」及/或類似術語用以描述單數形式之任一特徵、結構及/或特性及/或亦用以描述複數個及/或一些其他組合之特徵、結構及/或特性。另外，術語「第一」、「第二」、「第三」及類似術語用以區別不同態樣，諸如例如不同組件，而不提供數字限制或暗示特定順序，除非另外明確地指示。同樣地，術語「基於」及/或類似術語被理解為未必意欲傳達諸因素之詳盡清單，但允許不一定明確描述之額外因素之存在。
此外，針對關於所主張標的之實施方式並進行測試、量測及/或規格相關程度的情況，意欲以以下方式理解。作為一實例，在給定情況下，假設要量測物理性質之值。繼續參考這個實例，如若一般技藝人士可合理地想到用於測試、量測及/或規格相關程度（至少關於性質）之可替代的合理方法，則至少為了實施之目的，所主張標的意欲涵蓋彼等可替代的合理方法，除非另有明確指出。作為一實例，如若產生一個區域之量測曲線，並且所主張標的之實施方式指使用區域上斜率之量測，但用以估計區域上斜率之各種合理及替代技術存在，所主張標的意欲涵蓋彼等合理的替代技術，即使該等合理替代技術不提供相同的值，相同的量測或相同的結果，除非另有明確說明。 本說明書全文中對「一個實施方式」、「一實施方式」、「一個實施例」、「一實施例」及/或類似項之引用意謂相對於特定實施方式及/或實施例描述之特定特徵、結構及/或類似物可納入所主張標的之至少一個實施方式及/或實施例中。因此，例如在整個說明書中不同地方出現此類短語並不一定意指相同的實施方式或描述之任一特定的實施方式。此外，應理解，所描述之特定特徵、結構及/或特性在一或多個實施方式中以各種方式組合，且因此例如在期望之請求項範疇內。當然，一般而言，如本申請案之說明書的情況一樣，該等及其他問題可能隨特定情形而變化。因此，描述及/或用法之特定環境提供關於得出推斷的有用指導。
儘管已說明及描述了目前考慮為示例特徵之內容，但是熟習此項技術者將理解，可作出其他各種修改並且可替換等效技術方案而不脫離所主張標的。此外，可作出許多修改以使特定境況適合於所主張標的之教示而不脫離本文描述之中心概念。因此，值得期望的是，所主張標的並不限於揭示之特定實例，但這種所主張標的亦可包括落在所附申請專利範圍及其等效物之範圍內的全部態樣。
102‧‧‧讀取窗口
104‧‧‧部分
106‧‧‧部分
110‧‧‧寫入窗口
116‧‧‧點
124‧‧‧可變阻抗元件
126‧‧‧可變電阻器
128‧‧‧可變電容器
300‧‧‧位元單元電路
303‧‧‧感測放大器
304‧‧‧寫入驅動電路
352‧‧‧CES部件
354‧‧‧位元線
355‧‧‧傳輸閘極
356‧‧‧CMOS傳輸閘極
357‧‧‧CMOS傳輸閘極
402‧‧‧換流器
804‧‧‧區域
806‧‧‧區域
810‧‧‧區域
所主張之標的在說明書之結尾部分特別指出並明確主張。然而，對於結構及/或操作方法兩者，及其目標、特徵，及/或優勢可在結合附圖閱讀時藉由參考以下詳細說明最佳地理解，在該等附圖中：
第1A圖圖示根據一實施例之CES元件的電流密度與電壓之曲線圖；
第1B圖為根據一實施例之CES元件的等效電路的示意圖；
第2A圖為根據一實施例之圖示在讀取操作中施加至CES元件之端子的可能電壓的曲線圖；
第2B圖為根據一實施例之圖示在讀取操作期間之CES元件中的電流的曲線圖；
第3圖為根據一實施例之包含感測放大器之電路的示意圖；
第4圖至第7圖為根據一實施例之可在感測放大器中實施之電路的示意圖；以及
第8圖及第9圖為圖示根據特定實施例之在CES元件上執行之讀取及寫入操作的曲線圖。
參考形成本案之一部分之附圖的以下詳細說明，其中相同元件符號可指示全文中的相同零件以指示對應及/或類似的部件。應理解，諸如為了說明之簡明性及/或清晰性起見，各圖不一定按比例繪製。例如，一些態樣之尺寸可相對於其他而誇示。另外，應理解可使用其他實施例。另外，可在不脫離所主張標的之前提下進行結構及/或其他變更。本說明書對「所主張標的」之引用指意欲被一或多個請求項或其任何部分覆蓋之標的，並不一定意指完整的請求項集合、請求項集合（例如，方法請求項、設備請求項等）之特定組合、或特定請求項。亦應注意，諸如向上、向下、頂部、底部等之方向及/或參考可用以便於圖式之論述，及/或並不意欲限制所主張標的之應用。因此，以下詳細之描述不應視為限制所主張標的及/或同等物。
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國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無

Claims (19)

  1. 一種元件，包含： 一電路，用以生成一基準電流；以及 一電路，用以比較來自耦接至一非依電性記憶體部件之一位元線的一訊號電流與該基準電流以偵測該非依電性記憶體部件之一阻抗狀態。
  2. 如請求項1所述之元件，其中該非依電性記憶體部件包含一相關電子開關(CES)元件。
  3. 如請求項2所述之元件，以及進一步包含用以生成一電壓之一電路，該電壓將在一讀取操作中施加至該CES元件之端子。
  4. 如請求項1所述之元件，以及其中用以生成該基準電流之該電路進一步包含用以在一預充電階段中將電荷發送至該位元線之一電路。
  5. 如請求項1所述之元件，以及其中用以生成該基準電流之該電路進一步包含用以在一預充電階段中自該位元線吸收電荷之一電路。
  6. 如請求項1所述之元件，以及其中用以生成該基準電流之該電路進一步包含： 一電路，用以在一第一讀取操作之一預充電階段中將電荷發送至該位元線；以及 一電路，用以在一第二讀取操作之一預充電階段中自該位元線吸收電荷。
  7. 如請求項6所述之元件，其中在該第一讀取操作中之該非依電性記憶體部件中之一電流包含一第一極性，以及在該第二讀取操作中之該非依電性記憶體元件中之一電流包含與該第一極性相反之一第二極性。
  8. 如請求項1所述之元件，以及其中該元件進一步包含： 第一及第二交叉耦接電晶體，具有回應該基準電流與在該位元線上之一電流之間的一差之一狀態；以及 一輸出電路，用以提供回應該第一及第二交叉耦接電晶體之該狀態的一輸出訊號。
  9. 如請求項1所述之元件，以及進一步包含用以在讀取操作期間限制該訊號電流之一或多個導電部件。
  10. 如請求項1所述之元件，其中用以比較來自該位元線之該訊號電流與該基準電流的該電路進一步包含一或多個導電部件，該等一或多個導電部件用以回應超過該基準電流之該訊號電流選擇性地將該位元線耦接至一源電壓，及回應不超過該基準電流之該訊號電流選擇性地將該位元線與該源電壓斷開。
  11. 如請求項1所述之元件，其中用以比較來自該位元線之該訊號電流與該基準電流的該電路進一步包含一或多個導電部件，該等一或多個導電部件用以回應不超過該基準電流之該訊號電流選擇性地將該位元線耦接至一電壓供應，及回應超過該基準電流之該訊號電流選擇性地將該位元線與該電壓供應斷開。
  12. 一種方法，包含以下步驟： 生成一基準電流；以及 比較來自耦接至一非依電性記憶體部件之一位元線的一訊號電流與該基準電流以偵測該非依電性記憶體部件之一阻抗狀態。
  13. 如請求項12所述之方法，以及進一步包含以下步驟：在一讀取操作之一預充電階段中將電荷發送至該位元線。
  14. 如請求項12所述之方法，以及進一步包含以下步驟：在一讀取操作之一預充電階段中自該位元線吸收電荷。
  15. 如請求項12所述之元件，以及進一步包含以下步驟： 在一第一讀取操作之一預充電階段中將電荷發送至該位元線；以及 在一第二讀取操作之一預充電階段中自該位元線吸收電荷。
  16. 如請求項12所述之方法，其中該非依電性記憶體部件包含一相關電子開關(CES)部件。
  17. 如請求項12所述之方法，其中該非依電性記憶體部件包含一相關電子隨機存取記憶體(CeRAM)部件。
  18. 如請求項12所述之方法，以及進一步包含以下步驟：在讀取操作期間限制該訊號電流。
  19. 如請求項12所述之方法，其中比較來自該位元線之該訊號電流與該基準電流之步驟進一步包含以下步驟： 在一節點處組合來自該位元線之該訊號電流與該基準電流；以及 在該節點處偵測一凈正電流或負電流。
TW106137000A 2016-10-27 2017-10-27 用於非依電性記憶體元件操作的方法、系統及元件 TWI736698B (zh)

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