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TWI711041B - 記憶體寫入驅動器、方法及系統 - Google Patents

記憶體寫入驅動器、方法及系統 Download PDF

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TWI711041B
TWI711041B TW105125757A TW105125757A TWI711041B TW I711041 B TWI711041 B TW I711041B TW 105125757 A TW105125757 A TW 105125757A TW 105125757 A TW105125757 A TW 105125757A TW I711041 B TWI711041 B TW I711041B
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巴爾Ｓ 桑德胡
西扎里 派卓克
喬治麥克內爾 拉鐵摩爾
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英商Ａｒｍ股份有限公司
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Abstract

本文揭示用於非揮發性記憶體裝置操作的方法、系統及裝置。在一個態樣中，可藉由控制施加至非揮發性記憶體裝置之端子的電流與電壓來在寫入操作中將非揮發性記憶體裝置置於多個記憶體狀態之任一者中。舉例而言，寫入操作可跨非揮發性記憶體裝置之端子施加程式化訊號，此等非揮發性記憶體裝置端子具有特定電流與特定電壓，以用於將非揮發性記憶體裝置置於特定記憶體狀態中。

Description

記憶體寫入驅動器、方法及系統
相關申請案之交互參照：本申請案係關於2015年8月13日申請之標題為「METHOD, SYSTEM AND DEVICE FOR NON-VOLATILE MEMORY DEVICE OPERATION」之美國專利申請案第14/826,081號，且將此美國專利申請案以引用之方式全部併入本文。
本文揭示使用記憶體裝置的技術。
非揮發性記憶體係一類記憶體，其中記憶體單元或元件在移除供應給裝置的功率後並未丟失自身的狀態。舉例而言，最早的電腦記憶體為非揮發性的，是由可在兩個方向上磁化的鐵氧體環製成。隨著半導體技術發展到更高小型化水平，廢棄了鐵氧體裝置而代之以更廣為人知的揮發性記憶體，此等揮發性記憶體諸如DRAM（Dynamic Random Access Memories；動態隨機存取記憶體）及SRAM（Static-RAM；靜態隨機存取記憶體）。
一種類型的非揮發性記憶體，電子可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory; EEPROM)裝置具有較大單元區域且可在電晶體閘極上需要大電壓（例如，12.0至21.0伏特）來寫入或抹除。又，抹除或寫入時間通常為約數十微秒。使用EEPROM的一個限制因素為抹除/寫入循環之有限次數至多略超過600,000或約為105 -106 。藉由以可在稱為快閃記憶體裝置之EEPROM中一次抹除「頁」（例如，子陣列）的方式扇區化記憶體陣列，半導體工業已消除對EEPROM與非揮發性電晶體之間的通過閘極開關電晶體的需要。在快閃記憶體裝置中，犧牲保持隨機存取的能力（抹除/寫入單個位元）以獲得速度及較高位元密度。
近年來，FeRAM（鐵電體RAM）已為超過一百億次讀取/寫入循環提供低功率、相對較高寫入/讀取速度及耐久性。類似地，磁性記憶體(Magnetic Memory; MRAM)已提供了較高寫入/讀取速度及耐久性，但具有高成本額外費用及較高的功率消耗。舉例而言，此等技術中的任一者皆未達到快閃記憶體裝置之密度。因此，快閃仍選擇非揮發性記憶體。儘管如此，一般認為快閃記憶體技術可能無法容易地縮至65奈米(nm)以下；因此，正積極地探尋能夠縮至更小尺寸的新型非揮發性記憶體裝置。
考慮用於替代快閃記憶體裝置的技術已包括基於某些材料的記憶體，此等材料展現出與材料之相變（至少部分地由結晶結構中的原子之長程排序所決定）關聯的電阻變化。在一種稱為相變記憶體(phase change memory; PCM/PCRAM)裝置的可變電阻記憶體的類型中，隨著記憶體元件短時熔化及隨後冷卻至導電晶態或者非導電非晶態而發生電阻的變化。典型材料各不相同且可包括GeSbTe，其中Sb與Te可與週期表上相同或相似特性的其他元素交換。然而，此等基於電阻的記憶體尚未證實為商業上有用，因為此等記憶體之導電狀態與絕緣狀態之間的轉變取決於物理結構現象（例如，在高達600℃下熔化）及返回到固態，而相對於許多應用中的有用記憶體無法充分控制此現象。
另一可變電阻記憶體類別包括回應於初始高「形成」電壓及電流來啟動可變電阻功能的材料。此等材料可包括例如Prx Cay Mnz Oє ，其中x、y、z及є為變化化學計量；過渡金屬氧化物，諸如CuO、CoO、VOx 、NiO、TiO2 、Ta2 O5 ；以及一些鈣鈦礦，諸如Cr；SrTiO3 。此等記憶體類型中的數者存於且屬電阻性RAM (resistive RAM; ReRAM)或導電橋接器RAM (conductive bridge RAMS; CBRAM)分類中，以使此等記憶體類型與硫屬化物型記憶體相區別。設想到，此等RAM中的電阻開關係至少部分由於狹窄導電路徑或藉由電鑄製程連接頂部導電末端與底部導電末端的長絲之形成，但此等導電長絲的存在仍備受爭議。由於ReRAM/CBRAM之操作可強烈依賴於溫度，ReRAM/CBRAM之電阻開關機構亦可高度依賴於溫度。另外，由於長絲之形成與移動為隨機的，可隨機操作此等系統。其他類型的ReRAM/CBRAM亦可展現出不穩定的品質。進一步地，ReRAM/CBRAM中的電阻開關在歷經許多記憶體循環後趨於疲勞。亦即，在多次改變記憶體狀態後，導電狀態與絕緣狀態之間的電阻差異可顯著變化。在商用記憶體裝置中，此變化可使得記憶體不符合規格且使其無法使用。
考慮到形成隨著時間及溫度變化保持穩定的薄膜電阻開關材料的固有難度，可工作的電阻開關記憶體仍具有挑戰性。此外，至今所開發的所有電阻開關機構已本質上不適用於記憶體，原因在於高電流、電鑄、在溫度及電壓之合理範圍內無可量測記憶體讀取或寫入窗口，及許多諸如隨機行為之其他問題。因此，在本技術領域中仍需要一種決定性具有低功率、高速度、高密度及穩定性的非揮發性記憶體，且更特定言之，可縮至恰好低於65奈米(nm)之特徵尺寸的記憶體。
本揭示案之特定態樣合併相關電子材料(Correlated Electron Material; CEM)以形成相關電子開關(correlated electron switch; CES)。在此上下文中，CES可展現出由電子相關性產生的驟然導體/絕緣體轉變，而非固態結構相變（例如，如上文所論述之相變記憶體(Phase Change Memory; PCM)裝置中的結晶/非晶體或電阻性RAM裝置中的長絲形成及導電）。在一個態樣中，與熔化/固化或長絲形成相比，CES中的驟然導體/絕緣體轉變可回應於量子機械現象。可在數個態樣之任一者中理解CEM記憶體裝置中的導電狀態與絕緣狀態之間的此量子機械轉變。
在一個態樣中，可根據莫特轉變理解絕緣狀態與導電狀態之間的CES量子機械轉變。在莫特轉變中，若發生莫特轉變條件，則材料可自絕緣狀態切換至導電狀態。可藉由條件(nC )1/3 a=0.26界定標準，其中nC 為電子密度及「a」為波爾半徑。若達到臨界載流子濃度以使得符合莫特標準，則可發生莫特轉變且狀態可自高電阻/電容變化至低電阻/電容。
在一個態樣中，可藉由電子區域化來控制莫特轉變。由於區域化載流子，電子之間的強庫侖互動分裂材料帶從而產生絕緣體。若不再區域化電子，則弱庫侖互動可支配帶分裂，留下金屬（導電）帶。有時此被解釋為「擁擠的電梯」現象。當電梯僅有少數人在裡面時，人可容易地來回走動，此類似於導電狀態。另一方面，當電梯達到某一人群密集度時，乘客無法再走動，此類似於絕緣狀態。然而，應理解，與量子現象之所有經典解釋一樣，出於說明目的所提供的此經典解釋僅為不完全的類比，且所主張之標的並不受限於此方面。
在本揭示案態樣之特定實施方式中，電阻開關積體電路記憶體可包含：電阻開關記憶體單元，包括CES裝置；寫入電路，用於取決於提供至記憶體單元的訊號，將電阻開關記憶體單元置於第一電阻狀態或第二電阻狀態中，其中第二電阻狀態中的CES之電阻高於第一電阻狀態中的電阻；及讀取電路，用於感測記憶體單元之狀態及提供對應於記憶體單元之所感測狀態的電訊號。在一個態樣中，第二記憶體單元狀態中的CES之電阻可比第二記憶體單元狀態中的電阻大100倍。在一特定實施方式中，CES裝置可回應於CES裝置之大部分體積中莫特轉變而切換電阻狀態。在一個態樣中，CES裝置可包含一材料，此材料選自包含以下之群組：鋁、鎘、鉻、鈷、銅、金、鐵、錳、汞、鉬、鎳、鈀、錸、釕、銀、錫、鈦、釩及鋅（此等可與諸如氧或其他類型配位體的陽離子連接），或上述之組合。
在一特定實施例中，CES裝置可形成為「CEM隨機存取記憶體(CEM random access memory; CeRAM)」裝置。在此上下文中，CeRAM裝置包含一材料，此材料可至少部分地基於使用量子機械莫特轉變在導電狀態與絕緣狀態之間的材料之至少一部分的轉變而在複數個預定可偵測記憶體狀態之間或之中轉變。在此上下文中，「記憶體狀態」意指記憶體裝置指示值、符號、參數或條件的可偵測狀態，僅舉數例。在一個特定實施方式中，如下文所描述，可至少部分地基於讀取操作中記憶體裝置之端子上所偵測的訊號來偵測記憶體裝置之記憶體狀態。在另一特定實施方式中，如下文所描述，可藉由在「寫入操作」中跨記憶體裝置之端子施加一或更多個訊號來將記憶體裝置置於特定記憶體狀態中以表示或儲存特定值、符號或參數。
在一特定實施方式中，CES元件可包含夾在導電端子之間的材料。藉由在端子之間施加特定電壓及電流，材料可在前述導電狀態與絕緣記憶體狀態之間轉變。如在下文特定示例性實施方式中所論述的，可藉由跨具有電壓V重設 及電流I重設 的端子施加第一程式化訊號將夾在導電端子之間的CES元件材料置於絕緣或高阻抗記憶體狀態中，或藉由跨具有電壓V設定 及電流I設定 的端子施加第二程式化訊號來置於導電或低阻抗記憶體狀態中。在此上下文中，應理解，諸如「導電或低阻抗」記憶體狀態及「絕緣或高阻抗」記憶體狀態之術語係相對術語且不專用於阻抗或導電性的任何特定數量或值。舉例而言，在一個態樣中，當記憶體裝置處於稱為絕緣或高阻抗記憶體狀態的第一記憶體狀態中時，此記憶體裝置比處於稱為導電或低阻抗記憶體狀態的第二記憶體狀態中的記憶體裝置更不導電（或更絕緣）。
在一特定實施方式中，CeRAM記憶體單元可包含形成於半導體上的金屬/CEM/金屬(M/CEM/M)堆疊。舉例而言，可在二極體上形成此M/CEM/M堆疊。在一示例性實施方式中，此二極體可選自由接面二極體及肖特基二極體組成的群組。在此上下文中，應理解，「金屬」意指導體（亦即，作用類似金屬的任何材料），包括例如多晶矽或摻雜半導體。
第1A圖圖示根據一實施例的CES裝置之跨端子（未圖示）的電流密度對比電壓之曲線圖。至少部分地基於施加至CES裝置之端子的電壓（例如，在寫入操作中），可將CES置於導電狀態或絕緣狀態中。舉例而言，電壓V設定 及電流密度J設定 的施加可將CES裝置置於導電記憶體狀態中，且電壓V重設 及電流密度J重設 的施加可將CES裝置置於絕緣記憶體狀態中。隨著將CES置於絕緣狀態或導電狀態中之後，可藉由施加電壓V讀取 （例如，在讀取操作中）及偵測CeRAM裝置之端子處的電流或電流密度來偵測CES裝置之特定狀態。
根據一實施例，第1A圖之CES裝置可包括任何TMO，諸如（例如）鈣鈦礦、莫特絕緣體、電荷交換絕緣體以及安德森無序絕緣體。在特定實施方式中，CES裝置可由開關材料形成，此材料諸如氧化鎳、氧化鈷、氧化鐵、氧化釔及鈣鈦礦（諸如摻Cr的鈦酸鍶、鈦酸鑭），以及包括錳酸鈣鐠及亞錳酸鑭鐠的錳酸鹽族，僅舉數例。詳言之，合併具有不完全d 及f 軌道層之元素的氧化物可展現出充分的電阻開關特性以供CES裝置中使用。在一實施例中，可在無電鑄情況下製備CES裝置。其他實施方式可採用其他過渡金屬化合物而不背離所主張之標的。舉例而言，{M(chxn)2 Br}Br2 ，其中M可包含Pt、Pd或Ni，且chxn包含1R,2R-環己二胺，並可在不背離所主張之標的的情況下使用其他此類金屬錯合物。
在一個態樣中，第1A圖之CES裝置可包含係TMO金屬氧化物可變電阻材料的材料，但應理解，此等僅為示例性，且不欲限制所主張之標的。特定實施方式亦可採用其他可變電阻材料。將氧化鎳NiO揭示為一種特定TMO。本文所論述之NiO材料可摻有外來配位體，此外來配位體可穩定化可變電阻特性。詳言之，本文所揭示之NiO可變電阻材料可包括含碳配位體，此可由NiO(Cx )所指示。此處，熟習此項技術者可僅僅藉由平衡原子價來決定任何特定含碳配位體以及含碳配位體與NiO之任何特定組合的x值。在另一特定實例中，摻有外來配位體的NiO可表示為NiO(Lx )，其中Lx 為配位體元素或化合物且x指示對於一個單位NiO的配位體之單位數目。熟習此項技術者可僅僅藉由平衡原子價來決定任何特定配位體以及配位體與NiO之任何特定組合或任何其他過渡金屬的x值。
若施加足夠偏壓（例如，超過帶分裂電位）且符合前述莫特條件（開關區域中的注入的電子電洞=電子），則可經由莫特轉變將CES裝置自導電狀態快速切換至絕緣體狀態。此可發生在第1A圖之曲線圖中的點108處。在此點處，電子不再受到屏蔽及變得區域化。此相關性可造成強烈的電子間互動電位，此電位將帶分裂以形成絕緣體。儘管CES裝置仍處於絕緣狀態中，但可藉由電子電洞的傳輸產生電流。若跨CES之端子施加足夠的偏壓，則可經由金屬-絕緣體-金屬(metal-insulator-metal; MIM)裝置之電位障將電子注入到MIM二極體中。若已注入足夠電子且跨端子施加足夠電位以將CES裝置置於設定狀態中，則電子增加可屏蔽電子，並移除電子之區域化，此舉可瓦解形成金屬的帶分裂電位。
根據一實施例，可藉由外部施加「順從性」條件來控制CES裝置中的電流，此條件至少部分地基於寫入操作(用以將CES裝置置於絕緣狀態中的寫入操作)期間限制的外部電流來決定。此外部施加之順從性電流亦可設定用於後續重設操作之電流密度的條件，以將CES置於導電狀態中。如第1A圖之特定實施方式中所示，在寫入操作期間於點116處所施加的用以將CES裝置置於絕緣狀態中的電流密度Jcomp可決定在後續寫入操作中用於將CES裝置置於導電狀態中的順從性條件。如圖所示，隨後可藉由在點108處的電壓V重設處施加電流密度J重設≧Jcomp將CES裝置置於導電狀態中，其中Jcomp係外部施加的。
因此，順從性可設定CES裝置中的電子數目，可藉由電洞「俘獲(captured)」此等電子以用於莫特轉變。換言之，在寫入操作中所施加的用以將CES裝置置於導電記憶體狀態中的電流可決定待注入CES裝置的電洞數目，以便隨後將CES裝置轉變至絕緣記憶體狀態中。
如上所指出，在點108處回應於莫特轉變可發生重設條件。如上文所指出，可在CES裝置中電子濃度n等於電子電洞濃度p的條件下發生此莫特轉變。可根據下述表達式(1)模型化此條件：
Figure 105125757-A0305-02-0014-1
 其中：λTF係托馬斯‧費米屏蔽長度；及C為常數。
根據一實施例，回應於自跨CES裝置之端子施加的電壓訊號的電洞注入，可存在第1A圖所示之曲線圖之區域104中的電流或電流密度。此處，在跨CES裝置之端子施加臨界電壓VMI時，電洞注入可符合在電流IMI處導電狀態至絕緣狀態轉變的莫特轉變標準。可根據下述表達式(3)模型化此標準：
Figure 105125757-A0305-02-0014-2
 其中Q(VMI)為帶電注入的(電洞或電子)且為所施加電壓的函數。可在帶之間且回應於臨界電壓VMI及臨界電流IMI發生電子電洞之注入以賦能莫特轉變。根據表達式(1)，藉由使電子濃度n與電荷濃度相等以引發由表達式(3)中的IMI注入的電洞所致的莫特轉變，可根據下述表達式(4)模型化此臨界電壓VMI對托馬斯‧費米屏蔽長度λTF的相依性：
Figure 105125757-A0305-02-0014-3
 其中：ACeRam 為CES元件之橫截面面積；及 J重設 (VMI )為在臨界電壓VMI 處待施加至CES元件以將CES元件置於絕緣狀態中的穿過CES元件的電流密度。
根據一實施例，可藉由注入足夠數目的電子以滿足莫特轉變標準來將CES元件置於導電記憶體狀態中（例如，藉由自絕緣記憶體狀態轉變）。
在將CES轉變至導電記憶體狀態中，隨著已注入足夠的電子且跨CES裝置之端子的電位克服臨界開關電位（例如，V設定 ），注入的電子開始屏蔽及解區域化雙重佔用的電子，以逆轉不成比例的反應及關閉帶隙。在賦能轉變至導電記憶體狀態的臨界電壓VMI 處將CES轉變至導電記憶體狀態的電流密度J設定 (VMI )可根據表達式(6)表達如下：
Figure 02_image007
(6) 其中：  aB 為波爾半徑。
根據一實施例，在讀取操作中用於偵測CES裝置之記憶體狀態的「讀取窗口」102可表述為讀取電壓V讀取 處在CES裝置處於絕緣狀態時第1A圖之曲線圖中的部分106與在CES裝置處於導電狀態時第1A圖之曲線圖中的部分104之間的差異。在一特定實施方式中，讀取窗口102可用於決定製成CES裝置的材料之托馬斯•費米屏蔽長度λTF 。舉例而言，在電壓V重設 處，電流密度J重設 及J設定 可與根據下述表達式(7)相關：
Figure 02_image009
(7)
在另一實施例中，在寫入操作中用於將CES裝置置於絕緣或導電記憶體狀態中的「寫入窗口」110可表述為V重設 （在J重設 處）與V設定 （在J設定 處）之間的差異。建立|V設定 |＞|V重設 |賦能導電狀態與絕緣狀態之間的切換。V重設 可大致處於相關性引起的帶分裂電位處且V設定 可大致為帶分裂電位的兩倍。在特定實施方式中，可至少部分地藉由CES裝置之材料及摻雜決定寫入窗口110的大小。
CES裝置中自高電阻/電容至低電阻/電容的轉變可由CES裝置之單個阻抗表示。第1B圖描繪示例性可變阻抗器裝置（諸如CES裝置）之等效電路的示意圖，該可變阻抗器裝置諸如可變阻抗器裝置124。如所提及，可變阻抗器裝置124可包含可變電阻與可變電容兩者的特點。舉例而言，在一實施例中，用於可變阻抗器裝置之等效電路可包含與可變電容器（諸如可變電容器128）並聯的可變電阻器（諸如可變電阻器126）。當然，儘管第1B圖描繪可變電阻器126及可變電容器128包含分立組件，但可變阻抗器裝置（諸如可變阻抗器裝置124）可包含實質同質的CEM，其中CEM包含可變電容及可變電阻的特點。下文表1展示用於示例性可變阻抗器裝置（諸如可變阻抗器裝置100）的示例性真值表。
Figure 105125757-A0304-0001
 表1
第2圖係根據一實施例的記憶體電路之示意圖。位元格電路200可包含包含CES裝置的一或更多個記憶體元件（例如，非揮發性記憶體元件）。在此上下文中，本文所稱「位元格」或「位元格電路」包含能夠將值、符號或參數表示為狀態的電路或電路的一部分。舉例而言，位元格可包含能夠將值、符號或參數表示為記憶體裝置之記憶體狀態的一或更多個記憶體裝置。在特定實施方式中，位元格可將值、符號或參數表示為單個位元或多個位元。
根據一實施例，位元格電路200可包含記憶體元件，此等記憶體元件具有與上文結合第1圖所論述之CES裝置行為相似的行為。舉例而言，在「寫入操作」中，可藉由獨立控制跨記憶體元件之端子施加的電壓與電流，將位元格200中的記憶體元件置於特定記憶體狀態（例如，導電或低阻抗記憶體狀態或絕緣或高阻抗記憶體狀態）中。如下文在特定實施方式中所論述的，可藉由施加訊號執行此寫入操作，此訊號可經控制以跨記憶體裝置之端子提供臨界電流與電壓，從而將記憶體裝置置於特定記憶體狀態中。在另一態樣中，在「讀取操作」中，藉由回應於訊號PRN的電壓下降關閉電晶體M0以連接位元線BL與電壓RVDD=0.4V來對位元線BL進行預充電，可偵測或感測位元格200中的記憶體元件之記憶體狀態。隨後可回應於訊號PRN之電壓增加打開電晶體M0，繼之以回應於訊號RD_Col_Sel之電壓增加關閉電晶體M3以將位元線BL連接至感測電路203。在此上下文中，「位元線」包含導體，此導體可在寫入操作期間連接至記憶體元件之至少一個端子，以傳送改變記憶體元件之記憶體狀態的訊號，或在讀取操作期間連接以傳送指示記憶體元件之當前記憶體狀態的訊號。在讀取操作中，基於自位元線BL穿過電晶體M3的電流或電壓之量值，感測電路203可偵測位元格200中的記憶體元件之記憶體狀態。輸出訊號可具有指示位元格200之當前記憶體狀態（例如，為「1」、「0」或其他符號）的電壓。在讀取操作之一個態樣中，為了偵測記憶體元件之當前記憶體狀態，跨記憶體元件之端子施加的訊號之電壓可經控制以免可偵測地改變記憶體元件之當前記憶體狀態。
第5A圖至第8G圖係針對位元格電路之特定實施方式，此等特定實施方式包括CES裝置或元件以儲存特定記憶體狀態。儘管下文描述將CeRAM裝置或非揮發性記憶體元件提供為能夠維持記憶體狀態之位元格中的裝置之特定實例，但應理解，此等實例僅為示例性實施方式。舉例而言，應該認識到，除了非揮發性記憶體裝置或CeRAM裝置，為了目的而調適之CES可在寫入操作中用於儲存特定記憶體狀態（例如，導電或低阻抗記憶體狀態或絕緣或高阻抗記憶體狀態），在後續讀取操作中可偵測此特定記憶體狀態，且所主張之標的並不限於CeRAM或非揮發性記憶體裝置之任一實施方式中。
在第3A圖至第3C圖之示意圖中圖示感測電路203之特定示例性實施方式。如特定示例性實施方式中所圖示的，感測電路可包含單端感測放大器電路，此單端感測放大器電路包括第3A圖所示之電壓模式放大器或第3C圖所示之電流模式放大器。第3A圖之特定實施方式包含由場效電晶體(field effect transistor; FET) M7、M8、M9及M10形成之差分電壓放大器，以在讀取操作及參考電壓VREF期間自位元線接收訊號。在一特定實施方式中，根據一實施例，可使用第3B圖之示意圖中圖示的VREF電路產生維持在參考電壓VREF處的訊號。此處，可將參考電壓VREF設定至VIN/2，其中VIN為讀取操作期間位元線上的電壓位準。可在讀取操作期間啟動第3B圖之VREF電路，並使用例如具有兩個等值高解析度Poly電阻器或Nwell電阻器（R1及R2）的電阻分壓器產生維持在參考電壓VREF電壓處的訊號。應理解，此僅為用以產生維持在參考電壓處之訊號的電路之實例，且所主張之標的並不受限於此方面。舉例而言，差分電壓模式感測放大器僅出於說明之目的。在不背離所主張之標的的情況下，亦可使用差分鎖存式電壓模式感測放大器。
如上文所指出，在第3C圖所示之電流模式感測放大器之特定示例性實施方式中圖示感測電路之另一特定示例性實施方式。此處，第一階段包含電流鏡，此電流鏡感測電晶體M12之閘極端子處位元線上的電壓VIN。由於將位元線預充電至特定電壓（例如，0.4V），第3C圖之電流感測模式放大器之預設狀態正讀取值「1」，同時第3C圖之感測電路處於待用狀態，其中在讀取循環開始時電壓處於SAE=0.0 V。若位元格寫入至「0」位準，則位元線可自0.4V拉至0.0V，此呈現為處於相同訊號SAE時可將VIN拉至電壓VDD。此舉可接通電晶體M12以將電流反射至第二級施力節點7以拉至0.0V，同時將感測電路輸出SAOUT拉至電壓VDD。在讀取循環結束時，訊號SAE可返回至0.0V且第3C圖之感測電路可返回至待用狀態。應理解，第3A圖至第3C圖所圖示之感測電路之上述實施方式僅為示例性實施方式，且所主張之標的不受限於此等特定示例性實施方式。
在另一態樣中，在寫入操作中，藉由施加電壓訊號Wrt_Col_SelN以關閉電晶體M4，從而將寫入電路202之可調驅動器電路連接至位元線BL，可將位元格200變為或置於特定記憶體狀態（例如，設定或重設）中。在一特定實施方式中，當訊號Wrt_Col_SelN維持在0.0V時，寫入電路202可驅動寫入供應電壓WVDD至位元格。如上文所指出，可藉由控制施加到CES裝置之端子的電壓及電流將CES裝置之記憶體狀態置於設定或重設記憶體中。在一特定非限制性示例性實施方式中，由寫入供應電壓WVDD產生之訊號可經驅動至特定電壓位準以匹配用於CES裝置的重設電壓V重設 及設定電壓V設定 （例如，0.6V或1.2V）。另外，寫入電路202可包含可調強度驅動器，以控制供應至CES裝置的電流密度。
如上文第1圖所指出的，可基於施加至位元線BL之特定電壓與電流來改變或決定位元格200中的CES裝置之記憶體狀態。舉例而言，向具有電壓V重設 及充足電流I重設 的位元線BL提供訊號可將位元格200之CES裝置置於絕緣或高阻抗記憶體狀態中。類似地，向具有電壓V設定 及充足電流I設定 的位元線BL提供訊號可將位元格200之CES裝置置於導電或低阻抗記憶體狀態中。可自第1圖觀察到，儘管電壓V設定 之量值大於電壓V重設 之量值，但電流I設定 之量值低於電流I重設 之量值。
第4A圖及第4B圖係根據替代實施方式的用於寫入電路202之替代實施方式的示意圖。詳言之，藉由施加「程式化訊號」至記憶體裝置之端子，將寫入操作描述為將諸如CES元件之記憶體裝置置於複數個預定記憶體狀態之特定記憶體狀態中的特定過程。預定記憶體狀態之特定記憶體狀態可對應於待施加至記憶體裝置的特定電壓位準（例如，V設定 及V重設 ）。類似地，預定記憶體狀態之特定記憶體狀態可對應於待施加至記憶體裝置的特定電流位準（例如，I設定 及I重設 ）。因此，在一特定實施例中，可控制用以在寫入操作中將CES裝置置於特定記憶體狀態中的程式化訊號，以具有與特定記憶體狀態對應的特定電壓位準及電流位準。第4A圖及第4B圖之特定示例性實施例係針對向「單端」位元格提供程式化訊號以將特定位元格置於特定記憶體狀態中。然而，應理解，第4A圖及第4B圖之特定示例性實施例之態樣可適用於基於資料訊號產生一或更多個程式化訊號，以將位元格中的多個CES元件置於記憶體狀態中，且所主張之標的並不受限於第4A圖及第4B圖之特定示例性實施例。舉例而言，根據第4A圖或第4B圖的第一寫入電路可經配置以施加第一程式化訊號，此第一程式化訊號將位元格之第一CES元件置於特定記憶體狀態中，且第二重複寫入電路可經配置以施加第二程式化訊號，此第二程式化訊號將位元格之第二CES元件置於互補記憶體狀態中。
如下文特定實施方式中所描述的，可至少部分地基於資料訊號在訊號選擇電路處選擇具有針對程式化訊號之電壓位準的用以將記憶體裝置置於預定記憶體狀態中的電壓訊號。連接至訊號選擇電路之導電元件可至少部分地基於資料訊號在對應於預定記憶體狀態的電流位準處選擇性地將電壓訊號連接至記憶體裝置或使電壓訊號與記憶體裝置斷開連接。在此上下文中，「導電元件」包含能夠容許電流在兩個節點之間通過的電路元件。在一特定實施方式中，至少部分地基於特定條件，導電元件可改變容許在節點之間通過的電流。下文所描述之特定實施方式採用FET作為導電元件，以至少部分地基於施加到閘極端子的電壓容許電流在源極端子與汲極端子之間通過。然而，應理解，可將諸如雙極性電晶體、二極體、可變電阻器等其他類型的裝置用作導電元件，且所主張之標的並不受限此方面。在此上下文中，具有第一端子及第二端子的導電元件可藉由提供第一端子與第二端子之間的導電路徑來「連接」第一端子及第二端子，此導電路徑具有針對特定訊號的非常小或可忽略的阻抗。在一個特定示例性實施方式中，導電元件可至少部分地基於提供至導電元件之第三端子的訊號（例如，基於施加到第三端子的電壓或電流）來改變第一端子與第二端子之間的阻抗。在一個態樣中，導電元件可「關閉」以由此回應於第三端子上提供的訊號而連接第一端子與第二端子。同樣，導電元件可「打開」以由此回應於第三端子上提供的不同訊號而使第一端子與第二端子斷開連接。在一個態樣中，打開狀態中的導電元件可藉由移除或中斷電路之第一部分與第二部分之間的導電路徑來使電路之第一部分與電路之第二部分隔開。在另一態樣中，導電元件可基於提供至第三端子的訊號改變打開狀態與關閉狀態之間的第一端子與第二端子之間的阻抗。
根據一實施例，至少部分地基於一操作是讀取操作還是寫入操作，可將訊號提供至此操作中的位元線。可在反相器304處接收訊號WE以提供訊號WEN至FET M34及M30之閘極。若特定操作為讀取操作，則可回應於訊號WE關閉電晶體M34，同時可回應於訊號WE之電壓打開FET M30及M32以提供電壓V讀取 至位元線。此外，將電壓V讀取 連接至FET M4允許在寫入操作開始時關閉M4以施加程式化訊號至記憶體元件的較不精確的時序。儘管第4A圖、第4B圖及第4C圖圖示FET M4將單個位元線BL連接至寫入電路，但在特定實施方式中FET M4可處於多工器中的多個導電元件之中以選擇性地將寫入電路之輸出訊號連接至自多個位元線中選定的位元線（例如，其中寫入電路經配置以提供程式化訊號至產生位元格的多個位元線之任一者）。在每一位元線提供一個寫入電路的其他實施例中，可將寫入電路之輸出訊號直接連接至位元線，而無需回應於行選擇訊號與導電元件連接（例如，無需FET M4）。
若特定操作為寫入操作，則訊號WEN可處於0.0V且可回應於訊號WEN上的電壓下降打開FET M34以使位元線BL與電壓V讀取 斷開連接。回應於訊號WEN上降低的電壓，將位元線BL連接至維持在特定電壓及電流處的程式化訊號，從而將位元格置於導電或低阻抗記憶體狀態或絕緣或高阻抗記憶體狀態任一者中。可在寫入操作中關閉FET M32以在重設操作中將記憶體元件置於絕緣或高阻抗記憶體狀態中（例如，用於寫入「0」）。例如，如第4A圖所示，在訊號WEN為低同時資料=「0」時，由於條件「WEN或資料」所表達的電壓被施加至FET M32之閘極端子，可發生此情形以關閉FET M32。
根據一實施例，多工器302可接收具有電壓V設定 的電壓訊號及具有電壓V重設 的電壓訊號（例如，用於將CES裝置置於導電或低阻抗記憶體狀態中或置於絕緣或高阻抗記憶體狀態中的臨界電壓）。根據一實施例，可使用數個電路（未圖示）之任一者產生具有電壓V設定 及V重設 的電壓訊號，此等電路包括放大器及類似者以便產生具有受控電壓及/或電流的訊號。多工器302可至少部分地基於具有值「1」或「0」的資料訊號在向FET M30及M32提供電壓V設定 或電壓V重設 的訊號之間選擇。在一實施例中，可回應於訊號WEN上降低的電壓關閉FET M30以將選定的電壓訊號連接至位元線BL。取決於資料訊號是具有值「1」還是值「0」，可實現提供至位元線BL的電流量值。如上文參看第1圖所說明的，可在比將記憶體狀態改為導電或低阻抗記憶體狀態的電流密度J設定 高的電流密度J重設 下完成將CES裝置之記憶體狀態改為絕緣或高阻抗記憶體狀態的寫入操作。在一特定實施方式中，FET M32及FET M30可基於多工器302處接收到的資料訊號的值將V重設 連接至位元線。因此，若在寫入操作中於多工器302處接收到的資料訊號為用於將CeRAM裝置置於絕緣或高阻抗記憶體狀態中的「0」，則可關閉FET M32及M30兩者以容許足夠電流流至電壓V重設 處的位元線BL以便將CeRAM裝置置於絕緣或高阻抗記憶體狀態中。另一方面，若在寫入操作中於多工器302處接收到的資料訊號為用於將CeRAM裝置置於導電或低阻抗記憶體狀態中的「1」，則可回應於訊號WE之增加的電壓關閉FET M30，同時FET M32保持打開以限制流至電壓V設定 處的位元線BL的電流，以便將CeRAM裝置置於導電或低阻抗記憶體狀態中。
在第4B圖之替代實施方式中，在寫入操作中，多工器352可至少部分地基於具有值「1」或「0」的資料訊號在向FET M38及M40提供V設定 或V重設 之間選擇。在讀取操作中，可降低訊號WE之電壓以使得關閉電晶體M36來將電壓Vread-ref 連接至位元線BL，及以使得打開FET M38及M40來使多工器352與位元線BL斷開連接。在寫入操作中，可增加訊號WE之電壓以使得打開FET M36來使電壓Vread-ref 與位元線BL斷開連接，及使得關閉FET M38來經由至少FET M38將多工器352處選定的訊號連接至位元線BL。若寫入操作中在多工器302處接收到的資料訊號為用於將CeRAM元件置於絕緣或高阻抗記憶體狀態中的「0」，則可關閉FET M38及M40兩者以容許足夠電流流至電壓V重設 處的位元線BL，以便將CeRAM元件置於絕緣或高阻抗記憶體狀態中。另一方面，若寫入操作中在多工器302處接收到的資料訊號為用於將CeRAM元件置於導電或低阻抗記憶體狀態中的「1」，則可關閉電晶體M38，同時電晶體M40保持打開以限制流至電壓V設定 處的位元線BL的電流，以將CeRAM元件置於導電或低阻抗記憶體狀態中。
第4A圖及第4B圖之特定示例性實施方式能夠在讀取操作期間向位元線BL提供讀取電壓訊號。此處，可在讀取操作期間降低訊號Wrt_Col_SeIN，以關閉FET M4及將讀取電壓訊號連接至位元線BL（除了在寫入操作期間降低以將程式化訊號連接至位元線BL之外）。在替代實施方式（如下文所描述的）中，在讀取操作期間於位元格200處區域性產生待提供至記憶體元件之端子的讀取電壓。在此情況中，可在讀取操作期間增加訊號Wrt_Col_SeIN以打開FET M4訊號及使寫入電路與位元線BL斷開連接。
在上文第4A圖及第4B圖之特定示例性實施方式中，多工器302及352提供「訊號選擇電路」之實例。在此上下文中，訊號選擇電路提供用於選擇具有待施加到裝置之特定電壓及電流之訊號的電路。應理解，多工器302及352僅為訊號選擇電路之實例，且所主張之標的並不限於此方面。舉例而言，訊號選擇電路可包含選擇自訊號選擇電路外部的源產生的訊號或在內部產生選定的訊號。舉例而言，在第4C圖之特定寫入電路中，資料值「0」可關閉FET M44及打開FET M46以提供具有電流I重設 的訊號。亦可關閉FET M48、M52及M54以提供較低的電壓。另一方面，資料值「1」可打開FET M44及關閉FET M46以提供具有電流I設定 的訊號。亦可打開FET M48、M52及M54以提供較高的電壓。
第5A圖及第5B圖係根據特定實施例的位元格之替代架構之示意圖。在讀取操作之一特定實施方式中，在讀取操作中，可回應於字線上的電壓訊號經由第一導電元件將位元線連接至非揮發性記憶體(non-volatile memory; NVM)元件之第一端子之第一端子，同時在讀取供應電壓與參考節點之間連接NVM。如上文所指出的，「非揮發性記憶體」包含積體電路裝置，其中在移除供應至裝置的功率之後記憶體單元或元件維持自身的記憶體狀態（例如，導電或低阻抗記憶體狀態或絕緣或高阻抗記憶體狀態）。在此上下文中，在讀取操作或寫入操作中，「字線」包含用於傳遞訊號以選擇待存取之特定位元格或位元格群組的導體。在一特定示例性實施方式中，在讀取或寫入操作期間，可增加或降低字線上的訊號電壓以選擇或取消選擇待連接至對應位元線或位元線群組的特定位元格或位元格群組。然而，應理解，此僅為字線之實例且所主張之標的並不受限於此方面。又，在此上下文中，「參考節點」包含電路中的節點，此節點可維持在特定電壓位準處或與電路中的另一節點的特定電壓差處。在一個實例中，參考節點可包含接地節點或連接至接地節點。在其他特定實施方式中，參考節點可維持在相對於接地節點之電壓的特定電壓處。
在讀取操作之後，在用以將NVM置於第一記憶體狀態中的第一寫入操作中，可回應於字線上的電壓訊號，經由第一導電元件將位元線再次連接至NVM元件之第一端子，同時使NVM元件與讀取供應電壓或參考節點隔開。在第一寫入操作中，可跨NVM元件之端子施加具有第一寫入電壓及第一寫入電流的程式化訊號以將NVM元件置於第一記憶體狀態（例如，絕緣或高阻抗記憶體狀態）中。在用以將NVM元件置於第二記憶體狀態中的第二寫入操作中，可回應於字線上的電壓訊號，經由第一導電元件可將位元線再次連接至NVM元件之第一端子，同時使NVM元件與讀取供應電壓或參考節點隔開。第二寫入操作可在NVM元件之端子之間施加具有第二寫入電壓及第二寫入電流的程式化訊號以將NVM元件置於第二記憶體狀態（例如，導電或低阻抗記憶體狀態）中。在一特定實施方式中，NVM元件可包含CES元件，此CES元件具有上文參看第1圖所論述之一或更多個特性，因為|V重設 |＜|V設定 |，而|I重設 |＞|I設定 |。因此，在第5A圖及第5B圖所圖示之特定實例中，第一寫入電壓之量值可大於第二寫入電壓之量值，且第一寫入電流之量值小於第二寫入電流之量值。
在第5A圖中，NVM元件52可包含在第二端子處連接至參考節點56的CeRAM記憶體元件及參考節點56。在一特定實施方式中，可將此參考節點56連接至接地節點。在另一特定實施方式中，參考節點56可維持在特定參考電壓位準處（例如，相對於接地節點的電壓處）。在讀取操作中，FET M2可提供導電元件以回應於訊號REN之下降的電壓關閉，從而將讀取電壓連接至NVM元件52之第一端子。在寫入操作中，FET M2可回應於訊號REN上增加的電壓而打開，以使讀取電壓與第一端子斷開連接。在讀取或寫入操作期間，在回應於施加到FET M1之閘極端子的字線訊號WL上的增加的電壓期間，FET M1可提供導電元件以將NVM 52之第一端子連接至位元線BL。
如上文所指出的，在寫入操作中，至少部分地基於寫入操作是將NVM元件52置於導電或低阻抗記憶體狀態中還是絕緣或高阻抗狀態中，寫入電路可獨立控制施加到NVM元件52之訊號的電壓及電流。舉例而言，對於將NVM元件52置於導電或低阻抗記憶體狀態中的寫入操作，可施加具有電壓V設定 及電流I設定 的訊號。同樣，對於將NVM元件52置於絕緣或高阻抗記憶體狀態中的寫入操作，可施加具有電壓V重設 及電流I重設 的訊號。如第1圖所圖示，電壓V設定 可具有比電壓V重設 大的量值，而電流I設定 可具有比電流I重設 小的量值。如上文在一特定實施方式中所論述的，寫入電路202可獨立控制電壓及電流以向位元線提供訊號來將非揮發性記憶體裝置置於導電或低阻抗記憶體狀態或絕緣或高阻抗狀態中。在一特定實施方式中，可使字線上的電壓在用以將NVM元件52置於絕緣或高阻抗記憶體狀態中的寫入操作中「增強」，以容許增加的電流（I重設 ）在節點1與2之間流動。
如第5A圖及第5B圖所示，可將FET M2實施為PFET或NFET任一者。對於CeRAM讀取操作及低功率，可將讀取類比供應電壓RVDD選為0.4V。讀取類比供應電壓RVDD亦可用於位元線預充電電路。將訊號REN之電壓擺動限制在0.0V與0.4V之間以打開或關閉FET M2可賦能相對較低的功率消耗。或者，對於略大的功率但較小的區域，可在相同阱中形成FET M1及M2。此外，FET M2（或FET M1）與NVM元件52之間的堆疊可經反轉，以使得NVM元件52處於讀取電壓供應RVDD與節點2之間，且可在節點2與Vss之間形成FET（例如，FET M2或FET M1）。在一特定實施方式中，可改變寫入路徑電壓以便產生用於將NVM元件52置於導電或低阻抗記憶體狀態或絕緣或高阻抗記憶體狀態中的臨界電壓V設定 及V重設 。
應理解，上文參看第5A圖及第5B圖所論述之特定實施方式僅為非限制性實例，且在不背離所主張標的的情況下可使用其他特定實施方式。舉例而言，第5C圖之特定替代實施方式中，在上拉位置中安置NVM 52，此上拉位置在第一端子處直接連接至電壓源RVDD及在第二端子處連接至FET M2。隨後可將FET M2連接至參考節點56以隨後回應於讀取操作期間訊號RE上的增加電壓將NVM 52連接至參考節點56。在第5D圖所示之特定替代實例中，FET M1包含PFET以回應於字線訊號WLB上降低的電壓在讀取與寫入操作期間將NVM 52連接至位元線BL。藉由將FET M1實施為PFET，FET M1可容許在寫入操作期間在節點1與2之間增加的電流（例如，賦能足以將NVM 52之記憶體狀態置於絕緣或高阻抗記憶體狀態中的電流I重設 ）。
在第5E圖所示之特定實施方式中，用包含NFET及PFET的傳輸閘極T3替代FET M1，以在讀取或寫入操作期間回應於字線訊號WL上增加的電壓及字線訊號WLB上降低的電壓來連接節點1及2。此處，在關閉狀態中，傳輸閘極T3之NFET部分可在讀取操作期間賦能小電流在節點1與2之間通過，而傳輸閘極T3之PFET部分可在寫入操作期間容許較大電流在節點1與2之間通過。應理解，第5A圖至第5E圖之特定實施方式僅為示例性實施方式，且所主張標的並不限於此等方面。舉例而言，在第5F圖至第5M圖所圖示之特定實施方式中可提供不同特徵。
根據一特定實施方式，下文表2匯總了在讀取與寫入操作期間結合第5A圖之位元格電路而發生的各種訊號電壓（例如，整合為第1圖之位元格200之特定實施方式）。可將寫入供應電壓WVDD及允寫WEN施加至寫入電路202之可調驅動器。訊號PRN上降低的電壓可在讀取或寫入操作期間關閉FET M0以預充電位元線BL。訊號Wrt_Col_SeIN上降低的電壓可在寫入操作期間關閉FET M4以將寫入電路202連接至位元線BL，且訊號Wrt_Col_SeIN上增加的電壓可在讀取操作期間打開FET M4以使寫入電路202與位元線BL斷開連接。類似地，訊號RD_Col_Sel上增加的電壓可在讀取操作期間關閉FET M3以將感測電路203連接至位元線BL，且在寫入操作期間降低電壓打開FET M3以使感測電路203與位元線BL斷開連接。一般技術者應清楚的是，可在讀取與寫入操作期間結合第5B圖至第5E圖之位元格施加相似的訊號電壓。舉例而言，在第5B圖之特定位元格電路實例中，允讀訊號REN在讀取操作期間（例如，在VDD處）可為有效高。
Figure 105125757-A0304-0002
 表2
第6A圖係根據第5A圖所示之位元格的實施例圖示在讀取操作期間的事件之時序圖。又，第6B圖係根據第5A圖所示之位元格的實施例圖示在寫入操作期間的事件之時序圖。
在第5A圖及第5B圖中，在NVM元件52包含CES元件的特定實施方式中，如上文結合第1B圖所論述，NVM元件52可具有並聯耦接的電阻器及電容器之特性。在NVM元件52包含CES元件的特定實施方式中，應理解，NVM元件52包含端子之間的單個實質同質的CEM，此等端子具有至少部分地基於NVM元件52之特定記憶體狀態所決定的可變電阻及可變電容。因此，自第1B圖及上文相關論述應理解，不存在作為分離或分立元件之單獨形成的電阻器及電容器。
根據一實施例，NVM 52之電容及NVM 52之電阻可取決於NVM元件52之特定記憶體狀態而變化。舉例而言，當NVM元件52處於絕緣或高阻抗記憶體狀態中時，NVM 52之電容及電阻可為高。同樣，當NVM元件52處於導電或低阻抗記憶體狀態中時，NVM 52之電容及電阻可為低。此處，若NVM元件52包含CES元件，則可回應於量子機械物理轉變增加或減小NVM 52之電容，以將NVM元件52置於如上文所論述之不同記憶體狀態中，且不存在連接NVM 52之端子的薄膜。
在將NVM元件52置於絕緣或高阻抗狀態中（例如，在施加V重設 及I重設 的寫入操作中）時，電流可甚至在轉變至絕緣或高阻抗記憶體狀態之後繼續自位元線BL1流至NVM元件52。儘管NVM 52之電阻可不容許額外電流在NVM元件52之端子之間流動，但可在NVM元件52之電容中儲存自位元線流至NVM元件52的電流中的電荷。在位元線與NVM元件52斷開連接時，儲存在NVM 52之電容中的電荷可經由NVM 52之電阻而耗散。
第7A圖及第7B圖係根據特定實施例的位元格之示意圖。此處，NVM元件72及74可包含不同的CeRAM裝置且耦接於互補位元線BL與NBL之間，此等互補位元線BL與NBL能夠在寫入操作期間跨CeRAM裝置之端子提供輸出電壓（例如，0.6V，用以將CeRAM裝置置於絕緣或高阻抗記憶體狀態中；及1.2V，用以將CeRAM裝置置於導電或低阻抗記憶體狀態中）。在此上下文中，「互補」位元線傳遞訊號以提供特定結果，此等訊號為可分辨的又以組合方式產生。在第7A圖之特定實施方式中，在讀取操作期間，可降低訊號REN的電壓（例如，降至0.0V）以關閉FET M24及M25（形成為第7A圖之特定實施方式中的PFET）來將NVM 72及74之端子連接在讀取電壓供應RVDD與參考節點73（例如，連接至接地的節點）之間。舉例而言，讀取電壓供應RVDD可提供維持在0.4V處的電壓訊號。在第7A圖之特定實施方式中，在寫入操作期間，可增加訊號REN之電壓（例如，增加至讀取電壓供應RVDD之輸出電壓）以打開FET M24及M25，從而使讀取電壓供應RVDD與節點11及12斷開連接。
與第5E圖之特定實施方式一樣，可經由傳輸閘極T1將位元線BL連接至NVM 72及可經由傳輸閘極T2將位元線NBL連接至NVM 74。傳輸閘極T1及T2各個包含NFET及PFET。處於關閉狀態中的傳輸閘極T1及T2之NFET可在寫入操作期間在節點1與11之間以及在節點12與13之間傳導低電流，同時處於關閉狀態中的傳輸閘極T1及T2之PFET可在寫入操作期間傳導較高電流（例如，I重設 ）。在一特定實施方式中，在讀取操作期間可增加訊號PGM之電壓（例如，增加至VDD）以打開傳輸閘極T1及T2之PFET部分，且在寫入操作期間可降低訊號PGM之電壓（例如，降低至0.0V）以關閉傳輸閘極T1及T2之PFET部分。同樣，在一特定實施方式中，在讀取操作期間可增加字線訊號WL之電壓（例如，增加至VDD）以關閉傳輸閘極T1及T2之NFET部分，且在寫入操作期間可降低字線訊號WL之電壓以打開傳輸閘極T1及T2之NFET部分。在上文於第7C圖及第7E圖所示之替代實施方式中，可忽略傳輸閘極T1及T2之PFET部分，且用於訊號WL的驅動器可「增強」提供至剩餘NFET部分之閘極的WL之電壓，以在寫入操作期間賦能足夠的電流在節點1與11之間以及節點12與13之間通過。同樣，如第7D圖之特定實施方式所示，可忽略傳輸閘極T1及T2之NFET部分。
在第7B圖之特定實施方式中，可將NVM元件72及74在第一端子處連接至讀取電壓源RVDD及在第二端子處連接至FET M26及M27。在讀取操作期間，回應於增加的允讀訊號REN，可關閉FET M26及M27，以將NVM元件72及74連接至參考節點。舉例而言，在讀取操作期間，來自讀取電壓源RVDD的輸出訊號可維持在0.4V。舉例而言，在寫入操作期間，來自讀取電壓源RVDD的輸出訊號可維持在0.0V。
在上文於第7A圖及第7B圖所論述之特定實施方式中，在寫入操作中，互補位元線可將NVM元件72及74置於互補記憶體狀態中。舉例而言，第一特定寫入操作可將NVM 72置於導電或低阻抗記憶體狀態中且將NVM 74置於重設記憶體狀態中，而第二特定寫入操作可將NVM 72置於重設記憶體狀態中且將NVM 74置於絕緣或高阻抗記憶體狀態中。此處，根據一實施例，可使用特定第一寫入操作及第二寫入操作以具有表示兩個可能值（例如，「1」或「0」）之特定值的NVM 72及74之記憶體狀態。舉例而言，「0」可由處於絕緣或高阻抗記憶體狀態中的NVM 72表示，同時NVM 74處於導電或低阻抗記憶體狀態中，且「1」可由處於絕緣或高阻抗記憶體狀態中的NVM 72表示，同時NVM 74處於導電或低阻抗記憶體狀態中。
在一替代實施例中，NVM 72及74之記憶體狀態共同表示四個可能值（例如，「00」、「01」、「10」或「11」）之特定值。在一實施方式中，四個特定寫入操作可用於將NVM 72及74置於特定記憶體狀態中，以表示來自四個可能值的特定值。舉例而言，第一寫入操作可將NVM 72及74置於絕緣或高阻抗記憶體狀態中，第二寫入操作可將NVM 72置於絕緣或高阻抗記憶體狀態中且將NVM 74置於導電或低阻抗記憶體狀態中，第三寫入操作可將NVM 72置於絕緣或高阻抗記憶體狀態中且將NVM 74置於導電或低阻抗記憶體狀態中，以及第四寫入操作可將NVM 72及NVM 74置於導電或低阻抗記憶體狀態中。
應理解，第7A圖及第7B圖中所示之特定實施例僅為實例，且其他實施方式可具有不同特徵而不背離所主張之標的。舉例而言，可藉由用第7C圖及第7D圖所示之NFET或PFET M71及M72替代傳輸閘極T1及T2來改變第7A圖之特定實施方式。同樣，可藉由用NFET M71及M72替代傳輸閘極T1及T2來改變第7B圖之特定實施方式。
第8A圖、第8B圖及第8C圖係包含NVM元件82及84的位元格電路之示意圖，此等NVM元件82及84可形成為CeRAM元件。在一個態樣中，可回應於第二非揮發性記憶體元件（例如，第二CeRAM元件）之第一端子處的第一電壓將第一非揮發性記憶體元件（例如，第一CeRAM元件）之第一端子連接至第一導電元件之第一端子。類似地，可回應於第一非揮發性記憶體元件之第一端子處的第二電壓將第二非揮發性記憶體元件之第一端子連接至第二導電元件之第一端子。
根據一實施例，可將NVM元件82及84置於互補記憶體狀態中以表示來自兩個不同值、條件或狀態的特定值、條件或狀態等。舉例而言，為表示第一值、條件或狀態（例如，「0」），可將NVM元件82置於導電或低阻抗記憶體狀態中，同時可將NVM元件84置於絕緣或高阻抗記憶體狀態中。同樣，為了表示第二值、條件或狀態（例如，「1」），可將NVM元件82置於絕緣或高阻抗記憶體狀態中，同時可將NVM元件84置於導電或低阻抗記憶體狀態中。在一特定實施方式中，第一寫入操作可將第一程式化訊號施加至NVM元件82以將NVM元件82置於導電或低阻抗記憶體狀態中且將第二程式化訊號施加至NVM元件84以將NVM元件84置於絕緣或高阻抗記憶體狀態中。舉例而言，第一程式化訊號可包含特定寫入電壓（例如，V設定 ）及特定寫入電流（例如，I設定 ），且第二程式化訊號可包含互補寫入電壓（例如，V重設 ）及互補寫入電流（例如，I重設 ）。類似地，第二寫入操作可將第一程式化訊號施加至NVM元件82以將NVM元件82置於絕緣或高阻抗記憶體狀態中且將第二程式化訊號施加至NVM元件84以將NVM元件84置於導電或低阻抗記憶體狀態中。舉例而言，第一程式化訊號可包含特定寫入電壓（例如，V重設 ）及特定寫入電流（例如，I重設 ），且第二程式化訊號可包含互補寫入電壓（例如，V設定 ）及互補寫入電流（例如，I設定 ）。在讀取操作中，可隨後將NVM元件82及NVM元件84之個別記憶體狀態的偵測映射至「0」或「1」。
在NVM元件82及NVM元件84包含CeRAM裝置的一個特定實施方式中，在將NVM 82或NVM 84置於前述第一寫入操作及第二寫入操作之任一者中的導電或低阻抗記憶體狀態中或絕緣或高阻抗記憶體狀態中時，用以將NVM元件置於導電或低阻抗記憶體狀態中的第一程式化訊號之特定寫入電壓的量值（例如，V設定 ）大於用以將NVM元件置於絕緣或高阻抗記憶體狀態中的第二程式化訊號之特定寫入電壓的量值（例如，V重設 ）。此外，在前述第一寫入操作及第二寫入操作之任一者中將NVM 82或NVM 84置於導電或低阻抗記憶體狀態中或絕緣或高阻抗記憶體狀態中時，用以將NVM元件置於導電或低阻抗記憶體狀態中的第一程式化訊號之特定寫入電流的量值（例如，I設定 ）可小於用以將NVM元件置於絕緣或高阻抗記憶體狀態中的第二程式化訊號之特定寫入電流的量值（例如，I重設 ）。
第8A圖及第8B圖之特定實施方式定位NVM元件82及84，以將NVM元件82及84在第一端子處連接至電壓供應VVDD及在讀取與寫入操作期間於節點8及9處的第二端子處連接至互補位元線BL及NBL。可經由交叉耦合的FET M21及M22將NVM元件82及84之第二端子進一步連接至參考節點83。此處，藉由將節點8連接至FET M22之閘極端子以提供第一電壓訊號以及將節點9連接至FET M21之閘極端子以提供第二電壓訊號從而交叉耦合的FET M21及M22可限制在讀取操作期間自單個NVM元件（例如，NVM元件82或84）汲取電流。
在第8A圖及第8B圖之特定實施方式中，電壓供應VVDD可在用於讀取與寫入操作的兩個不同電壓之間切換。舉例而言，在讀取操作期間，用於根據第8A圖及第8B圖之實施方式的電壓供應VVDD可維持輸出訊號在0.4V。在第8A圖之特定實施方式中，在寫入操作期間，電壓供應VVDD可維持輸出訊號在0.0V。在第8B圖之特定實施方式中，在寫入操作期間，電壓供應VVDD可維持輸出訊號在1.2V。
第8A圖及第8B圖之特定實施方式進一步包含FET，以回應於施加至閘極端子之訊號EN上的電壓下降而視情況將位元格置於保留模式中（例如，以減少功率消耗）。此處，在讀取與寫入操作期間，FET M18可將電壓供應VVDD之輸出訊號連接至NVM元件82及84之端子，且在既不發生讀取也不發生寫入操作時將電壓供應VVDD之輸出訊號斷開連接。類似地，在讀取與寫入操作期間，FET M23可將FET M21及M22連接至參考節點83，且在既不發生讀取也不發生寫入操作時將FET M21及M22與參考節點83斷開連接。
在第8A圖、第8B圖及第8C圖之特定實施方式中，在讀取與寫入操作期間，回應於字線訊號WL上增加的電壓，藉由FET M19及M20將位元線BL及NBL連接至NVM元件84之端子。在寫入操作期間，位元線BL及NBL上的電壓可跨NVM元件82及84驅動電壓高到足以將NVM元件82及84置於互補記憶體狀態中（例如，0.6V及1.2V）。儘管第8A圖、第8B圖及第8C圖圖示經由單個NFET裝置將NVM元件82及84之端子連接至位元線BL及NBL，但如上文所論述的，在寫入操作期間，字線訊號WL上的電壓可「增強」以容納較大電流。在一替代實施方式中，用包含NFET（在讀取操作期間用以傳導較小電流）及PFET（在寫入操作期間用以傳導較大電流）的傳輸閘極替代FET M19及M20。
在第8C圖之特定實施方式中，FET M21及M22可形成為PFET。同樣，可在讀取操作期間藉由回應於允讀訊號REN之降低的電壓關閉PFET M18以提供維持在0.4V處的輸出訊號來將讀取電壓供應RVDD連接至FET M21及M22。熟習此項技術者應認識到，第8A圖、第8B圖及第8C圖之特定實施方式僅為示例性實施方式，且在不背離所主張之標的的情況下，可修改此等實施方式之態樣。舉例而言，如第8D圖所示，可藉由用PFET替代FET M19及M20之NFET修改第8C圖之特定實施方式。同樣，如第8E圖所示，可藉由移除FET M18進一步修改第8D圖之實施方式，以使得NVM元件82及84保持連接至讀取供應電壓RVDD。或者，如第8F圖所示，可藉由用下拉位置中的FET M24替代上拉位置中的FET M18修改第8D圖之實施方式，從而在讀取操作中將NVM元件82及84連接至參考節點83。又，如第8G圖之特定實施方式中所示，可藉由移除第8G圖所示之FET M24修改第8A圖之實施方式。
貫穿本說明書對一個實施方式、一實施方式、一個實施例、一實施例及/或類似者之引用意指結合特定實施方式及/或實施例描述的特定特徵、結構及/或特點包括於所主張之標的的至少一個實施方式及/或實施例中。因此，例如在貫穿本說明書的不同位置處出現此等術語不一定意欲指示相同實施方式或所描述的任何一個特定實施方式。此外，應理解，所描述的特定特徵、結構及/或特點能夠在一或更多個實施方式中以不同方式組合，且因此例如處於所欲的申請專利範圍內。當然，大體而言，此等及其他問題可隨情境而變化。因此，描述及/或使用之特定上下文提供關於待得出之推論的有用指導。
儘管已圖示及描述當前視為示例性特徵的實施例，但熟悉此項技術者應理解，在不脫離所主張之標的的情況下，可實行各種其他修改，且等效物可加以取代。另外，可實行許多修改以將特定情形調適成所主張標的之教示，而不脫離本文描述之核心概念。因此，意欲所主張之標的並不限於揭示之特定實例，而是此主張標的亦可包括屬隨附申請專利範圍之範疇內的所有態樣及其等效物。
1‧‧‧節點 2‧‧‧節點 11‧‧‧節點 12‧‧‧節點 13‧‧‧節點 52‧‧‧NVM元件 56‧‧‧參考節點 72‧‧‧NVM元件 73‧‧‧參考節點 74‧‧‧NVM元件 82‧‧‧NVM元件 84‧‧‧NVM元件 102‧‧‧讀取窗口 104‧‧‧區域/部分 106‧‧‧部分 108‧‧‧點 110‧‧‧寫入窗口 116‧‧‧點 124‧‧‧可變阻抗器裝置 126‧‧‧可變電阻器 128‧‧‧可變電容器 200‧‧‧位元格電路 202‧‧‧寫入電路 203‧‧‧感測電路 302‧‧‧多工器 304‧‧‧反相器 352‧‧‧多工器 M0‧‧‧場效電晶體(FET) M1‧‧‧FET M2‧‧‧FET M4‧‧‧FET M5‧‧‧FET M6‧‧‧FET M7‧‧‧FET M8‧‧‧FET M9‧‧‧FET M10‧‧‧FET M11‧‧‧FET M12‧‧‧FET M13‧‧‧FET M14‧‧‧FET M15‧‧‧FET M16‧‧‧FET M17‧‧‧FET M18‧‧‧FET M19‧‧‧FET M20‧‧‧FET M21‧‧‧FET M22‧‧‧FET M23‧‧‧FET M24‧‧‧FET M25‧‧‧FET M26‧‧‧FET M27‧‧‧FET M30‧‧‧FET M32‧‧‧FET M34‧‧‧FET M36‧‧‧FET M38‧‧‧FET M40‧‧‧FET M42‧‧‧FET M44‧‧‧FET M46‧‧‧FET M48‧‧‧FET M50‧‧‧FET M52‧‧‧FET M54‧‧‧FET M71‧‧‧FET M72‧‧‧FET R1‧‧‧電阻器 R2‧‧‧電阻器 T1‧‧‧傳輸閘極 T2‧‧‧傳輸閘極 T3‧‧‧傳輸閘極
第1A圖圖示根據一實施例的CES裝置之電流密度對比電壓之曲線圖。
第1B圖係根據一實施例的CES裝置之等效電路之示意圖。
第2圖係根據一實施例的記憶體電路之示意圖。
第3A圖、第3B圖及第3C圖係根據特定實施例的感測電路之替代實施方式之示意圖。
第4A圖、第4B圖及第4C圖係根據特定實施例的寫入電路之替代實施方式之示意圖。
第5A圖至第5M圖係根據特定實施例的位元格之替代架構之示意圖。
第6A圖與第6B圖係根據特定實施例的位元格之替代架構之時序圖。
第7A圖至第7E圖係根據特定實施例的位元格之替代架構之示意圖。
第8A圖至第8G圖係根據特定實施例的位元格之替代架構之示意圖。
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1‧‧‧節點
200‧‧‧位元格電路
202‧‧‧寫入電路
203‧‧‧感測電路
M0‧‧‧場效電晶體(FET)

Claims (23)

  1. 一種執行一寫入操作之方法，該方法包含以下步驟：接收複數個電壓訊號，該複數個電壓訊號對應於一非揮發性記憶體裝置之複數個預定記憶體狀態；至少部分地基於該複數個預定記憶體狀態之一特定記憶體狀態，自接收到的該複數個電壓訊號之間或之中選擇一第一接收電壓訊號，其中該複數個電壓訊號中的一第一電壓訊號包含一第一電壓及一第一電流，且該複數個電壓訊號中的一第二電壓訊號包含一第二電壓及一第二電流；至少部分地基於該選定的電壓訊號，跨該非揮發性記憶體裝置之端子施加一程式化訊號以將該非揮發性記憶體裝置置於該特定記憶體狀態中；及在跨該非揮發性記憶體裝置之該等端子施加該程式化訊號的同時，至少部分地基於表示該特定記憶體狀態的一資料訊號來控制該程式化訊號的一電流。
  2. 如請求項1所述之方法，其中該複數個預定記憶體狀態包含至少一導電或低阻抗記憶體狀態與一絕緣或高阻抗記憶體狀態。
  3. 如請求項1所述之方法，其中該非揮發性記憶體裝置包含一CeRAM裝置。
  4. 如請求項1所述之方法，其中自該複數個電壓訊號之間或之中選擇該電壓訊號之步驟進一步包含以下步驟：在一多工器處接收該複數個電壓訊號；以及回應於表示該特定記憶體狀態的一資料訊號，在該多工器處選擇該選定的電壓訊號。
  5. 如請求項1所述之方法，其中在跨該非揮發性記憶體裝置之該等端子施加該程式化訊號的同時控制該程式化訊號的該電流之步驟進一步包含以下步驟：回應於表示該特定記憶體狀態的該資料訊號，選擇複數個導電元件中的一或更多者以將該電壓訊號傳導至該非揮發性記憶體裝置。
  6. 如請求項5所述之方法，其中該複數個導電元件包含複數個電晶體，且進一步包含以下步驟：至少部分地基於該資料訊號，在該複數個電晶體之閘極處施加電壓，該等電晶體中的一或更多者在該選定的電流位準處將該程式化訊號之一或更多個部分傳導至該非揮發性記憶體裝置。
  7. 如請求項1所述之方法，其中該非揮發性記憶體裝置包含一相關電子開關(CES)裝置。
  8. 如請求項1所述之方法，其中在跨該非揮發性記憶體裝置之該等端子施加該程式化訊號的同時控 制該程式化訊號的該電流之步驟進一步包含以下步驟：至少部分地基於該特定記憶體狀態，自對應於該等預定記憶體狀態的複數個電流位準之中選擇該程式化訊號之一電流位準。
  9. 如請求項1所述之方法，其中在跨該非揮發性記憶體裝置之該等端子施加該程式化訊號的同時控制該程式化訊號的該電流之步驟進一步包含以下步驟：選擇性打開或關閉一電壓源與一輸出端子之間耦接的一或更多個導電元件以為該程式化訊號提供一電流位準；以及回應於該資料訊號，選擇性地將該輸出端子連接至一參考節點或使該輸出端子與該參考節點斷開連接以為該程式化訊號提供一電壓位準。
  10. 如請求項9所述之方法，其中選擇性地將該輸出端子連接至該參考節點或使該輸出端子與該參考節點斷開連接之步驟包含以下步驟：至少部分地基於該資料訊號，選擇性關閉該輸出端子與該參考節點之間耦接的一或更多個電晶體以降低該程式化訊號之一電壓。
  11. 如請求項1所述之方法，且其中該第一電壓之一量值超出該第二電壓之一量值，且該第二電流 之一量值超出該第一電流之一量值。
  12. 一種執行一寫入操作之裝置，包含：一訊號選擇電路，其用以接收複數個電壓訊號，該複數個電壓訊號對應於一非揮發性記憶體裝置之複數個預定記憶體狀態，及其用以至少部分地基於對應於該複數個電壓訊號的複數個記憶體狀態之一特定記憶體狀態，自該複數個電壓訊號之間或之中提供一選定的電壓訊號，其中該複數個電壓訊號中的一第一者包含一第一電壓，且該複數個電壓訊號中的一第二者包含一第二電壓；一電路，其用以在跨該非揮發性記憶體裝置之該等端子施加該程式化訊號的同時，至少部分地基於表示該特定記憶體狀態的一資料訊號來控制該程式化訊號的一電流；及一輸出端子，其用以至少部分地基於該選定的電壓訊號提供一輸出訊號。
  13. 如請求項12所述之裝置，其中該複數個預定記憶體狀態包含至少一導電或低阻抗記憶體狀態與一絕緣或高阻抗記憶體狀態。
  14. 如請求項12所述之裝置，其中該非揮發性記憶體裝置包含一CeRAM裝置。
  15. 如請求項12所述之裝置，其中該訊號選擇 電路包含一多工器電路，該多工器電路經配置以在該複數個電壓位準處接收該複數個電壓訊號，且其中該多工器電路經進一步配置以回應於表示該特定記憶體狀態的一資料訊號選擇該選定的電壓訊號。
  16. 如請求項15所述之裝置，其中該用以控制該程式化訊號的該電流的電路經進一步配置以回應於該資料訊號選擇複數個導電元件中的一或更多者以將該選定的電壓訊號傳導至該輸出端子。
  17. 如請求項16所述之裝置，其中該複數個導電元件包含複數個電晶體，回應於該複數個電晶體之閘極處的電壓，在一選定的電流位準處將該選定的電壓訊號之一或更多個部分傳導至該輸出端子，該複數個電晶體之閘極處的該等電壓係至少部分地基於該資料訊號的。
  18. 如請求項12所述之裝置，其中該非揮發性記憶體元件包含一相關電子開關(CES)裝置。
  19. 如請求項12所述之裝置，其中該用以控制該程式化訊號的該電流的電路進一步包含：一電壓源與一輸出端子之間耦接的一或更多個第一導電元件，以基於該資料訊號選擇性打開或關閉來為該程式化訊號提供一電流位準；以及該輸出端子與一參考節點之間耦接的一或更多個第 二導電元件，以回應於該資料訊號選擇性地將該輸出端子連接至該參考節點或使該輸出端子與該參考節點斷開連接來為該程式化訊號提供一電壓位準。
  20. 如請求項12所述之裝置，其中該第一電壓之一量值超出該第二電壓之一量值，且該第二電流之一量值超出該第一電流之一量值。
  21. 如請求項12所述之裝置，其中該非揮發性記憶體裝置包含一相關電子材料(CEM)，該揮發性記憶體裝置可將被配置成回應該程式化訊號，而至少部分地基於該CEM的一屏蔽長度及該CEM的至少一部分中的電子的一區域化特性而將處於一阻抗狀態中。
  22. 如請求項12所述之裝置，其中該非揮發性記憶體裝置包含一相關電子材料(CEM)，該揮發性記憶體裝置可將被配置成回應該程式化訊號，而至少部分地基於該CEM的至少一部分中的電子的一濃度而將處於一阻抗狀態中。
  23. 如請求項12所述之裝置，其中該非揮發性記憶體裝置包含一相關電子材料(CEM)，該非揮發性記憶體裝置將隨著該CEM的至少一部分中的多個電子接近多個電子電洞，而可在一高阻抗及/或絕緣狀態與一低阻抗及/或導電狀態之間切換。
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