TW200908205A - 3D R/W cell with reduced reverse leakage and method of making thereof - Google Patents

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200908205 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種非揮發性記憶體裝置及一種製造該裝 置之方法。 本申凊案主張2007年6月29曰申請之美國專利申請案第 11/819,895號及第11/819,989號之權利’兩個專利申請案之 王文以引用的方式併入本文中。 【先前技術】

即使在裝置之電力被切斷時，非揮發性記憶體陣列仍維 > 料在-人可程式化陣列（one-time-programmable array)中，每一記憶體單元係以初始未程式化狀態而形成 且可經轉換成程式化狀態。此改變係永久性的，且該等單 几不可擦除。在其他類型之記憶體中，記憶體單元可擦除 且可重寫多次。 單元在每一 |元可達成之資料狀態的&目方面亦可改 ^ :可藉由變更可價測到之單元之某一特性(諸如，在該 單兀> 内之電aa體之給定的所施加電壓或臨限電壓下流經該 單兀的電流)而儲存資料狀態。資料狀態為該單元之獨特 值，諸如資料，〇,或資料，1，。 、 某，用於達成可擦除或多狀態單元之解決方法係複雜 的子動閘極及咖⑽己憶體單元（例如）藉由儲存電荷而 :電Π儲存之電荷之存在、不存在或量改變電晶體 代積體電路中之競爭性所需之很小的尺寸下 I32477.doc 200908205 及操作。 其他記憶體單元藉由改變相對 物）之電M f 之材科（例如硫族化 勿)之電阻率而操作。難以與硫族 可在大$釤也·耸A 口作’且硫族化物 隹大夕數+導體生產設施中提出挑戰。 實質優點將由具有使用習知半 按比例墙始么， 千㈣材科（其結構易於被 钕比例縮放為小的大小）而形成之 單元的非;ΜΙ μ ①除或夕狀態記憶體 平7L的非揮發性記憶體陣列提供。 fs

KJ 【發明内容】 一 一實施例提供一非揮發性記憶體裝置，其包含 本發I—極體導引70件及—半導體讀/寫切換元件。 本發月之另一實施例提供— 会一主道胁. 平知丨王'•己隐體裝置，其包 -丰導體二極體導引元件、一半導體電阻器讀/寫切換 元件、位於該導引元件與該 ° MX 7L 1干之間的至少一 層、—f㈣㈣㈣M U 導電 切換元件之第-電極一及一電接觸於該 千之第一電極§亥讀/寫切換元件、該至 層及該導引元件係串聯配 間的柱子卜 電極與該第二電極之 本=另-實施例提供一非揮發性記憶體裝 :一丰導體二極體導引元件、-半導體讀/寫切換元件、 位於該導引元件與該切換元件之間的至少—導電声 構件，其用於將該讀/寫切換 θ 至不同於該第一電阻率狀能之第^電阻率狀態切換 嘈/皆 心之第二電阻率狀態且用於將該 邊/寫切換疋件自該第二電阻 - 狀態。 ”吳至該第—電阻率 132477.doc 200908205 本文中所描述的本發明之態樣 及實％例中之每一者可單 獨使用或相互結合使用。現將灸4 ☆ 現將參看隨附圖式來描述較佳的 態樣及實施例。 【實施方式】 已知可藉由施加電脈衝來修整 龙田經摻雜之多晶矽形成之 電阻器的電阻，從而將其調整 正％穂疋的電阻狀態之間。已 將該等可修整之電阻器用作積體電路中之元件。 然而’按照慣例並不使用可修整之多晶⑦電阻器來將資 料狀態儲存於非揮發性記憶體單元中。製造多晶石夕電㈣ 之記憶體陣列提出困難。若將電阻器用作大型交又點陣列 (⑽ss-point array)中之記憶體單元，則當將電壓施加至選 定之單元時，在整個陣列中之半選定之單元及未選定之單 凡中將存在不當茂漏。舉例而言，轉向圖1，假設在位元 線B與字線A之間施加電麗以設定、重設或感測選定之單 元s。電流意欲流經選定之單元s。然而n漏電流可 在替代路徑上流動，例如在位元❹與字線A之間流經未 選定之單元Ul、U2及U3。可存在許多此種替代路徑。 在本發明之—實施例中，可藉由將每—記憶體單元形成 為包括二極體及電阻器之兩端子裝置而大大降㈣漏電 流。二極體具有非線性I-V特性，從而允許低於接通電壓 之極小電&以及高於接通電壓之實質上較高的電流。一般 而言，二極體亦充當在—方向中比在另一方向中更容易傳 遞電流之單向闕。因此’只要選擇了確保唯有選定之單元 經受高於接通電壓之正向電流的偏壓機制，便可大大降低 I32477.doc 200908205 沿著非意欲之路徑（諸如，圖㈣㈣路徑）之浪 漏電流。 在本發明之實施射，藉由施加適當電脈衝，由半導體 ㈣形成之記憶體元件（例如，二極體導引元件及充當讀/ 寫切換X件之半導體電阻器）可達成兩個或兩個以上穩定 電阻率狀態。切換元件係串聯配置，但較佳與二極體導引 凡件去麵。較佳地，切換元件藉由位於切換元件虫導引元 件之間的一或多個導電層（諸如，金屬⑺、㈣）、金屬石夕 化物或氮化欽層)而與導引元件去賴。切換元件、導引元 件及導電去耦層經串聯配置，形成非揮發性記憶體單元。 刀換7G件較佳包含非晶1¥族半導體電阻器、多晶⑽半導 體電阻器或非晶與多晶複合之職半導體電阻器、然而， ^可使用諸如间電阻率二極體之其他切換元件。導引元件 較:圭包含結晶化、低電阻率多晶1¥族半導體二極體。 y 可將半導體電阻器材料自初始第一電阻率狀態轉換成不 同電阻率狀態；接著’在施加適當電脈衝後，可使其返回 =第~電阻率狀態。舉例而言’第一狀態可為高於第二狀 :之電阻率狀態。或者’第二狀態可為低於第一電阻率狀 心之狀態。記憶體單元可具有兩個或兩個以上資料狀態， 且可為一次可程式化或可重寫的。 :所指出，在記憶體單元中之導體之間包括二極體允許 :體單凡形成於高度密集的交叉點記憶體陣列中。在本 2之較佳實施例令，接著，由經去柄之二極體及電阻器 y形成多晶及/或非晶半導體記憶體元件。 132477.doc 200908205 圖2說明根據本發明之較佳實施例而形成之記憶體單元 2。底部導體12由導電材料（例如，鎢）形成且在第一方向中 延伸。障壁及黏著層可包括於底部導體12中。記憶體單元 2含有多曰曰曰半導體二極體4。二極體4較佳具彳：底部重推 雜之η型區域；未經故意摻雜之本質區域；及頂部重摻雜 之Ρ型區域，但可反轉此二極體之定向。此種二極體(不管 其定向如何）將被稱作p-i_n二極體。記憶體單元亦含有一 或多個導電”去耦器"層6,及非晶及/或多曰曰曰半導體電阻器 8。可反轉單元2中之元件的次序，且電阻器8可位於單元 底部且二極體4可位於單元頂部。此外，單元2可相對於基 板而水平配置而非垂直配置。頂部導體16可以與底部導： 12相同之方式且由與底部導體12相同之材料形成，且在不 同於第-方向之第二方向中延伸。多晶半導體二極體4垂 直置於底部導體12與頂部導體16之間。多晶半導體二極體 4較佳係以低電阻率狀態形成。冑ρ且器8較佳（但纟必）係以 高電阻率狀態形成。此記憶體單元可形成於適宜之基板上 方例如，單晶石夕晶圓上方。圖3展示形成於交又點陣列 中之此種裝置之記憶體層次的一部分，其中單元2置於底 部導體12與頂部導體16之間。如圖2及圖3中所展示，二極 體及電阻器較佳具有大體上為圓柱形的形狀。多個記憶體 層次可堆疊於基板上以形成高度密集的整體式三維記憶體 陣歹Kmonolithic three dimensional array) 〇 較佳地，6己憶體單元2不包括任何額外的主動裝置，諸 如電晶體或電容器。然巾，必要時，記憶體單元2可含有 132477.doc -10- 200908205 任選之被動裝置，諸如熔絲、反熔 變材料。記憶體單元亦可含有環繞二極體:存材料或相 材料（如下文將描述）及其他任選層。 。阻器之絕緣 在此論述令，將未經故意摻雜之半導 本質區域。然而，熟習此項技術者應理解，本，域描述為 上可包括低濃度之P型或n型接雜劑。 質=際 擴散至太暂f~ J i #近區域 =至本Μ域中，或者可在沈積期間歸因於來自較早之 沈積之π尜而存在於沈積腔室中。應進— _ :本質:導體材料(諸如，旬可包括使其表現得好:= 破η摻雜之缺陷。術語”本質，，用來描述石夕、鍺、石夕錯合金 或某-其他半導體材料既不意謂暗示此區域不含有任何摻 雜劑，亦不意謂暗示此種區域具有較佳的電中性。 ^ W記憶體單元包含讀/寫記憶體單元，諸如可重寫記憶體 早凡。如下文將更詳細說明，電阻器8藉由回應於所施加 偏壓（亦即，脈衝）而自第一電阻率狀態切換至不同於第一 電阻率狀恕之第二電阻率狀態而充當記憶體單元之讀/寫 元件。 ‘ 在此論述中，自較高電阻率 '未程式化狀態至較低電阻 率、程式化狀態的轉變被稱為設定轉變，其受設定電流、 設定電壓或設定脈衝影響；而自較低電阻率、程式化狀態 至較高電阻率、未程式化狀態的反向轉變被稱為重設轉 變’其受重設電流、重設電壓或重設脈衝影響。較高電阻 率、未程式化狀態對應於” 1 ”記憶體狀態，而較低電阻 率、程式化狀態對應於"0”記憶體狀態。 132477.doc 11 200908205 可藉由施加適當電脈衝使經撫 料@ n摻雜之多晶或微晶半導體材 枓（例如，矽）之電阻率在鞾定 疋狀嘘之間改變。通常，在正 向偏壓下施加於二極體之不万以^ 以將電阻器之半導體材料自 給疋電阻率狀態切換至較低雷 权低電阻率狀態的設定脈衝將具有 比對應之將同一半導體材料白击+ 篮材枓自較低電p且率狀態切換至較高 電阻率狀態的重設脈衝低 玎瓜々冤壓振幅（voUage ampUtude)且 將具有比該重設脈衝長之脈衝寬度。 藉由選擇適當電壓，可遠忐播士、 J運成構成對電阻器之半導體材 之設定或重設，而不會亦切換二極體之電阻率狀態。較佳 地，電流在正向方向中流經二極體 他婼亦即，施加正向偏壓 以用於對電阻器8之設定與重設轉變。連接至電極12、16 之一或多個習知驅動電路可用來將電脈衝施加至讀/寫切 換電阻以件8以用於程式化並讀取記憶體單元2。 因此，在使用中，記憶體單元2之讀/寫切換電阻器元件 8回應於所施加電脈衝而自第一電阻率狀態切換至不同於 第一電阻率狀態之第二電阻率狀態。必要時，第二電脈衝 之施加可將讀/寫切換電阻器元件8自第二電阻率狀態切換 回至第-電阻率狀態及/或切換至不同於第一及第二電阻 率狀態之第三電阻率狀態 '然而，二極體導引元件4並不 回應於第-所施加電脈衝而自第—電阻率狀態㈣至第二 電阻率狀態。舉例而言’二極體導引元件4可以不回應於 所施加電脈衝而改變之低電阻率狀態而形成，而 換電阻器元件8以回應於所施加電脈衝而改變之高電阻 狀態而形成。 千 132477.doc 200908205 如下文將更詳細說明，記憶體單元包括與二極 接觸之具有C49相之金屬石夕化物層，諸如石夕化欽層、錯化 鈦層或石夕化鈦_鍺化鈦層。石夕化物層充當用於半導體二極 體4之結晶模板㈣stallizatiQn〜㈣，使得以低電阻率 狀態製造二極體。在不希望受特定理論的束缚之情況下， 咸信二極體之低電阻率係由於經結晶而與結晶模板接觸之 多晶半導體材料之大的晶粒大小。咸信以低電阻率狀態而 I成之—極體（諸如’藉由結晶而與石夕化物模板接觸）將不 回應於在二極體上施加正向偏壓而切換至高電阻率狀態。 相比之下，電阻器8較佳經形成而不與矽化物模板接觸且 不以相對高之電阻率狀態而形&。因此，可藉由在串聯配 置之一極體及電阻益上施加正向偏壓而將電阻器8切換至 較低電阻率狀態。 2006年6月8曰申請的Herner等人之美國專利申請案第 1 1/148,530 號 ’’Nonvolatile Memory Cell 〇perating by

Increasing Order in Polycrystalline Semiconductor Material"及2004年9月29申請的Herner之美國專利申請案 第 10/954,510號"Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide"(兩者皆 為本發明之受讓人所有，且兩者皆以引用的方式併入本文 中）描述’鄰近於適當矽化物之多晶矽的結晶影響多晶石夕 之性質。某些金屬矽化物（諸如，矽化鈷及矽化鈦）具有非 常接近於矽之晶格（lattice)結構的晶格結構。當非晶或微 晶碎經結晶而與此等石夕化物中之一者接觸時，在結晶期間 132477.doc 200908205 石夕化物之晶格給⑦提供模板夕曰 的，且缺陷相對少 、夕sa⑦將為高度有序 达匕呵σσ質多晶石夕 冬 推雜劑播雜時，在形成時具有㈣“二二率增強型 至=;切加較小的讀取脈衝(例如… 電流（稱為讀取雷冶、# + 征菔夂電阻态之 ’後.二 =: = =: 發明之實施例之纪恃#^ 本 阻哭之多… 特資料狀態對應於構成電 曰如晶半導體材料的電阻率狀態，該等電阻率 狀態係當施加讀取電愿專获 取^壓時藉由偵測流經記憶體單元(在頂 部導體16與底部導體12之間广(在頂 J ^心电"IL而加以區別。較佳 地，在任一獨特資料狀態中流動之讀取電流與在任何不同 的獨特資料狀態中流動之讀取電流之間存在至少為兩倍之 差異’以便可容易地伯測該等狀態之間的差異。在較低電 ㈣電阻器設定狀態中通過記憶體單元之讀取電流高於在 較高電阻率電阻器會畔壯能+ 干电I 重。又狀態中通過記憶體單元之讀取電 ::記憶體單元可用作一次可程式化單元或可重寫記憶體 單元’且可具有兩個、二個、四他m Λ ▲ 0 ,u 一1u四個或四個以上之獨特資料 狀態°該單元可依任何次序自其資料狀態中之任一者轉換 至其資料狀態中之任何另一者。寫入、讀取及擦除記憶體 單元之實例提供於2006年7月31日申請的美國申請案第 11/496,986號（其係2005年9月28曰申請的美國申請案第 1 1/237,167號之部分接續申請案及2〇〇7年3月％日申請 的美國申請案第11/693,845號中，所有該等申請案之全文 132477.doc -14 - 200908205 以引用的方式併入本文中。 至此’此4述6描述了施加適當電 導體材料自一電阻率狀態切換至一不= 且器之半

而在兩個㈣㈣狀態之間對記憶體單元進行切換Γ實= 上’此等设定及重設步驟可為反覆過程。如所：乃 取鄰近之資㈣態過程中之電流之間的差異較佳田為至少^賣 倍’在許多實施例中’最佳為針對藉由3倍、5倍、1〇 更大倍數予以區分之每一資料狀態建立電流範圍。然二 在某些情況下’實情可能是：在施加電脈衝之後，讀取電 流並不在所要之範圍内；亦即’電阻器之半導體材料之電 阻率狀態高於或低於所意欲之電阻率狀態。在施加電脈衝 以將記憶體單元切才奐至所要之資料片大態之冑，可言貴取記憔 體單元以確定是否彡到所要之資料㈣。若㈣到所要之 資料狀態，則施加額外脈衝。該或該等額外脈衝可具有比 原始脈衝高或低之振幅（電壓或電流）或者比原始脈衝長或 短之脈衝寬度。在額外的設定脈衝之後，再次讀取該單 元，然後酌情施加設定或重設脈衝，直至讀取電流在所要 之範圍内為止。在雙端子裝置（諸如，包括二極體及電阻 器之記憶體單元）中，若能進行讀取以驗證設定或重設， 且於必要時進行調整，會有其助益。 製造δ己憶體早元之例示性方法 將詳細地福述單一記憶體層次之製造。可堆疊額外記憶 體層次’該等額外記憶體層次各自整體地形成於在其下方 之記憶體層次上方。在此實施例中，多晶及/或非晶半導 132477.doc •15- 200908205 體電阻器將充當可切換式記憶體元件且二極體豸充當 元件。 轉向圖4a，記憶體之形成自基板1〇〇開始。此基板1〇〇可 為如此項技術中已知之任何半導體基板，諸如單晶石夕、諸 =矽-鍺或矽·鍺·碳之ιν·ινκ合物、m_Vt合物、π·νιι化 α物、該等基板上之蟲晶層，或任何其他半導電或非半導 電材料。基板可包括製造於其中之積體電路。 在基板100上形成絕緣層102。絕緣層102可為氧化矽、 氮化@ '面介電膜、Si-C-O-H膜’或任何其他適宜之絕 材料。 '' 在基板及絕緣體上形成第一導體2〇〇(亦即，圖2中所展 丁之下部電極12)。黏著層104可包括於絕緣層1〇2與導電 層1〇6之間以幫助導電層1〇6黏著至絕緣層1〇2。若上覆之 導電層為鎢，則氮化鈦較佳作為黏著層1〇4。 將要沈積之下一層為導電層1〇6。導電層1〇6可包含此項 技術中已知之任何導電材料，諸如鶴或包括鈕、鈦、銅、 銘或其合金之其他材料。 a-旦已沈積了將形成導體軌條之所有層，便使用任何適 宜之遮蔽及關製程來圖案化並㈣該等層以形成大體上 :行、大體上共面之導體(在圖4a中以橫截面展示）。在 實施例中，沈積光阻，藉由光微影術且㈣該等層來圖 案化光阻，且接著使用標準製程技術來移除光阻。可替 地藉由鑲嵌方法形成導體200。 接下來，在導體軌條200上及導體軌條2〇〇之間沈積介電 132477.doc -16 - 200908205 ㈣08。介電材料108可為任何已知之電絕緣材料，諸如 氧化石夕、氮化石夕或氮氧化石夕。在較佳實施例中，使用二氧 化矽作為介電材料1〇8。 =後’移除導體執條200之上的過量介電材料刚，從而 暴露藉由介電材料108予以分離的導體軌條200之頂部，且 • 冑下大體上平坦的表面⑽。所得結構展示於圖乜中。此 種移除介電過度填料以形成平坦表面1〇9可藉由此項技術 〇 巾已知之任何製程來執行，諸如化學機械平坦化（CMP)或 , ㈣°可有利地加以使用之㈣技術描述於2_年6月3〇 ，曰申請的RaghUram等人之美國申請案第ι〇/883,4ΐ7號 "Nonselective Unpatterned Etchback to Expose Buried

Patterned Features，，中，且該申請案以引用的方式併入本文 中。在此階段，已在基板100上方之第一高度處形成複數 個大體上平行的第一導體。 接下來，轉向圖4b，在完成的導體軌條2〇〇上形成垂直 (J 柱子。（為了節省空間，圖4b中未展示基板_;將假定其 在）啟佳地，在導體軌條的平坦化之後將障壁層丨丨〇沈 積為第:層。可在障壁層中使用任何適宜之材料，包括氮 氮化氮化鈦或此等材料之組合。在較佳實施例 中’使用氮化鈦作為障壁層。在障壁層為氮化欽之情況 下’可以與較早所描述之黏著層相同之方式來沈積障壁 層。 接下來沈積將被圖案化成柱子之半導體材料。半導體材 料可為石夕、鍺、石夕鍺合金或其他適宜之半導體或半導體合 132477.doc 200908205 金。為簡單起見’此描述將把半導體材料稱作矽，但應理 解’熟練的實踐者可替代地選擇此等其他適宜之材料中之 任-者。較佳地，以相對高電阻性之非晶或多晶(其包括 微晶）狀態來沈積半導體材料。

在較佳實施例中，柱子包含半導體接面二極體。術語接 面二極體在本文中用來指代具有非歐姆導電性質、具有兩 個端電極、且在-電極處—型半導電材料製成而在另一 電極處由η型半導電材料製成的半導體裝置。實例包括： 具有相接觸的ρ型半導體材料及㈣半導體材料之ρ_η二極 體及”二極體（諸如，齊納（Zener)二極體）；及二極 體’在p-i-n二極體中，本質(未經摻雜之)半導體材料插入 於P型半導體材料與η型半導體材料之間。 可藉由此項技術巾已知之任何沈積及摻雜方法來形成底 部重摻雜之區域112。T沈積矽且接著摻雜石夕，但較佳在 沈積矽期間藉由使提供η型摻雜劑原子（例如，磷）之供體氣 體（Donor gas)流動來現場摻雜矽。重摻雜之區域ιΐ2較佳 在大約1 0 uni厚與大約80 nm厚之間。 可藉由此項技術中已知之任何方法來形成本質層114。 層114可為#、鍺，或為♦或錯之任何合金，且具有在大 約110 nm與大約330 nm之間、較佳大約2〇〇 ηπ^厚度。 參看圖4b，可將剛剛沈積之半導體層114及ιΐ2連同下伏 之障壁層110起予以圖案化及钱刻以形成柱子3〇〇。柱子 300應具有與下方之導體2GGA約相同之間距及大約相同之 寬度，以使得每一柱子300形成於導體2〇〇之上。可容忍些 132477.doc -18· 200908205 許的未對準。如下文將更詳細描述，亦可延遲柱子300圖 案化及蝕刻’直至裝置製造製程中的另外步驟為止。 可使用任何適宜之遮蔽及蝕刻製程來形成柱子30〇。舉 例而言，可使用標準光微影技術來沈積、圖案化光阻，且 蝕刻光阻，接著移除光阻。或者，可在半導體層堆疊之上 形成某種其他材料（例如，二氧化矽）之硬式遮罩（其上具有 底部抗反射塗層（BARC))，接著圖案化並蝕刻該硬式遮 罩類似地，可使用介電抗反射塗層（DARC)可作為硬式 遮罩。 2〇〇3年月5日申請的Chen之美國申請案第1〇/728,436號 "Photomask Features with Interior Nonprinting Window

Using Alternating Phase Shifting”或 2004年 4月 1 日申請的 Chen之美國申凊案第 ίο/g 153 12號"Photomask Features with Chromeless Nonprinting Phase Shifting Window”（兩者皆為 本法明之受讓人所有，且以引用的方式併入本文中）中描 述之光微影技術可有利地用來執行在根據本發明之實施例 之s己憶體陣列的形成中所使用之任何光微影步驟。 必要時可改變柱子300之間距及寬度。在一較佳實施例 中，柱子之間距（自一柱子之中心至下一柱子之中心的距 離）為大約300 nm，而柱子之寬度在大約1〇〇 nm與大約15〇 nm之間改變。在另一較佳實施例中，柱子之間距為大約 260 nm ’而柱子之寬度在大約90 nm與130 nm之間改變。 一般而言，柱子較佳具有大體上為圓柱形的形狀，其具有 一具有為250 nm或更小之直控之圓形或大致為圓形的橫戴 132477.doc -19· 200908205 為圓柱形的”元件係具有大致為圓形之橫截面 面積L 之，該橫截面為，對於比（穿過橫截面 ==得之)'長尺寸之5。%長的長度而言所有周長 = 彡緣的橫截面。直邊緣㈣將並非在分子級 ’ ^上為"直的”’且可具有微小的不規則性；與此有關 =為成圓之程度’ ^引用的方式併人本文中的美國專利 苐6,952,030號中所描述。

將介電材料108沈積於半導體柱子300上及半導體柱子 〇〇之間’ k而填充半導體柱子3⑼之間的間隙。介電材料 108可為任何已知之電絕緣材料，諸如氧切、氮化石夕或 氮氧切。在較佳實施例t，使用二氧切作為絕緣材 料。 接下來移除柱子300之上的介電材料，從而暴露藉由介 電材料108予以分離的柱子3〇〇之頂部，且留下大體上平坦 的表面。此種移除介電過度填料可藉由此項技術中已知之 任何製程來執行，諸如CMp或回蝕。平坦化該絕緣層丨〇8 以使得其環繞柱子300之半導體區域。在CMp或回蝕之 後’執行離子植入，從而形成重摻雜之p型頂部區域116。 p型摻雜劑較佳為硼或BF>2。此植入步驟完成了二極體1 i j 之形成，如圖4b中所展示（相同的二極體在圖2中編號為 4 )。或者’可在柱子圖案化步驟之前將區域116沈積為層 114上之層’而非將其植入層114中。圖4b中所展示之所得 結構亦示意性地展示於圖5a中。 圖5b至5d說明二極體結構之其他排列。在圖5a及圖兄之 132477.doc •20- 200908205 二極體中，底部區域重摻雜之η型矽），且頂部區 域116為Ρ+。在圖5c及圖5d之二極體中底部區域⑴為 且頂部區域H6為N+。在圖5a及圖5c中’中間區域ιΐ4為Ν· ，而在圖5b及圖5d中’中間區域114為p_。中間區域可經 故意輕微摻雜’或其可為本質的，或未經故意摻雜。未經 換雜之區域將永遠不會為完全電中性的，且將總是具有缺 陷或污染物’此使其表現得好像經輕微n摻雜或p摻雜。可 認為此種二極體為p_i_n二極體。因此，可形❹谓身、 P+/P-/N+、N+/N-/P+4N+/P_/p+二極體。 轉向圖4c ’接下來可在重摻雜之區域"6上形成任選的 絕緣氧化物、氮化物或氮氧化物層118。如下文將描述， 將在$成石夕化鈦層124(但通常不為其他金屬碎化物層）期間 還原層118。或者，可省略層118。舉例而言，藉由在大約 600 C至大約850 C下氧化在重摻雜之區域i 16頂部的矽歷 時大約2〇秒至大約兩分鐘從而形成在大約1 nm與大約5 nm 之間的一氧化矽’來生長任選的二氧化矽層"8。較佳 也藉由在3氧5衣境中將晶圓暴露於大約_度歷時大約 一分鐘’來形成氧化物層"8。可替代地沈積層118。 接下來’沈積形成石夕化物之金屬的層12〇。用於此目的 Μ佳的形成#物之金屬包括欽或録。此實例將描述對 於層120使用鈦，但應理解，可使用其他材料。 將鈦層120沈積至任何適宜之厚度，例如’在大約lnm 與大約20nm之間’較佳在大約i〇nm與大約15咖之間， 最佳為大約1 〇 nm的厘痒 也， 厚度。為了防止鈦層12〇之氧化，沈積 132477.doc •21 - 200908205 氮化鈦層122(較佳為大約30 nm厚）。可藉由任何習知方法 (例如’藉由濺鑛）來沈積層1 2〇及122。

(例如）在氮氣中在大約6〇〇它與大約8〇〇。〇之間執行退火 歷時大約10秒至大約兩分鐘，較佳在大約65〇度與大約75〇 度之間，最佳在大約670度下歷時大約20秒。退火用以還 原氧化物層118且用以使鈦層12〇與重摻雜之區域116反 應’其中退火使鈦層120與重摻雜之區域116重疊以形成矽 化鈦。在鈦層120與重摻雜之區域116的矽之間大體上完全 還原了氧化物層11 8。若沈積氧化物層丨〗8而非生長氧化物 層U8，則氧化物層118之其餘部分（在半導體柱子3〇〇之頂 部之間’上覆於介電填料丨08)將保留。 如同在S知的自對準石夕化物（salicide)製程中一樣，可在 選擇性濕式蝕刻中剝離氮化鈦層122及未反應之鈦，從而 留下各自形成於接面二極體中之—者頂部的圓盤形區域中 的矽化鈦層124(展示於圖牝中）。此後，在矽化物層124上 沈積-或多個去耦器導電層6(展#於圖2中），冑如新的氮 化鈦層。《者，在形成石夕化㈣124之後不移除未反應之 鈦層120部分及氮化鈦封蓋層122 ’而是將其留在裝置中以 充當去耦器導電層6。 在較佳實㈣中’在退火„形成之妙化鈦特徵124包 3 C49相梦化鈦。右對於大小為大或小的碎特徵將退火溫 度維持在700度C以了，或若將退火溫度維持在·度[以 上但矽特徵大小為0.25微米或更小 此’對於700度C以上之退火溫度， ’則可獲得C49相。因 二極體之直徑較佳為 132477.doc •22· 200908205 0.25微米或更小以形成C49相之矽化鈦。由於此相之晶格 在結晶製程期間與非晶矽匹配，故此相為所要的。相比之 下，較大的特徵（大於0.25微米之尺寸大小）將允許矽化鈦 在700度C以上的後續退火期間終結為C54相之矽化鈦。即 使C54相提供低電阻率（此為積體電路製造商所高度需要 的）’ C54相仍不會在非晶矽或多晶矽之結晶製程期間提供 同樣好的晶格匹配。因此，C49相矽化鈦藉由充當用於二 極體之半導體材料之結晶模板而允許對晶粒生長之最大增 強及因此較低的二極體電阻率。 如所指出，在此實例中，假定在形成矽化物之金屬的層 120中使用鈦，但可替代地使用包括鈷之其他材料。因 此，矽化鈦層1 24可替代地為某種其他矽化物，諸如矽化 録。 在較佳實施例中，接面二極體為如所沈積之非晶石夕，且 經結晶以形成與矽化物層124接觸之大晶粒、低電阻率多 晶矽。結晶可發生在形成矽化物124期間及/或發生在完成 記憶體單元之後的單獨結晶退火期間。視所要的結晶程度 而定，可在大約600〇C以上（諸如，650。(3至85〇。(：）之溫度下 進行單獨結晶退火歷時丨分鐘或更長（諸如，2分鐘至24小 夺）對於鍺及矽鍺二極體材料可使用較低溫度。矽化物 層124對於降低接面二極體之阻抗為有利的，但在完成之 裝置中可能為不需要的。在替代實施例中，在於接面二極 體上形成矽化物層之後，可移除矽化物層。 在形成該或該等導電去耦器層12〇、122及/或124之後， 132477.doc -23- 200908205 被圖荦化/ 被圖案化成電阻器8之半導體材料。將 :圖厚案：成電阻器8之半導體材料可為大_nm至大約4。 列°，大約20⑽厚。半導體材料可為矽、鍺、矽 。或者其他適宜之半導體或半導體合金。為簡單起 此描述將把半導體材料稱㈣，但應理解，熟練 5者可替代地選擇此等其他適宜之材料 ’ 地，以；tB #4· - A 丨有。較佳 Ο 積半=Γ阻性之非晶或多晶(其包括微晶)狀態來沈 =導體材料。較佳地，將半導體材料沈積於諸如氮化欽 觸之 結晶退火期間’使與結晶模板材料124接 之曰：l體广结晶成比電阻器8低之電阻率、比電阻器8大 LB材Γ ’電阻^不與結晶模板材料124接觸。 器8材料較佳（但未必）為本質的（未經推雜的）半導體 4或輕微摻雜之半導體材料（具有】χΐ〇17⑽、 ^型摻雜劑濃度）4電阻器材料經輕 ρ 此項技術中已知之任何沈積及摻丄了藉由 料。可沈積石夕 万去來形成電阻器材 提供Ρ型或η型換雜劑料:：較佳在沈積梦期間藉由使 來現場接雜石夕。原子（例f们之供體氣體流動 部=圖==器6及/或電阻器8層以形成柱子3。。之上 圖宰化成柱子—I、上文所描述的用來將二極體4 先微二=：：之下部部分之光微—步驟分離的 在替代實施例，，可在與二極趙4層相同之光微影及甜 132477.doc -24- 200908205 刻步驟期間圖案化去耗器6及電阻器8層以在一個圖案化步 驟中形成柱子300。在此實施例中’延遲柱子3〇〇光微影及 蝕刻步驟，直至沈積了電阻器8層為止。在形成柱子3〇〇之 後執行介電材料108之形成及平坦化。必要時，可延遲用 來形成石夕化物124之矽化步驟及/或二極體結晶退火步驟， 直至圖案化了包括電阻器8部分之整個柱子3〇〇為止。在此 狀况下氮化欽層122充當用於形成碎化物層124之封蓋層 且充當位於二極體4與電阻器8之間的去耦器層6。 圖6說明元成的δ己憶體單元。頂部導體4〇〇(亦即，圖2中 所展不之上部電極16)可藉由與底部導體2〇〇相同之方式予 以形成，例如，藉由沈積黏著層42〇(較佳為氮化鈦）及導電 層422(較佳為鎢）來形成頂部導體400。接著使用任何適宜 之遮蔽及蝕刻技術來圖案化並蝕刻導電層422及黏著層 420，以形成大體上平行、大體上共面、垂直於導體2〇〇而 延伸：導體400(展示於圖6中）。在較佳實施例中，沈積光 藉由光微影術且蝕刻該等層來圖案化光阻，且接著使 用標準製程技術來移除綠。必要時，黏著層樣可與柱 子300起被圖案化且可僅位於柱子3〇〇上，而導電層422 3接觸每一柱子3〇〇上之黏著層倒之每一部分的執條。 接下來，在導體軌條4〇〇上及導體軌條4〇〇之間沈積介電 材：(未圖示)。介電材料可為任何已知之電絕緣材料，諸 / 丨氮化石夕或氮氧化石夕。在較佳實施例中，使用二 乳化矽作為此介電材料。 已4¾述第-記憶體層次之形成。可將額外記憶體層 132477.doc •25- 200908205 次形成於此第一記憶體層次上，以形成整體式三維記憶體 陣列。在某些實施例中，可於記憶體層次之間共用導體. 亦即’頂部導體糊將作為下一記憶體層次之底部導體： 在其他實施例中，將層間介電質（未圖示）形成於圖6之第— 記憶體層次上平坦化此層間介電質之表面，且在此平 坦化之層間介電質上開始建構第二記憶體層次，而無共用 的導體。 、

整體式三維記憶體陣列為多個記憶體層次形成於單一基 板（諸如，晶圓）上方且無插入之基板者。形成一記憶體層 次之該等層係直接沈積或生長於一或多個現有層次上。相 比之下，堆疊式記憶體則是藉由以下方式建構：在單獨的 基板上形成記憶體層次且將該等記憶體層次黏著於彼此的 頂上，如Leedy之美國專利第5,915，167號"Three dimensional structure memory”中所揭示。雖然可在黏結之 前使該等基板變薄或自記憶體層次移除該等基板，但因為 該等記憶體層次初始形成於單獨的基板上，所以該等記憶 體不是真正的整體式三維記憶體陣列。 整體式三維記憶體陣列描述於以下文獻中：J〇hns〇n等 人之美國專利弟 6,034,882 號”Vertically stacked field programmable nonvolatile memory and method of fabrication” ； Johnson之美國專利第 6,525,953 號”Vertically stacked field programmable nonvolatile memory and method of fabrication" ; Knall 等人之美國專利第 6,420,215 號 "Three Dimensional Memory Array and Method of 132477.doc -26- 200908205

Fabrication" ; 2002年3月13日申請的Herner等人之美國申 請案第 10/095,962 號"Silicide-Silicon Oxide-Semiconductor Antifuse Device and Method of Making" ; 2002年 6 月 27 曰 申請的Vyvoda等人之美國專利申請案第10/185,507號 "Electrically Isolated Pillars in Active Devices" ; 2003 年 5 月19日申請的Vyvoda之美國專利申請案第l〇/44〇,882號

Rail Schottky Device and Method of Making";及 2003 年 12月5曰申請的Cleeves等人之美國專利申請案第 10/728,451 號"Optimization of Critical Dimensions and Pitch of Patterned Features in and Above a Substrate"，所 有該等申請案已讓渡給本發明之受讓人且以引用的方式併 入本文中。 本文中已在整體式三維記憶體陣列形成於—基板上之情 況下描述本發明之一實施例。此種陣列包含形成於蓋基板 上方第一高度處之至少一第一記憶體層次及形成於不同於 該第一高度之第二高度處之一第二記憶體層次。在此種多 層陣列中，可在蓋基板上方形成三個、四個、八個或八個 以上的記憶體層次。每一記憶體層次整體地形成於在其下 方之記憶體層次上。 形成於整體式三維記憶體陣列中之記憶體單元具有堆疊 之圮憶體層次，但該等單元顯然亦可形成於兩維陣列中。 給疋之實例展示矽化物層形成於接面二極體上但熟習此 項技術者應瞭解，矽化物層可形成於別處：例如，在接面 二極體旁邊或其下方。可想像許多組態。 132477.doc •27· 200908205 在替代實施例中，電阻器8形成於柱子3〇〇中之二極體4 下方。在此實施例中’電阻器8形成於下部電㈣上。去 耗器導電層6形成於電阻器4上。二極體4接著形成於去耗 1§層6上。矽化物結晶模板層124可與在二極體4上方或下 方之二極體接觸而形成。 用於形成類似陣列之替代方法(其中使用鑲嵌構造而形 π. 成導體）描述於2006年5月31日申請的Radigan等人之美國專 利申請案第 i 1/444,936號，，c〇nductive 沿“ t〇 p

Patterned Features During Trench Etch,” 中，該申請案已讓 渡給本發明之受讓人且以引用的方式併入本文中。^替代 地使用Radigan等人之方法來形成根據本發明之陣列。 前述詳細描述僅描述本發明可採用之許多種形式中之少 數幾種。因此，此詳細描述意欲作為說明而並非作為1 制。意欲僅藉由以下申請專利範圍（包括所有均等物）來界 定本發明之範疇。本文中所描述之所有專利、專利申請案 及公開案之全文以引用的方式併入本文中。 【圖式簡單說明】 圖1為說明在記憶體陣列中之記憶體單元之間對電隔離 之需要的電路圖。 圖2及圖6為根據本發明之較佳實施例而形成之記憶體單 元的透視圖。 圖3為包含圖2之記憶體單元之記憶體層次的一部分的透 視圖。 圖4a至4d為說明在根據本發明之實施例而形成之記憶體 132477.doc •28- 200908205 層次的形成中之階段的側面橫截面圖。 圖5a至5d為說明根據本發明之實施例之替代 的示意性侧面橫戴面圖。 ’’1、 【主要元件符號說明】 2 記憶體單元 4 多晶半導體二極體、二極體導引元件 6 導電"去耦器'’層 8 非晶及/或多晶丰道 牛導體電阻、讀/寫切換 電阻器元件 12 底部導體、下部電極 16 頂部導體、上部電極 100 基板 102 絕緣層 104 黏著層 106 導電層 108 介電材料、絕緣層 109 平坦表面 110 障壁層 111 二極體 112 底部重摻雜之區域、半導體層 114 本質層、半導體層、中間區域 116 重摻雜之p型頂部區域 118 層、二氧化石夕層、氧化物層 120 形成石夕化物之金屬的層、鈦層、導電去耦 132477.doc ,29- 200908205 器層 122 It化鈦層、氮化鈦封蓋層、導電去柄器層 124 砍化欽層、珍化欽特徵、結晶模板材料、 導電去耦器層、矽化物結晶模板層 200 第一導體、導體軌條、底部導體 300 柱子 400 頂部導體、導體軌條 420 黏著層 422 導電層 A 字線 B 位元線 S 選定之單元 U1 未選定之單元 U2 未選定之單元 U3 未選定之單元 132477.doc -30-

Claims (1)

1. 200908205 ι· 2. 3. •、申請專利範園·· 一種非揮發性記憶體裝置，其包含： 一半導體二極體導引元件；及 一半導體讀/寫切換元件。讀包含位…引元件與該 1 V俠兀件之間的至少一導電層。 如請求項2之裝置，其中 層。 導電層包含—氮化鈦 4. 如請求項2之裝置’其中該導引元件 及°亥吻/寫切換元件係串聯配置且共同 憶體單元。 、 、该至少—導電層 包含一非揮發性記 5. 6. 如清求項4之裝置 記憶體單元之一第 如清求項5之裝置 器。 ，其進一步包含電接觸於該非揮發性 ~電極及一第二電極。 ，其中該讀/寫切換元件包含一電阻 如請求項6之裝置，其中： 該讀/寫切換元件包含一非晶IV族半導體電阻器、多晶 。族半導體電阻器或非晶與多晶複合之ιν族半導體電阻 器； 該導弓丨元件包含一結晶之多晶IV族半導體二極體；且 該至少—導電層接觸於該導引元件與该讀/寫切換元件 兩者。 8 ·如請求項7之裝置，其中一石夕化物結晶模板層接觸於該 導引元件。 132477.doc 200908205 9’如請求項5之裝置，其中該讀/寫切 配置於該第一雷…吳70件及該導引元件 10·如請求項5之扭 間的—柱子中。 項5之裝置，其中，該記憶體單 元件在使用中係回應於一所施加之電脈衝之://寫切換 m a ϋ κ 心电脈衝而自一第一電 狀i切換至一不同於該第一 率狀態。 幻且羊狀態之第二電阻 11 ==1°之裳置’其中導引元件係不回應於該所施加

   K.J 態。4而自該第一電阻率狀態切換至該第二電阻率狀 1 2·如請求項U之裝置，苴， 俗兮私 ’ 1其中該導引兀件係構成為-不回應 、二施加之電脈衝而改變之低電阻率狀態，且該讀/寫 :、凡件係構成為-回應於該所施加之電脈衝而改變之 向電阻率狀態。 ^ ,項12之裝置’其中__第二電脈衝之—施加係用以 將遠讀/寫切換元件自該第二電阻率狀“換至該第―電 阻率狀態。 14. 一種非揮發性記憶體裝置，其包含： 半導體二極體導引元件； 一半導體電阻器讀/寫切換元件； 位於該導引元件與該讀/寫切換元件之間 少一導電 層； —電接觸於該導引元件之第一電極；及 電接觸於該讀/寫切換元件之第二電極； 其中該讀/寫切換元件、該至少一導電層及該導引元件 132477.doc 200908205 係串聯配置於該第一電極與該第二電極之間的一柱子 15.如請求項14之裝置，其中： 該裝置包έ整體式二維非揮發性記憶體裝置； 該讀/寫切換元件包含一非晶1¥族半導體電阻器、多晶 IV族半導體電阻器或非晶與多晶複合之以族半導體電阻 器，且該導引元件包含一結晶之多晶IV族半導體二極 體； η 該至少-導電層接觸於該導引元件及該讀/寫切換元 件；且 ' 一矽化物結晶模板層接觸於該導引元件。 16. 種非揮發性記憶體裝置，其包含： 一半導體二極體導引元件； 一半導體讀/寫切換元件； 位於該導引元件與該讀/寫切換元件之間的 層；及 守电 -構件’其用於將該讀/寫 態切換至一不同於^…自第—電阻率狀 離“ 該第一電阻率狀態之第二電阻率狀 〜、將该讀/寫切換元件自該第 第一電阻率狀態。 冑阻丰狀態切換至該 17.如請求項16之裝置，其中導 之電脈衝而自嗲篦φ '、回應於—所施加 態。該第—電阻率狀態切換至該第二電阻率狀 回應 ,8.如請求項17之裝置…該W為—不 132477.doc 200908205 =:施加之電脈衝而改變之一低電阻率狀 之!電::構成為-回應於該所施加彻 <回電阻率狀態。 笑 19=求項16之裝置，其中用於切換之該構件包含—驅動 件。，该驅動電路係用以將電脈衝施加至該讀/寫切換元 20·=求項16之裳置，其中該讀/寫切換元件包含-電阻 之方法，其包含 :及 21·種製造一非揮發性記憶體裝置 形成一半導體二極體導引元件 形成一半導體讀/寫切換元件。 22, 如請求項21之方法 與該讀/寫切換元件 23. 如請求項22之方法 層。 ，其進一步包含形成位於該導引元件 之間的至少一導電層。 ，其中該至少一導電層包含一氮化鈦 24. 如請求項22之方法， 及該讀/寫切換元件係 憶體單元。 其中該導引元件、該至少一導電層 串聯配置且共同包含一非揮發性記 25. 如請求項24之方法’其進一步包含形成一第一電極及一 第二電極，以使該第一電極及該第二電極電接觸於該非 揮發性記憶體單元。 26. 如請求項25之方法，其中該讀/寫切換元件包含一電阻 器。 27·如請求項26之方法，其中： 132477.doc 200908205 該讀/寫切換元件包含一非晶…族半導體電阻器、多晶 iv族半導體電阻器或非晶與多晶複合之ιν族半： 3S * ^ ， 該導引元件包含-結晶之多晶1V族半導體二極體.且 該至少-導電層接觸於該導引元件及該讀/寫切換元 件。 28. 如請求項27之方法，其進一步包含使配置為與―石夕化物 結晶模板層接觸之該導引元件結晶，而該讀/寫切換元件 不接觸於一石夕化物結晶模板，以使得在該結晶步驟之 後’該導引元件具有比該讀/寫切換元件為低之電阻率。 29. 如請求項28之方法’其進—步包含將該讀/寫切換元件、 該至少-導電層及該導引元件圖案化成—垂直柱子，其 中該垂直柱子位於該第一電極與該第二電極之間。^ 30. 如請求項25之方法，其中，該記憶體單元之該讀/寫切換 儿件在使用中係回應於—所施加之電脈衝而自_第 阻率狀態切換至-不同於該第一電阻率狀態之第且 率狀態。 31·如請求項3〇之方法，其中導引元件係不回應於該所施加 ，電脈衝而自該第一電阻率狀態切換至該第二電阻率狀 態。 32·如請求項31之方法’其中—第二電脈衝之-施加係用以 將該讀/寫切換元件自該第二電阻率狀態切換至該第 阻率狀態。 33. —種製造一非揮發性記憶體裝置之方法其包含·· 132477.doc 200908205 形成一 形成一 一半導體二極體導引元件；

   /寫切換元件之間的至少一 導電層；

   一電極；及 /寫切換元件之第二電極； [午、該至少一導電層及該導引元件 電極與該第二電極之間的一柱子 34.如請求項33之方法，其中： “讀/寫切換元件包含一非晶1¥族半導體電阻器、多晶 、半導體電阻器或非晶與多晶複合之族半導體電阻 器且該導引元件包含一結晶之多晶IV族半導體二極 該至 >、導電層接觸於該導引元件及該讀/寫切換元 件；且 一矽化物結晶模板層接觸於該導引元件。 35.如請求項34之方法，其中該方法包含： 在一基板上形成該第一電極； 在該第一電極上形成該半導體二極體導引元件； 在該二極體導引元件上形成一鈦或鈷第一導電層； 在該鈦或鈷層上形成一氮化鈦第二導電層； 形成該電阻器讀/寫切換元件； 將該二極體導引元件、該第一及該第二導電層以及該 132477.doc 200908205 電阻器讀/寫切換元件圖案化成一柱子； 將該裝置予以退火’以藉由使該第一導電層與該二極 體導引元件反應而形成—矽化鈦或矽化鈷層； 使與該石夕化鈦或矽化鈷層接觸之該二極體導引元件結 晶’以使得該二極體導引元件具有一比該電阻器讀/寫切 換元件為低之電阻率；及 在該電阻器讀/寫切換元件上形成該第二電極。

   36. —種操作一非揮發性記憶體裝置之方法其包含·· 提供一非揮發性記憶體單元，其包含一半導體二極體 導引元件、一半導體讀/寫切換元件，及位於該導引元件 與δ玄讀/寫切換元件之間的至少一導電層； 第一，將該讀/寫切換元件自一第一電阻率狀態切換至 一不同於該第一電阻率狀態之第二電阻率狀態；及 第將該讀/寫切換元件自該第二電阻率狀態切換至 該第一電阻率狀態。 37.如叫求項36之方法，其中該第一切換步驟及該第二切換 步驟包含將一第一電脈衝及一第二電脈衝分別施加至該 導引元件及該讀/寫切換元件。 月长員37之方法，其中導引元件係不回應於該第一及 該第二所施加之電脈衝而自該第一電阻率狀態切換至該 第一電阻率狀態。 39·如請求項38之方法，其中： 該導引元件係構成為一不回庳於兮笛 卜w馮％通第—及該第二所施 加之電脈衝而改變之—低電阻率狀態； I32477.doc 200908205 該讀/寫切換元件係構成為一回應於該第一及該第二所 施加之電脈衝而改變之高電阻率狀態；且 該第一及該第二電脈衝包含具有一相互不同之振幅之 正向偏壓電脈衝。 - 40.如請求項36之方法，其中該讀/寫切換元件包含一電阻 , 器。

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