to to
0000
1 12 Изобретение относитс к измерительной технике и приборостроению и предназначено дл измерени скорости Цель изобретени - уменьшение пог решности измерени вследствие обеспе чени минимальной дискретности измер ни и расширение функциональных возможностей устройства путем обеспечени измерени скорости на произвольных интервалах времени , На чертеже приведена структурна схема цифрового измерител скорости. Цифровой измеритель скорости соде жит импульсный, датчик 1 скорости, ге нератор 2 импульсов эталонной частот управл емый делитель 3 частоты, двоичный счетчик 4, программируемую пам ть 5, коммутатор 6 и регистр 7 пам ти , Каждый импульс с выхода пере полнени счетчика 4 увеличивает в дв раза коэффициент делени делител 3 частоты и с помощью коммутатора 6 уменьшает в два раза код, переписываемый из пам ти 5 в регистр 7. Скорость V находитс как величина , обратна отрезку времени t, измеренному между соседними импульсами датчика 1-. V C/t,(1) где С - коэффициент. Врем t определ етс числом импульсов генератора 2, записанных в счетчик 4, Следовательно, максимальное значение скорости, когда в счет- чик 4 записываетс только один импульс , равно С, Измер емое врем t разделено на интервалы t (i 1, 2, 3,,,.), т.е. каждый последующий интервал больше предыдущего в два раза, и значени скорости н на первом интервале - С V б С/2 записываютс в пам ть 5 (величина К определ етс требуемой точностью изм рени скорости и объемом пам ти 5), а значени скорости на всех последующих интервалах - С/2 определ ютс через записанные в пам ть 5 значвени скорости уменьшением их в 2 раз. Цифровой измеритель скорости работает следующим образом. Предварительно в пам ть 5 записы етс 2 - 1 значений скорости верхн го диапазона от V С до V С/(2 В счетчике 4 соответственно К разр дов . 7-2 При по влении импульса датчика I начина.етс очередной интервал измерени скорости. Этим импульсом схема приводитс в исходное состо ние: обнул етс счетчик 4, в регистр 7 заноситс измеренное на предыдущем интервале значение скорости, устанавливает с единичный коэффии 1ент делени частоты делител 3, коммутатор 6 подгслючает каждый j-й выход пам ти 5 к соответствующему входу регистра 7. Каждый импульс генератора 2 проходит через делитель 3 частоты на суммирующий вход счетчика 4. Код времени t в счетчике 4 вл етс адресом той чейки в пам ти 5, в которой записан код скорости . Поэтому после каждого импульса генератора 2 на выходах пам ти, 5 будет код соответствующего значени скорости, который через коммутатор 6 подаетс на входы регистра 7. Если очередной импульс датчика 1, фиксирующий конец текущего и начало следующего интервалов измерени скорости , по вл етс при t 2 , то этот импульс заносит код скорости в регистр 7, обнул ет счетчик 4 и подтверждает исходное состо ние депител 3 частоты и коммутатора 6. Далее описанный цикл работы схемы повтор етс . При t 5 2 работа схемы отличаетс от описаннойи В моменты времени t 2измен етс состо ние счетчика 4, делител 3 частоты и коммутатора 6. В эти моменты времени на выходе переполнени счетчика 4 по вл етс импульс, который вдвое (относительно предадущего значени ) увеличивает коэффициент делени делител 3 частоты, заносит в счетчик 4число 2 , с помощью коммутатора 6 вдвое по отношению к предыдущему состо нию уменьшает код, переписываемый из пам ти 5 в регистр 7. Так при первый импульс переполнени счетчика 4 заносит в счетчик Число , задает коэффициент делени делител 3 частоты равным двум, переключает каждый j-й выход пам ти 5на соответствующий (j-l)-й вход регистра 7. При переписи числа из пам ти 5 в регистр 7 такое переключение сдвиг) равноценно уменьшению числа из пам ти 5 в два раза. Если бы при по вилс очередной импульс датчика 1 , из пам ти 5 в ре1 12 The invention relates to measurement technology and instrumentation and is intended to measure speed. The purpose of the invention is to reduce measurement error due to minimal measurement discretion and to expand the functionality of the device by providing speed measurement at arbitrary time intervals. The figure shows a block diagram of a digital velocity meter . The digital speed meter contains a pulse, a speed sensor 1, a generator of 2 pulses of the reference frequency, a controlled divider 3 frequencies, a binary counter 4, a programmable memory 5, a switch 6 and a memory register 7, Each pulse from the counter overflow output 4 increases two times the division factor of the divider 3 frequency and using switch 6 reduces twice the code rewritten from memory 5 to register 7. The speed V is found to be the reciprocal of the time t measured between adjacent pulses of sensor 1-. V C / t, (1) where C is a coefficient. The time t is determined by the number of generator 2 pulses recorded in counter 4, Therefore, the maximum speed value, when only one pulse is recorded in counter 4, is C, the measured time t is divided into intervals t (i 1, 2, 3, ,,.), i.e. each subsequent interval is twice as large as the previous one, and the speed values n in the first interval — C V b C / 2 are recorded in memory 5 (the K value is determined by the required accuracy of the speed measurement and memory 5), and the speed values for all the subsequent intervals — C / 2 — are determined through the 5 velocity values recorded in the memory by decreasing them by a factor of 2. Digital speed meter works as follows. Preliminary, in memory 5, 2-1 speeds of the upper range from VC to VC / are recorded (2 In counter 4, respectively, K bits. 7-2 When a pulse of sensor I appears, the next speed measurement interval starts. the pulse is reset to the initial state: the counter 4 is zeroed, the speed value measured at the previous interval is entered into the register 7, sets the divider 3 frequency divider 1, and switch 6 each jth memory output 5 to the corresponding input of the register 7 Every impulse The generator 2 passes through a frequency divider 3 to the summing input of counter 4. The time code t in counter 4 is the address of the cell in memory 5 in which the speed code is written. Therefore, after each generator pulse 2 on memory outputs, 5 there will be a code corresponding to the speed value, which is fed through the switch 6 to the inputs of register 7. If the next pulse of sensor 1, fixing the end of the current and the beginning of the next speed measurement interval, appears at t 2, then this pulse enters the speed code into the register 7, zeroed the counter 4 and confirm The initial state of the depot 3 frequencies and the switch 6 is over. Then the described operation cycle of the circuit is repeated. At t 5 2, the operation of the circuit differs from that described. At the instants of time t 2, the state of counter 4, frequency divider 3 and switch 6 changes. At these times, the overflow output of counter 4 causes a pulse that doubles (relative to the previous value) increases dividing the divider 3 frequency, enters 4 in the counter, using switch 6, halves the code rewritable from memory 5 to register 7 with respect to the previous state. Thus, during the first overflow pulse, counter 4 enters into the counter The divider dividers frequency 3 equal to two, switches each j-th memory output 5 to the corresponding (jl) -th input of register 7. When the number from memory 5 is copied to register 7, such switching shift is equivalent to decreasing the number from memory 5 to two times. If, if the sensor impulse 1 is still on, from memory 5 in re