Claims (1)
Устройство для определения значений характеристик готовности изделия к применению, содержащее третий блок умножения, блок памяти, первый, второй, третий, седьмой, восьмой входы которого являются одноименными входами устройства, девятый вход которого соединен с первыми входами второго и третьего триггеров, схемы ИЛИ и первого триггера, первый выход которого подключен к девятому входу блока памяти, а второй вход - к второму выходу первого компаратора, к второму входу элемента памяти и к второму входу второго триггера, выход которого соединен с управляющими входами одиннадцатого вентиля и двенадцатого вентиля, выход которого является пятым выходом устройства, а информационный вход через первый элемент задержки подключен к второму выходу реле, первый выход которого через второй элемент задержки соединен с информационным входом десятого вентиля, выход которого является третьим выходом устройства, а управляющий вход подключен к выходу третьего триггера, к первому входу элемента памяти, к управляющим входам четвертого, пятого, шестого, седьмого и восьмого вентилей, а также к второму входу реле и к управляющему входу третьего вентиля, информационный вход которого соединен с восьмым выходом блока памяти, а выход - с вторым входом первого компаратора, первый выход которого подключен к четвертому входу схемы ИЛИ, третий вход которой соединен с вторым выходом второго компаратора, с вторым входом третьего триггера, с входами «сброс в ноль» первого и второго накапливающих сумматоров, второй вход схемы ИЛИ подключен к первому выходу второго компаратора, а выход через мультивибратор соединен с управляющими входами первого и второго вентилей, первого накапливающего сумматора и второго накапливающего сумматора, информационный вход которого через второй вентиль подключен к седьмому выходу блока памяти, а выход соединен с первым входом реле, с вторым входом пятого сумматора и с первым входом первого вычитателя, второй вход которого вместе со вторыми входами первого интегратора и третьего блока нелинейности связан с выходом первого накапливающего сумматора, вход которого через первый вентиль подключен к второму выходу блока памяти, третий выход которого соединен с первым входом четвертого блока нелинейности, второй вход которого связан с выходом первого вычиталеля и с вторым входом второго интегратора, а выход соединен с информационным входом седьмого вентиля, выход которого подключен к первому входу второго интегратора, выход которого соединен с вторым входом четвертого сумматора, первый вход которого подключен к выходу первого интегратора, первый вход которого соединен с выходом шестого вентиля, информационный вход которого через третий блок нелинейности подключен к первому выходу блока памяти, а непосредственно - к первому входу четвертого блока умножения, второй вход которого соединен с выходом четвертого блока нелинейности, а выход подключен к информационному входу пятого вентиля, выход которого соединен с первым входом пятого блока умножения, второй вход которого подключен к выходу элемента памяти, а выход непосредственно связан с первым входом первого компаратора и через четвертый элемент задержки с информационным входом одиннадцатого вентиля, выход которого является четвертым выходом устройства, первый выход которого через восьмой вентиль соединен с выходом третьего элемента задержки, а второй выход устройства связан с информационным входом элемента памяти и с выходом девятого вентиля, информационный вход которого соединен с вторым входом второго компаратора и с выходом пятого элемента задержки, вход которой связан с первым входом второго компаратора и с выходом блока деления, второй вход которого подключен к выходу пятого сумматора, а первый вход к выходу четвертого сумматора, отличающееся тем, что в него введены первый, второй и третий сумматоры, первый и второй блоки нелинейностей, первый и второй блоки умножения, причем четвертый, пятый и шестой входы устройства являются одноименными входами блока памяти, первый выход которого соединен с первым входом второго блока нелинейности, второй вход которого связан со вторым входом второго сумматора и с выходом первого сумматора, первый вход которого соединен с четвертым выходом блока памяти, пятый выход которого подключен к первым входам второго и третьего сумматоров и к первому входу первого блока нелинейности, второй вход которого связан с третьим выходом устройства, а выход соединен с первым входом первого блока умножения, второй вход которою подключен к выходу второго блока нелинейности, а выход соединен с вторым входом второго блока умножения, шестой выход блока памяти связан с вторым входом первого сумматора и вторым входом третьего сумматора, выход которого подключен к первому входу второго блока умножения, выход которого соединен с первым входом третьего блока умножения, второй вход которого связан с выходом четвертого блока умножения, а выход соединен с вторым входом второго вычитателя, первый вход которого подключен к выходу второго сумматора, а выход соединен с информационным входом четвертого вентиля, выход которого подключен к входу третьего элемента задержки и к первому входу пятого сумматора.
A device for determining the values of the characteristics of the readiness of the product for use, containing a third multiplication unit, a memory unit, the first, second, third, seventh, eighth inputs of which are the same inputs of the device, the ninth input of which is connected to the first inputs of the second and third triggers, OR circuit, and the first trigger, the first output of which is connected to the ninth input of the memory unit, and the second input - to the second output of the first comparator, to the second input of the memory element and to the second input of the second trigger, the output of which is connected n with the control inputs of the eleventh gate and the twelfth gate, the output of which is the fifth output of the device, and the information input through the first delay element is connected to the second output of the relay, the first output of which through the second delay element is connected to the information input of the tenth valve, the output of which is the third output of the device , and the control input is connected to the output of the third trigger, to the first input of the memory element, to the control inputs of the fourth, fifth, sixth, seventh and eighth gates, as well as the second relay input and to the control input of the third gate, the information input of which is connected to the eighth output of the memory unit, and the output to the second input of the first comparator, the first output of which is connected to the fourth input of the OR circuit, the third input of which is connected to the second output of the second comparator, with the second input of the third trigger, with inputs "reset to zero" of the first and second accumulating adders, the second input of the OR circuit is connected to the first output of the second comparator, and the output through the multivibrator is connected to the control inputs the first and second gates, the first accumulating adder and the second accumulating adder, the information input of which through the second gate is connected to the seventh output of the memory unit, and the output is connected to the first input of the relay, to the second input of the fifth adder and to the first input of the first subtractor, the second input of which together with the second inputs of the first integrator and the third nonlinearity block it is connected with the output of the first accumulating adder, the input of which is connected through the first gate to the second output of the memory block, the third output of which connected to the first input of the fourth nonlinearity block, the second input of which is connected to the output of the first subtractor and to the second input of the second integrator, and the output is connected to the information input of the seventh valve, the output of which is connected to the first input of the second integrator, the output of which is connected to the second input of the fourth adder , the first input of which is connected to the output of the first integrator, the first input of which is connected to the output of the sixth valve, the information input of which through the third block of nonlinearity is connected to the first output to the memory block, and directly to the first input of the fourth multiplication block, the second input of which is connected to the output of the fourth non-linearity block, and the output is connected to the information input of the fifth gate, the output of which is connected to the first input of the fifth multiplication block, the second input of which is connected to the element output memory, and the output is directly connected to the first input of the first comparator and through the fourth delay element with the information input of the eleventh gate, the output of which is the fourth output of the device, the first the output of which through the eighth gate is connected to the output of the third delay element, and the second output of the device is connected to the information input of the memory element and to the output of the ninth valve, the information input of which is connected to the second input of the second comparator and to the output of the fifth delay element, the input of which is connected to the first input the second comparator and with the output of the division unit, the second input of which is connected to the output of the fifth adder, and the first input to the output of the fourth adder, characterized in that the first, second and three th adders, the first and second non-linearity blocks, the first and second multiplication blocks, the fourth, fifth and sixth inputs of the device being the same inputs of the memory block, the first output of which is connected to the first input of the second non-linearity block, the second input of which is connected to the second input of the second adder and with the output of the first adder, the first input of which is connected to the fourth output of the memory block, the fifth output of which is connected to the first inputs of the second and third adders and to the first input of the first nonlinearity block, the second the course of which is connected with the third output of the device, and the output is connected to the first input of the first multiplication block, the second input of which is connected to the output of the second non-linearity block, and the output is connected to the second input of the second multiplication block, the sixth output of the memory block is connected to the second input of the first adder and the second the input of the third adder, the output of which is connected to the first input of the second multiplication block, the output of which is connected to the first input of the third multiplication block, the second input of which is connected to the output of the fourth multiplication block, and the output oedinen to a second input of the second subtractor having a first input connected to the output of the second adder and an output coupled to the data input of a fourth gate, whose output is connected to the input of the third delay element and to the first input of the fifth adder.