KR20180110641A

KR20180110641A - Testing method for fpga program test

Info

Publication number: KR20180110641A
Application number: KR1020180036733A
Authority: KR
Inventors: 김태진
Original assignee: (주)스마트시스텍
Priority date: 2017-03-29
Filing date: 2018-03-29
Publication date: 2018-10-10
Anticipated expiration: 2038-03-29
Also published as: KR102135131B1

Abstract

본 발명은 FPGA 프로그램의 구동상태를 확인하기 위해 FPGA의 IN/OUT 신호의 상태를 계측할 수 있는 FPGA 프로그램 테스트를 위한 시험방법에 관한 것으로, 본 발명의 FPGA 프로그램 테스트를 위한 시험방법은 PC를 통해 제어용 FPGA가 탑재된 메인보드로 시뮬레이션 입력을 전송하는 메인보드 입력단계와, 상기 메인보드가 상기 시뮬레이션 입력을 테스트 FPGA가 탑재된 테스트보드로 전송하는 테스트보드 입력단계와, 상기 테스트보드의 출력핀에서 프로그램에 의해 발생된 신호를 메인보드로 전송하는 테스트보드 출력단계와, 상기 메인보드에 전송된 상기 테스트보드의 출력핀에서 발생된 신호를 PC로 전송하는 메인보드 출력단계 및 상기 PC가 전송받은 상기 테스트보드의 출력핀에서 발생한 신호를 이용해 시뮬레이션을 통해 이미 확보한 출력값과 비교분석하여 오류를 검출하는 비교분석단계를 포함할 수 있다. The present invention relates to a test method for testing an FPGA program capable of measuring the state of an IN / OUT signal of an FPGA in order to check the driving state of the FPGA program. A main board input step of transmitting a simulation input to a main board mounted with a control FPGA, a test board input step of transmitting the simulation input to a test board on which the test FPGA is mounted, A test board output step of transmitting a signal generated by the program to a main board, a main board output step of transmitting a signal generated at an output pin of the test board transferred to the main board to a PC, Using the signal generated from the output pin of the test board, It may include a comparative analysis detecting the open error.

Description

TESTING METHOD FOR FPGA PROGRAM TEST [0002]

본 발명은 FPGA 프로그램 테스트를 위한 시험방법에 관한 것으로, 보다 상세하게는 FPGA 프로그램의 구동상태를 확인하기 위해 시뮬레이션을 수행한 후에 시뮬레이션을 수행한 값을 테스트보드에 실장된 FPGA에 입력하여 FPGA의 IN/OUT 신호의 상태를 계측하여 비교분석함으로써 FPGA 프로그램을 소프웨어적으로 검증함과 동시에 하드웨어적으로도 검증 할 수 있는 FPGA 프로그램 테스트를 위한 시험방법에 관한 것이다. More particularly, the present invention relates to a test method for testing an FPGA program, and more particularly, to simulate the operation of the FPGA program, and then to input the simulated value to the FPGA mounted on the test board, / OUT signal condition of the FPGA program to compare and analyze the FPGA program can be verified by the software and hardware can be verified.

일반적으로 프로그래머블 디바이스란 제조가 완료되었더라도 사용자가 논리 회로의 구조를 변경하는 것이 가능한 디바이스를 말한다. 이러한 프로그램 가능한 디바이스로는 대표적으로 프로그래머블 롬(PROM: Programmable Read Only Memoory)이 있고 그 후에 개발된 프로그래머블 로직 디바이스(PLD: Programmable Logic Device) 등이 있다. Generally, a programmable device is a device that allows a user to change the structure of a logic circuit even if the fabrication is completed. Such a programmable device typically includes a programmable read only memory (PROM) and a programmable logic device (PLD) developed thereafter.

이 중에서 프로그래머블 로직 디바이스(PLD: Programmable Logic Device)를 기반으로 하여 현장 프로그래머블 게이트 어레이(FPGA: Field Programmable Gate Array, 이하 'FPGA'로 통칭)가 개발되었는데, FPGA는 사용자가 프로그래밍 가능한 논리 요소와 내부선이 포함된 집적회로이다. Among them, Field Programmable Gate Array (FPGA) has been developed based on Programmable Logic Device (PLD), which is a programmable logic element and an internal line Is an integrated circuit.

다시 말하면, FPGA는 프로그래머블 로직 디바이스가 나열되어 있는 형태를 갖고 있고 각 블록을 열과 행 구조로 연결한다. 또한, 사용자가 기본 논리 요소인 AND, OR, XOR, NOT과 같은 논리 게이트와 기타 복잡한 기능을 사용할 수 있게 함으로써 일반 사용자가 원하는 로직을 프로그래밍할 수 있도록 한다. In other words, the FPGA has a form in which programmable logic devices are listed, and connects each block in a row and column structure. It also allows the user to program the desired logic by allowing the user to use logic gates and other complex functions such as AND, OR, XOR, and NOT.

최근에는 이러한 FPGA가 소형화되고 고속화되어서 우주항공, 자동차, 의학 등의 다양한 분야에서 사용되기도 하는데, 이러한 고속화 및 소형화를 위해 칩 내부를 고집적화 결과, 칩 내부에서는 서로 간섭이 일어나 내부에 집적된 트랜지스터의 손상을 초래하는 문제점이 발생하게 된다. In recent years, such FPGAs have been downsized and increased in speed, and they have been used in various fields such as aerospace, automobile, medical, etc. In order to achieve such high speed and miniaturization, intensive chip integration results in interference between chips, Resulting in a problem.

따라서, FPGA를 프로그래밍 한 후에는 신뢰성을 위해서 유사한 환경에서 FPGA 프로그램의 테스트를 하게 되는데, 그 구성에 있어서는 테스트할 FPGA 소자가 실장된 테스트 보드와, 테스트 보드의 동작을 제어하기 위한 컨트롤 보드를 포함하게 된다. Therefore, after programming the FPGA, the FPGA program is tested in a similar environment for reliability. The configuration includes a test board with an FPGA device to be tested and a control board for controlling the operation of the test board do.

구체적으로 FPGA의 테스트 방법은, 먼저 CAD(Computer-aided design) 등을 이용하여 테스트 패턴을 생성하여 시뮬레이션을 통해 검증을 하고 다음에 자동화된 시험 장비(ATE: Automatic Test Equipment)를 사용하여 미리 계산된 결과와 비교하여 테스트를 실행하는 방법을 사용한다. Specifically, the test method of the FPGA firstly generates a test pattern using a CAD (computer-aided design), etc., and verifies it through simulation. Next, the test pattern is calculated by using an automated test equipment (ATE) Use the method to run the test against the results.

그런데, 위와 같이 자동화된 시험 장비(ATE: Automatic Test Equipment) 등의 외부 장비를 이용한 테스트는 비용이 많이 소요된다는 문제점이 있다. However, testing using external equipment such as the above-described automated test equipment (ATE) has a problem in that it is expensive.

또한, 자동화된 시험 장비(ATE: Automatic Test Equipment)는 테스트 보드에서 출력되는 신호 확인을 위해서 고속 샘플링을 이용하였지만 이러한 샘플링 방법은 체계적인 입출력(IN/OUT)을 확인하기에는 어려움이 있어 테스트 보드에서 출력되는 신호의 일부분의 타이밍을 확인하는 용도로 사용되는 것에 그치게 되는 문제점이 있다.In addition, automated test equipment (ATE) used high-speed sampling to check the signal output from the test board. However, this sampling method has difficulty in confirming systematic input / output (IN / OUT) There is a problem that it is used only for the purpose of confirming the timing of a part of the signal.

1. 공개특허 제10-2015-0126364호(2015.11.11. 공개) : 독립적으로 다수의 DUT를 시험하기 위한 다수의 FPGA 기반 하드웨어 가소 끼 블록을 갖는 시험 아키텍처1. Open Patent No. 10-2015-0126364 (published Nov. 11, 2015): A test architecture with multiple FPGA-based hardware interleaving blocks for independently testing multiple DUTs

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, FPGA 개발 프로그램을 통해 디자인한 FPGA의 시뮬레이션 입력을 실제 하드웨어로 구현된 테스트 FPGA가 실장된 테스트 보드에 전송한 후 출력되는 테스트 보드의 결과를 시뮬레이션에 의한 출력 결과와 비교하되 테스트 보드의 주요 기능에 대한 입출력(IN/OUT)을 타이밍에 따라 모든 신호에 따라 확인이 가능토록 하여 하드웨어의 한계로 발생할 수 있는 작동오류를 제어할 수 있는 FPGA 프로그램 테스트를 위한 시험방법을 제공하고자 한다. The present invention has been devised in order to solve the above-mentioned problems, and it is an object of the present invention to provide a method and a device for simulating the output of a test board after transmitting a simulation input of an FPGA designed through an FPGA development program to a test board, (IN / OUT) to the main function of the test board according to all the signals according to the timing, so that it can control the operation error that may occur due to the limitation of the hardware. To provide a test method for

본 발명의 실시예들의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The objects of the embodiments of the present invention are not limited to the above-mentioned objects, and other objects not mentioned can be clearly understood by those skilled in the art from the following description .

상기 과제를 달성하기 위한 본 발명의 FPGA 프로그램 테스트를 위한 시험방법은, PC를 통해 제어용 FPGA가 탑재된 메인보드로 시뮬레이션 입력을 전송하는 메인보드 입력단계와, 상기 메인보드가 상기 시뮬레이션 입력을 테스트 FPGA가 탑재된 테스트보드로 전송하는 테스트보드 입력단계와, 상기 테스트보드의 출력핀에서 프로그램에 의해 발생된 신호를 메인보드로 전송하는 테스트보드 출력단계와, 상기 메인보드에 전송된 상기 테스트보드의 출력핀에서 발생된 신호를 PC로 전송하는 메인보드 출력단계 및 상기 PC가 전송받은 상기 테스트보드의 출력핀에서 발생한 신호를 이용해 시뮬레이션을 통해 이미 확보한 출력값과 비교분석하여 오류를 검출하는 비교분석단계를 포함할 수 있다. According to another aspect of the present invention, there is provided a test method for testing an FPGA program, comprising: a main board input step of transmitting a simulation input to a main board mounted with a control FPGA through a PC; A test board output step of transmitting a signal generated by a program at an output pin of the test board to a main board, a test board output step of outputting a test board output signal to the main board, A comparative analysis step of comparing an output value obtained through simulation using a signal generated at an output pin of the test board transmitted from the PC and outputting a signal generated at the pin to the PC, .

구체적으로, 상기 메인보드 입력단계는 PC의 운영프로그램이 시뮬레이션 환경 설정과 적용하는 FPGA에 따른 입출력 각 핀에 대한 핀맵을 사용자가 설정할 수 있도록 하는 것을 특징으로 할 수 있다. Specifically, the mainboard input step allows a user to set a pin map for each input / output pin according to the FPGA, which is set by the operating environment of the PC, and applied to the simulation environment.

구체적으로, 상기 PC의 운영프로그램이 상기 시뮬레이션 환경 설정과 핀맵 설정을 로딩하여 GUI로 표시하는 것을 특징으로 할 수 있다. Specifically, the operating program of the PC may be loaded with the simulation environment setting and the pin map setting and displayed by the GUI.

구체적으로, 상기 비교분석단계는 PC의 운영프로그램이 상기 테스트보드의 출력핀에서 발생한 신호, 시뮬레이션을 통해 이미 확보한 출력값 및 상기 테스트보드의 출력핀에서 발생한 신호와 시뮬레이션을 통해 이미 확보한 출력값의 차이를 각각 웨이브 그래프로 표시하는 것을 특징으로 할 수 있다. Specifically, in the comparison and analysis step, the operation program of the PC may include a signal generated at the output pin of the test board, an output value already obtained through the simulation, and a signal generated at the output pin of the test board, Are displayed in wave graphs.

구체적으로, 상기 PC의 운영프로그램은 상기 테스트보드의 출력핀에서 발생한 신호와 시뮬레이션을 통해 이미 확보한 출력값의 차이에 따른 오류 발생 지점의 해당 핀과 타이밍을 기록한 리포트로 제공하는 것을 특징으로 할 수 있다.Specifically, the operating program of the PC provides a report on the pin and the timing of the error occurrence point according to the difference between the signal generated at the output pin of the test board and the output value already secured through the simulation .

구체적으로, 상기 PC의 운영프로그램은 진행상태에 대해 타이밍을 표시하여 제공하여 주는 것을 특징으로 할 수 있다.Specifically, the operating program of the PC may display and provide timing for the progress status.

구체적으로, 상기 PC와 메인보드 사이에서의 통신은 PCI 익스프레스(PCIe) 인터페이스, 또는, USB 3.0 인터페이스를 사용한 것을 특징으로 할 수 있다. Specifically, the communication between the PC and the main board may be characterized by using a PCI Express (PCIe) interface or a USB 3.0 interface.

이상에 설명한 바와 같이 본 발명의 FPGA 프로그램 테스트를 위한 시험방법은 개발자가 FPGA 프로그램으로 시뮬레이션을 수행하고 이 때의 입력과 출력 파일의 신호와 테스트 보드의 주요 기능에 대한 타이밍에 따른 모든 입출력(IN/OUT) 신호를 서로 비교 분석할 수 있기 때문에, FPGA 프로그램 개발과정에서 시뮬레이션을 통한 소프트웨어적인 검증과 동시에 하드웨어어적인 검증도 할 수 있으므로 하드웨어의 한계로 발생할 수 있는 작동오류를 제어할 수 있어 높은 신뢰도를 가지는 FPGA 프로그램 개발을 할 수 있는 효과가 있다. As described above, the test method for the FPGA program test according to the present invention is performed by the developer performing the simulation with the FPGA program, and the input / output file signal and all the input / output (IN / OUT) signals can be compared and analyzed with each other. Therefore, it is possible to control the operation errors that can occur due to the limit of hardware because hardware verification can be performed simultaneously with software verification through simulation in FPGA program development process. There is an effect that FPGA program development can do.

도 1은 본 발명의 실시예에 따른 FPGA 프로그램 테스트를 위한 시험방법의 구성요소를 개략적으로 예시한 도면이다.
도 2는 본 발명의 실시예에 따른 FPGA 프로그램 테스트를 위한 시험방법을 나타낸 순서도이다.
도 3은 도 1에 도시된 PC의 운영프로그램이 표시하는 시뮬레이션 환경 설정에 대한 화면을 나타낸 도면이다.
도 4는 도 1에 도시된 PC의 운영프로그램이 상기 시뮬레이션 환경 설정과 핀맵 설정을 로딩하여 GUI로 표시한 화면을 나타낸 도면이다.
도 5는 도 1에 도시된 PC의 운영프로그램이 표시한 웨이브 그래프 화면을 나타낸 도면이다.
도 6은 도 1에 도시된 PC의 운영프로그램이 결과 리포트를 표시한 화면을 나타낸 도면이다.FIG. 1 is a schematic view illustrating components of a test method for testing an FPGA program according to an exemplary embodiment of the present invention. Referring to FIG.
2 is a flowchart illustrating a test method for testing an FPGA program according to an embodiment of the present invention.
FIG. 3 is a view illustrating a simulation environment setting displayed by the operation program of the PC shown in FIG.
FIG. 4 is a diagram showing a graphical user interface (GUI) loaded with the simulation environment setting and the pin map setting by the operation program of the PC shown in FIG.
FIG. 5 is a diagram showing a wave graph screen displayed by the operation program of the PC shown in FIG.
FIG. 6 is a view showing a screen in which an operation program of the PC shown in FIG. 1 displays a result report.

본 발명의 실시예들에 대한 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of embodiments of the present invention and methods of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. To fully disclose the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout the specification.

본 발명의 실시예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. The following terms are defined in consideration of the functions in the embodiments of the present invention, which may vary depending on the intention of the user, the intention or the custom of the operator. Therefore, the definition should be based on the contents throughout this specification.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 FPGA 프로그램 테스트를 위한 시험방법의 구성요소를 개략적으로 예시한 도면으로서, FPGA 프로그램 테스트를 위한 시험방법을 위한 장치는, PC(100)와, 통신모듈(210)과 제어용 FPGA(220)가 탑재된 메인보드(200)와, 테스트용 FPGA(310)가 탑재된 테스트보드(300)를 포함할 수 있다. FIG. 1 is a block diagram schematically illustrating components of a test method for testing an FPGA program according to an embodiment of the present invention. The apparatus for testing a test method for an FPGA program includes a PC 100, a communication module 210 A main board 200 on which the control FPGA 220 is mounted, and a test board 300 on which the test FPGA 310 is mounted.

먼저, 본 발명은 FPGA 프로그램 테스트를 위한 시험방법을 위한 장치 는 FPGA 프로그램의 구동상태를 확인하기 위해 고속으로 움직이는, 즉, 수 나노초(nano sec)로 움직이는 FPGA의 입출력(I/O) 상태를 계측하여 시뮬레이션 입출력과 비교분석하게 된다. 다시 말하면, PC(100)의 운영프로그램은 시뮬레이션 결과와 실제 FPGA 프로그램이 설치된 후에 구동되는 결과를 비교하여 FPGA의 정상적인 작동유무를 테스트하게 된다.First, the present invention is a device for a test method for testing an FPGA program, which measures the input / output (I / O) state of a FPGA moving at a high speed in order to check the driving state of the FPGA program, that is, moving at a few nanoseconds And compare with simulation input and output. In other words, the operation program of the PC 100 compares the simulation result with the result after the actual FPGA program is installed, thereby testing whether the FPGA operates normally or not.

그리고 FPGA 프로그램은 사용자가 JTAG(Joint Test Acion Group) 와 같은 디버깅 장비를 이용하여 설치하며, 각 조건에 따른 FPGA의 상태를 개발 프로그램을 통해 시뮬레이션하게 된다. The FPGA program is installed by a user using a debugging device such as Joint Test Acon Group (JTAG), and the state of the FPGA according to each condition is simulated through a development program.

PC(100)는 운영프로그램이 탑재되고, 그 외에 FPGA 프로그램을 소프웨어적으로 테스트하기 위한 시뮬레이션 프로그램이 탑재되어 구동될 수 있는 장치로서 메인보드(200)와 고속 통신을 할 수 있도록 유무선 등으로 연결될 수 있다. The PC 100 may be connected to the main board 200 through a wired or wireless connection so as to perform high-speed communication with the main board 200. The PC 100 may include an operating program, a simulation program for testing the FPGA program in a software manner, have.

PC(100)와 메인보드(200) 사이에서의 고속 통신을 위해 사용되는 인터페이스로는 본 발명의 일실시예에서 PCI 익스프레스(PCIe) 인터페이스, 또는, USB 3.0 인터페이스를 사용할 수 있다. 그리고 본 발명에 적용되는 통신 인터페이스가 위의 예에만 한정되는 것은 아니고 유사한 기능을 가지는 다른 통신 인터페이스가 얼마든지 사용될 수 있다.As an interface used for high-speed communication between the PC 100 and the main board 200, a PCI Express (PCIe) interface or a USB 3.0 interface may be used in an embodiment of the present invention. The communication interface applied to the present invention is not limited to the above example, and any other communication interface having a similar function may be used.

메인보드(200)는 통신모듈(210)과 제어용 FPGA(220)가 탑재되고 상기 PC(100)와 후술하게 될 테스트보드(300)와 유무선으로 연결되도록 하여 PC(100)에서 전송되는 시뮬레이션 입력을 테스트보드(300)로 전송함과 동시에 테스트보드(300)의 테스트용 FPGA(310)의 출력핀에서 프로그램에 의해 발생하는 신호를 입력받아 PC(100)로 전송하게 된다.The main board 200 is connected to the PC 100 and a test board 300 to be described later by mounting a communication module 210 and a control FPGA 220 on the wired / And transmits the signal generated by the program to the PC 100 through the output pin of the test FPGA 310 of the test board 300.

테스트보드(300)는 기판 상에 테스트용 FPGA(310)가 실장되고 테스트용 FPGA(310) 전기적으로 연결되는 단자와 같은 각종 소자들이 주변에 장착되어 구성된다. 테스트보드(300)는 메인보드(200)와 유무선으로 연결되도록 하는데, 그 일예로서 테스트용 FPGA(310) 주변에 장착된 단자가 메인보드(200)와 테스트보드(300)를 연결하는 매개체가 되어 케이블 등을 통해 연결되어 테스트용 FPGA(310)의 연산에 의해 생성되는 데이터 또는 테스트용 FPGA(310)의 구성파일 등을 전송하게 된다. The test board 300 is configured such that various elements such as a terminal on which a test FPGA 310 is mounted and a test FPGA 310 are electrically connected are mounted on a substrate. The test board 300 is wired or wirelessly connected to the main board 200. For example, a terminal mounted around the test FPGA 310 serves as a medium for connecting the main board 200 and the test board 300 Cable or the like to transmit data generated by the operation of the test FPGA 310 or a configuration file of the test FPGA 310. [

즉, 테스트보드(300)는 단자와 같은 입출력포트를 구비하고 있어 메인보드로(200)부터 시뮬레이션 입력을 전송 받음과 동시에 테스트용 FPGA(310)의 출력핀에서 프로그램에 의해 발생하는 신호를 메인보드(200)로 전송하게 된다. 입출력포트의 예로서 신호검출포트나 JTAG 입력포트 등을 들 수 있다. 상기 신호검출포트에 오실로스코프 등의 모니터링 장비를 연결하면 신호를 모니터링할 수 있다. That is, the test board 300 has an input / output port such as a terminal, receives the simulation input from the main board 200, and simultaneously outputs a signal generated by the program at the output pin of the test FPGA 310 to the main board (200). Examples of input / output ports include a signal detection port and a JTAG input port. When a monitoring device such as an oscilloscope is connected to the signal detection port, the signal can be monitored.

테스트보드(300)는 인터페이스 점검장치에 장착되어 PC(100)와 케이블로 연결될 수도 있다. 이러한 인터페이스 점검장치는 PC(100)의 운영프로그램에 의해 구동될 수 있으며 점검용 LED 가 구비되어 시각적으로 즉시 상태를 확인하게 할 수도 있다.The test board 300 may be connected to the PC 100 by a cable mounted on the interface checking device. Such an interface checking device can be driven by an operating program of the PC 100 and can be provided with an inspection LED to visually check the status immediately.

이하에서는 위와 같이 구성된 본 발명의 일실시예인 FPGA 프로그램 테스트를 위한 시험방법을 위한 장치에 의해 수행되는 FPGA 프로그램 테스트에 대해서 설명하기로 한다. Hereinafter, an FPGA program test performed by an apparatus for a test method for testing an FPGA program, which is one embodiment of the present invention, will be described.

먼저, 본 발명의 FPGA 프로그램 테스트를 위한 시험방법은 PC(100)의 운영프로그램을 중심으로 테스트를 수행하게 되는데, 주 목적은 개발자가 작성한 FPGA 프로그램으로 시뮬레이션을 수행하여 소프웨어적으로 검증한 후, 이 과정에서 적용한 입력과 출력 파일의 신호와 FPGA가 실장된 테스트보드로 이루어진 하드웨어에서 확인한 신호를 비교분석하여 오류를 검출하는 데 있다. 다시 말하면, FPGA 프로그램 테스트가 소프웨어적인 검증과 하드웨어적인 검증을 동시에 수행함으로써 신뢰도 높은 FPGA 프로그램을 개발하는 데 그 목적이 있다.First, the test method for the FPGA program test according to the present invention is performed mainly on the operation program of the PC 100. The main purpose of the test method is to perform simulation with the FPGA program created by the developer, And comparing the signals of the input and output files applied in the process and the signals detected by hardware composed of the test board on which the FPGA is mounted. In other words, the purpose of the FPGA program test is to develop a reliable FPGA program by performing software verification and hardware verification at the same time.

도 2는 본 발명의 실시예에 따른 FPGA 프로그램 테스트를 위한 시험방법을 나타낸 순서도로서, 본 발명의 FPGA 프로그램 테스트를 위한 시험방법은 메인보드 입력단계(S510), 테스트보드 입력단계(S520), 테스트보드 출력단계(S530), 메인보드 출력단계(S540) 및 비교분석단계(S550)를 포함할 수 있다. FIG. 2 is a flowchart illustrating a test method for an FPGA program test according to an embodiment of the present invention. The test method for testing an FPGA program of the present invention includes a mainboard input step S510, a test board input step S520, A board output step S530, a main board output step S540, and a comparison analysis step S550.

메인보드 입력단계(S510)는 PC(100)를 통해 제어용 FPGA(220)가 탑재된 메인보드(200)로 시뮬레이션 입력을 전송하는 단계이다. 여기서, PC(100)는 고속통신인 PCI 익스프레스(PCIe) 인터페이스, 또는, USB 3.0 인터페이스 등을 통해 메인보드로 시뮬레이션 입력을 전송하는 단계이다. The main board input step S510 is a step of transmitting the simulation input to the main board 200 on which the control FPGA 220 is mounted through the PC 100. [ Here, the PC 100 transmits the simulation input to the main board through a PCI Express (PCIe) interface or a USB 3.0 interface, which is high-speed communication.

메인보드 입력단계(S510)는 PC(100)의 운영프로그램이 시뮬레이션 환경 설정과 적용하는 FPGA에 따른 입출력 각 핀에 대한 핀맵을 사용자가 설정할 수 있도록 할 수 있다. The mainboard input step S510 may allow the user to set a pin map for each input / output pin of the FPGA according to the simulation environment setting and the application program of the PC 100 operating system.

도 3에는 본 발명의 일실시예로서 PC(100)의 운영프로그램에 의해 구현된 환경 설정 화면이 나타나 있는데, 개발자가 테스트 운영프로그램이 탑재된 PC(100)를 이용하여 나타난 화면을 통해 입출력 각 핀에 대한 환경설정 및 입출력 파일에 대한 설정을 하게 된다. 3 shows an environment setting screen implemented by an operating program of the PC 100 according to an embodiment of the present invention. The developer displays a screen using the PC 100 equipped with the test operating program, And setting for the input / output file.

그 다음에 메인보드 입력단계(S510)는 PC(100)의 운영프로그램은 설정한 환경을 로딩함으로써 개발자는 핀의 설정상태를 확인할 수 있게된다. Next, in the mainboard input step (S510), the operating program of the PC 100 loads the set environment so that the developer can check the setting state of the pin.

도 4에는 본 발명의 일실시예로서 PC(100)의 운영프로그램이 상기 시뮬레이션 환경 설정과 핀맵 설정을 로딩하여 GUI로 표시하는 것을 나타내었다. FIG. 4 shows that an operation program of the PC 100 loads the simulation environment setting and the pin map setting and displays the GUI as a GUI according to an embodiment of the present invention.

도 4의 (a) 좌측의 그림은 PC(100)의 운영프로그램이 환경파일을 세팅하기 전의 그림이고 우측의 그림이 환경파일이 세팅된 후의 그림이다. 환경파일이 세팅된 후의 그림의 좌측에는 입력을 표시하고, 우측에는 출력을 표시하는 것을 예시하였다. 이를 도 4의 (b) 그림에 크게 나타내었다. 본 발명의 일실시예에서는 PC(100)의 운영프로그램이 Ucf 파일의 내용과 HDL로 작성된 FPGA의 핀정보가 표시되는 것을 일예로 나타내었고, 좌측은 입력 부분으로 적색으로 표시하고 우측은 출력 부분으로 녹색으로 표시하여 개발자가 쉽게 구분할 수 있도록 하였다.4 (a) is a drawing before the operating program of the PC 100 sets the environment file, and the drawing on the right is a drawing after the environment file is set. After the environment file is set, the left side of the figure shows the input and the right side shows the output. This is shown in FIG. 4 (b). In an embodiment of the present invention, the operation program of the PC 100 displays the contents of the Ucf file and the pin information of the FPGA created in the HDL, and the left side shows an input part in red and the right side shows an output part It is displayed in green so that developers can easily distinguish it.

테스트보드 입력단계(S520)는 메인보드(200)가 상기 시뮬레이션 입력을 테스트 FPGA(310)가 탑재된 테스트보드(300)로 전송하는 단계이다. The test board input step S520 is a step in which the main board 200 transmits the simulation input to the test board 300 on which the test FPGA 310 is mounted.

테스트보드 출력단계(S530)는 테스트보드(300)의 출력핀에서 프로그램에 의해 발생된 신호를 메인보드(200)로 전송하는 단계이다. The test board output step S530 is a step of transmitting a signal generated by the program at the output pin of the test board 300 to the main board 200. [

메인보드 출력단계(S540)는 메인보드(200)에 전송된 상기 테스트보드(300)의 출력핀에서 발생된 신호를 PC(100)로 전송하는 단계이다. The mainboard output step S540 is a step of transmitting a signal generated from the output pin of the test board 300 to the PC 100, which is transmitted to the main board 200. [

비교분석단계(S550)는 PC(100)가 전송받은 상기 테스트보드(300)의 출력핀에서 발생한 신호를 이용해 시뮬레이션을 통해 이미 확보한 출력값과 비교하는 단계이다. The comparative analysis step S550 is a step of comparing the output value obtained through the simulation using the signal generated at the output pin of the test board 300 that the PC 100 has received.

비교분석단계(S550)는 PC(100)의 운영프로그램이 상기 테스트보드(300)의 출력핀에서 발생한 신호, 시뮬레이션을 통해 이미 확보한 출력값 및 상기 테스트보드(300)의 출력핀에서 발생한 신호와 시뮬레이션을 통해 이미 확보한 출력값의 차이를 각각 웨이브 그래프로 표시하고 분석함으로써 오류를 찾아낼 수 있도록 하는 단계이다.In the comparison analysis step S550, the operation program of the PC 100 simulates a signal generated at the output pin of the test board 300, an output value already obtained through the simulation, and a signal generated at the output pin of the test board 300, And the difference between the output values that have already been acquired through the wave graphs are analyzed and analyzed so that errors can be detected.

상술한 바와 같이 본 발명의 목적은 PC(100)의 운영프로그램이 시뮬레이션에 의한 출력과 FPGA 프로그램에 의해 제작된 하드웨어에 의한 출력을 비교하여 오류를 확인함으로써, FPGA 프로그램의 결과물에서 실제품의 결과물과 동일하게 작동되고 있음을 확인하게 되는 단계이다. As described above, an object of the present invention is to compare an output of simulation by an operation program of PC 100 with an output by hardware produced by an FPGA program to check for errors, thereby obtaining the same result as an actual result of an FPGA program In order to confirm that it is working.

비교분석단계(S550)에서 PC(100)의 운영프로그램은 FPGA의 각 핀에서 비교한 그래프를 제공하고, 리포트를 작성하여 오류를 찾아낸다. 이와 같이 PC(100)의 운영프로그램은 근본적으로 시뮬레이션에 의한 출력과 제작된 하드웨어에 의한 출력을 비교함으로서 오류를 확인하는 장치이므로, PC(100)의 운영프로그램을 구동하면 위에서처럼 각 핀에서 비교한 그래프가 제공되고 있다. 그러나 여기서 오류를 찾기 위해서는 분석 리포트를 통해 해당되는 타이밍을 찾아야 하며, 본 발명의 PC(100)의 운영프로그램 이러한 기능을 보유하고 있다. In the comparison analysis step (S550), the operating program of the PC 100 provides a graph to be compared with each pin of the FPGA, and a report is generated to find an error. Since the operation program of the PC 100 basically confirms the error by comparing the output of the simulation and the output of the manufactured hardware, when the operation program of the PC 100 is operated, A graph is provided. However, in order to find an error here, it is necessary to find the corresponding timing through the analysis report, and the operation program of the PC 100 of the present invention has such a function.

도 5의 (a)에는 이러한 웨이브 그래프의 전체적인 화면을 상단에 표시하였고 그 아래 도 5의 (b)에는 확대된 화면을 표시한 것이고, 그 아래 도 5의 (b)에는 첫 번째 신호를 부분 확대한 그림으로, 확대된 화면 도 5의 (c)를 살펴보면 가장 위에는 시뮬레이션을 통해 이미 확보한 출력값에 대한 웨이브 그래프를, 중간에는 테스트보드(300)의 출력핀에서 발생한 신호에 대한 웨이브 그래프를, 가장 아래 부분에는 상기 테스트보드(300)의 출력핀에서 발생한 신호와 시뮬레이션을 통해 이미 확보한 출력값의 차이에 대한 웨이브 그래프를 나타내었다. 5 (a) shows the entire screen of the wave graph at the top, FIG. 5 (b) shows the enlarged screen, and FIG. 5 (b) 5 (c), the wave graph for the output value already obtained through the simulation is shown at the top, the wave graph for the signal generated at the output pin of the test board 300 is shown at the middle, The lower part shows a wave graph of the difference between the signal generated at the output pin of the test board 300 and the output value already obtained through the simulation.

이어서, PC(100)의 운영프로그램은 비교분석 과정을 통해 상기 테스트보드(300)의 출력핀에서 발생한 신호와 시뮬레이션을 통해 이미 확보한 출력값의 차이에 따른 오류 발생 지점의 해당 핀과 타이밍을 기록한 리포트를 제공함으로써 상태를 분석하여 오류를 찾아낼 수 있도록 한다. 도 6에는 이러한 웨이브 그래프의 분석 결과인 분석 리포트의 예제를 도시하였다. The operation program of the PC 100 then compares the signal generated at the output pin of the test board 300 through the comparison analysis process with the report of the corresponding pin and timing of the error occurrence point according to the difference between the output value already secured through simulation To analyze the state to identify errors. FIG. 6 shows an example of an analysis report as a result of analysis of the wave graph.

그리고 비교분석단계(S550)에서 표시되는 웨이브 그래프는 도 5의 (a)와 도 5의 (b)에서처럼 줌인과 줌아웃이 될 수 있도록 한다. 이는 방대한 데이터로 인하여 웨이브 그래프가 압축되어 보이게 되므로 개발자가 필요한 부분을 보기 위해서는 PC(100)의 운영프로그램을 조작하여 줌인과 줌아웃을 하여 세부적인 파형을 확인할 수 있도록 하기 위함이다. 따라서 개발자는 데이터를 용이하게 확인하고 분석할 수 있게 된다. The wave graph displayed in the comparison analysis step S550 can be zoomed in and zoomed out as shown in FIGS. 5A and 5B. This is because the wave graph is compressed due to a large amount of data, so that the developer can manipulate the operation program of the PC 100 to zoom in and out to see the detailed waveform. This allows developers to easily identify and analyze data.

또한, 본 발명의 FPGA 프로그램 테스트를 위한 시험방법 전체단계에서 PC(100)의 운영프로그램은 테스트 진행상태에 대해 각각의 타이밍을 표시하여 제공함으로써, 방대한 데이터의 분석이 용이하도록 한다. 이는 PC(100)의 운영프로그램이 ns 시간으로 운영되므로 그 때마다 타이밍을 표시하는 것이 중요하기 때문이다. In addition, the operation program of the PC 100 in the entire test method for the FPGA program test of the present invention displays each timing of the test progress state, thereby facilitating analysis of vast amount of data. This is because it is important to display the timing each time the operating program of the PC 100 is operated in ns time.

종래의 FPGA의 테스트 장비는 테스트용 FPGA(310)가 탑재된 테스트보드(310)의 출력핀에서 발생하는 신호 확인을 위해 고속 샘플링을 사용하였다. 하지만 이는 체계적인 입출력(I/O) 신호를 확인하기에는 어려움이 있어 일부분의 타이밍만을 확인하는 용도로만 사용되었다. The test equipment of the conventional FPGA uses high-speed sampling to confirm the signal generated at the output pin of the test board 310 on which the test FPGA 310 is mounted. However, it is difficult to identify a systematic input / output (I / O) signal, and it was used only to confirm only a part of timing.

이에 반해 본 발명의 일실시예에 따른 FPGA 프로그램 테스트를 위한 시험방법은 주요 기능에 대한 입출력(I/O) 신호를 타이밍에 따라 모든 신호에 대해 확인이 가능하기 때문에 하드웨어의 한계로 발생할 수 있는 작동오류를 제어할 수 있는 효과가 있게 된다. On the other hand, the test method for the FPGA program test according to the embodiment of the present invention is capable of checking input / output (I / O) signals for main functions on all signals according to the timing, An error can be controlled.

이상의 설명에서는 본 발명의 다양한 실시예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be readily apparent that such substitutions, modifications, and alterations are possible.

100: PC 200: 메인보드
210: 통신모듈 220: 제어용 FPGA
300: 테스트보트 310: 테스트용 FPGA100: PC 200: Motherboard
210: communication module 220: control FPGA
300: Test boat 310: FPGA for testing

Claims

A main board input step for transmitting a simulation input to a main board equipped with a control FPGA via a PC;
A test board input step in which the main board transmits the simulation input to a test board on which the test FPGA is mounted;
A test board output step of transmitting a signal generated by a program at an output pin of the test board to a main board;
A main board outputting step of transmitting a signal generated at an output pin of the test board to the PC, which is transmitted to the main board; And
And comparing and analyzing the output value obtained through simulation using a signal generated at an output pin of the test board transmitted from the PC to detect an error.

The method according to claim 1,
Wherein the mainboard input step allows the user to set a pin map for each input / output pin according to the FPGA to be set and applied to the simulation environment of the PC operating program.

The method of claim 2,
Wherein the operating program of the PC loads the simulation environment setting and the pin map setting and displays the loaded GUI in the GUI.

The method according to claim 1,
In the comparison and analysis step, the operation program of the PC converts the difference between the signal generated at the output pin of the test board, the output value already obtained through the simulation and the signal generated at the output pin of the test board, Wherein the graph is displayed in a graphical form.

The method of claim 4,
Wherein the operation program of the PC provides a report as a result of recording the pin and the timing of the error occurrence point according to the difference between the signal generated at the output pin of the test board and the output value already secured through the simulation. Test method for.

The method of claim 4,
Wherein the operation program of the PC displays the timing of the progress status and provides the test program.

The method according to claim 1,
Wherein the communication between the PC and the main board uses a PCI Express (PCIe) interface or a USB 3.0 interface.