KR20180063355A

KR20180063355A - 산화물 반도체층, 반도체 장치 및 그 제조 방법

Info

Publication number: KR20180063355A
Application number: KR1020187015178A
Authority: KR
Inventors: ？뻬이 야마자끼; 마사유끼 사까꾸라; 아끼하루 미야나가; 마사히로 다까하시; 다꾸야 히로하시; 다까시 시마즈
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2009-10-08
Filing date: 2010-09-13
Publication date: 2018-06-11
Anticipated expiration: 2030-09-13
Also published as: EP3249698A1; JP6158980B2; CN102484139A; TWI607571B; JP6724207B2; JP2025107465A; JP2022019923A; EP2486594A4; JP6503045B2; JP2019096916A; EP2486594B1; KR101877149B1; WO2011043176A1; KR20120093398A; JP2023138636A; TWI464874B; CN102484139B; TW201521207A; US8319218B2; US20130062601A1

Abstract

목적은 바람직하게는 반도체 장치에 사용하는 새로운 구조를 갖는 산화물 반도체층을 제공하는 것이다. 대안으로, 또 다른 목적은 새로운 구조를 갖는 산화물 반도체층을 사용하는 반도체 장치를 제공하는 것이다. 산화물 반도체층은 주로 비정질인 비정질 영역 및 표면 근방에 In₂Ga₂ZnO₇의 결정립을 함유하는 결정 영역을 포함하고, 표면 근방에서 결정립은 c축이 표면에 대하여 거의 수직이 되도록 배향되어 있다. 대안으로, 반도체 장치는 이러한 산화물 반도체층을 사용한다.

Description

산화물 반도체층, 반도체 장치 및 그 제조 방법{OXIDE SEMICONDUCTOR LAYER, SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}

개시하는 본 발명의 기술 분야는 산화물 반도체를 포함하는 반도체층에 관한 것이다. 대안으로, 개시하는 본 발명의 기술 분야는 반도체층을 사용하는 반도체 장치에 관한 것이다.

전계 효과 트랜지스터는 가장 널리 사용되고 있는 반도체 소자 중 하나이다. 전계 효과 트랜지스터에 사용되는 재료는 그 용도에 따라 다양하다. 특히, 규소를 포함하는 반도체 재료가 많이 이용되고 있다.

규소를 사용하는 전계 효과 트랜지스터는 다양한 용도에 요구되는 특성을 만족한다. 예를 들어, 고속 동작이 필요한 집적 회로 등의 용도에는 단결정 규소를 사용함으로써, 집적 회로에 대한 요구가 충족된다. 또한, 표시 장치 등의 대면적을 필요로 하는 대상에 대한 용도에 대해서는 비정질 규소를 사용함으로써 그 대상에 대한 요구를 충족시킬 수 있다.

상술한 바와 같이, 규소는 범용성이 높고, 다양한 용도로 사용할 수 있다. 그러나 최근에는 반도체 재료에 대하여, 범용성과 함께 더욱 높은 성능을 요구하는 경향이 있다. 예를 들어, 대면적 표시 장치의 성능 개선의 관점에서, 스위칭 소자의 고속 동작을 실현하기 위하여, 표시 장치의 대면적화가 용이하고, 비정질 규소보다 높은 성능을 갖는 반도체 재료가 요구되고 있다.

이러한 상황에 있어서, 산화물 반도체를 사용하는 전계 효과 트랜지스터(FET라고도 함)에 관한 기술이 주목받고 있다. 예를 들어, 특허문헌 1에는, 동족(homologous) 화합물 InMO₃(ZnO)_m(M은 In, Fe, Ga, 또는 Al이고, m은 1 이상 50 미만의 정수임)을 사용하는 투명 박막 전계 효과 트랜지스터가 개시되어 있다.

또한, 특허문헌 2에는, In, Ga, 및 Zn을 함유하고, 전자 캐리어 농도가 10¹⁸/㎤ 미만인 비정질 산화물 반도체를 사용하는 전계 효과 트랜지스터가 개시되어 있다. 특허문헌 2에서, 비정질 산화물 반도체의 In:Ga:Zn의 비는 1:1:m(m<6)임을 알아야 한다.

또한, 특허문헌 3에는, 미세결정을 포함하는 비정질 산화물 반도체를 활성층으로 사용하는 전계 효과 트랜지스터가 개시되어 있다.

일본 특허 공개번호 2004-103957 PCT 국제 공개번호 05/088726 일본 특허 공개번호 2006-165529

특허문헌 3에는 결정 상태에서의 조성이 InGaO₃(ZnO)_m(m은 6 미만의 정수)인 개시가 있다. 또한, 특허문헌 3의 실시예 1에는 InGaO₃(ZnO)₄의 경우가 개시되어 있다. 그러나 실제 상황에서는 이러한 산화물 반도체를 사용하는 경우에도 충분한 특성을 얻지 못한다.

상술한 문제점을 감안하여, 반도체 장치에 사용하기 바람직한 새로운 구조를 갖는 산화물 반도체층을 제공하는 데 그 목적이 있다. 대안으로, 새로운 구조를 갖는 산화물 반도체층을 사용하는 반도체 장치를 제공하는 데 또 다른 목적이 있다.

개시하는 본 발명에서는 표면의 근방에 사전설정된 결정 구조를 갖는 산화물 반도체층을 제공한다. 대안으로, 산화물 반도체층을 포함하는 반도체 장치를 제공한다. 사전설정된 결정 구조의 예로서, 전기적 이방성을 갖는 결정 구조가 있다. 대안으로, 불순물의 침입을 억제하는 기능을 갖는 결정 구조가 있다.

산화물 반도체층에서 상술한 결정 구조 외의 영역은 주로 비정질인 것이 바람직하다. "표면의 근방(표면 근방)"은 예를 들어 표면으로부터의 거리(깊이)가 20 ㎚ 이하의 영역을 의미함을 알아야 한다. 또한, "주로"는 예를 들어 50% 이상을 차지하는 상태를 의미한다. 문제점을 해결하는 수단의 예로서, 이하의 내용을 들 수 있다.

개시하는 본 발명의 한 실시형태는 In, Ga, 및 Zn을 함유하는 비정질 산화물 반도체를 주로 함유하는 비정질 영역 및 산화물 반도체층의 표면 근방에 In₂Ga₂ZnO₇의 결정립(crystal grain)을 함유하는 결정 영역을 포함하는 산화물 반도체층이다. 결정립은 c축이 표면에 대하여 거의 수직이 되도록 배향되어 있다. 거의 수직이란 수직 방향으로부터 ±10°내의 상태를 의미함을 알아야 한다.

상술한 바에서, In₂Ga₂ZnO₇의 결정립은 바람직하게는 In을 함유하는 제1 층, In을 함유하지 않는 제2 층, In을 함유하지 않는 제3 층, In을 함유하는 제4 층, 및 In을 함유하지 않는 제5 층의 적층 구조를 갖는다. 또한, In을 함유하는 제1 층 또는 In을 함유하는 제4 층에서 In의 하나의 5s 오비탈은 바람직하게는 인접한 In의 5s 오비탈과 중첩된다.

상술한 비정질 영역에서, Zn 함량(원자%)은 바람직하게는 In 함량 또는 Ga 함량(원자%) 미만이다. 또한, c축 방향의 결정립의 길이(크기)는 바람직하게는 a축 방향 또는 b축 방향의 결정립의 길이(크기)의 5배 미만이다.

개시하는 본 발명의 또 다른 실시형태는 게이트 전극층, 게이트 전극층 위의 게이트 절연층, 게이트 절연층 위의 반도체층, 및 반도체층의 일부와 전기적으로 접속하는 소스 전극층 및 드레인 전극층을 포함하는 반도체 장치이다. 상술한 반도체층을 반도체 장치에 적용한다.

개시하는 본 발명의 또 다른 실시형태는 반도체층, 반도체층 위의 게이트 절연층, 게이트 절연층 위의 게이트 전극층, 및 반도체층의 일부와 전기적으로 접속하는 소스 전극층 및 드레인 전극층을 포함하는 반도체 장치이다. 상술한 산화물 반도체층을 반도체 장치에 적용한다.

상술한 반도체 장치는 바람직하게는 반도체층을 덮는 절연층을 포함한다. 또한, 소스 전극층 또는 드레인 전극층과 반도체층은 반도체층의 상부 표면 또는 하부 면에서 서로 전기적으로 접속한다.

본 명세서 등에서 "위" 및 "아래"와 같은 용어는 바로 위 또는 바로 아래에 한정하지 않음을 알아야 한다. 예를 들어, "게이트 전극층 위의 게이트 절연층"이란 표현은 게이트 전극층과 게이트 절연층 사이에 또 다른 구성 요소를 개재하는 경우를 배제하지 않는다. 또한, "위" 및 "아래"는 설명의 편의를 위해서 사용할 뿐이다. 다르게 언급하지 않는다면, 그 위치를 상호변경하는 경우를 포함한다.

표면 근방에 전기적 이방성을 갖는 결정 구조를 이용하는 산화물 반도체층의 전기적 특성은 그 결정 구조를 이용하지 않는 산화물 반도체층의 전기적 특성과 비교하여 변한다. 예를 들어, 산화물 반도체층의 표면에 평행한 방향의 도전성이 향상되고, 산화물 반도체층의 표면에 수직인 방향의 절연 특성이 향상된다.

또한, 표면 근방으로의 불순물의 침입을 억제하는 기능을 갖는 결정 구조를 이용하는 산화물 반도체층에서, 불순물의 침입은 그 결정 구조를 이용하지 않는 산화물 반도체층과 비교하여 억제된다. 예를 들어, 산화물 반도체에 부정적인 영향을 미치는 물, 수소 등의 침입이 억제된다.

그러므로 개시하는 본 발명의 한 실시형태에 따르면, 우수한 전기적 특성을 갖는 산화물 반도체층이 제공된다. 또한, 신뢰성이 높은 산화물 반도체층이 제공된다.

개시하는 본 발명의 또 다른 실시형태에 따르면, 우수한 특성을 갖는 반도체 장치가 제공된다. 또한, 신뢰성이 높은 반도체 장치가 제공된다.

도 1a 및 1b는 산화물 반도체층의 구조를 도시하는 단면도이다.
도 2는 In₂Ga₂ZnO₇의 결정 구조를 도시하는 도면이다.
도 3a 내지 3c는 산화물 반도체층의 제조 방법을 도시하는 단면도이다.
도 4a 및 4b는 표면 근방의 명시야(bright-field)-TEM 영상이다.
도 5a 및 5b는 표면 근방의 전자 회절 패턴 및 측정 포인트를 나타내는 단면 TEM 영상이다.
도 6a 및 6b는 전자 회절 패턴의 실측 데이터와 시뮬레이션 결과를 비교하는 도면이다.
도 7a 및 7b는 InGaZnO₄의 결정 구조와 In₂Ga₂ZnO₇의 결정 구조를 비교하는 도면이다.
도 8a 및 8b는 HAADF-STEM 영상의 시뮬레이션 결과이다.
도 9는 In₂Ga₂ZnO₇의 결정립의 단면의 HAADF-STEM 영상이다.
도 10은 In₂Ga₂ZnO₇의 결정립의 단면의 HAADF-STEM 영상이다.
도 11a 내지 11d는 표면 에너지 계산에 이용한 결정 구조 및 표면 구조를 도시하는 도면이다.
도 12는 계산 조건의 상세한 내용을 도시한다.
도 13은 표면 에너지의 계산 결과를 도시한다.
도 14a 내지 14c는 In₂Ga₂ZnO₇의 결정립의 형성 메커니즘 및 성장 메커니즘을 도시하는 도면이다.
도 15a 내지 15d는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 16a 내지 16d는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 17a 내지 17d는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 18a 내지 18d는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 19a 내지 19d는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 20a 내지 20d는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 21a 내지 21d는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 22a 내지 22d는 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 23a 및 23b는 표시 장치의 일례를 나타낸다.
도 24a 내지 24d는 각각 표시 장치의 응용을 도시하는 도면이다.

이하에서, 실시형태들은 도면을 사용하여 상세하게 설명한다. 본 발명은 이하의 실시형태들의 기재 내용에 한정되지 않고, 통상의 기술자라면 본 명세서 등에서 개시하는 본 발명의 사상으로부터 벗어나지 않으면서 형태 및 상세한 사항을 다양하게 변경할 수 있음을 알아야 한다. 상이한 실시형태들의 구조는 적절하게 조합하여 실시할 수 있다. 후술하는 본 발명의 구조에서 동일한 부분 또는 유사한 기능을 갖는 부분은 동일한 참조부호로 표기하고, 그 설명은 생략함을 알아야 한다.

(실시형태 1)

본 실시형태에서, 개시하는 본 발명의 한 실시형태에 따른 산화물 반도체층, 그 제조 방법 등은 도 1a 및 1b, 도 2, 도 3a 내지 3c, 도 4a 및 4b, 도 5a 및 5b, 도 6a 및 6b, 도 7a 및 7b, 도 8a 및 8b, 도 9, 도 10, 도 11a 내지 11d, 도 12, 도 13, 및 도 14a 내지 14c를 참조하여 상세하게 설명한다.

<산화물 반도체층의 구조>

우선, 산화물 반도체층의 구조는 도 1a 및 1b와 도 2를 참조하여 설명한다.

도 1a 및 1b는 산화물 반도체층(100)이 기재(base material)(110)가 형성되는 표면에 제공되는 예를 나타낸다. 산화물 반도체층(100)을 지지할 수 있다면 임의의 재료를 기재(110)에 사용할 수 있음을 알아야 한다. 산화물 반도체층(100)은 기재(110)가 형성되는 표면에 제공되는 것에 한정되지 않고, 자립(self-supported)층일 수 있다.

산화물 반도체층(100)은 비정질 산화물 반도체로 주로 형성된 비정질 영역(120) 및 표면 근방에 결정립(130)을 포함하는 결정 영역(140)을 포함한다(도 1a 참조). 결정립(130)은 c축이 산화물 반도체층(100)의 표면에 대하여 거의 수직이 되도록 배향되어 있다. 여기서, "거의 수직"이란 수직 방향으로부터 ±10°내의 상태를 의미한다.

산화물 반도체층(100)을 형성하기 위한 산화물 반도체 재료의 예로서, In-Ga-Zn-O계 산화물 반도체 재료, In-Sn-Zn-O계 산화물 반도체 재료, In-Al-Zn-O계 산화물 반도체 재료, Sn-Ga-Zn-O계 산화물 반도체 재료, Al-Ga-Zn-O계 산화물 반도체 재료, Sn-Al-Zn-O계 산화물 반도체 재료, In-Zn-O계 산화물 반도체 재료, Sn-Zn-O계 산화물 반도체 재료, Al-Zn-O계 산화물 반도체 재료, In-O계 산화물 반도체 재료, Sn-O계 산화물 반도체 재료, 및 Zn-O계 산화물 반도체 재료가 있다.

특히, In-Ga-Zn-O계 산화물 반도체 재료는 무전계 시 충분히 높은 저항을 갖고, 따라서 오프 전류가 충분히 감소할 수 있다. 또한, 높은 전계 효과 이동도에 의해, In-Ga-Zn-O계 산화물 반도체 재료는 반도체 장치에 적합하다.

In-Ga-Zn-O계 산화물 반도체 재료의 일반적인 예로서, InGaO₃(ZnO)_m(m>0)으로 표기되는 재료가 있다. 이러한 표현에 따른 조성은 결정 구조에 기초하고, 상술한 조성을 산화물 반도체 재료 전체로서 한정하지 않음을 알아야 한다. 대안으로, 상술한 바에서, Ga 대신 M을 사용하는, InMO₃(ZnO)_m(m>0)으로 표기된 재료가 제공될 수 있다. 여기서, M은 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등으로부터 선택된 하나 이상의 금속 원소를 나타낸다. In-Ga-Zn-O계 산화물 반도체 재료에서는 M으로서 Ga가 선택되지만, Ga만 사용되는 경우 외에, Ga와 Ni의 조합 또는 Ga와 Fe의 조합과 같이 Ga 외의 상술한 금속 원소가 선택되는 경우를 포함한다. 몇몇의 경우, In-Ga-Zn-O계 산화물 반도체 재료는 M으로서 함유되는 금속 원소 외에 전이 금속 원소 및 그 산화물 등의 불순물을 함유할 수 있다.

비정질 영역(120)은 주로 비정질 산화물 반도체를 함유한다. "주로"는 예를 들어 50% 이상을 차지하는 상태를 의미함을 알아야 한다. 이 경우에는 비정질 산화물 반도체가 체적%(또는 중량%)로 50% 이상을 차지하는 상태이다. 즉, 비정질 산화물 반도체 외에, 비정질 영역(120)은 몇몇의 경우에서 산화물 반도체의 결정을 포함하고, 그 함량의 백분율은 바람직하게는 체적%(또는 중량%)로 50% 미만이다. 개시하는 본 발명의 본질은 결정 영역(140)의 구조라고도 할 수 있으므로, 요구되는 특성을 얻을 수 있다면 비정질 영역(120)의 구조는 상술한 구조에 한정할 필요가 없음을 알아야 한다.

In-Ga-Zn-O계 산화물 반도체 재료를 사용하는 경우, 상술한 비정질 영역(120)의 조성은 바람직하게는 Zn 함량(원자%)이 In 또는 Ga 함량(원자%) 미만이 되도록 설정한다. 이러한 조성을 이용함으로써, 사전설정된 조성의 결정립(130)을 결정 영역(140)에 쉽게 형성한다.

표면 근방의 결정 영역(140)은 산화물 반도체층(100)의 표면에 대하여 거의 수직인 방향으로 c축이 배향되어 결정립(130)을 포함한다(도 1b 참조). 예를 들어, In-Ga-Zn-O계 산화물 반도체 재료를 사용하는 경우, 결정 영역(140)에서 In₂Ga₂ZnO₇의 결정립의 c축은 산화물 반도체층(100)의 표면에 대하여 거의 수직 방향으로 배향되어 있다. "표면의 근방(표면 근방)"은 예를 들어 표면으로부터의 거리(깊이)가 20㎚ 이하의 영역을 의미함을 알아야 한다. 산화물 반도체층(100)의 두께가 커지는 경우는 이에 한정하지 않음을 알아야 한다. 예를 들어, 산화물 반도체층(100)의 두께가 200㎚ 이상인 경우, "표면의 근방(표면 근방)"은 표면으로부터의 거리(깊이)가 산화물 반도체층의 두께의 10% 이하인 영역을 의미한다.

In₂Ga₂ZnO₇의 결정은 In, Ga, 및 Zn 중 임의의 것을 포함하고, a축 및 b축에 평행한 층들의 적층 구조를 갖도록 고려할 수 있다(도 2 참조). 즉, In₂Ga₂ZnO₇의 결정은 In을 함유하는 제1 층, In을 함유하지 않는 제2 층(Ga 또는 Zn을 함유), In을 함유하지 않는 제3 층(Ga 또는 Zn을 함유), In을 함유하는 제4 층, 및 In을 함유하지 않는 제5 층(Ga 또는 Zn을 함유)이 c축 방향으로 적층되어 있는 구조를 갖는다.

In₂Ga₂ZnO₇의 결정의 전기 전도도는 주로 In에 의해 제어되므로, a축 및 b축에 평행한 방향에 관련되어 있는, In을 함유하는 제1 층 및 In을 함유하는 제4 층의 전기적 특성은 바람직하다. 이는, In을 함유하는 제1 층 또는 In을 함유하는 제4 층에서 In의 하나의 5s 오비탈이 인접한 In의 5s 오비탈과 중첩되어 캐리어 경로가 형성되기 때문이다. 한편, 상술한 층에 수직인 방향(즉, c축 방향)에서 절연 특성이 향상된다고 할 수 있다.

이러한 전기적 이방성을 갖는 결정립이 배향되는 경우, 산화물 반도체층(100)의 전기적 특성에 대한 영향도 나타난다. 구체적으로, 예를 들어 산화물 반도체층(100)의 표면과 평행한 방향의 전기적 특성이 향상된다. 이는, In₂Ga₂ZnO₇의 결정립의 c축이 산화물 반도체층(100)의 표면에 대하여 거의 수직인 방향으로 배향되어 있어, 전류가 In₂Ga₂ZnO₇ 결정에서 a축 및 b축에 평행한 방향으로 흐르기 때문이다.

결정 영역(140)은 결정립(130) 외의 결정립을 포함할 수 있음을 알아야 한다. 결정립의 결정 구조는 상술한 구조에 한정되지 않고, 결정 영역(140)은 또 다른 구조의 결정립을 포함할 수 있다. 예를 들어, In-Ga-Zn-O계 산화물 반도체 재료를 사용하는 경우, In₂Ga₂ZnO₇의 결정립 외에 InGaZnO₄의 결정립을 포함할 수 있다. 물론, 결정 영역(140) 전체에 걸쳐 In₂Ga₂ZnO₇의 결정립이 존재하는 경우 더욱 효과적이고 더욱 바람직하다.

c축 방향의 결정립의 길이(크기)는 바람직하게는 a축 방향 또는 b축 방향의 길이(크기)의 5배 미만, 더욱 바람직하게는 3배 미만이다. 이는, 결정 영역(140)의 두께가 지나치게 큰 경우(즉, c축 방향의 결정립(130)의 길이가 지나치게 긴 경우), 산화물 반도체층(100)의 특성이 결정 영역(140)에만 좌우될 수 있고, 원하는 특성을 얻을 수 없는 가능성이 존재하기 때문이다.

상술한 바와 같이, 산화물 반도체층(100)이 표면 근방에 결정 영역(140)을 갖는 경우, 양호한 전기적 특성을 달성할 수 있다. 특히, c축이 산화물 반도체층(100)의 표면에 대하여 거의 수직인 방향으로 배향되어 있는 In₂Ga₂ZnO₇의 결정립을 포함하기 위하여 결정 영역(140)을 형성하는 경우, In₂Ga₂ZnO₇의 결정립의 전기적 특성의 이방성에 의해 우수한 전기적 특성을 실현할 수 있다.

또한, 결정 영역(140)은 비정질 영역(120)보다 안정하므로, 결정 영역(140)이 산화물 반도체층(100)의 표면 근방에 포함되는 경우 비정질 영역(120)으로의 불순물(예를 들어 수분 등)의 침입을 억제할 수 있다. 따라서, 산화물 반도체층(100)의 신뢰성을 향상시킬 수 있다.

<산화물 반도체층의 제조 방법>

다음으로, 산화물 반도체층(100)의 제조 방법은 도 3을 참조하여 설명한다.

나중에 산화물 반도체층(100)이 되는 산화물 반도체층(200)은 <산화물 반도체층의 구조>에서 기술한 산화물 반도체 재료를 사용하여 형성한다. 산화물 반도체층(200)은 아르곤 등의 희가스 분위기 하, 산소 분위기 하, 또는 희가스와 산소의 혼합 분위기 하에서 스퍼터링법 등으로 형성한다(도 3a 참조). 스퍼터링법에서 SiO₂를 2중량% 이상 10중량% 이하 포함하는 타깃을 사용하는 경우, 산화물 반도체층(200)에 SiO_x(x>0)를 포함시켜 산화물 반도체층(200)의 결정화를 억제할 수 있다. 본 방법은 비정질인 산화물 반도체층(200)을 얻고 싶은 경우에 특히 유효하다.

예를 들어, In-Ga-Zn-O계 비정질 산화물 반도체층은 In, Ga 및 Zn을 함유하는 금속 산화물 타깃(예컨대, In:Ga:Zn=1:1:0.5 [원자%], In:Ga:Zn=1:1:1 [원자%], 및 In:Ga:Zn=1:1:2 [원자%]의 조성비를 갖는 타깃)을 사용하여 다음의 조건하에서 산화물 반도체층(200)으로서 얻을 수 있다: 기판과 타깃 사이의 거리는 100㎜이고, 압력은 0.6㎩이고, 직류 전력은 0.5㎾이고, 분위기는 산소 분위기(산소 유량 비율 100%)임. 전원으로서 펄스 직류 전원을 사용하는 경우가 바람직한데, 이는 막 형성 시 발생하는 분말 물질(입자 또는 먼지라고도 함)을 저감할 수 있고, 두께 분포가 균일해질 수 있기 때문임을 알아야 한다.

산화물 반도체층(200)의 두께는 목적 용도 또는 목적 특성에 따라 적절히 설정할 수 있다. 예를 들어, 이는 대략 20㎚ 내지 10㎛일 수 있다.

결정 영역(140)은 산화물 반도체층(200)을 형성한 후의 가열 처리에 의해 형성된다(도 3b 참조). 가열 처리에 의해 산화물 반도체층(200) 내의 H₂, H, OH 등이 제거되므로, 가열 처리는 탈수화 처리 또는 탈수소화 처리라고 할 수 있음을 알아야 한다.

상술한 가열 처리로서, 고온 불활성 가스(질소, 희가스 등)를 사용하는 급속 열 어닐(RTA: Rapid Thermal Anneal) 처리를 이용할 수 있다. 여기서, 가열 처리의 온도는 바람직하게는 500℃ 이상이다. 가열 처리 온도의 상한에 대해서는 본 발명의 본질적인 부분으로부터의 요건은 없지만, 지지체로서 기재(110)를 사용하는 경우에는 가열 처리 온도의 상한은 허용가능한 온도 제한의 범위 내일 필요가 있음을 알아야 한다. 가열 처리의 길이는 바람직하게는 1분 이상 10분 이하이다. 예를 들어, 바람직하게는 650℃로 대략 3분 내지 6분 동안 RTA 처리를 수행한다. RTA 처리를 이용함으로써, 단시간에 가열 처리를 수행할 수 있으므로, 기재(110)에 대한 열의 부정적인 영향을 줄일 수 있다. 즉, 가열 처리 온도의 상한은 가열 처리를 장시간 수행하는 경우와 비교하여 증가할 수 있다. 또한, 표면 근방에 사전설정된 구조의 결정립을 선택적으로 형성할 수 있다.

상술한 가열 처리는 산화물 반도체층(200)을 형성한 후에 수행하는 경우라면 임의의 타이밍에서 수행할 수 있지만, 탈수화 또는 탈수소화를 촉진시키기 위하여 가열 처리는 바람직하게는 산화물 반도체층(200)의 표면에 다른 구성 요소를 형성하기 전에 수행함을 알아야 한다. 또한, 가열 처리는 1회 대신 복수 회 수행할 수 있다.

상술한 가열 처리에서, 처리 분위기 중에 수소(물을 포함함) 등이 함유되지 않는 것이 바람직함을 알아야 한다. 예를 들어, 가열 처리 장치에 도입되는 불활성 가스의 순도를 6N(99.9999%, 즉 불순물 농도 1ppm 이하) 이상, 바람직하게는 7N(99.99999%, 즉 불순물 농도 0.1ppm 이하) 이상으로 설정한다.

상술한 가열 처리에 의해, c축이 산화물 반도체층의 표면에 대하여 거의 수직이 되도록 배향되어 있는 결정립(130)을 포함하는 결정 영역(140) 및 주로 비정질인 비정질 영역(120)를 포함하는 산화물 반도체층(100)이 형성된다(도 3c 참조).

상술한 결정 영역(140)은 막으로의 불순물의 침입을 억제하는 기능이 있지만, 대량의 불순물이 존재하는 경우에는 그 침입을 완전히 억제하는 것이 어려움을 알아야 한다. 그러므로 가능한 한 상술한 가열 처리 후에는 산화물 반도체층(100)을 물, 수소 등에 접촉시키지 않는 것이 중요하다. 이는, 기판을 가열 처리 및 그 후의 온도 감소 공정에서 대기에 노출하지 않는 방식으로 달성할 수 있다. 예를 들어, 가열 처리 및 그 후의 온도 감소 공정을 동일한 분위기에서 수행할 수 있다. 물론, 온도 감소 공정의 분위기는 가열 처리 분위기와 상이할 수 있다. 이 경우, 온도 감소 공정의 분위기는 예를 들어 산소 가스 분위기, N₂O 가스 분위기, 초-건조 에어(노점 -40℃ 이하, 바람직하게는 -60℃ 이하) 등일 수 있다.

<결정립의 성장 메커니즘에 대해서>

In-Ga-Zn-O계 비정질 산화물 반도체층에서 결정립의 성장 메커니즘의 일례는 도 4a 및 4b, 도 5a 및 5b, 도 6a 및 6b, 도 7a 및 7b, 도 8a 및 8b, 도 9, 도 10, 도 11a 내지 11d, 도 12, 도 13, 및 도 14a 내지 14c를 참조하여 설명한다.

우선, In-Ga-Zn-O계 비정질 산화물 반도체층의 표면 근방에 In₂Ga₂ZnO₇의 결정립이 c축 배향되어 있는 상태를 실험 관찰의 결과와 함께 나타낸다.

In-Ga-Zn-O계 비정질 산화물 반도체층으로서, DC 스퍼터링법에 의해 유리 기판 위에 50㎚의 두께로 형성되는 막을 사용한다. 또한, 스퍼터링 타깃으로서, In:Ga:Zn=1:1:0.5 [원자%]의 조성비를 갖는 타깃을 사용하였다. 다른 성막 조건으로서, 직류 전력이 0.5㎾이었고, 성막 압력이 0.6㎩이었고, 성막 분위기는 산소 분위기(산소 유량 비율 100%)이었고, 기판 온도는 실온이었다.

표면 근방에 In₂Ga₂ZnO₇의 결정립이 c축 배향되도록 In-Ga-Zn-O계 비정질 산화물 반도체층을 RTA 처리하였다. 가열 처리 조건으로서, 분위기는 대기압하에서 질소 분위기이었고, 온도는 650℃이었고, 시간은 6분으로 설정하였다.

이러한 방식으로 형성된 샘플의 단면을 관찰하기 위하여, 기계 연마 후, Ar 이온 밀링법(가속 전압: 5㎸)에 의한 두께의 감소 또는 FIB 밀링법(조사 이온: Ga, 가속 전압: 40㎸로 처리 후 5㎸로 처리)에 의한 두께의 감소를 수행했다. Ar 이온 밀링법에는 Gatan, Inc.에서 제조한 PIPS를 사용하였고, FIB 밀링법에는 Hitachi, Ltd.에서 제조한 NB-5000 및 FB-2100을 사용하였음을 알아야 한다.

도 4a 및 4b는 샘플의 표면 근방의 명시야(bright-field)-TEM 영상이다. TEM 영상은 Hitachi, Ltd.에서 제조한 H-9000NAR을 사용하여 가속 전압이 300㎸이었던 조건하에서 관찰되는 영상임을 알아야 한다. 도 4a 및 4b에서, 두께 50㎚의 In-Ga-Zn-O계 산화물 반도체층의 표면 근방에 1㎚ 이상 3㎚ 이하의 폭 및 2㎚ 이상 4㎚ 이하의 깊이를 갖는 결정립을 포함하는 결정 영역이 형성되어 있음을 관찰할 수 있다.

도 5a의 A-1은 샘플의 표면 근방의 단면 TEM 영상이다. 도 5a의 A-2는 단면 TEM 영상의 참조부호 1에 대응하는 전자 회절 패턴이다. 도 5a의 A-3은 단면 TEM 영상의 참조부호 2에 대응하는 전자 회절 패턴이다. 도 5a의 A-4는 단면 TEM 영상의 참조부호 3에 대응하는 전자 회절 패턴이다. 도 5a의 A-5는 단면 TEM 영상의 참조부호 4에 대응하는 전자 회절 패턴이다. 도 5a의 A-6은 단면 TEM 영상의 참조부호 5에 대응하는 전자 회절 패턴이다. 각각의 전자 회절 패턴에는, d값이 0.29㎚ 이상 0.30㎚ 이하인 명확한 스폿이 나타나 있다. 스폿의 방향은 결정의 c축 방향에 대응한다.

도 5b는 c축 방향과 표면의 관계를 나타내는 단면 TEM 영상이다. 도면의 화살표는 각 포인트에서의 결정립의 c축 방향을 나타낸다. 도 5b로부터, c축(<001> 방향)은 표면에 대하여 거의 수직임을 알게 된다. 또한, c축 방향은 표면의 평탄성을 반영함을 알게 된다.

다음으로, 전자 회절 패턴을 상세하게 분석하여 결정립의 결정 구조를 결정하였다. 도 6a의 A-1 내지 A-3은 전자 회절 패턴의 대표적인 실측 데이터를 나타내고, 도 6b의 B-1 내지 B-3은 실측 데이터에 대응하는 시뮬레이션 결과(In₂Ga₂ZnO₇ 결정을 가정함)를 나타낸다. 실측 데이터와 시뮬레이션 결과를 비교함으로써, 결정립의 결정 구조는 In₂Ga₂ZnO₇인 것을 확인할 수 있다.

도 7a 및 7b에서, InGaO₃(ZnO)_m(m은 자연수)의 동족 구조에서 m이 1인 결정 구조(InGaZnO₄)(도 7a 참조)와 In₂Ga₂ZnO₇의 결정 구조(도 7b 참조)의 비교를 나타낸다.

InGaZnO₄의 구조에서, c축(<001> 방향)에 대하여 수직인 In과 O의 층들(InO층들) 사이에 GaO 또는 ZnO의 두 층이 존재한다. 한편, In₂Ga₂ZnO₇의 구조에서, InO층들 사이에 GaO 또는 ZnO의 한 층 또는 두 층이 교대로 반복적으로 존재한다. InGaZnO₄의 c축 방향의 격자 상수는 2.61㎚이고, In₂Ga₂ZnO₇의 격자 상수는 2.95㎚이다.

다음으로, InGaZnO₄의 결정 구조와 In₂Ga₂ZnO₇의 결정 구조의 HAADF(고각도 고리모양 암시야)-STEM 영상의 관찰을 설명한다. 도 8a의 A-1은 InGaZnO₄의 결정 구조의 시뮬레이션 결과를 나타내고, 도 8a의 A-2는 InGaZnO₄의 결정 구조의 HAADF-STEM 영상이다. 도 8b의 B-1은 In₂Ga₂ZnO₇의 결정 구조의 시뮬레이션 결과를 나타내고, 도 8b의 B-2는 In₂Ga₂ZnO₇의 결정 구조의 HAADF-STEM 영상이다. 도 8a의 A-1 및 도 8b의 B-1은 각각 (100)면으로부터 본 결정 구조를 나타냄을 알아야 한다.

HAADF-STEM 영상에서, 원자 번호의 제곱에 비례한 콘트라스트를 얻으므로, 밝은 점일수록 무거운 원자를 나타낸다. 즉, 상술한 4-성분 구조에서, 더 밝은 점은 In 원자를 표현하고, 더 어두운 점은 Ga 원자 또는 Zn 원자를 표현한다. 또한, O 원자는 상술한 원자들보다 질량이 작기 때문에 영상으로는 나타나지 않는다. 따라서, HAADF-STEM 영상은 원자 레벨의 구조가 쉽게 직접적으로 영상화될 수 있다는 점에서 획기적인 관찰 방법이다.

샘플의 표면 근방에서의 In₂Ga₂ZnO₇의 결정립의 단면의 HAADF-STEM 영상을 도 9 및 도 10에 도시한다. 관찰을 위하여, 구면 수차 보정 기능이 있는 쇼트키(Schottky) 전계 방사형 STEM(Hitachi, Ltd.에서 제조한 HD-2700, 구면 수차 Cs: 5㎛ 이하)을 사용하였다. 가속 전압은 200㎸로 설정하였고, 검출 각도는 40mrad 이상 210mrad이하로 설정하였다. 도 9 및 도 10에서, In 원자와 Ga 원자 또는 Zn 원자 간의 세기 차이는 도 8a 및 8b와 달리 명확하지 않다. 이는, 결정립이 미세하기 때문에 충분한 신호 세기를 얻을 수 없다는 사실에 기인하는 것으로 생각된다.

도 9를 상세하게 관찰하면, In을 함유하는 층들의 사이에 Ga 또는 Zn을 함유하는 2층이 존재하는 구조(In을 함유하는 층들의 사이의 거리: 0.89㎚) 및 In을 함유하는 층들의 사이에 Ga 또는 Zn을 포함하는 1층이 존재하는 구조(In을 함유하는 층들의 사이의 거리: 0.62㎚)를 확인할 수 있다. 도 10에서, 더욱 특징적인 구조를 확인할 수 있다. 대부분의 영역에서 최외각 표면층은 In을 함유하지 않는다. 이는, 최외각 표면이 Ga 또는 Zn을 함유하는 층임을 나타낸다. 이는, 결정립의 형성 메커니즘을 이해하는 흥미로운 사실이다.

다음으로, 상술한 관찰 결과를 기초하여, 컴퓨터 시뮬레이션으로, 산화물 반도체층의 표면 근방에서의 결정 핵의 형성 메커니즘 및 결정의 성장 메커니즘을 확인하였다.

결정 성장에 관련된 시드 결정(seed crystal)의 면 방위를 조사하기 위하여, 제1 원리 계산으로 In₂Ga₂ZnO₇(결정의 대칭 특성: P63/MMC), In₂O₃(결정의 대칭 특성: R-3C), Ga₂O₃(결정의 대칭 특성: R-3C), 및 ZnO(결정의 대칭 특성: P63MC)의 표면 에너지를 얻었다. 여기서, 표면 에너지는 벌크 결정으로부터 결정 표면을 잘라낼 때 필요한 단위 면적당 에너지를 의미한다. 즉, 표면 에너지가 클수록 표면 구조는 에너지 면에서 불안정하고, 시드 결정이 발생하기 어렵다고 할 수 있다.

상술한 계산에는 밀도 함수 이론에 기초한 제1 원리 계산 소프트웨어인 CASTEP를 사용한다. 상술한 계산에서, 표면 에너지는 다음의 수학식 (1)로부터 얻는다.

Ga 및 Zn은 주기율표에서 서로 인접하고, 그 원자 반경은 거의 동일하므로, 그 배치는 랜덤하다. 즉, 몇몇 경우에서, Ga가 배치되는 위치에 Zn이 배치되고, Zn이 배치되는 위치에 Ga가 배치된다. 이러한 랜덤 배치를 처리하기 위하여, 가상 결정 근사법을 계산에 이용하였다. 즉, Ga 또는 Zn이 배치되는 위치에 Ga 대 Zn의 조성비는 2:1로 설정하고, Ga가 66.7%이고 Zn이 33.3%의 가상 원자를 배치한다. 더욱 구체적으로, 원자들의 의사 포텐셜(pseudopotential)은 상술한 비율로 혼합하였고, 가상 원자에 할당하였다.

도 11a는 In₂Ga₂ZnO₇의 (001)면의 표면 에너지 계산에 이용한 결정 구조를 나타내고, 도 11b 내지 11d는 표면 에너지 계산에 이용한 표면 구조를 나타낸다. 도 11b는 O가 (001)면에서 최외각 표면에 있는 구조("(001):(Ga,Zn)O"로 표기함)를 나타내고, 도 11c는 In이 (001)면에서 최외각 표면에 있는 구조("(001):In"로 표기함)를 나타내고, 도 11d는 Ga 또는 Zn이 (001)면에서 최외각 표면에 있는 구조 ("(001):Ga,Zn"으로 표기함)를 나타낸다. 도 11b 내지 11d의 격자는 면내 방향의 주기적인 구조의 최소 단위가 되도록 취한다. 그러므로 (001)면의 면내 방향에서의 격자 크기는 표면 구조에 따라 상이하다. 제1 원리 계산에 의한 구조 최적화 후의 구조가 도 11b 내지 11d에 도시되어 있음을 알아야 한다. Ga 또는 Zn은 구조 최적화 전에 (001):Ga,Zn의 최외각 표면에 있지만, O는 구조 최적화에 의해 최외각 표면에 있다.

계산은 다음의 방식, 즉 격자를 포함하는 결정의 가장 안정적인 구조를 얻은 후, 결정 표면을 잘라내고, 고정된 격자를 구비한 원자 배치에 대해서만 구조 최적화를 수행하는 방식으로 수행하였다. 원자가 존재하지 않는 진공 영역의 두께는 1㎚로 설정하였음을 알아야 한다. 계산 조건의 상세한 사항을 도 12에 나타낸다. 표면에 수직인 방향에서 주기성이 없는 것을 고려하여, k점의 수는 1이었다. In₂Ga₂ZnO₇, In₂O₃, Ga₂O₃, 및 ZnO의 (100)면에 대해서도 유사한 계산을 수행하였다.

표면 에너지의 계산 결과를 도 13에 나타낸다. 도 13으로부터, In₂Ga₂ZnO₇의 표면 구조에서 (001):(Ga,Zn)O의 표면 에너지가 가장 작은 것을 발견할 수 있다. In, Ga, 및 Zn은 금속이고, 표면 전하의 존재로 인해 에너지 면에서 불안정하게 된다. 한편, O에 의해 결합이 종결되는 경우, 표면 에너지는 감소할 수 있다.

표면 에너지의 계산 결과로부터, (001):In이 형성되기 어렵다는 점을 쉽게 이해할 수 있다. 이는, 도 10 등의 관찰 결과로부터도 지지할 수 있다.

(001):(Ga,Zn)O의 표면 에너지와 ZnO의 (001)면의 표면 에너지를 비교함으로써, In₂Ga₂ZnO₇의 결정립의 형성 메커니즘 및 성장 메커니즘을 이해할 수 있다. In₂Ga₂ZnO₇의 결정립의 형성 메커니즘 및 성장 메커니즘은 도 14a 내지 14c를 참조하여 간단하게 설명한다.

ZnO의 증기압은 커서 증발되기 쉽다. 따라서, 가열 처리를 수행하면, In-Ga-Zn-O계 비정질 산화물 반도체층의 표면 근방에서 Zn의 조성비는 작아지고, Ga의 조성비는 커진다(도 14a 참조). (001):(Ga,Zn)O의 표면 에너지와 ZnO의 (001)면의 표면 에너지를 비교하면, (001):(Ga,Zn)O의 표면 에너지가 작다. ZnO 및 GaO를 함유하는 층이 표면에 형성되고, ZnO의 양은 그 표면에서 적고, 그러므로 GaO를 함유하는 층이 안정하게 형성된다(도 14b 참조). 따라서, In₂Ga₂ZnO₇의 결정립은 상술한 GaO를 함유하는 층으로부터 성장한다(도 14c 참조). 이는, 도 10에서 최외각 표면이 Ga를 함유하는 층이고 제2 층이 In을 함유하는 층이라고 가정하면 쉽게 이해할 수 있다.

In₂Ga₂ZnO₇의 (001):(Ga,Zn)O의 표면 에너지는 In₂O₃, Ga₂O₃, 및 ZnO의 주요 면의 표면 에너지보다 작음을 알아야 한다. 따라서, 표면 에너지 면에서 판정하는 한, In₂O₃, Ga₂O₃, 및 ZnO는 산화물 반도체층의 표면에서 서로 분리되지 않는다고 할 수 있다.

결정 성장에서, 표면 에너지가 작은 면은 표면 에너지가 큰 면보다 결정립이 더욱 쉽게 형성되는 경향이 있고 결정이 더욱 쉽게 성장하는 경향이 있다. 그러므로 In₂Ga₂ZnO₇의 (001):(Ga,Zn)O는 In₂O₃, Ga₂O₃, ZnO 등과 비교해서 결정화하기 쉽다. 또한, (001):(Ga,Zn)O의 표면 에너지는 In₂Ga₂ZnO₇의 (100)면, (001):In, 및 (001):Ga,Zn의 표면 에너지보다 작다. 따라서, 최외각 표면은 (001):(Ga,Zn)O가 되기 쉽고, c축 배향되기 쉽다.

상술한 바와 같이, 산화물 반도체층의 표면을 가열함으로써, c축 배향되는 In₂Ga₂ZnO₇의 결정립이 표면 근방에 형성 및 성장하는 것을 알 수 있다. 산화물 반도체층은 반도체 장치에 적합한 우수한 전기적 특성을 갖는다. 대안으로, 산화물 반도체층은 반도체 장치에 적합한 높은 신뢰성을 갖는다.

본 실시형태에서 기술한 방법, 구조 등은 다른 실시형태들에서 기술한 임의의 방법, 구조 등과 적절히 조합할 수 있다.

(실시형태 2)

본 실시형태에서, 반도체 장치로서의 트랜지스터 및 그 제조 방법의 일례는 도 15a 내지 15d 및 도 16a 내지 16d를 참조하여 설명한다.

우선, 기판(300) 위에 도전층(302)을 형성한다(도 15a 참조).

절연 표면을 갖는 기판이라면 임의의 기판, 예를 들어 유리 기판을 기판(300)에 사용할 수 있다. 유리 기판은 무알칼리 유리 기판인 것이 바람직하다. 무알칼리 유리 기판의 재료로서, 예를 들어 유리 재료, 예컨대 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 또는 바륨 보로실리케이트 유리가 사용된다. 그 외에, 기판(300)으로서, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등의 절연체를 사용하여 형성한 절연성 기판, 규소 등의 반도체 재료를 사용하여 형성하고, 그 표면을 절연 재료로 덮은 반도체 기판, 또는 금속 혹은 스테인리스강 등의 도전 재료로 사용하여 형성하고, 그 표면을 절연 재료로 덮은 도전성 기판을 사용할 수 있다. 제조 공정의 가열 처리를 견딜 수 있는 한, 플라스틱 기판도 사용할 수 있다.

도전층(302)은 바람직하게는 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 또는 티타늄(Ti) 등의 도전성 재료를 사용하여 형성한다. 형성 방법으로서, 스퍼터링법, 진공증착법, CVD법 등이 있다. 도전층(302)에 알루미늄(또는 구리)을 사용하는 경우, 알루미늄 자체(또는 구리 자체)는 낮은 내열성 및 부식하기 쉬운 경향 등의 단점을 갖기 때문에, 내열성을 갖는 도전성 재료와 조합해서 형성하는 것이 바람직하다.

내열성을 갖는 도전성 재료로서, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 및 스칸듐(Sc)로부터 선택된 원소를 함유하는 금속, 임의의 이러한 원소를 성분으로 함유하는 합금, 임의의 이러한 원소들을 조합한 합금, 임의의 이러한 원소를 성분으로 함유하는 질화물 등을 사용할 수 있다. 도전층(302)은 내열성을 갖는 도전성 재료 및 알루미늄(또는 구리)을 적층함으로써 형성할 수 있다.

도면에 도시하지 않지만, 기판(300)은 베이스층을 구비할 수 있다. 베이스층은 기판(300)로부터의 알칼리 금속(Li, Cs, Na 등), 알칼리 토금속(Ca, Mg 등), 또는 다른 불순물의 확산을 방지하는 기능을 갖는다. 즉, 베이스층을 제공하는 것은 반도체 장치의 신뢰성 향상을 실현할 수 있다. 베이스층은 질화 규소 또는 산화 규소 등의 다양한 절연 재료를 사용하여 단층 구조 또는 적층 구조를 갖도록 형성할 수 있다. 구체적으로, 예를 들어 기판(300) 위에 질화 규소 및 산화 규소가 이러한 순서로 적층되어 있는 구조가 바람직하다. 이는, 질화 규소가 불순물에 대한 높은 블로킹 효과를 갖기 때문이다. 동시에, 질화 규소가 반도체와 접하는 경우, 반도체 소자에 문제가 발생할 가능성이 있고, 따라서 바람직하게는 산화 규소가 반도체와 접하는 재료로서 적용된다.

다음으로, 도전층(302) 위에 레지스트 마스크(304)을 선택적으로 형성하고, 레지스트 마스크(304)을 사용하여 도전층(302)을 선택적으로 에칭함으로써, 게이트 전극으로서 기능하는 도전층(306)을 형성한다(도 15b 참조).

레지스트 마스크(304)는 레지스트 재료의 도포, 포토마스크를 사용한 노광, 및 현상 등의 공정을 통해 형성한다. 레지스트 재료의 도포의 경우, 스핀 코팅법 등의 방법을 적용할 수 있다. 대신, 레지스트 마스크(304)는 액적 토출법, 스크린 인쇄법 등으로 선택적으로 형성할 수 있다. 이 경우, 포토마스크를 사용한 노광, 현상 등의 공정이 불필요하고, 따라서 생산성 향상을 달성할 수 있다. 레지스트 마스크(304)는 도전층(302)을 에칭함으로써 도전층(306)이 형성된 후 제거됨을 알아야 한다.

레지스트 마스크(304)는 멀티-톤 마스크를 사용하여 형성할 수 있다. 여기서, 멀티-톤 마스크는 다단계의 광 세기로 노광할 수 있는 마스크이다. 멀티-톤 마스크 사용함으로써, 1회 노광 및 현상 공정으로 복수의 두께(일반적으로, 두 종류의 두께)를 갖는 레지스트 마스크를 형성할 수 있다. 멀티-톤 마스크를 사용함으로써, 공정 수의 증가를 억제할 수 있다.

상술한 에칭 처리로서, 건식 에칭을 이용할 수 있거나 습식 에칭을 이용할 수 있다. 나중에 형성되는 게이트 절연층 등의 피복성을 개선하고 단절을 방지하기 위하여, 도전층(306)의 단부가 테이퍼 형상이 되도록 에칭을 수행하는 것이 바람직하다. 예를 들어, 단부는 바람직하게는 테이퍼 각도 20°이상 90°미만으로 테이퍼 형상이 된다. 여기서, "테이퍼 각도"는 테이퍼 형상을 갖는 층을 단면 방향에서 관찰할 때 테이퍼 형상이 되는 층의 측면 대 하면에 의해 형성되는 각도를 의미한다.

다음으로, 도전층(306)을 덮기 위하여, 게이트 절연층으로서 기능하는 절연층(308)을 형성한다(도 15c 참조). 절연층(308)은 산화 규소, 산화 질화 규소, 질화 규소, 질화 산화 규소, 산화 알루미늄, 또는 산화 탄탈 등의 재료를 사용하여 형성할 수 있다. 절연층(308)은 이러한 재료로 형성한 막들을 적층함으로써 또한 형성할 수 있다. 이러한 막은 바람직하게는 스퍼터링법 등으로 5㎚ 이상 250㎚ 이하의 두께로 형성한다. 예를 들어, 절연층(308)로서, 스퍼터링법으로 산화 규소막을 100㎚의 두께로 형성할 수 있다.

대안으로, 스퍼터링법과 CVD법(플라즈마 CVD법 등)을 조합하여 적층 구조를 갖는 절연층(308)을 형성할 수 있다. 예를 들어, 절연층(308)의 하부 층(도전층(306)과 접하는 영역)은 플라즈마 CVD법으로 형성하고, 절연층(308)의 상부 층은 스퍼터링법으로 형성할 수 있다. 양호한 공정 피복성을 갖는 막은 플라즈마 CVD법으로 쉽게 형성하므로, 플라즈마 CVD법은 도전층(306) 바로 위에 막을 형성하기 위한 적합한 방법이다. 스퍼터링법을 이용하는 경우, 플라즈마 CVD법을 이용하는 경우에 비해 막의 수소 농도를 저감하는 것이 용이하므로, 스퍼터링법에 의한 막을 반도체층과 접하는 영역에 제공함으로써, 절연층(308)의 수소가 반도체층으로 확산하는 것을 방지할 수 있다. 구체적으로, 산화물 반도체층에서, 수소가 특성에 큰 영향을 미치므로, 이러한 구조를 이용하는 것이 효과적이다.

본 명세서 등에서, 산화 질화물은 질소(원자)보다 산소(원자)를 더욱 함유하는 물질을 의미함을 알아야 한다. 예를 들어 산화 질화 규소는 산소, 질소, 규소, 및 수소를 각각 50 원자% 내지 70 원자%, 0.5 원자% 내지 15 원자%, 25 원자% 내지 35 원자%, 및 0.1 원자% 내지 10 원자%의 범위로 포함하는 물질이다. 또한, 질화 산화물은 산소(원자)보다 질소(원자)를 더욱 함유하는 물질을 의미한다. 예를 들어 질화 산화 규소는 산소, 질소, 규소, 및 수소를 각각 5 원자% 내지 30 원자%, 20 원자% 내지 55 원자%, 25 원자% 내지 35 원자%, 및 10 원자% 내지 25 원자%의 범위로 포함하는 물질이다. 상술한 범위는 러더포드(Rutherford) 후방 산란 분광분석법(RBS) 또는 수소 전방 산란 분광분석법(HFS)을 이용하여 측정함으로써 얻음을 알아야 한다. 또한, 구성 원소의 총 함유 비율은 100 원자%를 초과하지 않는다.

다음으로, 절연층(308)을 덮기 위하여 반도체층(310)을 형성한다(도 15d 참조). 본 실시형태에서는 상술한 실시형태에서 설명한 산화물 반도체층을 반도체층(310)에 적용한다. 산화물 반도체층의 상세한 내용에 대해서는 상술한 실시형태를 참조할 수 있다.

본 실시형태에서는 반도체층(310)이 단층을 사용하여 형성되어 있는 경우를 설명하지만, 반도체층(310)은 적층 구조를 사용하여 형성할 수 있음을 알아야 한다. 예를 들어, 반도체층(310)은 절연층(308) 위에 상이한 조성을 갖는 둘 이상의 산화물 반도체층을 적층함으로써 형성할 수 있다. 대안으로, 반도체층(310)은 각각 상이한 결정성을 갖는 둘 이상의 산화물 반도체층을 적층함으로써 형성할 수 있다.

다음으로, 레지스트 마스크(312)는 반도체층(310) 위에 선택적으로 형성하고, 레지스트 마스크(312)를 사용하여 반도체층(310)을 선택적으로 에칭함으로써, 반도체층(314)을 형성한다(도 16a 참조). 여기서, 레지스트 마스크(312)는 레지스트 마스크(304)와 유사한 방식으로 형성할 수 있다. 레지스트 마스크(312)는 반도체층(310)을 에칭함으로써 반도체층(314)이 형성된 후 제거됨을 알아야 한다.

반도체층(310)을 에칭하기 위하여 이용하는 에칭 방법으로서 습식 에칭 또는 건식 에칭을 이용할 수 있다. 예를 들어, 반도체층(310)의 불필요한 부분은 아세트산, 질산, 및 인산의 혼합액을 사용하여 습식 에칭으로 제거하여, 반도체층(314)을 형성할 수 있다. 상술한 습식 에칭에 사용하는 에천트(에칭액)는 반도체층(310)을 에칭할 수 있는 임의의 용액일 수 있고, 상술한 용액에 한정하지 않음을 알아야 한다.

건식 에칭을 수행하는 경우, 예를 들어 염소를 포함하는 가스 또는 산소가 첨가된 염소를 포함하는 가스를 사용하는 것이 바람직하다. 이는, 염소를 포함하는 가스를 사용함으로써, 도전층 또는 베이스층에 대한 반도체층(310)의 에칭 선택성을 용이하게 얻을 수 있기 때문이다.

건식 에칭을 위해 사용하는 에칭 장치로서, 반응성 이온 에칭법(RIE법)을 이용하는 에칭 장치, 또는 전자 사이클로트론 공명(ECR) 또는 유도 결합 플라즈마(ICP) 등의 고밀도 플라즈마 소스를 사용하는 건식 에칭 장치를 사용할 수 있다. ICP 에칭 장치에 비해 넓은 면적에 걸쳐 균일한 방전을 얻을 수 있는 강화 용량성 결합 플라즈마(ECCP) 모드 에칭 장치를 사용할 수 있다. 이러한 ECCP 모드 에칭 장치는 제10 세대 이후의 기판을 사용하는 경우에도 사용할 수 있다.

다음으로, 절연층(308) 및 반도체층(314)을 덮기 위하여 도전층(316)을 형성한다(도 16b 참조). 도전층(316)은 도전층(302)과 유사한 재료 및 방법을 이용하여 형성할 수 있다. 예를 들어, 도전층(316)은 몰리브덴층 또는 티타늄층의 단층 구조를 갖도록 형성할 수 있다. 대안으로, 도전층(316)은 적층 구조를 갖도록 형성할 수 있고, 예를 들어 알루미늄층 및 티타늄층의 적층 구조를 가질 수 있다. 티타늄층, 알루미늄층, 및 티타늄층이 이러한 순서로 적층되어 있는 3층 구조를 이용할 수 있다. 몰리브덴층, 알루미늄층, 및 몰리브덴층이 이러한 순서로 적층되어 있는 3층 구조를 이용할 수 있다. 또한, 이러한 적층 구조에 사용하는 알루미늄층으로서, 네오디뮴을 함유하는 알루미늄층(Al-Nd층)을 사용할 수 있다. 대안으로, 도전층(316)은 규소를 함유하는 알루미늄층의 단층 구조를 가질 수 있다.

다음으로, 도전층(316) 위에 레지스트 마스크(318) 및 레지스트 마스크(320)를 선택적으로 형성하고, 레지스트 마스크들을 사용하여 도전층(316)을 선택적으로 에칭함으로써, 소스 전극 및 드레인 전극 중 하나로서 기능하는 도전층(322) 및 소스 전극 및 드레인 전극 중 다른 하나로서 기능하는 도전층(324)을 형성한다(도 16c 참조). 여기서, 레지스트 마스크(318 및 320)는 레지스트 마스크(304)와 유사한 방식으로 형성할 수 있다. 레지스트 마스크(318 및 320)는 도전층(316)을 에칭함으로써 도전층(322 및 324)이 형성된 후 제거됨을 알아야 한다.

도전층(316)을 에칭하기 위한 방법으로서, 습식 에칭 또는 건식 에칭 중 하나를 이용할 수 있음을 알아야 한다.

다음으로, 도전층(322), 도전층(324), 반도체층(314) 등을 덮기 위하여 절연층(326)을 형성한다(도 16d 참조). 여기서, 절연층(326)은 소위 층간 절연층의 역할을 한다. 절연층(326)은 산화 규소, 산화 알루미늄, 또는 산화 탄탈 등의 재료를 사용하여 형성할 수 있다. 절연층(326)은 또한 이러한 재료로 형성한 막들을 적층함으로써 또한 형성할 수 있다. 상술한 공정을 통해, 산화물 반도체층을 사용하는 트랜지스터(350)를 완성한다(도 16d 참조).

본 실시형태에서 기술한 바와 같이, 상술한 실시형태에서 기술한 산화물 반도체층을 사용하여 반도체 장치를 제조함으로써, 산화물 반도체층으로의 불순물(예를 들어 수분 등)의 침입을 억제할 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다.

또한, 상술한 실시형태에서 기술한 산화물 반도체층을 사용하여 반도체 장치를 제조함으로써, 양호한 전기적 특성을 갖는 반도체 장치를 제공할 수 있다.

(실시형태 3)

본 실시형태에서, 반도체 장치로서의 트랜지스터 및 그 제조 방법의 또 다른 일례는 도 17a 내지 17d 및 도 18a 내지 18d를 참조하여 설명한다. 본 실시형태에서의 반도체 장치의 제조 방법의 많은 부분은 상술한 실시형태들에서 기술한 것과 공통이므로, 이하에서 공통 부분의 설명은 생략하고, 상이한 부분만 상세하게 설명한다.

우선, 기판(400) 위에 도전층(402)을 형성한다(도 17a 참조). 기판(400), 도전층(402) 등의 상세한 내용은 상술한 실시형태(도 4a 등을 참조한 설명)들을 참조할 수 있다. 기판(400) 위에 베이스층을 형성할 수 있다. 베이스층의 상세한 내용은 상술한 실시형태를 또한 참조할 수 있다.

다음으로, 도전층(402) 위에 레지스트 마스크(404)를 선택적으로 형성하고, 레지스트 마스크(404)를 사용하여 도전층(402)을 선택적으로 에칭함으로써, 게이트 전극으로서 기능하는 도전층(406)을 형성한다(도 17b 참조). 레지스트 마스크(404), 도전층(406), 에칭 등의 상세한 내용은 상술한 실시형태(도 15b 등을 참조한 설명)를 참조할 수 있다.

이어서, 도전층(406)을 덮기 위하여, 게이트 절연층으로서 기능하는 절연층(408)을 형성한다(도 17c 참조). 절연층(408) 등의 상세한 내용은 상술한 실시형태(도 15c 등을 참조한 설명)를 참조할 수 있다.

절연층(408)을 덮기 위하여 도전층(410)을 형성한다(도 17d 참조). 도전층(410)은 도전층(402)과 유사한 재료 및 방법을 이용하여 형성할 수 있다. 즉, 상세한 내용은 상술한 실시형태(도 15a, 도 16b 등을 참조한 설명)를 참조할 수 있다.

다음으로, 도전층(410) 위에 레지스트 마스크(412) 및 레지스트 마스크(414)를 선택적으로 형성하고, 레지스트 마스크들을 사용하여 도전층(410)을 선택적으로 에칭함으로써, 소스 전극 및 드레인 전극 중 하나로서 기능하는 도전층(416) 및 소스 전극 및 드레인 전극 중 다른 하나로서 기능하는 도전층(418)을 형성한다(도 18a 참조). 레지스트 마스크(412 및 414)는 레지스트 마스크(404)와 유사한 방식으로 형성할 수 있다. 도전층(410)을 에칭하기 위한 방법으로서, 습식 에칭 또는 건식 에칭 중 하나를 이용할 수 있다. 즉, 레지스트 마스크 및 에칭의 상세한 내용은 상술한 실시형태(도 15b, 도 16c 등을 참조한 설명)를 참조할 수 있다.

다음으로, 절연층(408), 도전층(416), 도전층(418) 등을 덮기 위하여 반도체층(420)을 형성한다(도 18b 참조). 본 실시형태에서, 상술한 실시형태에서 기술한 산화물 반도체층을 반도체층(420)에 적용한다. 산화물 반도체층의 상세한 내용은 상술한 실시형태를 참조할 수 있다.

다음으로, 반도체층(420) 위에 레지스트 마스크(422)를 선택적으로 형성하고, 반도체층(424)을 형성하기 위하여 레지스트 마스크(422)를 사용하여 반도체층(420)을 선택적으로 에칭한다(도 18c 참조). 레지스트 마스크 및 에칭의 상세한 내용은 상술한 실시형태(도 15b, 도 16a 등을 참조한 설명)를 참조할 수 있다.

이어서, 도전층(416), 도전층(418), 반도체층(424) 등을 덮기 위하여 절연층(426)을 형성한다(도 18d 참조). 여기서, 절연층(426)은 소위 층간 절연층의 역할을 한다. 절연층(426)은 산화 규소, 산화 알루미늄, 또는 산화 탄탈 등의 재료를 사용하여 형성할 수 있다. 절연층(426)은 또한 이러한 재료로 형성한 막들을 적층함으로써 형성할 수 있다. 상술한 공정을 통해, 산화물 반도체층을 사용하는 트랜지스터(450)를 완성한다(도 18d 참조).

(실시형태 4)

본 실시형태에서, 반도체 장치로서의 트랜지스터 및 그 제조 방법의 또 다른 일례는 도 19a 내지 19d 및 도 20a 내지 20d를 참조하여 설명한다. 본 실시형태에서의 반도체 장치의 제조 방법의 많은 부분은 상술한 실시형태들과 공통이고, 그러므로 공통 부분의 설명은 이하에서 생략하고, 상이한 부분만을 상세하게 설명함을 알아야 한다.

우선, 기판(500) 위에 반도체층(502)을 형성한다(도 19a 참조). 반도체층(502) 위에 레지스트 마스크(504)를 선택적으로 형성한 후, 레지스트 마스크(504)를 사용하여 반도체층(502)을 선택적으로 에칭함으로써, 반도체층(506)을 형성한다(도 19b 참조). 본 실시형태에서, 상술한 실시형태에서 기술한 산화물 반도체층을 반도체층(502)으로 적용한다. 산화물 반도체층의 상세한 내용은 상술한 실시형태를 참조할 수 있다. 다른 상세한 내용도 상술한 실시형태들을 참조할 수 있다.

다음으로, 반도체층(506)을 덮기 위하여 도전층(508)을 형성한다(도 19c 참조). 도전층(508) 위에 레지스트 마스크(510) 및 레지스트 마스크(512)를 선택적으로 형성한 후, 레지스트 마스크들을 사용하여 도전층(508)을 선택적으로 에칭하여, 소스 전극 및 드레인 전극 중 하나로서 기능하는 도전층(514) 및 소스 전극 및 드레인 전극 중 다른 하나로서 기능하는 도전층(516)을 형성한다(도 19d 참조). 상세한 내용은 상술한 실시형태들을 참조할 수 있다.

다음으로, 반도체층(506), 도전층(514), 및 도전층(516)을 덮기 위하여 게이트 절연층으로서 기능하는 절연층(518)을 형성한다(도 20a 참조). 이어서, 절연층(518) 위에 도전층(520)을 형성한다(도 20b 참조). 도전층(520) 위에 레지스트 마스크(522)를 선택적으로 형성한 후, 레지스트 마스크(522)를 사용하여 도전층(520)을 선택적으로 에칭함으로써, 게이트 전극으로서 기능하는 도전층(524)을 형성한다(도 20c 참조). 상세한 내용은 상술한 실시형태들을 참조할 수 있다. 상술한 공정을 통해, 산화물 반도체층을 사용하는 트랜지스터(550)를 완성한다(도 20d 참조).

(실시형태 5)

본 실시형태에서, 반도체 장치로서의 트랜지스터 및 그 제조 방법의 또 다른 일례는 도 21a 내지 21d 및 도 22a 내지 22d를 참조하여 설명한다. 본 실시형태에서의 반도체 장치의 제조 공정의 많은 부분은 상술한 실시형태들과 공통이고, 따라서 이하에서 공통 부분의 설명은 생략하고, 상이한 부분만을 상세하게 설명함을 알아야 한다.

우선, 기판(600) 위에 도전층(602)을 형성한다(도 21a 참조). 도전층(602) 위에 레지스트 마스크(604) 및 레지스트 마스크(606)를 선택적으로 형성한 후, 레지스트 마스크들을 사용하여 도전층(602)을 선택적으로 에칭하여, 소스 전극 및 드레인 전극 중 하나로서 기능하는 도전층(608) 및 소스 전극 및 드레인 전극 중 다른 하나로서 기능하는 도전층(610)을 형성한다(도 21b 참조). 상세한 내용은 상술한 실시형태들을 참조할 수 있다.

다음으로, 도전층(608) 및 도전층(610)에 접하는 반도체층(612)을 형성한다(도 21c 참조). 반도체층(612) 위에 레지스트 마스크(614)를 선택적으로 형성한 후, 레지스트 마스크(614)를 사용하여 반도체층(612)을 선택적으로 에칭하여, 반도체층(616)을 형성한다(도 21d 참조). 본 실시형태에서, 상술한 실시형태에서 기술한 산화물 반도체층을 반도체층(612)에 적용한다. 산화물 반도체층의 상세한 내용은 상술한 실시형태를 참조할 수 있다. 다른 상세한 내용도 상술한 실시형태들을 참조할 수 있다.

다음으로, 반도체층(616), 도전층(608), 및 도전층(610)을 덮기 위하여 게이트 절연층으로서 기능하는 절연층(618)을 형성한다(도 22a 참조). 따라서, 절연층(618) 위에 도전층(620)을 형성한다(도 22b 참조). 도전층(620) 위에 레지스트 마스크(622)를 선택적으로 형성한 후, 레지스트 마스크(622)를 사용하여 도전층(620)을 선택적으로 에칭함으로써, 게이트 전극으로서 기능하는 도전층(624)을 형성한다(도 22c 참조). 상세한 내용은 상술한 실시형태들을 참조할 수 있다. 상술한 공정을 통해, 산화물 반도체층을 사용하는 트랜지스터(650)를 완성한다(도 22d 참조).

(실시형태 6)

본 실시형태에서, 상술한 임의의 실시형태에서 기술한 반도체 장치를 사용하는 예로서, 전기 영동 소자를 포함하는 표시 장치의 구조는 도 23a 및 23b를 참조하여 설명한다. 본 실시형태에서는 전기 영동 소자를 포함하는 표시 장치의 예를 설명하지만, 개시하는 본 발명의 한 실시형태에 따른 반도체 장치를 사용할 수 있는 표시 장치는 이에 한정하지 않음을 알아야 한다. 개시하는 본 발명의 한 실시형태에 따른 반도체 장치는 액정 표시 소자 또는 전계발광 소자 등의 다양한 표시 소자를 포함하는 표시 장치에 적용할 수 있다.

도 23a는 표시 장치의 화소의 평면도를 나타내고, 도 23b는 도 23a의 라인 A-B에 따른 단면도를 나타낸다. 도 23a 및 23b에 도시한 표시 장치는 기판(700), 기판(700) 위에 형성된 트랜지스터(702) 및 커패시터(704), 트랜지스터(702) 및 커패시터(704) 위에 형성된 전기 영동 소자(706), 및 전기 영동 소자(706) 위에 형성된 투광성 기판(708)을 포함한다. 전기 영동 소자(706)는 간단함을 위하여 도 23a에 도시하지 않음을 알아야 한다.

트랜지스터(702)는 도전층(710), 도전층(710)을 덮는 절연층(712), 절연층(712) 위에 형성된 반도체층(714), 및 반도체층(714)과 접하는 도전층(716) 및 도전층(718)을 포함한다. 여기서, 도전층(710)은 트랜지스터의 게이트 전극으로서 기능하고, 절연층(712)은 트랜지스터의 게이트 절연층으로서 기능하고, 도전층(716)은 트랜지스터의 제1 단자(소스 단자 및 드레인 단자 중 하나)로서 기능하고, 도전층(718)은 트랜지스터의 제2 단자(소스 단자 및 드레인 단자 중 다른 하나)로서 기능한다. 상세한 내용은 또한 상술한 실시형태들을 참조할 수 있다.

또한, 상술한 바에서 도전층(710)은 게이트선(720)과 전기적으로 접속되어 있고, 도전층(716)은 소스선(722)과 전기적으로 접속되어 있다. 도전층(710)은 게이트선(720)과 통합할 수 있고, 도전층(716)은 소스선(722)과 통합할 수 있다.

커패시터(704)는 도전층(718), 절연층(712), 및 도전층(724)을 포함한다. 커패시터(704)는 화소에 입력되는 신호를 유지하는 기능을 갖는다. 커패시터(704)의 상술한 구성 요소는 트랜지스터의 구성 요소와 함께 형성할 수 있다.

상술한 바에서, 도전층(724)은 커패시터 배선(726)과 전기적으로 접속되어 있다. 도전층(718)은 커패시터의 한 단자로서 기능한다. 절연층(712)은 유전체로서 기능한다. 도전층(724)은 커패시터의 다른 한 단자로서 기능한다. 도전층(724)은 커패시터 배선(726)과 통합할 수 있다.

전기 영동 소자(706)는 화소 전극(728), 공통 전극(730)(대향 전극으로 칭할 수 있음), 및 화소 전극(728)과 공통 전극(730) 사이에 제공되는 대전 입자를 함유하는 층(732)을 포함한다. 대전 입자를 함유하는 층(732)에 함유되는 대전 입자로서, 산화 티타늄 등은 플러스 대전 입자로서 사용할 수 있고, 카본 블랙 등은 마이너스 대전 입자로서 사용할 수 있다. 또한, 도전체, 절연체, 반도체, 자성 재료, 액정 재료, 강유전성 재료, 전계발광 재료, 전기변색 재료, 및 자기 영동 재료로부터 선택된 단일 재료, 또는 임의의 이러한 재료를 사용하여 형성된 복합 재료를 또한 사용할 수 있다.

상술한 바에서, 화소 전극(728)은 트랜지스터(702) 및 커패시터(704)를 덮는 절연층(734) 및 절연층(736)에 제공된 개구부를 통해 도전층(718)과 전기적으로 접속되어 있다. 공통 전극(730)은 또 다른 화소의 공통 전극과 전기적으로 접속되어 있다.

상술한 구조는 대전 입자를 함유하는 층(732)에 인가된 전계를 제어할 수 있고, 대전 입자를 함유하는 층(732)에서 대전 입자의 배치를 제어할 수 있다. 따라서, 표시를 실현할 수 있다. 상술한 구조는 예일 뿐이고, 개시하는 본 발명의 한 실시형태에 따른 반도체 장치를 사용하는 표시 장치는 상술한 구조에 한정하지 않는다.

(실시형태 7)

본 실시형태에서, 상술한 실시형태에서 기술한 표시 장치의 응용은 도 24a 내지 24d의 특정 예를 참조하여 설명한다.

도 24a는 하우징(801), 표시부(802), 조작 버튼(803) 등을 포함하는 휴대 정보 단말기를 도시한다. 상술한 실시형태에서 기술한 표시 장치는 표시부(802)에 적용할 수 있다.

도 24b는 상술한 실시형태에서 기술한 표시 장치를 장착한 e-북 판독기의 예이다. 제1 하우징(811)은 제1 표시부(812) 및 조작 버튼(813)을 포함하고, 제2 하우징(814)은 제2 표시부(815)를 포함한다. 상술한 실시형태에서 기술한 표시 장치는 제1 표시부(812) 또는 제2 표시부(815)에 적용할 수 있다. 또한, 제1 하우징(811) 및 제2 하우징(814)은 지지부(816)에 의해 개폐할 수 있다. 이러한 구조를 이용하면, e-북 판독기는 종이책처럼 취급할 수 있다.

도 24c는 운송수단의 광고용 표시 장치(820)를 나타낸다. 광고 매체가 인쇄된 종이인 경우, 광고물은 손으로 교체하지만, 표시 장치를 사용함으로써 광고 표시를 적은 노동력으로 짧은 시간에 변경할 수 있다. 또한, 표시의 저하 없이 영상을 안정하게 표시할 수 있다.

도 24d는 옥외 광고용 표시 장치(830)를 나타낸다. 표시 장치는 가요성 기판을 사용하여 제조하고, 이를 흔듦으로써 광고 효과를 높일 수 있다.

본 출원은 그 전반적인 내용이 본원에 참조로서 포함되어 있는, 일본특허청에 2009년 10월 8일에 출원한 일본특허 출원번호 2009-234507에 기초한다.

100: 산화물 반도체층; 110: 기재; 120: 비정질 영역; 130: 결정립; 140: 결정 영역; 200: 산화물 반도체층; 300: 기판; 302: 도전층; 304: 레지스트 마스크; 306: 도전층; 308: 절연층; 310: 반도체층; 312: 레지스트 마스크; 314: 반도체층; 316: 도전층; 318: 레지스트 마스크; 320: 레지스트 마스크; 322: 도전층; 324: 도전층; 326: 절연층; 350: 트랜지스터; 400: 기판; 402: 도전층; 404: 레지스트 마스크; 406: 도전층; 408: 절연층; 410: 도전층; 412: 레지스트 마스크; 414: 레지스트 마스크; 416: 도전층; 418: 도전층; 420: 반도체층; 422: 레지스트 마스크; 424: 반도체층; 426: 절연층; 450: 트랜지스터; 500: 기판; 502: 반도체층; 504: 레지스트 마스크; 506: 반도체층; 508: 도전층; 510: 레지스트 마스크; 512: 레지스트 마스크; 514: 도전층; 516: 도전층; 518: 절연층; 520: 도전층; 522: 레지스트 마스크; 524: 도전층; 550: 트랜지스터; 600: 기판; 602: 도전층; 604: 레지스트 마스크; 606: 레지스트 마스크; 608: 도전층; 610: 도전층; 612: 반도체층; 614: 레지스트 마스크; 616: 반도체층; 618: 절연층; 620: 도전층; 622: 레지스트 마스크; 624: 도전층; 650: 트랜지스터; 700: 기판; 702: 트랜지스터; 704: 커패시터; 706: 전기 영동 소자; 708: 기판; 710: 도전층; 712: 절연층; 714: 반도체층; 716: 도전층; 718: 도전층; 720: 게이트선; 722: 소스선; 724: 도전층; 726: 커패시터 배선; 728: 화소 전극; 730: 공통 전극; 732: 대전 입자를 함유하는 층; 734: 절연층; 736: 절연층; 801: 하우징; 802: 표시부; 803: 조작 버튼; 811: 하우징; 812: 표시부; 813: 조작 버튼; 814: 하우징; 815: 표시부; 816: 지지부; 820: 표시 장치; 및 830: 표시 장치.

Claims

반도체 장치로서,
기판;
상기 기판 위의 게이트 전극층;
상기 게이트 전극층 위의 게이트 절연층;
상기 게이트 절연층 위의 제1 산화물 반도체층;
상기 제1 산화물 반도체층 위의 제2 산화물 반도체층; 및
상기 제2 산화물 반도체층에 전기적으로 접속된 소스 전극층 및 드레인 전극층
을 포함하고,
상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층 각각은 In, Ga 및 Zn을 함유하는 산화물 반도체를 포함하고,
상기 제2 산화물 반도체층은 In, Ga 및 Zn을 각각 함유하는 결정들을 포함하고,
상기 결정들 각각에 있어서, c축 방향의 길이가 a축 방향 또는 b축 방향의 길이보다 작고,
상기 결정들은, 상기 결정들의 c축이 상기 제2 산화물 반도체층의 표면에 대하여 거의 수직이 되도록 배향되어 있는, 반도체 장치.
반도체 장치로서,
기판;
상기 기판 위의 제1 산화물 반도체층;
상기 제1 산화물 반도체층 위의 제2 산화물 반도체층;
상기 제2 산화물 반도체층에 전기적으로 접속된 소스 전극층 및 드레인 전극층;
상기 제2 산화물 반도체층, 상기 소스 전극층 및 상기 드레인 전극층 위의 게이트 절연층; 및
상기 게이트 절연층 위의 게이트 전극층
을 포함하고,
상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층 각각은 In, Ga 및 Zn을 함유하는 산화물 반도체를 포함하고,
상기 제2 산화물 반도체층은 In, Ga 및 Zn을 각각 함유하는 결정들을 포함하고,
상기 결정들 각각에 있어서, c축 방향의 길이가 a축 방향 또는 b축 방향의 길이보다 작고,
상기 결정들은, 상기 결정들의 c축이 상기 제2 산화물 반도체층의 표면에 대하여 거의 수직이 되도록 배향되어 있는, 반도체 장치.
제1항 또는 제2항에 있어서, 상기 결정들은 In₂Ga₂ZnO₇의 결정 구조를 포함하는, 반도체 장치.
제1항 또는 제2항에 있어서, 상기 결정들은 InGaZnO₄의 결정 구조를 포함하는, 반도체 장치.
제1항 또는 제2항에 있어서, 상기 결정들은 In₂Ga₂ZnO₇ 및 InGaZnO₄의 혼합 결정 구조를 포함하는, 반도체 장치.
제1항 또는 제2항에 있어서, 상기 제1 산화물 반도체층은 비정질 영역을 포함하는, 반도체 장치.
제6항에 있어서, 상기 비정질 영역에서 Zn 함량은 In 함량 또는 Ga 함량 미만인, 반도체 장치.
제1항 또는 제2항에 있어서, 상기 제2 산화물 반도체층의 두께는 20nm 이하인, 반도체 장치.
제1항에 있어서, 상기 제2 산화물 반도체층을 덮는 절연층을 더 포함하는, 반도체 장치.