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KR20180061386A - 낮은 비저항의 텅스텐 막의 물리 기상 증착을 위한 시스템들 및 방법들 - Google Patents

낮은 비저항의 텅스텐 막의 물리 기상 증착을 위한 시스템들 및 방법들 Download PDF

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KR20180061386A
KR20180061386A KR1020187014430A KR20187014430A KR20180061386A KR 20180061386 A KR20180061386 A KR 20180061386A KR 1020187014430 A KR1020187014430 A KR 1020187014430A KR 20187014430 A KR20187014430 A KR 20187014430A KR 20180061386 A KR20180061386 A KR 20180061386A
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KR
South Korea
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tungsten
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substrate
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processing chamber
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KR1020187014430A
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English (en)
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Inventor
조틸린감 라마린감
탄 엑스. 응구옌
치용 왕
지안신 레이
시안민 탕
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

기판 상에 배치된 배리어 층 상에 내화 금속 층의 층을 스퍼터링하기 위한 시스템들 및 방법들이 본원에서 개시된다. 하나 또는 그 초과의 실시예들에서, 집적 회로의 텅스텐 구조를 스퍼터 증착하는 방법은: 기판을 플라즈마 프로세싱 챔버 내로, 그리고 텅스텐 타겟을 포함하는 스퍼터 타겟 어셈블리에 대향하는 기판 지지부 상으로 이동시키는 단계 ― 텅스텐 타겟은 불순물들로서 존재하는 10 ppm(parts per million) 이하의 탄소 및 10 ppm(parts per million) 이하의 산소를 가짐 ―; 크립톤을 플라즈마 프로세싱 챔버 내로 유동시키는 단계; 및 페디스털에 의해 지지되는 기판의 재료 층 상에 텅스텐 막 층을 스퍼터링에 의해 증착시키기 위해 크립톤을 플라즈마로 여기시키는 단계를 포함한다. 일부 실시예들에서, 타겟 어셈블리는 티타늄 배킹 플레이트, 및 티타늄 배킹 플레이트와 텅스텐 타겟 사이에 배치된 알루미늄 본딩 층을 더 포함한다.

Description

낮은 비저항의 텅스텐 막의 물리 기상 증착을 위한 시스템들 및 방법들
[0001] 본 개시내용의 실시예들은 일반적으로, 기판 프로세싱 시스템들에 관한 것이다.
[0002] 현대적인 집적 회로들의 전기-전도성 상호연결 층들은 일반적으로, 매우 미세한 피치 및 고밀도를 갖는다. 집적 회로의 금속성 상호연결 층을 궁극적으로 형성하는 전구체 금속 막 내의 단일의 작은 결함은, 집적 회로의 동작 무결성을 심각하게 손상시키도록 포지셔닝될 수 있다.
[0003] 집적 회로들의 금속 막들은 통상적으로, 물리 기상 증착(PVD; physical vapor deposition) 또는 화학 기상 증착(CVD; chemical vapor deposition)에 의해 형성된다. 하나의 PVD 접근법은, 예컨대 캘리포니아의 Applied Materials Inc.로부터 입수가능한 Endura® 시스템과 같은 DC 마그네트론 장치를 사용한다. 위에서 언급된 타입의 DC 마그네트론 장치에서, 금속 또는 금속 합금 타겟의 이온 충격(ion bombardment)은 타겟 재료의 원자들 또는 분자들이 기판들 상에 스퍼터링되게 한다.
[0004] PVD 시스템들이 비교적 낮은 결함 밀도들을 갖는 고품질의 금속 막들을 생성할 수 있지만, 본원의 발명자들은, 그러한 시스템들에 의해 달성될 수 있는 비트 라인 소형화의 정도가, 금속 막들의 비저항(resistivity)에 의해 상당한 정도로 결정된다는 것을 관찰하였다.
[0005] 기판 상에 배치된 배리어 층 상에 내화 금속 층의 층을 스퍼터링하기 위한 시스템들 및 방법들이 본원에서 개시된다. 하나 또는 그 초과의 실시예들에서, 집적 회로의 텅스텐 구조를 스퍼터 증착하는 방법은: 기판을 플라즈마 프로세싱 챔버 내로, 그리고 텅스텐 타겟을 포함하는 스퍼터 타겟 어셈블리에 대향하는 기판 지지부 상으로 이동시키는 단계 ― 상기 텅스텐 타겟은 불순물들로서 존재하는 10 ppm(parts per million) 이하의 탄소 및 10 ppm(parts per million) 이하의 산소를 가짐 ―; 크립톤을 플라즈마 프로세싱 챔버 내로 유동시키는 단계; 및 페디스털(pedestal)에 의해 지지되는 기판의 재료 층 상에 텅스텐 막 층을 스퍼터링에 의해 증착시키기 위해 크립톤을 플라즈마로 여기시키는 단계를 포함한다. 일부 실시예들에서, 타겟 어셈블리는 티타늄 배킹 플레이트, 및 티타늄 배킹 플레이트와 텅스텐 타겟 사이에 배치된 알루미늄 본딩 층을 더 포함한다.
[0006] 일부 실시예들에서, 본 개시내용과 일치하는 하나 또는 그 초과의 실시예들에 따른, 플라즈마 프로세싱 챔버 내에서 사용하기 위한 타겟은: 불순물들로서 존재하는 5 ppm(parts per million) 이하의 탄소 및 10 ppm(parts per million) 이하의 산소를 갖는 텅스텐 타겟을 포함하는 스퍼터 타겟 어셈블리를 포함한다.
[0007] 본 개시내용과 일치하는 하나 또는 그 초과의 실시예들에 따라 구성된 플라즈마 프로세싱 챔버는, 불순물들로서 존재하는 10 ppm(parts per million) 이하의 탄소 및 10 ppm(parts per million) 이하의 산소를 갖는 텅스텐 타겟을 포함하는 스퍼터 타겟 어셈블리를 포함하며, 텅스텐 타겟은 프로세싱 구역과 접촉하는 제1 표면 및 제1 표면에 대향하는 제2 표면을 갖는다. 플라즈마 프로세싱 챔버는, 텅스텐 타겟 아래에 배치된, 기판 수용 표면을 갖는 기판 지지부, 텅스텐 타겟에 커플링된 DC 전력 공급부, 기판 지지부에 커플링된 RF 전력 공급부, 및 타겟의 제2 표면 근처에 배치된 마그네트론을 더 포함하며, 마그네트론은, 복수의 자석들을 포함하는 외측 폴(outer pole), 및 복수의 자석들을 포함하는 내측 폴(inner pole)을 포함하며, 외측 폴 및 내측 폴은 폐루프 마그네트론 어셈블리(closed-loop magnetron assembly)를 형성하고, 외측 폴 및 내측 폴 각각은 자기장을 생성한다. 실시예에서, 타겟 어셈블리는 티타늄 배킹 플레이트, 및 티타늄 배킹 플레이트와 텅스텐 타겟 사이에 배치된 알루미늄 본딩 층을 더 포함한다.
[0008] 추가의 실시예들 및 특징들이 이하의 설명에서 부분적으로 기술되고, 부분적으로는 본 명세서의 검토 시에 당업자들에게 자명해지거나, 또는 개시된 실시예들의 실시에 의해 학습될 수 있다. 개시된 실시예들의 특징들 및 장점들은, 본 명세서에서 설명되는 수단들, 조합들, 및 방법들에 의해 실현되고 획득될 수 있다.
[0009] 개시된 실시예들의 특성 및 장점들의 추가의 이해는 본 명세서 및 도면들의 나머지 부분들을 참조하여 인식될 수 있다. 첨부된 도면들은 첨부된 개시내용과 일치하는 단지 예시적인 실시예들을 예시하는 것이며 제한적인 것으로 간주되지 않아야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0010] 도 1a는 본 개시내용의 하나 또는 그 초과의 실시예들에 따른 개선된 특성들을 갖는 DRAM 메모리의 동적 메모리 셀의 회로 다이어그램을 예시한다.
[0011] 도 1b는 도 1a의 DRAM 셀에 적용가능한 게이트 전극 스택을 예시하며, 게이트 전극 스택은 본 개시내용의 하나 또는 그 초과의 실시예들에 따른 낮은 비저항의 텅스텐 박막의 증착에 의해 형성되는 피처(feature)를 포함한다.
[0012] 도 2는 본 개시내용의 하나 또는 그 초과의 실시예들에 따른, 낮은 비저항의 텅스텐 박막의 증착에 의해 기판 상에 피처를 형성하는 방법의 프로세스 다이어그램을 예시한다.
[0013] 도 3은 본 개시내용의 하나 또는 그 초과의 실시예들에 따른, 기판 상의 텅스텐 박막 증착에 의해 형성된 피처를 포함하는 회로 구조들을 형성하기 위한 다수의 챔버들을 갖는 플랫폼 시스템을 예시한다.
[0014] 도 4a는 본 개시내용의 실시예에 따른 플라즈마 프로세싱 챔버의 단면도를 예시한다.
[0015] 도 4b는 본 개시내용의 실시예에 따른 챔버의 등각도를 도시한다.
[0016] 도 5는 본 개시내용의 하나 또는 그 초과의 실시예들에 따른, 낮은 비저항의 텅스텐 박막의 증착에 의해 기판 상에 피처를 형성하는 데 사용하기 위한 마그네트론의 부분의 상면도를 도시한다.
[0017] 도 6은 본 개시내용의 하나 또는 그 초과의 실시예들에 따른, 낮은 비저항의 텅스텐 박막의 증착에 의해 기판 상에 피처를 형성하는 데 사용하기 위한 대체 마그네트론의 부분의 상면도를 도시한다.
[0018] 도 7은 본 개시내용과 일치하는 실시예들에 따른 스퍼터링에 의해 획득된 박막 텅스텐 층의 비저항과 두께 사이의 관계를 도시하는 그래픽적 표현이다.
[0019] 이해를 촉진시키기 위해, 도면들에 대해 공통적인 동일한 엘리먼트들을 가리키기 위해 가능한 경우 동일한 도면부호들이 사용되었다. 도면들은 실척대로 그려지지 않았으며, 명확성을 위해 단순화될 수 있다. 더욱이, 일 실시예의 엘리먼트들 및 피처들은 추가의 언급없이 본 개시내용과 일치하는 다른 실시예들에 유리하게 통합될 수 있다.
[0020] 본 개시내용과 일치하는 실시예들은 일반적으로, 게이트 전극 스택 또는 비트라인 구조들로 구현될 수 있는 박막 내화 금속, 이를테면, 예컨대, 텅스텐으로 형성된 하나 또는 그 초과의 낮은-비저항 피처(low-resistivity feature)들을 포함하는 구조들을 제공하며, 이를 형성하는 방법들 및 장치들을 포함한다. 예로서, 본 개시내용의 실시예들에 따라 형성된 게이트 전극 스택 구조는 메모리 타입 반도체 디바이스, 이를테면, DRAM 타입 집적 회로일 수 있다.
[0021] 이제 도 1a를 참조하면, DRAM 메모리들에서 사용될 수 있는 것과 같은 하나의 트랜지스터 셀의 회로도가 예시된다. 본 개시내용에 따른 수정에 적절한 트랜지스터 메모리 셀의 다른 예는, 2014년 2월 13일에 공개되고 캘리포니아, 산타클라라의 Applied Materials Inc.에 양도된, Cao 등에 의한 미국 특허 출원 공보 제2014/00420151호에 설명되어 있다. 도 1a에 도시된 트랜지스터 메모리 셀은 저장 커패시터(10) 및 선택 트랜지스터(20)를 포함한다. 선택 트랜지스터(20)는 전계 효과 트랜지스터로서 형성되고, 제1 소스/드레인 전극(21) 및 제2 소스/드레인 전극(23)을 가지며, 제1 소스/드레인 전극(21)과 제2 소스/드레인 전극(23) 사이에는 활성 구역(22)이 배열된다. 활성 구역(22) 위에 게이트 절연 층 또는 유전체 층(24) 및 게이트 전극(25)이 있으며, 이들은 함께 플레이트 커패시터(plate capacitor)처럼 동작하며, 제1 소스/드레인 전극(21)과 제2 소스/드레인 전극(23) 사이에 전류 전도성 채널을 형성하거나 또는 차단하기 위해, 활성 구역(22) 내의 전하 밀도에 영향을 미칠 수 있다.
[0022] 선택 트랜지스터(20)의 제2 소스/드레인 전극(23)은 연결 라인(14)을 통해 저장 커패시터(10)의 제1 전극(11)에 연결된다. 차례로, 저장 커패시터(10)의 제2 전극(12)은 커패시터 플레이트(15)에 연결되며, 커패시터 플레이트(15)는 DRAM 메모리 셀 어레인지먼트의 저장 커패시터들에 대해 공통적일 수 있다. 게다가, 전하들 형태로 저장 커패시터(10)에 저장된 정보가 기록되고(written in) 그리고 판독될(read out) 수 있도록 하기 위해, 선택 트랜지스터(20)의 제1 소스/드레인 전극(21)이 비트 라인(16)에 연결된다. 기록 또는 판독 동작은 워드 라인(17)을 통해 제어되며, 워드 라인(17)은 선택 트랜지스터(20)의 게이트 전극(25)에 연결된다. 제1 소스/드레인 전극(21)과 제2 소스/드레인 전극(23) 사이의 활성 구역(22)에서 전류 전도성 채널을 생성하기 위해 전압을 인가함으로써 기록 또는 판독 동작이 발생한다.
[0023] 트렌치 커패시터들, 스택형 커패시터들, 및 평면형(planar) 커패시터들과 같은 상이한 타입들의 커패시터들이 DRAM 타입 메모리 셀들에서 저장 커패시터(10)로서 사용될 수 있다. DRAM 타입 메모리 셀들의 소형화가 증가되고 그리고 트렌치 커패시터의 단면들이 감소됨에 따라, 회로, 예컨대 DRAM 타입 메모리 셀의 MOS 디바이스의 RC 시간 상수(time constant)의 감소가 유리해진다. RC 시간 상수는, 저항기를 통해 커패시터를 완전 충전(full charge) 퍼센티지까지 충전시키거나 또는 커패시터를 초기 전압의 프랙션(fraction)까지 방전시키는 것과 연관된 시간이다. RC 시간 상수는 회로 저항과 회로 커패시턴스의 곱과 동일하다. 게이트 전극은 회로 저항에 대한 하나의 원인 제공자(contributor)이다. 따라서, DRAM 타입 메모리 셀의 MOS 디바이스의 RC 시간 상수를 감소시키는 하나의 방식은 게이트 전극의 저항을 감소시키는 것일 수 있다.
[0024] 도 1b는 도 1a의 선택 트랜지스터(20)와 같은, DRAM 타입 메모리 셀에서 사용될 수 있는 MOS 디바이스(20B)의 게이트 전극 스택(25B)의 실시예를 예시한다. MOS 디바이스(20B)와 같은 반도체 디바이스가 기판(30) 상에 형성된다. 기판은 실리콘, 게르마늄 등과 같은 임의의 타입의 반도체 재료로 형성될 수 있다. MOS 디바이스(20B)는 기판(30) 상에 소스 및 드레인 구역들(21B 및 23B)을 포함한다. 소스 및 드레인 구역들(21B 및 23B)은 종래의 도핑 기법들을 사용하여 기판(30)을 도핑함으로써 형성될 수 있다. 게이트 전극 스택(25B) 아래의 영역은 기판(30)의 경도핑된 구역(22B)일 수 있으며, 여기서 도펀트는 소스 및 드레인 구역들(21B 및 23B)을 형성하기 위해 사용되는 도펀트와는 상이한 전도성을 갖는다. 부가적으로, 얕은 트렌치 분리 구역(shallow trench isolation region)들(32)이 또한 기판(30) 상에 형성될 수 있다.
[0025] 게이트 전극 스택(25B)은 소스 및 드레인 구역들(21B 및 23B) 사이에 형성된다. 게이트 유전체 층(24B)이 경도핑된 구역(22B) 위의 기판 영역 상에 형성될 수 있다. 게이트 유전체 층은, 게이트를 기판(30)으로부터 절연시키기 위해, 하이-k 유전체 재료들을 포함한 다양한 유전체 재료들로 제조될 수 있다.
[0026] 전도성 막 층(26)이 게이트 유전체 층(24B) 상에 형성되어 게이트 전극 스택(25B)의 부분을 형성한다. 전도성 막 층(26)은 폴리실리콘, 또는 게이트 전극 스택들을 위해 사용되는 다른 타입들의 전도성 막들일 수 있다. 실시예에서, 게이트 전극 스택(25B)은 전도성 막 층(26B) 상에 내화 금속 질화물 막 층(27B)을 더 포함한다. 내화 금속 질화물 막들은 티타늄 질화물(TiN), 텅스텐 질화물(WN)뿐만 아니라, 몇 개만 예를 들자면, 지르코늄, 하프늄, 탄탈룸, 바나듐, 크롬과 같은 다른 내화 금속들의 질화물들을 포함할 수 있다. 내화 금속 막 층은 대략 50 옹스트롬(Å) 내지 대략 150 Å의 두께를 가질 수 있다. 일 실시예에서, 내화 금속 막 층 두께는 대략 100 Å이다.
[0027] 일 실시예에서, 실리콘-함유 막 층(28B)이 내화 금속 질화물 막 층(27B) 상에 형성된다. 실리콘-함유 막은, 다양한 기법들, 이를테면, PVD, CVD, 및 ALD 기법들을 사용하여 증착되는 실리콘 박막일 수 있다. 실리콘-함유 막 층은 붕소와 같은 도펀트를 포함할 수 있다. 일 실시예에서, 실리콘-함유 막 층은 텅스텐 실리사이드 막일 수 있다. 실리콘-함유 막 층은 대략 10 Å 내지 30 Å, 이를테면, 20 Å의 두께를 가질 수 있다. 다른 실시예들에서, 도 1b에 도시된 실리콘-함유 막 층(28B)은 생략된다.
[0028] 게이트 전극 스택(25B)은 또한, 실리콘-함유 막 층(28B) 상에, 또는 생략되는 경우에는, 내화 금속 질화물 막 층(27B) 상에 텅스텐 막 층(29B)을 포함한다. 텅스텐은 알파 상(alpha phase) 또는 베타 상(beta phase)일 수 있다. 일 실시예에서, 텅스텐 막 층(29B)은 알파 상으로 형성될 수 있으며, 이는 텅스텐의 저항을 감소시키는 것을 돕는다. 텅스텐 막 층은 대략 200 Å 내지 대략 500 Å의 두께를 가질 수 있다. 일부 실시예들에서, 텅스텐 막 층은 대략 200 Å 내지 대략 300 Å의 두께를 갖는다. 일 실시예에서, 텅스텐 막 층은, 200 Å의 두께에서 10 μohms-cm 미만의 비저항을 갖고, 250 Å의 두께에서 9 μohms-cm 미만의 비저항을 갖고, 그리고 300 Å의 두께에서 대략 8.5 μohms-cm의 비저항을 갖는다.
[0029] 폴리실리콘 상의 WN 또는 WSiN으로 형성되는 게이트 전극 스택은, 증착 동안 또는 증착 후에 폴리실리콘과 반응하여, 금속 층들과 폴리실리콘 사이에 절연 층을 형성할 수 있다. 절연 층은 특히, 후속하는 고온 프로세싱 동안 형성하기 쉬울 수 있다. 부가적으로, WN 증착 동안, 사용되는 반응성 질소 플라즈마가 폴리실리콘 또는 폴리실리콘 상의 자연 산화물과 반응하여, 절연 층의 하나의 타입인 실리콘 질화물(SiN)을 형성할 수 있다. 부가적으로, 폴리 게이트 스택 상의 W/AN/Ti의 경우, Ti는 매우 반응적이며 폴리실리콘 상에 산화물을 게터링(getter)하여, 후속하는 열적 프로세싱 동안 TiSiN 또는 TiOxNy를 형성한다. 텅스텐 막 층(29B)과 내화 금속 질화물 막 층(27B) 사이에 실리콘-함유 막 층(28B)을 개재하는 것은 다른 타입들의 게이트 전극 스택들에 대한 이러한 결점들을 극복하는데 도움이 될 수 있다.
[0030] 도 2는, 본원의 실시예에서 설명되는 바와 같이, 게이트 전극 스택을 형성하기 위한 프로세스(200)를 예시하는 흐름도를 도시한다. 프로세스(200)는 시작 블록(202)에서 시작된다. 프로세스(200)는, 블록(204)에서 도시되는 바와 같이, 10 ppm(parts per million) 미만의 탄소(C) 및 10 ppm 미만의 산소(O2)를 불순물들로서 갖는 텅스텐 타겟을 갖는 스퍼터 타겟 어셈블리를 포함하는 플라즈마 프로세싱 챔버를 제공하는 것을 포함할 수 있다. 플라즈마 프로세싱 챔버 내의 O2 및 C 오염물들의 소스로서의 텅스텐 타겟의 기여를 최소화함으로써, 본 발명자들은, 타겟 재료의 스퍼터링에 의해 유도되는 텅스텐 막의 비저항에 대한 불순물 산란의 해로운 영향이 상당히 감소될 수 있다는 것을 이론화한다.
[0031] 실시예들에서, 텅스텐 타겟의 밀도는 대략 19 내지 대략 19.30 g/cm3이고, 텅스텐 타겟의 두께는 대략 500 Å 초과이고, 텅스텐 타겟의 비저항은 대략 8.75 내지 대략 9.0 μohms-cm이다. 실시예들에서, 텅스텐 타겟의 상대적 밀도(즉, 순수 텅스텐의 이상적인 밀도와 비교하여)는 대략 99.15 내지 99.85%이며, 실시예에서, 텅스텐 타겟의 상대적 밀도는 대략 99.70 내지 대략 99.80%이다.
[0032] 프로세스(200)는 또한, 블록(206)에서와 같이, 프로세싱 챔버 내에 기판을 포지셔닝하는 것을 포함할 수 있으며, 기판은 소스 및 드레인 구역, 소스 및 드레인 구역들 사이의 게이트 유전체 층, 및 게이트 유전체 층 상의 전도성 막 층을 포함한다. 블록(206)에서와 같이, 내화 금속 질화물 막 층 또는 내화 금속 실리사이드가 전도성 막 층 상에 형성될 수 있다. 일부 실시예들에서, 기판은, 실리콘-함유 막 층이 상부에 형성되는 내화 금속 질화물 막 층을 포함한다. 프로세스(200)는, 블록(208)에서와 같이, 플라즈마 프로세싱 챔버 내로 크립톤 가스(Kr)를 유동시키는 것, 블록(210)에서와 같이, Kr을 여기시켜 플라즈마를 생성하는 것, 및 블록(212)에서와 같이, 텅스텐 타겟 재료의 스퍼터 증착에 의해, 300 Å 미만의 두께를 갖는 텅스텐의 박막을 증착하는 것을 더 포함한다.
[0033] 프로세스(200)의 실시예에서, 대략 일 더즌(dozen)의 sccm(standard cubic centimeters/minute)의 레이트로 대략 수 밀리토르(mTorr)의 압력으로 유지되는 플라즈마 프로세싱 챔버 내로 Kr이 유동되고, DC 전력이 타겟에 인가되고, RF 바이어스 전력이 기판에 인가되어, 대략 22.30 초 후에 대략 150-500 Å의 두께를 갖는 텅스텐 층이 달성된다.
[0034] 일부 실시예들에서, 내화 금속 질화물 및/또는 내화 금속 실리사이드 막 층(들), 실리콘-함유 막 층(들), 및 텅스텐 막 층의 형성물은, 이를테면, 도 3에 예시되고 아래에서 설명되는 바와 같은 프로세싱 시스템(300)에서, 인-시튜(in-situ)로 형성된다. 다른 실시예에서, 막들은 별개의 프로세싱 시스템들에서 형성되며, 여기서, 막 층들 중 일부 막 층들의 형성 사이에서 진공 파괴가 발생한다. 다시 말해, 다양한 막 층들의 형성물은 엑스-시튜(ex-situ)로 형성될 수 있다. 예컨대, 실리콘-함유 막은 텅스텐 막 층과는 상이한 프로세싱 시스템에서 형성될 수 있다. 따라서, 실리콘-함유 막은 산소에 노출되어 실리콘-함유 층 상에 SiO2와 같은 자연 산화물 층을 형성할 수 있다. 일 실시예에서, 텅스텐 막 층의 형성 전에, 자연 산화물 막이 제거되고 실리콘-함유 층이 세정된다.
[0035] 예컨대, 도 1b에 도시된 게이트 전극 스택과 같은, 본 개시내용과 일치하는 실시예들에 따른 낮은 비저항의 텅스텐 박막들을 활용하는 회로 구조들의 형성은, 도 3에 예시된 클러스터 툴(300)과 같은 프로세싱 시스템에서 수행될 수 있다. 클러스터 툴(300)은 듀얼 버퍼 챔버, 다중 프로세스 챔버 반도체 프로세싱 툴 또는 듀얼 버퍼 챔버 클러스터 툴일 수 있다. 클러스터 툴(300)은, 캘리포니아, 산타클라라에 소재하는 Applied Materials, Inc.로부터 입수가능한, 다양한 챔버들이 부착되어 있는 Endura® 플랫폼일 수 있다. 클러스터 툴(300)에는, 기판들을 핸들링하고 그리고 반도체 팹(semiconductor fab)의 하나의 영역으로부터 다른 영역으로 기판들을 이송하기 위한 하나 또는 그 초과의 FOUP들(332)을 갖는 팩토리 인터페이스(FI; factory interface)(330)가 부착될 수 있다. FI(330)는 프로세싱 시퀀스를 시작하기 위해 FOUP들(332)로부터 기판들(358)을 제거한다. 클러스터 툴(300)은, 다각형 구조(344) 내에 배치된, 제1 버퍼 챔버(346) 및 제2 버퍼 챔버(350) 그리고 제1 기판 이송 위치(314) 및 제2 기판 이송 위치(316)를 갖는다. 제1 버퍼 챔버(346)는 저품질 진공 버퍼일 수 있고, 그리고 제2 버퍼 챔버(350)는 고품질 진공일 수 있다. 기판 이송 위치들은 챔버일 수 있다.
[0036] 제1 로드 록 챔버(326) 및 제2 로드 록 챔버(328)는 다각형 구조(344)의 일 측부(side) 상에 배치될 수 있다. 제1 탈가스 챔버(degas chamber)(318) 및 제2 탈가스 챔버(320)는, 일반적으로 다각형 구조의 대향 측부들 상에 그리고 제1 로드 록 챔버(326) 및 제2 로드 록 챔버(328) 근처에 배치될 수 있다. 제1 쌍의 프로세스 챔버들(302 및 304)은, 일반적으로 다각형 구조(344)의 대향 측부들 상에 그리고 제1 탈가스 챔버(318), 제2 탈가스 챔버(320) 및 제1 버퍼 챔버(346)와 같은 챔버들 근처에 배치될 수 있다. 제1 쌍의 프로세스 챔버(302 및 304)는, 캘리포니아, 산타클라라에 소재하는 Applied Materials, Inc.로부터 입수가능한, 기판 상에 텅스텐 막을 형성하기 위한 Versa™ W PVD 챔버일 수 있다. 제2 쌍의 프로세스 챔버들(306 및 308)은, 일반적으로 다각형 구조(344)의 대향 측부들 상에 그리고 버퍼 챔버(350) 근처에 배치될 수 있다. 제2 쌍의 프로세스 챔버들은, 캘리포니아, 산타클라라에 소재하는 Applied Materials, Inc.로부터 또한 입수가능한 Extensa™ TTN PVD 챔버일 수 있다. 제3 쌍의 프로세스 챔버들(310 및 312)은, 일반적으로 다각형 구조(344)의 대향 측부들 상에 그리고 제2 쌍의 프로세스 챔버들(306, 308) 및 제2 버퍼 챔버(350) 근처에 배치될 수 있다. 제3 쌍의 프로세스 챔버들은, 캘리포니아, 산타클라라에 소재하는 Applied Materials, Inc.로부터 또한 입수가능한, 실리콘-함유 층, 이를테면, WSix를 증착하기 위한 챔버들일 수 있다.
[0037] 프로세스 및 로드 록 챔버들은, 복수의 슬릿 밸브들(도시되지 않음)에 의해 제1 버퍼 챔버(346) 및 제2 버퍼 챔버(350)로부터 선택적으로 격리되어, 제1 및 제2 환경(environment)(374 및 376)을 각각 생성할 수 있다. 다각형 구조(344)는, 제1 버퍼 챔버(346)와 제2 버퍼 챔버(350)를 분리시키는 중앙 벽(342)을 갖는다. 중앙 벽(342)은 제1 버퍼 챔버(346)와 제2 버퍼 챔버(350)를 분리시킨다. 기판 이송 위치들(314 및 316)은 중앙 벽(342)을 통한 제1 버퍼 챔버(346) 및 제2 버퍼 챔버(350)로의 개별적인 통로를 제공한다. 기판 이송 위치들(314 및 316)은, 복수의 슬릿 밸브들(도시되지 않음)에 의해, 인접하는 제1 버퍼 챔버(346) 및 제2 버퍼 챔버(350)로부터 선택적으로 격리된다. 예컨대, 하나의 슬릿 밸브가 제1 버퍼 챔버(346)와 제1 기판 이송 위치(314) 사이에 제공될 수 있고, 하나의 추가의 슬릿 밸브가 제1 기판 이송 위치(314)와 제2 버퍼 챔버(350) 사이에 제공될 수 있으며, 하나의 슬릿 밸브가 제1 버퍼 챔버(346)와 제2 기판 이송 위치(316) 사이에 제공될 수 있고, 하나의 슬릿 밸브가 제2 버퍼 챔버(350)와 제2 기판 이송 위치(316) 사이에 제공될 수 있다. 슬릿 밸브들의 사용은 각각의 챔버 내의 압력이 개별적으로 제어되는 것을 가능하게 한다. 제1 기판 이송 위치(314) 및 제2 기판 이송 위치(316) 각각은 부가적으로, 각각의 위치에서 대응하는 기판을 지지하기 위한 기판 페디스털(도시되지 않음)을 각각 가질 수 있다.
[0038] 제1 버퍼 챔버(346)는 제1 로드 록 챔버(326), 제2 로드 록 챔버(328), 제1 탈가스 챔버(318), 제2 탈가스 챔버(320), 제1 프로세스 챔버(302), 제2 프로세스 챔버(304), 제1 기판 이송 위치(314) 및 제2 기판 이송 위치(316)에 의해 둘러싸인다. 제1 및 제2 프로세스 챔버들(302 및 304), 제1 및 제2 탈가스 챔버들(318 및 320), 및 로드 록 챔버들(326 및 328)의 각각은 슬릿 밸브(도시되지 않음)에 의해 제1 버퍼 챔버(346)로부터 선택적으로 격리된다. 제1 버퍼 챔버(346) 내에는, 제1 로봇식 기판 이송 메커니즘(robotic substrate transport mechanism)(348), 예컨대 다중-블레이드 로봇(multi-blade robot)이 로케이팅된다. 다른 타입들의 이송 메커니즘들로 대체될 수 있다. 도시된 제1 로봇식 기판 이송 메커니즘(348)은 기판들(358) 중 하나 또는 그 초과를 지지하는 기판 이송 블레이드들(360)을 가질 수 있다. 기판 이송 블레이드들(360)은, 기판들(358)을, 제1 버퍼 챔버(346)를 둘러싸는 챔버들로 그리고 그 챔버들로부터 개별적으로 운반하기 위해 제1 로봇식 기판 이송 메커니즘(348)에 의해 사용된다.
[0039] 제2 버퍼 챔버(350)는 프로세스 챔버들(306, 308, 310 및 312), 및 제1 및 제2 기판 이송 위치들(314 및 316)에 의해 둘러싸인다. 제2 버퍼 챔버(350) 내에는, 제2 로봇식 기판 이송 메커니즘(352), 예컨대 다중-블레이드 로봇이 로케이팅된다. 다른 타입들의 이송 메커니즘들로 대체될 수 있다. 도시된 제2 로봇식 기판 이송 메커니즘(352)은 기판들(358) 중 하나 또는 그 초과를 지지하는 기판 이송 블레이드들(360)을 가질 수 있다. 기판 이송 블레이드(360)는, 개별 기판들을, 제2 버퍼 챔버(350)를 둘러싸는 챔버들로 그리고 그 챔버들로부터 운반하기 위해 제2 로봇식 기판 이송 메커니즘(352)에 의해 사용된다.
[0040] 버퍼 챔버들(346, 350)은 제1 및 제2 버퍼 챔버들(346, 350)의 환경들을 진공배기(evacuating)할 수 있는 터보 분자 펌프와 같은 펌핑 메커니즘(도시되지 않음)에 연결된 진공 포트들을 가질 수 있다. 진공 포트들의 구성 및 위치는 개별적인 시스템들에 대한 디자인 기준들에 따라 변화될 수 있다.
[0041] 기판 프로세싱은, 예컨대, 제1 버퍼 챔버(346) 및 제2 버퍼 챔버(350)가 펌핑 메커니즘에 의해 진공 상태로 펌핑 다운되는(pumped down) 것으로 시작될 수 있다. 제1 로봇식 기판 이송 메커니즘(348)은 로드 록 챔버들 중 하나(예컨대, 326)로부터 기판(358)을 회수(retrieve)하여, 그 기판을 프로세싱의 제1 스테이지, 예컨대 제1 탈가스 챔버(318)로 운반하며, 제1 탈가스 챔버(318)는 후속 프로세싱을 위한 준비로, 상부에 형성된 구조들을 포함하는 기판(358)을 탈가스(degas)시키는 데 사용될 수 있다. 예컨대, 게이트 전극 스택(25B)의 전도성 막 층(26)을 포함하는 기판(30)은 게이트 전극의 나머지 층들을 형성하기 전에 탈가스될 수 있다.
[0042] 프로세싱의 다음 스테이지에서, 기판은, 블록(206)에 의해 예시되는 프로세스에 따라 포지셔닝된 기판의 하나 또는 그 초과의 층들을 제조하기 위해, 프로세스 챔버들(306, 308) 중 임의의 챔버로 운반될 수 있다. 일단 제1 로봇식 기판 이송 메커니즘(348)이 기판을 더 이상 운반하지 않으면, 제1 로봇식 기판 이송 메커니즘(348)은 버퍼 챔버(346)를 둘러싸는 다른 챔버들 내의 기판들을 처리(tend)할 수 있다. 일단 기판이 프로세싱되고 그리고 PVD 스테이지가 기판 상에 재료를 증착하면, 기판은 이어서 프로세싱의 제2 스테이지로 이동될 수 있는 식이다. 예컨대, 기판은 이어서, 위에서 설명된 바와 같은 프로세스(206)를 수행하기 위해, 프로세싱 챔버들(310, 312) 중 임의의 챔버로 이동될 수 있다.
[0043] 프로세싱 챔버가 제2 버퍼 챔버(350) 근처에 로케이팅되면, 기판은 기판 이송 위치들 중 하나(예컨대, 제1 기판 이송 위치(314))로 이송될 수 있다. 버퍼 챔버(346)와 제1 기판 이송 위치(314)를 분리하는 슬릿 밸브가 개방된다. 제1 로봇식 기판 이송 메커니즘(348)은 기판을 제1 기판 이송 위치(314)로 이송한다. 제1 로봇식 기판 이송 메커니즘(348)에 연결된 기판 이송 블레이드(360)가 제1 기판 이송 위치(314)로부터 제거되어, 기판을 페디스털 상에 남긴다. 제1 버퍼 챔버(346)와 제1 기판 이송 위치(314)를 분리하는 슬릿 밸브가 폐쇄된 후에, 제2 버퍼 챔버(350)와 제1 기판 이송 위치(314)를 분리하는 제2 슬릿 밸브가 개방되어, 제2 로봇식 기판 이송 메커니즘(352)에 연결된 기판 이송 블레이드(360)가 기판을 회수(retrieve)하기 위해 제1 기판 이송 위치(314) 내로 삽입되는 것을 가능하게 한다. 일단 기판이 제2 버퍼 챔버(350) 내부에 있게 되면, 제2 슬릿 밸브가 폐쇄되며, 제2 로봇식 기판 이송 메커니즘(352)은 제2 버퍼 챔버(350) 및 제2 로봇식 기판 이송 메커니즘(352)에 의해 서비스되는 적절한 프로세싱 챔버 또는 챔버들의 시퀀스로 기판을 자유롭게 이동시킨다.
[0044] 기판 프로세싱이 종결된 후에, 기판은, 기판 이송 위치를 통해 기판을 다시(back) 적절하게 이동시키는, FI(330) 상의 FOUP들(332) 중 하나 내로 로딩된다.
[0045] 위에서 설명된 바와 같이 블록(212)에 의해 예시된 프로세스 동안, 텅스텐 막은 다양한 방법들을 사용하여 형성될 수 있다. 프로세스를 예시하기 위해 도 4a-7에 대한 참조가 사용될 수 있다. 일 실시예에서, 텅스텐 막을 형성하기 위한 방법은, 타겟 어셈블리(132)에 커플링된 직류(DC) 전력 공급부(182)를 사용하여 플라즈마 프로세싱 챔버(예컨대, 챔버(100))의 프로세싱 구역(110)에서 플라즈마를 형성하는 단계를 포함하며, 타겟 어셈블리(132)는 챔버(100) 내에 텅스텐 타겟(타겟(132A)), 알루미늄 본딩 층(132B), 및 티타늄 배킹 플레이트(132C)를 포함한다. 텅스텐 타겟(132A)은 챔버(100)의 프로세싱 구역(110)과 접촉하는 제1 표면(133) 및 제1 표면(133)에 대향하는 제2 표면(135)을 갖는다. 타겟(132A)에 대한 DC 전력 공급부(182)로부터, 챔버의 프로세싱 구역(110) 내에 형성된 플라즈마로 에너지가 전달된다. DC 전력은 대략 500 W 내지 대략 3.0 kW 범위 내의, 이를테면, 대략 1.5 kW 또는 2.0 kW의 전력 레벨로 텅스텐 타겟에 인가될 수 있다. 일부 실시예들에서, 낮은 비저항을 갖는 텅스텐 박막을 형성하는 프로세스는, 기판 지지부에 커플링된 RF 바이어스와 함께, 텅스텐 타겟(타겟(132A))에 커플링된 DC 전력원만을 사용할 수 있다. 그러나, 도 4a가 DC 전력원만이 타겟에 커플링되는 것으로 도시하지만, 일부 실시예들에서, 챔버는 텅스텐 타겟에 커플링된 RF 및 DC 전력원 둘 모두를 가질 수 있다.
[0046] 실시예들에서, 마그네트론 시스템(189)은 타겟(132A)의 중심점을 중심으로 회전할 수 있으며, 마그네트론 시스템(189)은 타겟(132A)의 제2 표면(135) 근처에 배치된다. 마그네트론 시스템(189)은 복수의 자석들(423)을 포함하는 외측 폴(424) 및 복수의 자석들(423)을 포함하는 내측 폴(425)을 포함할 수 있다. 외측 및 내측 폴들(424, 425)은 폐루프 마그네트론 어셈블리를 형성할 수 있다. 마그네트론 시스템 및 결과적인 자기장들은 증착 프로세스 동안 크립톤(Kr) 이온들의 충격(bombardment)에 영향을 미치고, 그리고 박막 특성들, 이를테면, 그레인 사이즈(grain size) 및 막 밀도의 제어를 가능하게 한다. 일 실시예에서, 챔버(100)는, 타겟과 기판 사이의 간격이 55 mm 내지 75 mm의 범위, 예컨대 73 mm 또는 65 mm인 쇼트 쓰로우 챔버(short throw chamber)이다. 실시예들에서, 플라즈마는 Kr로 점화된다. 일 실시예에서, 플라즈마는 대략 10 내지 대략 15 sccm의 범위 내의 유량을 갖는 Kr 가스로부터 발생될 수 있다.
[0047] 프로세스는 또한, 챔버 내의 기판 지지부(126)를 가열하는 것을 포함할 수 있다. 기판 지지부(126) 또는 기판 지지부(126) 상에 배치된 기판은 대략 100℃ 내지 대략 400℃의 범위 내의 온도로 가열될 수 있다. 일 실시예에서, 기판 또는 지지부는 대략 150℃ 내지 대략 400℃의 범위 내의 온도로 가열될 수 있다. 예컨대, 기판 또는 기판 지지부는 200℃, 250℃, 300℃, 또는 심지어 400℃로 가열될 수 있다.
[0048] 본원의 발명자들은, DC 전력 단독 물리 기상 증착 프로세스가 저 에너지 텅스텐 종을 생성하고, 저 에너지 종으로 성장된 텅스텐 막들은, 고 에너지 입자들이 텅스텐 막들을 관통하는 것을 가능하게 할 정도로 충분히 다공성인 경향이 있다는 것을 관찰하였다. 다공성 현상을 활용하기 위해, 블록(210)에서 예시된 프로세스의 실시예들은 RF 전력 공급부를 통해 기판 지지부(및 기판)에 RF 바이어스를 인가한다. RF 바이어스는 대략 100 W 내지 대략 1200 W 범위 내의 전력 레벨을 가질 수 있다. 일 실시예에서, RF 바이어스는 대략 200 W 내지 대략 400 W 범위 내의 전력 레벨을 가질 수 있고, 13.5 MHz RF의 주파수로 인가된다.
[0049] RF 바이어스 전력을 인가하는 것은 이온 에너지를 증가시켜서, 고 에너지 입자들이 텅스텐 막을 관통하는 것을 가능하게 하고, 막 표면 아래에 몇몇 원자 평면(atomic plane)들을 유지하게 하고, 막의 밀도를 높게 한다(densify). 이러한 관통은 막 응력을 인장(tensile)으로부터 압축(compressive)으로 조절(modulate)할 수 있고, 막의 빈자리(vacancy)들을 채워서 막 비저항을 감소시킬 수 있지만, 후자의 효과는 틈새 포인트 결함(interstitial point defect)들의 생성에 의해 상쇄될 수 있다. RF 바이어스는 또한, 기판 상에서의 이온들의 충격을 제어하는 것을 돕고, 유리하게, 박막 특성들, 이를테면, 그레인 사이즈, 막 밀도, 및 다른 특성들에 영향을 미친다. RF 바이어스는 여분의(extra) 운동 에너지를 충격 이온들에게 제공하며, 이는 큰 그레인 성장을 촉진할 수 있다.
[0050] 위에서 설명된 다양한 변수들을 사용함으로써, 텅스텐 막이 챔버(100) 내의 기판 지지부(126) 상에 포지셔닝된 기판(105) 상에 증착될 수 있다. 더욱이, 증착 압력 및 온도, DC 전력 및 RF 바이어스를 제어함으로써, 그리고 알루미늄 중간층(aluminum interlayer)에 의해 티타늄 배킹 플레이트에 본딩된 매우 낮은 불순물 및 고밀도의 텅스텐 타겟을 포함하는 타겟 어셈블리를 사용함으로써, 대략 8.5 μohms-cm의 저항을 갖는 대략 300 Å 두께의 텅스텐 막이 형성될 수 있는 한편, 대략 9 μohms-cm 또는 심지어 그 미만(예컨대, 최저 대략 8.95 μohms-cm)의 저항을 갖는 대략 250 Å 두께의 텅스텐 막이 형성될 수 있다.
[0051] 또한, 본 개시내용과 일치하는 실시예들에 따른 이온 충격은 또한, 특정 범위 내의 불균형 비율(imbalanced ratio)들을 갖는 마그네트론 어셈블리를 사용하여, 그리고 특히 불균형 비율이, 외측 자기 루프에 비해 내측 자기 루프 상에서 더 큰 자기장 세기를 가질 때, 개선될 수 있다. 부가적으로, 두께 균일성은 마그네트론 불균형 비율을 조정함으로써 개선된다. 개선된 이온 충격은 또한, 박막 내로의 Kr, O2 등의 더 적은 트래핑(trapping) 또는 통합(incorporation)을 제공할 수 있으며, 이는 또한 텅스텐 박막의 비저항을 감소시킨다.
[0052] 도 4a는, 프로세싱 구역(110) 내에 배치된 기판(105)을 프로세싱하도록 구성될 수 있는, 상부 프로세스 어셈블리(108), 프로세스 키트(150) 및 페디스털 어셈블리(120)를 갖는 예시적인 플라즈마 프로세싱 챔버(챔버(100))를 예시한다. 챔버(100)는 도 3에 도시된 클러스터 툴(300) 상의 프로세스 챔버(302 또는 304)와 같은 텅스텐 PVD 증착 챔버일 수 있다. 프로세스 키트(150)는 단일-피스 접지형 차폐부(one-piece grounded shield)(160), 하부 프로세스 키트(165), 및 격리기 링 어셈블리(isolator ring assembly)(180)를 포함한다. 도시된 버전에서, 챔버(100)는 타겟(132A)으로부터의 단일 재료를 기판(105) 상에 증착시킬 수 있는 스퍼터링 챔버를 포함하며, 이 스퍼터링 챔버는 물리 기상 증착 또는 PVD 챔버로 또한 지칭된다. 챔버(100)는 또한 텅스텐을 증착하는 데 사용될 수 있다. 본원의 발명자들은, 다른 제조자들로부터의 프로세싱 챔버들을 포함한 다른 프로세싱 챔버들이, 본 개시내용의 실시예들 중 하나 또는 그 초과로부터 이익을 얻도록 적응될 수 있다는 것을 고려한다.
[0053] 챔버(100)는, 프로세싱 구역(110) 또는 플라즈마 구역(plasma zone)을 둘러싸는, 측벽들(104), 최하부 벽(106), 및 상부 프로세스 어셈블리(108)를 갖는 챔버 바디(101)를 포함한다. 챔버 바디(101)는 통상적으로, 알루미늄의 일체형 블록 또는 스테인리스 스틸의 용접된 플레이트들로 제조된다. 일 실시예에서, 측벽들은 알루미늄을 포함하고, 최하부 벽은 스테인리스 스틸 플레이트를 포함한다. 측벽들(104)은 일반적으로, 챔버(100)로부터의 기판(105)의 진출(egress) 및 진입(entry)을 제공하기 위해 슬릿 밸브(도시되지 않음)를 포함한다. 챔버(100)의 상부 프로세스 어셈블리(108)의 컴포넌트들은, 접지형 차폐부(160), 페디스털 어셈블리(120) 및 커버 링(170)과 협력하여, 프로세싱 구역(110)에서 형성되는 플라즈마를 기판(105) 위의 구역으로 국한시킨다.
[0054] 페디스털 어셈블리(120)는 챔버(100)의 최하부 벽(106)으로부터 지지된다. 페디스털 어셈블리(120)는 프로세싱 동안 기판(105)과 함께 증착 링(502)을 지지한다. 페디스털 어셈블리(120)는 리프트 메커니즘(lift mechanism)(122)에 의해 챔버(100)의 최하부 벽(106)에 커플링되며, 리프트 메커니즘(122)은 페디스털 어셈블리(120)를 상부 프로세싱 포지션과 하부 이송 포지션 사이에서 이동시키도록 구성된다. 부가적으로, 하부 이송 포지션에서, 리프트 핀들(123)이 페디스털 어셈블리(120)를 통해 이동되어 페디스털 어셈블리(120)로부터 소정 거리에 기판을 포지셔닝하여, 이를테면, 단일 블레이드 로봇(도시되지 않음)과 같은, 챔버(100) 외부에 배치된 기판 이송 메커니즘을 이용한 기판의 교환을 용이하게 한다. 벨로우즈(bellows)(124)가 통상적으로 페디스털 어셈블리(120)와 최하부 벽(106) 사이에 배치되어, 프로세싱 구역(110)을 페디스털 어셈블리(120)의 내부 및 챔버의 외부로부터 격리시킨다.
[0055] 페디스털 어셈블리(120)는 일반적으로, 플랫폼 하우징(128)에 밀봉적으로 커플링된 기판 지지부(126)를 포함한다. 플랫폼 하우징(128)은 통상적으로, 금속성 재료, 이를테면, 스테인리스 스틸 또는 알루미늄으로 제조된다. 기판 지지부(126)를 열적으로 조절하기 위해, 냉각 플레이트(도시되지 않음)가 일반적으로, 플랫폼 하우징(128) 내에 배치된다.
[0056] 기판 지지부(126)는 알루미늄 또는 세라믹으로 이루어질 수 있다. 기판 지지부(126)는 프로세싱 동안 기판(105)을 수용하고 지지하는 기판 수용 표면(127)을 가지며, 기판 수용 표면(127)은 타겟 어셈블리(132)의 타겟(132A)의 스퍼터링 표면(예컨대, 제1 표면(133))에 대해 실질적으로 평행하다. 기판 지지부(126)는 또한, 기판(105)의 오버행잉 에지(overhanging edge)(105A) 전에 종결되는 주변 에지(peripheral edge)(129)를 갖는다. 기판 지지부(126)는 정전 척, 세라믹 바디, 가열기 또는 이들의 조합일 수 있다. 일 실시예에서, 기판 지지부(126)는, 전극(예컨대, 전도성 층(125))이 내부에 임베딩된 유전체 바디를 포함하는 정전 척이다. 유전체 바디는 통상적으로, 높은 열적 전도성 유전체 재료, 이를테면, 열분해성 붕소 질화물, 알루미늄 질화물, 실리콘 질화물, 알루미나 또는 균등한 재료로 제조된다. 페디스털 어셈블리(120) 및 기판 지지부(126)의 다른 양상들이 아래에서 추가로 설명된다. 일 실시예에서, 정전 척 전력 공급부(143)에 의해, DC 전압이 전도성 층(125)에 인가될 때, 기판 수용 표면(127) 상에 배치된 기판(105)이 그 기판 수용 표면(127)에 대해 정전기적으로 척킹되어 기판(105)과 기판 지지부(126) 사이의 열 전달을 개선하도록, 전도성 층(125)이 구성된다. 다른 실시예에서, 기판(105)의 표면과의 플라즈마 상호작용에 영향을 미치기 위해 프로세싱 동안 기판 상에서 전압이 유지될 수 있도록, RF 바이어스 제어기(141)가 또한 전도성 층(125)에 커플링된다.
[0057] 챔버(100)는 시스템 제어기(190)에 의해 제어되며, 시스템 제어기(190)는 일반적으로 챔버(100)의 제어 및 자동화를 용이하게 하도록 설계되고, 통상적으로 중앙 프로세싱 유닛(CPU; central processing unit)(도시되지 않음), 메모리(도시되지 않음), 및 지원 회로들(또는 I/O)(도시되지 않음)을 포함한다. CPU는, 프로세스들(예컨대, 기판 지지 온도, 전력 공급 변수들, 챔버 프로세스 시간, I/O 신호들 등)을 모니터링하고, 그리고 다양한 시스템 기능들, 기판 이동, 챔버 프로세스들, 및 지원 하드웨어(예컨대, 센서들, 로봇들, 모터들 등)를 제어하기 위해 산업 현장들에서 사용되는 임의의 형태의 컴퓨터 프로세서일 수 있다. 메모리는 CPU에 연결되며, 용이하게 이용가능한 메모리, 이를테면, 랜덤 액세스 메모리(RAM; random access memory), 판독 전용 메모리(ROM; random access memory), 플로피 디스크, 하드 디스크, 또는 로컬 또는 원격의, 임의의 다른 형태의 디지털 스토리지 중 하나 또는 그 초과일 수 있다. 소프트웨어 명령들 및 데이터는 CPU에 명령하기 위해 코딩되고 메모리 내에 저장될 수 있다. 지원 회로들은 또한, 종래의 방식으로 프로세서를 지원하기 위해 CPU에 연결된다. 지원 회로들은 캐시, 전력 공급부들, 클록 회로들, 입력/출력 회로, 서브시스템들 등을 포함할 수 있다. 시스템 제어기(190)에 의해 판독가능한 프로그램(또는 컴퓨터 명령들)은 기판 상에서 어떤 작업(task)들이 수행가능한지를 결정한다. 실시예들에서, 프로그램은, 챔버(100) 내에서 수행되는 다양한 프로세스 레시피 작업들 및 레시피 프로세스들 그리고 이동의 모니터링, 실행 및 제어와 관련된 작업들을 수행하기 위한 코드를 포함하는, 시스템 제어기(190)에 의해 판독가능한 소프트웨어이다. 예컨대, 시스템 제어기(190)는, 페디스털 어셈블리(120)를 동작시키기 위한 기판 포지셔닝 명령 세트; 챔버(100)에 대해 스퍼터링 가스의 유동을 설정하기 위해 가스 유동 제어 밸브들을 동작시키기 위한 가스 유동 제어 명령 세트; 챔버(100) 내의 압력을 유지하기 위해 스로틀 밸브 또는 게이트 밸브를 동작시키기 위한 가스 압력 제어 명령 세트; 기판 또는 측벽들(104)의 온도들을 각각 설정하기 위해 페디스털 어셈블리(120) 또는 측벽들(104)의 온도 제어 시스템(도시되지 않음)을 제어하기 위한 온도 제어 명령 세트; 및 챔버(100) 내의 프로세스를 모니터링하기 위한 프로세스 모니터링 명령 세트를 포함하는 프로그램 코드를 포함할 수 있다.
[0058] 챔버(100)는 또한, 프로세스 키트(150)를 포함하며, 프로세스 키트(150)는, 예컨대, 컴포넌트 표면들로부터 스퍼터링 증착물들을 세정하기 위해, 침식된(eroded) 컴포넌트들을 교체 또는 수리하기 위해, 또는 챔버(100)를 다른 프로세스들에 대해 적응시키기 위해, 챔버(100)로부터 용이하게 제거될 수 있는 다양한 컴포넌트들을 포함한다. 일 실시예에서, 프로세스 키트(150)는, 절연체 링 어셈블리(180), 접지형 차폐부(160), 및 기판(105)의 오버행잉 에지 전에 종결되는 기판 지지부(126)의 주변 에지(129) 주위에 배치하기 위한 링 어셈블리(168)를 포함한다.
[0059] 도 4b는 클러스터 툴(300)의 프로세싱 포지션에 커플링된 챔버(100)의 등각도이다. 클러스터 툴(300)은 또한, 챔버(100) 내에서 증착 프로세스를 수행하기 전에 또는 수행한 후에 기판 상에서 하나 또는 그 초과의 프로세싱 동작들을 수행하도록 적응된, 도 3에 도시된 바와 같은 다른 프로세싱 챔버들을 포함할 수 있다. 예시적인 클러스터 툴(300)은, 캘리포니아, 산타클라라의 Applied Materials Inc.로부터 입수가능한 Centura® 또는 Endura® 시스템을 포함할 수 있다. 일 예에서, 클러스터 툴(300)은, 주기적인 층 증착, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 에칭, 예비-세정, 탈가스, 어닐링, 배향 및 다른 기판 프로세스들과 같은 다수의 기판 프로세싱 동작들을 수행하도록 구성된 프로세싱 챔버들을 가질 수 있다. 이송 툴, 예컨대, 제1 버퍼 챔버(346) 내에 배치된 제1 로봇식 기판 이송 메커니즘(348)은, 기판들을, 클러스터 툴(300)에 부착된 하나 또는 그 초과의 챔버들로 그리고 그 챔버들로부터 이송하는 데 사용될 수 있다.
[0060] 상부 프로세스 어셈블리(108)는 또한, RF 전력 공급부(181), DC 전력 공급부(182), 어댑터(102), 모터(193), 및 리드 어셈블리(130)를 포함할 수 있다. 리드 어셈블리(130)는 일반적으로, 알루미늄 확산 본딩 중간층(알루미늄 본딩 층(132B))에 의해 티타늄 배킹 플레이트(132C)에 본딩된 텅스텐 타겟(타겟(132A))을 갖는 타겟 어셈블리(132), 마그네트론 시스템(189) 및 리드 인클로저(191)를 포함한다. 상부 프로세스 어셈블리(108)는, 도 4a 및 4b에 도시된 바와 같이, 폐쇄 포지션에 있을 때 측벽들(104)에 의해 지지된다. 세라믹 타겟 격리기(136)가 격리기 링 어셈블리(180), 타겟 어셈블리(132) 및 리드 어셈블리(130)의 어댑터(102) 사이에 배치되어, 그들 사이의 진공 누설을 방지한다. 어댑터(102)는 측벽들(104)에 밀봉가능하게 커플링되며, 상부 프로세스 어셈블리(108) 및 격리기 링 어셈블리(180)의 제거를 돕도록 구성된다.
[0061] 프로세싱 포지션에 있을 때, 타겟(132A)은 어댑터(102) 근처에 배치되고, 챔버(100)의 프로세싱 구역(110)에 노출된다. PVD 프로세스 또는 스퍼터링 프로세스 동안, 텅스텐 ― 타겟(132A)이 텅스텐으로 형성됨 ― 이 기판(105) 상에 증착된다. 격리기 링 어셈블리(180)가 타겟(132A)과 차폐부(160)와 챔버 바디(101) 사이에 배치되어, 타겟(132A)을 차폐부(160) 및 챔버 바디(101)로부터 전기적으로 격리시킨다.
[0062] 프로세싱 동안, 타겟(132A)은, DC 전력 공급부(182)에 배치된 전력원에 의해 프로세싱 챔버(예컨대, 챔버 바디(101) 및 어댑터(102))의 접지된 구역에 대해 바이어스된다. 일 실시예에서, DC 전력 공급부(182)의 DC 전력원(182A)은 대략 0 내지 대략 9.0 kW의 DC 전력을 전달할 수 있다.
[0063] 프로세싱 동안, 높은 원자 중량의 비-반응성 가스가 가스 소스(142)로부터 도관들(144)을 통해 프로세싱 구역(110)에 공급된다. 가스 소스(142)는, 타겟(132A)에 활성적으로(energetically) 충돌하여 타겟(132A)으로부터 재료를 스퍼터링할 수 있는 비-반응성 가스, 이를테면, 크립톤 또는 크세논을 포함할 수 있다. 가스 소스(142)는 또한, 기판 상에 층을 형성하기 위해 스퍼터링 재료와 반응할 수 있는 반응성 가스, 이를테면, 질소-함유 가스를 포함할 수 있다. 소비된(spent) 프로세스 가스 및 부산물들은 배기 포트들(146)을 통해 챔버(100)로부터 배기되며, 배기 포트들(146)은 소비된 프로세스 가스를 수용하고 그리고 소비된 프로세스 가스를 배기 도관(148)으로 지향시키며, 배기 도관(148)은 챔버(100) 내의 프로세싱 구역(110) 내의 압력을 제어하기 위한 조절가능 포지션 게이트 밸브(147)를 갖는다. 배기 도관(148)은 하나 또는 그 초과의 배기 펌프(149), 이를테면, 크라이오 펌프(cryopump)에 연결된다. 통상적으로, 프로세싱 동안 챔버(100) 내의 스퍼터링 가스의 압력은, 대기압 미만의 레벨(sub-atmospheric level)들, 이를테면, 진공 환경, 예컨대 대략 1.0 mTorr 내지 대략 10.0 mTorr의 압력으로 설정된다. 일 실시예에서, 프로세싱 압력은 대략 2.5 mTorr 내지 대략 6.5 mTorr로 설정된다. 플라즈마가 가스로부터 기판(105)과 타겟(132A) 사이에서 형성되고, 플라즈마 내의 이온들이 타겟(132A)을 향해 가속되어, 재료가 타겟(132A)으로부터 축출(dislodge)되게 한다. 축출된 타겟 재료는 기판 상에 증착된다.
[0064] 리드 인클로저(191)는 일반적으로, 전도성 벽(185), 중심 피드(center feed)(184) 및 차폐부(186)(도 4a 및 4b)를 포함한다. 도시된 구성에서, 전도성 벽(185), 중심 피드(184), 타겟(132A), 및 모터(193)의 부분은 둘러싸서 후방 구역(134)을 형성한다. 후방 구역(134)은 타겟(132A)의 후면 측 상에 배치되는 밀봉 구역(sealed region)이며, 일반적으로, 프로세싱 동안 타겟(132A)에서 발생되는 열을 제거하기 위해 프로세싱 동안 유동 액체로 채워진다. 일 실시예에서, 전도성 벽(185) 및 중심 피드(184)는 모터(193) 및 마그네트론 시스템(189)을 지지하도록 구성되어서, 모터(193)가 프로세싱 동안 마그네트론 시스템(189)을 회전시킬 수 있다. 일 실시예에서, 모터(193)는, Delrin, G10 또는 Ardel과 같은 유전체 층의 사용에 의해, DC 전력 공급부로부터 전달되는 DC 전력으로부터 전기적으로 격리된다.
[0065] 차폐부(186)는, 타겟(132A)에 전달되는 에너지를 둘러싸도록 그리고 그러한 에너지가 클러스터 툴(103)(도 4b) 내에 배치된 다른 프로세싱 챔버들과 간섭하고 영향을 미치는 것을 방지하도록 포지셔닝된 하나 또는 그 초과의 유전체 재료들을 포함할 수 있다. 일 구성에서, 차폐부(186)는 Delrin, G10, Ardel 또는 다른 유사한 재료 및/또는 얇은 접지된 시트 금속 RF 차폐부를 포함할 수 있다.
[0066] 챔버(100)의 일 실시예에서, RF 바이어스 제어기(141)(도 4a)는, 기판 표면 상에서의 충격의 정도를 제어하기 위해, 전극과 RF 접지 사이에 커플링되어, 프로세싱 동안 기판 상에서의 바이어스 전압을 조정한다. 일 실시예에서, 전극은 기판 지지부(126)의 기판 수용 표면(127) 근처에 배치되고, 전극(예컨대, 전도성 층(125))을 포함한다. PVD 반응기에서, 접지에 대한 전극의 임피던스의 제어에 의한 기판 표면의 충격의 튜닝(tuning)은, 증착되는 막의 특성들, 이를테면, 그레인 사이즈, 막 응력, 결정 배향, 막 밀도, 거칠기 및 막 조성에 영향을 미칠 것이다. 따라서, RF 바이어스 제어기(141)는 기판 표면에서의 막 특성들을 변경하는 데 사용될 수 있다. 실시예에서, RF 바이어스 제어기(141)는 RF 전력원(도시되지 않음) 및 RF 매치(도시되지 않음)를 갖는다. RF 바이어스 전력 설정점은 기판 상에서 달성될 적용가능한 프로세싱 결과들에 의존할 수 있다.
[0067] 도 5a-5c는 본 개시내용과 일치하는 하나 또는 그 초과의 실시예들에 따른, 타겟 DC 바이어스 및 기판 RF 바이어스의 상이한 컨디션들 하에서의, 비저항과 텅스텐 막 두께 사이의 관계를 도시하는 그래픽적 표현들이다.
[0068] 도 5는 본 개시내용의 하나 또는 그 초과의 실시예들에 따른, 낮은 비저항의 텅스텐 박막의 증착에 의해 기판 상에 피처를 형성하는 데 사용하기 위한 마그네트론의 제1 실시예의 부분의 상면도를 도시한다. 도 4a 및 5를 참조하여 이해되는 바와 같은 본 개시내용의 일 실시예에 따르면, 마그네트론 시스템(189)은, 회전 플레이트(413), 외측 폴(424) 및 내측 폴(425)을 포함하는 소스 마그네트론 어셈블리(420)를 포함한다. 회전 플레이트(413)는 일반적으로, 소스 마그네트론 어셈블리(420) 내의 자기장 생성 컴포넌트들이 챔버(100)의 중심 축(194)에 대해 상대적으로 이동되게 포지셔닝되는 것을 가능하게 한다.
[0069] 회전 플레이트(413)는 일반적으로, 수직 방향으로 제1 자기 극성(magnetic polarity)의 외측 폴(424)을 그리고 제1 자기 극성과 반대되는 제2 자기 극성을 갖는 내측 폴(425)을 지지하고, 이들을 자기적으로 커플링하도록 적응된다. 외측 폴(424)은 갭(427)에 의해 내측 폴(425)로부터 분리되고, 폴들 각각은 일반적으로, 하나 또는 그 초과의 자석들 및 폴 피스(외측 폴 피스(421), 내측 폴 피스(422))를 포함한다. 외측 폴(424)과 내측 폴(425) 사이에서 연장되는 자기장은 타겟(132A)의 스퍼터링 면(sputtering face)의 제1 부분 근처에서 플라즈마 구역을 생성한다. 플라즈마 구역은, 일반적으로 갭(427)의 형상을 따르는 고밀도 플라즈마 구역을 형성한다.
[0070] 도 7에 도시된 예시적인 실시예에서, 마그네트론 시스템(189)은 폐루프 설계이다. 일반적으로, 마그네트론의 외측 폴이 마그네트론의 내측 폴을 둘러싸서, 연속적인 루프인 갭을 폴들 사이에 형성하도록, "폐루프" 마그네트론 구성이 형성된다. 이러한 폐루프 구성에서, 발생되어(emerge) 타겟의 표면을 통해 재진입(reenter)하는 자기장들은, "레이스트랙(racetrack)" 타입 패턴으로 종종 지칭되는, 폐쇄된 패턴으로 타겟의 표면 근처에 전자들을 국한(confine)시키는 데 사용될 수 있는 "폐루프" 패턴을 형성한다. 개방-루프에 반대되는 폐루프 마그네트론 구성은 전자들을 국한시키고 타겟(132A)의 제1 표면(133) 근처에 고밀도 플라즈마를 생성하여 스퍼터링 수율(sputtering yield)을 증가시킬 수 있다.
[0071] 마그네트론 시스템(189)의 일 실시예에서, 모터(193)에 의해 전력이 공급되는 로터리 샤프트(193A)는 중심 축(194)을 따라 연장되며, 회전 플레이트(413) 및 소스 마그네트론 어셈블리(420)를 지지한다. 프로세싱 동안, 스퍼터링은 타겟(132A)을 상당히 가열한다. 따라서, 후방 구역(134)이 타겟(132A)의 후방에 밀봉되고 그리고 냉각수 액체로 채워지며, 냉각수는 냉각기(chiller)(도시되지 않음) 및 냉각수를 재순환시키는 물 배관(water piping)(도시되지 않음)에 의해 냉각된다. 로터리 샤프트(193A)는 로터리 밀봉부(도시되지 않음)를 통해 챔버(100)를 관통한다. 마그네트론 시스템(189)은 후방 구역(134)에 배치된 액체 내에 침지된다(immersed).
[0072] 일부 실시예들에서, 소스 마그네트론 어셈블리(420)는 불균형 마그네트론이다. 통상적으로, 불균형은 외측 폴(424)에 걸쳐 통합된(integrated) 전체 자기 세기 또는 자기 플럭스를, 내측 폴(425)에 걸쳐 통합된 전체 자기 세기 또는 자기 플럭스로 나눈 비율로서 정의된다. 본원의 발명자들은, 외측 대 내측 필드 세기 불균형을 대략 1.56 내지 대략 0.57로 유지함으로써, 텅스텐 막들의 증착 프로세스가 개선되어 충격 및 그레인 사이즈를 증가시킬 수 있다는 것을 관찰하였다. 일 실시예에서, 외측 대 내측 필드 세기 불균형은 대략 1.15 내지 대략 0.93의 비율이다. 자기 불균형은 내측 폴(425)로부터 나오는 자기장의 부분이 기판(105)을 향해서 투사되게 하고 그리고 이온화된 스퍼터 입자들을 기판(105)으로 안내한다. 그러나, 소스 마그네트론 어셈블리(420)는 플라즈마를 생성할 것이며, 그 플라즈마는 스퍼터링된 입자들의 상당한 프랙션(sizable fraction)이 이온화되게 한다. 이온화된 입자들이 불균형 자기장에 의해 기판(105)을 향해 적어도 부분적으로 안내되어, 막 두께 균일성을 개선한다.
[0073] 도 5의 예시적인 실시예에서, 마그네트론 시스템(189)의 실시예가 도시되며, 여기서 외측 폴(424) 및 내측 폴(425)은 폐루프 링 마그네트론을 형성하고, 이 폐루프 링 마그네트론은 타겟(132A)의 중심("M")을 중심으로 센터링된다. 도 6은 본 개시내용의 하나 또는 그 초과의 실시예들에 따른, 낮은 비저항의 텅스텐 박막의 증착에 의해 기판 상에 피처를 형성하는 데 사용하기 위한 대체 마그네트론의 부분의 상면도를 도시한다. 도 6의 실시예에서, 내측 폴(425A)은 이중 동심원 어레이(dual concentric array)의 자석들을 포함하는 한편, 외측 폴(424A)은 단일 어레이의 자석들만을 갖는 일부 구역들 및 이중 어레이를 포함하는 다른 구역들을 포함한다.
[0074] 도 5 및 6의 예시적인 실시예들 각각에서, 플라즈마 밀도는 일반적으로, 최저 밀도의 자석들을 갖는 또는 일부 실시예들에서는 자석들이 없는 구역과 비교하여, 제2 축(492(도 5) 또는 492A(도 6)) 위의 마그네트론 시스템(189)의 구역 또는 최고 밀도의 자석들을 갖는 구역 근처의 프로세싱 구역에서 더 높을 것이다. 제1 축(491(도 5) 또는 491A(도 6))은 제2 축(492 또는 492A)과 각각 직교한다. 마그네트론은 타겟 및 챔버 위에서 일반적으로 중심 축 상에서 스핀 온되고(spin on), 그에 따라 일 실시예에서, 프로세싱 동안 모터(193)에 의해 기하학적 중심("M")을 중심으로 회전되도록 구성된다.
[0075] 도 7은 본 개시내용과 일치하는 실시예들에 따른 스퍼터링에 의해 획득된 예시적인 박막 텅스텐 층의 비저항과 두께 사이의 관계를 도시하는 그래픽적 표현이다. 도 7에 도시된 결과들은 예시적이며, 본 개시내용의 범위를 제한하는 것으로 해석되어서는 안 된다.
[0076] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용과 일치하는 다른 그리고 추가적인 실시예들이, 본 개시내용의 기본적인 범위를 벗어나지 않으면서 고안될 수 있다.

Claims (15)

  1. 집적 회로의 텅스텐 구조를 스퍼터 증착하는 방법으로서,
    기판을 플라즈마 프로세싱 챔버 내로, 그리고 텅스텐 타겟을 포함하는 스퍼터 타겟 어셈블리에 대향하는 기판 지지부 상으로 이동시키는 단계 ― 상기 텅스텐 타겟은 불순물들로서 존재하는 10 ppm(parts per million) 이하의 탄소 및 10 ppm(parts per million) 이하의 산소를 가짐 ―;
    크립톤을 상기 플라즈마 프로세싱 챔버 내로 유동시키는 단계; 및
    상기 기판 지지부에 의해 지지되는 기판의 재료 층 상에 텅스텐 막 층을 스퍼터링에 의해 증착시키기 위해 상기 크립톤을 플라즈마로 여기시키는 단계를 포함하는,
    집적 회로의 텅스텐 구조를 스퍼터 증착하는 방법.
  2. 제1 항에 있어서,
    상기 스퍼터 타겟 어셈블리는 상기 텅스텐 타겟에 커플링된 배킹 플레이트(backing plate)를 더 포함하는,
    집적 회로의 텅스텐 구조를 스퍼터 증착하는 방법.
  3. 제2 항에 있어서,
    상기 배킹 플레이트는 티타늄 배킹 플레이트이고, 그리고 상기 스퍼터 타겟 어셈블리는 상기 티타늄 배킹 플레이트와 텅스텐 타겟 사이에 배치된 알루미늄 본딩 층을 더 포함하는,
    집적 회로의 텅스텐 구조를 스퍼터 증착하는 방법.
  4. 제2 항에 있어서,
    상기 텅스텐 타겟은 대략 8.75 내지 대략 9.0 μohm-cm의 비저항(resistivity)을 갖는,
    집적 회로의 텅스텐 구조를 스퍼터 증착하는 방법.
  5. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 텅스텐 타겟은,
    적어도 500 옹스트롬(Å)의 두께; 또는
    대략 19 내지 대략 19.35 g/cm3의 밀도 및 대략 8.75 내지 대략 9.0 μohm-cm의 비저항
    중 적어도 하나를 갖는,
    집적 회로의 텅스텐 구조를 스퍼터 증착하는 방법.
  6. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 텅스텐 막 층은, 대략 250 내지 대략 300 옹스트롬(Å)의 두께에서 대략 9.0 μohm-cm 미만의 비저항을 갖는,
    집적 회로의 텅스텐 구조를 스퍼터 증착하는 방법.
  7. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 여기시키는 단계는, RF 전력 공급부로부터 상기 기판으로 바이어싱 RF 전력을 전달하고 그리고 DC 전력원으로부터 상기 텅스텐 타겟으로 DC 전력을 전달하는 단계를 포함하는,
    집적 회로의 텅스텐 구조를 스퍼터 증착하는 방법.
  8. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 재료 층은 텅스텐 질화물 또는 텅스텐 실리사이드를 포함하는,
    집적 회로의 텅스텐 구조를 스퍼터 증착하는 방법.
  9. 플라즈마 프로세싱 챔버 내에서 사용하기 위한 타겟으로서,
    불순물들로서 존재하는 10 ppm(parts per million) 이하의 탄소 및 10 ppm(parts per million) 이하의 산소를 갖는 텅스텐 타겟을 포함하는 스퍼터 타겟 어셈블리를 포함하는,
    플라즈마 프로세싱 챔버 내에서 사용하기 위한 타겟.
  10. 플라즈마 프로세싱 챔버로서,
    불순물들로서 존재하는 10 ppm(parts per million) 이하의 탄소 및 10 ppm(parts per million) 이하의 산소를 갖는 텅스텐 타겟을 포함하는 스퍼터 타겟 어셈블리 ― 상기 텅스텐 타겟은 프로세싱 구역과 접촉하는 제1 표면 및 상기 제1 표면에 대향하는 제2 표면을 가짐 ―;
    상기 텅스텐 타겟 아래에 배치된, 기판 수용 표면을 갖는 기판 지지부;
    상기 텅스텐 타겟에 커플링된 DC 전력 공급부;
    상기 기판 지지부에 커플링된 RF 전력 공급부; 및
    상기 텅스텐 타겟의 제2 표면 근처에 배치된 마그네트론을 포함하며,
    상기 마그네트론은,
    복수의 자석들을 포함하는 외측 폴(outer pole); 및
    복수의 자석들을 포함하는 내측 폴(inner pole)을 포함하며,
    상기 외측 폴 및 내측 폴은 폐루프 마그네트론 어셈블리(closed-loop magnetron assembly)를 형성하고, 그리고 상기 외측 폴 및 상기 내측 폴 각각은 자기장을 생성하는,
    플라즈마 프로세싱 챔버.
  11. 제10 항에 있어서,
    상기 스퍼터 타겟 어셈블리는 상기 텅스텐 타겟에 커플링된 배킹 플레이트를 더 포함하는,
    플라즈마 프로세싱 챔버.
  12. 제11 항에 있어서,
    상기 배킹 플레이트는 티타늄 배킹 플레이트이고, 그리고 상기 스퍼터 타겟 어셈블리는 상기 티타늄 배킹 플레이트와 텅스텐 타겟 사이에 배치된 알루미늄 본딩 층을 더 포함하는,
    플라즈마 프로세싱 챔버.
  13. 제11 항에 있어서,
    상기 텅스텐 타겟은 대략 8.75 내지 대략 9.0 μohm-cm의 비저항을 갖는,
    플라즈마 프로세싱 챔버.
  14. 제10 항 내지 제13 항 중 어느 한 항에 있어서,
    상기 텅스텐 타겟은 적어도 500 옹스트롬(Å)의 두께를 갖는,
    플라즈마 프로세싱 챔버.
  15. 제10 항 내지 제13 항 중 어느 한 항에 있어서,
    상기 텅스텐 타겟은 대략 19.0 내지 대략 19.30 g/cm3의 밀도 및 대략 8.75 내지 대략 9.0 μohm-cm의 비저항을 갖는,
    플라즈마 프로세싱 챔버.
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