KR20130056205A - 실리콘 함유 카본 스위칭층을 갖는 메모리 셀 및 이를 형성하는 방법 - Google Patents
실리콘 함유 카본 스위칭층을 갖는 메모리 셀 및 이를 형성하는 방법 Download PDFInfo
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Abstract
제 1 양태에서, 메모리 셀을 형성하는 방법이 제공되며, 본 방법은 (1) MIM(금속-절연체-금속) 스택을 형성하는 단계; 및 (2) MIM 스택에 연결된 스티어링 소자를 형성하는 단계를 포함하고, MIM 스택은 (a) 제 도전성 카본층; (b) 제 도전성 카본층 위의 저-수소, 실리콘-함유 카본층; 및 (c) 저-수소, 실리콘-함유 카본층 위의 제 2 도전성 카본층을 포함한다. 많은 다른 양태들이 제공된다.
Description
본 발명은 비휘발성 메모리에 관한 것이며, 보다 구체적으로는 실리콘 함유 카본 스위칭층을 갖는 메모리 셀과 이를 형성하는 방법에 관한 것이다.
카본계 가역 저항-스위칭 소자들로 형성되는 비휘발성 메모리들이 알려져 있다. 예를 들어, 본 명세서에 참조로써 그 전체가 순전히 통합되고, 2007년 12월 31일자로 출원되고 발명의 명칭이 "Memory Cell That Employs A Selectively Fabricated Carbon Nano-Tube Reversible Resistance Switching Element And Methods Of Forming The Same"('154 출원)인 미국 특허 출원 제 11/968,154호는 카본계 가역 저항-스위칭 재료와 직렬로 연결된 다이오드를 포함하는 재기입가능 비휘발성 메모리 셀을 개시한다.
하지만, 카본계 스위칭 재료로 메모리 디바이스를 제조하는 것은 기술적으로 힘들고, 카본계 스위칭 재료들을 채용하는 메모리 디바이스들을 형성하는 개선된 방법이 바람직하다.
본 발명의 목적은 실리콘 함유 카본 스위칭층을 갖는 메모리 셀 및 이를 형성하는 방법을 제공함에 있다.
본 발명의 제 1 양태에서, 메모리 셀을 형성하는 방법으로서, (1) MIM(metal-insulator-metal: 금속-절연체-금속) 스택을 형성하는 단계; 및 (2) 상기 MIM 스택에 연결된 스티어링 소자를 형성하는 단계를 포함하고, 상기 MIM 스택은, (a) 제 1 도전성 카본층; (b) 상기 제 1 도전성 카본층 위의 저(low)-수소, 실리콘-함유 카본층; 및 (c) 상기 저-수소, 실리콘-함유 카본층 위의 제 2 도전성 카본층을 포함하는, 메모리 셀 형성 방법이 제공된다.
본 발명의 제 2 양태에서, 메모리 셀을 형성하는 방법으로서, (a) 제 1 도전성 카본층을 형성하는 단계; (b) 상기 제 1 도전성 카본층 위에 저-수소, 실리콘-함유 카본층을 형성하는 단계; 및 (c) 상기 저-수소, 실리콘-함유 카본층 위에 제 2 도전성 카본층을 형성하는 단계에 의해, (1) MIM(금속-절연체-금속) 스택을 형성하는 단계; 및 (2) 상기 MIM 스택에 연결된 스티어링 소자를 형성하는 단계를 포함하는, 메모리 셀 형성 방법이 제공된다.
본 발명의 제 3 양태에서, 메모리 셀을 형성하는 방법으로서, (a) 저-수소 도전성 카본층을 형성하는 단계; 및 (b) 상기 저-수소 도전성 카본층 내로 실리콘을 주입하여, 제 1 도전성 카본층, 상기 제 1 도전성 카본층 위의 저-수소, 실리콘-함유 카본층 및 상기 저-수소, 실리콘-함유 카본층 위의 제 2 도전성 카본층을 형성하는 단계에 의해, (1) MIM(금속-절연체-금속) 스택을 형성하는 단계; 및 (2) 상기 MIM 스택에 연결된 스티어링 소자를 형성하는 단계를 포함하는, 메모리 셀 형성 방법이 제공된다.
본 발명의 제 4 양태에서, 메모리 셀로서, (1) MIM(금속-절연체-금속) 스택; 및 (2) 상기 MIM 스택에 연결된 스티어링 소자를 포함하고, 상기 MIM 스택은, (a) 제 1 도전성 카본층; (b) 상기 제 1 도전성 카본층 위의 저-수소, 실리콘-함유 카본층; 및 (c) 상기 저-수소, 실리콘-함유 카본층 위의 제 2 도전성 카본층을 포함하는, 메모리 셀이 제공된다.
본 발명의 제 5 양태에서, 메모리 셀로서, (1) 제 1 도전성 레일(rail); (2) 상기 제 1 도전성 레일 위에 형성된 MIM(금속-절연체-금속) 스택; (3) 상기 제 1 도전성 레일 위에 형성되고, 상기 MIM 스택과 직렬 연결된 스티어링 소자; 및 (4) 상기 MIM 스택과 상기 스티어링 소자 위의 제 2 도전성 레일을 포함하고, 상기 MIM 스택은, (a) 약 100×10-3 Ohm-cm 이하의 저항을 갖는 제 1 도전성 카본층; (b) 적어도 약 30 atm%의 실리콘을 포함하고, 상기 제 1 도전성 카본층 위에 있는 저-저항, 실리콘-함유 카본층; 및 (c) 약 100 milliOhm-cm 이하의 저항을 갖고, 상기 저-저항, 실리콘-함유 카본층 위에 있는 제 2 도전성 카본층을 포함하는, 메모리 셀이 제공된다.
본 발명의 제 6 양태에서, MIM(금속-절연체-금속) 스택을 형성하는 방법으로서, (1) 제 1 도전성 카본층을 형성하는 단계; (2) 상기 제 1 도전성 카본층 위에 저-수소, 실리콘-함유 카본층을 형성하는 단계; 및 (3) 상기 저-수소, 실리콘-함유 카본층 위에 제 2 도전성 카본층을 형성하는 단계를 포함하는, MIM 스택 형성 방법이 제공된다.
본 발명의 제 7 양태에서, MIM(금속-절연체-금속) 스택을 형성하는 방법으로서, (1) 저-수소 도전성 카본층을 형성하는 단계; 및 (2) 상기 저-수소 도전성 카본층 내로 실리콘을 주입하여, 제 1 도전성 카본층, 상기 제 1 도전성 카본층 위의 저-수소, 실리콘-함유 카본층 및 상기 저-수소, 실리콘-함유 카본층 위의 제 2 도전성 카본층을 형성하는 단계를 포함하는, MIM 스택 형성 방법이 제공된다.
본 발명의 제 8 양태에서, MIM(금속-절연체-금속) 스택으로서, (1) 제 1 도전성 카본층; (2) 상기 제 1 도전성 카본층 위의 저-수소, 실리콘-함유 카본층; 및 (3) 상기 저-수소, 실리콘-함유 카본층 위의 제 2 도전성 카본층을 포함하는, MIM 스택이 제공된다. 많은 다른 양태들이 제공된다.
본 발명의 이러한 특징들 및 양태들은 후술하는 상세한 설명, 첨부된 청구항들 및 첨부 도면으로부터 보다 완전하게 명백해질 것이다.
본 발명의 특징들은, 동일한 참조 부호가 전반에 걸쳐 동일한 요소를 나타내는 이하의 도면과 함께 고려되는 후술하는 상세한 설명으로부터 더욱 명확하게 이해될 수 있다.
본 발명은 실리콘 함유 카본 스위칭층을 갖는 메모리 셀 및 이를 형성하는 방법을 제공할 수 있다.
도 1은 본 발명에 따른 예시적인 메모리 셀의 도면.
도 2a는 본 발명에 따른 예시적인 메모리 셀의 단순화된 사시도.
도 2b는 도 2a의 복수의 메모리 셀들로 형성된 제 1 예시적인 메모리 레벨의 일부의 단순화된 사시도.
도 2c는 본 발명에 따른 제 1 예시적인 3차원 메모리 어레이의 일부의 단순화된 사시도.
도 2d는 본 발명에 따른 제 2 예시적인 3차원 메모리 어레이의 일부의 단순화된 사시도.
도 3a는 본 발명에 따른 메모리 셀의 제 1 추가 실시예의 단면도.
도 3b는 본 발명에 따른 메모리 셀의 제 2 추가 실시예의 단면도.
도 4a 내지 4e는 본 발명에 따른 단일 메모리 레벨의 예시적인 제조 동안의 기판의 일부의 단면도.
도 2a는 본 발명에 따른 예시적인 메모리 셀의 단순화된 사시도.
도 2b는 도 2a의 복수의 메모리 셀들로 형성된 제 1 예시적인 메모리 레벨의 일부의 단순화된 사시도.
도 2c는 본 발명에 따른 제 1 예시적인 3차원 메모리 어레이의 일부의 단순화된 사시도.
도 2d는 본 발명에 따른 제 2 예시적인 3차원 메모리 어레이의 일부의 단순화된 사시도.
도 3a는 본 발명에 따른 메모리 셀의 제 1 추가 실시예의 단면도.
도 3b는 본 발명에 따른 메모리 셀의 제 2 추가 실시예의 단면도.
도 4a 내지 4e는 본 발명에 따른 단일 메모리 레벨의 예시적인 제조 동안의 기판의 일부의 단면도.
몇몇 카본계 재료들은 비휘발성 메모리에서의 사용에 적합할 수 있는 가역 저항-스위칭 특성을 나타낸다. 여기에서 사용되는 카본계 판독-기입 가능 또는 "스위칭" 재료는 일반적으로 나노결정 그래핀(graphene)을 함유하는 하나 이상의 비정질 카본(여기에서는 "흑연질(graphitic) 카본"이라 칭함), 그래핀, 흑연(graphite), 카본 나노-튜브들, 비정질 다이아몬드형 카본("DLC"), 실리콘 카바이드, 붕소 카바이드 및 카본의 다른 결정 유형을 포함할 수 있으며, 2차 재료들도 포함할 수 있다.
카본계 스위칭 재료는 온과 오프 상태 사이에 100x 이격과 중간-내지-높음의 범위의 저항 변화를 갖는 랩 스케일(lab-scale) 메모리 스위칭 특성을 입증했다. 이러한 온과 오프 상태 사이의 이격은 카본계 스위칭 재료를, 카본계 스위칭 재료가 수직형 다이오드, 박막 트랜지스터 또는 다른 스티어링 소자와 직렬로 연결된 메모리 셀에 대해 실행가능한 후보로 되게 한다. 예를 들어, CNT MIM 스택이 다이오드 또는 트랜지스터와 직렬로 집적되어, 예를 들어 '154 출원에 설명된 판독-기입가능 메모리 디바이스를 만들 수 있다.
메모리 디바이스에서 카본계 스위칭 재료를 구현하기 위한 시도는 기술적으로 어려운 것으로 판명되었다. 예를 들어, 카본계 스위칭 재료는 스위칭하기 어려울 수 있고, 스위칭 재료와 함께 사용되는 전극 및/또는 스티어링 소자의 용량을 초과하는 전류 밀도를 요구할 수도 있다. 또한, 카본계 스위칭 재료는 디바이스 제조 동안 가스를 방출하고, 수축하고, 박리될 수 있다.
본 발명의 실시예에서, MIM 스택 및/또는 메모리 셀 및 어레이는 저-수소, 실리콘 함유 카본층 및 고 전류 밀도 유지 전극과 같은 저-수소 카본층을 이용하여 형성된다. 카본층으로의 실리콘의 도입은 카본층의 저항을 증가시켜, 카본층을, 카본층을 스위칭하는 데 사용되는 선택(스티어링) 디바이스와 더욱 적합하게 만든다.
본 명세서에서 사용되는, "저-수소 카본층" 또는 "저-수소, 실리콘 함유 카본층"은 대략 10% 미만, 일부 실시예에서는 대략 5% 미만 및 일부 실시예에서는 대략 1-5%의 수소 함유량을 갖는 카본층을 칭한다. 예시적인 저-수소, 실리콘-함유 카본층은 대략 30-40atm% 이상의 실리콘을 가질 수 있다. 다른 실시예에서, 다른 양의 수소 또는 실리콘이 존재할 수도 있다. 저-수소, 실리콘-함유 카본층은 흑연 타겟 스퍼터링, 실리콘 카바이드 타겟 스퍼터링, 저-수소 카본층으로의 실리콘 주입 등과 같은 많은 방법에 의해 형성될 수 있다.
저-수소 카본층은 디바이스 제조 동안 덜 가스를 방출하고 수축하여, 이러한 막들을 보다 덜 박리되기 쉽게 하고 메모리 소자에서의 사용에 더욱 적합하게 만든다. 카본 및 실리콘은 강한 결합을 형성하여, 실리콘은 가열시에 다른 도펀트만큼 용이하게 가스를 방출하지 않을 것이다. 또한, 실리콘은 가열 동안 sp2 결합 형성을 억제하며, 그렇지 않았더라면 도출되는 카본막의 저항을 감소시킬 것이다. 또한, 실리콘의 존재는 카본층의 열 도전도를 감소시키며, 이는 국부 가열을 증가시켜 스위칭을 향상시킨다.
본 발명의 실시예에서, 높은 전류 밀도를 유지하고, 스위칭 동안 카본층 필라멘트에서의 높은 전류 밀도를 견디는 전극들이 채용될 수 있다. 이는 높은 전류 밀도가 메모리 셀에 사용되는 다른 금속화층에 안전하게 분산될 수 있게 한다. 예시적인 높은 전류 밀도를 유지하는 전극은 주로 sp2 카본 결합(예를 들어, 카본의 적어도 50%는 sp2 결합된 카본임), 금속 카바이드층 등을 갖는 카본을 포함한다. 일부 실시예에서, 이러한 높은 전류 밀도를 유지하는 전극은 메모리 셀에 대한 쇼트키 다이오드 스티어링 소자의 일부로서 사용될 수 있다. 본 발명의 이러한 실시예 및 다른 실시예에 대해 도 1 내지 4e를 참조하여 후술한다.
예시적인 진보적인 메모리 셀
도 1은 본 발명에 따른 예시적인 메모리 셀(10)의 개략도이다. 메모리 셀(10)은 스티어링 소자(14)에 연결된 가역 저항-스위칭 재료(12)를 포함한다. 가역 저항-스위칭 재료(12)는 2개 이상의 상태들 사이에서 가역적으로 스위칭될 수 있는 저항을 갖는다.
예를 들어, 가역 저항-스위칭 재료(12)는 제조시에 초기에는 저-저항 상태일 수 있다. 첫번째 전압 및/또는 전류의 인가시에, 재료는 고저항 상태로 스위칭가능하다. 두번째 전압 및/또는 전류의 인가는 가역 저항-스위칭 재료(12)를 저-저항 상태로 복귀시킬 수 있다. 대안적으로, 가역 저항-스위칭 재료(12)는 제조시에 초기에는 고-저항 상태일 수 있으며, 이는 적절한 전압(들) 및/또는 전류(들)의 인가시에 저-저항 상태로 가역적으로 스위칭가능하다. 메모리 셀에서 사용되는 경우에, 2개 초과의 데이터/저항 상태가 사용될 수도 있지만, 하나의 저항 상태는 바이너리 "0"을 나타낼 수 있는 반면, 다른 저항 상태는 바이너리 "1"을 나타낼 수 있다.
다수의 가역 저항-스위칭 재료 및 가역 저항-스위칭 재료를 채용하는 메모리 셀의 동작이 예를 들어, 본 명세서의 순전히 참조로서 그 전체가 통합되고, 발명의 명칭이 "Rewritable Memory Cell Comprising A Diode And A Resistance Switching Material"이고, 2005년 5월 9일자로 출원된 미국 특허 출원 번호 제 11/125,939호("'939 출원")에 개시되어 있다.
스티어링 소자(14)는 박막 트랜지스터, 다이오드, 금속-절연체-금속 터널링 전류 디바이스, 또는 가역 저항-스위칭 재료(12) 양단의 전압 및/또는 이를 통해 흐르는 전류를 선택적으로 제한함으로써 비저항(non-ohmic) 도전성을 나타내는 다른 유사한 스티어링 소자를 포함할 수 있다. 이러한 방식으로, 메모리 셀(10)은 2차원 또는 3차원 메모리 어레이의 일부로서 사용될 수 있고, 데이터가 어레이의 다른 메모리 셀의 상태에 영향을 주지 않고도 메모리 셀(10)로/로부터 기입 및/또는 판독될 수 있다. 일부 실시예에서, 스티어링 소자(14)는 생략될 수 있고, 메모리 셀(10)은 멀리 떨어져 위치된 스티어링 소자와 함께 사용될 수 있다.
이하, 도 2a 내지 2d를 참조하여, 메모리 셀(10), 가역 저항-스위칭 재료(12) 및 스티어링 소자(14)의 예시적인 실시예에 대해 설명한다.
메모리 셀 및 메모리 어레이의 예시적인
실시예들
도 2a는 스티어링 소자(14)가 다이오드인, 본 발명에 따른 메모리 셀(10)의 예시적인 실시예의 단순화된 사시도이다. 메모리 셀(10)은 제 1 도전체(20)와 제 2 도전체(22) 사이에서 다이오드(14)와 직렬로 연결된 카본계 가역 저항-스위칭 재료(12)("C-계 스위칭 재료(12)")를 포함한다.
일부 실시예에서, 장벽층(33)이 C-계 스위칭 재료(12)와 다이오드(14) 사이에 형성될 수 있으며, 장벽층(26)이 C-계 스위칭 재료(12)와 제 2 도전체(22) 사이에 형성될 수 있다(가역 저항-스위칭 소자로서의 역할을 할 수 있는 MIM 스택(27)을 형성함). 추가적인 장벽층(28)이 다이오드(14)와 제 1 도전체(20) 사이에 형성될 수 있다. 장벽층(33, 26 및 28)은 티타늄, 질화 티나늄, 탄탈룸, 질화 탄탈룸, 텅스텐, 질화 텅스텐, 몰리브덴 또는 다른 유사한 장벽층을 포함할 수 있다. 장벽층(26)은 제 2 도전체(22)와 분리될 수 있거나 이의 일부일 수도 있고, 장벽층(28)은 제 1 도전체(20)로부터 분리될 수 있거나 이의 일부일 수도 있다.
본 발명의 하나 이상의 실시예에 따르면, C-계 스위칭 재료(12)는 저-수소, 실리콘-함유 카본 스위칭층일 수 있다. 실리콘의 존재는 카본층의 저항을 스티어링 소자(14)의 전류 용량에 적합한 레벨로 증가시킬 수 있다. 일부 실시예에서, C-계 스위칭 재료(12)의 실리콘 함유량은 약 30-40 atm% 이상일 수 있고, 수소 함유량은 약 1-5% 사이일 수 있다. 카본 내의 실리콘의 분포는 균일할 필요가 없으며, 가우시안(Gaussian) 또는 종-모양 분포(bell-shaped distribution)를 가질 수 있다. 예를 들어, 일부 실시예에서, C-계 스위칭 재료(12)의 실리콘 함유량은 1-10nm의 범위를 갖는 적어도 국부 영역에서 약 30-40 atm%일 수 있다. 다른 실리콘 및/또는 수소 레벨이 존재할 수 있다.
C-계 스위칭 재료(12)는 제 1 도전성 카본층(35) 및 제 2 도전성 카본층(37)에 접촉하며, 이들은 MIM 스택(27)에 대한 고 전류 밀도 유지 전극들로서의 역할을 한다. 후술하는 바와 같이, 도전성 카본층(35, 37)은 C-계 스위칭 재료(12)의 스위칭 동안 생성된 고 전류 밀도가 톱(top) 도전체(22) 뿐만 아니라 장벽층(26, 33)과 같은 메모리 셀(10)에서 사용되는 다른 금속화 영역으로 안전하게 분포될 수 있게 한다.
다이오드(14)는, 다이오드의 p-영역 위에 n-영역을 갖는 상방을 가리키든지 또는 다이오드의 n-영역 위에 p-영역을 갖는 하방을 가리키든지, 수직형 다결정 p-n 또는 p-i-n 다이오드와 같은 임의의 적절한 다이오드를 포함한다. 일부 실시예들에서, 다이오드(14)는 쇼트키 다이오드일 수 있다. 다이오드(14)의 예시적인 실시예들에 대해 도 3a 및 3b를 참조하여 후술한다.
제 1 도전체(20) 및 제 2 도전체(22)는 텅스텐, 임의의 적절한 금속, 고농도로 도핑된 반도체 재료, 도전성 실리사이드, 도전성 실리사이드-게르마나이드, 도전성 게르마나이드 등과 같은 임의의 적절한 도전성 재료를 포함할 수 있다. 도 2a의 실시예에서, 제 1 및 제 2 도전체(20, 22)는 각각 레일형(rail-shaped)이며 다른 방향으로 (예를 들어, 서로 실질적으로 수직하게) 연장된다. 다른 도전체 형상 및/또는 구성이 사용될 수도 있다. 일부 실시예에서, 장벽층, 접착층, 반사 방지 코팅 및/또는 등(미도시)이 제 1 도전체(20) 및/또는 제 2 도전체(22)와 함께 사용되어 디바이스 성능을 향상시키고/시키거나 디바이스 제조에서 지원할 수 있다.
도 2b는 도 2a의 메모리 셀(10)과 같은 복수의 메모리 셀(10)로부터 형성된 제 1 메모리 셀(30)의 일부의 단순화된 사시도이다. 단순화를 위해, C-계 스위칭 재료(12), 제 1 및 제 2 도전성 카본층(35, 37), 다이오드(14) 및 장벽층(33, 26, 28)은 별도로 도시하지 않았다. 메모리 어레이(30)는 복수의 메모리 셀이 연결되는(미도시), 복수의 비트 라인(제 2 도전체(22))과 워드 라인(제 1 도전체(20))을 포함하는 "교차점" 어레이이다. 복수의 레벨의 메모리와 같이 다른 메모리 어레이 구성이 사용될 수도 있다.
도 2c는 제 2 메모리 레벨(44) 아래에 위치된 제 1 메모리 레벨(42)을 포함하는 모놀리틱(monolithic) 3차원 메모리 어레이(40a)dml 일부의 단순화된 사시도이다. 각각의 메모리 레벨(42, 44)은 교차점 어레이 내의 복수의 메모리 셀(10)을 포함한다. 본 기술분야의 당업자는, 단순화를 위해 도 2c에 도시하지는 않았지만, 추가적인 층들(예를 들어, 중간 레벨 유전체)이 제 1 및 제 2 메모리 레벨(42, 44) 사이에 존재할 수 있다. 메모리의 추가적인 레벨과 같이, 다른 메모리 어레이 구성이 사용될 수도 있다. 도 2c의 실시예에서는, 다이오드의 바닥 또는 톱 상에 p-도핑된 영역을 갖는 p-i-n 다이오드가 채용되는지에 따라 상방 또는 하방과 같은 동일한 방향으로 모든 다이오드들이 "가리킬" 수 있어, 다이오드 제조를 단순화한다.
일부 실시예에서, 본 명세서에 순전히 참조로서 그 전체가 통합되고, 발명의 명칭이 "High-Density Three-Dimensional Memory Cell"인 미국 특허 제6,952,030호에 개시된 메모리 레벨이 형성될 수 있다. 예를 들어, 제 1 메모리 레벨의 제 2 도전체는 도 2d에 도시된 제 1 메모리 레벨 위에 위치된 제 2 메모리 레벨의 제 1 도전체로서 사용될 수 있다. 이러한 실시예에서, 본 명세서에 순전히 참조로서 그 전체가 통합되고, 발명의 명칭이 "Large Array Of Upward Pointing P-I-N Diode Having Large And Uniform Current"이고, 2007년 3월 27일자로 출원된 미국 특허 출원 제 11/692,151호("'151 출원")에 개시된 바와 같이 인접하는 메모리 레벨들 상의 다이오드들은 반대 방향을 바람직하게 가리킨다. 예를 들어, 도 2d에 도시된 바와 같이, 제 1 메모리 레벨(42)의 다이오드는 화살표 D1로 표시되는 상방을 가리키는 다이오드일 수 있는 반면(예를 들어, 다이오드의 바닥에 p 영역을 가짐), 제 2 메모리 레벨(44)의 다이오드는 화살표 D2로 표시되는 하방을 가리키는 다이오드일 수 있고(예를 들어, 다이오드의 바닥에 n 영역을 가짐), 또는 그 역일 수 있다.
모놀리틱 3차원 메모리 어레이는 웨이퍼와 같이 중간 기판을 갖지 않는 단일 기판 위에 복수의 메모리 레벨이 형성되는 것이다. 하나의 메모리 레벨을 형성하는 층들은 기존의 레벨 또는 레벨들의 층들 위에 바로 피착 또는 성장된다. 반대로, 발명자가 Leedy이고 발명의 명칭이 "Three Dimensional Structure Memory"인 미국 특허 제5,915,167호에서와 같이, 적층된 메모리가 별개의 기판 상에 메모리 레벨들을 형성하고 서로 그 꼭대기에 메모리 레벨들을 부착시킴으로써 구성되었다. 기판들은 결합 전에 메모리 레벨들로부터 제거되거나 박형화될 수 있지만, 메모리 레벨들이 별개의 기판들 위에 초기에 형성되므로, 이러한 메모리들은 유효한 모놀리틱 3차원 메모리 어레이들이 아니다.
도 3a는 메모리 셀(10a)로서 참조되는, 본 발명에 따른 도 1의 메모리 셀(10)의 제 1 실시예의 단면도이다. 특히, 메모리 셀(10a)은 MIM 스택(27), 다이오드(14), 및 제 1 및 제 2 도전체(20, 22)를 각각 포함한다. MIM 스택(27)은 C-계 스위칭 재료(12), 제 1 도전성 카본층(35), 제 2 도전성 카본층(37)을 포함하고, 일부 실시예에서는 장벽층(33 및/또는 26)을 포함한다. 도시된 실시예에서, MIM 스택(27)은 다이오드(14) 위에 위치된다. 하지만, 다른 실시예들에서, MIM 스택(27)은 다이오드(14) 아래에 위치될 수도 있다. 일부 실시예들에서, 다이오드(14)는 MIM 스택(27)으로부터 떨어져 위치될 수도 있다(예를 들어, 제 1 및 제 2 도전체(20, 22) 사이에 위치되지 않음).
도 3a의 실시예에서, 다이오드(14)는 상방 또는 하방 중 하나를 가리킬 수 있는 수직형 p-n 또는 p-i-n 다이오드일 수 있다. 일부 실시예들에서, 다이오드(14)는 폴리실리콘, 다결정 실리콘-게르마늄 합금, 폴리게르마늄 또는 임의의 다른 적합한 재료와 같은 다결정 반도체 재료로 형성될 수 있다. 예를 들어, 다이오드(14)는 고농도로 도핑된 n+ 폴리실리콘 영역(14a), n+ 폴리실리콘 영역(14a) 위의 저농도로 도핑되거나 진성인(의도적이지 않게 도핑된) 폴리실리콘 영역(14b) 및 진성 영역(14b) 위의 고농도로 도핑된 p+ 폴리실리콘 영역(14c)을 포함할 수 있다. n+ 및 p+ 영역들의 위치는 반전될 수 있다는 것이 이해될 것이다.
다이오드(14)가 피착된 실리콘으로부터 제조되면(예를 들어, 비정질 또는 다결정), 실리사이드층(39)이 다이오드(14) 상에 형성되어, 제조될 때 피착된 실리콘을 낮은 저항 상태로 만든다. 피착된 실리콘을 낮은 저항 상태로 스위칭하는 데 큰 전압이 필요하지 않으므로, 이러한 낮은 저항 상태는 보다 용이한 메모리 셀(10)의 프로그래밍을 허용한다. 예를 들어, 티타늄 또는 코발트와 같은 실리사이드-형성 금속층(52)은 p+ 폴리실리콘 영역(14c) 상에 피착될 수 있으며, (후술하는 바와 같이) 실리사이드층(39)을 형성하는 데 사용될 수 있다. 이러한 실시예에 대한 추가적인 프로세스의 상세사항은 도 4a 내지 4e를 참조하여 후술한다.
도 3b는 메모리 셀(10b)로서 참조되는, 본 발명에 따른 도 1의 메모리 셀(10)의 대안적인 실시예의 단면도이다. 도 3b의 메모리 셀(10b)은, 메모리 셀(10b)의 다이오드(14)가 도 3a의 메모리 셀(10a)에서와 같이 p-n 또는 p-i-n 다이오드가 아니고 쇼트키 다이오드라는 점을 제외하고는 도 3a의 메모리 셀(10a)과 유사하다. 특히, 장벽층(33)이 제거되고 n-형 반도체 재료와 같은 반도체 재료(43)가 제 1 도전성 카본층(35)에 바로 접촉하게 위치되어 쇼트키 다이오드(14)를 형성한다. 추가적으로, 실리사이드층(39)이 반도체 재료(43) 아래에 위치된다.
쇼트키 다이오드의 사용은 제조를 단순화시키며, 메모리 셀(10b)을 형성하는 데 필요한 단계들의 수와 메모리 셀(10b)의 높이를 감소시킨다. 일부 실시예에서, 제 1 및 제 2 도전성 카본층(35, 37)은 각각 주로 sp2 카본 결합(예를 들어, 카본의 적어도 50%가 sp2 결합된 카본임)을 갖는 도전성 카본층, 및/또는 TaC, WC, TaCN, WCN 등과 같은 도전성 금속 카바이드층을 포함할 수 있다. 제 1 및 제 2 도전성 카본층(35, 37)은 각각 도 4a 내지 4e를 참조하여 추가적으로 후술된다. 일 실시예에서, 다른 도핑 레벨 및/또는 두께가 사용될 수 있지만, 반도체 재료(43)는 약 10 내지 500 나노미터의 두께와 약 1016 cm-3 내지 1018 cm-3의 n-형 도핑 농도를 가질 수 있다. 일반적으로, 도핑 농도는 실리사이드층(39) 부근의 반도체 재료(43)의 영역에서 매우 높아 반도체 재료(43)와 실리사이드층(39) 사이에 양호한 저항성(ohmic) 접촉을 보장한다.
도시된 실시예에서, MIM 스택(27)은 다이오드(14) 위에 위치된다. 하지만, 다른 실시예들에서, MIM 스택(27)은 다이오드(14) 아래에 위치될 수도 있다. 일부 실시예들에서, 다이오드(14)는 MIM 스택(27)으로부터 떨어져 위치될 수 있다(예를 들어, 제 1 및 제 2 도전체(20, 22) 사이에 위치되지 않음). MIM 스택(27)에 대한 추가적인 프로세스의 상세사항은 도 4a 내지 4e를 참조하여 후술한다.
메모리
셀들에
대한 예시적인 제조 프로세스들
이하, 도 4a 내지 4e를 참조하여 본 발명에 따른 메모리 레벨을 형성하는 예시적인 제 1 방법에 대해 설명한다. 특히, 도 4a 내지 4e는 도 2a의 메모리 셀(10)을 포함하는 메모리 레벨을 형성하는 예시적인 방법을 도시한다. 후술하는 바와 같이, 제 1 메모리 레벨은 각각 스티어링 소자와 스티어링 소자에 연결된 C-계 스위칭 재료를 포함하는 복수의 메모리 셀을 포함한다. (도 2c 및 2d를 참조하여 상술한 바와 같이) 추가적인 메모리 레벨이 상술한 제 1 메모리 레벨 위에 제조될 수 있다. 도 3a의 메모리 셀(10a) 또는 도 3b의 메모리 셀(10b)을 포함하는 메모리 레벨이 동일한 방법을 사용하여 형성될 수 있다.
도 4a를 참조하면, 기판(100)은 이미 몇몇 처리 단계를 거친 것으로 도시된다. 기판(100)은 실리콘, 게리마늄, 실리콘-게르마늄, 도핑되지 않은, 도핑된 벌크, 절연체 상의 실리콘("SOI(silicon-on-insulator)") 또는 추가적인 회로를 갖거나 갖지 않는 다른 기판과 같은 임의의 적절한 기판일 수 있다. 예를 들어, 기판(100)은 하나 이상의 n-웰 또는 p-웰 영역(미도시)을 포함할 수 있다.
격리층(102)이 기판(100) 위에 형성된다. 일부 실시예에서, 격리층(102)은 이산화 실리콘, 질화 실리콘, 산화질화 실리콘 또는 임의의 다른 적절한 절연층일 수 있다.
격리층(102)의 형성 후에, (예를 들어, 물리적인 기상 증착 또는 다른 방법에 의해) 부착층(104)이 격리층(102) 위에 형성된다. 예를 들어, 부착층(104)은 질화 탄탈룸, 질화 텅스텐, 하나 이상의 부착층의 조합 등과 같은 질화 탄탈룸 또는 다른 적절한 부착층의 약 20 내지 약 500 옹스트롬, 바람직하게는 약 100 옹스트롬일 수 있다. 다른 부착층 재료 및/또는 두께가 채용될 수 있다. 일부 실시예에서, 부착층(104)은 선택적인 것일 수 있다.
부착층(104)의 형성 후에, 도전층(106)이 부착층(104) 위에 피착될 수 있다. 도전층(106)은 임의의 적절한 방법(예를 들어, 화학적 기상 증착("CVD"), 물리적 기상 증착("PVD") 등)에 의해 피착된 텅스텐 또는 다른 적절한 재료, 고농도로 도핑된 반도체 재료, 도전성 실리사이드, 도전성 실리사이드-게르마나이드, 도전성 게리마나이드 등과 같은 임의의 적절한 도전성 재료를 포함할 수 있다. 적어도 하나의 실시예에서, 도전층(106)은 약 200 내지 약 2500 옹스트롬의 텅스텐을 포함할 수 있다. 다른 도전층 재료 및/또는 두께가 사용될 수도 있다.
도전층(106)의 형성 후에, 부착층(104) 및 도전층(106)이 패터닝되고 에칭된다. 예를 들어, 부착층(104) 및 도전층(106)은 소프트 또는 하드 마스크와, 습식 또는 건식 에칭 처리로 종래의 리소그래피 기술을 사용하여 패터닝 및 에칭될 수 있다. 적어도 하나의 실시예에서, 부착층(104) 및 도전층(106)이 패터닝 및 에칭되어 실질적으로 평행하고 실질적으로 동일 평면의 제 1 도전체(20)를 형성한다. 다른 도전체 폭들 및/또는 간극들이 사용될 수도 있지만, 제 1 도전체들(20)에 대한 예시적인 폭 및/또는 제 1 도전체들(20) 사이의 간극은 약 200 내지 약 2500 옹스트롬의 범위이다.
제 1 도전체(20)가 형성된 후에, 유전체층(58a)이 기판(100) 위에 형성되어 제 1 도전체들(20) 사이의 공극을 충진한다. 예를 들어, 대략 3000-7000 옹스트롬의 이산화 실리콘이 기판(100) 상에 피착되고 화학적 기계적 연마 또는 에치백(etchback) 프로세스를 사용하여 평탄화된다. 평평한 표면(110)은 (도시된) 유전체 재료에 의해 분리된 제 1 도전체(20)의 노출된 톱 표면을 포함한다. 질화 실리콘, 산화질화 실리콘, 낮은 K의 유전체 등과 같은 다른 유전체 재료 및/또는 다른 유전체층 두께가 사용될 수 있다. 예시적인 낮은 K의 유전체는 카본이 도핑된 산화물, 실리콘 카본층 등을 포함한다.
본 발명의 다른 실시예에서, 제 1 도전체(20)는, 유전체층(58a)이 형성되고 패터닝되고 에칭되어 제 1 도전체(20)에 대한 개구 또는 공극을 생성하는 다마신(damascene) 프로세스를 사용하여 형성될 수 있다. 그 후에, 개구 또는 공극은 부착층(104) 및 도전층(106)(및/또는 도전성 시드, 도전성 충진제 및/또는 필요에 따라 장벽층)으로 충진될 수 있다. 그 후에, 부착층(104) 및 도전층(106)이 평탄화되어 평탄 표면(110)을 형성할 수 있다. 이러한 실시예에서, 부착층(104)이 각 개구 또는 공극의 바닥 및 측벽을 정렬시킬 것이다.
도 4b를 참조하면, 장벽층(28)이 기판(100)의 평탄화된 톱 표면(110) 위에 형성된다. 장벽층(28)은 약 20 내지 약 500 옹스트롬, 바람직하게는 100 옹스트롬의 질화 티타늄 또는 질화 탄탈룸, 질화 텅스텐, 텅스텐, 몰리브덴, 하나 이상의 장벽층들의 조합, 티타늄/질화 티타늄, 탄탈룸/질화 탄탈룸 또는 텅스텐/질화 텅스텐 스택 등과 같은 다른 층들과 조합된 장벽층들과 같은 질화 티타늄 또는 다른 적절한 장벽층일 수 있다. 다른 장벽층 재료 및/또는 두께가 채용될 수도 있다.
장벽층(28)의 피착 후에, 각 메모리 셀의 다이오드(예를 들어, 도 1 및 2a의 다이오드(14))를 형성하는 데 사용되는 반도체 재료의 피착이 개시된다. 각 다이오드는 상술한 바와 같이, 수직으로 상방 또는 하방을 가리키는 p-n 또는 p-i-n 다이오드일 수 있다. 일부 실시예에서, 각 다이오드는 폴리실리콘, 다결정 실리콘-게르마늄 합금, 폴리게르마늄 또는 임의의 다른 적절한 재료와 같은 다결정 반도체 재료로 형성된다. 편의를 위해, 폴리실리콘, 하방으로 가리키는 다이오드의 형성에 대해 여기에서 설명한다. 다른 재료 및/또는 다이오드 구성이 사용될 수 있다는 것이 이해될 것이다.
도 4b를 참조하면, 장벽층(28)의 형성 후에, 고농도로 도핑된 n+ 실리콘층(14a)이 장벽층(28) 상에 피착된다. 일부 실시예에서, n+ 실리콘층(14a)은 비정질 상태로 피착된다. 다른 실시예에서, n+ 실리콘층(14a)은 다결정 상태로 피착된다. CVD 또는 다른 적절한 프로세스가 n+ 실리콘층(14a)을 피착하기 위해 채용될 수 있다. 적어도 하나의 실시예에서, n+ 실리콘층(14a)이 예를 들어, 약 100 내지 1000 옹스트롬, 바람직하게는 약 100 옹스트롬의, 약 1021 cm-3의 도핑 농도를 갖는 인 또는 비소가 도핑된 실리콘으로 형성될 수 있다. 다른 층두께, 도핑 유형 및/또는 도핑 농도가 사용될 수 있다. 예를 들어, 피착 동안 도너 가스를 불어넣음으로써 n+ 실리콘층(14a)이 원 위치에 도핑될 수 있다. 다른 도핑 방법(예를 들어, 주입)이 사용될 수도 있다.
n+ 실리콘층(14a)의 피착 후에, 저농도로 도핑된, 진성의 및/또는 의도하지 않게 도핑된 실리콘층(14b)이 n+ 실리콘층(14a) 위에 형성될 수 있다. 일부 실시예에서는, 진성 실리콘층(14b)이 비정질 상태로 피착될 수 있다. 다른 실시예에서는, 진성 실리콘층(14b)이 다결정 상태로 피착될 수 있다. CVD 또는 다른 적절한 피착 방법이 진성 실리콘층(14b)을 피착하기 위해 채용될 수 있다. 적어도 하나의 실시예에서, 진성 실리콘층(14b)은 그 두께가 약 500 내지 약 4800 옹스트롬, 바람직하게는 약 2500 옹스트롬일 수 있다. 다른 진성층 두께가 사용될 수도 있다.
(순전히 참조로서 그 전체가 본 명세서에 통합되고, 발명의 명칭이 "Deposited Semiconductor Structure To Minimize N-Type Dopant Diffusion And Method Of Making"이고 2005년 12월 9일자로 출원된 미국 특허 출원 제 11/298,331호에 개시된 바와 같이) 얇은(예를 들어, 수백 옹스트롬 이하) 게르마늄 및/또는 실리콘-게르마늄 합금층(미도시)이 진성 실리콘층(14b)을 피착하기 전에 n+ 실리콘층(14a) 상에 형성되어 n+ 실리콘층(14a)으로부터 진성 실리콘층(14b)으로 도펀트가 이송되는 것을 방지 및/또는 감소시킬 수 있다.
고농도로 도핑된 p-유형 실리콘은 이온 주입에 의해 피착 및 도핑될 수 있거나, 피착 동안 원 위치에 도핑되어 p+ 실리콘층(14c)을 형성할 수 있다. 예를 들어, 블랭킷 p+ 주입이 진성 실리콘층(14b) 내에 미리 정해진 깊이로 붕소를 주입하기 위해 채용될 수 있다. 예시적인 주입가능 분자 이온은 BF2, BF3, B 등을 포함한다. 일부 실시예에서, 약 1-5×1015 이온/cm2의 주입량이 채용될 수 있다. 다른 주입 종류 및/또는 양이 사용될 수도 있다. 또한, 일부 실시예에서, 확산 프로세스가 채용될 수 있다. 적어도 하나의 실시예에서, 다른 p+ 실리콘층 사이즈가 사용될 수 있지만, 결과적인 p+ 실리콘층(14c)은 약 100-700 옹스트롬의 두께를 갖는다.
p+ 실리콘층(14c)의 형성 후에, 실리사이드-형성 금속층(52)이 p+ 실리콘층(14c) 위에 피착된다. 예시적인 실리사이드-형성 금속은 스퍼터를 포함하거나, 그렇지 않으면 피착된 티타늄 또는 코발트를 포함한다. 일부 실시예에서, 실리사이드-형성 금속층(52)은 약 10 내지 약 200 옹스트롬, 바람직하게는 약 20 내지 약 50 옹스트롬, 보다 바람직하게는 약 20 옹스트롬의 두께를 갖는다. 다른 실리사이드-형성 금속층 재료 및/또는 두께가 사용될 수도 있다. 질화층(미도시)이 실리사이드-형성 금속층(52)의 톱에 형성될 수 있다.
RTA(rapid thermal anneal) 단계가 수행되어 p+ 영역(14c)과 실리사이드 형성 금속층(52)의 반응에 의해 실리사이드 영역을 형성할 수 있다. 일부 실시예에서, RTA가 약 1분동안 약 540℃에서 수행될 수 있고, 실리사이드-형성 금속층(52)과 다이오드(14)의 피착된 실리콘이 상호 작용하게 하여 실리사이드층을 형성하고, 실리사이드-형성 금속층(52)의 전부 또는 일부를 소비한다. RTA 단계 후에, 실리사이드-형성 금속층(52)으로부터의 임의의 잔류 질화물층이 습식 화학을 사용하여 벗겨질 수 있다. 예를 들어, 실리사이드-형성 금속층(52)이 TiN 톱층을 포함하면, 습식 화학이(예를 들어 1:1:1 비율의 암모늄, 페록사이드, 물)이 임의의 잔류 TiN을 벗기는 데 사용될 수 있다.
순전히 참조로서 그 전체가 본 명세서에 통합되고, 발명의 명칭이 "Memory Cell Comprising A Semiconductor Junction Diode Crystallized Adjacent To A Silicide"인 미국 특허 제7,176,064호에 개시된 바와 같이, 티타늄 및/또는 코발트와 같은 실리사이드-형성 재료가 실리사이드층을 형성하기 위해 어닐링 동안 피착된 실리콘과 반응한다. 티타늄 실리사이드 및 코발트 실리사이드의 격자 간격은 실리콘의 격자 간격보다 조밀하며, 피착된 실리콘이 결정화될 때 실리사이드층이 "결정화 템플릿" 또는 "시드"로서의 역할을 하는 것처럼 보인다(예를 들어, 실리사이드층은 어닐링 동안 실리콘 다이오드(14)의 결정 구조를 향상시킨다). 이에 의해 더 낮은 저항의 실리콘이 제공된다. 마찬가지의 결과가 실리콘-게르마늄 및/또는 게르마늄 다이오드에 대해 달성될 수 있다.
RTA 단계 및 질화물 벗김 단계 후에, 장벽층(33)이 실리사이드-형성 금속층(52) 위에 형성된다. 장벽층(33)은 약 5 내지 800 옹스트롬, 바람직하게는 약 100 옹스트롬의 탄탈룸 질화물, 텅스텐 질화물, 텅스텐, 몰리브덴, 하나 이상의 장벽층의 조합, 티타늄/티타늄 질화물, 탄탈룸/탄탈룸 질화물 또는 텅스텐/텅스텐 질화물 스택과 같은 다른 층들과 조합된 장벽층들 등과 같은 티타늄 질화물 또는 다른 적절한 장벽층일 수 있다. 다른 장벽층 재료 및/또는 두께가 채용될 수도 있다.
제 1 도전성 카본층(35), C-계 스위칭 재료(12)(예를 들어, 저-수소, 실리콘-함유 카본층) 및 제 2 도전성 카본층(37)이 장벽층(33) 위에 형성된다. 이러한 층들은 후술하는 바와 같이 임의의 많은 다른 방법들에 의해 형성될 수도 있다.
카본
스위칭층을
형성하는 실리콘 주입
제 1 실시예에서는, 층들(35, 12, 37)이 비교적 두꺼운 저-수소, 도전성 카본층을 피착한 후, 층의 중앙 영역으로 실리콘을 주입함으로써 형성되어, 제 1 및 제 2 도전성 카본층(35, 37)에 의해 각각 둘러싸인 저-수소, 실리콘-함유 카본 스위칭층(12)을 형성할 수 있다. 예를 들어, 약 5 내지 20 나노미터, 보다 일반적으로는 약 2 내지 400 나노미터의 비정질 카본이 약 550℃ 및 약 5 Torr 압력에서 C2H2 가스를 사용하여 "PECVD"(plasma enhanced chemical vapor deposition)에 의해 장벽층(33) 위에 피착될 수 있다. 다른 전구체, 온도 및/또는 압력이 사용될 수도 있다. 그 후, RTA가 비정질 카본막에 수행되어, 카본막을 보다 낮은 저항을 갖는 주로 sp2 결합된 카본으로 변환시키고 카본막으로부터 수소의 가스 방출을 촉진시킬 수 있다. 예시적인 어닐 조건은, 다른 온도 및/또는 시간이 사용될 수도 있지만 약 60초 동안 약 700℃에서의 급속 열 어닐링을 포함한다. 흑연 타겟을 스퍼터링하는 것과 같이, 다른 피착 기술이 사용되어 저-수소 카본층을 형성할 수 있다.
질소 또는 붕소와 같은 도펀트가 카본층에 포함될 수 있다. 예를 들어, 질소가 약 1×1016 - 6×1016 atoms/cm2의 사이, 일부 실시예에서는 2.4×1016atoms/cm2의 양으로, 1 - 5 atm%의 범위에서 약 2.8kV의 에너지로 주입될 수 있다. 붕소는 약 1×1016 - 6×1016 atoms/cm2의 사이, 일부 실시예에서는 2.5×1016 atoms/cm2의 양으로, 1 - 5 atm%의 범위에서 약 3kV의 에너지로 주입될 수 있다. 다른 도펀트, 주입 에너지 및/또는 주입량이 사용될 수도 있다. 일부 실시예에서, 결과적인 막은 약 50×10-6 Ohm-cm - 100×10-3 Ohm-cm, 일부 실시예에서는 약 1×10-3 - 10×10-3 Ohm-cm 이하의 저항을 가질 것이다. 다른 저항값들이 사용될 수도 있다.
비교적 두꺼운 카본층의 형성 후에, 실리콘이 카본층에 주입되어, 저-수소, 실리콘-함유 카본층(C-계 스위칭 재료(12))을 형성할 수 있다. 예를 들어, 약 1×1015 - 3×1018 atoms/cm2, 일부 실시예에서는 약 1×1017 - 1×1018 atoms/cm2의 실리콘이 약 1.5 - 5kV 또는 2.5 - 2.8 kV 사이의 에너지로 카본층에 주입될 수 있다. 카본층에 실리콘을 주입시키는 것은 보다 높은 저항 재료의 영역을 생성한다. 구체적으로 주입에 의해 규정되는 도전성 카본층에 의해 둘러싸이는 저-수소, 실리콘 함유 카본층(C-계 스위칭 재료(12))이 형성된다(예를 들어, 각각 제 1 및 제 2 도전성 카본층(35, 37)).
일부 실시예에서, 저-수소, 실리콘 함유 카본층(C-계 스위칭 재료(12))은 약 0.5 - 200 나노미터, 일부 실시예에서는 약 1 - 5 나노미터의 두께를 가질 수 있다. 카본 재료(12)의 실리콘 함유량은 약 0.0001 - 60 atm%, 일부 실시예에서는 약 30 - 40 atm%의 범위에 놓일 수 있다. 카본 재료(12)의 저항은 약 10 - 1×108 Ohm-cm, 일부 실시예에서는 1×103 - 1×105 Ohm-cm의 범위에 놓일 수 있다. 다른 두께, 실리콘량 및/또는 저항이 사용될 수도 있다. C-계 스위칭 재료(12)는 약 10% 미만, 일부 실시예에서는 약 5% 미만, 일부 실시예에서는 약 1 - 5%의 수소 함유량을 가질 수 있다.
일부 실시예에서, 결과적인 제 1 및 제 2 도전성 카본층(35, 37)은 각각 약 1 - 100 나노미터, 일부 실시예에서는 약 5 - 20 나노미터의 두께를 가질 수 있다. 제 1 및 제 2 도전성 카본층에 대한 예시적인 저항값은 약 50×10-6 Ohm-cm - 100×10-3 Ohm-cm, 일부 실시예에서는 약 1×10-3 - 10×10-3 Ohm-cm의 범위에 놓인다. 다른 두께 및/또는 저항값이 사용될 수도 있다. 제 1 및 제 2 도전성 카본층(35, 37) 내의 실리콘의 일부 혼입은 제 1 및 제 2 도전성 카본층(35, 37)의 접착 특성을 향상시킬 수 있다. 또한, 실리콘 주입 동안, Si 원자들이 중단되지 않고 카본층의 제 1 부분을 통해 이동한다. 주입된 Si 원자들은 카본층을 통과하면서 카본층(37) 내에 향상된 sp2-형성을 유도할 수 있으며, 카본층(37) 내의 도전성을 향상시킬 수 있다.
스퍼터로
형성된 카본
스위칭층
제 2 실시예에서, 제 1 도전성 카본층(35), C-계 스위칭 재료(12) 및 제 2 도전성 카본층(37)이 별도로 및/또는 순차적으로 형성될 수 있다. 예를 들어, 장벽층(33)의 형성 후에, 비정질 카본층이 (예를 들어, PECVD에 의해) 장벽층(33) 위에 피착되고, 선택적으로 질소 또는 붕소가 주입되고 및/또는 어닐링되어 제 1 도전성 카본층(35)으로서의 역할을 하는, 주로 sp2 결합된 카본을 갖는 도전성 카본층을 형성할 수 있다. 제 1 도전성 카본층(35)은 약 1 - 100 나노미터, 일부 실시예에서는 약 5 - 20 나노미터의 두께를 가질 수 있다. 제 1 도전성 카본층(35)에 대한 예시적인 저항값은 50×10-6 Ohm-cm - 100×10-3 Ohm-cm, 일부 실시예에서는 약 1×10-3 - 10×10-3 Ohm-cm의 범위에 놓인다. 다른 두께 및/또는 저항값이 사용될 수 있다.
다른 실시예에서, 제 1 도전성 카본층(35)은 금속 카바이드를 함유할 수 있다. 금속 카바이드 도전성 카본층은 예를 들어, 적절한 카바이드 타겟을 스퍼터링함으로써 형성될 수 있다. 제 1 도전성 카본층(35)으로서 사용될 수 있는 예시적인 카바이드층은 TaC, WC, TaCN, WCN 등을 포함한다. 이러한 금속 카바이드층에 대한 예시적인 두께는 약 1 - 100 나노미터, 일부 실시예에서는 약 2 - 10 나노미터의 범위에 놓인다. 일부 실시예에서, 금속 카바이드층은 약 5 나노미터 이하의 두께를 가질 수도 있다. 예시적인 저항값은 약 50×10-6 Ohm-cm - 100×10-3 Ohm-cm, 일부 실시예에서는 약 1×10-4 - 10×10-4 Ohm-cm의 범위에 놓인다. 다른 두께 및/또는 저항값이 사용될 수도 있다. 표 1은 제 1 도전성 카본층(또는 제 2 도전성 카본층(37))으로서 사용될 수 있는 금속 카바이드층의 형성에 대한 예시적인 프로세스 파라미터를 제공한다. 다른 유량, 압력, 온도, 전력 및/또는 간격이 사용될 수도 있다.
| 프로세스 파라미터 | 제 1 예시 범위 | 제 2 예시 범위 |
| 아르곤 흐름(SCCM) | 5 - 100 | 8 - 15 |
| 압력 (milliTorr) | 0.6 - 40 | 2 - 8 |
| 기판 온도 (℃) | 200 - 550 | 200 - 550 |
| 타겟 RF 전력 (WATTS/CM2 @ 13.56 MHz) | 1 - 3.5 | 1 - 3.5 |
| 타겟-기판 간격 (mm) | 22 - 37 | 22 - 37 |
제 1 도전성 카본층(35)의 형성 후에, C-계 스위칭 재료(12)가 제 1 도전성 카본층(35) 위에 형성될 수 있다. 언급한 바와 같이, C-계 스위칭 재료(12)는 저-수소, 실리콘-함유 카본층을 포함한다. 일부 실시예에서, 이러한 층은 흑연 타겟을 스퍼터링하여(표 2 참조) 저-수소 카본층을 형성한 후, 카본층에 실리콘을 주입함으로써 형성되어, C-계 스위칭 재료(12)로서의 역할을 하는 저-수소, 실리콘-함유 카본층을 형성할 수 있다. 상술한 것과 마찬가지의 실리콘 주입량 및 에너지가 채용될 수 있다.
대안적으로, 저-수소, 실리콘-함유 카본층은 실리콘 카바이드 타겟을 스퍼터링하거나(표 3 참조) CH4 또는 다른 유사한 가스와 같은 카본 함유 가스의 존재 하에서 실리콘 타겟을 스퍼터링함으로써(이하의 표 4 참조) 형성될 수 있다. 표 2 내지 표 4는 C-계 스위칭 재료로서 사용될 수 있는 저-수소, 실리콘-함유 카본막의 형성에 대한 예시적인 프로세스 파라미터를 제공한다. 다른 유량, 압력, 온도, 전력 및/또는 간격이 사용될 수도 있다.
| 프로세스 파라미터 | 제 1 예시 범위 | 제 2 예시 범위 |
| 아르곤 흐름(SCCM) | 5 - 100 | 8 - 15 |
| 압력 (milliTorr) | 0.6 - 40 | 2 - 8 |
| 기판 온도 (℃) | 200 - 550 | 200 - 550 |
| 타겟 RF 전력 (WATTS/CM2 @ 13.56 MHz) | 1 - 3.5 | 1 - 3.5 |
| 타겟-기판 간격 (mm) | 22 - 37 | 22 - 37 |
| 프로세스 파라미터 | 제 1 예시 범위 | 제 2 예시 범위 |
| 아르곤 흐름(SCCM) | 5 - 100 | 8 - 15 |
| 압력 (milliTorr) | 0.6 - 40 | 2 - 8 |
| 기판 온도 (℃) | 200 - 550 | 200 - 550 |
| 타겟 RF 전력 (WATTS/CM2 @ 13.56 MHz) | 1 - 3.5 | 1 - 3.5 |
| 타겟-기판 간격 (mm) | 22 - 37 | 22 - 37 |
| 프로세스 파라미터 | 제 1 예시 범위 | 제 2 예시 범위 |
| 아르곤 흐름(SCCM) | 5 - 100 | 8 - 15 |
| CH4 흐름 (SCCM) | 0.1 - 100 | 0.1 - 3 |
| 압력 (milliTorr) | 0.6 - 40 | 2 - 8 |
| 기판 온도 (℃) | 200 - 550 | 200 - 550 |
| 타겟 RF 전력 (WATTS/CM2 @ 13.56 MHz) | 1 - 3.5 | 1 - 3.5 |
| 타겟-기판 간격 (mm) | 22 - 37 | 22 - 37 |
일부 실시예에서, 결과적인 저-수소, 실리콘 함유 카본층(C-계 스위칭 재료(12))은 약 0.5 - 200 나노미터, 일부 실시예에서는 약 1 - 5 나노미터의 두께를 가질 수 있다. C-계 스위칭 재료(12)의 실리콘 함유량은 약 0.0001 - 60 atm%, 일부 실시예에서는 30 - 40 atm%의 범위에 놓일 수 있다. C-계 스위칭 재료(12)의 저항은 약 10 - 1×108 Ohm-cm, 일부 실시예에서는 1×103 - 1×105 Ohm-cm의 범위에 놓일 수 있다. 다른 두께, 실리콘량 및/또는 저항이 사용될 수도 있다. C-계 스위칭 재료(12)는 약 10% 미만, 일부 실시예에서는 약 5% 미만, 일부 실시예에서는 약 1 - 5%의 수소 함유량을 가질 수 있다.
C-계 스위칭 재료(12)로서의 역할을 하는 저-수소, 실리콘-함유 카본층의 형성 후에, 제 2 도전성 카본층(37)이 C-계 스위칭 재료(12) 위에 형성된다. 제 2 도전성 카본층(37)은 제 1 도전성 카본층(35)과 유사할 수 있다(그리고 유사하게 형성됨). 예를 들어, 제 2 도전성 카본층(37)은 (예를 들어, PECVD에 의해) C-계 스위칭 재료(12) 위에 피착되고, 질소 또는 붕소가 주입되고 및/또는 어닐링되는 비정질 카본층을 포함하여, 제 2 도전성 카본층(37)으로서의 역할을 하는, 주로 sp2 결합된 카본을 갖는 도전성 카본층을 형성할 수 있다. 제 2 도전성 카본층(37)은 약 1 - 100 나노미터, 일부 실시예에서는 약 5 - 20 나노미터의 두께를 가질 수 있다. 제 2 도전성 카본층(37)에 대한 예시적인 저항값은 약 50×10-6 Ohm-cm - 100×10-3 Ohm-cm, 일부 실시예에서는 약 1 - 10×10-3 Ohm-cm의 범위에 놓인다. 다른 두께 및/또는 저항값이 사용될 수도 있다.
다른 실시예에서, 제 2 도전성 카본층(37)은 금속 카바이드를 함유할 수 있다. 금속 카바이드, 도전성 카본층은 예를 들어, 적절한 카바이드 타겟을 스퍼터링함으로써 형성될 수 있다. 제 2 도전성 카본층(37)으로서 사용될 수 있는 예시적인 카바이드층은 TaC, WC, TaCN, WCN 등을 포함한다. 이러한 금속 카바이드층에 대한 예시적인 두께는 약 1 - 100 나노미터, 일부 실시예에서는 약 2 - 10 나노미터의 범위에 놓인다. 예시적인 저항값은 약 50×10-6 Ohm-cm - 100×10-3 Ohm-cm, 일부 실시예에서는 약 1 - 10×10-4 Ohm-cm의 범위에 놓인다. 다른 두께 및/또는 저항값이 사용될 수도 있다.
C-계 스위칭 재료(12)는 실리콘을 갖는 저-수소, 실리콘-함유 카본 스위칭층일 수 있어, 스티어링 소자(14)의 전류 용량에 적합한 레벨로 카본층의 저항을 증가시킨다. 일부 실시예에서, C-계 스위칭 재료(12)의 실리콘 함유량은 약 30 - 40 atm% 이상일 수 있고, 수소 함유량은 약 1 - 5%일 수 있다. 다른 실리콘 및/또는 수소 레벨이 존재할 수도 있다.
제 1 도전성 카본층(35) 및 제 2 도전성 카본층(37)은 MIM 스택(27)에 대한 고 전류 밀도 유지 전극으로서의 역할을 한다(도 2a 참조). 제 1 및 제 2 도전성 카본층(35, 37)은 C-계 스위칭 재료(12)의 스위칭 동안 생성된 고 전류 밀도가 톱 도전체(22) 뿐만 아니라 장벽층(26, 33)과 같은 메모리 셀(10)에서 사용되는 금속화층으로 안전하게 분산될 수 있게 한다.
도 4c에 도시된 바와 같이, 제 2 도전성 카본층(37), C-계 스위칭 재료(12), 제 1 도전성 카본층(35), 장벽층(33), 실리사이드-형성 금속층(52), 다이오드층(14a - 14c) 및 장벽층(28)이 패터닝 및 에칭되어 기둥(138)을 형성한다. 일부 실시예에서, 기둥(138)은 후술하는 도전체(20)와 대략 동일한 피치 및 대략 동일한 폭을 가질 수 있어, 각각의 기둥(138)이 도전체(20)의 톱 상에 형성된다. 약간의 오정렬은 허용될 수 있다.
적어도 하나의 실시예에서, 포토레지스트가 표준 포토리소그래피 기술을 사용하여 피착 및 패터닝되어, 산소 플라즈마로 제거될 필요가 없는 하드-마스크를 생성한다. 하드 마스크를 패터닝한 후에, 포토레지스트는 제거되고, 그 후에 층들(28, 14a - 14c, 52, 33, 35, 12 및 37)이 에칭될 수 있다. 하드 마스크는 톱 상에 "BARC"(bottom antireflective coating)로 제 2 도전성 카본층(37)의 톱 상에 형성되어, 그 후에 패터닝 및 에칭될 수 있다. 마찬가지로, "DARC"(dielectric antireflective coating)가 하드 마스크로서 사용될 수 있다.
기둥(138)은 임의의 적절한 마스킹 및 에칭 프로세스를 사용하여 형성될 수 있다. 예를 들어, 층들(28, 14a - 14c, 52, 33, 35, 12 및 37)은 약 100 내지 약 500 nm 하드 마스크로 패터닝될 수 있다. 보다 얇거나 두꺼운 하드 마스크층이 더 작은 임계 치수 및 기술 노드로 사용될 수 있다.
임의의 적절한 에칭 화학, 임의의 적절한 에칭 파라미터, 유량, 챔버 압력, 전력 레벨, 프로세스 온도, 및/또는 에칭 속도가 사용될 수 있다. 일분 실시예에서, 제 2 도전성 카본층(37), C-계 스위칭 재료(12), 제 1 도전성 카본층(35), 장벽층(33), 실리사이드-형성 금속층(52), 다이오드층(14a - 14c) 및 장벽층(28)이 단일 에칭 단계를 사용하여 패터닝될 수 있다. 다른 실시예에서, 별도의 에칭 단계가 사용될 수도 있다. 에칭 유전체층(58)으로 하방으로 진행한다.
에칭 후에, 기둥(138)이 묽은 플루오르화수소산/황산 세정을 사용하여 세정될 수 있다. 이러한 세정은, 에칭 전에 포토레지스트가 수행되던지 또는 수행되지 않던지, Kalispell, Montana의 Semitool로부터 이용가능한 Raider 툴과 같은 임의의 적절한 세정 툴에서 수행될 수 있다. 예시적인 후-에칭 세정은 약 60초 동안 매우 묽은(ultra-dilute) 황산(예를 들어, 약 1.5 - 1.8 wt%)을 사용하고 60초 동안 매우 묽은 플루오르화수소산("HF")(예를 들어, 약 0.4 - 0.6 wt%)을 사용하는 것을 포함할 수 있다. 메가소닉(megasonics)은 사용될 수도 있고, 사용되지 않을 수도 있다.
기둥(138)이 세정된 후에, 유전체층(58b)이 기둥(138) 위에 피착되어 기둥들(138) 간의 공극을 충진할 수 있다. 예를 들어, 대략 200 - 7000 옹스트롬의 이산화 실리콘이 화학적 기계적 연마 또는 에치백 프로세스를 사용하여 피착 및 평탄화되어 잉여 유전체 재료(58b)를 제거하고 평탄 표면(134)을 형성할 수 있어, 도 4d에 도시된 구조로 귀결된다. 평탄 표면(134)은 (도시된) 유전체 재료(58b)에 의해 분리된 제 2 도전성 카본층(37)의 노출된 영역을 포함한다. 질화 실리콘, 산화 질화 실리콘, 낮은 K 유전체 등과 같은 유전체 재료, 및/또는 다른 유전체층 두께가 사용될 수도 있다.
도 4e를 참조하면, 제 2 도전체(22)가 제 1 도전체(20)의 형성과 유사한 방식으로 기둥(138) 위에 형성될 수 있다. 예를 들어, 일부 실시예에서, 하나 이상의 장벽층 및/또는 접착층(26)이 제 2 도전체(22)를 형성하는 데 사용되는 도전층(140)의 피착 전에 기둥(138) 위에 피착될 수 있다.
도전층(140)은 임의의 적절한 방법(예를 들어, CVD, PVD 등)에 의해 피착되는 텅스텐, 다른 적절한 금속, 고농도로 도핑된 반도체 재료, 도전성 실리사이드, 도전성 실리사이드-게르마나이드, 도전성 게르마나이드 등과 같은 임의의 적절한 도전성 재료로부터 형성될 수 있다. 다른 도전층 재료가 사용될 수도 있다. 장벽층 및/또는 부착층(26)은 질화 탄탈룸, 질화 텅스텐, 텅스텐, 몰리브덴, 하나 이상의 층들의 조합 또는 임의의 다른 적절한 재료(들)와 같은 또 다른 적절한 층 또는 질화 티타늄을 포함할 수 있다. 피착된 도전층(140) 및 장벽 및/또는 접착층(26)이 패터닝 및 에칭되어 제 2 도전체(22)를 형성할 수 있다. 적어도 하나의 실시예에서, 제 1 도전체들(20)과 다른 방향으로 연장하는 제 2 도전체들(22)은 실질적으로 평행하고, 실질적으로 동일면에 있는 도전체들이다.
본 발명의 다른 실시예에서, 제 2 도전체(22)는 유전체층이 형성되는 다마신 프로세스를 사용하여 형성되고, 패터닝 및 에칭되어 도전체(22)에 대한 개구 또는 공극을 생성한다. 개구 또는 공극은 접착층(26) 및 도전층(140)(및/또는 도전성 시드, 도전성 충진제 및/또는 필요에 따라 장벽층)으로 충진될 수 있다. 그 후에, 접착층(26) 및 도전층(140)은 평탄화되어 평탄 표면을 형성한다.
제 2 도전체(22)의 형성 후에, 결과적인 구조는 어닐링되어 다이오드(14)의 피착된 반도체 재료를 결정화한다(및/또는 p+ 영역(14c)과 실리사이드-형성 금속층(52)의 반응에 의해 실리사이드 영역을 형성한다). 티타늄 실리사이드 및 코발트 실리사이드의 격자 간격은 실리콘의 격자 간격에 가깝고, 실리사이드층은 피착된 실리콘이 결정화할 때 인접하여 피착되는 실리콘에 대한 "결정화 템플릿" 또는 "시드"로서의 역할을 할 수 있는 것으로 보인다(예를 들어, 실리사이드층은 약 600 - 800℃의 온도에서의 어닐링 동안 실리콘 다이오드(14)의 결정 구조를 향상시킨다). 이에 의해 보다 낮은 저항의 다이오드 재료가 제공된다. 마찬가지의 결과가 실리콘-게르마늄 합금 및/또는 게르마늄 다이오드에 대해 달성될 수 있다.
따라서 적어도 하나의 실시예에서, 결정화 어닐링이 약 650과 800℃ 사이, 보다 바람직하게는 약 650과 750℃ 사이의 온도의 질소에서 약 10초 내지 약 2분 동안 수행될 수 있다. 다른 어닐링 시간, 온도 및/또는 환경이 사용될 수 있다.
본 기술 분야의 당업자는, 본 발명에 따른 대안적인 메모리 셀이 다른 유사한 기술에 의해 제조될 수 있다는 것을 이해할 것이다.
본 발명에 따른 일부 실시예에서, C-계 스위칭 재료(12)의 형성 후에, 어닐링 단계가 추가적인 재료를 피착하기 전에 수행될 수 있다. 특히, 어닐링은 약 30 내지 약 180분 동안, 약 350℃ 내지 약 900℃의 범위의 온도에서 진공 중에, 또는 하나 이상의 형성 가스의 존재에서 수행될 수 있다. 어닐링은 약 1시간 동안 약 625℃에서 형성 가스의 약 80%(N2):20%(H2) 혼합물에서 바람직하게 수행된다.
적절한 형성 가스는 N2, Ar 및 H2 중 하나 이상을 포함할 수 있는 반면, 바람직한 형성 가스는 약 75% 초과의 N2 및 약 25% 미만의 H2를 갖는 혼합물을 포함할 수 있다. 대안적으로, 진공이 사용될 수도 있다. 적절한 온도는 약 350℃ 내지 약 900℃의 범위에 놓일 수 있는 반면, 바람직한 온도는 약 585℃ 내지 약 675℃의 범위에 놓일 수 있다. 적절한 기간은 약 0.5시간 내지 약 3시간의 범위에 놓일 수 있는 반면, 바람직한 기간은 약 1시간 내지 약 1.5시간의 범위에 놓일 수 있다. 적절한 압력은 약 1mT 내지 약 760T의 범위에 놓일 수 있는 반면, 바람직한 압력은 약 300mT 내지 약 600mT의 범위에 놓일 수 있다.
어닐링과 추가적인 층들의 피착 사이의 바람직하게는 약 2시간의 대기 시간이 어닐링의 사용에 바람직하게 수반된다. 램프 상승(ramp up) 구간은 약 0.2시간 내지 약 1.2시간의 범위에 놓일 수 있고, 바람직하게는 약 0.5시간과 약 0.8시간 사이이다. 마찬가지로, 램프 하강(ramp down) 구간도 약 0.2시간 내지 약 1.2시간의 범위에 놓일 수 있고, 바람직하게는 약 0.5시간과 약 0.8시간 사이이다.
임의의 특정 이론에 의해 한정되는 것을 요구하지는 않지만, 카본계 스위칭 재료는 시간이 지남에 따라 공기로부터 물을 흡수할 수 있는 것으로 생각된다. 마찬가지로, 수분이 카본계 스위칭 재료의 박리의 가능성을 증가시킬 수 있는 것으로 생각된다. 몇몇 경우에, 카본계 스위칭 재료의 피착 시간으로부터 추가적인 층들의 피착이 시간까지 2시간의 대기 시간을 갖는 것이 수용가능할 수도 있어, 어닐링을 완전히 건너뛴다.
이러한 다른 메모리 셀 층들도 어닐링을 거치게 되므로, 이러한 후-카본-형성-어닐링의 통합이 메모리 셀의 다른 층들을 고려하는 것이 바람직하다. 예를 들어, 어닐링은 생략될 수 있거나, 그 파라미터들이 조정될 수 있으며, 여기에서 상술한 바람직한 어닐링 파라미터들은 다른 메모리 셀 층들에 손상을 줄 것이다. 어닐링 파라미터들은 어닐링된 메모리 셀의 층들에 손상을 주지 않고 수분을 제거하는 것으로 귀결되는 범위 내에서 조정될 수 있다. 예를 들어, 형성되고 있는 메모리 셀의 전체 열 공급 내에 머물도록 온도가 조정될 수 있다. 마찬가지로, 특정 메모리 셀에 대해 적절한 임의의 적절한 형성 가스들, 온도 및/또는 구간이 사용될 수 있다. 일반적으로, 이러한 어닐링은 CNT 재료, 흑연, 그래핀, 비정질 카본, 비정질 DLC, 실리콘 카바이드, 붕소 카바이드 및 카본의 다른 결정화 형태와 같은 임의의 카본계 스위칭 재료와 함께 사용될 수 있다.
상술한 설명은 본 발명의 예시적인 실시예만을 개시한다. 본 발명의 범위 내에 드는 상술한 장치 및 방법의 변형은 본 기술 분야의 당업자에게 자명할 것이다. 예를 들어, 다른 기둥 형태가 사용될 수도 있다. 구리, 알루미늄 또는 다른 도전층과 같은 임의의 적절한 재료가 도전체(20, 22)에 대해 사용될 수 있다. 따라서, 본 발명이 그 예시적인 실시예와 연계되어 개시되었지만, 다른 실시예들이 이하의 청구항에 의해 규정되는 본 발명의 사상 및 범위 내에 들 수 있다는 것이 이해되어야 한다.
10: 메모리 셀
12: 가역 저항-스위칭 재료
14: 스티어링 소자
12: 가역 저항-스위칭 재료
14: 스티어링 소자
Claims (55)
- 메모리 셀을 형성하는 방법으로서,
MIM(metal-insulator-metal: 금속-절연체-금속) 스택을 형성하는 단계; 및
상기 MIM 스택에 연결된 스티어링 소자를 형성하는 단계를 포함하고,
상기 MIM 스택은,
제 1 도전성 카본층;
상기 제 1 도전성 카본층 위의 저(low)-수소, 실리콘-함유 카본층; 및
상기 저-수소, 실리콘-함유 카본층 위의 제 2 도전성 카본층을 포함하는, 메모리 셀 형성 방법. - 제 1 항에 있어서,
상기 제 1 및 제 2 도전성 카본층들은 주로 sp2 결합된 카본을 포함하는 카본층들을 포함하는, 메모리 셀 형성 방법. - 제 1 항에 있어서,
상기 제 1 및 제 2 도전성 카본층들은 약 100×10-3 Ohm-cm 이하의 저항을 갖는, 메모리 셀 형성 방법. - 제 1 항에 있어서,
상기 제 1 및 제 2 도전성 카본층들은 약 10×10-3 Ohm-cm 이하의 저항을 갖는, 메모리 셀 형성 방법. - 제 1 항에 있어서,
상기 제 1 및 제 2 도전성 카본층들은 금속 카바이드층들을 포함하는, 메모리 셀 형성 방법. - 제 1 항에 있어서,
상기 저-수소, 실리콘-함유 카본층은 적어도 약 30 atm%의 실리콘을 포함하는, 메모리 셀 형성 방법. - 제 1 항에 있어서,
상기 저-수소, 실리콘-함유 카본층은 적어도 약 40 atm%의 실리콘을 포함하는, 메모리 셀 형성 방법. - 제 1 항에 있어서,
상기 저-수소, 실리콘-함유 카본층은 적어도 약 1×103 Ohm-cm의 저항을 갖는, 메모리 셀 형성 방법. - 제 1 항에 있어서,
상기 저-수소, 실리콘-함유 카본층은 적어도 약 1×105 Ohm-cm의 저항을 갖는, 메모리 셀 형성 방법. - 제 1 항에 있어서,
상기 MIM 스택을 형성하는 단계는,
상기 제 1 도전성 카본층을 형성하는 단계;
상기 제 1 도전층 위에 상기 저-수소, 실리콘-함유 카본층을 형성하는 단계; 및
상기 저-수소, 실리콘-함유 카본층 위에 상기 제 2 도전성 카본층을 형성하는 단계를 포함하는, 메모리 셀 형성 방법. - 제 10 항에 있어서,
상기 제 1 도전성 카본층 위에 상기 저-수소, 실리콘-함유 카본층을 형성하는 단계는, 흑연 타겟을 스퍼터링하여 카본층을 형성하고 실리콘을 상기 카본층 내로 주입하는 단계를 포함하는, 메모리 셀 형성 방법. - 제 10 항에 있어서,
상기 제 1 도전성 카본층 위에 상기 저-수소, 실리콘-함유 카본층을 형성하는 단계는, 실리콘 카바이드 타겟을 스퍼터링하는 단계를 포함하는, 메모리 셀 형성 방법. - 제 10 항에 있어서,
상기 제 1 도전성 카본층 및 상기 제 2 도전성 카본층 중 적어도 하나를 형성하는 단계는 비정질 카본을 피착하고 상기 비정질 카본을 어닐링하여 주로 sp2 결합된 카본을 형성하는 단계를 포함하는, 메모리 셀 형성 방법. - 제 10 항에 있어서,
상기 제 1 도전성 카본층 및 상기 제 2 도전성 카본층 중 적어도 하나를 형성하는 단계는 카바이드 타겟을 스퍼터링하는 단계를 포함하는, 메모리 셀 형성 방법. - 제 1 항에 있어서,
상기 MIM 스택을 형성하는 단계는,
저-수소 도전성 카본층을 형성하는 단계; 및
실리콘을 상기 저-수소 도전성 카본층 내에 주입하여, 상기 제 1 도전성 카본층, 상기 저-수소, 실리콘-함유층 및 상기 제 2 도전성 카본층을 형성하는 단계를 포함하는, 메모리 셀 형성 방법. - 제 1 항에 있어서,
상기 MIM 스택에 연결된 상기 스티어링 소자를 형성하는 단계는, 상기 MIM 스택과 직렬로 다결정 반도체 다이오드를 형성하는 단계를 포함하는, 메모리 셀 형성 방법. - 제 1 항에 있어서,
상기 MIM 스택에 연결된 상기 스티어링 소자를 형성하는 단계는, 상기 MIM 스택에 직렬로 쇼트키(Schottky) 다이오드를 형성하는 단계를 포함하는, 메모리 셀 형성 방법. - 제 1 항의 방법에 의해 형성된 메모리 셀.
- 메모리 셀을 형성하는 방법으로서,
제 1 도전성 카본층을 형성하는 단계; 상기 제 1 도전성 카본층 위에 저-수소, 실리콘-함유 카본층을 형성하는 단계; 및 상기 저-수소, 실리콘-함유 카본층 위에 제 2 도전성 카본층을 형성하는 단계에 의해, MIM(금속-절연체-금속) 스택을 형성하는 단계; 및
상기 MIM 스택에 연결된 스티어링 소자를 형성하는 단계를 포함하는, 메모리 셀 형성 방법. - 제 19 항에 있어서,
상기 제 1 도전성 카본층 위에 상기 저-수소, 실리콘-함유 카본층을 형성하는 단계는, 흑연 타겟을 스퍼터링하여 카본층을 형성하고 실리콘을 상기 카본층 내로 주입하는 단계를 포함하는, 메모리 셀 형성 방법. - 제 19 항에 있어서,
상기 제 1 도전성 카본층 위에 상기 저-수소, 실리콘-함유 카본층을 형성하는 단계는, 실리콘 카바이드 타겟을 스퍼터링하는 단계를 포함하는, 메모리 셀 형성 방법. - 제 19 항에 있어서,
상기 제 1 도전성 카본층 및 상기 제 2 도전성 카본층 중 적어도 하나를 형성하는 단계는 비정질 카본을 피착하고 상기 비정질 카본을 어닐링하여 주로 sp2 결합된 카본을 형성하는 단계를 포함하는, 메모리 셀 형성 방법. - 제 19 항에 있어서,
상기 제 1 도전성 카본층 및 상기 제 2 도전성 카본층 중 적어도 하나를 형성하는 단계는 카바이드 타겟을 스퍼터링하는 단계를 포함하는, 메모리 셀 형성 방법. - 제 19 항에 있어서,
상기 MIM 스택에 연결된 상기 스티어링 소자를 형성하는 단계는, 상기 MIM 스택과 직렬로 다결정 반도체 다이오드를 형성하는 단계를 포함하는, 메모리 셀 형성 방법. - 제 19 항에 있어서,
상기 MIM 스택에 연결된 상기 스티어링 소자를 형성하는 단계는, 상기 MIM 스택에 직렬로 쇼트키 다이오드를 형성하는 단계를 포함하는, 메모리 셀 형성 방법. - 제 19 항의 방법에 의해 형성된 메모리 셀.
- 메모리 셀을 형성하는 방법으로서,
저-수소 도전성 카본층을 형성하는 단계; 및 상기 저-수소 도전성 카본층 내로 실리콘을 주입하여, 제 1 도전성 카본층, 상기 제 1 도전성 카본층 위의 저-수소, 실리콘-함유 카본층 및 상기 저-수소, 실리콘-함유 카본층 위의 제 2 도전성 카본층을 형성하는 단계에 의해, MIM(금속-절연체-금속) 스택을 형성하는 단계; 및
상기 MIM 스택에 연결된 스티어링 소자를 형성하는 단계를 포함하는, 메모리 셀 형성 방법. - 제 27 항에 있어서,
상기 MIM 스택에 연결된 상기 스티어링 소자를 형성하는 단계는, 상기 MIM 스택과 직렬로 다결정 반도체 다이오드를 형성하는 단계를 포함하는, 메모리 셀 형성 방법. - 제 27 항에 있어서,
상기 MIM 스택에 연결된 상기 스티어링 소자를 형성하는 단계는, 상기 MIM 스택에 직렬로 쇼트키 다이오드를 형성하는 단계를 포함하는, 메모리 셀 형성 방법. - 제 27 항의 방법에 의해 형성된 메모리 셀.
- 메모리 셀로서,
MIM(금속-절연체-금속) 스택; 및
상기 MIM 스택에 연결된 스티어링 소자를 포함하고,
상기 MIM 스택은,
제 1 도전성 카본층;
상기 제 1 도전성 카본층 위의 저-수소, 실리콘-함유 카본층; 및
상기 저-수소, 실리콘-함유 카본층 위의 제 2 도전성 카본층을 포함하는, 메모리 셀. - 제 31 항에 있어서,
상기 제 1 및 제 2 도전성 카본층들은 주로 sp2 결합된 카본을 포함하는 카본층들을 포함하는, 메모리 셀. - 제 31 항에 있어서,
상기 제 1 및 제 2 도전성 카본층들은 약 100×10-3 Ohm-cm 이하의 저항을 갖는, 메모리 셀. - 제 31 항에 있어서,
상기 제 1 및 제 2 도전성 카본층들은 약 10×10-3 Ohm-cm 이하의 저항을 갖는, 메모리 셀. - 제 31 항에 있어서,
상기 제 1 및 제 2 도전성 카본층들은 금속 카바이드층들을 포함하는, 메모리 셀. - 제 31 항에 있어서,
상기 저-수소, 실리콘-함유 카본층은 적어도 약 30 atm%의 실리콘을 포함하는, 메모리 셀. - 제 31 항에 있어서,
상기 저-수소, 실리콘-함유 카본층은 적어도 약 40 atm%의 실리콘을 포함하는, 메모리 셀. - 제 31 항에 있어서,
상기 저-수소, 실리콘-함유 카본층은 적어도 약 1×103 Ohm-cm의 저항을 갖는, 메모리 셀. - 제 31 항에 있어서,
상기 저-수소, 실리콘-함유 카본층은 적어도 약 1×105 Ohm-cm의 저항을 갖는, 메모리 셀. - 메모리 셀로서,
제 1 도전성 레일(rail);
상기 제 1 도전성 레일 위에 형성된 MIM(금속-절연체-금속) 스택;
상기 제 1 도전성 레일 위에 형성되고, 상기 MIM 스택과 직렬 연결된 스티어링 소자; 및
상기 MIM 스택과 상기 스티어링 소자 위의 제 2 도전성 레일을 포함하고,
상기 MIM 스택은,
약 100×10-3 Ohm-cm 이하의 저항을 갖는 제 1 도전성 카본층;
적어도 약 30 atm%의 실리콘을 포함하고, 상기 제 1 도전성 카본층 위에 있는 저-저항, 실리콘-함유 카본층; 및
약 100×10-3 Ohm-cm 이하의 저항을 갖고, 상기 저-저항, 실리콘-함유 카본층 위에 있는 제 2 도전성 카본층을 포함하는, 메모리 셀. - 제 40 항에 있어서,
상기 제 1 및 제 2 도전성 카본층들은 주로 sp2 결합된 카본을 포함하는 카본층들을 포함하는, 메모리 셀. - 제 40 항에 있어서,
상기 제 1 및 제 2 도전성 카본층들은 금속 카바이드층들을 포함하는, 메모리 셀. - 제 40 항에 있어서,
상기 저-수소, 실리콘-함유층은 약 10 atm% 이하의 수소를 포함하는, 메모리 셀. - 제 40 항에 있어서,
상기 저-수소, 실리콘-함유층은 약 5 atm% 이하의 수소를 포함하는, 메모리 셀. - MIM(금속-절연체-금속) 스택을 형성하는 방법으로서,
제 1 도전성 카본층을 형성하는 단계;
상기 제 1 도전성 카본층 위에 저-수소, 실리콘-함유 카본층을 형성하는 단계; 및
상기 저-수소, 실리콘-함유 카본층 위에 제 2 도전성 카본층을 형성하는 단계를 포함하는, MIM 스택 형성 방법. - 제 45 항에 있어서,
상기 제 1 도전성 카본층 위에 상기 저-수소, 실리콘-함유 카본층을 형성하는 단계는, 흑연 타겟을 스퍼터링하여 카본층을 형성하고 실리콘을 상기 카본층 내로 주입하는 단계를 포함하는, MIM 스택 형성 방법. - 제 45 항에 있어서,
상기 제 1 도전성 카본층 위에 상기 저-수소, 실리콘-함유 카본층을 형성하는 단계는, 실리콘 카바이드 타겟을 스퍼터링하는 단계를 포함하는, MIM 스택 형성 방법. - 제 45 항에 있어서,
상기 제 1 도전성 카본층 및 상기 제 2 도전성 카본층 중 적어도 하나를 형성하는 단계는 비정질 카본을 피착하고 상기 비정질 카본을 어닐링하여 주로 sp2 결합된 카본을 형성하는 단계를 포함하는, MIM 스택 형성 방법. - 제 45 항에 있어서,
상기 제 1 도전성 카본층 및 상기 제 2 도전성 카본층 중 적어도 하나를 형성하는 단계는 카바이드 타겟을 스퍼터링하는 단계를 포함하는, MIM 스택 형성 방법. - 제 45 항에 있어서,
상기 저-수소, 실리콘-함유층은 약 10 atm% 이하의 수소를 포함하는, MIM 스택 형성 방법. - 제 45 항에 있어서,
상기 저-수소, 실리콘-함유층은 약 5 atm% 이하의 수소를 포함하는, MIM 스택 형성 방법. - MIM(금속-절연체-금속) 스택을 형성하는 방법으로서,
저-수소 도전성 카본층을 형성하는 단계; 및
상기 저-수소 도전성 카본층 내로 실리콘을 주입하여, 제 1 도전성 카본층, 상기 제 1 도전성 카본층 위의 저-수소, 실리콘-함유 카본층 및 상기 저-수소, 실리콘-함유 카본층 위의 제 2 도전성 카본층을 형성하는 단계를 포함하는, MIM 스택 형성 방법. - MIM(금속-절연체-금속) 스택으로서,
제 1 도전성 카본층;
상기 제 1 도전성 카본층 위의 저-수소, 실리콘-함유 카본층; 및
상기 저-수소, 실리콘-함유 카본층 위의 제 2 도전성 카본층을 포함하는, MIM 스택. - 제 53 항에 있어서,
상기 제 1 및 제 2 도전성 카본층들은 주로 sp2 결합된 카본을 포함하는 카본층들을 포함하는, MIM 스택. - 제 53 항에 있어서,
상기 제 1 및 제 2 도전성 카본층들은 금속 카바이드층들을 포함하는, MIM 스택.
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