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KR20120099657A - 트랜지스터 - Google Patents

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KR20120099657A
KR20120099657A KR1020127010897A KR20127010897A KR20120099657A KR 20120099657 A KR20120099657 A KR 20120099657A KR 1020127010897 A KR1020127010897 A KR 1020127010897A KR 20127010897 A KR20127010897 A KR 20127010897A KR 20120099657 A KR20120099657 A KR 20120099657A
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KR
South Korea
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electrode
oxide semiconductor
film
insulating film
semiconductor film
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Application number
KR1020127010897A
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English (en)
Inventor
？뻬이 야마자끼
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

동작 속도가 빠르고, 박막 트랜지스터의 온 시에는 대전류를 흘릴 수 있고, 박막 트랜지스터의 오프 시에는 오프 전류가 극도로 저감된 박막 트랜지스터를 제공하는 것이다. 박막 트랜지스터는, 산화물 반도체에 포함되는 수소가 5 x 1019/cm3 이하, 바람직하게는 5 x 1018/cm3이하, 보다 바람직하게는 5 x 1017/cm3 이하로 되고 캐리어 농도가 5 x 1014/cm3이하, 바람직하게는 5 x 1012/cm3 이하로 되도록 산화물 반도체에 포함되는 수소 혹은 OH기를 제거한 산화물 반도체막을 이용하여 채널 형성 영역이 형성되는 종형 박막 트랜지스터이다.

Description

트랜지스터{TRANSISTOR}
본 발명은 전계 효과 트랜지스터, 예를 들어, 산화물 반도체를 이용한 박막 트랜지스터에 관한 것이다.
절연면을 갖는 기판 위에 형성된 반도체 박막을 이용해서 박막 트랜지스터(TFT)를 구성하는 기술이 주목받고 있다. 박막 트랜지스터는 액정 텔레비전으로 대표되는 것과 같은 표시 장치에 이용되고 있다. 박막 트랜지스터에 적용가능한 반도체 박막으로서 실리콘계 반도체 재료가 공지되어 있다. 그 외에도, 다른 재료로서 산화물 반도체가 주목받고 있다.
산화물 반도체의 재료로서는, 산화 아연 또는 산화 아연을 포함하는 물질이 알려져 있다. 전자 캐리어 농도가 1018/cm3미만인 비정질 산화물(산화물 반도체)를 이용하여 각각 형성된 박막 트랜지스터들이 다음의 특허 문헌 1 내지 3에 개시되어 있다.
일본 특허 출원 공개 제2006-165527호 공보 일본 특허 출원 공개 제2006-165528호 공보 일본 특허 출원 공개 제2006-165529호 공보
산화물 반도체는 박막 형성 공정에 있어서 화학양론적 조성으로부터의 어긋남이 생겨 버린다. 예를 들면, 산소의 과부족에 의해 산화물 반도체의 전기 전도도가 변화해 버린다. 또한，산화물 반도체의 박막 형성중에 혼입하는 수소가 산소(O)-수소(H) 결합을 형성해서 OH 결합이 전자 공여체(donor)로서 기능하고, 이는 전기 전도도를 변화시키는 요인으로 된다. 더구나, OH기는 극성을 갖고 있으므로, 산화물 반도체에 의해 제작되는 박막 트랜지스터와 같은 능동 디바이스의 특성의 변동 요인으로 된다.
전자 캐리어 농도가 1018/cm3 미만이어도, 산화물 반도체는 실질적으로 n형 산화물 반도체이고, 상기 특허 문헌들에 개시되는 박막 트랜지스터의 온·오프비는 겨우 103이다. 이러한 박막 트랜지스터의 온·오프비가 낮은 이유는 오프 전류가 높은 것으로 인한 것이다.
또한, 표시 장치에서, 제조 또는 동작 시에 있어서, 소자, 전극, 또는 배선에 불필요한 전하가 축적되는 문제가 생긴다. 예를 들면, 박막 트랜지스터의 경우, 이러한 전하의 축적이 있으면, 기생 채널이 발생하고, 이에 따라 리크 전류가 흐르게 된다. 또한, 보텀 게이트형 트랜지스터의 경우에는, 반도체층에 있어서의 백 채널부(즉, 반도체층의 위에 설치된 소스 전극 및 드레인 전극 사이에 개재된 반도체층의 영역)의 표면 또는 내부에 전하가 축적되어, 기생 채널이 발생할 수 있으며, 리크 전류가 발생할 수 있어서, 임계값 전압이 변동한다.
박막 트랜지스터의 전계 효과 이동도를 높이기 위해서는, 캐리어가 이동하는 채널 길이를 작게 하면 된다. 그러나, 채널 길이를 작게 하면，박막 트랜지스터의 오프 전류가 증가하게 된다.
따라서, 본 발명의 일 실시 형태는, 동작 속도가 빠르고, 박막 트랜지스터의 온 시에는 대전류를 흘릴 수 있고, 박막 트랜지스터의 오프 시에는 오프 전류가 극도로 저감된 박막 트랜지스터를 제공하는 것을 목적으로 한다.
본 발명의 한 형태는, 산화물 반도체 중에서 전자 공여체(도너)가 되는 불순물을 제거함으로써, 진성 또는 실질적으로 진성인 반도체이며, 실리콘 반도체보다 에너지 갭이 큰 산화물 반도체를 이용하여 채널 형성 영역이 형성되는 종형 박막 트랜지스터이다.
즉, 본 발명의 일 실시 형태는, 산화물 반도체에 포함되는 수소가 5 x 1019/cm3이하, 바람직하게는 5 x 1018/cm3이하, 보다 바람직하게는 5 x 1017/cm3 이하로, 산화물 반도체에 포함되는 수소 혹은 OH기를 제거하고, 캐리어 농도를 5 x 1014/cm3이하, 바람직하게는 5 x 1012/cm3 이하로 한 산화물 반도체막에서, 채널 형성 영역이 형성되는 종형 박막 트랜지스터이다.
산화물 반도체의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 도너를 형성하는 수소 등의 불순물을 가능한 많이 저감하여, 캐리어 농도를 1 x 1014/cm3이하, 바람직하게는 1 x 1012/cm3 이하가 되도록 한다.
본 발명의 한 형태에 있어서, 박막 트랜지스터의 복수의 게이트 전극은, 소스 전극, 산화물 반도체막, 및 드레인 전극을 덮는 게이트 절연막을 개재하여, 서로 대향하고 있다． 바꾸어 말하면, 게이트 전극은 소스 전극, 산화물 반도체막, 및 게이트 절연막이 개재된 드레인 전극에 대향하고 있다. 이 때문에, 채널 폭이 크다.
본 발명의 일 실시 형태에 따르면, 수소 농도가 저감되어 고순도화된 산화물 반도체를 이용함으로써, 박막 트랜지스터의 전계 효과 이동도 및 온 전류를 향상시킴과 함께, 오프 전류를 매우 낮게 할 수 있다.
도 1a는 박막 트랜지스터를 설명하는 상면도이고 도 1b는 그 단면도이다.
도 2는 산화물 반도체를 이용한 역스태거형의 박막 트랜지스터의 종단면도이다．
도 3a 및 도 3b는 도 2에 나타내는 A-A'선을 따라 절취한 박막 트랜지스터의 층들의 단면의 에너지 밴드도(모식도)이다.
도 4a는 게이트(GE1, GE2)에 플러스의 전위(+VG)가 인가된 상태를 나타내고, 도 4b는 게이트(GE1, GE2)에 마이너스의 전위(-VG)가 인가된 상태를 나타내는 도면이다.
도 5는 진공 준위와 금속의 일함수(φM) 및 진공 준위와 산화물 반도체의 전자 친화력(χ)의 관계를 나타내는 도면이다.
도 6a는 박막 트랜지스터를 설명하는 상면도이고 도 6b는 그 단면도이다.
도 7a는 박막 트랜지스터를 설명하는 상면도이고 도 7b는 그 단면도이다.
도 8a 내지 도 8e는 박막 트랜지스터의 제작 방법을 설명하는 단면도이다.
도 9a 및 도 9b는 박막 트랜지스터의 제작 방법을 설명하는 단면도이다.
도 10은 표시 장치의 화소를 설명하는 상면도이다.
도 11은 표시 장치의 화소를 설명하는 단면도이다.
도 12aa 및 도 12ab는 반도체 장치의 평면도이고 도 12b는 그 단면도이다.
도 13은 반도체 장치의 단면도이다.
도 14a는 반도체 장치의 평면도이고 도 14b는 그 단면도이다.
도 15a 내지 도 15c는 전자 기기를 나타내는 도면이다．
도 16a 내지 도 16c는 전자 기기를 나타내는 도면이다．
본 발명의 실시 형태에 대해서, 도면을 이용해서 상세하게 설명한다. 단， 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나는 일없이 그 형태 및 상세를 여러 가지로 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재하는 실시 형태의 기재 내용에 한정해서 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에서, 동일 부분 또는 마찬가지인 기능을 갖는 부분에는 동일한 부호들을 서로 다른 도면들에서 공통으로 이용하고, 그 반복 설명은 생략한다.
본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 층의 두께, 또는 영역은, 명료화 때문에 과장되어 있는 경우가 있다. 따라서, 본 발명의 실시 형태와 예는 반드시 그러한 스케일로 한정되지 않는다.
또한, 본 명세서에서 이용하는 "제1", "제2", "제3" 등의 용어는, 구성 요소의 혼동을 피하기 위해 붙인 것이며, 구성 요소들의 개수를 한정하는 것은 아니다. 그 때문에，예를 들면, "제1"을 "제2" 또는 "제3" 등과 적절히 치환해서 설명할 수 있다.
또한, "전압"은 2점의 전위들 간의 차를 말하며，"전위"는 어떤 일점에서의 정전계 중에 있는 단위 전하가 갖는 정전 에너지(전기적 위치 에너지)를 말한다. 단，일반적으로, 어떤 일점에 있어서의 전위와 기준으로 되는 전위(예를 들면 접지 전위) 간의 전위차를, 간단히 전위 혹은 전압이라 부르고, 전위와 전압이 동의어로서 이용되는 경우가 많다. 이 때문에, 본 명세서에서 달리 특정하지 않는 한, 전위를 전압으로 표현하고, 전압을 전위라고 표현해도 된다.
(실시 형태 1)
본 실시 형태에서는, 전계 효과 트랜지스터의 구조, 예를 들어, 박막 트랜지스터의 구조를 도 1a 및 도 1b를 참조하여 설명한다.
도 1a는 박막 트랜지스터(133)의 상면도이다. 도 1b는 도 1a의 A-B선을 따라 절취한 단면도이다.
도 1b에 도시한 바와 같이, 기판(101) 위에 형성된 절연막(103) 위에, 제1 전극(105), 산화물 반도체막(107), 및 제2 전극(109)이 적층된다. 또한, 제1 전극(105), 산화물 반도체막(107), 및 제2 전극(109)을 피복하도록, 게이트 절연막(111)이 설치되어 있다. 게이트 절연막(111) 위에는, 제3 전극(113, 115)이 설치되어 있다. 게이트 절연막(111) 및 제3 전극(113, 115) 위에는 층간 절연막으로서 기능하는 절연막(117)이 설치되어 있다. 절연막(117)에는, 개구부들이 형성되어 있다. 개구부를 통해 제1 전극(105)과 접속하는 배선(131)(도 1a 참조)이 형성된다. 개구부를 통해 제2 전극(109)과 접속하는 배선(129), 개구부를 통해 제3 전극(113)과 접속하는 배선(125), 및 개구부를 통해 제3 전극(115)과 접속하는 배선(127)이 형성된다. 제1 전극(105)은, 박막 트랜지스터의 소스 전극 및 드레인 전극 중 하나로서 기능한다. 제2 전극(109)은, 박막 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나로서 기능한다. 제3 전극(113, 115)은, 박막 트랜지스터의 게이트 전극으로서 기능한다.
본 실시 형태의 박막 트랜지스터는, 종형 박막 트랜지스터이며, 게이트 전극으로서 각각 기능하는 제3 전극(113)과 제3 전극(115)은 분리되어 있고, 제3 전극(113)과 제3 전극(115)은 제1 전극(105), 산화물 반도체막(107), 및 제2 전극(109)을 개재해서 대향하고 있는 것을 특징으로 한다.
또한, 박막 트랜지스터는, 게이트, 드레인, 소스를 포함하는 적어도 세 개의 단자를 포함하는 소자이며, 드레인 영역과 소스 영역 사이에 채널 형성 영역을 포함한다. 드레인 영역과 채널 형성 영역과 소스 영역을 통하여 전류를 흘릴 수 있다. 여기서, 박막 트랜지스터의 소스와 드레인은, 박막 트랜지스터의 구조나 동작 조건 등에 따라 변하기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 따라서，소스 또는 드레인으로서 기능하는 영역을, 소스 혹은 드레인으로 부르지 않는 경우가 있다. 그 경우, 일례로, 소스와 드레인 중 하나를 제1 단자, 소스와 드레인 중 다른 하나를 제2 단자로 표기하는 경우가 있다. 혹은, 소스와 드레인 중 하나를 제1 전극, 소스와 드레인 중 다른 하나를 제2 전극으로 표기하는 경우가 있다. 또는, 소스와 드레인 중 하나를 제1 영역, 소스와 드레인 중 다른 하나를 제2 영역으로 표기하는 경우가 있다.
기판(101)은, 적어도, 이후에 수행되는 열 처리에 견딜 수 있는 정도의 내열성을 가질 필요가 있다. 기판(101)으로서는, 바륨 보로실리케이트 글래스나 알루미노 보로실리케이트 글래스 등의 글래스 기판을 이용할 수 있다.
글래스 기판으로서, 이후에 수행되는 열 처리의 온도가 높을 경우에는, 왜곡점이 730℃ 이상인 기판을 이용하면 된다. 또한, 글래스 기판에는, 예를 들면, 알루미노 실리케이트 글래스, 알루미노보로실리케이트 글래스, 바륨 보로실리케이트 글래스 등의 글래스 재료가 이용되고 있다. 일반적으로, 산화 붕소(B2O3)보다 산화 바륨(BaO)을 많이 포함하는 경우에, 보다 실용적인 내열 글래스 기판이 얻어질 수 있다는 점에 유의한다. 이 때문에, B2O3보다 BaO를 많이 포함하는 글래스 기판을 이용하는 것이 바람직하다.
상기의 글래스 기판 대신에, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등의 절연체로 형성된 기판을 이용해도 된다． 그 외에도, 결정화된 글래스 기판 등을 이용할 수 있다.
절연막(103)은, 산화 실리콘막, 산화 질화 실리콘막 등의 산화물 절연막, 또는 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 또는 질화 산화 알루미늄막 등의 질화물 절연막을 이용하여 형성된다. 또한, 절연막(103)은 적층 구조로도 되고, 예를 들면, 기판(101) 위에 상기한 질화물 절연막들 중 하나 이상과, 상기한 산화물 절연막들 중 하나 이상을 이 순서로 적층한 구조로 할 수 있다.
제1 전극(105) 및 제2 전극(109)은, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐, 이트륨으로부터 선택된 원소, 또는 상술한 원소들 중 임의의 것을 성분으로 하는 합금, 상술한 원소들 중 임의의 것을 조합한 합금 등으로 형성한다. 또는，망간, 마그네슘, 지르코늄, 및 베릴륨 중 선택된 하나 이상의 재료를 이용할 수 있다. 또한, 제1 전극(105)은, 단층 구조, 또는 ２층 이상의 적층 구조로 할 수 있다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 텅스텐막 위에 티타늄 막을 적층하는 ２층 구조, 티타늄막, 알루미늄 막, 티타늄막을 이 순서로 적층하여 형성하는 ３층 구조 등을 들 수 있다. 또한, 알루미늄, 및 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 하나 이상의 원소를 포함하는 막, 합금막, 혹은 질화막을 이용해도 된다．
또한, 산화물 반도체막(107)은, InMO3(ZnO)m　(m>0, m은 정수가 아님)로 표기되는 박막을 이용할 수 있다. 여기서, M은, Ga, Fe, Ni, Mn 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들면, M으로서, Ga, Ga와 Ni, 또는 Ga와 Fe 등을 들 수 있다. 또한, 상기의 산화물 반도체막에 있어서, M으로서 포함되는 금속 원소 이외에, 불순물 원소로서 천이 금속 원소, 또는 천이 금속 원소의 산화물이 포함되어 있어도 된다. 조성식이 InMO3(ZnO)m (m>0, m은 정수가 아님)으로 표기되는 구조의 산화물 반도체층들 중，M으로서 Ga를 포함하는 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라 하고, In-Ga-Zn-O계 산화물 반도체의 박막을 In-Ga-Zn-O계 막이라 한다.
산화물 반도체막(107)으로서, 상기한 In-Ga-Zn-O계 막 이외에, In-Sn-Zn-O계 산화물 반도체막, In-Al-Zn-O계 산화물 반도체막, Sn-Ga-Zn-O계 산화물 반도체막, Al-Ga-Zn-O계 산화물 반도체막, Sn-Al-Zn-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막, Sn-Zn-O계 산화물 반도체막, Al-Zn-O계 산화물 반도체막, In-O계 산화물 반도체막, Sn-O계 산화물 반도체막, 및 Zn-O계 산화물 반도체막을 이용해도 된다. 또한, 상기 산화물 반도체막에 Si를 더 포함해도 된다．
본 실시 형태에서 이용하는 산화물 반도체막(107)에서는, 산화물 반도체막(107)에 포함되는 수소의 농도가 5 x 1019/cm3 이하, 바람직하게는 5 x 1018/cm3 이하, 보다 바람직하게는 5 x　1017/cm3 이하로 되도록 그 수소가 제거된다. 즉, 산화물 반도체막은, 산화물 반도체막의 주성분이 아닌 불순물이 가능한 포함되지 않도록 고순도화되어 있다. 또한, 산화물 반도체막(107)의 캐리어 농도가 5 x 1014/cm3 이하, 바람직하게는 1 x 1014/cm3 이하, 더 바람직하게는 5 x 1012/cm3 이하, 보다 더 바람직하게는 1 x 1012/cm3 이하이다. 즉, 산화물 반도체막의 캐리어 농도는, 가능한 한 제로에 가깝다. 또한, 에너지 갭은 2 eV 이상, 바람직하게는 2.5　eV 이상, 보다 바람직하게는 3eV 이상이다. 산화물 반도체막 중의 수소 농도는, ２차 이온 질량 분석법(SIMS: secondary　ion　mass　spectroscopy)에 의해 검출될 수 있는 점에 유의한다. 또한, 캐리어 농도는 홀 효과(Hall effect) 측정에 의해 측정될 수 있다.
산화물 반도체막(107)의 두께는, 30nm 이상 3000nm 이하이면 된다. 산화물 반도체막(107)의 두께를 얇게 함으로써, 박막 트랜지스터의 채널 길이를 작게 하는 것이 가능해서, 온 전류 및 전계 효과 이동도가 높은 박막 트랜지스터를 제작할 수 있다. 한편, 산화물 반도체막(107)의 두께를 두껍게 함으로써, 통상적으로는 100nm 이상 3000nm 이하로 함으로써, 대전력용 반도체 장치를 제작할 수 있다.
게이트 절연막(111)은, 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 또는 산화 알루미늄막을 단층으로 또는 적층해서 형성할 수 있다. 게이트 절연막(111)은, 산화물 반도체막(107)과 접하는 부분이 산소를 포함하는 것이 바람직하고, 특히 바람직하게는 산화 실리콘막으로 형성된다. 산화 실리콘막을 이용함으로써, 산화물 반도체막(107)에 산소를 공급할 수가 있어，특성을 양호하게 할 수 있다.
또한, 게이트 절연막(111)은, 하프늄 실리케이트(HfSiOx), N이 첨가된 HfSiOxNy, 하프늄 알루미네이트(HfAlOx), 산화 하프늄, 또는 산화 이트륨 등의 하이-k(high-k) 재료를 이용하여 형성되며, 이에 따라 게이트 전류 리크를 저감할 수 있다. 더구나, 하이-k 재료와, 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 및 산화 알루미늄막 중 하나 이상의 적층 구조를 이용할 수 있다. 게이트 절연막(111)의 두께는, 50nm 이상 500nm 이하이면 된다. 게이트 절연막(111)의 두께를 얇게 함으로써, 전계 효과 이동도가 높은 박막 트랜지스터를 제작할 수가 있어서, 구동 회로를 박막 트랜지스터와 동일 기판에 제작할 수 있다. 한편, 게이트 절연막(111)의 두께를 두껍게 함으로써, 리크 전류를 저감할 수 있다.
게이트 전극으로서 기능하는 제3 전극(113, 115)은, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐으로부터 선택된 원소, 또는 상술한 원소들 중 임의의 것을 포함하는 합금, 상술한 원소들을 조합한 합금막 등을 이용해서 형성할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 또는 베릴륨 중 선택된 하나 이상의 재료를 이용해도 된다. 또한, 제3 전극(113, 115)은, 단층 구조 또는 ２층 이상의 적층 구조로서도 된다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 ２층 구조, 티타늄막, 알루미늄 막, 타타늄막을 이 순서로 적층한 3층 구조 등이 있다. 또는，알루미늄, 및 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 스칸듐으로부터 선택된 하나 이상의 원소를 포함하는 막, 합금막, 혹은 질화막을 이용해도 된다.
다음으로, 산화물 반도체막(107)이 포함되는 박막 트랜지스터의 동작에 대해서 에너지 밴드도를 참조하여 설명한다.
도 2는, 본 실시 형태에 나타내는 산화물 반도체막을 이용한 역스태거형의 박막 트랜지스터의 종단면도를 나타낸다. 드레인 전극(D) 위에 산화물 반도체막(OS) 및 소스 전극(S)이 적층된다. 드레인 전극, 산화물 반도체막, 및 소스 전극위에 게이트 절연막(GI)이 설치되고, 그 위에 분리된 게이트 전극(GE1, GE2)이 설치되어 있다.
도 3a 및 도 3b는, 도 2에 나타내는 A-A'선을 따라 절취한 단면에서의 박막 트랜지스터의 층들의 에너지 밴드도(모식도)를 나타낸다. 도 3a는 소스와 드레인 사이의 전압을 등 전위(VD = 0V)로 했을 경우를 나타낸다. 도 3b는 드레인에 플러스의 전압(VD > 0V)을 가했을 경우, 게이트에 전압을 가하지 않을 (VG = 0V) 경우(점선으로 표시), 및 게이트에 전압을 가했을(VG > 0V) 경우(실선으로 표시)를 나타낸다. 게이트에 전압을 가하지 않으면, 캐리어(전자)는 고전위 장벽으로 인해 전극으로부터 산화물 반도체 측으로 주입되지 않아서, 전류가 흐르지 않는 오프 상태가 된다. 반면, 게이트에 플러스의 전압을 가하면, 전위 장벽이 낮아져, 전류가 흐르는 온 상태가 된다.
도 4a 및 도 4b는, 도 2에 있어서의 B-B'선을 따라 절취한 단면의 박막 트랜지스터의 층들의 에너지 밴드도(모식도)이다. 도 4a는 게이트(GE1, GE2)에 플러스의 전위(+VG)가 인가된 상태이며, 즉, 소스와 드레인 사이에 캐리어(전자)가 흐르는 온 상태(도전 상태)를 나타내고 있다. 도 4b는, 게이트(GE1, GE2)에 마이너스의 전위(-VG)가 인가된 상태이며, 오프 상태(비도전 상태, 소수 캐리어가 흐르지 않는 상태)일 경우를 나타낸다.
도 5는, 진공 준위와 금속의 일함수(φM) 및 진공 준위와 산화물 반도체막의 전자 친화력(χ)의 관계를 나타낸다.
실온에서, 금속의 자유 전자는 축퇴 상태에 있기 때문에，페르미 준위는 전도대에 위치한다. 한편, 종래의 산화물 반도체막은 일반적으로 n형이고, 그 경우의 페르미 준위(EF)는, 밴드갭 중앙에 위치하는 진성 페르미 준위(Ei)로부터 떨어져서, 전도대 부근에 위치하고 있다． 또한, 산화물 반도체막에 포함된 수소는 도너이며 산화물 반도체막을 n형 산화물 반도체막으로 되게 하는 하나의 요인으로 알려져 있다.
이것에 대하여, 본 실시 형태에 따른 산화물 반도체막은, n형 불순물인 수소를 산화물 반도체막으로부터 제거하고, 산화물 반도체막의 주성분 이외의 불순물이 가능한 포함되지 않도록 고순도화함으로써 진성(i형) 반도체막으로 하거나 또는 진성 반도체막에 가깝게 하는 것이다. 즉, 불순물을 첨가하지 않고, 수소, 물, 수산기 또는 수소화물 등의 불순물을 가능한 제거함으로써, 고순도화된 i형(진성) 반도체 또는 이러한 반도체에 가깝게 하는 것을 특징으로 한다． 그 결과, 페르미 준위(EF)는 진성 페르미 준위(Ei)와 동일한 레벨에 있을 수 있다.
산화물 반도체막의 밴드갭(Eg)이 3.15eV일 경우, 전자 친화력(χ)은 4.3eV라고 할 수 있다. 소스 전극 및 드레인 전극을 형성하는 데 사용된 티타늄(Ti)의 일함수는, 산화물 반도체막의 전자 친화력(χ)과 거의 동일하다. 소스 전극과 드레인 전극을 위해 티타늄을 사용하는 경우, 금속과 산화물 반도체막 간의 계면에 있어서, 전자에 대하여 쇼트키 전자 장벽은 형성되지 않는다.
즉, 금속의 일함수(φM)와 산화물 반도체막의 전자 친화력(χ)이 실질적으로 동일하고 금속과 산화물 반도체막이 접촉하면 도 3a에 도시한 바와 같은 에너지 밴드도(모식도)가 예시된다.
도 3b에 있어서 검은 동그라미(●)는 전자를 나타낸다. 드레인에 플러스의 전위가 인가되면，전자는 배리어(h)를 넘어 산화물 반도체막에 주입되어, 드레인을 향해 흐른다. 이 경우, 배리어(h)의 높이는, 게이트 전압과 드레인 전압에 의존해서 변화한다. 플러스의 드레인 전압이 인가되었을 경우에는, 배리어(h)의 높이는 전압 인가가 없는 도 3a의 배리어(h)의 높이보다 작게 되며, 즉, 배리어(h)의 높이는 밴드 갭(Eg)의 1/2보다 작다.
이때, 전자는, 도 4a로 나타낸 바와 같이, 게이트 절연막과 고순도화된 산화물 반도체막 간의 계면에 있어서, 산화물 반도체막측의 에너지적으로 안정된 최저부를 따라 이동한다.
도 4b에 있어서, 게이트 전극(GE1, GE2)에 마이너스의 전위(역바이어스 전압)가 인가되면，소수 캐리어인 정공의 개수는 실질적으로 제로이기 때문에，전류는 제로에 매우 가까운 값이 된다.
예를 들면, 박막 트랜지스터의 채널 폭 W가 1 x 104μm이고, 채널 길이가 3μm이더라도, 오프 전류가 10-13A 이하로 매우 낮게 되어, 0.1V/dec. (게이트 절연막 두께: 100nm)의 부임계값(S 값)이 얻어진다.
이와 같이, 산화물 반도체막의 주성분 이외의 불순물, 통상적으로는 수소, 물, 수산기 또는 수소화물 등이 가능한 포함되지 않도록 고순도화함으로써, 박막 트랜지스터의 동작을 양호하게 할 수 있다. 특히, 오프 전류를 저감할 수 있다.
그런데，채널이 기판과 실질적으로 평행하게 형성되는 횡형 박막 트랜지스터에서는, 채널 이외에 소스 및 드레인을 설치할 필요가 있어, 기판에서의 박막 트랜지스터의 점유 면적이 커져 버려, 미세화에 방해가 된다. 그러나, 종형 박막 트랜지스터에서는，소스, 채널, 및 드레인을 적층하여, 기판 표면에서의 박막 트랜지스터의 점유 면적을 저감할 수 있다. 이 결과, 박막 트랜지스터의 미세화가 가능하다.
또한, 종형 박막 트랜지스터의 채널 길이는, 산화물 반도체막의 두께로 제어될 수 있으므로, 산화물 반도체막(107)의 두께를 얇게 함으로써, 채널 길이가 작은 박막 트랜지스터를 제작하는 것이 가능하다. 채널 길이를 작게 함으로써, 소스, 채널, 및 드레인의 직렬 저항을 저감할 수 있으므로, 박막 트랜지스터의 온 전류 및 전계 효과 이동도를 상승시킬 수 있다. 또한, 수소 농도가 저감되어 고순도화된 산화물 반도체막을 갖는 박막 트랜지스터는, 오프 전류가 매우 낮아, 박막 트랜지스터의 오프시에는 전류가 실질적으로 흐르지 않는 절연 상태로 된다. 이 때문에, 산화물 반도체막의 두께를 얇게 하고, 종형 박막 트랜지스터의 채널 길이를 작게 해도, 비도전 상태의 오프 전류가 실질적으로 흐르지 않는 박막 트랜지스터로 할 수 있다.
이와 같이, 수소 농도가 저감되어 고순도화된 산화물 반도체막을 이용함으로써, 고정밀화에 적합하고, 동작 속도가 빠르고, 박막 트랜지스터의 온 시에는 대전류를 흘릴 수 있고, 박막 트랜지스터의 오프 시에는 전류를 실질적으로 흘리지 않는 박막 트랜지스터를 제작할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 실시 형태 1과는 다른 구조의 박막 트랜지스터의 구조에 대해서, 도 6a 및 도 6b를 참조하여 설명한다.
도 6a는 박막 트랜지스터(141, 143)의 상면도이다. 도 6b는 도 6a의 A-B 점선을 따라 절취한 단면도이다.
도 6b에 도시한 바와 같이, 기판(101) 위에 형성된 절연막(103) 위에, 제1 전극(105, 106), 산화물 반도체막(107), 및 제2 전극(109)이 적층된다. 또한, 제1 전극(105, 106), 산화물 반도체막(107), 및 제2 전극(109)을 피복하도록, 게이트 절연막(111)이 설치되어 있다. 게이트 절연막(111) 위에는, 제3 전극(113, 115)이 설치되어 있다. 게이트 절연막(111) 및 제3 전극(113, 115) 위에는 층간 절연막으로서 기능하는 절연막(117)이 설치되어 있다. 절연막(117)에는, 개구부들이 형성되어 있다. 개구부들 중 하나를 통해 제1 전극(105)과 접속하는 배선(131)(도 6a 참조), 개구부들 중 하나를 통해 제1 전극(106)과 접속하는 배선(132)(도 6a 참조), 개구부들 중 하나를 통해 제2 전극(109)과 접속하는 배선(129), 개구부들 중 하나를 통해 제3 전극(113)과 접속하는 배선(125), 및 개구부들 중 하나를 통해 제3 전극(115)과 접속하는 배선(127)이 형성된다.
제1 전극(105)은, 박막 트랜지스터(141)의 소스 전극 및 드레인 전극 중 하나로서 기능한다. 제1 전극(106)은, 박막 트랜지스터(143)의 소스 전극 및 드레인 전극 중 하나로서 기능한다. 제2 전극(109)은, 박막 트랜지스터(141, 143)의 소스 전극 및 드레인 전극 중 다른 하나로서 기능한다. 제3 전극(113)은, 박막 트랜지스터(141)의 게이트 전극으로서 기능한다. 제3 전극(115)은, 박막 트랜지스터(143)의 게이트 전극으로서 기능한다.
본 실시 형태에서는, 제1 전극(105)과 제1 전극(106)이 서로 분리되어 있는 것을 특징으로 한다. 또한, 박막 트랜지스터(141)와 박막 트랜지스터(143)가, 제2 전극(109) 및 배선(129)을 통해 직렬로 접속하고 있는 것을 특징으로 한다. 이 경우, 제1 전극(105)은, 박막 트랜지스터(141)의 소스 전극 및 드레인 전극 중 하나(예를 들면, 소스)로서 기능한다. 제2 전극(109)은, 박막 트랜지스터(141)의 소스 전극 및 드레인 전극 중 다른 하나(예를 들면, 드레인)로서 기능한다. 제3 전극(113)은, 박막 트랜지스터(141)의 게이트 전극으로서 기능한다. 또한, 제2 전극(109)은, 박막 트랜지스터(143)의 소스 전극 및 드레인 전극 중 하나(예를 들면, 소스)로서 기능한다. 제1 전극(106)은, 박막 트랜지스터(143)의 소스 전극 및 드레인 전극 중 다른 하나(예를 들면, 드레인)로서 기능한다. 제3 전극(115)은, 박막 트랜지스터(143)의 게이트 전극으로서 기능한다.
즉, 박막 트랜지스터(141)와 박막 트랜지스터(143)가 제2 전극(109)을 통해 직렬로 접속한다. 이 경우, 배선(129)을 설치하지 않아도 된다.
다르게는, 박막 트랜지스터(141)와 박막 트랜지스터(143)는 병렬로 접속될 수 있다. 이 경우에, 제1 전극(105)을 제2 전극(106)에 접속하기 위한 도전층이 설치된다.
본 실시 형태의 박막 트랜지스터(141, 143)에서는, 실시 형태 1에서 설명한 박막 트랜지스터와 마찬가지로，수소 농도가 저감되어 고순도화된 산화물 반도체막을 이용하고 있다. 이 때문에, 박막 트랜지스터의 동작을 양호하게 할 수 있다. 특히, 오프 전류를 저감할 수 있다. 이 결과, 고정밀화에 적합하고, 동작 속도가 빠르고, 박막 트랜지스터의 온 시에는 대전류를 흘릴 수 있고, 박막 트랜지스터의 오프 시에는 전류를 실질적으로 흘리지 않는 박막 트랜지스터를 제작할 수 있다.
(실시 형태 3)
본 실시 형태로는, 전계 효과 트랜지스터, 예를 들어, 본 발명의 일 실시 형태이며, 상기 실시 형태들에서 설명한 박막 트랜지스터들과는 다른 박막 트랜지스터를 설명한다.
도 7a 및 도 7b는, 본 실시 형태의 박막 트랜지스터의 일례를 나타낸다．
도 7a 및 도 7b에 나타내는 박막 트랜지스터는, 실시 형태 1에 나타내는 박막 트랜지스터와 마찬가지의 적층 구조를 갖는다. 즉, 기판(101) 위에 형성된 절연막(103) 위에, 제1 전극(105A 내지 105D), 산화물 반도체막(107), 및 제2 전극(109)이 적층된다. 또한, 제1 전극(105A 내지 105D), 산화물 반도체막(107), 및 제2 전극(109)을 피복하도록, 게이트 절연막(111)이 설치되어 있다. 게이트 절연막(111) 위에는, 제3 전극(113A 내지 113D)이 설치되어 있다. 게이트 절연막(111) 및 제3 전극(113A 내지 113D) 위에는 층간 절연막으로서 기능하는 절연막(117)이 설치되어 있다. 절연막(117)에는, 개구부들이 형성되어 있다. 개구부들 중 대응 개구부를 통해 제1 전극(105A 내지 105D)과 접속하는 배선(125A 내지 125D)이 형성된다. 개구부들 중 대응 개구부를 통해 제2 전극(109)과 접속하는 배선(129)이 형성된다. 제1 전극(105A 내지 105D)은 각각, 박막 트랜지스터의 소스 전극 및 드레인 전극 중 하나로서 기능한다. 제2 전극(109)은 각각, 박막 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나로서 기능한다. 제3 전극(113A 내지 113D)은 각각, 박막 트랜지스터의 게이트 전극으로서 기능한다.
본 실시 형태의 박막 트랜지스터는 종형 박막 트랜지스터이다. 게이트 전극으로서 기능하는 제3 전극(113A 내지 113D)은 서로 분리되어 있다. 제1 전극(105A 및 105C), 산화물 반도체막(107), 및 제2 전극(109)을 개재하여, 제3 전극(113A)과 제3 전극(113C)이 대향하고 있다. 제1 전극(105B 및 105D), 산화물 반도체막(107), 및 제2 전극(109)을 개재하여, 제3 전극(113B)과 제3 전극(113D)이 대향하고 있다．
도 7a 및 도 7b에 나타내는 박막 트랜지스터(133)는, 복수의 박막 트랜지스터를 포함한다. 구체적으로는，박막 트랜지스터(133)는, 4개의 박막 트랜지스터(141A 내지 141D)를 포함한다.
박막 트랜지스터(141A)에서는, 게이트가 제3 전극(113A)으로 구성되고, 소스 및 드레인 중 하나는 제1 전극(105A)으로 구성되고, 소스 및 드레인 중 다른 하나는 제2 전극(109)으로 구성되어 있다. 박막 트랜지스터(141B)에서는, 게이트가 제3 전극(113B)으로 구성되고, 소스 및 드레인 중 하나는 제1 전극(105B)으로 구성되고, 소스 및 드레인 중 다른 하나는 제2 전극(109)으로 구성되어 있다. 박막 트랜지스터(141C)에서는, 게이트가 제3 전극(113C)으로 구성되고, 소스 및 드레인 중 하나는 제1 전극(105C)으로 구성되고, 소스 및 드레인 중 다른 하나는 제2 전극(109)으로 구성되어 있다. 박막 트랜지스터(141D)에서는, 게이트가 제3 전극(113D)으로 구성되고, 소스 및 드레인 중 하나는 제1 전극(105D)으로 구성되고, 소스 및 드레인 중 다른 하나는 제2 전극(109)으로 구성되어 있다.
또한, 본 실시 형태에서 나타내는 각층의 재료 및 형성 방법은 실시 형태 1에서 나타내는 것과 마찬가지라는 점에 유의하고, 이에 따라 재료 및 형성 방법의 설명은 생략한다.
본 실시 형태의 박막 트랜지스터(133)는, 실시 형태 1과 마찬가지로，수소 농도가 저감되어 고순도화된 산화물 반도체막을 이용하고 있다. 이 때문에, 박막 트랜지스터의 동작을 양호하게 할 수 있다. 특히, 오프 전류를 저감할 수 있다. 이 결과, 고정밀화에 적합하고, 동작 속도가 빠르고, 박막 트랜지스터가 도전 상태에서는 대전류를 흘릴 수 있고, 박막 트랜지스터가 비도전 상태에서는 전류를 실질적으로 흘리지 않는 박막 트랜지스터를 제작할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 도 1a 및 도 1b에 나타내는 박막 트랜지스터의 제작 공정을 도 8a 내지 8e를 참조하여 설명한다.
도 8a에 도시한 바와 같이, 기판(101) 위에 절연막(103)을 형성하고，절연막(103) 위에 제1 전극(105)을 형성한다. 제1 전극(105)은, 박막 트랜지스터의 소스 전극 및 드레인 전극 중 하나로서 기능한다.
절연막(103)은, 스퍼터링법, CVD법, 도포법 등으로 형성할 수 있다.
스퍼터링법으로 절연막(103)을 형성할 경우, 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 절연막(103)을 형성하는 것이 바람직하다. 이것은, 절연막(103)에 수소, 물, 수산기 또는 수소화물 등이 포함되지 않도록 하기 위해서다. 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 흡착형의 진공 펌프로서는, 예를 들면, 크라이오펌프(cryopump), 이온 펌프, 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 가한 것이어도 된다． 크라이오펌프를 이용해서 배기한 처리실에서는, 불순물, 특히, 수소, 물, 수산기 또는 수소화물 등이 배기되기 때문에, 해당 처리실에서 절연막(103)을 형성하면，절연막(103)에 포함되는 불순물의 농도를 저감할 수 있다.
또한，절연막(103)을 형성할 때에 이용하는 스퍼터링 가스는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 단위 "ppm" 또는 "ppb"로 표현되는 정도로 불순물 농도가 제거된 고순도 가스를 이용하는 것이 바람직하다.
스퍼터링법에는 스퍼터용 전원에 고주파 전원을 이용하는 RF 스퍼터링법과, DC 전원을 이용하는 DC 스퍼터링법이 있고, 또한 펄스식으로 바이어스를 부여하는 펄스 DC 스퍼터링법도 있다. RF 스퍼터링법은 주로 절연막을 형성할 경우에 이용되고, DC 스퍼터링법은 주로 금속막을 형성할 경우에 이용된다.
또한，재료의 다른 타겟을 복수 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는, 동일한 챔버로 다른 재료의 막을 적층 형성할 수도 있고, 동일한 챔버로 복수 종류의 재료를 동시에 방전시켜서 형성할 수도 있다.
또한，챔버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 이용하는 스퍼터링 장치와, 글로우 방전을 사용하지 않고 마이크로파를 이용해서 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법을 이용하는 스퍼터링 장치가 있다.
또한，스퍼터링법으로서, 성막 중에 타겟 물질과 스퍼터링 가스 성분을 화학 반응시켜서 이들의 화합물 박막을 형성하는 반응성 스퍼터링법이나, 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터링법을 이용할 수도 있다.
본 명세서의 스퍼터링 공정에서는，상술한 스퍼터링 장치 및 스퍼터링 방법을 적절히 이용할 수 있다.
본 실시 형태에서는, 기판(101)을 처리실로 반송하고, 수소, 물, 수산기 또는 수소화물 등이 제거된 고순도 산소를 포함하는 스퍼터링 가스를 도입하고, 실리콘 타겟을 이용하는 방식으로, 기판(101) 위에 산화 실리콘막을 절연막(103)으로서 형성한다. 또한, 절연막(103)을 형성할 때는, 기판(101)은 가열되어 있어도 된다.
예를 들면, 석영(바람직하게는, 합성 석영)을 이용하고, 기판 온도 108℃, 기판과 타겟 사이의 거리(T-S 간 거리) 60mm, 압력 0.4Pa, 고주파 전원 1.5kW, 및 산소 및 아르곤(산소 유량 25sccm: 아르곤 유량 25sccm=1:1)을 포함하는 분위기하에서 RF 스퍼터링법에 의해 산화 실리콘막을 형성한다. 막 두께는 100nm로 하면 된다. 또한,석영(바람직하게는, 합성 석영) 대신에 실리콘 타겟을 이용할 수 있다는 점에 유의한다. 또한, 스퍼터링 가스로서, 산소, 또는 산소 및 아르곤의 혼합 가스를 이용할 수 있다는 점에 유의한다.
또한, 절연막(103)을 적층 구조를 갖도록 형성할 경우, 예를 들면, 산화 실리콘막과 기판 사이에 수소, 물, 수산기 또는 수소화물 등이 제거된 고순도 질소를 포함하는 스퍼터링 가스 및 실리콘 타겟을 이용해서 질화 실리콘막을 형성한다. 이 경우에도, 산화 실리콘막의 형성 방식과 마찬가지로，처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 질화 실리콘막을 형성하는 것이 바람직하다. 또한, 해당 공정에 있어서, 기판(101)은 가열되어 있어도 된다는 점에 유의한다．
절연막(103)을 형성하기 위해 질화 실리콘막과 산화 실리콘막을 적층하는 경우, 질화 실리콘막과 산화 실리콘막을 동일한 처리실에서, 공통인 실리콘 타겟을 이용해서 형성할 수 있다. 먼저, 질소를 포함하는 스퍼터링 가스를 도입하고, 처리실 내에 장착된 실리콘 타겟을 이용해서 질화 실리콘층을 형성하고，다음으로 스퍼터링 가스를 질소를 포함하는 스퍼터링 가스로 전환해서 동일한 실리콘 타겟을 이용해서 질화 실리콘막을 형성한다. 질화 실리콘막 및 산화 실리콘막을 대기에 노출하지 않고 연속해서 형성할 수 있기 때문에, 질화 실리콘막 표면에 수소, 물, 수산기 또는 수소화물 등의 불순물이 흡착하는 것을 방지할 수 있다.
제1 전극(105)은, 절연막(103) 위에 도전막을 스퍼터링법, CVD법, 또는 진공 증착법으로 형성하고，해당 도전막 위에 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고，해당 레지스트 마스크를 이용해서 도전막을 에칭하는 방식으로, 형성될 수 있다. 또는, 포토리소그래피 공정을 이용하지 않고, 인쇄법, 잉크 제트법으로 제1 전극(105)을 형성함으로써, 공정 수를 삭감할 수 있다. 또한, 제1 전극(105)의 단부를 테이퍼 형상으로 하는 것이 바람직하며, 이 경우, 형성되는 게이트 절연막의 피복성이 향상된다는 점에 유의한다. 제1 전극(105)의 단부와 절연막(103)이 이루는 각도를 30˚이상 60˚이하, 바람직하게는 40˚이상 50˚이하로 함으로써, 후에 형성되는 게이트 절연막의 피복성을 향상시킬 수 있다.
본 실시 형태에서는, 제1 전극(105)으로서 기능하는 도전막으로서, 스퍼터링법에 의해 막 두께 50nm의 티타늄막을 형성하고，두께 100nm의 알루미늄막을 형성하고，두께 50nm의 티타늄막을 형성한다. 다음으로, 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 이용해서 에칭하여, 섬 형상의 제1 전극(105)을 형성한다.
다음으로, 도 8b에 도시한 바와 같이, 제1 전극(105) 위에 산화물 반도체막(107) 및 제2 전극(109)을 형성한다. 산화물 반도체막(107)은 박막 트랜지스터의 채널 형성 영역으로서 기능하고, 제2 전극(109)은 박막 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나로서 기능한다.
여기서, 산화물 반도체막(107) 및 제2 전극(109)의 제작 방법을 설명한다.
기판(101) 및 제1 전극(105) 위에 스퍼터링법에 의해 산화물 반도체막을 형성한다. 다음으로, 산화물 반도체막 위에 도전막을 형성한다.
산화물 반도체막(107)에 수소가 가능한 포함되지 않도록, 전처리로서, 스퍼터링 장치의 예비 가열 실에서 제1 전극(105)이 형성된 기판(101)을 예비 가열하고, 기판(101)에 흡착된 수소, 물, 수산기 또는 수소화물 등의 불순물을 제거해 배기하는 것이 바람직하다. 또한, 예비 가열 실에 설치한 배기 수단은 크라이오펌프가 바람직하다. 이 예비 가열 처리는 생략할 수도 있다는 점에 유의한다. 이 예비 가열 처리는, 게이트 절연막(111)의 형성 전의 기판(101)에 행해져도 되고, 제3 전극(113, 115) 형성 전의 기판(101)에 행해도 된다.
또한, 산화물 반도체막을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터링을 행하고, 제1 전극(105)의 표면을 세정함으로써, 제1 전극(105) 및 산화물 반도체막 간의 계면에 있어서의 저항을 저감할 수 있기 때문에 바람직하다는 점에 유의한다. 역 스퍼터링은, 타겟 측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판 측에 고주파 전원을 이용하여 전압을 인가해서 기판에 플라즈마를 형성해서 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소 분위기, 헬륨 분위기 등을 이용해도 된다는 점에 유의한다.
본 실시 형태에서는, In-Ga-Zn-O계 산화물 반도체막 타겟을 이용한 스퍼터링법에 의해 산화물 반도체막을 형성한다. 또한, 산화물 반도체막은, 희가스(통상적으로, 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(통상적으로, 아르곤)와 산소의 혼합된 분위기 하에서 스퍼터링법에 의해 형성할 수 있다. 또한, 스퍼터링법을 이용할 경우, SiO2를 2 중량% 이상 10 중량% 이하로 포함하는 타겟을 이용해서 형성해도 된다.
산화물 반도체막을 형성할 때에 이용하는 스퍼터링 가스로서, 수소, 물, 수산기 또는 수소화물 등의 불순물이, 단위 "ppm" 또는 "ppb"로 표현된 정도로 불순물 농도가 제거된 고순도 가스를 이용하는 것이 바람직하다.
산화물 반도체막을 스퍼터링법으로 제작하기 위한 타겟으로서, 산화 아연을 주성분으로서 포함하는 성막용 금속 산화물의 타겟을 이용할 수 있다. 또한, 성막용 금속 산화물의 타겟의 다른 예로는, In, Ga, 및 Zn을 포함하는 성막용 산화물 반도체막 타겟(조성비로서, In2O3:Ga2O3:ZnO = 1:1:1(mol%), In:Ga:Zn=1:1:0.5(원자%))을 이용할 수 있다. 또한, In, Ga, 및 Zn을 포함하는 성막용 산화물 반도체막 타겟으로서, In:Ga:Zn　= 1:1:1(원자%) 또는 In:Ga:Zn　= 1:1:2(원자%)의 조성비를 갖는 타겟을 이용할 수도 있다. 성막용 산화물 반도체막 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 충전율이 높은 성막용 산화물 반도체막 타겟을 이용해서 형성한 산화물 반도체막은 치밀한(dense) 막으로 된다.
산화물 반도체막은, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내에 잔류하는 수분을 제거하면서, 수소, 물, 수산기 또는 수소화물 등이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타겟으로서 사용하는 방식으로 절연막(103) 및 제2 전극(109) 위에 산화물 반도체막을 형성한다. 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 가한 것이어도 된다． 크라이오펌프를 이용해서 배기한 처리실은, 예를 들면, 수소, 물, 수산기 또는 수소화물 등 (보다 바람직하게는 탄소 원자를 포함하는 화합물)이 배기되기 때문에, 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 기판을 가열하면서 산화물 반도체막을 형성해도 된다.
본 실시 형태에서는, 산화물 반도체막의 성막 조건의 일례로서, 기판 온도는 실온, 기판과 타겟의 사이의 거리를 110mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 및 산소 및 아르곤(산소 유량 15sccm: 아르곤 유량 30sccm)을 포함하는 분위기하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면，분말 물질(입자 또는 먼지라고도 함)을 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다는 점에 유의한다. 산화물 반도체막은 바람직하게는 30nm 이상 3000nm 이하로 한다. 또한, 적용하는 재료에 따라 산화물 반도체막의 적절한 두께가 상이하므로，재료에 따라 두께를 적절히 선택하면 된다는 점에 유의한다．
절연막(103)을 형성하기 위해 이용된 스퍼터링 방법 및 스퍼터링 장치는, 산화물 반도체막을 형성하기 위한 스퍼터링 방법 및 스퍼터링 장치로서 적절히 이용할 수 있다.
제2 전극(109)으로서 기능하는 도전막은, 제1 전극(105)의 재료 및 방법을 적절히 이용할 수 있다. 여기에서는, 제2 전극(109)으로서 기능하는 도전막으로서, 두께 50nm의 티타늄막, 두께 100nm의 알루미늄 막, 및 두께 50nm의 티타늄막을 이 순서로 적층한다.
다음으로, 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고，해당 레지스트 마스크를 이용하여 제2 전극(109)으로서 기능하는 도전막 및 산화물 반도체막(107)으로서 기능하는 산화물 반도체막을 에칭하여, 섬 형상의 제2 전극(109) 및 섬 형상의 산화물 반도체막(107)을 형성한다. 또한，포토리소그래피 공정에 의해 형성한 레지스트 마스크 대신에, 잉크 제트법을 이용해서 레지스트 마스크를 제작함으로써, 공정 수를 삭감할 수 있다는 점에 유의한다. 해당 에칭에 의해, 제2 전극(109) 및 산화물 반도체막(107)의 단부와, 제1 전극(105)이 이루는 각도를 30°이상 60°이하, 바람직하게는 40°이상 50˚이하로 함으로써, 후에 형성되는 게이트 절연막의 피복성을 향상시킬 수 있기 때문에 바람직하다.
또한, 여기서의 도전막 및 산화물 반도체막의 에칭은, 드라이 에칭으로도 또는 웨트 에칭으로도 되고, 양방을 이용해도 된다는 점에 유의한다． 원하는 형상의 산화물 반도체막(107) 및 제2 전극(109)을 형성하기 위해서는, 재료에 따라 에칭 조건(에칭 액, 에칭 시간, 온도 등)을 적절히 조절한다.
또한, 제2 전극(109)으로서 기능하는 도전막 및 산화물 반도체막의 각각의 에칭 레이트가 제1 전극(105)의 에칭 레이트와 상이한 경우에는, 제1 전극(105)의 에칭 레이트가 낮고, 제2 전극(109)으로서 기능하는 도전막 및 산화물 반도체막의 각각의 에칭 레이트가 높은 조건을 선택한다. 또는, 산화물 반도체막의 에칭 레이트가 낮고, 제2 전극(109)으로서 기능하는 도전막의 에칭 레이트가 높은 조건을 선택하고, 제2 전극(109)으로서 기능하는 도전막을 에칭한 후, 제1 전극(105)의 에칭 레이트가 낮고, 산화물 반도체막의 에칭 레이트가 높은 조건을 선택한다.
산화물 반도체막을 웨트 에칭하는 에칭 액으로는, 인산과 아세트산과 질산을 섞은 용액, 암모니아 과산화수소 혼합물(과산화수소:암모니아:물 = 5:2:2) 등을 이용할 수 있다. 또한, ITO07N(간토 화학사에 의해 생산됨)을 이용해도 된다.
또한, 웨트 에칭 후의 에칭 액은 에칭된 재료와 함께 세정에 의해 제거된다. 그 제거된 재료를 포함하는 에칭 액의 폐액을 정제하여, 그 재료를 재이용해도 된다. 해당 에칭 후의 폐액으로부터 산화물 반도체막에 포함되는 인듐 등의 재료를 회수해서 재이용함으로써, 자원을 효율적으로 활용해 저비용화할 수 있다.
또한, 산화물 반도체막을 드라이 에칭에 이용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들면 염소(Cl2), 3염화 붕소(BCl3), 4염화 실리콘(SiCl4), 4염화 탄소(CCl4) 등)를 사용하는 것이 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들면 4불화 탄소(CF4), 불화황(SF6), 3불화 질소(NF3), 또는 3불화 메탄(CHF3)등), 브롬화 수소(HBr), 산소(O2), 이러한 가스들 중 임의의 것에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(reactive ion　etching: 반응성 이온 에칭)법이나, ICP(inductively　coupled　plasma:　유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 형상으로 에칭할 수 있도록, 에칭 조건(코일형 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절한다.
본 실시 형태에서는, 에칭 액으로서 과수 암모니아수(암모니아, 물, 과산화수소수의 혼합물)을 이용하고, 제2 전극(109)으로서 기능하는 도전막을 에칭한 후, 인산과 아세트산과 질산을 섞은 용액을 이용하여 산화물 반도체막을 에칭하고, 산화물 반도체막(107)을 형성한다.
다음으로, 본 실시 형태에서는, 제1 열 처리를 행한다. 제1 가열 처리의 온도는, 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상, 기판의 왜곡점 미만으로 한다. 여기에서는, 열 처리 장치의 한 종류인 전기로에 기판을 도입하고, 산화물 반도체막에 대하여 질소, 희가스 등의 불활성 가스 분위기 하에서 450℃에서 1시간의 열 처리를 행한 후, 산화물 반도체막을 대기에 노출시키지 않는다. 따라서, 산화물 반도체막에의 수소, 물, 수산기 또는 수소화물 등의 재침입을 방지하고, 수소 농도가 저감되어 고순도화된다. 그 결과, i형 산화물 반도체막 또는 실질적으로 i형화된 산화물 반도체막을 얻을 수 있다. 즉, 이 제1 열 처리에 의해 산화물 반도체막(107)의 탈수화 및 탈수소화 중 적어도 하나를 행할 수 있다．
제1 열 처리에서는，질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 수소, 물, 수산기 또는 수소화물 등이 포함되지 않는 것이 바람직하다는 점에 유의한다. 또는, 열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N (99.9999%) 이상, 바람직하게는 7N　(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
산화물 반도체막은 제1 열 처리의 조건, 또는 산화물 반도체막의 재료에 따라, 결정화되어 미결정막(microcrystalline film) 또는 다결정막으로 되는 경우도 있다. 예를 들면, 산화물 반도체층은 결정화율이 90% 이상, 또는 80% 이상의 미결정 산화물 반도체막으로 되는 경우도 있다. 또한, 제1 열 처리의 조건, 또는 산화물 반도체막의 재료에 따라서는, 산화물 반도체막이 결정 성분을 포함하지 않는 비정질 산화물 반도체막으로 되는 경우도 있다. 또한, 산화물 반도체막은, 미결정부(입경 1nm 이상 20nm 이하, 통상적으로는 2nm 이상 4nm 이하)가 혼재하는 비정질 산화물 반도체막으로 되는 경우도 있다.
또한, 산화물 반도체막의 제1 열 처리는, 섬 형상의 산화물 반도체막을 형성하기 전의 산화물 반도체막에 행해도 된다． 그 경우에는, 제1 열 처리 후에, 가열 장치로부터 기판을 추출하고, 포토리소그래피 공정을 행한다.
또한, 산화물 반도체층에 대한 탈수화 또는 탈수소화의 효과를 발휘하는 열 처리는, 산화물 반도체막을 형성한 후; 산화물 반도체막 위에 제2 전극으로서 기능하는 도전막을 적층한 후; 제1 전극, 산화물 반도체막 및 제2 전극 위에 게이트 절연막을 형성한 후; 및 게이트 전극을 형성한 후 중 임의의 타이밍에 행해도 된다.
다음으로, 도 8c에 도시한 바와 같이, 제1 전극(105), 산화물 반도체막(107), 및 제2 전극(109) 위에 게이트 절연막(111)을 형성한다.
불순물을 제거함으로써 진성 산화물 반도체막 또는 실질적으로 진성인 산화물 반도체막(수소 농도가 저감되어 고순도화된 산화물 반도체막)으로 되는 산화물 반도체막은, 계면 준위 및 계면 전하에 대하여 매우 민감하므로, 반도체막과 게이트 절연막(111) 사이의 계면은 중요하다. 그 때문에, 고순도화된 산화물 반도체막에 접하는 게이트 절연막(111)은 고품질화가 요구된다.
예를 들면, 마이크로파(2.45 GHz)를 이용한 고밀도 플라즈마 CVD에 의해, 치밀하고 절연 내압이 높은 고품질의 절연막을 형성할 수 있으므로 바람직하다. 수소 농도가 저감되어 고순도화된 산화물 반도체막과 고품질 게이트 절연막이 밀접하게 됨으로써, 계면 준위를 저감해서 계면 특성을 양호하게 할 수 있다.
물론, 게이트 절연막으로서 양질인 절연막을 형성할 수 있는 방법이라면, 스퍼터링법이나 플라즈마 CVD법 등의 다른 성막 방법을 적용할 수 있다. 또는, 게이트 절연막의 형성 후의 열 처리에 의해 게이트 절연막의 막질, 및 절연막과 산화물 반도체막 간의 계면 특성이 개질되는 절연막을 게이트 절연막으로서 형성해도 된다. 어느 경우든, 게이트 절연막으로서의 막질이 양호한 것은 물론, 절연막과 산화물 반도체 간의 계면 상태 밀도를 저감하고, 양호한 계면을 형성할 수 있는 특성을 절연막이 갖는다면 어떠한 절연막이라도 사용해도 된다.
또한, 불순물을 포함하는 산화물 반도체막이 온도 85℃, 게이트에 인가된 전압 2 x 106 V/cm, 12시간의 게이트 바이어스·열 스트레스 시험(BT 시험)을 받는 경우, 산화물 반도체막의 주성분 간의 결합이, 강전계(B: 바이어스)와 고온(T: 온도)에 의해 절단되어, 생성된 댕글링(dangling) 결합이 임계값 전압(Vth)의 드리프트를 유발하게 된다.
반면에, 본 발명의 일 실시 형태에서는, 산화물 반도체막의 불순물, 특히 수소나 물 등을 가능한 제거하여, 상기한 바와 같이 산화물 반도체막과 게이트 절연막 간의 계면 특성을 양호하게 함으로써, BT 시험에 대하여 안정된 박막 트랜지스터를 얻는 것을 가능하게 한다.
스퍼터링법으로 게이트 절연막(111)을 형성함으로써 게이트 절연막(111) 중의 수소 농도를 저감할 수 있다. 스퍼터링법에 의해 산화 실리콘막을 형성할 경우에는, 타겟으로서 실리콘 타겟 또는 석영 타겟을 이용하고, 스퍼터링 가스로서 산소 또는, 산소 및 아르곤의 혼합 가스를 이용한다.
산화물 반도체막 또는 해당 산화물 반도체막에 접해서 설치되는 절연막과 산화물 반도체막 간의 계면에 존재하는 수소, 물，수산기 또는 수소화물(수소 화합물이라고도 함) 등의 불순물은, 산화물 반도체막에 접해서 설치되는 절연막에 할로겐 원소(예를 들면, 불소 또는 염소)를 포함시켜, 또는 산화물 반도체막을 노출시킨 상태에서 할로겐 원소를 포함하는 가스 분위기 속에서의 플라즈마 처리에 의해 산화물 반도체막에 할로겐 원소를 포함시키는 방식으로, 제거될 수 있다. 절연막에 할로겐 원소를 포함시킬 경우에는, 해당 절연막 중에 있어서의 할로겐 원소 농도는, 5 x 1018 원자/cm3 내지 1 x 1020 원자/cm3 정도로 하면 된다．
상술한 바와 같이, 산화물 반도체막 중 또는 산화물 반도체막과 산화물 반도체막에 접하는 절연막 간의 계면에 할로겐 원소를 포함시키고, 산화물 반도체막과 접해서 설치된 절연막이 산화물 절연막일 경우에는, 산화물 반도체막과 접하지 않는 측의 산화물 절연막을, 질소 절연막으로 덮는 것이 바람직하다. 즉, 산화물 반도체막에 접하는 산화물 절연막 위에 접하도록 질화 실리콘막 등을 설치하면 된다. 이러한 구조로 함으로써, 수소, 물，수산기 또는 수소화물 등의 불순물이 산화물 절연막에 침입하는 것을 방지할 수 있다.
게이트 절연막(111)은, 제1 전극(105), 산화물 반도체막(107), 및 제2 전극(109) 위에 산화 실리콘막과 질화 실리콘막을 이 순서로 적층한 구조를 가질 수도 있다. 예를 들면, 제1 게이트 절연막으로서 막 두께 5nm 이상 300nm 이하의 산화 실리콘막(SiOx (x>0))을 형성하고，제1 게이트 절연막 위에 제2 게이트 절연막으로서 스퍼터링법에 의해 막 두께 50nm 이상 200nm 이하의 질화 실리콘막(SiNy (y>0))을 적층하는 방식으로, 막 두께 100nm의 게이트 절연막을 형성해도 된다. 본 실시 형태에서는, 압력 0.4Pa, 고주파 전원 1.5kW, 및 산소 및 아르곤(산소 유량 25sccm:아르곤 유량 25sccm=1:1) 분위기하에서 RF 스퍼터링법에 의해 막 두께 100nm의 산화 실리콘막을 형성한다.
다음으로, 불활성 가스 분위기 하에서 또는 산소 가스 분위기하에서 제2 열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 행해도 된다． 또한, 해당 제2 열 처리는, 후에 수행되는 제3 전극(113, 115), 절연막(117), 또는 배선(125, 127, 129) 중 임의의 것을 형성한 후에 행해도 된다는 점에 유의한다. 해당 열 처리에 의해, 산화물 반도체막 중에 포함되는 수소 혹은 물을 게이트 절연막 내로 확산시킬 수 있다.
다음으로, 게이트 절연막(111) 위에 게이트 전극으로서 기능하는 제3 전극(113, 115)을 형성한다.
제3 전극(113, 115)은, 게이트 절연막(111) 위에 제3 전극(113, 115)으로서 기능하는 도전막을 CVD법 또는 진공 증착법으로 형성하고，해당 도전막 위에 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고，해당 레지스트 마스크를 이용해서 도전막을 에칭하는 방식으로 형성될 수 있다.
본 실시 형태에서는, 두께 150nm의 티타늄막을 스퍼터링법에 의해 형성한 후, 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 이용해서 에칭하여, 제3 전극(113, 115)을 형성한다.
이상의 공정에서, 수소 농도가 저감되어 고순도화된 산화물 반도체막(107)을 갖는 박막 트랜지스터(133)를 형성할 수 있다.
다음으로, 도 8d에 도시한 바와 같이, 게이트 절연막(111) 및 제3 전극(113, 115) 위에 절연막(117)을 형성한 후, 컨택트 홀(119, 121, 123)을 형성한다.
절연막(117)은, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 또는 산화 질화 알루미늄막 등의 산화물 절연막, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 또는 질화 산화 알루미늄막 등의 질화물 절연막을 이용하여 형성된다. 또는, 절연막(117)은 산화물 절연막 및 질화물 절연막의 적층으로 할 수도 있다.
절연막(117)은, 스퍼터링법, CVD법 등으로 형성한다. 또한, 스퍼터링법으로 절연막(117)을 형성할 경우, 기판(101)을 100℃ 내지 400℃의 온도로 가열하고, 수소, 물, 수산기 또는 수소화물 등이 제거된 고순도 질소를 포함하는 스퍼터링 가스를 도입하고 실리콘 타겟을 이용하는 방식으로 절연막을 형성해도 된다. 이 경우에도, 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 절연막을 형성하는 것이 바람직하다.
또한, 절연막(117)의 형성 후, 대기 중에서 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하의 열 처리를 더 행해도 된다는 점에 유의한다． 이 열 처리에 의해, 노멀리 오프로 되는 박막 트랜지스터를 얻을 수 있다. 따라서, 표시 장치나 반도체 장치의 신뢰성을 향상시킬 수 있다.
포토리소그래피 공정에 의해 레지스트 마스크를 형성하고，선택적으로 에칭을 행해서 게이트 절연막(111) 및 절연막(117)의 일부를 제거하고, 이에 의해 제1 전극(105), 제2 전극(109), 및 제3 전극(113, 115)에 도달하는 컨택트 홀(119, 121, 123)을 형성한다.
다음으로, 게이트 절연막(111), 및 컨택트 홀(119, 121, 123) 위에 도전막을 형성한 후, 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 이용해서 에칭하고, 이에 의해 배선(125, 127, 129, 131)을 형성한다. 또한, 레지스트 마스크를 잉크 제트법으로 형성해도 된다는 점에 유의한다. 레지스트 마스크를 잉크 제트법으로 형성하면 포토마스크를 사용하지 않으므로, 제조 비용을 삭감할 수 있다.
배선(125, 127, 129, 131)은, 제1 전극(105)과 마찬가지 방식으로 형성할 수 있다.
제3 전극(113, 115) 및 배선(125, 127, 129, 131) 사이에 평탄화를 위한 평탄화 절연막을 설치하여도 된다는 점에 유의한다. 평탄화 절연막의 통상적인 예로는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 또는 에폭시 등의, 내열성을 갖는 유기 재료를 이용할 수 있다. 상기 유기 재료 이외에, 저유전율 재료(로우-k 재료), 실록산계 수지, 포스포실리케이트 글래스(PSG), 보로포스포실리케이트 글래스(BPSG) 등을 사용할 수 있다. 또한, 이들의 재료로 형성되는 절연막을 복수 적층함으로써, 평탄화 절연막을 형성해도 된다는 점에 유의한다.
실록산계 수지는, 실록산계 재료를 출발 재료로서 이용하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다는 점에 유의한다. 실록산계 수지는, 치환기로서 유기기(예를 들면, 알킬기나 아릴기) 또는 플루오르기를 포함할 수 있다. 또한, 유기기는 플루오르기를 포함할 수 있다.
평탄화 절연막의 형성법은, 특별히 한정되지 않는다. 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코트법, 디핑법, 스프레이 도포법, 또는 액적 토출법(예를 들어, 잉크 제트법, 스크린인쇄, 또는 오프셋인쇄 등) 등의 방법 또는 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 도구를 이용하여 평탄화 절연막을 형성할 수 있다.
상기한 바와 같이, 산화물 반도체막 중의 수소의 농도를 저감할 수 있고, 산화물 반도체막을 고순도화할 수 있다. 그것에 따라, 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 글래스 전이 온도 이하의 온도에서의 열 처리에 의해, 소수 캐리어의 수가 극단적으로 적고 밴드갭이 넓은 산화물 반도체막을 형성할 수 있다. 이 때문에, 대면적 기판을 이용하여 박막 트랜지스터를 제작할 수 있기 때문에, 양산성이 가능하다. 또한, 해당 수소 농도가 저감되어 고순도화된 산화물 반도체막을 이용함으로써, 고정밀화에 적합하고, 동작 속도가 빠르고, 박막 트랜지스터의 온 시에는 대전류를 흘릴 수 있고, 박막 트랜지스터의 오프 시에는 전류를 실질적으로 흘리지 않는 박막 트랜지스터를 제작할 수 있다.
본 실시 형태는, 다른 실시 형태들에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 5)
본 실시 형태에서는, 실시 형태 4와는 다른 산화물 반도체막을 갖는 박막 트랜지스터에 대해서, 도 8a 및 도 8b 및 도 9a 및 도 9b를 참조하여 설명한다.
실시 형태 4와 마찬가지로，도 8a에 도시한 바와 같이, 기판(101) 위에 절연막(103) 및 제1 전극(105)을 형성한다. 다음으로, 도 8b에 도시한 바와 같이, 제1 전극(105) 위에 산화물 반도체막(107) 및 제2 전극(109)을 형성한다.
다음으로, 제1 열 처리를 행한다. 본 실시 형태에 있어서의 제1 열 처리는, 상기 실시 형태에 있어서의 제1 열 처리와는 상이하다. 해당 열 처리에 의해, 도 9b에 도시한 바와 같이, 표면에 결정립이 형성되는 산화물 반도체막(151)을 형성할 수 있다. 본 실시 형태에서는, 저항 발열체 등의 발열체로부터의 열전도 및 열복사 중 적어도 하나에 의해 피처리물을 가열하는 장치를 이용하여 제1 열 처리를 행한다. 여기서, 열 처리의 온도는 500℃ 이상 700℃ 이하, 바람직하게는 650℃ 이상 700℃ 이하로 하는 것이 적절하다. 또한, 열 처리 온도의 상한에 대해서는, 본질적인 부분으로부터의 요건이 없지만, 열 처리 온도의 상한은 기판(101)의 내열성의 범위 내로 할 필요가 있다. 또한, 가열 처리의 시간은 1분 이상 10분 이하로 하는 것이 적절하다. RTA 처리를 제1 열 처리에 적용함으로써, 단시간에 열 처리를 행할 수 있으므로, 기판(101)에 대한 열의 악영향을 저감할 수 있다. 즉, 열 처리를 장시간 행할 경우와 비교하여, 열 처리 온도의 상한을 올리는 것이 가능하다. 또한, 산화물 반도체막의 표면 근방에, 소정의 구조를 갖는 결정립을 선택적으로 형성하는 것이 가능하다.
본 실시 형태에서 이용할 수 있는 가열 장치로서는, GRTA(gas　rapid thermal　anneal) 장치 및 LRTA(lamp　rapid　thermal　anneal) 장치 등의 RTA(rapid thermal　anneal) 장치 등이 있다. LRTA 장치는, 할로겐 램프, 메탈 할로겐 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 방출되는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온 가스를 이용해서 열 처리를 행하는 장치이다. 가스로는, 아르곤 등의 희가스, 또는 질소 등의, 열 처리에 의해 피처리물과 반응하지 않는 불활성 가스가 이용된다.
예를 들면, 제1 열 처리로서, 650℃ 내지 700℃의 고온으로 가열한 질소 또는 희가스 등의 불활성 가스 분위기에 기판을 옮기고, 몇 분간 가열한 후, 고온으로 가열한 불활성 가스 밖으로 기판을 옮기는 GRTA를 행해도 된다． GRTA을 이용하면 단시간의 고온 열 처리가 가능하게 된다．
제1 열 처리에서는，질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 수소, 물, 수산기 또는 수소화물 등이 포함되지 않는 것이 바람직하다. 또는, 열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 또는 아르곤 등의 희가스의 순도를, 6N　(99.9999%) 이상, 바람직하게는 7N　(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다.
상기의 열 처리는, 산화물 반도체막(107)을 형성한 후에 행해지는 한 어느 타이밍에서 행해도 되지만, 탈수화 또는 탈수소화를 촉진시키기 위해서는, 산화물 반도체막(107)의 표면에 다른 구성 요소를 설치하기 전에 행하는 것이 적절하다는 점에 유의한다. 또한, 상기의 열 처리는, 일 회에 한하지 않고, 복수 회 행해도 된다.
도 9a의 점선 부분(153)의 확대도를 도 9b에 나타낸다.
산화물 반도체막(151)은, 비정질 산화물 반도체를 주로 포함하는 비정질 영역(155)과, 산화물 반도체막(151)의 표면에 형성되는 결정립(157)을 포함한다. 또한, 결정립(157)은, 산화물 반도체막(151)의 표면으로부터의 깊이 20nm 이하의 영역(즉, 표면 근방)에 형성된다. 단，산화물 반도체막(151)의 두께가 큰 경우에는 결정립(157)이 형성되는 위치가 상기한 바로 한정되는 것은 아니라는 점에 유의한다. 예를 들면, 산화물 반도체막(151)의 두께가 200nm 이상이 될 경우에는, "표면의 근방(표면 근방)"은, 산화물 반도체막(151)의 표면으로부터의 두께(깊이)가 산화물 반도체막의 두께의 10% 이하인 영역을 말한다.
여기서, 비정질 영역(155)은, 비정질 산화물 반도체막을 주로 포함한다. 또한, "주로"라는 용어는, 예를 들면, 영역의 50% 이상을 차지하는 상태를 말한다. 이 경우에는, 비정질 산화물 반도체막이 체적%(또는 중량%)로 비정질 영역(155)의 50% 이상을 차지하는 상태를 말하는 것이다. 즉, 비정질 산화물 반도체막 이외에도, 산화물 반도체막의 결정 등을 포함하는 경우도 있지만, 그 함유율은 체적%(또는 중량%)로 50% 미만인 것이 바람직하다. 그러나, 함유량의 퍼센트는 상기한 바로 한정되지 않는다.
산화물 반도체막의 재료로서 In-Ga-Zn-O계의 산화물 반도체를 이용할 경우에는, 상기의 비정질 영역(155)의 조성은, Zn의 함유량(원자%)이, In 또는 Ga의 함유량(원자%) 미만이 되도록 하는 것이 바람직하며, 그 이유는, 이러한 조성으로 함으로써, 소정의 조성의 결정립(157)을 형성하는 것이 용이하기 때문이다.
이 후, 실시 형태 4와 마찬가지 방식으로，게이트 절연막과, 게이트 전극으로서 기능하는 제3 전극을 형성한다.
산화물 반도체막(151)의 표면의 근방은 게이트 절연막과 접하며, 채널으로서 기능한다. 채널로서 기능하는 영역에 결정립을 포함함으로써, 소스, 채널, 및 드레인 사이의 저항이 저감함과 함께, 캐리어 이동도가 상승한다. 이 때문에, 해당 산화물 반도체막(151)을 포함하는 박막 트랜지스터의 전계 효과 이동도가 상승하여, 박막 트랜지스터의 양호한 전기적 특성을 실현할 수 있다.
또한, 결정립(157)은, 비정질 영역(155)보다 안정되어 있기 때문에, 결정립(157)을 산화물 반도체막(151)의 표면 근방에 포함함으로써, 비정질 영역(155)에 불순물(예를 들면 수소, 물, 수산기 또는 수소화물 등)이 침입하는 것을 저감하는 것이 가능하다. 이 때문에, 산화물 반도체막(151)의 신뢰성을 향상시킬 수 있다.
이상의 공정에 의해 산화물 반도체막 중의 수소의 농도를 저감하고, 산화물 반도체막을 고순도화할 수 있다. 따라서, 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 글래스 전이 온도 이하의 열 처리에 의해, 소수 캐리어의 수가 극단적으로 적고, 밴드갭이 넓은 산화물 반도체막을 형성할 수 있다. 이 때문에, 대면적 기판을 이용해서 박막 트랜지스터를 제작할 수 있기 때문에, 양산성을 높일 수 있다. 또한, 해당 수소 농도가 저감되어 고순도화된 산화물 반도체막을 이용하는 것에 의해, 고정밀화에 적합하고, 동작 속도가 빠르고, 박막 트랜지스터의 온 시에는 대전류를 흘릴 수 있고, 박막 트랜지스터의 오프 시에는 전류를 실질적으로 흘리지 않는 박막 트랜지스터를 제작할 수 있다.
본 실시 형태는, 다른 실시 형태들에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 6)
본 실시 형태에서는, 도 1a 및 도 1b에 나타내는 박막 트랜지스터의 제작 공정에 대해서, 도 8a 내지 도 8e를 참조하여 설명한다.
실시 형태 4와 마찬가지로，도 8a에 도시한 바와 같이, 기판(101) 위에 제1 전극(105)을 형성한다.
다음으로, 도 8b에 도시한 바와 같이, 제1 전극(105) 위에 산화물 반도체막(107) 및 제2 전극(109)을 형성한다.
또한, 산화물 반도체막을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터링을 행하고, 제1 전극(105)의 표면에 부착되어 있는 먼지나 산화막을 제거함으로써, 제1 전극(105) 및 산화물 반도체막 사이의 계면에 있어서의 저항을 저감할 수 있기 때문에 바람직하다는 점에 유의한다. 또한, 아르곤 분위기 대신에 질소 분위기, 헬륨 분위기 등을 이용해도 된다．
기판(101) 및 제1 전극(105) 위에 스퍼터링법에 의해 산화물 반도체막을 형성한다. 다음으로, 산화물 반도체막 위에 도전막을 형성한다.
본 실시 형태에서는, 산화물 반도체막을, 형성을 위해 In-Ga-Zn-O계 산화물 반도체막 타겟을 이용한 스퍼터링법에 의해 형성한다. 본 실시 형태에서는, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 기판을 실온 또는 400℃ 미만의 온도로 가열한다. 그리고, 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서, 수소, 물, 수산기 또는 수소화물 등이 제거된 스퍼터링 가스를 도입하는 방식으로, 절연막(103) 및 제1 전극(105) 위에 산화물 반도체막을 형성한다. 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 가한 것이어도 된다． 크라이오펌프를 이용해서 배기한 처리실에서는, 예를 들면, 수소, 물, 수산기 또는 수소화물(보다 바람직하게는 탄소 원자를 포함하는 화합물) 등이 배기되기 때문에, 해당 처리실에서 형성된 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 크라이오펌프에 의해 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 스퍼터링 형성을 행함으로써, 기판 온도가 실온 내지 400℃ 미만에서도 수소 원자, 물 등의 불순물을 저감한 산화물 반도체막을 형성할 수 있다.
본 실시 형태에서는, 기판과 타겟 사이의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소유량비율 100%) 분위기하에서의 성막 조건이 적용된다. 또한，펄스 직류(DC) 전원을 이용하면，분말 물질(입자 또는 먼지라고도 함)을 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다는 점에 유의한다. 산화물 반도체막은 바람직하게는 30nm 이상 3000nm 이하의 두께를 갖는 것이 바람직하다. 또한, 적용하는 재료에 따라 산화물 반도체막의 적절한 두께는 상이하고，재료에 따라 두께를 적절히 선택하면 된다．
절연막(103)을 형성하기 위해 이용된 스퍼터링 방법 및 스퍼터링 장치는, 산화물 반도체막을 형성하기 위한 스퍼터링 방법 및 스퍼터링 장치로서 적절히 이용할 수 있다는 점에 유의한다.
다음으로, 제2 전극(109)으로서 기능하는 도전막을, 제1 전극(105)을 형성하는 데 사용되는 재료 및 방법을 이용해서 형성한다.
다음으로, 실시 형태 4와 마찬가지 방식으로，제2 전극(109)으로서 기능하는 도전막 및 산화물 반도체막(107)으로서 기능하는 산화물 반도체막을 에칭하여, 섬 형상의 제2 전극(109) 및 섬 형상의 산화물 반도체막(107)을 형성한다. 산화물 반도체막(107) 및 제2 전극(109)을 원하는 형상으로 형성하기 위해, 재료에 따라 에칭 조건(에칭 액, 에칭 시간, 온도 등)을 적절히 조절한다.
다음으로, 도 8c에 도시한 바와 같이, 실시 형태 4와 마찬가지 방식으로，제1 전극(105), 산화물 반도체막(107), 및 제2 전극(109) 위에 게이트 절연막(111)을 형성한다. 게이트 절연막(111)으로는, 게이트 절연막(111)과 산화물 반도체막(107) 사이의 계면 특성이 양호한 게이트 절연막이 바람직하다. 마이크로파(2.45GHz)를 이용한 고밀도 플라즈마 CVD 방법으로 게이트 절연막(111)을 형성함으로써, 이 경우 치밀하고 절연 내압이 높은 고품질의 게이트 절연막(111)을 형성할 수 있으므로 바람직하다. 또한, 게이트 절연막으로서 양질인 절연막을 형성할 수 있는 방법이라면, 스퍼터링법이나 플라즈마 CVD법 등의 다른 형성 방법을 적용할 수 있다.
게이트 절연막(111)을 형성하기 전에 역 스퍼터링을 행하고, 적어도 산화물 반도체막(107)의 표면에 부착되어 있는 레지스트 잔여물 등을 제거하는 것이 바람직하다는 점에 유의한다.
또한, 게이트 절연막(111)을 형성하기 전에 N2O, N2, 또는 Ar 등의 가스를 이용한 플라즈마 처리에 의해 산화물 반도체막의 노출면에 부착된 수소, 물, 수산기 또는 수소화물 등을 제거해도 된다. 또는，산소와 아르곤의 혼합 가스를 이용해서 플라즈마 처리를 행해도 된다． 플라즈마 처리를 행한 경우, 대기에 접촉하는 일없이, 산화물 반도체막의 일부에 접하는 게이트 절연막(111)을 형성하는 것이 바람직하다.
또한, 게이트 절연막(111)에, 수소, 물, 수산기 또는 수소화물 등이 가능하면 포함되지 않도록, 전처리로서, 스퍼터링 장치의 예비 가열 실에서 제1 전극(105)부터 제2 전극(109)까지 형성된 기판(101)을 예비 가열하고, 기판(101)에 흡착한 수소, 물, 수산기 또는 수소화물 등의 불순물을 제거하는 것이 바람직하다. 또는, 게이트 절연막(111)을 형성한 후, 기판(101)을, 스퍼터링 장치의 예비 가열 실에서 예비 가열하고, 기판(101)에 흡착한 수소, 물, 수산기 또는 수소화물 등의 불순물을 이탈시켜 제거하는 것이 바람직하다. 가열의 온도로서는, 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하라는 점에 유의한다. 또한, 예비 가열 실에 설치한 배기 수단은 크라이오펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수도 있다는 점에 유의한다.
게이트 절연막(111)은, 제1 전극(105), 산화물 반도체막(107), 및 제2 전극(109) 위에 산화 실리콘막과 질화 실리콘막을 적층한 구조로 할 수도 있다. 예를 들면, 제1 게이트 절연막으로서 스퍼터링법에 의해 막 두께 5nm 이상 300nm 이하의 산화 실리콘막(SiOx (x>0))을 형성하고，제1 게이트 절연막 위에 제2 게이트 절연막으로서 막 두께 50nm 이상 200nm 이하의 질화 실리콘막(SiNy (y>0))을 형성하여, 게이트 절연막(111)이 형성된다.
다음으로, 도 8c에 도시한 바와 같이, 실시 형태 4와 마찬가지 방식으로，게이트 절연막(111) 위에 게이트 전극으로서 기능하는 제3 전극(113, 115)을 형성한다.
이상의 공정에서, 수소 농도가 저감된 산화물 반도체막(107)을 포함하는 박막 트랜지스터(133)를 형성할 수 있다.
상기한 바와 같이 산화물 반도체막을 형성할 때에, 반응 분위기 속에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거함으로써, 해당 산화물 반도체막 중의 수소 농도를 저감할 수 있다. 그것에 따라 산화물 반도체막의 안정화를 도모할 수 있다.
다음으로, 도 8d에 도시한 바와 같이, 실시 형태 4와 마찬가지 방식으로，게이트 절연막(111) 및 제3 전극(113, 115) 위에 절연막(117)을 형성한 후, 컨택트 홀(119, 121, 123)을 형성한다.
다음으로, 도 8e에 도시한 바와 같이, 실시 형태 4와 마찬가지 방식으로，배선(125, 127, 129)을 형성한다.
실시 형태 4와 마찬가지 방식으로，절연막(117)의 형성 후, 대기 중에서, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하로, 열 처리를 더 행해도 된다는 점에 유의한다. 이 열 처리에 의해, 노멀리 오프로 되는 박막 트랜지스터를 얻을 수 있다. 따라서 표시 장치나 반도체 장치의 신뢰성을 향상시킬 수 있다.
제3 전극(113, 115) 및 배선(125, 127, 129) 사이에 평탄화를 위한 평탄화 절연막을 설치하여도 된다는 점에 유의한다．
상기한 바와 같이 산화물 반도체막을 형성할 때에, 반응 분위기 속에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거함으로써, 해당 산화물 반도체막 중의 수소의 농도를 저감하고, 산화물 반도체막을 고순도화할 수 있다. 그것에 따라, 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 글래스 전이 온도 이하의 온도에서의 열 처리에 의해, 소수 캐리어의 수가 극단적으로 적고, 밴드갭이 넓은 산화물 반도체막을 형성할 수 있다. 이 때문에, 대면적 기판을 이용해서 박막 트랜지스터를 제작할 수 있기 때문에, 양산성을 높일 수 있다. 또한, 해당 수소 농도가 저감되어 고순도화된 산화물 반도체막을 이용하는 것에 의해, 고정밀화에 적합하고, 동작 속도가 빠르고, 박막 트랜지스터의 온 시에는 대전류를 흘릴 수 있고, 박막 트랜지스터의 오프 시에는 전류를 실질적으로 흘리지 않는 박막 트랜지스터를 제작할 수 있다.
본 실시 형태는, 다른 실시 형태들에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 7)
본 실시 형태로는, 상기 실시 형태에 나타내는 박막 트랜지스터를 이용한 표시 장치의 소자 기판 및, 화소의 구조에 대해서, 도 10 및 도 11을 참조하여 설명한다.
도 10은, 표시 장치의 표시부에 있어서의 화소(160)의 상면도이다. 도 10의 A-B 및 C-D 점선을 따라 절취한 단면도를 도 11에 나타낸다.
본 실시 형태에서는, 화소 전극의 전위를 제어하는 화소 박막 트랜지스터로서, 실시 형태 1에 나타내는 박막 트랜지스터(133)를 이용하여 설명하지만, 적절히 기타의 실시 형태들에 나타내는 박막 트랜지스터들 중 임의의 것을 이용할 수 있다. 박막 트랜지스터(133)의 소스 전극 또는 드레인 전극 중 하나로서 기능하는 제1 전극(105)은, 화소 전극(167)에 접속된다. 박막 트랜지스터(133)의 소스 전극 또는 드레인 전극 중 다른 하나로서 기능하는 제2 전극(109)은, 도전막(165)을 통해 신호선(161)에 접속된다. 또한, 제1 전극(105)을 형성하기 위해 이용된 층으로 용량 배선(163)이 형성된다. 도전막(165)과 화소 전극(167)은, 평탄화를 위한 평탄화 절연막(171) 위에 형성된다.
실시 형태 1 내지 실시 형태 6에 나타내는 박막 트랜지스터는, 수소 농도가 저감되어 고순도화된 산화물 반도체막을 이용하기 때문에, 박막 트랜지스터의 오프 전류가 낮다는 점에 유의한다. 이 때문에, 화소 전극에 인가한 신호 전압을 유지하는 용량 소자를 부가적으로 설치하지 않아도 된다. 즉, 용량 배선(163)을 설치할 필요가 없으므로, 화소의 개구율을 향상시킬 수 있다.
평탄화 절연막(171)은, 실시 형태 4에 나타낸 평탄화 절연막의 재료를 적절히 사용하여 형성될 수 있다.
화소 전극(167)은, 각 표시 장치에 바람직한 도전막을 이용해서 형성한다.
본 실시 형태에 나타내는 소자 기판은, 액정 표시 장치, 발광 표시 장치, 전기 영동 표시 장치 등의 기타의 표시 장치에 적절히 이용할 수 있다. 또한, 화소의 구성은 도 10 및 도 11에 한정되지 않고, 적절히 박막 트랜지스터, 다이오드, 및 용량 소자를 설치할 수 있다.
본 실시 형태는, 다른 실시 형태들에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 8)
본 실시 형태에서는, 박막 트랜지스터를 제작하고, 해당 박막 트랜지스터를, 화소부와 주변 회로부(예를 들어, 구동 회로)에 이용하여 표시 기능을 갖는 반도체 장치(표시 장치)를 제작하는 경우에 대해서 설명한다. 주변 회로부의 일부 또는 전부를, 화소부가 형성되는 기판 위에 일체 형성함으로써, 시스템-온-패널을 실현할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함)나, 발광 소자(발광 표시 소자라고도 함) 등을 이용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(electroluminescent) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체를 사용해도 된다．
또한, 표시 장치는, 표시 소자가 밀봉된 상태에 있는 패널과, 해당 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한, 표시 장치에 포함된 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 각 화소부에 구비한다. 소자 기판은, 구체적으로，표시 소자의 화소 전극만이 형성된 상태이어도 되고, 또는 화소 전극으로 되는 도전층의 성막 후 도전막의 에칭 전의 상태이어도 된다.
이하, 본 실시 형태에서는, 액정 표시 장치의 일례에 대해서 나타낸다. 도 12aa 및 도 12ab는 평면도이고, 도 12b는 제1 기판(4001) 위에 형성된 박막 트랜지스터(4010, 4011) 및 액정 소자(4013)를, 제2 기판(4006)과 밀봉재(4005)에 의해 밀봉한 패널의 단면도이다. 여기서, 도 12aa 및 도 12ab는 각각 평면도를 나타내고, 도 12b는 도 12aa 및 도 12ab의 M-N선을 따라 절취한 단면도이다.
제1 기판(4001) 위에 설치된 화소부(4002) 및 주사선 구동 회로(4004)를 둘러싸도록, 밀봉재(4005)가 설치되어 있다. 또한, 화소부(4002)와 주사선 구동 회로(4004) 위에, 제2 기판(4006)이 설치되어 있다. 즉, 화소부(4002)와 주사선 구동 회로(4004)는, 제1 기판(4001)과 밀봉재(4005)와 제2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉되어 있다. 또한, 제1 기판(4001) 위의 밀봉재(4005)에 의해 둘러싸인 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체에서 형성된 신호선 구동 회로(4003)가 실장되어 있다.
별도 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것이 아니라, COG법, 와이어 본딩법, TAB법 등을 적절히 이용할 수 있다. 도 12aa는 COG법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 12ab는 TAB법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)는, 각각 박막 트랜지스터를 복수 포함한다. 도 12b에서는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시하고 있다． 박막 트랜지스터(4010, 4011) 위에는 절연막(4020)이 설치되어 있다.
박막 트랜지스터(4010, 4011)에는, 전번의 실시 형태 등에 도시하는 트랜지스터를 적용할 수 있다.
액정 소자(4013)에 포함된 화소 전극(4030)은, 박막 트랜지스터(4010)와 전기적으로 접속되어 있다. 액정 소자(4013)의 대향 전극(4031)은 제2 기판(4006) 위에 형성되어 있다. 화소 전극(4030), 대향 전극(4031), 액정층(4008)에 의해, 액정 소자(4013)가 형성된다. 전극(4030)과 대향 전극(4031)에는, 각각 배향막으로서 기능하는 절연막(4032) 및 절연막(4033)이 설치된다는 점에 유의한다. 화소 전극(4030) 및 대향 전극(4031) 사이에는, 절연막(4032, 4033)을 개재해서 액정층(4008)을 끼우고 있다．
또한, 제1 기판(4001) 및 제2 기판(4006)으로서는, 실시 형태 1에 나타내는 기판(101)을 적절히 이용할 수 있다는 점에 유의한다. 또는，금속(통상적으로는 스테인레스 스틸), 세라믹스, 플라스틱 등을 이용할 수 있다. 플라스틱으로서는, FRP(fiberglass-reinforced　plastics) 기판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름, 아크릴 수지 필름 등을 이용할 수 있다. 또는, PVF 필름들이나 폴리에스테르 필름들에 의해 알루미늄 박이 끼워진 구조의 시트를 이용할 수도 있다.
또한, 화소 전극(4030)과 대향 전극(4031) 사이의 거리(셀 갭)를 제어하기 위해서, 주상(columnar) 스페이서(4035)가 설치되어 있다. 주상 스페이서(4035)가 절연막을 선택적으로 에칭하는 것에 의해 얻어질 수 있다. 스페이서 대신에 구형 스페이서를 이용하여도 된다는 점에 유의한다. 대향 전극(4031)은, 박막 트랜지스터(4010)와 동일 기판 위에 설치되는 공통 전위선과 전기적으로 접속된다. 예를 들면, 한 쌍의 기판 사이에 배치되는 도전성 입자를 통해, 대향 전극(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 바람직하게는 밀봉재(4005)에 포함되어도 된다는 점에 유의한다.
또는, 배향막이 불필요한 블루 상을 나타내는 액정을 이용해도 된다． 블루 상은 액정상의 하나로서, 승온에 의해 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루 상은 좁은 온도 범위에서만 발현되기 때문에, 5 중량% 이상의 키랄제를 포함하는 액정 조성물을 이용하는 것이 바람직하다. 이에 의해，온도 범위를 개선할 수 있다. 블루 상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 시간이 10μs 내지 100μs로 짧고, 광학적 등방성을 갖기 때문에, 배향 처리가 불필요하게 되어, 시야각 의존성이 작다는 특징을 갖고 있다.
또한, 본 실시 형태에서는 투과형 액정 표시 장치의 예를 나타내고 있지만, 이것에 한정되지 않고, 반사형 액정 표시 장치로서도 되고, 반투과형 액정 표시 장치로 해도 된다．
또한, 본 실시 형태에서 나타내는 액정 표시 장치에서는, 기판의 외측(시인측)에 편광판을 설치하고, 기판의 내면에 착색층 및 표시 소자를 위해 사용되는 전극을 설치하는 예에 대해서 나타내지만, 편광판은 기판의 내면에 설치되어도 된다. 또한, 편광판과 착색층의 적층 구조도 본 실시 형태로 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절히 설정하면 된다． 또한, 차광막으로서, 블랙 마스크(블랙 매트릭스)를 설치하여도 된다．
또한, 본 실시 형태에서는, 박막 트랜지스터의 표면 요철을 저감하기 위해서, 전술한 실시 형태들 중 임의의 실시 형태에서 얻어진 박막 트랜지스터를 절연막(4020)으로 덮는 구성을 채용하고 있지만, 개시되는 발명은 이것에 한정되지 않는다.
절연막(4020)은, 실시 형태 4에 나타내는 평탄화 절연막의 재료를 적절히 사용하여 형성될 수 있다.
화소 전극(4030)과 대향 전극(4031)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 함), 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 이용하여 형성될 수 있다.
또한, 화소 전극(4030)과 대향 전극(4031)을 위해, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용해도 된다． 도전성 조성물을 이용해서 형성한 화소 전극은, 시트 저항이 1.0 x 104Ω/square 이하, 및 파장 550nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율은 0.1Ω·cm 이하가 바람직하다.
도전성 고분자로는, 소위 π 전자 공액계 도전성 고분자가 이용될 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 이것들의 2종 이상의 공중합체 등을 들 수 있다.
신호선 구동 회로(4003), 주사선 구동 회로(4004), 화소부(4002) 등에 공급되는 각종 신호는, FPC(4018)로부터 공급된다.
또한, 접속 단자 전극(4015)은, 액정 소자(4013)에 포함되는 화소 전극(4030)과 동일한 도전막으로부터 형성되고, 단자 전극(4016)은, 박막 트랜지스터(4010, 4011)의 소스 전극 및 드레인 전극과 동일한 도전막으로부터 형성된다.
접속 단자 전극(4015)은, 이방성 도전막(4019)을 통해 FPC(4018)에 포함되는 단자에 전기적으로 접속되어 있다.
도 12aa, 도 12ab 및 도 12b에서는，신호선 구동 회로(4003)를 별도 형성하고，제1 기판(4001)에 실장하는 예를 나타내고 있지만, 본 실시 형태는 이 구성에 한정되지 않는다는 점에 유의한다. 주사선 구동 회로를 별도 형성해서 실장해도 되고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부분을 별도 형성하여 실장해도 된다．
본 실시 형태는, 다른 실시 형태들에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 9)
본 실시 형태에서는, 도 13을 참조해서 반도체 장치의 일례인 액티브 매트릭스형 전자 페이퍼에 대해서 설명한다. 반도체 장치에 이용되는 박막 트랜지스터(650)는, 전술한 실시 형태들에서 설명한 트랜지스터들 중 임의의 것의 방식과 마찬가지 방식으로 제작될 수 있다.
도 13에 나타내는 전자 페이퍼는, 트위스트 볼 표시 방식을 이용한 일례이다. 트위스트 볼 표시 방식이란, 백과 흑으로 각각 도포한 구형 입자들을 제1 전극 및 제2 전극 사이에 배치하고, 제1 전극 및 제2 전극 사이에 전위차를 생기게 함으로써, 트위스트 볼들의 방향을 제어하여 표시를 행하는 방법이다.
기판(600) 위에 설치된 박막 트랜지스터(650)는 개시하는 발명의 일 실시 형태에 따른 트랜지스터이며, 산화물 반도체막이, 산화물 반도체막 우의 소스 전극 또는 드레인 전극과, 산화물 반도체막 아래의 소스 전극 또는 드레인 전극 사이에 끼워지는 구조를 갖고 있다. 전극 또는 드레인 전극은, 절연막에 형성된 컨택트 홀을 통하여, 제1 전극(660)과 전기적으로 접속하고 있다는 점에 유의한다. 기판(602)에는 제2 전극(670)이 설치되어 있다. 제1 전극(660)과 제2 전극(670) 사이에는, 흑색 영역(680a) 및 백색 영역(680b)을 각각 갖는 트위스트 볼(680)이 설치되어 있다. 또한, 트위스트 볼(680)의 주위는 수지 등의 충전재(682)로 채워져 있다(도 13 참조). 도 13에 있어서, 제1 전극(660)이 화소 전극에 상당하고, 제2 전극(670)이 공통 전극에 상당한다. 제2 전극(670)은, 박막 트랜지스터(650)와 동일 기판 위에 설치되는 공통 전위선에 전기적으로 접속된다.
트위스트 볼 대신에, 전기 영동 표시 소자를 이용하는 것도 가능하다. 그 경우, 예를 들면, 투명한 액체와, 양으로 대전한 백색 미립자와 음으로 대전한 흑색 미립자를 봉입한 직경 10μm 내지 200μm 정도의 마이크로 캡슐을 이용한다. 제1 전극과 제2 전극에 의해 전계가 인가되면, 백색 미립자와 흑색 미립자가 서로 역방향으로 이동하고, 백 또는 흑 화상이 표시된다. 전기 영동 표시 소자는 액정 표시 소자보다 반사율이 높기 때문에, 보조 라이트가 불필요하고, 밝기가 충분하지 않은 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한번 표시된 화상을 유지하는 것이 가능하다는 이점도 갖고 있다.
이상과 같이, 개시하는 발명을 이용하는 것으로 고성능의 전자 페이퍼를 제작할 수 있다. 본 실시 형태는, 다른 실시 형태들에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 10)
본 실시 형태에서는, 반도체 장치로서 발광 표시 장치의 예를 나타낸다. 표시 장치에 포함되는 표시 소자로서는, 여기에서는 일렉트로루미네센스를 이용하는 발광 소자를 설명한다. 일렉트로루미네센스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지 또는 무기 화합물인지에 의해 구별된다. 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 부르고 있다.
유기 EL 소자는, 발광 소자에 전압을 인가하는 것에 의해, 한 쌍의 전극으로부터 전자 및 정공이 발광성의 유기 화합물을 포함하는 층에 별도로 주입되어, 전류가 흐른다. 그리고, 이러한 캐리어들(전자 및 정공)이 재결합함으로써 발광한다. 이러한 메카니즘으로 인해, 해당 발광 소자를, 전류 여기형 발광 소자라고 한다.
무기 EL 소자는, 그 소자 구조에 따라, 분산형 무기 EL 소자와 박막형 무기EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자들이 바인더 중에 분산되게 한 발광층을 갖는 것이며, 그 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층들 사이에 끼우고, 또한 전극들 사이에 끼운 구조를 갖고, 그 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형(localized type) 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 이용하여 설명한다는 점에 유의한다.
다음으로, 반도체 장치의 일 실시 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대해서, 도 14a 및 14b를 참조하여 설명한다. 도 14a 및 도 14b는 각각 제1 기판(4501) 위에 형성된 박막 트랜지스터(4509, 4510) 및 발광 소자(4511)를, 제2 기판(4506)과 밀봉재(4505)에 의해 밀봉한 패널의 평면도 및 단면도이다. 여기서, 도 14a는 평면도를 나타내고, 도 14b는 도 14a의 H-I선을 따라 절취한 단면도이다.
제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록, 밀봉재(4505)가 설치되어 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b) 위에 제2 기판(4506)이 설치되어 있다. 즉, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 제1 기판(4501)과 밀봉재(4505)와 제2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이렇게, 기밀성이 높고 탈 가스가 적은 보호 필름(예를 들어, 접합 필름 또는 자외선 경화 수지 필름 등) 또는 커버재 등을 이용하는 방식으로 패키징(밀봉)을 행하는 것이 바람직하다.
또한, 제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 각각 박막 트랜지스터를 복수 포함하고 있다. 도 14b에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시하고 있다．
박막 트랜지스터(4509, 4510)는, 전술한 실시 형태들의 박막 트랜지스터들 중 임의의 것을 적용할 수 있다.
발광 소자(4511)의 화소 전극인 제1 전극(4517)은, 박막 트랜지스터(4510)의 소스 전극 또는 드레인 전극에 전기적으로 접속되어 있다. 소자(4511)의 구성은, 제1 전극(4517), 발광층(4513), 및 제2 전극(4514)을 포함하는 적층 구조이지만, 본 실시 형태에 나타낸 구성으로 한정되지 않는다. 발광 소자(4511)로부터 추출하는 광의 방향 등에 따라, 발광 소자(4511)의 구조를 적절히 변경할 수 있다.
제1 전극(4517)과 제2 전극(4514)으로는, 음극으로서 기능하는 전극은, 일함수가 작고 광을 반사하는 도전막을 이용하여 형성될 수 있다. 예를 들면, Ca, Al, MgAg, 또는 AlLi 등의 재료를 이용해서 음극으로서 기능하는 전극을 형성하는 것이 바람직하다. 양극으로서 기능하는 전극은 광을 투과하는 도전성 재료를 이용하여 형성된다. 예를 들면, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 이용하면 된다.
격벽(4520)은, 유기 수지막, 무기 절연막, 유기 폴리실록산 등을 이용하여 형성한다. 특히, 격벽(4520)에서 감광성을 갖는 재료를 이용해서 제1 전극(4517) 위에 개구부를 형성하여，그 개구부의 측벽이 연속한 곡률을 갖는 경사면이 되도록 하는 것이 바람직하다.
발광층(4513)은, 단층으로 구성되어 있어도 되고, 복수의 층이 적층되어도 된다.
발광 소자(4511)에 산소, 수소, 물, 이산화탄소 등이 침입하지 않도록, 제2 전극(4514) 및 격벽(4520) 위에 보호막을 형성해도 된다. 보호막으로서는, 질화 실리콘막, 질화 산화 실리콘막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 화소부(4502) 등에 공급되는 각종 신호는, FPC(4518a, 4518b)로부터 공급된다.
본 실시 형태에서는, 접속 단자 전극(4515)은, 발광 소자(4511)의 제1 전극(4517)과 동일한 도전막으로부터 형성되고, 단자 전극(4516)은, 박막 트랜지스터(4509, 4510)의 소스 전극 또는 드레인 전극과 동일한 도전막으로부터 형성되는 예에 대해서 나타내고 있다.
접속 단자 전극(4515)은, 이방성 도전막(4519)을 통해 FPC(4518a)에 포함되는 단자에 전기적으로 접속되어 있다.
발광 소자(4511)로부터의 광 추출 방향에 위치하는 기판은, 투광성을 갖지 않으면 안 된다. 투광성을 갖는 기판으로서는, 글래스판, 플라스틱판, 폴리에스테르 필름, 아크릴 필름 등이 있다.
충전재(4507)로서는, 질소나 아르곤 등의 불활성 가스 이외에, 자외선 경화 수지나 열경화 수지 등을 이용할 수 있다. 예를 들면, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄), EVA(에틸렌비닐 아세테이트) 등을 이용할 수 있다. 본 실시 형태에서는, 충전재로서 질소를 이용하는 예에 대해서 나타내고 있다.
필요하면, 발광 소자의 발광면에 편광판, 원편광판(타원편광판을 포함함), 위상차판(λ/4판 또는 λ/2판), 또는 컬러 필터 등의 광학 필름을 설치하여도 된다. 또한, 표면에는 반사 방지 처리를 실시해도 된다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여, 글래어를 저감할 수 있는 안티글래어 처리를 실시할 수 있다.
신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b)는, 별도 준비된 기판 위의 단결정 반도체 또는 다결정 반도체를 이용하여 형성되어도 된다. 또는, 신호선 구동 회로만, 혹은 그 일부, 또는 주사선 구동 회로만, 혹은 그 일부분을 별도 형성해서 실장해도 된다. 본 실시 형태는 도 14a 및 도 14b의 구성으로 한정되지 않는다.
이상의 공정에 의해, 고성능의 발광 표시 장치(표시 패널)를 제작할 수 있다. 본 실시 형태는, 다른 실시 형태들에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 11)
본 실시 형태에서는，상기 실시 형태에서 설명한 표시 장치를 구비하는 전자 기기의 예에 대해서 설명한다.
도 15a는 휴대형 게임기이며, 하우징(9630), 표시부(9631), 스피커(9633), 조작 키(9635), 접속 단자(9636), 기록 매체 삽입부(9672) 등을 포함할 수 있다. 도 15a에 나타내는 휴대형 게임기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능, 다른 휴대형 게임기와 무선 통신을 행해서 정보를 공유하는 기능 등을 가질 수 있다. 도 15a에 나타내는 휴대형 게임기가 갖는 기능은 전술한 기능들에 한정되지 않고, 다양한 기능을 가질 수 있다는 점에 유의한다.
도 15b는 디지털 카메라이며, 하우징(9630), 표시부(9631), 스피커(9633), 조작 키(9635), 접속 단자(9636), 셔터 버튼(9676), 수상부(9677) 등을 포함할 수 있다. 도 15b에 나타내는 텔레비전 수상 기능을 갖는 디지털 카메라는, 정지 화상 및/또는 동화상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 안테나로부터 다양한 정보를 취득하는 기능, 촬영한 화상, 또는 안테나로부터 취득한 정보를 보존하는 기능, 촬영한 화상, 또는 안테나로부터 취득한 정보를 표시부에 표시하는 기능 등을 가질 수 있다. 도 15b에 나타내는 텔레비전 수상 기능을 갖는 디지털 카메라가 갖는 기능은 전술한 기능들에 한정되지 않고, 다양한 기능을 가질 수 있다는 점에 유의한다.
도 15c는 텔레비전 세트이며, 하우징(9630), 표시부(9631), 스피커(9633), 조작 키(9635), 접속 단자(9636) 등을 포함한다. 도 15c에 나타내는 텔레비전 세트는, 텔레비전용 전파를 화상 신호로 변환하는 기능, 화상 신호를 표시에 적합한 신호로 변환하는 기능, 화상 신호의 프레임 주파수를 변환하는 기능 등을 가질 수 있다. 15c에 나타내는 텔레비전 세트가 갖는 기능은 전술한 기능들에 한정되지 않고, 다양한 기능을 가질 수 있다는 점에 유의한다.
도 16a는 컴퓨터이며, 하우징(9630), 표시부(9631), 스피커(9633), 조작 키(9635), 접속 단자(9636), 포인팅 디바이스(9681), 외부 접속 포트(9680) 등을 포함한다. 도 16a에 나타내는 컴퓨터는, 다양한 정보(정지 화상, 동화상, 텍스트 화상 등)을 표시부에 표시하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 무선 통신 또는 유선 통신 등의 통신 기능, 통신 기능을 이용해서 다양한 컴퓨터 네트워크에 접속하는 기능, 통신 기능을 이용해서 다양한 데이터의 송신 또는 수신을 행하는 기능 등을 가질 수 있다. 16a에 나타내는 컴퓨터가 갖는 기능은 전술한 기능들에 한정되지 않고, 다양한 기능을 가질 수 있다는 점에 유의한다.
다음으로, 도 16b는 휴대 전화이며, 하우징(9630), 표시부(9631), 스피커(9633), 조작 키(9635), 마이크로폰(9638) 등을 포함한다. 도 16b에 나타낸 휴대 전화는, 다양한 정보(정지 화상, 동화상, 텍스트 화상 등)을 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다. 도 16b에 나타낸 휴대 전화가 갖는 기능은 전술한 기능들에 한정되지 않고, 다양한 기능을 가질 수 있다는 점에 유의한다.
다음으로, 도 16c는 전자 페이퍼(e-book 리더라고도 함)이며, 하우징(9630), 표시부(9631), 조작 키(9635) 등을 포함한다. 도 16c에 나타낸 전자 페이퍼는, 다양한 정보(정지 화상, 동화상, 텍스트 화상 등)을 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다. 도 16c에 나타낸 전자 페이퍼가 갖는 기능은 전술한 기능들에 한정되지 않고, 다양한 기능을 가질 수 있다는 점에 유의한다.
본 실시 형태에 있어서 설명한 각 전자 기기에서는, 표시부에 포함된 복수의 화소에 있어서, 오프 전류를 저감할 수 있다. 그 때문에，축적 용량 소자에 전압을 유지할 수 있는 기간을 길게 취할 수 있고, 정지 화상 등을 표시할 때의 저소비 전력화를 도모할 수 있는 표시 장치를 구비하는 전자 기기가 얻어질 수 있다. 또한, 개구율의 향상을 도모함으로써, 고 정밀한 표시부를 갖는 표시 장치가 얻어질 수 있다.
본 실시 형태는, 다른 실시 형태들에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
본 출원은, 그 전체 내용이 본 명세서에 참고로 원용되며 일본 특허청에 2009년 10월 30일자 출원된 일본 특허 출원 번호 제2009-251060호에 기초한다.
101: 기판, 103: 절연막, 105: 전극, 106: 전극, 107: 산화물 반도체막, 109: 전극, 111: 게이트 절연막, 113: 전극, 115: 전극, 117: 절연막, 119: 컨택트 홀, 121: 컨택트 홀, 123: 컨택트 홀, 125: 배선, 127: 배선, 129: 배선, 131: 배선, 132: 배선, 133: 박막 트랜지스터, 141: 박막 트랜지스터, 143: 박막 트랜지스터, 151: 산화물 반도체막, 153: 점선 부분, 155: 비정질 영역, 157: 결정립, 160: 화소, 161: 주사선, 163: 용량 배선, 165: 도전막, 167: 화소 전극, 171; 평탄화 절연막, 600: 기판, 602: 기판, 650: 박막 트랜지스터, 660: 전극, 670: 전극, 680: 트위스트 볼, 682: 충전재, 105A: 전극, 105B: 전극, 105C: 전극, 105D: 전극, 113A: 전극, 113B: 전극, 113C: 전극, 113D: 전극, 125A: 배선, 125B: 배선, 125C: 배선, 125D: 배선, 141A: 박막 트랜지스터, 141B: 박막 트랜지스터, 141C: 박막 트랜지스터, 141D: 박막 트랜지스터, 4001: 기판, 4002: 화소 부분, 4003: 신호선 구동 회로, 4004: 주사선 구동 회로, 4005: 밀봉재, 4006: 기판, 4008: 액정층, 4010: 박막 트랜지스터, 4011: 박막 트랜지스터, 4013: 액정 소자, 4015: 접속 단자 전극, 4016: 단자 전극, 4018: FPC, 4019: 이방성 도전막, 4020: 절연막, 4030: 화소 전극, 4031: 대향 전극, 4032: 절연막, 4033: 절연막, 4035: 스페이서, 4501: 기판, 4502: 화소 부분, 4505: 밀봉재, 4506: 기판, 4507: 충전재, 4509: 박막 트랜지스터, 4510: 박막 트랜지스터, 4511: 발광 소자, 4513: 발광층, 4514: 전극, 4515: 접속 단자 전극, 4516: 단자 전극, 4517: 전극, 4519: 이방성 도전막, 4520: 격벽, 680a: 흑색 영역, 680b: 백색 영역, 9630: 하우징, 9631: 표시부, 9633: 스피커, 9635: 조작 키, 9636: 접속 단자, 9638: 마이크로폰, 9672: 기록 매체 삽입부, 9676: 셔터 버튼, 9677: 수상부, 9680: 외부 접속 포트, 9681: 포인팅 디바이스, 4503a: 신호선 구동 회로, 4503b: 신호선 구동 회로, 4504a: 주사선 구동 회로, 4504b: 주사선 구동 회로, 4518a: FPC, 및 4518b: FPC

Claims (19)

  1. 반도체 장치로서,
    기판;
    상기 기판 위의 제1 절연막;
    상기 제1 절연막 위의 제1 전극;
    상기 제1 전극 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 제2 전극;
    상기 제1 전극, 상기 산화물 반도체막, 및 상기 제2 전극을 덮는 게이트 절연막; 및
    상기 게이트 절연막을 그 사이에 개재해 상기 산화물 반도체막의 측면에 인접하고, 상기 게이트 절연막에 접해서 형성되어 있는 제3 전극
    을 포함하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제3 전극 위에 설치된 제2 절연막을 더 포함하는, 반도체 장치.
  3. 제2항에 있어서,
    상기 제2 절연막은 적층 구조를 갖는, 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 절연막은 적층 구조를 갖는, 반도체 장치.
  5. 제1항에 있어서,
    상기 게이트 절연막은 실리콘 질화물을 포함하는, 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 전극은 소스 전극 및 드레인 전극 중 하나로서 기능하고, 상기 제2 전극은 상기 소스 전극 및 상기 드레인 전극 중 다른 하나로서 기능하고, 상기 제3 전극은 게이트 전극으로서 기능하는, 반도체 장치.
  7. 제1항에 있어서,
    상기 산화물 반도체막의 캐리어 농도는 5 x 1014/cm3 이하인, 반도체 장치.
  8. 제1항에 있어서,
    상기 산화물 반도체막의 수소 농도는 5 x 1019/cm3 이하인, 반도체 장치.
  9. 제1항에 있어서,
    상기 산화물 반도체막의 채널 영역은 결정립을 포함하는, 반도체 장치.
  10. 반도체 장치로서,
    기판;
    상기 기판 위의 제1 절연막;
    상기 제1 절연막 위의 제1 전극;
    상기 제1 전극 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 제2 전극;
    상기 제1 전극, 상기 산화물 반도체막, 및 상기 제2 전극을 덮는 게이트 절연막; 및
    상기 게이트 절연막을 그 사이에 개재해 상기 산화물 반도체막의 측면에 인접하고, 상기 게이트 절연막에 접해서 형성되어 있는 복수의 제3 전극
    을 포함하는, 반도체 장치.
  11. 반도체 장치로서,
    기판;
    상기 기판 위의 제1 절연막;
    상기 제1 절연막 위의 복수의 제1 전극;
    상기 복수의 제1 전극 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 제2 전극;
    상기 복수의 제1 전극, 상기 산화물 반도체막, 및 상기 제2 전극을 덮는 게이트 절연막; 및
    상기 게이트 절연막을 그 사이에 개재해 상기 산화물 반도체막의 측면에 인접하고, 상기 게이트 절연막에 접해서 형성되어 있는 제3 전극
    을 포함하는, 반도체 장치.
  12. 제11항에 있어서,
    상기 복수의 제3 전극 위에 설치된 제2 절연막을 더 포함하는, 반도체 장치.
  13. 제12항에 있어서,
    상기 제2 절연막은 적층 구조를 갖는, 반도체 장치.
  14. 제11항에 있어서,
    상기 제1 절연막은 적층 구조를 갖는, 반도체 장치.
  15. 제11항에 있어서,
    상기 게이트 절연막은 실리콘 질화물을 포함하는, 반도체 장치.
  16. 제11항에 있어서,
    상기 복수의 제1 전극은 소스 전극 및 드레인 전극 중 하나로서 기능하고, 상기 제2 전극은 상기 소스 전극 및 상기 드레인 전극 중 다른 하나로서 기능하고, 상기 복수의 제3 전극은 게이트 전극으로서 기능하는, 반도체 장치.
  17. 제11항에 있어서,
    상기 산화물 반도체막의 캐리어 농도는 5 x 1014/cm3 이하인, 반도체 장치.
  18. 제11항에 있어서,
    상기 산화물 반도체막의 수소 농도는 5 x 1019/cm3 이하인, 반도체 장치.
  19. 제11항에 있어서,
    상기 산화물 반도체막의 채널 영역은 결정립을 포함하는, 반도체 장치.
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