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KR20090074258A - 고 유전률을 갖는 구조물을 형성하는 방법 및 고 유전률을 갖는 구조물 - Google Patents

고 유전률을 갖는 구조물을 형성하는 방법 및 고 유전률을 갖는 구조물 Download PDF

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KR20090074258A
KR20090074258A KR1020097010675A KR20097010675A KR20090074258A KR 20090074258 A KR20090074258 A KR 20090074258A KR 1020097010675 A KR1020097010675 A KR 1020097010675A KR 20097010675 A KR20097010675 A KR 20097010675A KR 20090074258 A KR20090074258 A KR 20090074258A
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KR
South Korea
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perovskite material
titanate
portions
forming
barium
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KR1020097010675A
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English (en)
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KR101123433B1 (ko
Inventor
바스카르 스리니바산
존 에이. 스마이드
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

층과 같은 유전체 구조물을 형성하는 방법이 개시된다. 상기 방법은 고 유전률 재료의 복수의 부분들로부터 고 유전률 구조물을 형성하는 단계를 포함한다. 고 유전률 재료의 복수의 부분들의 각각은 고 유전률 재료의 복수의 단일층을 피착하고 상기 고 유전률 재료를 어닐링함으로써 형성된다. 고 유전률 재료는 스트론튬 티타네이트를 포함하되, 이에 한정되지는 않는 페로브스카이트 타입의 재료일 수 있다. 유전체 구조물, 유전체 구조물을 포함하는 커패시터 및 커패시터를 형성하는 방법 또한 개시된다.
페로브스카이트, 고 유전률, 유전체 구조물, 결정질

Description

고 유전률을 갖는 구조물을 형성하는 방법 및 고 유전률을 갖는 구조물{METHOD OF FORMING A STRUCTURE HAVING A HIGH DIELECTRIC CONSTANT AND A STRUCTURE HAVING A HIGH DIELECTRIC CONSTANT}
우선권 주장
본 출원은 2006년 11월 16일에 출원된 "METHOD OF FORMING A STRUCTURE HAVING A HIGH DIELECTRIC CONSTANT, A STRUCTURE HAVING A HIGH DIELECTRIC CONSTANT, A CAPACITOR INCLUDING THE STRUCTURE, AND METHOD OF FORMING THE CAPACITOR."라는 명칭의 미국특허출원 제11/600,695호의 출원일의 우선권을 주장한다.
기술분야
본 발명의 실시예들은 고 유전률(k) 및 저 누설 전류를 갖는 구조물을 형성하는 것에 관한 것이다. 특히, 본 발명의 실시예들은 페로브스카이트(perovskite) 타입의 재료로 고 유전률(k) 및 저 누설 전류를 갖는 구조물을 형성하는 것에 관한 것이다.
커패시터는 DRAM(dynamic random access memory) 디바이스 등의 랜덤 액세스 메모리 디바이스 내의 기본적인 에너지 저장 디바이스이다. 커패시터는 전극으로 서 기능하는 평행 금속판 또는 폴리실리콘 플레이트 등의 2개의 도전체를 포함한다. 전극은 유전체 재료에 의해 상호 절연되어 있다. 커패시터 등의 마이크로전자 디바이스의 연속적인 수축(shrinkage)으로 인해, 집적 회로 기술에 일반적으로 사용되는 재료는 그 성능면에서 한계에 이르고 있다. 커패시터 내의 유전체 재료로서는 실리콘 다이옥사이드("SiO2")가 주로 사용되어 왔다. 그러나, SiO2 의 박막이 5nm 미만의 두께 등으로 형성되는 경우, 그 막은 결함을 갖게 되어, 많은 누설을 야기시킨다. 이러한 문제점으로 인해 개선된 유전체 재료를 찾게 되었다. 스트론튬 티타네이트("SrTiO3" 또는 "STO"), 바륨 티타네이트("BaTiO3"), 또는 바륨 스트론튬 티타네이트("(Ba1-xSrx)TiO3") 등의 ⅡA족 금속 티타네이트를 포함하는 박형의 유전체 재료는 SiO2 보다 높은 유전률을 가지기 때문에 반도체 산업에서 관심의 대상이다. 이들 유전체 재료는 일반적으로 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)에 의해 형성된다. 그러나, CVD는 양호한 스텝 커버리지 및 높은 충전 애스펙트비(fill aspect ratio)의 컨테이너에서의 막의 양론(film stoichiometry)을 제공할 수 없다. 따라서, CVD는 높은 애스펙트비의 컨테이너를 충전(fill)하는 데 유용하지 않다. ALD는 양호한 스텝 커버리지를 제공하지만, 현재의 CVD 및 ALD 기술은 각각 큰 누설을 갖는 유전체 재료를 생성한다.
커패시터를 생성하기 위하여, 반도체 기판 상에 하부 전극이 형성되고 하부 전극 위에 유전체 재료가 증착된다. 하부 전극 및 유전체 층은 어닐링되고, 유전체 층 위에는 상부 전극이 형성된다. 유전체 층은 일반적으로 상부 전극이 형성되 기 전에 어닐링된다.
미국공개공보 제20030234417호에는 도전체 재료 상에 STO 등의 고 유전률(high-k) 유전체 재료의 불연속 층을 형성하는 것에 대해 개시되어 있다. 불연속 층은 ALD에 의해 형성된다. 불연속 층은 반응성 종(species)의 존재 하에서 어닐링되어 도전체 재료의 노출 부분이 절연성 재료로 변환된다.
본 명세서는 본 발명으로 간주되는 것을 특별히 지칭하고 명백히 주장하는 클레임에 의해 귀결되지만, 본 발명의 이점은 이하의 첨부 도면과 연계하여 읽을 때에 이하 본 발명의 상세한 설명으로부터 보다 명백해질 수 있다.
도 1은 본 발명에 따라 형성된 고 유전률 구조물의 일 실시예의 단면도.
도 2는 본 발명에 따라 형성된 DRAM 메모리 디바이스의 일 실시예의 단면도.
도 3은 본 발명의 실시예들에 따라 형성된 STO 막에 대한 유전률(k) 대 주파수를 플로팅한 도면.
도 4는 본 발명의 실시예들에 따라 형성된 STO 막에 대한 커패시턴스 밀도 대 주파수를 플로팅한 도면.
도 5는 본 발명의 실시예들에 따라 형성된 STO 막에 대한 전류 대 전압을 플로팅한 도면.
이하의 설명은 본 발명의 실시예들의 전체적인 설명을 제공하기 위해, 재료 타입, 재료 두께, 및 처리 조건 등의 구체적인 상세 사항을 제공한다. 그러나, 당 업자라면 본 발명의 실시예들이 이들 구체적인 상세 사항을 이용하지 않고서도 구현될 수 있다는 것을 이해할 것이다. 사실상, 본 발명의 실시예들은 당해 산업에서 이용되는 종래의 제조 기술과 연계하여 구현될 수 있다.
고 유전률 및 저 누설 전류를 갖는 STO 층 등의 구조물을 형성하는 방법의 일 실시예가 개시된다. 본 명세서에서 사용되는 바와 같이, "구조물(structure)"이라는 용어는 층(layer) 또는 막(film), 또는 실질적으로 비평면 구성을 갖는 3차원의 매스(mass) 등의 비평면 매스를 지칭한다. 이 구조물은 본 명세서에서 "고 유전률 구조물"로서 언급된다. 고 유전률 구조물은 고 유전률 재료로 복수의 부분에 형성된다. 고 유전률 재료의 각 부분은 ALD에 의해 증착된다. 증착된 고 유전률 재료의 각 부분은 후속하는 부분이 증착되기 전에 어닐링될 수 있다. 커패시터를 형성하는 방법의 실시예와 마찬가지로, 고 유전률 구조물 및 고 유전률 구조물을 포함하는 커패시터의 실시예들이 또한 개시된다.
본 명세서에서 사용되는 바와 같이, "원자층 증착(atomic layer deposition)"이라는 용어는 증착 챔버 내에서 복수의 연속 증착 사이클이 실행되는 증착 프로세스를 지칭한다. ALD는 또한 원자층 에피택시("ALE")를 포함한다. ALD에서, 제1 금속 전구체가 기판의 표면에 화학 흡착되어, 제1 금속의 거의 단일층을 형성한다. 증착 챔버로부터 과잉의 제1 금속 전구체가 퍼지(purge)된다. 제2 금속 전구체 및 옵션으로 반응 가스가 증착 챔버 내로 도입된다. 제1 금속의 단일층과 반응하는, 제2 금속의 거의 단일층이 형성된다. 과잉의 반응 가스, 과잉의 제2 금속 전구체, 및 부산물이 증착 챔버로부터 제거된다. ALD 펄스를 반복함으로써, 재료의 원하는 두께가 얻어질 때까지 제1 금속 및 제2 금속의 단일층들이 형성된다. ALD는 당해 기술 분야에서 공지된 것이므로, 본 명세서에서는 상세히 설명하지 않는다.
고 유전률 구조물은 기판 상에 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, "기판"이라는 용어는 고 유전률 구조물이 증착되는 기저(base) 재료 또는 구조물(construction)을 지칭한다. 기판은 반도체 기판, 지지 구조물, 금속 전극, 또는 하나 이상의 층, 구조물을 갖는 반도체 기판 상의 기저 반도체 층, 또는 그 위에 형성되는 영역일 수 있다.
고 유전률 구조물은, A 및 B가 서로 다른 사이즈를 갖는 금속 양이온인 ABO3의 화학 구조를 일반적으로 갖는, 페로브스카이트 타입의 재료 등의 고 유전률 재료의 복수의 부분으로 형성될 수 있다. 단지 예시에 있어서, A는 바륨(barium), 스트론튬(strontium), 납(lead), 지르코늄(zirconium), 란타늄(lanthanum), 포타슘(potassium), 마그네슘(magnesium), 티타늄(titanium), 리튬(lithium), 알루미늄(aluminum), 비스무트(bismuth), 또는 이들의 조합이며, B는 티타늄(titanium), 나이오븀(niobium), 탄탈(tantalum), 또는 이들의 조합이다. 페로브스카이트 타입의 재료는 바륨 티타네이트(barium titanate), STO, 바륨 스트론튬 티타네이트(barium strontium titanate), 리드 티타네이트(lead titanate), 리드 지르코네이트 티타네이트(lead zirconate titanate), 리드 란타늄 지르코네이트 티타네이트(lead lanthanum zirconate titanate), 바륨 란타늄 티타네이트(barium lanthanum titanate), 바륨 지르코늄 티타네이트(barium zirconium titanate) 또는 이들의 조합을 포함하되 이에 한정되지 않는 티타네이트일 수 있다. 다른 실시예에서, 고 유전률 구조물은 하프늄 옥사이드(hafnium oxide), 니오베이트(niobate), 또는 탄탈레이트(tantalate)로 형성될 수 있다. 니오베이트 또는 탄탈레이트는 리드 마그네슘 니오베이트(lead magnesium niobate), 리튬 니오베이트(lithium niobate), 리튬 탄탈레이트(lithium tantalate), 포타슘 니오베이트(potassium niobate), 스트론튬 알루미늄 탄탈레이트(strontium aluminum tantalate), 포타슘 탄탈륨 니오베이트(potassium tantalum niobate), 바륨 스트론튬 니오베이트(barium strontium niobate), 리드 바륨 니오베이트(lead barium niobate), 바륨 티타늄 니오베이트(barium titanium niobate), 스트론튬 비스무트 탄탈레이트(strontium bismuth tantalate), 또는 비스무트 티타네이트(bismuth titanate)를 포함할 수 있지만, 이에 한정되지 않는다.
고 유전률 구조물은 또한 2개 이상의 상기 재료와 같이 전술한 재료들의 조합들을 포함할 수 있다. 예를 들어, 복수의 고 유전률 재료들이 사용될 수 있으며, 각각은 고 유전률 구조물의 일부를 형성한다.
고 유전률 구조물은 복수의 ALD 사이클 및 복수의 어닐링 사이클을 실행함으로써 형성될 수 있으며, 각각의 ALD 및 어닐링 사이클은 고 유전률 구조물의 일부를 생성한다. 본 명세서에서 사용되는 바와 같이, "ALD 및 어닐링 사이클"이라는 용어는 어닐링 사이클이 후속되는 ALD 사이클을 지칭한다. 고 유전률 구조물의 바람직한 두께는 고 유전률 재료의 복수의 부분들을 증착하고 어닐링함으로써 얻어질 수 있다. 전술한 바와 같은 페로브스카이트 타입의 재료들의 ALD는 당해 기술 분야에 공지되어 있다. 따라서, 본 명세서에는 이들 재료들의 ALD에 대해 상세히 기술되어 있지 않다. 바람직한 페로브스카이트 타입의 재료의 금속 전구체는 고 유전률 구조물이 형성될 기판을 포함하는 ALD 챔버에 도입될 수 있다. 고 유전률 재료의 각 부분은 약 25℃ 내지 약 400℃의 범위 내의 온도와 같이, ALD를 위한 적절한 온도에서 기판 상에 증착될 수 있다. 기판은 폴리실리콘, 또는 플래티늄(platinum), 알루미늄(aluminum), 이리듐(iridium), 로듐(rhodium), 루테늄(ruthenium), 티타늄(titanium), 탄탈(tantalum), 텅스텐(tungsten), 및 이들의 합금을 포함하는(이에 한정되지 않음) 금속, 및 이들의 조합 등의 도전성 재료일 수 있다. 증착된 직후에는, 고 유전률 재료의 일부는 실질적으로 비정질 상태에 있으며 낮은 유전률을 가질 수 있다.
고 유전률 재료의 증착된 부분은 고 유전률 재료가 비정질 상태로부터 결정질 상태로 천이하는 온도와 거의 동일하거나 또는 보다 높은 온도에서 어닐링될 수 있다. 본 명세서에서는 이 온도를 "결정 온도"라고 칭한다. 결정 온도는 사용되는 재료 및 고 유전률 재료의 부분들의 두께에 따라 변할 수 있다. 어닐링은 고 유전률 재료를 실질적으로 비정질인 상태로부터 실질적으로 결정질인 상태로 변환시킬 수 있다. 어닐링은 산소("O2") 또는 오존("O3") 환경에서와 같이 산화성 환경에서 실행될 수 있다. 고 유전률 재료의 부분은 고 유전률 재료를 결정질 상태로 변환시키기에 충분한 시간 동안 어닐링될 수 있다. 어닐링 온도는 X선 회 절("XRD")에 의해 결정될 수 있다. 어닐링 온도 및 어닐링 시간의 각각은, 어닐링 온도와 어닐링 시간의 조합이 고 유전률 재료를 결정질 상태로 변환하도록 선택될 수 있다. 예를 들어, 높은 어닐링 온도가 이용되는 경우, 짧은 어닐링 시간이 요구될 수 있다. 반대로, 낮은 어닐링 온도가 이용되는 경우, 긴 어닐링 시간이 요구될 수 있다. 어닐링 후, 고 유전률 재료의 증착부는 실질적으로 균질한 상태일 수 있으며, 실질적으로 결정질일 수 있다.
전술한 증착 및 어닐링 단계들을 반복함으로써, 고 유전률 재료의 후속하는 부분들이 이전에 증착된 부분들 상에 증착되고, 고 유전률 구조물의 원하는 총 두께가 얻어질 수 있다. 도 1에 도시된 바와 같이, 고 유전률 구조물(2)은 고 유전률 재료의 복수의 부분들(4)을 포함한다. 전술한 바와 같이, 부분들(4)의 각각은 후속부(4)를 증착하기 전에 어닐링될 수 있다. 단지 예시에 있어서, 고 유전률 구조물(2)은 2회 또는 3회의 ALD 및 어닐링 사이클을 실행하는 바와 같이, 고 유전률 재료의 2개 또는 3개의 부분들을 증착함으로써 형성될 수 있다. 그러나, 고 유전률 구조물(2)의 원하는 총 두께를 얻기 위하여 추가적인 증착 및 어닐링 단계들이 이용될 수도 있다. 각각의 ALD 사이클은 약 0.3nm 내지 약 30nm의 범위 내의 두께를 갖는 고 유전률 재료의 일부를 증착할 수 있다. 예를 들어, 고 유전률 재료의 부분(4)은 약 1nm 내지 약 20nm의 범위 내의 두께를 가질 수 있다. 고 유전률 구조물(2)은 약 4nm 내지 약 100nm의 범위 내의 총 두께를 가질 수 있다.
고 유전률 재료의 복수의 부분들(4)을 증착하고 어닐링함으로써, 후속하는 막 성장을 위한 결정질 템플릿이 제공될 수 있다. 또한, 고 유전률 구조물(2)의 결정질 상 함량(phase content)으로의 비정질의 성장 및 제어가 제어될 수 있다. 특별한 이론에 제한되지 않고, 고 유전률 재료의 어닐링은 고 유전률 재료가 비정질 상태로부터 실질적으로 결정질인 페로브스카이트 상태로 변하는 것을 가능하게 한다. 그 결과, 고 유전률 구조물(2)은 실질적으로 결정질인 형태로 존재할 수 있으며, 저 누설 전류 및 고 유전률이 얻어질 수 있다. 결정질인 경우, 페로브스카이트 타입의 재료는 입방(cubic)(티타네이트), 정방정계(tetragonal), 사방정계(orthorhombic), 또는 삼방정계(rhombohedral) 결정 구조를 가질 수 있다. 또한, 고 유전률 구조물(2)의 양호한 스텝 커버리지가 얻어진다. 고 유전률 구조물(2)은 약 15nm의 두께를 갖는 구조물에 대해 약 80보다 큰 유전률을 가질 수 있다. 예를 들어, 약 15nm인 고 유전률 재료의 유전률은 약 120일 수 있다. 또한, 고 유전률 구조물은 1.5V에서 약 1×10-9 A/cm2 내지 1.5V에서 약 1×10-5 A/cm2 와 같이, 적은 누설 전류를 가질 수 있다.
이하의 예시가 STO 층들 또는 막들을 형성하는 것을 기술하지만, 적절한 금속 전구체들을 이용하고 어닐링 조건들을 조절함으로써, 하프늄 옥사이드 층, 그 외 티타네이트 층들, 니오베이트 층들, 탄탈레이트 층들, 또는 전술한 페로브스카이트 재료로 형성되는 그 외 구조물들이 형성될 수도 있다. 예를 들어, 하프늄 옥사이드, 니오베이트, 및 탄탈레이트는 STO 등의 티타네이트와는 상이한 결정 온도를 가질 수 있기 때문에, 어닐링 시간들 및/또는 어닐링 온도는 조절될 수 있다.
단지 예시에 있어서, 고 유전률 구조물(2)은 평면 셀(planar cell), 트렌치 셀(예컨대, 이중 측벽 트렌치 커패시터), 스택 셀(stacked cell)(예컨대, 크라운(crown), V-셀, 델타 셀, 멀티-핑거, 또는 실린더형 컨테이너 스택 커패시터), 등의 커패시터, 또는 전계 효과 트랜지스터 디바이스 내의 유전체 층으로서 이용되는 고 유전률 층일 수 있다. DRAM 메모리 디바이스(12)의 커패시터 또는 메모리 셀의 일 실시예가 도 2에 도시되어 있다. 메모리 디바이스(12)는 커패시터, 실리콘-함유 층(14), 및 도전층(16)을 포함한다. 이하에서는 본 발명의 실시예들을 이해하는 데 필요한 작업들(acts) 및 구조물들을 프로세스하는 것들에 대해서만 상세히 기술된다. 메모리 디바이스(12)를 형성하기 위한 추가적인 작업들은 본 명세서에서는 상세히 기술하지 않은, 종래의 제조 기술에 의해 수행될 수 있다. 커패시터는 제1 전극(18), 고 유전률 구조물(2), 및 제2 전극(20)을 포함한다. 도전층(16)은 실리콘-함유층(14) 및 제1 전극(18) 사이에 위치한다. 제1 전극(18) 및 제2 전극(20)은 플라티늄, 알루미늄, 이리듐, 로듐, 루테늄, 티타늄, 탄탈. 텅스텐, 이들의 합금, 또는 이들의 조합들, 또는 폴리실리콘으로 형성될 수 있다. 커패서터를 형성하기 위하여, 제1 전극(18) 및 제2 전극(20)의 각각은 스퍼터 증착, CVD, ALD, 또는 그 외 적절한 기술 등의 종래의 기술들을 이용하여 피착될 수 있다. 예를 들어, 제1 전극(18) 및 제2 전극(20)은 상온에서 스퍼터 증착될 수 있다. 고 유전률 구조물(2)은 제1 전극(18) 위에 전술한 바와 같은 다중부(multiple portions)(4)로 형성될 수 있다. 고 유전률 구조물(2)은 제1 전극(18)의 거의 전체와 접촉할 수 있다. 고 유전률 재료의 마지막 부분을 증착하고 어닐링한 후에, 제2 전극(20)은 고 유전률 구조물(2) 위에 형성될 수 있다. 커패시터는 산화 환경 에서 급속 열 처리 등의 최종 어닐링의 대상이 될 수 있다. 최종 어닐링은 약 545℃ 내지 약 650℃의 범위 내의 온도 등과 같이, 제1 및 제2 전극(18, 20)으로서 또한 고 유전률 구조물(2)로서 이용되는 재료들과 양립하는 온도에서 실행될 수 있다. 최종 어닐링은 제2 전극(20)을 증착함으로써 야기되는 스퍼터-유도 데미지 또는 결함들을 회복시킬 수 있으며, 고 유전률 구조물(2)이 실질적으로 결정질의, 페로브스카이트 상태에 있는 것을 보장할 수 있다. 또한, 최종 어닐리은 고 유전률 구조물(2)과 제1 및 제2 전극(18, 20)의 계면을 개선시킬 수도 있다. 최종 어닐링 후에, 고 유전률 구조물(2)은 실질적으로 균질 상태(homogeneous)일 수 있으며, 실질적으로 결정질일 수 있다.
전술한 방법에 의해 형성된 고 유전률 구조물(2)은 옵티컬 또는 튜닝 어플리케이션과 같이, 실질적으로 결정질인 층 또는 페로브스카이트 타입의 재료의 그 외 구조물이 요구되는 다른 어플리케이션에 이용될 수도 있다. 단지 예시에 있어서, 고 유전률 구조물(2)은 고주파수의 튜닝가능한 디바이스, 디커플링 커패시터, 또는 게이트 유전체에 이용될 수 있다.
단지 예시에 있어서, 플라티늄 기판과 접촉하는 STO 층의 형성을 설명한다. 1회의 ALD 사이클이 실행되어, 제1 플라티늄 기판 상에 STO 재료의 복수의 부분들 중 하나가 형성될 수 있다. ALD 사이클은 스트론튬 전구체 및 티타늄 전구체를, 제1 플라티늄 기판을 포함하는 ALD 챔버 내로 분리하여 도입하거나 또는 펄싱하는 것을 포함할 수 있다. ALD에 의해 STO 층을 형성하는 데 적합한 스트론튬 전구체 및 티타늄 전구체는 당해 기술 분야에 공지되어 있으므로, 본 명세서에서는 설명을 생략한다. 단지 예시에 있어서, 스트론튬 전구체는 시클로펜타디에닐( cyclopentadienyl) 화합물, Sr[N(SiMe3)2]2, 스트론튬 디오가노아미드(strontium diorganoamide) 전구체, Sr(C11H19O2)2("Sr(THD)2"), 스트론튬 (테트라메틸헵탄디오네이트) (tetramethylheptanedionate), Sr(C11H21N2)2 ("Sr(diketimine)2" 또는 "SDBK"), 또는 이들의 조합을 포함하되, 이에 한정되는 것은 아니다. 티타늄 전구체는 티타늄 테트라메톡사이드(titanium tetramethoxide), 티타늄 테트라에톡사이드(titanium tetraethoxide), 타타늄 테트라-n-프로폭사이드(titanium tetra-n-propoxide), 티타늄 테트라이소프로폭사이드(titanium tetraisopropoxide), 티타늄 테트라-n-부톡사이드(titanium tetra-n-butoxide), 티타늄 테트라-t-부톡사이드(titanium tetra-t-butoxide), 티타늄 테트라-2-에틸헥스옥사이드(titanium tetra-2-ethylhexoxide), 테트라키스 (2-에틸헥산-1,3-디올라토) 티타늄 (tetrakis(2-ethylhexane-1,3-diolato)titanium), 티타늄 디이소프로폭사이드 비스(아세틸아세토네이트) (titanium diisopropoxide bis(acetylacetonate)), 티타늄 디이소프로폭사이드 비스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) (titanium diisopropoxide bis(2,2,6,6-tetramethyl-3,5-heptanedionate), 티타늄 비스(에틸 아세트아세테이토) 디이소프로폭사이드 (titanium bis (ethylacetacetato) diisopropoxide, 비스(에틸아세토아세테이토) 비스(알카노레이토) 티타늄 ( (bis (ethylacetoacetato)) bis (alkanolato) titanium, 테트라키스(디메틸아미노)티타늄 (tetrakis (dimethylamino) titanium), 테트라키스(디에틸아미노) 티타늄 (tetrakis(diethylamino)titanium), 테트라키스(에틸메틸아미노)-티타늄 (tetrakis(ethylmethylamino)-titanium), 티타늄 (트리에탄올아미네이토) 이소프로폭사이드 (titanium (triethanolaminato) isopropoxide), Ti(C6H12O2)(C11H19O2)2 ("Ti(MPD)(thd)2"), 티타늄(메틸펜타네디온)(테트라메틸헵타네디오네이트)(titanium(methylpentanedione)(tetramethylheptanedionate)), 또는 이들의 조합을 포함할 수 있되, 이에 한정되지는 않는다. STO재료의 일부는 약 300℃의 온도에서 증착될 수 있다. STO 재료의 증착된 부분은 실질적으로 비정질일 수 있다.
STO 재료의 증착된 부분은 약 550℃ 내지 약 600℃와 같이, 약 545℃ 내지 약 625℃의 범위 내의 온도에서 어닐링될 수 있다. STO 재료의 증착된 부분은 약 2분 내지 약 15분의 범위 내의 시간 동안 어닐링될 수 있다. 그러나, 어닐링 시간은 어닐링 온도에 따라 조절될 수 있다. 저온이 이용되는 경우, 어닐링 시간은 전술한 범위보다 길 수 있다. 반대로, 고온이 이용되는 경우, 어닐링 시간은 전술한 범위보다 짧을 수 있다. 어닐링은 산소 환경에서 실행될 수 있다. STO 재료의 추가적인 부분들은 전술한 바와 같이, STO 층의 원하는 두께가 얻어질 때까지 증착되고 어닐링될 수 있다. 각 어닐링 후에, 새롭게 증착되는 STO 재료의 부분은 실질적으로 결정질 상태로 존재할 수 있다. STO 재료의 마지막 부분을 증착하고 어닐링한 후, 제2 플래티늄 기판은 STO 층 위에 형성될 수 있으며, 그 구조물은 예컨대, 약 5분 동안 산소 환경 하에서 약 600℃의 온도에서, 최종적으로 어닐링될 수 있다. STO 층은 실질적으로 결정질의, 페로브스카이트 상태로 존재할 수 있다.
이하의 예는 본 발명의 실시예들을 보다 상세히 설명하는 데 기여한다. 이 예는 본 발명의 범위를 완벽히 포함하거나 또는 배타적인 것으로 이해되어서는 아니된다.
예
예 1
15nm, 31nm, 및 100nm STO 막들의 형성 및 전기적 특성
2개의 플래티늄 층 사이에 위치하는 STO 막을 갖는 STO 스택들을 형성한다. 플래티늄("Pt")의 각 층은 30nm의 두께로 스퍼터 증착되었다. 복수의 ALD 및 어닐링 사이클을 실행함으로써 15nm, 31nm, 또는 100nm의 총 두께를 갖는 STO 막들이 형성되었으며, 각 ALD 및 어닐링 사이클은 STO 막의 일부를 생성한다.
15nm의 STO 막을 형성하기 위하여, 제1 플래티늄 층 상에 STO 재료의 5nm의 부분이 300℃에서 ALD에 의해 증착되었다. STO 재료의 각 부분은 다음과 같이 증착되었다.
Figure 112009031273728-PCT00001
TiO2 사이클 및 SrO 사이클은 반복되어 STO 재료의 5nm의 부분이 얻어진다. 5nm 부분은 550℃에서 어닐링되었다.
원하는 15nm의 두께가 얻어질 때까지 5nm의 증착 및 어닐링의 추가적인 단계들이 실행되었다. 31nm의 STO 막을 형성하기 위하여, 제1 플래티늄 층 상에 STO 재료의 약 10nm의 부분이 300℃에서 ALD에 의해 증착되었으며, 후속하여 550℃에서 어닐링되었다. 원하는 31nm의 두께가 얻어질 때까지 약 10nm의 증착 및 어닐링의 추가적인 단계들이 실행되었다. 100nm의 STO 막을 형성하기 위하여, 제1 플래티늄 층 상에 STO 재료의 20nm의 부분이 300℃에서 ALD에 의해 증착되었으며, 후속하여 550℃에서 어닐링되었다. 원하는 두께가 얻어질 때까지 20nm의 증착 및 어닐링의 추가적인 단계들이 실행되었다. 15nm의 STO 막, 31nm의 STO 막, 또는 100nm의 STO 막 위에 제2 플래티늄 층이 증착되었으며, STO 스택들은 600℃에서 최종 어닐링 처리되었다. 15nm의 STO 막, 31nm의 STO 막, 및 100nm의 STO 막은 실질적으로 결정질이었다.
STO 막들의 전기적 특성(유전률, 커패시턴스 밀도, 및 누설 전류 밀도)은 종래의 기술을 이용하여 측정되었다. 유전률(k) 대 주파수의 플로팅이 도 3에, 커패시턴스 밀도 대 주파수의 플로팅이 도 4에, 전류 대 전압의 플로팅이 도 5에 도시되어 있다. 표 1은 3개의 층들에 대한 커패시턴스 밀도, k, 및 누설 전류 밀도의 요약을 제공한다.
Figure 112009031273728-PCT00002
비교를 위해, ALD에 의해 종래의 방식으로 증착된 100nm의 STO 막들에 대해 커패시턴스 밀도, k, 및 누설 전류 밀도가 측정되었다. 즉, 100nm의 STO 막들은 ALD에 의해 단일부로 형성되었다. 100nm의 STO 막들은 표 2에 도시된 바와 같이, 어닐링되지 않거나(증착만 된 것이거나) 또는 550℃ 또는 650℃에서 어닐링되었다.
Figure 112009031273728-PCT00003
15nm 및 31nm의 두께를 갖는 STO 막들 역시 ALD에 의해 단일부로 증착되었다. 이들 STO 막들은 전기적 단락을 가지므로, 커패시턴스 밀도, k, 및 누설 전류 밀도가 측정되지 않았다. 복수회의 ALD 증착 및 어닐링 사이클 및 최종 어닐링(표 1에 도시됨)을 이용하여 형성되는 STO 막들은 단일부로서 증착된 제어 STO 막들(표2에 도시됨)보다 높은 유전률 및 낮은 적은 누설 전류 밀도를 가졌다.
본 발명은 다양한 변경 및 대안의 형태를 가질 수 있지만, 도면의 예시로써 특정 실시예들이 도시되었으며, 본 명세서에서 상세히 기술되었다. 그러나, 본 발명은 개시된 특정 형태에 한정되도록 의도된 것이 아니라는 것을 이해해야 한다. 즉, 본 발명은 이하의 청구범위에 의해 정의되는 본 발명의 사상 및 범위 내의 변경, 균등물, 및 대안물들을 모두 포함한다.

Claims (20)

  1. 구조물(structure)을 형성하는 방법으로서,
    ABO3의 화학 구조를 갖는 페로브스카이트(perovskite) 재료의 복수의 부분들(4)로 구조물(2)을 형성하는 단계
    를 포함하며, 상기 A 및 B는 금속 양이온들이며, 상기 페로브스카이트 재료의 복수의 부분들의 각각은,
    원자층 증착법(atomic layer deposition)에 의해 약 0.3nm 내지 약 30nm의 두께로 상기 페로브스카이트 재료를 피착하는 단계; 및
    상기 페로브스카이트 재료를 어닐링하는 단계에 의해 형성되며,
    상기 페로브스카이트 재료의 부분들(4)의 각각은 상기 페로브스카이트 재료의 후속하는 부분(4)이 그 위에 피착되기 전에 어닐링되는 것을 특징으로 하는 구조물 형성 방법.
  2. 제1항에 있어서,
    ABO3의 화학 구조를 갖는 페로브스카이트 재료의 복수의 부분들(4)로 구조물(2)을 형성하는 단계는, ABO3의 화학 구조를 갖는 페로브스카이트 재료를 형성하는 단계를 포함하며,
    상기 A는 바륨(barium), 스트론튬(strontium), 리드(lead), 지르코 늄(zirconium), 란타늄(lanthanum), 포타슘(potassium), 마그네슘(magnesium), 티타늄(titanium), 리튬(lithium), 알루미늄(aluminum), 비스무트(bismuth), 또는 이들의 조합이며, B는 티타늄(titanium), 나이오븀(niobium), 탄탈(tantalum), 또는 이들의 조합인 구조물 형성 방법.
  3. 제1항에 있어서,
    상기 페로브스카이트 재료를 피착하는 단계는, 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 바륨 스트론튬 티타네이트(barium strontium titanate), 리드 티타네이트(lead titanate), 리드 지르코네이트 티타네이트(lead zirconate titanate), 리드 란타늄 지르코네이트 티타네이트(lead lanthanum zirconate titanate), 바륨 란타늄 티타네이트(barium lanthanum titanate), 바륨 지르코늄 티타네이트(barium zirconium titanate), 하프늄 옥사이드(hafnium oxide), 리드 마그네슘 니오베이트(lead magnesium niobate), 리튬 니오베이트(lithium niobate), 리튬 탄탈레이트(lithium tantalate), 포타슘 니오베이트(potassium niobate), 스트론튬 알루미늄 탄탈레이트(strontium aluminum tantalate), 포타슘 탄탈륨 니오베이트(potassium tantalum niobate), 바륨 스트론튬 니오베이트(barium strontium niobate), 리드 바륨 니오베이트(lead barium niobate), 바륨 티타늄 니오베이트(barium titanium niobate), 스트론튬 비스무트 탄탈레이트(strontium bismuth tantalate), 비스무트 티타네이트(bismuth titanate), 및 이들의 조합들로 이루어지는 그룹으로부터 선택되는 페 로브스카이트 재료를 피착하는 단계를 포함하는 구조물 형성 방법.
  4. 제1항에 있어서,
    상기 페로브스카이트 재료를 어닐링하는 단계는, 상기 페로브스카이트 재료를 비정질 상태로부터 실질적으로 결정질 상태로 변환하는 단계를 포함하는 구조물 형성 방법.
  5. 제1항에 있어서,
    상기 페로브스카이트 재료를 어닐링하는 단계는, 상기 페로브스카이트 재료를 약 545℃ 내지 약 625℃의 범위 내의 온도까지 가열하는 단계를 포함하는 구조물 형성 방법.
  6. 제1항에 있어서,
    상기 페로브스카이트 재료를 어닐링하는 단계는, 상기 페로브스카이트 재료를 약 2분 내지 약 15분 동안 가열하는 단계를 포함하는 구조물 형성 방법.
  7. 제1항에 있어서,
    상기 페로브스카이트 재료의 복수의 부분들(4)로 구조물(2)을 형성하는 단계는, 실질적으로 균질한 조성(homogeneous composition)을 포함하는 페로브스카이트 재료의 복수의 부분들(4)로 구조물(2)을 형성하는 단계를 포함하는 구조물 형성 방 법.
  8. 제1항에 있어서,
    상기 페로브스카이트 재료의 복수의 부분들(4)로 구조물(2)을 형성하는 단계는, 약 15nm의 두께 및 약 80보다 큰 유전률을 갖는 구조물(2)을 형성하는 단계를 포함하는 구조물 형성 방법.
  9. 제1항에 있어서,
    상기 페로브스카이트 재료의 복수의 부분들(4)로 구조물(2)을 형성하는 단계는, 약 15nm의 두께 및 약 120의 유전률을 갖는 구조물(2)을 형성하는 단계를 포함하는 구조물 형성 방법.
  10. 제1항에 있어서,
    상기 페로브스카이트 재료의 복수의 부분들(4)로 구조물(2)을 형성하는 단계는, 상기 페로브스카이트 재료의 복수의 부분들(4)의 제1 부분(4)을 기판 상에 형성하는 단계를 포함하는 구조물 형성 방법.
  11. 제1항에 있어서,
    상기 페로브스카이트 재료의 복수의 부분들(4)로 구조물(2)을 형성하는 단계는, 상기 페로브스카이트 재료의 복수의 부분들(4)의 후속하는 부분들(4)을, 상기 페로브스카이트 재료의 이전에 형성된 부분들(4) 상에 형성하는 단계를 포함하는 구조물 형성 방법.
  12. 제1항에 있어서,
    상기 페로브스카이트 재료의 복수의 부분들(4)로 구조물(2)을 형성하는 단계는, 원자층 증착법에 의해 스트론튬 티타네이트의 부분(4)을 피착하는 단계 및 스트론튬 티타네이트의 부분(4)을 어닐링하는 단계를 포함하는 구조물 형성 방법.
  13. 제12항에 있어서,
    상기 스트론튬 티타네이트의 부분(4)을 어닐링하는 단계는, 스트론튬 티타네이트의 부분(4)을 약 550℃ 내지 약 600℃의 범위 내의 온도까지 가열하는 단계를 포함하는 구조물 형성 방법.
  14. 제1항에 있어서,
    제1 전극을 형성하는 단계;
    상기 제1 전극 위에 상기 구조물(2)을 형성하는 단계;
    상기 구조물(2) 위에 제2 전극을 형성하는 단계; 및
    상기 제1 전극, 상기 구조물(2), 및 상기 제2 전극을 어닐링하는 단계
    를 더 포함하는 구조물 형성 방법.
  15. 제14항에 있어서,
    상기 제1 전극, 상기 구조물(2), 및 상기 제2 전극을 어닐링하는 단계는, 상기 제1 전극, 상기 구조물(2), 및 상기 제2 전극을 약 600℃의 온도에서 어닐링하는 단계를 포함하는 구조물 형성 방법.
  16. ABO3의 화학 구조를 갖는 페로브스카이트 재료의 복수의 부분들(4)을 포함하며, 상기 A 및 B는 금속 양이온들이며, 상기 페로브스카이트 재료의 복수의 부분들(4)의 각각은, 실질적으로 결정질이며 약 0.3nm 내지 약 30nm의 두께를 갖는 구조물.
  17. 제16항에 있어서,
    상기 페로브스카이트 재료의 복수의 부분들(4)의 각각은 실질적으로 균질한 조성을 포함하는 구조물.
  18. 제16항에 있어서,
    상기 구조물(2)은 약 15nm의 두께 및 약 80보다 큰 유전률을 갖는 구조물.
  19. 제16항에 있어서,
    상기 페로브스카이트 재료는 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 바륨 스트론튬 티타네이트(barium strontium titanate), 리드 티타네이트(lead titanate), 리드 지르코네이트 티타네이트(lead zirconate titanate), 리드 란타늄 지르코네이트 티타네이트(lead lanthanum zirconate titanate), 바륨 란타늄 티타네이트(barium lanthanum titanate), 바륨 지르코늄 티타네이트(barium zirconium titanate), 하프늄 옥사이드(hafnium oxide), 리드 마그네슘 니오베이트(lead magnesium niobate), 리튬 니오베이트(lithium niobate), 리튬 탄탈레이트(lithium tantalate), 포타슘 니오베이트(potassium niobate), 스트론튬 알루미늄 탄탈레이트(strontium aluminum tantalate), 포타슘 탄탈륨 니오베이트(potassium tantalum niobate), 바륨 스트론튬 니오베이트(barium strontium niobate), 리드 바륨 니오베이트(lead barium niobate), 바륨 티타늄 니오베이트(barium titanium niobate), 스트론튬 비스무트 탄탈레이트(strontium bismuth tantalate), 비스무트 티타네이트(bismuth titanate), 및 이들의 조합들로 이루어지는 그룹으로부터 선택되는 구조물.
  20. 제16항에 있어서,
    상기 페로브스카이트 재료의 복수의 부분들(4)과 접촉하는 제1 전극, 및 상기 페로브스카이트 재료의 복수의 부분들(4) 위에 제2 전극을 더 포함하며,
    상기 페로브스카이트 재료의 복수의 부분들(4)의 각각은 실질적으로 어닐링되는 구조물.
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