KR100881695B1

KR100881695B1 - 캐패시터 내장형 인쇄회로기판 및 그 제조 방법

Info

Publication number: KR100881695B1
Application number: KR1020070082676A
Authority: KR
Inventors: 권영도; 이성; 김홍원
Original assignee: 삼성전기주식회사
Priority date: 2007-08-17
Filing date: 2007-08-17
Publication date: 2009-02-06
Anticipated expiration: 2027-08-17
Also published as: JP2011009785A; US20110035938A1; US20090046409A1; JP5295199B2; CN101370354A; US8943685B2; CN101370354B; JP2009049369A

Abstract

캐패시터 내장형 인쇄회로기판 및 그 제조 방법이 개시된다. 절연층과, 절연층의 일면에 형성되는 제1 전극과, 제1 전극의 일면에 형성되는 제2 전극과, 제2 전극의 일면에 형성되는 유전층과, 유전층의 일면에 형성되는 제3 전극을 포함하는 캐패시터 내장형 인쇄회로기판은, 제1 전극의 일면에 제2 전극이 형성되는 이중 구조로 캐패시터의 전극을 구성하여, 제2 전극이 유전층과 맞닿는 면적의 편차를 최소화할 수 있고, 결과적으로, 캐패시터의 정전용량 오차를 줄일 수 있다.

캐패시터, 내장, 인쇄회로기판

Description

캐패시터 내장형 인쇄회로기판 및 그 제조 방법{Printed circuit board with embedded capacitors and method for manufacturing thereof}

본 발명은 캐패시터 내장형 인쇄회로기판 및 그 제조 방법에 관한 것이다.

현재까지 대부분의 인쇄회로기판의 표면에는 일반적인 개별 칩 저항(Discrete chip resistor) 또는 일반적인 개별 칩 캐패시터(Discrete chip capacitor)를 실장하고 있으나, 최근 저항 또는 캐패시터 등의 수동소자를 내장한 인쇄회로기판이 개발되고 있다.

이러한 수동 소자 내장형 인쇄회로기판 기술은 새로운 재료와 공정을 이용하여 기판의 외부 혹은 내층에 저항 또는 캐패시터 등의 수동소자를 삽입하여 기존의 칩 저항 및 칩 캐패시터의 역할을 대체하는 기술을 말한다.

즉, 수동소자 내장형 인쇄회로기판은 기판 자체의 내층 혹은 외부에 수동소자, 예를 들어, 캐패시터가 묻혀 있는 형태로서, 기판 자체의 크기에 관계없이 수동소자인 캐패시터가 인쇄회로기판의 일부분으로 통합되어 있다면, 이를 내장형 캐패시터라고 하며, 이러한 기판을 캐패시터 내장형 인쇄회로기판(Embedded Capacitor PCB)이라고 한다.

종래 기술에 따르면, 동박적층판(CCL)의 구리층을 부분 에칭(etching)하여 하부 전극을 형성하고, 하부 전극에 유전층과 상부 전도층을 적층한 후, 상부 전도층을 부분 에칭하여 상부 전극을 형성하는 공정에 의하여 캐패시터 내장형 인쇄회로기판을 제조하게 된다.

이에 따를 경우, 하부 전극의 형성 시에 에칭에 의한 편차가 발생하여 유전층과 하부 전극이 맞닿는 면적에 오차가 발생하게 되므로, 결과적으로 캐패시터의 정전용량(capacitance) 값에도 오차가 발생하여 캐패시터의 신뢰성에 문제점이 있어 왔다.

이에, 하부 전극의 형성 시, 에칭에 의해 발생하는 하부 전극 면적의 편차를 줄일 수 있는 캐패시터 내장형 인쇄회로기판 및 그 제조 방법이 요구되고 있는 상황이다.

본 발명은 이중 구조로 캐패시터의 전극을 구성하여, 전극이 유전층과 맞닿는 면적의 편차를 최소화할 수 있고, 결과적으로, 캐패시터의 정전용량 오차를 줄일 수 있는 캐패시터 내장형 인쇄회로기판 및 그 제조 방법을 제공하는 것이다.

본 발명의 일 측면에 따르면, 절연층과, 절연층의 일면에 형성되는 제1 전극과, 제1 전극의 일면에 형성되는 제2 전극과, 제2 전극의 일면에 형성되는 유전층과, 유전층의 일면에 형성되는 제3 전극을 구비하는 캐패시터 내장형 인쇄회로기판 이 제공된다.

제1 전극과 제2 전극은 상이한 에칭액(etchant)에 반응하는 재료로 이루어질 수 있고, 제1 전극은 구리(Cu)를 포함하여 이루어질 수 있으며, 제2 전극은 니켈(Ni) 또는 주석(Sn) 중 적어도 어느 하나를 포함하여 이루어질 수 있다.

제2 전극의 두께는 제1 전극의 두께 이하일 수 있다.

또한, 본 발명의 다른 측면에 따르면, 절연층의 일면에 형성되는 제1 전도층을 이용하여 캐패시터가 내장된 인쇄회로기판을 제조하는 방법으로서, 제1 전도층의 일면에 제2 전도층을 형성하는 단계, 제2 전도층의 일부를 제거하여 제2 전극을 형성하는 단계, 제2 전극에 상응하게 제1 전도층의 일부를 제거하여 제1 전극을 형성하는 단계, 제2 전극의 일면에, 유전층 및 제3 전도층을 형성하는 단계를 포함하는 캐패시터 내장형 인쇄회로기판 제조 방법이 제공된다.

제2 전도층을 형성하는 단계는, 전해도금, 무전해도금, 진공증착, 스퍼터링(sputtering) 및 화학기상증착(CVD)중에서 선택된 적어도 어느 하나에 의해 수행될 수 있다.

제1 전도층과 제2 전도층은 반응하는 에칭액이 상이한 재료로 이루어지며, 제2 전극을 형성하는 단계는, 제2 전도층의 일부에 제2 에칭액을 도포하여 제2 전도층의 일부를 제거하는 단계를 포함하고, 제1 전극을 형성하는 단계는, 제1 전도층의 일부에 제1 에칭액을 도포하여 제1 전도층의 일부를 제거하는 단계를 포함할 수 있다.

제1 전도층은 구리를 포함하여 이루어질 수 있고, 제2 전도층은 니켈 또는 주석 중 적어도 어느 하나를 포함하여 이루어질 수 있다.

유전층 및 제3 전도층을 형성하는 단계 이전에, 제1 전도층 및 제2 전도층이 제거된 부분에 절연 물질을 충전하는 단계를 더 수행 할 수 있다.

유전층 및 제3 전도층을 형성하는 단계는, 제2 전극의 일면에 RCC(resin coated copper)층을 적층하는 단계를 포함할 수 있다.

유전층 및 제3 전도층을 형성하는 단계 이후에, 제2 전극에 상응하게 제3 전도층의 일부를 제거하여 제3 전극을 형성하는 단계를 더 수행할 수 있다.

본 발명의 실시예에 따르면, 제1 전극의 일면에 제2 전극이 형성되는 이중 구조로 캐패시터의 전극을 구성하여, 제2 전극이 유전층과 맞닿는 면적의 편차를 최소화할 수 있고, 결과적으로, 캐패시터의 정전용량 오차를 줄일 수 있다.

본 발명에 따른 캐패시터 내장형 인쇄회로기판 및 그 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

도 1은 본 발명의 일 측면에 따른 캐패시터 내장형 인쇄회로기판의 일 실시예를 나타낸 단면도이고, 도 2 및 도 3은 캐패시터의 전극 두께에 따른 에칭 편차를 나타낸 단면도이다.

한편, 상부 전극과 하부 전극은 상대적인 개념이므로 경우에 따라 서로 치환이 가능한 명칭이기도 하나, 이하, 도 1에 나타난 것을 기준으로 유전층의 상부에 위치한 것을 상부 전극, 유전층의 하부에 위치한 것을 하부 전극이라 명명하여 설명하도록 한다.

즉, 제1 전극과 제2 전극으로 구성된 이중 구조를 하부 전극에, 제3 전극을 상부 전극에 대응시키고, 제1 전도층과 제2 전도층으로 구성된 이중 구조를 하부 전도층에, 제3 전도층을 상부 전도층에 대응시켜 설명하도록 한다.

또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.

도 1 내지 도 3을 참조하면, 절연층(110, 210, 310), 제1 전극(122), 제2 전극(124), 하부 전극(120, 220, 320), 절연 물질(130), 유전층(140, 240, 340), 상부 전극(150), 비아(via, 160), 비아 홀(via hole, 165)가 도시되어 있다.

본 실시예에 따르면, 제1 전극(122)의 일면에 제2 전극(124)이 형성되는 이중 구조로 캐패시터의 하부 전극(120)을 구성하여, 유전층(140)과 맞닿는 제2 전극(124)이 유전층(140)과 맞닿는 면적의 편차를 최소화할 수 있는 캐패시터 내장형 인쇄회로기판(100)을 제시한다.

캐패시터는 대향하는 상부 전극(150) 및 하부 전극(120)과 그 사이에 개재되는 유전층(140)을 기본적인 구성으로 하며, 대향하는 상부 전극(150) 및 하부 전극(120)에 전압이 인가되면, 그에 비례하여 전하를 저장할 수 있게 된다.

절연층(110)은 동박적층판(CCL)의 일부로서, 전기가 흐르지 않는 절연 수지 등을 이용할 수 있다. 즉, 절연층(110)의 일면에 형성되는 제1 전극(112)에 소정의 회로 패턴이 형성되는 경우, 회로 패턴간의 단락을 방지하여 회로를 구성하게 할 수 있다.

하부 전극(120)은, 절연층(110)의 일면에 형성된 제1 전극(122)과 제1 전극의 일면에 형성되어 유전층(140)에 맞닿는 제2 전극(124)으로 이루어질 수 있고, 제1 전극(122)과 제2 전극(124)은 동박적층판의 구리층인 제1 전도층(도 5의 522)과 이에 형성되는 제2 전도층(도 5의 524)의 일부를 제거함에 따라 형성될 수 있다.

또한, 본 실시예에서는 동박적층판의 일부인 제1 전극(112)을 일 예로 제시하였으나, 이 뿐만 아니라, 제1 전극(122)은 양면 인쇄회로기판 또는 다층인쇄회로기판 등에 형성되는 소정의 패턴의 일부일 수 있음은 물론이다.

이때, 제2 전도층(도 5의 524)은 전해도금, 무전해도금, 진공증착, 스퍼터링(sputtering) 및 화학기상증착(CVD)으로 중에서 적어도 어느 하나에 의해 제1 전도층(도 5의 522)의 일면에 형성될 수 있다.

제1 전극(122) 및 제2 전극(124)은 제1 전도층(도 5의 522) 및 제2 전도층(도 5의 524)을 에칭함에 따라 형성될 수 있다. 먼저, 유전층(140)에 맞닿는 제2 전극(124)은 포토 리소그래피(photo-lithography) 방식에 의해 제2 전도층(도 5의 524)에 에칭 레지스트(etching resist)를 도포하고, 노광 및 현상 공정을 거친 후, 제2 전도층(도 5의 524)의 일부에 제2 에칭액(etchant)을 도포하여 제2 전도층(도 5의 524)의 일부를 제거함으로써 형성할 수 있다.

이 때, 제1 전도층(도 5의 522)과 유전층(140)에 맞닿는 제2 전도층(도 5의 524) 및 제1 전극(122)과 유전층(140)에 맞닿는 제2 전극(124)은 반응하는 에칭액이 상이한 재료로 이루어질 수 있고, 제2 전도층(도 5의 524) 및 제2 전극(124)은 니켈(Ni) 또는 주석(Sn)으로 이루어질 수 있으므로, 제2 에칭액으로서, 니켈 또는 주석에만 반응하는 에칭액을 사용하여 동박적층판의 구리층인 제1 전도층(도 5의 522)에 영향을 주지 않고 제2 전극(124)을 형성할 수 있다.

다음으로, 동박적층판의 일부인 제1 전극(122)도 제2 전극(124)의 형성과 마찬가지로 에칭에 의하여 제1 전도층(도 5의 522)의 일부를 제거함으로써 유전층(140)에 맞닿는 제2 전극(124)과 상응하게 형성될 수 있다.

이 때, 제2 전극(124)이 에칭 레지스트로써 이용될 수 있으므로, 별도의 레지스트가 없이도 제1 전도층(도 5의 522)의 일부에 제1 에칭액을 도포하여 제1 전극(122)을 형성할 수 있다. 즉, 제1 전도층(도 5의 522) 및 제1 전극(122)은 구리(Cu)로 이루어질 수 있으므로, 제1 에칭액으로서, 구리에만 반응하는 에칭액을 사용하여 제1 전극(122)을 형성할 수 있는 것이다.

이에 따라, 제2 전도층(도 5의 524)을 그에 상응하는 제2 에칭액에 의하여 일부 제거한 후, 남아있는 제2 전극(124)이 제1 전도층(도 5의 522)의 레지스트로 이용될 수 있으므로, 이를 제1 전도층(도 5의 522)에 반응하는 제1 에칭액에 의하여 제2 전극(124)과 상응하게 일부 제거하여 제1 전극(122)을 형성할 수 있게 되어 캐패시터 내장형 인쇄회로기판(100)의 제조 공정을 단순화할 수 있다.

이 때, 에칭에 의하여 금속층의 일부를 제거하여 소정의 패턴을 형성하는 경우, 에칭 공정 자체의 속성에 의하여, 기판 등에 지지되지 않는 패턴의 상단부는 면적이 좁아지게 되어 소정의 편차가 발생하게 되는데, 이하, 이를 에칭 편차라 명명하여 사용하도록 하며, 이하, 도 2 및 도 3을 참조하여, 하부 전극(120)의 두께에 따른 에칭 편차의 차이를 설명하도록 한다.

도 2 및 도 3을 참조하면, 절연층(210, 310) 상에 금속층이 형성된 동박적층판에 캐패시터를 형성하기 위해 금속층의 일부를 에칭에 의하여 제거하여 하부 전극(220, 320)을 형성하는 경우, 유전층(240, 340)에 맞닿는 하부 전극(220, 320)의 상단부가 동박적층판의 절연층(210, 310)에 접하는 하부 전극(220, 320)의 하단부에 비하여 면적이 좁게 형성되므로, 결국, 유전층(240, 340)과 맞닿는 면적에 에칭 편차(d1, d2)가 생겨 캐패시터의 정전용량(capacitance)에 오차가 생기게 된다.

이 경우, 도 3에 도시된 바와 같이, 하부 전극의 두께(h2)가 도 2에 도시된 하부 전극의 두께(h1)보다 작아지는 경우에는, 에칭 편차(d2)가 도 2에 도시된 에칭 편차(d1)보다 작게 형성되므로, 결국, 하부 전극의 두께(h2)가 작을 경우에는 정전용량의 오차가 작아지게 된다.

이에, 본 실시예에서와 같이, 캐패시터의 하부 전극(120)을 이중 구조로 형성하는 경우에는, 제2 전극(124)이 유전층(140)에 맞닿는 면적에 의한 에칭 편차만이 발생하게 되므로, 전체 전극의 두께에 비하여 정전용량의 오차를 줄일 수 있게 된다.

이 경우, 제2 전극의 두께(t2)는 제1 전극의 두께(t1) 이하가 되도록 할 수 있으므로, 제2 전극(124)의 에칭 편차는 제1 전극의 두께(t1)와 제2 전극의 두께(t2)를 합한 전체 두께에 비하여 미소한 값이 되어 캐패시터의 신뢰성을 향상시킬 수 있다.

절연 물질(130)은 제1 전도층(도 5의 522)과 제2 전도층(도 5의 524)에서 에칭에 의하여 제거된 부분에 충전될 수 있다. 즉, 제1 전극(122) 및 제2 전극(124) 이외의 공간부를 절연 물질(130)로 충전하고, 유전층(140) 및 상부 전극(150)의 형성을 위해, 예를 들어, 표면 연마를 통해서 상면을 평평하게 함에 따라 유전층(140) 및 상부 전극(150)의 형성 후에 캐패시터의 성능을 향상시킬 수 있다.

유전층(140)은 제2 전극(124)의 일면에 적층되고, 상부 전극(150)은 유전층(140)의 일면 상에 적층될 수 있다. 유전층(140)은 캐패시터의 정전용량을 결정하는 인자로서, 정전용량은 유전층(140)이 갖는 유전 상수에 비례하게 되며, 유리, 세라믹, 산화탄탈륨 또는 폴리스티렌 타입의 플라스틱이나 폴리카보네이트 등으로 이루어질 수 있으며, 공기층일 수도 있다. 또한, 상부 전극(150)은 구리 등과 금속 물질로 이루어질 수 있다.

유전층(140) 및 상부 전극(150)은, 제2 전극(124)의 일면에 유전층(140)을 적층하고 유전층(140)의 일면에 상부 전도층(도 5의 550)을 적층한 후, 상부 전도층(도 5의 550)의 일부를 제거함에 따라 형성될 수 있다.

먼저, 제2 전극(124)의 일면에, 유전층(140)을 적층한 후에, 순차적으로 유전층(140)의 일면에 상부 전도층(도 5의 550)을 적층하고, 포토 리소그래피 방식에 의하여 상부 전도층(도 5의 550)의 일부를 제거하여 하부 전극(120)에 상응하게 상 부 전극(150)을 형성할 수 있다. 이에 따라, 캐패시터로서 필요한 상부 전극(150) 및 하부 전극(120)과 그 사이에 개재되는 유전층(140)을 구비할 수 있다.

또한, 유전층(140)의 일면에는 상부 전도층(도 7의 750)이 형성되어 있을 수 있어 상부 전도층(도 7의 750)의 적층을 생략할 수도 있다. 즉, 제2 전극(124)의 일면에, 예를 들어, 유전층(140) 부분이 제2 전극(124)을 향하도록 RCC(resin coated copper)층을 적층한 후, 상부 전도층(도 7의 750)의 일부를 제거하여 상부 전극(150)을 형성할 수도 있으므로, 별개로 유전층(140)의 일면에 상부 전도층(도 7의 750)을 적층할 필요가 없어, 보다 캐패시터 내장형 인쇄회로기판(100)의 제조 공정을 단순화 할 수 있게 된다.

RCC층은 구리 등과 같은 금속 물질로 이루어진 상부 전도층(도 7의 750)에 직접 절연 재료를 코팅하여 유전층(140)을 형성함으로써, 유전층(140) 및 상부 전도층(도 7의 750)의 두께를 최소화한 것으로, RCC층을 이용하면, 내장형 캐패시터를 더욱 얇게 구성할 수 있게 된다.

유전층(140)과 상부 전도층(도 7의 750)으로 RCC층을 이용함에 따라, 유전층(140) 및 상부 전도층(도 7의 750)을 일체로 적층할 수 있으므로, 캐패시터 내장형 인쇄회로기판(100)의 제조 공정을 단순화 시킬 수 있는 동시에 보다 얇고 가벼운 캐패시터 내장형 인쇄회로기판(100)을 제공할 수 있게 된다.

비아(160)는 캐패시터의 전극을 외부와 전기적으로 연결되도록 하기 위해 유전층(140) 및 상부 전도층(도 5의 550)에 형성될 수 있다. 즉, 유전층(140)에 맞닿는 제2 전극(124)과 연결되도록 상부 전도층(도 5의 550) 및 유전층(140)에, 예를 들어, 드릴(drill) 등에 의해 비아 홀(165)을 천공하고 비아 홀(165) 내부에 전도성 물질 충전함에 따라 비아(160)를 형성할 수 있다.

먼저, 상부 전도층(도 5의 550) 및 유전층(140)에 제2 전극(124)의 위치와 상응하여 비아 홀(165)을 천공한다. 예를 들어, 드릴링으로 상부 전도층(도 5의 550) 및 유전층(140)에 비아 홀(165)을 천공할 수 있다. 또한, 디버링이나 디스미어와 같은 후처리 공정도 필요한 경우 수행할 수 있음은 물론이다. 이 후에, 비아 홀(165) 내부에 전도성 물질을 충전한다. 비아 홀(165) 내부에 예를 들어, 동 도금, 패널 도금, 패턴 도금 등의 공정에 의하여 전도성 물질을 형성함으로써, 캐패시터의 하부 전극(120)을 외부와 전기적으로 연결할 수 있다.

본 실시예에 따르면, 캐패시터의 하부 전극(120)을 상이한 에칭액에 반응하는 재료로 이루어진 이중 구조로 형성하고, 유전층(140)에 맞닿는 제2 전극의 두께(t2)를 제1 전극(122)에 비해 작게 함에 따라, 하부 전극(120)의 에칭 편차를 최소화할 수 있고, 결과적으로 캐패시터의 정전용량의 오차를 줄여 캐패시터의 신뢰성을 높일 수 있다.

다음으로, 본 발명의 다른 측면에 따른 캐패시터 내장형 인쇄회로기판 제조 방법의 제1 실시예를 설명하도록 한다.

도 4는 본 발명의 다른 측면에 따른 캐패시터 내장형 인쇄회로기판 제조 방법의 제1 실시예를 나타낸 순서도이고, 도 5는 본 발명의 다른 측면에 따른 캐패시터 내장형 인쇄회로기판 제조 방법의 제1 실시예를 나타낸 흐름도이다. 도 4 및 도 5를 참조하면, 절연층(510), 제1 전도층(522), 제2 전도층(524), 하부 전도층(520), 제1 전극(522'), 제2 전극(524'), 하부 전극(520'), 절연 물질(530), 유전층(540), 상부 전도층(550), 상부 전극(550'), 비아(560), 비아 홀(565)이 도시되어 있다.

본 제1 실시예에 따르면, 제1 전도층(522)의 일면에 제2 전도층(524)이 형성되는 이중 구조로 캐패시터의 하부 전도층(520)을 구성하고, 순차적인 에칭에 의하여 하부 전극(520')을 형성함으로써, 하부 전극(520')이 유전층(540)과 맞닿는 면적의 편차를 최소화할 수 있는 캐패시터 내장형 인쇄회로기판(500) 제조 방법을 제시한다.

먼저, 도 5의 (a)와 같이, 제1 전도층의 일면에 제2 전도층을 형성한다(S410). 즉, 동박적층판의 일부로서, 절연층(510)의 일면에 형성된 구리층인 제1 전도층(522)의 일면에 유전층(540)과 맞닿는 제2 전도층(524)을 형성하는 것이다. 제2 전도층(524)은 전해도금, 무전해도금, 진공증착, 스퍼터링 및 화학기상증착 중 적어도 어느 하나에 의해 제1 전도층(522)의 일면에 형성될 수 있다.

또한, 본 실시예에서는 제1 전도층(522)이 동박적층판의 일부인 경우를 일 예로 제시하였으나, 이 뿐만 아니라, 제1 전도층(522)은 양면 인쇄회로기판 또는 다층인쇄회로기판 등의 일부인 금속층일 수 있음은 물론이다.

이에 따라, 이중 구조로 이루어진 하부 전도층(520)을 구성 할 수 있게 되어 하부 전극(520')의 에칭 편차를 줄일 수 있게 되며, 이에 대하여는 제1 전극(522') 및 유전층(540)에 맞닿는 제2 전극(524')의 형성을 설명하는 부분에서 후술하도록 한다.

다음으로, 도 5의 (b)와 같이, 제2 전도층의 일부를 제거하여 제2 전극을 형성한다(S420). 즉, 유전층(540)과 맞닿는 제2 전극(524')은 포토 리소그래피 방식에 의해 제2 전도층(524)에 에칭 레지스트를 도포하고, 노광 및 현상 공정을 거친 후, 제2 전도층(524)의 일부에 제2 에칭액을 도포하여 제2 전도층(524)의 일부를 제거함으로써, 형성할 수 있다.

이 때, 제1 전도층(522)과 유전층(540)에 맞닿는 제2 전도층(524)은 반응하는 에칭액이 상이한 재료로 이루어질 수 있고, 제2 전도층(524)은 니켈 또는 주석으로 이루어질 수 있으므로, 니켈 또는 주석에만 반응하는 제2 에칭액을 사용하여 동박적층판의 구리층인 제1 전도층(522)에 영향을 주지 않고 제2 전극(524')을 형성할 수 있다.

다음으로, 도 5의 (c)와 같이, 제1 전도층의 일부를 제거하여 제2 전극에 상응하게 제1 전극을 형성한다(S430). 즉, 제1 전극(522')도 유전층(540)에 맞닿는 제2 전극(524')의 형성과 마찬가지로 에칭에 의하여 제1 전도층(522)의 일부를 제거함으로써 형성될 수 있다.

이 때, 제2 전극(524')이 에칭 레지스트로써 이용될 수 있으므로, 별도의 레지스트가 없이도 제1 전도층(522)의 일부에 제1 에칭액을 도포하여 제1 전극(522')을 형성할 수 있다. 즉, 제1 전도층(522)은 구리로 이루어질 수 있으므로, 구리에만 반응하는 제1 에칭액을 사용하여 제1 전극(522')을 형성할 수 있는 것이다.

제2 전도층(524)을 그에 상응하는 제2 에칭액에 의하여 일부 제거한 후, 남 아있는 제2 전극(524')을 제1 전도층(522)의 레지스트로 이용함에 따라, 별도의 마스크 및 레지스트가 필요 없으므로 캐패시터 내장형 인쇄회로기판(500)의 제조 공정을 단순화할 수 있다.

또한, 에칭에 의하여 금속층의 일부를 제거하여 소정의 패턴을 형성하는 경우, 에칭 공정 자체의 속성에 의하여, 기판 등에 지지되지 않는 패턴의 상단부는 면적이 좁아지게 되어 에칭 편차가 발생하게 되는데, 본 실시예에서와 같이, 하부 전도층(520)을 이중 구조로 형성하는 경우에는, 제2 전극(524')이 유전층(540)에 맞닿는 면적에 의한 편차만이 발생하게 되므로, 전체 하부 전극(520')의 두께에 비하여 정전용량의 오차를 줄일 수 있게 된다.

다음으로, 도 5의 (d)와 같이, 제1 전도층 및 제2 전도층의 일부가 제거된 부분에 절연 물질을 충전한다(S440). 즉, 제1 전도층(522) 및 유전층(540)에 맞닿는 제2 전도층(524)의 제거된 부분을 절연 물질(530)로 충전하고, 예를 들어, 표면 연마를 통해서 상면을 평평하게 함에 따라 유전층(540) 및 상부 전도층(550)의 형성 후에 캐패시터의 성능을 향상시킬 수 있다.

다음으로, 도 5의 (e)와 같이, 제2 전극의 일면에 유전층을 형성한다(S450). 즉, 캐패시터를 형성하기 위하여 상부 전극(550')과 하부 전극(520') 사이에 개재될 유전층(540)을 적층하는 것이다.

다음으로, 도 5의 (f)와 같이 유전층의 일면에 제3 전도층을 적층한다(S460). 제2 전극(524')의 일면에 유전층(540) 및 상부 전도층(550)을 적층하고, 상부 전도층(550)의 일부를 제거하여 상부 전극(550')을 형성함에 따라, 캐패시터 로서의 기능을 발휘할 수 있다.

다음으로, 제2 전극과 전기적으로 연결되는 비아를 형성한다(S470). 비아(560)를 형성하는 공정은 다음과 같이 나누어 설명할 수 있다.

먼저, 도 5의 (g)와 같이 제3 전도층 및 유전층에 제2 전극과 상응하여 비아 홀을 천공한다(S472). 예를 들어, 드릴링으로 상부 전도층(550) 및 유전층(540)에 비아 홀(565)을 천공할 수 있다. 또한, 디버링이나 디스미어와 같은 후처리 공정도 필요한 경우 수행할 수 있음은 물론이다.

이 후에, 도 5의 (h)와 같이 비아 홀(565) 내부에 전도성 물질을 충전한다(S474). 비아 홀(565) 내부에 예를 들어, 동 도금, 패널 도금, 패턴 도금 등의 공정에 의하여 전도성 물질을 형성함으로써, 캐패시터의 하부 전극(520')을 외부와 전기적으로 연결할 수 있다.

마지막으로, 도 5의 (i)와 같이, 제3 전도층의 일부를 제거하여 제2 전극에 상응하게 제3 전극을 형성한다(S480). 예를 들어, 포토 리소그래피 방식에 의한 에칭을 통하여 상부 전도층(550)의 일부를 제거함으로써, 하부 전극(520')과 상응하게 캐패시터의 상부 전극(550')을 형성할 수 있다.

이에 따라, 캐패시터로서 필요한 상부 전극(550') 및 하부 전극(520')과 그 사이에 개재되는 유전층(540)을 구비하게 되며, 대향하는 상부 전극(550') 및 하부 전극(520')에 전압이 인가되면, 그에 비례하여 전하를 저장할 수 있게 된다.

본 실시예에 따르면, 캐패시터의 하부 전도층(520)을 상이한 에칭액에 반응하는 재료로 이루어진 이중 구조로 형성함에 따라, 하부 전극(520')의 에칭 편차를 최소화할 수 있고, 결과적으로 캐패시터의 정전용량의 오차를 줄여 캐패시터의 신뢰성을 높일 수 있다.

다음으로, 본 발명의 다른 측면에 따른 캐패시터 내장형 인쇄회로기판 제조 방법의 제2 실시예를 설명하도록 한다.

도 6은 본 발명의 다른 측면에 따른 캐패시터 내장형 인쇄회로기판 제조 방법의 제2 실시예를 나타낸 순서도이고, 도 7은 본 발명의 다른 측면에 따른 캐패시터 내장형 인쇄회로기판 제조 방법의 제2 실시예를 나타낸 흐름도이다. 도 7 및 도 8을 참조하면, 절연층(710), 제1 전도층(722), 제2 전도층(724), 하부 전도층(720), 제1 전극(722'), 제2 전극(724'), 하부 전극(720'), 절연 물질(730), 유전층(740), 상부 전도층(750), RCC층(755), 상부 전극(750'), 비아(760), 비아 홀(765)이 도시되어 있다.

본 제2 실시예에 따르면, 제1 전도층(722)의 일면에 제2 전도층(724)이 형성되는 이중 구조로 캐패시터의 하부 전도층(720)을 구성하고, 순차적인 에칭에 의하여 하부 전극(720')을 형성함으로써, 하부 전극(720')이 유전층(740)과 맞닿는 면적의 편차를 최소화할 수 있으며, 유전층(740) 및 상부 전도층(750)의 형성을 단순화할 수 있는 캐패시터 내장형 인쇄회로기판(700) 제조 방법을 제시한다.

먼저, 도 7의 (a)와 같이, 제1 전도층의 일면에 제2 전도층을 형성한다(S610). 이 후, 도 7의 (b)와 같이, 제2 전도층의 일부를 제거하여 제2 전극을 형성하고(S620), 도 7의 (c)와 같이, 제1 전도층의 일부를 제거하여 제2 전극에 상 응하게 제1 전극을 형성한다(S630).

다음으로, 도 7의 (d)와 같이, 제1 전도층 및 제2 전도층의 일부가 제거된 부분에 절연 물질을 충전하고(S640), 도 7의 (e)와 같이, 제2 전극의 일면에, 일면에 제3 전도층의 형성되어 있는 유전층을 형성한다(S650).

다음으로, 제2 전극과 전기적으로 연결되는 비아를 형성하며(S660), 이는, 도 7의 (f)와 같이, 제3 전도층 및 유전층에 제2 전극과 상응하여 비아 홀을 천공하고(S662), 도 7의 (g)와 같이, 비아 홀 내부에 전도성 물질을 충전하는 공정으로 나눌 수 있다(S664).

마지막으로, 도 7의 (h)와 같이, 제3 전도층의 일부를 제거하여 제2 전극에 상응하게 제3 전극을 형성한다(S670).

본 실시예의 경우, 도 7의 (a), (b), (c), (d), (f), (g), (h)에 도시된 바와 같이, 절연층(710) 상에 형성된 제1 전도층(722)에 제2 전도층(724)을 형성하여 하부 전도층(720)을 형성하는 공정, 이를 순차적으로 에칭하여 제1 전극(722') 및 제2 전극(724')으로 구성된 하부 전극(720')을 형성하는 공정, 절연 물질(730)을 충전하는 공정, 비아 홀(765)과 비아(760)를 형성하는 공정, 상부 전극(750')을 형성하는 공정은 제1 실시예와 동일 또는 상응하므로, 이에 대한 설명은 생략하기로 하고, 이하, 제1 실시예와의 차이점인, 일면에 상부 전도층(750)이 형성되어 있는 유전층(740) 의 형성에 대해서 설명하도록 한다.

하부 전도층(720)의 일부가 제거된 부분에 절연 물질(730)을 충전한 다음, 도 7의 (e)와 같이, 제2 전극의 일면에, 일면에 제3 전도층이 형성되어 있는 유전 층을 형성한다(S650). 즉, 제2 전극(724')의 일면에, 예를 들어, RCC층(755)을 적층한다. RCC층(755)의 유전층(740) 부분이 제2 전극(724')을 향하도록 RCC층(755)을 제2 전극(724')의 일면에 적층함에 따라, 유전층(740)과 상부 전도층(750)을 일체로 구성할 수 있게 되는 것이다.

본 실시예에 따르면, 유전층(740) 및 상부 전도층(750)을 일체로 형성할 수 있으므로, 캐패시터 내장형 인쇄회로기판(700)의 제조 공정을 단순화 시킬 수 있는 동시에, 보다 얇고 가벼운 캐패시터 내장형 인쇄회로기판(700)을 제공할 수 있게 된다.

전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.

도 1은 본 발명의 일 측면에 따른 캐패시터 내장형 인쇄회로기판의 일 실시예를 나타낸 단면도.

도 2 및 도 3은 캐패시터의 전극 두께에 따른 에칭 편차를 나타낸 단면도.

도 4는 본 발명의 다른 측면에 따른 캐패시터 내장형 인쇄회로기판 제조 방법의 제1 실시예를 나타낸 순서도.

도 5는 본 발명의 다른 측면에 따른 캐패시터 내장형 인쇄회로기판 제조 방법의 제1 실시예를 나타낸 흐름도.

도 6은 본 발명의 다른 측면에 따른 캐패시터 내장형 인쇄회로기판 제조 방법의 제2 실시예를 나타낸 순서도.

도 7은 본 발명의 다른 측면에 따른 캐패시터 내장형 인쇄회로기판 제조 방법의 제2 실시예를 나타낸 흐름도.

<도면의 주요 부분에 대한 부호의 설명>

100: 캐패시터 내장형 인쇄회로기판 110: 절연층

122: 제1 전극 124: 제2 전극

120: 하부 전극 130: 절연 물질

140: 유전층 150: 상부 전극

160: 비아 t1: 제1 전극의 두께

t2: 전극의 두께

Claims

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절연층의 일면에 형성되는 제1 전도층을 이용하여 캐패시터가 내장된 인쇄회로기판을 제조하는 방법으로서,

상기 제1 전도층의 일면에 제2 전도층을 형성하는 단계;

상기 제2 전도층의 일부를 제거하여 제2 전극을 형성하는 단계;

상기 제2 전극에 상응하게 상기 제1 전도층의 일부를 제거하여 제1 전극을 형성하는 단계; 및

상기 제2 전극의 일면에 유전층을 형성하는 단계를 포함하되,

상기 제1 전도층과 상기 제2 전도층은 상이한 에칭액에 반응하는 재료로 이루어지며,

상기 제2 전극을 형성하는 단계는,

상기 제2 전도층의 일부에 제2 에칭액을 도포하여 상기 제2 전도층의 일부를 제거하는 단계를 포함하고,

상기 제1 전극을 형성하는 단계는,

상기 제1 전도층의 일부에 제1 에칭액을 도포하여 상기 제1 전도층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조 방법.
제4항에 있어서,

상기 제2 전도층을 형성하는 단계는,

전해도금, 무전해도금, 진공증착, 스퍼터링(sputtering) 및 화학기상증착(CVD)으로 이루어진 군에서 선택된 적어도 어느 하나에 의해 수행되는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조 방법.
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제4항에 있어서,

상기 유전층을 형성하는 단계 이전에,

상기 제1 전도층 및 상기 제2 전도층의 일부가 제거된 부분에 절연 물질을 충전하는 단계를 더 포함하는 캐패시터 내장형 인쇄회로기판 제조 방법.
제4항에 있어서,

상기 유전층을 형성하는 단계 이후에,

상기 유전층의 일면에 제3 전도층을 형성하는 단계; 및

상기 제2 전극에 상응하게 상기 제3 전도층의 일부를 제거하여 제3 전극을 형성하는 단계를 더 포함하는 캐패시터 내장형 인쇄회로기판 제조 방법.
제4항에 있어서,

상기 유전층의 일면에는 제3 전도층이 형성되어 있는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조 방법.
제9항에 있어서,

상기 유전층을 형성하는 단계 이후에,

상기 제2 전극에 상응하게 상기 제3 전도층의 일부를 제거하여 제3 전극을 형성하는 단계를 더 포함하는 캐패시터 내장형 인쇄회로기판 제조 방법.