[go: up one dir, main page]

KR20090032073A - 반도체 버퍼 구조들 내의 스트레인드 층들 - Google Patents

반도체 버퍼 구조들 내의 스트레인드 층들 Download PDF

Info

Publication number
KR20090032073A
KR20090032073A KR1020097000574A KR20097000574A KR20090032073A KR 20090032073 A KR20090032073 A KR 20090032073A KR 1020097000574 A KR1020097000574 A KR 1020097000574A KR 20097000574 A KR20097000574 A KR 20097000574A KR 20090032073 A KR20090032073 A KR 20090032073A
Authority
KR
South Korea
Prior art keywords
buffer layer
strained
relaxed buffer
layer
germanium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020097000574A
Other languages
English (en)
Other versions
KR101430181B1 (ko
Inventor
나일스 더블유. 코디
크리스또프 피제
마르끄 께나르
Original Assignee
에이에스엠 아메리카, 인코포레이티드
에스.오.아이. 테크 실리콘 온 인슐레이터 테크놀로지스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이에스엠 아메리카, 인코포레이티드, 에스.오.아이. 테크 실리콘 온 인슐레이터 테크놀로지스 filed Critical 에이에스엠 아메리카, 인코포레이티드
Publication of KR20090032073A publication Critical patent/KR20090032073A/ko
Application granted granted Critical
Publication of KR101430181B1 publication Critical patent/KR101430181B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/0251—Graded layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

기판(10), 기판 상에 형성된 등급된 부분을 가지는 완화된 버퍼층(14, 18), 및 완화된 버퍼층(14, 18)의 등급된 부분 내에 적어도 하나의 스트레인드 천이층(16)을 포함하는 반도체 워크피스 및 그 제조방법을 개시한다. 적어도 하나의 스트레인드 천이층(16)은 워크피스의 만곡의 양을 감소시키며, 이는 기판(10)의 열팽창 계수의 수축에 대한 완화된 버퍼층(14, 18)의 열팽창 계수(CTE) 수축의 차이에 기인한다.
반도체, 버퍼층, 스트레인드 천이층, 워크피스, 만곡, 열팽창 계수

Description

반도체 버퍼 구조들 내의 스트레인드 층들{Strained layers within semiconductor buffer structures}
본 발명은 일반적으로 반도체 제조 분야에 관한 것이고, 보다 상세하게는 완화된 반도체 버퍼 구조들의 형성에 관한 것이다.
스트레인드 반도체 물질들은 완화된 반도체 물질들과 비교하여 개선된 전기적 캐리어 이동도 특성들을 제공하는 잇점이 있고, 이에 따라 반도체 회로들이 동작할 수 있는 속도를 증가시킨다. 반도체 층의 물질의 고유의 격자 상수와 차이가 있는 하측 물질의 격자 구조와 동일한 격자 구조를 적어도 하나의 치수에서 가지도록 수축되는 경우에, 이러한 반도체 층은 "스트레인드(strained)"로 지칭된다. 정합하는 격자 구조를 가지는 하측 구조 상에 상기 물질이 증착되는 경우에는 증착된 막 내에서 원자들이 정상적으로 점유하는 위치로부터 이격되기 때문에, 격자 변형(strain)이 발생한다. 변형의 정도는, 증착된 층의 두께, 상기 증착된 물질과 하측 구조 사이의 격자 부정합의 정도를 포함하는 여러 가지 인자들과 관련된다.
스트레인드 반도체 층들은 실리콘-게르마늄(SiGe) 버퍼층 상에 실리콘을 에피택셜하게 증착하여 형성될 수 있다. 실리콘-게르마늄 막들은 마이크로 전자 소자 제조와 같은 매우 다양한 반도체 어플리케이션에서 사용된다. 실리콘-게르마늄 이 실리콘에 비하여 더 큰 격자 상수를 가지므로, 실리콘 상에 에피택셜 실리콘-게르마늄 증착이 일어나는 경우(예를 들어, 실리콘 웨이퍼 상의 증착), 에피택셜하게 증착된 상기 실리콘-게르마늄은 더 작은 하측의 실리콘 격자에 대하여 변형("스트레인드")된다. 스트레인드 실리콘 층이 실리콘-게르마늄 층 상에 증착되는 경우에는, 상기 실리콘-게르마늄 버퍼층은 먼저 "완화(relaxed)"되어야 하고, 이에 따라 그 상에 증착된 실리콘 층은 변형된다. 특히, 스트레인드 실리콘-게르마늄 층이 하측의 실리콘 격자의 치수들을 가지기 때문에, 스트레인드 실리콘-게르마늄 층 상에 증착된 실리콘 층은 변형되지 않는다. 반면, "완화된" 실리콘-게르마늄 층 상에 증착된 실리콘 층은 더 큰 하측의 실리콘-게르마늄 격자에 정합되기 위하여 변형된다. 따라서, 스트레인드 실리콘 층은 완화된 실리콘-게르마늄 층 상에 실리콘을 에피택셜하게 증착하여 형성할 수 있다. 실리콘 상에 완화된 실리콘-게르마늄 층을 형성하는 많은 시도들이 있다.
하나의 시도는, 실리콘-게르마늄 층을 "임계 두께(critical thickness)" 이상으로 증착하는 것이다. 스트레인드 실리콘-게르마늄 층의 두께가 일정한 임계 두께 이상으로 증가됨에 따라, 상기 스트레인드 실리콘-게르마늄 층의 결정 구조 내의 결함들이 발생하며, 따라서 완화가 유도된다. 완화가 발생한 후에는, 상기 실리콘-게르마늄 층 내에 존재하는 변형의 정도는 완화동안 상기 층 내에 발생한 불일치(misfit) 전위의 양과 관련되고, 이는 상기 층의 탄성 에너지와 전위 생성 및 미끄러짐을 위한 활성화 에너지의 함수이다. 상기 임계 두께는 성장 속도, 성장 온도, 게르마늄 농도, 및 상기 실리콘-게르마늄 층의 하측의 층 내의 결함들의 수를 포함하는 다양한 인수들에 의존한다. 또한, 상기 실리콘-게르마늄은, 예를 들어 증착 후에 상기 워크피스의 어닐링에 의한 거시적인 팽창에 기인하여 완화될 수 있다.
통상적으로, 실리콘-게르마늄의 완화된 버퍼층은, 하측의 실리콘 기판으로부터 상기 완화된 버퍼층의 상측 표면까지 게르마늄의 증가되는 (또는 "등급된(graded)") 농도를 가지고 증착된다. 예를 들어, 상기 게르마늄 농도는 약 0%로부터 약 20% 내지 40% 범위까지 증가될 수 있다. 상기 기판으로부터의 거리에 따라 격자 상수를 점진적으로 증가시키기 위하여 상기 실리콘-게르마늄 층의 게르마늄 농도를 등급되게 하는 것은 완화를 용이하게 하고, 관통 전위들(threading dislocation)의 발생 및 관통 전위들의 축적("pile-up")을 최소화할 수 있다.
일부 실시예들에 있어서, 반도체 워크피스는 기판, 상기 기판 상에 형성된 등급된 부분을 포함하는 완화된 버퍼층, 및 상기 완화된 버퍼층의 상기 등급된 부분 내의 적어도 하나의 스트레인드 천이층을 포함한다.
일부 실시예들에 있어서, 반도체 워크피스는 기판, 상기 기판 상에 형성된 완화된 버퍼층, 및 상기 완화된 버퍼층 내의 적어도 하나의 스트레인드 천이층을 포함하고, 상기 적어도 하나의 스트레인드 천이층은, 상기 완화된 버퍼층의 상측 표면에 인접한 관통 전위 밀도를 약 104/cm2 미만으로 감소시키도록 구성된다.
일부 실시예들에 있어서, 집적 회로는 기판, 상기 기판 상에 형성된 등급된 부분을 포함하는 완화된 버퍼층, 및 상기 완화된 버퍼층의 등급된 부분 내의 적어도 하나의 스트레인드 천이층을 포함한다.
일부 실시예들에 있어서, 반도체 워크피스의 제조방법은, 기판을 마련하는 단계, 상기 기판 상에 완화된 버퍼층을 증착하는 단계, 및 상기 완화된 버퍼층을 증착하는 단계 중에, 상기 완화된 버퍼층의 상측 표면에 인접한 관통 전위 밀도를 약 104/cm2 미만으로 감소시키도록 구성된 적어도 하나의 스트레인드 천이층을 증착하는 단계를 포함한다.
일부 실시예들에 있어서, 반도체 워크피스의 제조방법은, 기판을 마련하는 단계, 실리콘 전구체들 및 게르마늄 전구체들을 유동하여 상기 기판 상에 완화된 버퍼층의 제1 부분을 증착하는 단계로서, 상기 완화된 버퍼층의 성장하는 상기 제1 부분 내에 게르마늄 농도를 증가시키는 단계, 상기 완화된 버퍼층의 상기 제1 부분이 증착된 후에, 상기 실리콘 전구체들의 유동을 계속하면서 상기 게르마늄 전구체들의 유동을 중지하는 단계, 및 상기 게르마늄 전구체들의 유동을 중지한 후에, 상기 게르마늄 전구체들의 유동을 재개하여 상기 완화된 버퍼층의 제2 부분을 증착하는 단계로서, 상기 완화된 버퍼층의 상기 성장하는 상기 제2 부분 내의 게르마늄 농도를 증가시키는 단계를 포함한다.
본 발명 및 종래 기술에 대하여 달성할 수 있는 잇점들을 요약할 목적으로, 본 명세서에 본 발명의 특정한 목적들 및 잇점들이 상술한 바와 같이 설명되었다. 물론, 이와 같은 모든 목적들 또는 잇점들이 본 발명의 특정한 실시예들에 따라 반드시 달성될 수 있는 것을 의미하는 것이 아님을 이해할 수 있다. 따라서, 예를 들어, 본 명세서에 의하여 가르쳐지거나 제안되는 바와 같은 다른 목적들 또는 잇점들을 반드시 달성하지 않고, 본 명세서에 의하여 가르쳐지거나 제안되는 바와 같은 하나의 잇점 또는 일 군의 잇점들을 달성하거나 최적화하는 방법으로 본 기술 분야의 당업자들은 본 발명을 변형하거나 수행할 수 있다.
이러한 실시예들 모두는 본 명세서에 개시된 발명의 범위 내에서 의도된다. 이와 같은 실시예 또는 다른 실시예들은 첨부된 도면들을 참조한 바람직한 실시예들에 대한 하기의 상세한 설명으로부터 본 기술 분야의 당업자들에게 명백할 수 있고, 본 발명은 개시된 특정한 바람직한 실시예(들)에 한정되는 것은 아니다.
본 명세서에 개시된 본 발명의 이와 같거나 다른 특징들, 측면들 및 장점들은 바람직한 실시예의 하기의 도면들을 참조하여 설명되며, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
도 1a 및 도 1b는 완화된 버퍼층에 의한 워크피스의 만곡(bow)을 개략적으로 도시한다.
도 2a 내지 도 2g는 완화된 버퍼층을 가로질러 게르마늄 농도 분포의 예시적인 실시예를 개략적으로 도시한다.
도 3은 완화된 버퍼층의 개략적인 단면도이다.
도 4는 하나의 스트레인드 천이층을 가지는 완화된 버퍼층의 개략적인 단면도이다.
도 5는 네 개의 스트레인드 천이층들을 가지는 완화된 버퍼층의 개략적인 단면도이다.
도 6a 내지 도 6d는 스트레인드 층의 이전 공정의 예시적인 실시예를 개략적으로 도시한다.
특정한 바람직한 실시예들 및 예들이 하기에 개시되어 있다고 하여도, 본 발명은 특정하게 개시된 실시예들 및/또는 본 발명의 사용들, 이들의 명백한 변형들, 동등믈의 범위 넘어로 확장될 수 있음을 본 기술 분야의 당업자는 이해할 수 있다. 따라서, 본 명세서에 개시된 본 발명의 범위는 하기에 개시된 특정한 실시예들에 의하여 한정되지 않는다.
기판 상에 고온들에서 성장한 완화된 버퍼층들은 위크피스를 냉각 중에 상기 워크피스의 만곡(bow) 및 휘어짐(warp)을 생성할 수 있는 인장 스트레인 또는 압축 스트레인의 상태가 되게 할 수 있고, 이는 상기 완화된 버퍼층 및 상기 벌크 기판 사이의 열팽창 계수의 차이들에 적어도 부분적으로 기인한다. 상기 워크피스가 증착 온도(예를 들어, 900℃)로부터 냉각될 때(예를 들어, 실온까지) 상기 완화된 버퍼층은 만곡을 야기할 수 있고, 이는 상기 벌크 기판이 그의 열팽창 계수에 따라 수축되는 정도와는 다르게 상기 완화된 버퍼층이 그의 열팽창 계수에 따라 수축하기 때문이다. 상기 워크피스는 안정 온도(즉, 열팽창 계수의 차이에 기인하는 응력이 실질적으로 더 이상의 만곡을 야기하지 않는 온도임) 이하에서 만곡되거나 휘어진 상태로 잔존한다. 휘어짐(warp)은 기준 평면에 대하여 워크피스의 표면의 최 대 및 최소 편차들로 측정된다. 만곡(bow)은 두께 변화에 무관하게 상기 워크피스의 표면의 변형이 중심 위치에서 에지에 대하여 오목한 정도(예를 들어, 도 1a에 도시된 바와 같음) 또는 볼록한 정도(예를 들어, 도 1b에 도시된 바와 같음)로 측정된다. 도 1a에 도시된 바와 같이, 기판(10) 및 완화된 버퍼층(12)을 포함하는 상기 워크피스는 냉각 후에 압축 변형되고, 이에 따라 상방향으로 만곡된다(예를 들어, 실리콘에 비하여 큰 열팽창 계수를 가지는 완화된 실리콘-게르마늄 버퍼층에 기인함). 도 1b에 도시된 바와 같이, 기판(10) 및 완화된 버퍼층(12)을 포함하는 상기 워크피스는 냉각 후에 인장 변형되고, 이에 따라 하방향으로 만곡된다. 본 명세서에 워크피스의 만곡이 상세하게 설명되었다고 하여도, 개시된 실시예는 워크피스의 휘어짐에 유사하게 적용될 수 있다. 수학식 1은, 예를 들어 상대적으로 고정된 온도에서 1차 근사에 의하여 열팽창 계수가 대략적으로 온도에 무관한 온도 영역에 대하여, 기판과 상기 기판 상에 성장한 층 사이의 열팽창 계수의 차이들에 기인하는 워크피스의 만곡을 수학적으로 설명한다.
Figure 112009001726302-PCT00001
수학식 1에서 설명하는 바와 같이. 워크피스의 만곡(
Figure 112009001726302-PCT00002
)은 성장층의 두께(
Figure 112009001726302-PCT00003
), 기판 두께 (
Figure 112009001726302-PCT00004
)에 대한 기판 직경 (
Figure 112009001726302-PCT00005
)의 비의 제곱, 상기 기판과 상 기 성장층 사이의 열팽창 계수의 차이(
Figure 112009001726302-PCT00006
), 및 증착 온도와 안정 온도의 차이(
Figure 112009001726302-PCT00007
)의 곱에 만곡의 초기값(
Figure 112009001726302-PCT00008
)을 더한 값에 비례한다.
일반적으로, 벌크 기판의 물리적 파라미터들은 상수이다. 예를 들어, 베어(bare) 기판은 0에 가까운 만곡의 초기값을 통상적으로 가지며(예를 들어, 300 mm 실리콘 기판들에 대하여 약 -5
Figure 112009001726302-PCT00009
내지 약 +5
Figure 112009001726302-PCT00010
), 이는 다른 열팽창 계수를 가지는 완화된 층과 같은 만곡을 유발하는 요소가 상기 기판 상에 존재하지 않기 때문이다(즉,
Figure 112009001726302-PCT00011
). 공정 파라미터들로부터 상기 증착 온도 또는 증착 온도들이 알려져있다. 상기 안정 온도는 상기 기판과 상기 성장층의 열팽창 계수의 차이들에 의한 팽창 또는 수축의 차이가 많지 않는 온도 이하를 의미한다. 상기 안정 온도는 통상적으로 실온(예를 들어, 25 ℃)이거나, 또는 약 400℃ 내지 500℃ 범위일 수 있다.
기판의 직경(
Figure 112009001726302-PCT00012
)은 통상적으로 약 50 mm 내지 450 mm이고, 상기 기판의 열팽창 계수(
Figure 112009001726302-PCT00013
)는 관심있는 온도 범위내에서 온도에 실질적으로 의존하지 않는다. 상기 기판의 벌크 두께(
Figure 112009001726302-PCT00014
)는 통상적으로 큰 직경 워크피스들이 더 두껍다. 예를 들어, 200 mm의 기판은 일반적으로 약 725
Figure 112009001726302-PCT00015
두께이고, 300 mm의 기판은 일반적으로 약 750
Figure 112009001726302-PCT00016
두께이다. 제곱으로 비례하므로, 상기 기판의 직경의 증가 또는 상기 기판의 두께의 감소는 워크피스의 만곡에 대하여 측정가능한 영향을 준 다. 예를 들어, 상기 워크피스를 200 mm 직경과 725
Figure 112009001726302-PCT00017
두께에서 300 mm 직경과 750
Figure 112009001726302-PCT00018
두께로 변경하면, 다른 변수들(
Figure 112009001726302-PCT00019
,
Figure 112009001726302-PCT00020
,
Figure 112009001726302-PCT00021
)을 동일하게 유지하여도 210%의 만곡의 증가를 야기한다.
웨이퍼의 만곡 및 휘어짐은 후속의 공정 단계들(예를 들어, 상기 워크피스를 실온으로 냉각한 후의 단계들)에서 많은 문제점을 야기하며, 따라서, 상기 워크피스의 수율을 감소시킬 수 있다. 정렬을 수행하는 공정 장치들은 상기 웨이퍼를 부정확하게 정렬시킬 수 있고, 따라서, 웨이퍼들 사이 및 각각의 웨이퍼 내에서 공정 균일성을 저하시킬 수 있다. 예를 들어, 포토리소그래피 장치들은 오정렬된 영상들을 생성할 수 있다. 또한, 만곡 및 휘어짐에 의하여 포토리소그래피 장치들은 초점이 이탈된 영상을 형성할 수 있고, 이에 따라 상기 워크피스 상에 부정확한 패턴들을 형성할 수 있다. 진공 핸들링을 사용하는 일부의 공정 장치들은 웨이퍼를 전체적으로 진공으로 하여 접촉하지 못할 수 있으며, 이에 따라 핸들링 결함을 야기한다. 또한, 만곡은 다이 연마 공정 중에 다이싱 균일성을 감소시키는 응력을 야기할 수 있다. 두 개의 워크피스들의 상측 표면들을 결합하는 공정 중에, 예를 들어 하기에 개시한 바와 같은 스트레인드 실리콘-온-절연물(strained silicon-on-insulator, SSOI) 공정 중에, 만곡에 의하여 도우너 및 수용 워크피스들은 열등하게 본딩될 수 있다. 따라서, 300 mm 직경의 기판들에 결합가능한 상기 워크피스들에 대하여, 하기에 개시된 방법들은 만곡을 바람직하게는 약 50
Figure 112009001726302-PCT00022
보다 바람직하게는 약 25
Figure 112009001726302-PCT00023
, 보다 더 바람직하게는 약 5
Figure 112009001726302-PCT00024
로 감소시킨다.
만곡 및 휘어짐은 다중 층들의 증착에 기인하여 증가될 수 있다. 예를 들어, 기판 상의 완화된 버퍼층 상에 스트레인드 활성층의 증착은 변형을 야기할 수 있고, 이에 따라 상기 완화된 버퍼층과 상기 기판 사이 및 상기 스트레인드 활성층과 상기 완화된 버퍼층 사이의 열팽창 계수의 차이들에 의하여 만곡되거나 휘어진다. 이와 같은 다중 층들에 의한 만곡은 수학식 2에 의하여 수학적으로 나타날 수 있다.
Figure 112009001726302-PCT00025
만곡(
Figure 112009001726302-PCT00026
)은 기판 두께(
Figure 112009001726302-PCT00027
)에 대한 기판 직경 (
Figure 112009001726302-PCT00028
)의 비율의 제곱, 성장층의 성장 온도와 안정 온도의 차이(
Figure 112009001726302-PCT00029
), 벌크 기판 (
Figure 112009001726302-PCT00030
)의 열팽창 계수와 n개의 성장층들 각각의 두께들(
Figure 112009001726302-PCT00031
)의 합과의 곱에서 n 개의 성장층들에 대한 n 개의 성장층들의 두께들(
Figure 112009001726302-PCT00032
)과 열팽창 계수 (
Figure 112009001726302-PCT00033
)의 곱의 합을 뺀 값을 곱하고 만곡의 초기값(
Figure 112009001726302-PCT00034
)을 더한 값과 같다. 수학식 1과 비교하면, 상기 층들의 추가적인 영향들을 나타내기 위하여, 열팽창 계수의 차이들을 상기 층들의 두께와 조합하여 나타내었다. 하나의 성장층인 경우에는, 수학식 2는 수학식 1로 감축된다. 일부 실시예들에 있어서, 복수의 성장층들은 상술한 만곡과 휘어짐에 기인하는 문 제가 더 심각할 수 있다.
실리콘-게르마늄의 완화된 버퍼층에 대한 열팽창 계수 (
Figure 112009001726302-PCT00035
)는 실온에 가까운 온도들에서 수학식 3 및 수학식 4로 나타난 게르마늄 농도 x에 따라 변할 수 있다. 수학식 3은 일반적으로 0% 내지 85% 범위의 게르마늄 농도들(즉, 0 < x < 0.85)에 적절하다. 수학식 4는 일반적으로 85% 내지 100% 범위의 게르마늄 농도들(즉, 0.85 < x < 1)에 적절하다. 다른 온도 범위에서는 상기 수학식들은 변화할 수 있음을 이해할 수 있다.
Figure 112009001726302-PCT00036
Figure 112009001726302-PCT00037
수학식 3과 수학식 4를 수학식 1 또는 수학식 2에 대입하면, 열팽창 계수의 차이들에 의하여 더 높은 게르마늄 농도들에서 워크피스의 만곡이 더 크게 발생함을 알 수 있다. 다른 변수들이 상수로 유지된다고 가정하면, 게르마늄 농도가 증가됨에 따라 실리콘 기판들에 대하여 기판의 열팽창 계수(
Figure 112009001726302-PCT00038
)와 증착된 층의 열팽창 계수(
Figure 112009001726302-PCT00039
)의 차이는 더 커진다. 예를 들어, 상기 게르마늄 농도가 10%인 경 우에 있어서, 수학식 1의 적용은 2.86×10-6/K의 열팽창 계수(
Figure 112009001726302-PCT00040
)를 산출하고, 상기 게르마늄 농도가 40%인 경우에 있어서, 수학식 1의 적용은 3.62×10-6/K의 열팽창 계수(
Figure 112009001726302-PCT00041
)를 산출한다. 따라서, 완화된 실리콘-게르마늄의 단일 성장층에 대하여, 2.6×10-6/K의 열팽창 계수 (
Figure 112009001726302-PCT00042
)를 가지는 실리콘 기판으로부터 열팽창의 차이(
Figure 112009001726302-PCT00043
)는 10% 게르마늄에 대하여 0.26×10-6/K이고, 40% 게르마늄에 대하여 1.02×10-6/K이고, 따라서, 게르마늄 농도가 10%에서 40%로 증가되는 경우에 있어서, 워크피스의 만곡(
Figure 112009001726302-PCT00044
)의 크기가 약 400%가 증가된다.
일부 실시예들에 있어서, 상기 완화된 버퍼층의 특성들을 변화시키면 워크피스 내의 만곡의 양을 변화시킬 수 있다. 예를 들어, 다른 변수들은 상수로 유지하지만 상기 완화된 버퍼층 (
Figure 112009001726302-PCT00045
)의 두께를 증가시키면, 워크피스 내의 만곡의 양은 증가될 수 있다. 실리콘 기판 상에 증착된 실리콘-게르마늄의 완화된 버퍼층은, 상기 완화된 버퍼층의 결정학적 구조가 상기 기판의 결정학적 구조와 실질적으로 유사하도록 충분히 낮은 게르마늄의 농도를 상기 기판과 상기 완화된 버퍼층 사이의 계면에서 포함할 수 있다. 게르마늄 비율의 증가가 그 두께를 통하여 충분히 낮아서, 상기 완화된 버퍼층의 결정학적 구조가 그 두께를 통하여 변형되지 않는다고 하여도, 게르마늄의 비율은 상기 기판으로부터 상기 완화된 버퍼층의 등급 된(graded) 부분의 상측 표면까지의 상기 완화된 버퍼층의 등급된 부분의 두께를 통하여 점진적으로 증가할 수 있다(도 2a와 도 2b에 도시된 바와 같이 선형적으로, 도 2c에 도시된 바와 같이 단계적으로, 또 2d에 도시된 바와 같이 곡선으로, 이들의 조합의 형태로 또는 다른 적절한 증가 형태). 도 2e 내지 도 2g는 완화된 버퍼층으로부터 상기 스트레인드 천이층들까지의 상기 게르마늄 농도의 변화는 즉각적이지 않고, 테이퍼될 수 있거나(도 2e와 도 2f의 스트레인드 천이층들(2)에 의하여 도시된 바와 같음) 곡선이 될 수 있다(예를 들어, 도 2e 내지 2g의 스트레인드 천이층들(1) 및 도 2g의 스트레인드 천이층(2)의 스트레인드 천이층들(1)에 의하여 도시된 바와 같음). 상술한 바와 같이, 각각의 [Ge]F 에서 실질적으로 평평한 농도들로서 도 2a 내지 도 2g에 도시된 바와 같이, 상기 완화된 버퍼층은 등급되지 않는 부분(예를 들어, 약 1 내지 3
Figure 112009001726302-PCT00046
범위)을 포함할 수 있다.
도 3은 게르마늄 농도가 0% 에서 40%로 증가되는 기판(10)과 완화된 버퍼층(12)을 포함하는 예시적인 워크피스의 개략적인 부분 단면도를 도시한다. 기판(10)은 200 mm의 직경과 725
Figure 112009001726302-PCT00047
의 두께, 및 2.6×10-6/K의 열팽창 계수를 가지는 실리콘 웨이퍼이다. 완화된 버퍼층(12)은 6.14
Figure 112009001726302-PCT00048
의 두께, 900℃(1173 K)의 성장 온도, 및 500℃(773 K)의 안정 온도를 가진다. 도 3에 도시된 실시예에 대하여 수학식 1을 적용하면, 약 75
Figure 112009001726302-PCT00049
의 만곡이 된다.
완화된 버퍼층(12)이 7.5
Figure 112009001726302-PCT00050
의 두께를 가지는 경우에 있어서, 수학식 3을 적용하면, 약 92
Figure 112009001726302-PCT00051
의 만곡이 된다. 즉, 상기 완화된 버퍼층의 두께(
Figure 112009001726302-PCT00052
)가 증가되면, 워크피스의 만곡이 증가된다. 상기 기판 계면으로부터 상기 완화된 버퍼층의 상측 표면까지 점진적으로 증가하는 게르마늄 농도를 가지는 완화된 버퍼층을 형성하기 위하여, 상기 완화된 버퍼층은 복수의 중간 게르마늄 농도들의 결과에 따른 복수의 중간 결정 구조들에서 완화를 허용할 수 있는 두께를 가지는 것이 일반적이다. 예를 들어, 완화 도중에 수직적으로 증식되는 결함 형성을 최소화하기 위하여, 최종적으로 원하는 (예를 들어, 상부 표면) 게르마늄 농도에 완만한 기울기를 허용하도록, Si0.6Ge0.4의 완화된 버퍼층은 Si0.8Ge0.2의 완화된 버퍼층 보다 두꺼운 것이 통상적이다. 일부 실시예들에 있어서, 상기 상측 표면에서 20% 게르마늄을 포함하는 완화된 버퍼층은 약 3 내지 5
Figure 112009001726302-PCT00053
범위의 두께이다. 일부 실시예들에 있어서, 상기 상측 표면에서 30% 게르마늄을 포함하는 완화된 버퍼층은 약 4 내지 6
Figure 112009001726302-PCT00054
범위의 두께이다. 일부 실시예들에 있어서, 상기 상측 표면에서 40% 게르마늄을 포함하는 완화된 버퍼층은 약 5 내지 7
Figure 112009001726302-PCT00055
범위의 두께이다. 일부 실시예들에 있어서, 상기 상측 표면에서 60% 게르마늄을 포함하는 완화된 버퍼층은 약 6 내지 8
Figure 112009001726302-PCT00056
범위의 두께이다. 일부 실시예들에 있어서, 상기 상측 표면에서 80% 게르마늄을 포함하는 완화된 버퍼층은 약 7 내지 9
Figure 112009001726302-PCT00057
범위의 두께이다. 일부 실시예들에 있어서, 상기 상측 표면에서 100% 게르마늄을 포함하는 완화된 버퍼층은 약 8 내지 10
Figure 112009001726302-PCT00058
범위의 두께이다.
일부 실시예들에 있어서, 상기 완화된 버퍼층은 상기 완화된 버퍼층의 등급된 부분의 상측 상에 증착된 실질적으로 균일한 게르마늄 농도를 가지는 실리콘 및 게르마늄을 포함하는 완화된 등급되지 않은 버퍼 구역(segment) 또는 부분(section)을 포함한다. 상기 등급되지 않은 완화된 버퍼 구역은, 등급되지 않은 구역 층이 실질적으로 완화되도록, 상기 완화된 버퍼층의 등급된 부분의 상측 표면에서 게르마늄 농도에 상응하는 게르마늄 농도를 일반적으로 가진다. 상기 등급되지 않은 버퍼층의 두께는 마이크로 미터의 수준일 수 있다. 예를 들어, 상기 완화된 버퍼층 상에 제공된 상기 두께들은 등급되지 않은 버퍼 구역의 약 1 내지 3
Figure 112009001726302-PCT00059
범위(예를 들어, 약 2
Figure 112009001726302-PCT00060
)를 포함할 수 있다.
더 높은 게르마늄 농도들의 사용은 상기 완화된 버퍼층의 상측 상에 증착된 스트레인드 활성층을 더 변형되도록 할 수 있고, 이는 상기 결정 구조는 실리콘의 고유의 결정 구조와는 더 다르기 때문이고, 이에 따라 상기 스트레인드 활성층 내에 형성된 소자들의 속도가 증가된다. 이에 따라, 소자 속도의 증가는 완화된 버퍼층들 내의 게르마늄의 더 높은 농도들을 바람직하게 가질 수 있으나, 게르마늄의 더 높은 농도들은 증가된 워크피스의 만곡을 야기할 우려가 있으며, 이는 열팽창 계수의 더 큰 차이들 및 상기 완화된 실리콘-게르마늄 버퍼층의 더 큰 두께들에 기인한다. 또한, 완화된 버퍼층들은 스트레인드 활성층을 다른 워크피스로 이전하는 공정들을 위하여 더 두꺼울 수 있고, 이는 하기에 상세하게 설명된 바와 같이, 상기 완화된 버퍼층은 분리를 위하여 충분히 두꺼운 것이 바람직하기 때문이다. 바람직하게는, 상기 완화된 버퍼층의 등급되지 않은 부분은 분리를 위해 충분히 두껍 다(예를 들어, 한정되지는 않으나 적어도 2
Figure 112009001726302-PCT00061
임).
기판(10)은 300 mm의 직경 및 750
Figure 112009001726302-PCT00062
의 두께를 가지고, 완화된 버퍼층(12)은 6.14
Figure 112009001726302-PCT00063
의 두께를 가지는 경우에 있어서, 수학식 1의 적용은 약 158
Figure 112009001726302-PCT00064
의 만곡을 나타낸다. 즉, 상기 만곡은 200 mm의 직경을 가지는 워크피스의 만곡에 비하여 210% 더 크다. 반도체 제조의 역사적인 경향은 더 크게 증가되는 직경들을 가지는 기판을 사용하므로, 워크피스의 만곡과 관련된 문제점들은 더 중요하게 된다. 예를 들어, 상기 기판 직경이 450 mm로 증가되고 기판 두께가 800
Figure 112009001726302-PCT00065
로 증가되면, 도 3에 구조에 대하여 약 312
Figure 112009001726302-PCT00066
의 워크피스의 만곡을 야기한다(즉, 상기 기판은 200 mm의 직경을 가지는 기판에 대한 만곡에 비하여 417% 다 크다)
일부 실시예들에 있어서, 상기 완화된 버퍼층의 등급된 부분 내의 적어도 하나의 스트레인드 천이층의 형성은, 안정 온도 이하로 냉각하는 동안, 상기 기판과 상기 완화된 버퍼층 사이의 다른 열팽창 계수에 의하여 워크피스의 만곡이 감소되거나 반대로 될 수 있다. 본 명세서에 사용된 바와 같이, 용어 "반대(counter)"는 가장 넓은 범위의 일반적인 의미를 포함하고, 반대(oppose) 이거나 반대 방향으로 작동하는 것을 포함하지만 이에 한정되지는 않는다. 즉, 상기 스트레인드 천이층은 만곡의 양이 0까지 감소할 필요는 없고, 그러나 바람직하게는 만곡의 양은 위크피스가 후속의 공정에 적절하기에 충분한 값으로 감소한다. 일부 실시예들에 있어서, 상기 스트레인드 천이층은, 상술한 바와 같이, SSOI 공정을 수행하기에 충분한 수치로 반대로 만곡되는 것이 바람직하다. 일부 실시예들에 있어서, 상기 스트레인드 천이층은 약 25%, 50%, 75%, 또는 상기 워크피스가 후속의 공정에 적절한 크기로 반대로 만곡된다. 상기 스트레인드 천이층은, 상기 기판과 동일한 물질, 상기 완화된 버퍼층의 상측 상에 증착된 스트레인드 활성층과 동일한 물질, 또는 다른 물질을 포함할 수 있다. 예를 들어, 실리콘-게르마늄의 완화된 버퍼층이 실리콘 기판 상에 증착되는 실시예들에 있어서, 상기 스트레인드 천이층은 스트레인드 실리콘 또는 다른 물질을 포함할 수 있다. 상기 스트레인드 천이층의 갯수, 두께, 및 위치의 구성은 상기 완화된 버퍼층의 전체 두께 및 농도 및 상기 워크피스의 직경을 기초로 결정될 수 있다.
도 2a를 다시 참조하면, 게르마늄 농도는 상기 완화된 버퍼층의 등급된 부분의 두께를 가로질러 [Ge]0 부터 [Ge]F 까지 점진적으로 증가된다. 본 명세서의 개시에 따라서 예를 들어 도 2b 내지 도 2d 내에 개략적으로 도시된 바와 같이, 스트레인드 천이층들(1, 2)(예를 들어, 스트레인드 실리콘)은, 상기 완화된 버퍼층의 등급된 부분 내에 형성될 수 있다. 도 2b에 있어서, 상기 게르마늄 농도는 [Ge]0 부터 [Ge]F 까지 선형적으로 증가하고, 스트레인드 천이층들(1, 2) 내에서 [Ge]0 로 다시 감소한다. 도 2c에 있어서, 상기 게르마늄 농도는 [Ge]0 부터 [Ge]F 까지 계단적으로 증가하고, 스트레인드 천이층들(1, 2) 내에서 [Ge]0 로 다시 감소한다. 도 2d에 있어서, 상기 게르마늄 농도는 [Ge]0 부터 [Ge]F 까지 곡선적으로 증가하 고, 스트레인드 천이층들(1, 2) 내에서 [Ge]0 로 다시 감소한다. 바람직한 실시예들에 있어서, [Ge]0 는 0이며(즉, 상기 완화된 버퍼층과 상기 기판 사이의 계면 또는 스트레인드 천이층들(1, 2) 내에서 게르마늄이 없음), 그러나 [Ge]0 가 0이 아니고, 상기 스트레인드 천이층들(1, 2) 중의 하나 또는 이들 모두가 상기 초기의 완화된 버퍼층 농도 [Ge]0 와는 다를 수 있는 농도일 수 있음을 이해할 수 있다.
일부 실시예들에 있어서, 상기 스트레인드 천이층의 상기 하측 표면에서 상기 완화된 버퍼층의 등급된 부분의 게르마늄 농도는 상기 스트레인드 천이층의 상기 상측 표면에서의 상기 완화된 버퍼층의 등급된 부분의 게르마늄 농도와 실질적으로 동일하다. 예를 들어, 도 2b 및 도 2d에 있어서, 상기 완화된 버퍼층의 등급된 부분 내의 상기 농도 [Ge]1는 스트레인드 천이층(1)의 바로 상측과 및 하측에서 동일하고, 상기 완화된 버퍼층의 등급된 부분의 상기 농도 [Ge]2는 스트레인드 천이층(1)의 바로 상측과 및 하측에서 동일하다. 일부 실시예들에 있어서, 상기 스트레인드 천이층의 상기 하측 표면에서의 상기 완화된 버퍼층의 등급된 부분 내의 상기 게르마늄 농도는 상기 스트레인드 천이층의 상기 상측 표면에서의 상기 완화된 버퍼층의 등급된 부분 내의 상기 게르마늄 농도와 다르다. 예를 들어, 도 2b에 있어서, 스트레인드 천이층(1) 하측의 상기 완화된 버퍼층의 등급된 부분 내의 농도 [Ge]1a는 스트레인드 천이층(1) 상측의 상기 완화된 버퍼층의 등급된 부분 내의 농도 [Ge]1b 와 다르고, 스트레인드 천이층(2) 하측의 상기 완화된 버퍼층의 등급된 부분 내의 농도 [Ge]2a는 스트레인드 천이층(2) 상측의 상기 완화된 버퍼층의 등급된 부분 내의 농도 [Ge]2b 와 다르다. 도 2c의 스트레인드 천이층들(1, 2)의 바로 상측과 및 하측의 게르마늄 농도의 차이들이 충분히 작고, 이에 따라, 상기 완화된 버퍼층의 등급된 부분이 상기 천이층들의 양측 상에 완화되어 존재할 수 있음을 이해할 수 있다.
상기 스트레인드 천이층 내의 게르마늄 농도가 스트레인드 천이층의 상측 및 하측 표면들에서 상기 완화된 버퍼층의 등급된 부분 내의 게르마늄 농도에 비하여 낮도록, 상기 완화된 버퍼층과 상기 스트레인드 천이층들 내의 게르마늄 농도는 적절한 프로화일을 가질 수 있다(즉, 상기 스트레인드 천이층이 변형된 바와 같음). 예를 들어, 도 2b 내지 도 2d 내의 스트레인드 천이층들(1, 2) 중의 하나 또는 이들 모두 내의 게르마늄 농도는[Ge]0 이상이거나 또는 그 이하일 수 있다.
일부 실시예들에 있어서, 상기 완화된 버퍼층의 상기 상측 표면에서 약 1% 내지 100% 범위의 게르마늄 농도를 가지는 완화된 버퍼층에 대하여, 상기 스트레인드 층들의 갯수는 약 하나 내지 열 하나의 범위일 수 있다. 따라서, 게르마늄에 대한 실리콘의 비율은 약 99:1 및 0:100 범위이다. 일부 실시예들에 있어서, 상기 완화된 버퍼층의 상기 상측 표면에서 약 15% 내지 25% 범위의 게르마늄 농도를 가지는 완화된 버퍼층에 대하여 상기 스트레인드 층들의 갯수는 약 하나 또는 둘일 수 있다. 따라서, 게르마늄에 대한 실리콘의 비율은 약 85:15 및 75:25이다. 일부 실시예들에 있어서, 상기 완화된 버퍼층의 상기 상측 표면에서 약 25% 내지 35% 범위의 게르마늄 농도를 가지는 완화된 버퍼층에 대하여, 상기 스트레인드 층들의 갯수는 약 둘 또는 셋일 수 있다. 따라서, 게르마늄에 대한 실리콘의 비율은 약 75:25 및 65:35이다. 일부 실시예들에 있어서, 상기 완화된 버퍼층의 상기 상측 표면에서 약 35% 내지 45% 범위의 게르마늄 농도를 가지는 완화된 버퍼층에 대하여, 상기 스트레인드 층들의 갯수는 약 셋 또는 다섯일 수 있다. 따라서, 게르마늄에 대한 실리콘의 비율은 약 65:35 및 55:45이다. 일부 실시예들에 있어서, 상기 완화된 버퍼층의 상기 상측 표면에서 약 45% 내지 55% 범위의 게르마늄 농도를 가지는 완화된 버퍼층에 대하여, 상기 스트레인드 층들의 갯수는 약 넷 또는 여섯일 수 있다. 따라서, 게르마늄에 대한 실리콘의 비율은 약 55:45 및 45:55이다. 일부 실시예들에 있어서, 상기 완화된 버퍼층의 상기 상측 표면에서 약 55% 내지 65% 범위의 게르마늄 농도를 가지는 완화된 버퍼층에 대하여, 상기 스트레인드 층들의 갯수는 약 다섯 또는 일곱일 수 있다. 따라서, 게르마늄에 대한 실리콘의 비율은 약 45:55 및 35:65이다. 일부 실시예들에 있어서, 상기 완화된 버퍼층의 상기 상측 표면에서 약 65% 내지 75% 범위의 게르마늄 농도를 가지는 완화된 버퍼층에 대하여, 상기 스트레인드 층들의 갯수는 약 여섯 또는 여덟일 수 있다. 따라서, 게르마늄에 대한 실리콘의 비율은 약 35:65 및 25:75이다. 일부 실시예들에 있어서, 상기 완화된 버퍼층의 상기 상측 표면에서 약 75% 내지 85% 범위의 게르마늄 농도를 가지는 완화된 버퍼층에 대하여, 상기 스트레인드 층들의 갯수는 약 일곱 또는 아홉일 수 있다. 따라서, 게르마늄에 대한 실리콘의 비율은 약 25:75 및 15:85이다. 일부 실시예들에 있어서, 상기 완화된 버퍼층의 상기 상측 표면에서 약 85% 내지 95% 범위의 게르마늄 농도를 가지는 완화된 버퍼층에 대하여, 상기 스트레인드 층들의 갯수는 약 아홉 또는 열 하나일 수 있다. 따라서, 게르마늄에 대한 실리콘의 비율은 약 15:85 및 5:95이다. 상기 완화된 버퍼층이 다른 요소들을 포함하는 경우에는, 게르마늄에 대한 실리콘의 비율들은 다를수 있음을 이해할 수 있다.
스트레인드 천이층들의 갯수는 더 큰 직경들을 가지는 기판들에 대하여 더 크다. 예를 들어, 상기와 같이 제공된 갯수들은 200 mm의 직경을 가지는 워크피스들에 대하여 적절할 수 있고, 추가적인 스트레인드 천이층이 300 mm의 직경들을 가지는 워크피스들에 대하여 형성될 수 있고, 두 개의 추가적인 스트레인드 천이층들이 450 mm의 직경들을 가지는 워크피스들에 대하여 형성될 수 있다. 또한, 스트레인드 천이층들의 갯수는 상기 완화된 버퍼층의 두께 및/또는 상기 증착 온도에 기초하여 선택될 수 있다.
상기 스트레인드 천이층의 두께는 상기 완화된 버퍼층의 두께와 비교하여 일반적으로 얇다. 증착됨에 따라, 다른 게르마늄 농도들에 기인하는 내부 격자 응력의 변화는 충분히 점진적이고, 이에 따라 상기 복수의 농도 변화들 각각에 증착하는 동안 상기 버퍼층이 완화될 수 있다. 그러나, 급격한 변화(예를 들어, [Ge]0로 되돌아감)에 기인하는 내부 격자 응력 차이는 상기 천이층을 완화시킬 수 없으므로, 상기 천이층은 변형된다. 즉, 상기 천이층은 그 상에 형성된 층의 결정 격자를 선택한다. 또한, 상기 스트레인드 천이층의 상측 상에 형성된 버퍼층은 그 상 에 형성되는 층의 결정 격자를 선택하며, 이에 따라 상기 스트레인드 천이층의 결정 격자는 그 하측의 완화된 버퍼층(예를 들어, [Ge]1)과 정합되므로, 완화될 수 있다.
실리콘-게르마늄의 완화된 버퍼층 내의 주어진 게르마늄 농도에 대하여, 상기 실리콘-게르마늄의 완화된 버퍼층의 증착 온도가 증가됨에 따라 스트레인드 실리콘 천이층의 임계 두께는 감소된다. 실리콘-게르마늄의 완화된 버퍼층의 증착 온도에 대하여, 상기 실리콘-게르마늄의 완화된 버퍼층 내의 게르마늄 농도가 증가됨에 따라 스트레인드 실리콘 천이층의 임계 두께는 감소된다. 상기 스트레인드 천이층의 두께가 상기 임계 두께에 비하여 큰 경우에는, 결함들은 상기 스트레인드 천이층과 상기 완화된 버퍼층 사이의 상측 및 하측 계면들에서 발생할 수 있고, 이에 따라 완화를 야기한다. 따라서, 고온(예를 들어, 900 ℃)에서 성장한 높은 게르마늄 농도를 가지는 실리콘-게르마늄의 완화된 버퍼층 내의 스트레인드 천이층에 대한 임계 두께는 작다. 일부 실시예들에 있어서, 상기 스트레인드 실리콘 천이층들의 임계 두께는 100 Å (0.01
Figure 112009001726302-PCT00067
, 10 nm) 미만, 80 Å (0.008
Figure 112009001726302-PCT00068
, 8 nm) 미만, 50 Å (0.005
Figure 112009001726302-PCT00069
, 5 nm) 미만, 또는 20 Å (0.002
Figure 112009001726302-PCT00070
, 2 nm) 미만이다. 일부 실시예들에 있어서, 상기 스트레인드 천이층의 바람직한 두께는, 약 10 Å (0.001
Figure 112009001726302-PCT00071
, 1 nm) 내지 100 Å (0.01
Figure 112009001726302-PCT00072
, 10 nm) 범위, 약 40 Å (0.004
Figure 112009001726302-PCT00073
, 4 nm) 내지 90 Å (0.009
Figure 112009001726302-PCT00074
, 9 nm) 범위, 또는 약 60 Å (0.006
Figure 112009001726302-PCT00075
, 6 nm) 내지 80 Å (0.008
Figure 112009001726302-PCT00076
, 8 nm) 범위이다.
또한, 상기 스트레인드 천이층의 위치는 상기 완화된 버퍼층의 등급된 부분의 두께 및 농도에 의존한다. 일부 실시예들에 있어서, 상기 스트레인드 천이층들은 상기 완화된 버퍼층의 등급된 부분의 두께에 걸쳐서 개략적으로 평평하게 위치한다. 일부 실시예들에 있어서, 상기 스트레인드 천이층들은 상기 완화된 버퍼층의 등급된 부분 내의 게르마늄 농도의 비율을 변화시킨다. 일부 실시예들에 있어서, 상기 스트레인드 천이층들은 상기 완화된 버퍼층의 등급된 부분 내에 다양한 간격을 가지고 형성된다. 예를 들어, 상기 완화된 버퍼층의 등급된 부분이 6.14
Figure 112009001726302-PCT00077
두께인 경우에 있어서, 단일 스트레인드 천이층은 상기 기판으로부터 대략 3.07
Figure 112009001726302-PCT00078
에 위치할 수 있다. 다른 예에 대하여, 상기 완화된 버퍼층의 등급된 부분이 6.14
Figure 112009001726302-PCT00079
두께인 경우에 있어서, 네 개의 스트레인드 천이층들은 상기 기판으로부터 대략 1.0
Figure 112009001726302-PCT00080
, 2.1
Figure 112009001726302-PCT00081
, 3.1
Figure 112009001726302-PCT00082
, 및 3.7
Figure 112009001726302-PCT00083
에 위치할 수 있다.
상술한 바와 같이, 실리콘-게르마늄의 완화된 버퍼층 내에 증착된 상기 스트레인드 천이층들의 임계 두께는 상기 게르마늄 농도에 부분적으로 위존한다. 공정 파라미터들은 상기 스트레인드 천이층들의 제어가능한 두께를 한정할 수 있고, 이에 따라 더 낮은 게르마늄 농도들에서 스트레인드 천이층들의 형성은 증가된 공정 제어를 할 수 있다. 일부 바람직한 실시예들에 있어서, 상기 스트레인드 천이층들은 상기 완화된 버퍼층의 등급된 부분의 상측에 인접하여 위치하지 않을 수 있다.
도 4는 본 발명에 따른 워크피스의 실시예를 도시하고, 상기 완화된 버퍼층 과 상기 스트레인드 천이층은 900℃(1173 K)에서 증착된다. 상기 워크피스는 기판(10), 상기 실리콘-게르마늄의 완화된 버퍼층의 제1 부분(14), 스트레인드 실리콘 천이층(16), 및 상기 실리콘-게르마늄의 완화된 버퍼층의 제2 부분(18)을 포함한다. 상기 실리콘-게르마늄의 완화된 버퍼층의 제1 부분(14)에서는 게르마늄 농도가 기판(10)에 인접하여 0%로부터 상기 완화된 버퍼층의 제1 부분(14)의 상측 표면에서 20%까지 선형적으로 증가한다. 상기 실리콘-게르마늄의 완화된 버퍼층의 제2 부분(18)에서는 게르마늄 농도가 스트레인드 천이층(16)에 인접하여 20%로부터 상기 완화된 버퍼층의 제2 부분(18)의 상측 표면에서 40%까지 선형적으로 증가한다. 상기 실리콘-게르마늄의 완화된 버퍼층은 기판(10)으로부터 스트레인드 천이층(16)까지 3.07
Figure 112009001726302-PCT00084
의 두께를 가진다. 스트레인드 천이층(16)은 40 Å (0.004
Figure 112009001726302-PCT00085
, 4 nm)의 두께를 가진다. 상기 실리콘-게르마늄의 완화된 버퍼층의 제2 부분(18)은 스트레인드 천이층(16)으로부터 상기 실리콘-게르마늄의 완화된 버퍼층의 상측 표면까지 3.07
Figure 112009001726302-PCT00086
의 두께이다. 상기 실리콘-게르마늄의 완화된 버퍼층 내에 상기 스트레인드 실리콘 천이층의 개재되면, 워크피스의 만곡의 양을 대략 55
Figure 112009001726302-PCT00087
로 감소시킨다. 다른 구성들은 워크피스의 만곡의 양을 대략 20
Figure 112009001726302-PCT00088
또는 그 이하로 감소시킬 수 있다. 상술한 바와 같이, 등급 형태는 선형적이 아닐 수 있다.
도 5는 완화된 버퍼층과 스트레인드 천이층들이 900 ℃ (1173 K)에서 증착된 본 발명에 따른 워크피스의 다른 실시예를 도시한다. 상기 워크피스는, 기판(10), 상기 실리콘-게르마늄의 완화된 버퍼층의 제1 부분(20), 제1 스트레인드 실리콘 천이층(22), 상기 실리콘-게르마늄의 완화된 버퍼층의 제2 부분(24), 제2 스트레인드 천이층(26), 상기 실리콘-게르마늄의 완화된 버퍼층의 제3 부분(28), 제3 스트레인드 천이층(30), 상기 실리콘-게르마늄의 완화된 버퍼층의 제4 부분(32), 제4 스트레인드 천이층(34), 상기 실리콘-게르마늄의 완화된 버퍼층의 제5 부분(36)을 포함한다. 상기 실리콘-게르마늄의 완화된 버퍼층의 제1 부분(20)에서는 게르마늄 농도가 기판(10)에 인접하여 0%로부터 상기 완화된 버퍼층의 제1 부분(20)의 상측 표면에서 6.5%까지 선형적으로 증가한다. 상기 실리콘-게르마늄의 완화된 버퍼층의 제2 부분(24)에서는 게르마늄 농도가 제1 스트레인드 천이층(22)에 인접하여 6.5%로부터 상기 완화된 버퍼층의 제2 부분(24)의 상측 표면에서 13.7%까지 선형적으로 증가한다. 상기 실리콘-게르마늄의 완화된 버퍼층의 제3 부분(28)에서는 게르마늄 농도가 제2 스트레인드 천이층(26)에 인접하여 13.7%로부터 상기 완화된 버퍼층의 제3 부분(28)의 상측 표면에서 20.2%까지 선형적으로 증가한다. 상기 실리콘-게르마늄의 완화된 버퍼층의 제4 부분(32)에서는 게르마늄 농도가 제3 스트레인드 천이층(30)에 인접하여 20.2%로부터 상기 완화된 버퍼층의 제4 부분(32)의 상측 표면에서 24.1%까지 선형적으로 증가한다. 상기 실리콘-게르마늄의 완화된 버퍼층의 제5 부분(36)에서는 게르마늄 농도가 제4 스트레인드 천이층(34)에 인접하여 24.1%로부터 상기 완화된 버퍼층의 제5 부분(36)의 상측 표면에서 40%까지 선형적으로 증가한다. 상기 실리콘-게르마늄의 완화된 버퍼층의 제1 부분(20)은 기판(10)으로부터 스트레인드 천이층(22)까지 1.0
Figure 112009001726302-PCT00089
의 두께를 가진다. 제1 스트레인드 천이 층(22)은 65Å (0.0065
Figure 112009001726302-PCT00090
, 6.5 nm)의 두께를 가진다. 상기 실리콘-게르마늄의 완화된 버퍼층의 제2 부분(24)은 제1 스트레인드 천이층(22)으로부터 제2 스트레인드 천이층(26)까지 1.07
Figure 112009001726302-PCT00091
의 두께를 가진다. 제2 스트레인드 천이층(26)은 78 Å (0.0078
Figure 112009001726302-PCT00092
, 7.8 nm)의 두께를 가진다. 상기 실리콘-게르마늄의 완화된 버퍼층의 제3 부분(28)은 제2 스트레인드 천이층(26)으로부터 제3 스트레인드 천이층(30)까지 1.02
Figure 112009001726302-PCT00093
의 두께를 가진다. 제3 스트레인드 천이층(30)은 73 Å (0.0073
Figure 112009001726302-PCT00094
, 7.3 nm)의 두께를 가진다. 상기 실리콘-게르마늄의 완화된 버퍼층의 제4 부분(32)은 제3 스트레인드 천이층(30)으로부터 제4 스트레인드 천이층(34)까지 0.63
Figure 112009001726302-PCT00095
의 두께를 가진다. 제4 스트레인드 천이층(34)은 69 Å (0.0069
Figure 112009001726302-PCT00096
, 6.9 nm)의 두께를 가진다. 상기 실리콘-게르마늄의 완화된 버퍼층의 제5 부분(36)은 제4 스트레인드 천이층(34)으로부터 상기 실리콘-게르마늄의 완화된 버퍼층의 상측 표면까지 2.42
Figure 112009001726302-PCT00097
의 두께를 가진다. 상기 실리콘-게르마늄의 완화된 버퍼층 내의 네 층의 스트레인드 실리콘 천이층들의 증착은 워크피스의 만곡의 양을 대략 20
Figure 112009001726302-PCT00098
로 감소시킨다. 다른 구성들은 워크피스의 만곡의 양을 대략 10
Figure 112009001726302-PCT00099
로 감소시킬 수 있다.
바람직한 실시예에 있어서, 상기 완화된 버퍼층은 단일 웨이퍼 에피택셜 증착 반응기 내에서 성장하고, 상기 단일 웨이퍼 에피택셜 증착 반응기는 예를 들어 에이에스엠사(ASM America, Inc. Phoenix, Arizona)의 엡실론® 3000 (300 mm 워크 피스들에 대하여)이다. 더 바람직하게는, 스트레인드 천이층들을 포함하는 완화된 버퍼층은 상기 에피택셜 증착 반응기 내에서 성장한다. 일부 실시예들에 있어서 실리콘-게르마늄을 포함하는 완화된 버퍼층 내에, 상기 게르마늄 농도는, 증착 파라미터들을 조정하여 상기 완화된 버퍼층의 일부(또는 "구역") 각각 내에 선형적으로 증가할 수 있다. 예를 들어, 증착 온도는 조정될 수 있고, 및/또는, 보다 바람직하게는, 실리콘 전구체들을 포함하는 반응물들의 유동은 감소될 수 있고, 게르마늄 전구체들을 포함하는 반응물들의 유동은 증가될 수 있다. 실리콘 전구체들을 포함하는 반응물들의 예들은 실란(silane), 디실란(disilane), 트리실란(trisilane), 클로로실란(chlorosilane), 및 디클로로실란(dichlorosilane)을 포함할 수 있고, 그러나 이에 한정되는 것은 아니다. 게르마늄 전구체들을 포함하는 반응물들의 예들은 저메인(germane), 디저메인(digermane), 클로로저메인(chlorogermane), 및 디클로로저메인(dichlorogermane)을 포함할 수 있고, 그러나 이에 한정되는 것은 아니다. 고온들에서 수행되고 이에 따라 상술한 바와 같이 더 큰 만곡을 야기하는 증착의 실시예들에 있어서, , 염소를 포함하는 전구체들이 바람직하다.
상기 완화된 버퍼층이 실리콘-게르마늄을 포함하고 상기 스트레인드 천이층이 스트레인드 실리콘을 포함하는 일부 실시예들에 있어서, 상기 스트레인드 실리콘 천이층은, 게르마늄 전구체들을 포함하는 반응물들의 유동을 중지하여, 예를 들어 게르마늄 전구체들을 포함하는 반응물들을 다른 경로로 배기하거나 게르마늄 전구체들을 포함하는 반응물들의 유동을 정지시켜, 에피택셜 증착 반응기 내에서 인- 싯츄로 형성할 수 있다. 일부 실시예들에 있어서, 게르마늄 전구체들을 포함하는 반응물들의 유동의 "중지(pausing)"는, 예를 들어 게르마늄 전구체들을 포함하는 반응물들의 상대적으로 낮은 유동에 의하여, 또는 반응물 라인에 잔존하는 게르마늄 전구체들을 포함하는 반응물들의 양에 의하여, 실리콘-게르마늄의 증착을 여전히 허용한다. 일부 실시예들에 있어서, 상기 스트레인드 천이층의 증착 기간은 바람직하게는 약 0.1 내지 10 초 범위, 보다 바람직하게는 약 0.5 내지 5 초의 범위일 수 있다. 일부 실시예들에 있어서, 상기 스트레인드 천이층의 증착 기간은 상기 증착 챔버 내의 위크피스를 지지하는 회전가능한 서셉터의 적어도 일회의 회전(예를 들어, 정수의 회전수)이다. 일부 실시예들에 있어서, 예를 들어 상기 스트레인드 천이층의 증착 전 및 증착 후에 동일한 증착 파라미터들을 이용하여, 상기 스트레인드 천이층의 하측에 인접한 상기 완화된 버퍼층의 등급된 부분 내의 상기 게르마늄 농도는 상기 스트레인드 천이층의 상측에 인접한 상기 완화된 버퍼층의 등급된 부분 내의 게르마늄 농도와 실질적으로 동일하다. 종래의 반도체 공정 장치들을 이용한 스트레인드 천이층들의 증착은 낮은 집적 비용들을 바람직하게 나타내고, 상기 스트레인드 천이층들의 인-싯츄 증착은 상기 반응기의 수율에 실질적으로 영향을 주지 않거나 또는 상기 워크피스의 비용을 실질적으로 증가시키지 않는다.
스트레인드 활성층은 상기 완화된 버퍼층이 표면 상에 증착될 수 있다. 도 6a는 기판(10), 기판(10)으로부터 거리에 따라 증가되는 게르마늄 농도를 가지는 완화된 실리콘-게르마늄 버퍼층의 부분들(14, 18), 스트레인드 실리콘 천이층(16), 및 스트레인드 활성층(42)을 포함하는 예시적인 워크피스의 개략적인 부분 단면도를 도시한다. 완화된 실리콘-게르마늄 버퍼층 부분들(14, 18)과 스트레인드 천이층(16)은 함께 버퍼층 구조(39)를 형성한다. 일부 실시예들에 있어서, 스트레인드 활성층(42)은 도우너(donor) 워크피스로부터 수용 기판(44)(또는 "핸들 웨이퍼(handle wafer)")으로 이전된다. 스트레인드 활성층(42)이 증착된 후에, 예를 들어 일정 깊이로 수소(예를 들어, H+, H2 +)를 주입하여, 상기 도우너 워크피스 내에 약한 영역이 형성될 수 있다. 도 6a는 완화된 버퍼층(18) 내의 약한 영역(40)을 도시한다. 그러나, 상기 약한 영역은 상기 도우너 워크피스 내에 어디에든 위치할 수 있고, 예를 들어 완화된 버퍼층(14), 스트레인드 천이층(16), 및 기판(10)에 내에 한정없이 위치할 수 있다. 일부 실시예들에 있어서, 결합되기 전에, 추가적인 층(미도시)이 (예를 들어, SiO2, 테트라에틸오소실리케이트(tetraethylorthosilicate, TEOS), 실리콘 질화물(예를 들어, Si3N4), 실리콘 산질화물(SiOxNy)을 포함하는 절연층) 스트레인드 활성층(42) 상에 증착된다. 스트레인드 활성층(42)이 증착된 후에, 복합 구조를 형성하기 위하여, 상기 도우너 워크피스는 수용 기판(44)과 결합(또는 "본딩")될 수 있다(예를 들어, 도 6b에 도시된 바와 같음). 약한 영역(40)은 상기 복합 구조의 분리가 용이하도록 구성된다. 상기 복합 구조는 완화된 버퍼층(18) 내의 약한 영역(40)에서 분리될 수 있고, 이에 따라 완화된 버퍼층(18)의 부분을 포함하는 도우너 워크피스와 스트레인드 활성 층(42)을 가지는 수용 기판(44)이 형성된다(예를 들어, 도 6c에 도시된 바와 같음). 수용 기판(44)이 그 상에 완화된 버퍼층(18)의 일부를 포함하는 경우에는, 스트레인드 활성층(42) 만을 잔존시키기 위하여 연마(polishing), 에치백(etchback), 또는 다른 적절한 공정을 사용할 수 있다(예를 들어, 도 6d에 도시된 바와 같음). 상기 실시예들에서 잔존하는 완화된 버퍼층(18) 상에 제2 스트레인드 활성층의 증착을 위하여 상기 도우너 워크피스가 다시 사용될 수 있으므로(예를 들어, 제2 약한 영역을 형성한 후에), 약한 영역(40)은 완화된 버퍼층(18) 내에 위치하는 것이 바람직하다. 절연층을 포함하는 일부 실시예들에 있어서, 상기 절연층은 SSOI 소자의 절연 부분을 위하여 잔존한다. 절연층을 포함하는 다른 일부 실시예들에 있어서, 상기 절연층은 영역(40)이 형성되는 동안 상기 워크피스의 표면을 보호하고, 본딩되기 전에 제거된다. 약한 영역을 형성하고, 상기 도우너 워크피스를 상기 수용 기판에 결합시키고, 복합구조를 분리하는 SSOI 공정들은 2005년 10월 11일 발행된 미국특허번호 제6,953,736호 "Process for Transferring a Layer of Strained Semiconductor Material,"에 상세하게 설명되어 있고, 본 명세서에 참조로서 전체적으로 결합된다.
일부 실시예들에 있어서, 스트레인드 활성층 및 수용 기판을 포함하는 도우너 워크피스의 결합을 시도하는 경우에 있어서, 만곡 및 휘어짐은 문제가 될 수 있다. 상기 수용 기판 내의 만곡의 양을 약 0
Figure 112009001726302-PCT00100
로 가정하면, 상기 도우너 워크피스 내의 만곡의 양은 300 mm 직경의 기판들에 대하여 바람직하게는 50
Figure 112009001726302-PCT00101
이하, 더 바람직하게는 25
Figure 112009001726302-PCT00102
이하, 및 보다 더 바람직하게는 5
Figure 112009001726302-PCT00103
이하이다. 일 예로서, 상기 상측 표면에서 Si0.6Ge0.4을 가지는 6.14
Figure 112009001726302-PCT00104
의 완화된 버퍼층을 포함하는 도우너 워크피스(도 3에 도시된 바와 같음)는 약 75
Figure 112009001726302-PCT00105
의 만곡의 양을 가질 수 있고, 수용 기판과의 결합에 적절하지 못할 수 있다. 본 명세서에 개시된 실시예들에 따른 적어도 하나의 스트레인드 천이층의 형성은 바람직하게는 만곡의 감소시킬 수 있고, 이에 따라 상기 도우너 워크피스를 수용 기판에 적절하게 결합시킬 수 있다.
또한, 상기 주입은 일반적으로 상기 워크피스의 표면으로부터 균일한 거리만큼 상기 워크피스 내에 주입될 수 있다. 적어도 하나의 스트레인드 천이층의 형성은, 약한 영역을 생성하는 주입 깊이의 균일성에 바람직하게 영향을 줄 수 있고, 이에 따라 상기 워크피스를 그 표면으로부터 균일한 거리만큼 통과하고, 워크피스의 만곡이나 휘어짐 없으면 실질적으로 더 평평하다. 따라서, 스트레인드 활성층(16)은 약한 영역(40)의 주위에 주입된 종들(예를 들어, 수소)을 농축할 수 있고, 분리 후에 표면 거칠기를 낮출 수 있고, 이에 따라 수용 기판(44)으로부터 잔존하는 실리콘-게르마늄을 제거하도록 설계된 후속의 식각(예를 들어, 선택적 식각)의 효과를 증가시킬 수 있다. 일부 실시예들에 있어서, 스트레인드 천이층(16)의 위치 주위에 주입된 종들(예를 들어, 수소)을 농축하도록, 스트레인드 천이층(16)의 위치와 주입 에너지를 선택한다.
일부 실시예들에 있어서, 상기 적어도 하나의 스트레인드 천이층은, 예를 들 어 본 명세서에 개시된 일부 실시예들에 따라 제조된 워크피스로부터 절단된 후, 집적회로 내에 위치할 수 있으며, 그러나 이에 한정되지 않는 것은 아니다. 일 예로서, 일부 실시예들에 있어서 집적 회로는, 기판, 상기 기판 상에 형성된 등급된 부분을 포함하는 완화된 버퍼층, 및 상기 완화된 버퍼층의 등급된 부분 내의 적어도 하나의 스트레인드 천이층을 포함한다. 일부 실시예들에 있어서, 예를 들어 상기 스트레인드 천이층이 SSOI에 의하여 이전되는 경우에 있어서, 상기 워크피스의 후속의 공정이 수행되기 전에, 상기 완화된 버퍼층 및/또는 상기 스트레인드 천이층들의 부분들이 제거될 수 있다(예를 들어, 에치백, 연마 등에 의함)
통상적인 완화된 버퍼층들 내의 결함들에 의하여 상기 완화된 버퍼층들 내의 관통 전위 밀도(threading dislocation density, TDD)는 약 104/cm2 및 105/cm2 범위일 수 있다. 일부 실시예들에 있어서, 본 명세서에 개시된 상기 적어도 하나의 스트레인드 천이층은 상기 완화된 버퍼층의 상측 표면에 인접한 TDD를 104/cm2 미만으로 감소시킬 수 있다. 일부 실시예들에 있어서, 상기 적어도 하나의 스트레인드 천이층은 상기 완화된 버퍼층의 상측 표면에 인접한 TDD를 1 자리수 크기 이하로 감소시킬 수 있다(예를 들어, 약 4×103/cm2 미만). 예를 들어, 300 mm 웨이퍼 상에 Si0.8Ge0.2을 포함하는 완화된 버퍼층 내에 세 층의 스트레인드 천이층들을 증착하는 것은 상기 완화된 버퍼층 내에 TDD를 대략 104/cm2 이하로 할 수 있다. 다른 예에 있어서, 200 mm 웨이퍼 상에 Si0.8Ge0.2을 포함하는 완화된 버퍼층 내에 두 층의 스트레인드 천이층들을 증착하는 것은 상기 완화된 버퍼층 내에 TDD를 대략 104/cm2 이하로 할 수 있다. 스트레인드 활성층이 대략 그 임계 두께 이하인 경우에 있어서, 낮은 TDD를 가지는 완화된 버퍼층 상에 증착된 스트레인드 활성층은 실질적으로 유사한 수준의 결함을 가지는 스트레인드 활성층임을 이해할 수 있다. 예를 들어, 300 mm 웨이퍼 상에 Si0.8Ge0.2을 포함하는 완화된 버퍼층 및 세 층의 스트레인드 천이층들 상에 스트레인드 활성층을 증착하는 것은 상기 스트레인드 활성층 내에 TDD를 대략 104/cm2 이하로 할 수 있다. 다른 예에 있어서, 200 mm 웨이퍼 상에 Si0.8Ge0.2을 포함하는 완화된 버퍼층 및 두 층의 스트레인드 천이층들 상에 스트레인드 활성층을 증착하는 것은 상기 완화된 버퍼층 내에 TDD를 대략 104/cm2 이하로 할 수 있다. 따라서, 스트레인드 천이층들의 삽입은 워크피스들 내의 결함들은 용이하게 제거할 수 있고, 이에 따라 유해한 만곡이나 휘어짐(예를 들어, 낮은 게르마늄 농도들을 가지는 워크피스들)을 방지할 수 있다.
스트레인드 천이층들의 삽입은 워크피스들 내의 결함들은 용이하게 제거할 수 있고, 이에 따라 유해한 만곡이나 휘어짐을 방지할 수 있다.
본 발명이 특정한 바람직한 실시예들과 예시들로서 개시되었다고 하여도, 본 발명은 특정하게 개시된 실시예들의 범위로부터 다른 대체적인 실시예들 및/또는 본발명의 사용들, 명백한 변형들 및 동등물들로 확장될 수 있음은 본 기술분야의 당업자에게 명백할 것이다. 또한, 본 발명의 다수의 변화들이 개시되고 설명되어 있다고 하여도, 본 발명의 범위 내의 다른 변형들이 있음은 본 개시를 기초하여 본 기술분야의 당업자에게 명백할 것이다. 또한, 상기 실시예들의 특정한 특징들 및 측면들의 다양한 조합들 또는 부수적인 조합들이 본 발명의 범위 내에 제조될 수 있고 포함될 수 있는 것이 이해될 수 있다. 개시된 실시예들의 다양한 특징들 및 측면들이 개시된 발명의 형태들을 다양하게 하기 위하여 서로 결합되거나 치환될 수 있음은 이해될 수 있다. 따라서, 본 명세서에 개시된 본 발명의 범위는 상술한 바와 같은 특정하게 개시된 실시예들에 의하여 제한되는 것이 아니고, 하기의 청구항들에 의하여 결정되어야 한다.

Claims (70)

  1. 기판;
    상기 기판 상에 형성된 등급된(graded) 부분을 포함하는 완화된 버퍼층; 및
    상기 완화된 버퍼층의 상기 등급된 부분 내의 적어도 하나의 스트레인드 천이층(strained transition layer);
    을 포함하는 반도체 워크피스(workpiece).
  2. 제 1 항에 있어서,
    상기 기판의 열팽창 계수(coefficient of thermal expansion, CTE)의 수축에 대한 상기 완화된 버퍼층의 열팽창 계수의 수축의 차이에 기인하여, 상기 적어도 하나의 스트레인드 천이층은 워크피스의 만곡(bow)의 양을 감소시키는 것을 특징으로 하는 반도체 워크피스.
  3. 제 1 항에 있어서,
    상기 기판의 열팽창 계수의 수축에 대한 상기 완화된 버퍼층의 열팽창 계수의 수축의 차이에 기인하여, 상기 적어도 하나의 스트레인드 천이층은 워크피스 내의 응력의 양을 감소시키는 경향이 있는 것을 특징으로 하는 반도체 워크피스.
  4. 제 1 항에 있어서,
    상기 완화된 버퍼층은 약 2
    Figure 112009001726302-PCT00106
    내지 10
    Figure 112009001726302-PCT00107
    범위의 두께를 가지는 것을 특징으로 하는 반도체 워크피스.
  5. 제 1 항에 있어서,
    상기 스트레인드 천이층은 약 1 nm 내지 10 nm 범위의 두께를 가지는 것을 특징으로 하는 반도체 워크피스.
  6. 제 1 항에 있어서,
    상기 스트레인드 천이층은 약 6 nm 내지 8 nm 범위의 두께를 가지는 것을 특징으로 하는 반도체 워크피스.
  7. 제 1 항에 있어서,
    상기 스트레인드 천이층은 스트레인드 실리콘을 포함하는 것을 특징으로 하는 반도체 워크피스.
  8. 제 1 항에 있어서,
    상기 스트레인드 천이층은 스트레인드 실리콘-게르마늄을 포함하는 것을 특징으로 하는 반도체 워크피스.
  9. 제 1 항에 있어서,
    상기 완화된 버퍼층은 실리콘 및 게르마늄을 포함하는 것을 특징으로 하는 반도체 워크피스.
  10. 제 9 항에 있어서,
    상기 완화된 버퍼층 내의 가장 높은 게르마늄 농도는 약 15% 내지 25% 범위인 것을 특징으로 하는 반도체 워크피스.
  11. 제 10 항에 있어서,
    상기 완화된 버퍼층의 등급된 부분 내의 한 층 또는 두 층의 스트레인드 천이층들을 포함하는 것을 특징으로 하는 반도체 워크피스.
  12. 제 10 항에 있어서,
    상기 완화된 버퍼층의 등급된 부분은:
    상기 기판 상에 형성된 상기 완화된 버퍼층의 제1 부분;
    상기 완화된 버퍼층의 상기 제1 부분의 이격된 표면 상에 형성된 제1 스트레인드 천이층; 및
    상기 제1 스트레인드 천이층 상에 형성된 상기 완화된 버퍼층의 제2 부분;
    을 포함하고,
    상기 완화된 버퍼층의 상기 제1 부분 내의 게르마늄 농도는 상기 기판에 인접한 표면에 비하여 상기 기판으로부터 이격된 표면에서 더 높고,
    상기 완화된 버퍼층의 상기 제2 부분 내의 게르마늄 농도는 상기 제1 스트레인드 천이층에 인접한 표면에 비하여 상기 제1 스트레인드 천이층으로부터 이격된 표면에서 더 높은 것을 특징으로 하는 반도체 워크피스.
  13. 제 12 항에 있어서,
    상기 완화된 버퍼층의 등급된 부분은:
    상기 완화된 버퍼층의 상기 제2 부분의 이격된 표면 상에 형성된 제2 스트레인드 천이층; 및
    상기 제2 스트레인드 천이층 상에 형성된 상기 완화된 버퍼층의 제3 부분;
    을 더 포함하고,
    상기 완화된 버퍼층의 상기 제3 부분 내의 게르마늄 농도는 상기 제2 스트레인드 천이층에 인접한 표면에 비하여 상기 제2 스트레인드 천이층으로부터 이격된 표면에서 더 높은 것을 특징으로 하는 반도체 워크피스.
  14. 제 9 항에 있어서,
    상기 완화된 버퍼층 내의 가장 높은 게르마늄 농도는 약 25% 내지 35% 범위인 것을 특징으로 하는 반도체 워크피스.
  15. 제 14 항에 있어서,
    상기 완화된 버퍼층의 등급된 부분 내의 두 층 또는 세 층의 스트레인드 천 이층들을 포함하는 것을 특징으로 하는 반도체 워크피스.
  16. 제 9 항에 있어서,
    상기 완화된 버퍼층 내의 가장 높은 게르마늄 농도는 약 35% 내지 45% 범위인 것을 특징으로 하는 반도체 워크피스.
  17. 제 16 항에 있어서,
    상기 완화된 버퍼층의 등급된 부분 내의 세 층 내지 다섯 층의 스트레인드 천이층들을 포함하는 것을 특징으로 하는 반도체 워크피스.
  18. 제 9 항에 있어서,
    상기 기판에 인접한 상기 적어도 하나의 스트레인드 천이층의 표면에서의 상기 완화된 버퍼층의 등급된 부분 내의 게르마늄 농도는, 상기 기판으로부터 이격된 상기 적어도 하나의 스트레인드 천이층의 표면에서의 상기 완화된 버퍼층의 등급된 부분 내의 게르마늄 농도와 실질적으로 동일한 것을 특징으로 하는 반도체 워크피스.
  19. 제 1 항에 있어서,
    상기 적어도 하나의 스트레인드 천이층은, 상기 완화된 버퍼층의 상측 표면 에 인접한 관통 전위(threading dislocation) 밀도를 약 104/cm2 미만으로 감소시키도록 구성된 것을 특징으로 하는 반도체 워크피스.
  20. 제 1 항에 있어서,
    상기 적어도 하나의 스트레인드 천이층은, 상기 완화된 버퍼층의 상측 표면에 인접한 관통 전위 밀도를 약 4×103/cm2 미만으로 감소시키도록 구성된 것을 특징으로 하는 반도체 워크피스.
  21. 제 1 항에 있어서,
    상기 완화된 버퍼층 상에 형성된 스트레인드 활성층을 더 포함하는 것을 특징으로 하는 반도체 워크피스.
  22. 제 21 항에 있어서,
    상기 스트레인드 활성층은 실리콘을 포함하는 것을 특징으로 하는 반도체 워크피스.
  23. 제 21 항에 있어서,
    상기 스트레인드 활성층의 상측 표면에 인접한 관통 전위 밀도는 약 104/cm2 미만인 것을 특징으로 하는 반도체 워크피스.
  24. 제 21 항에 있어서,
    상기 스트레인드 활성층의 상측 표면에 인접한 관통 전위 밀도는 약 4×103/cm2 미만인 것을 특징으로 하는 반도체 워크피스.
  25. 제 1 항에 있어서,
    상기 완화된 버퍼층은 약한 영역을 포함하고,
    상기 약한 영역은 상기 워크피스의 분리가 용이하도록 구성된 것을 특징으로 하는 반도체 워크피스.
  26. 제 25 항에 있어서,
    상기 약한 영역은 수소로 도핑된 것을 특징으로 하는 반도체 워크피스.
  27. 기판;
    상기 기판 상에 형성된 등급된 부분을 포함하는 완화된 버퍼층; 및
    상기 완화된 버퍼층의 등급된 부분 내의 적어도 하나의 스트레인드 천이층;
    을 포함하는 집적 회로.
  28. 기판;
    상기 기판 상에 형성된 완화된 버퍼층; 및
    상기 완화된 버퍼층 내의 적어도 하나의 스트레인드 천이층;
    을 포함하고,
    상기 적어도 하나의 스트레인드 천이층은, 상기 완화된 버퍼층의 상측 표면에 인접한 관통 전위 밀도를 약 104/cm2 미만으로 감소시키도록 구성된 것을 특징으로 하는 반도체 워크피스.
  29. 제 28 항에 있어서,
    상기 완화된 버퍼층 상에 형성된 스트레인드 활성층을 더 포함하고,
    상기 스트레인드 활성층의 상측 표면에 인접한 관통 전위 밀도는 약 104/cm2 미만인 것을 특징으로 하는 반도체 워크피스.
  30. 기판을 마련하는 단계;
    상기 기판 상에 완화된 버퍼층을 증착하는 단계; 및
    상기 완화된 버퍼층을 증착하는 단계 중에, 상기 완화된 버퍼층의 상측 표면에 인접한 관통 전위 밀도를 약 104/cm2 미만으로 감소시키도록 구성된 적어도 하나의 스트레인드 천이층을 증착하는 단계;
    를 포함하는 반도체 워크피스 제조 방법.
  31. 제 30 항에 있어서,
    상기 워크피스를 냉각하는 단계를 더 포함하고,
    상기 냉각하는 단계 중에, 상기 기판에 대한 상기 완화된 버퍼층의 열 수축의 차이에 기인하여, 상기 적어도 하나의 스트레인드 천이층은 워크피스의 만곡을 감소시키도록 구성된 것을 특징으로 하는 반도체 워크피스 제조 방법.
  32. 제 30 항에 있어서,
    상기 워크피스를 냉각하는 단계를 더 포함하고,
    상기 냉각하는 단계 중에, 상기 기판의 열팽창 계수의 수축에 대한 상기 완화된 버퍼층의 열팽창 계수의 수축의 차이에 기인하여, 상기 적어도 하나의 스트레인드 천이층은 워크피스 내의 응력의 양을 감소시키는 경향이 있는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  33. 제 30 항에 있어서,
    상기 완화된 버퍼층을 증착하는 단계는,
    에피택셜 증착 반응기 내에서 실리콘 및 게르마늄을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  34. 제 33 항에 있어서,
    상기 적어도 하나의 스트레인드 천이층을 증착하는 단계는,
    상기 에피택셜 증착 반응기 내에서 실리콘을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  35. 제 33 항에 있어서,
    상기 적어도 하나의 스트레인드 천이층을 증착하는 단계는 상기 에피택셜 증착 반응기 내에서 실리콘 및 게르마늄을 증착하는 단계를 포함하고,
    상기 적어도 하나의 스트레인드 천이층 내의 게르마늄 농도는 상기 적어도 하나의 스트레인드 천이층에 인접한 상기 완화된 버퍼층의 표면들에 비하여 낮은 것을 특징으로 하는 반도체 워크피스 제조 방법.
  36. 제 33 항에 있어서,
    상기 완화된 버퍼층 내의 가장 높은 게르마늄 농도는 약 15% 내지 25% 범위인 것을 특징으로 하는 반도체 워크피스 제조 방법.
  37. 제 36 항에 있어서,
    상기 완화된 버퍼층을 증착하는 단계는 한 층 또는 두 층의 스트레인드 천이층들을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  38. 제 36 항에 있어서,
    상기 완화된 버퍼층을 증착하는 단계는,
    실리콘 및 게르마늄 전구체들을 유동하여 상기 완화된 버퍼층의 제1 부분을 증착하는 단계로서, 상기 완화된 버퍼층의 상기 제1 부분 내의 게르마늄 농도가 상기 완화된 버퍼층의 상기 제1 부분이 증착됨에 따라 증가되도록 하는 단계;
    상기 완화된 버퍼층의 상기 제1 부분을 증착하는 단계 후에, 상기 게르마늄 전구체들의 유동을 중지하여 제1 스트레인드 천이층을 증착하는 단계; 및
    상기 제1 스트레인드 천이층을 증착하는 단계 후에, 상기 게르마늄 전구체들의 유동을 재개하여 상기 완화된 버퍼층의 제2 부분을 증착하는 단계로서, 상기 완화된 버퍼층의 상기 제2 부분 내의 게르마늄 농도가 상기 완화된 버퍼층의 상기 제2 부분이 증착됨에 따라 증가되도록 하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  39. 제 38 항에 있어서,
    상기 완화된 버퍼층을 증착하는 단계는,
    상기 완화된 버퍼층의 상기 제2 부분을 증착한 후에, 상기 게르마늄 전구체들의 유동을 중지하여 제2 스트레인드 천이층을 증착하는 단계; 및
    상기 제2 스트레인드 천이층을 증착한 후에, 상기 게르마늄 전구체들의 유동을 재개하여 상기 완화된 버퍼층의 제3 부분을 증착하는 단계로서, 상기 완화된 버퍼층의 상기 제3 부분 내의 게르마늄 농도가 상기 완화된 버퍼층의 상기 제3 부분이 증착됨에 따라 증가되도록 하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  40. 제 33 항에 있어서,
    상기 완화된 버퍼층 내의 가장 높은 게르마늄 농도는 약 25% 내지 35% 범위인 것을 특징으로 하는 반도체 워크피스 제조 방법.
  41. 제 40 항에 있어서,
    상기 완화된 버퍼층을 증착하는 단계는 두 층 또는 세 층의 스트레인드 천이층들을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  42. 제 33 항에 있어서,
    상기 완화된 버퍼층 내의 가장 높은 게르마늄 농도는 약 35% 내지 45% 범위인 것을 특징으로 하는 반도체 워크피스 제조 방법.
  43. 제 40 항에 있어서,
    상기 완화된 버퍼층을 증착하는 단계는 세 층 내지 다섯 층의 스트레인드 천이층들을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  44. 제 30 항에 있어서,
    상기 적어도 하나의 스트레인드 천이층은 관통 전위 밀도를 약 4×103/cm2 미만으로 감소시키도록 구성된 것을 특징으로 하는 반도체 워크피스 제조 방법.
  45. 제 30 항에 있어서,
    상기 완화된 버퍼층 상에 스트레인드 활성층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  46. 제 45 항에 있어서,
    상기 스트레인드 활성층은 실리콘을 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  47. 제 45 항에 있어서,
    상기 스트레인드 활성층은 약 104/cm2 미만의 관통 전위 밀도를 가지는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  48. 제 45 항에 있어서,
    상기 스트레인드 활성층은 약 4×103/cm2 미만의 관통 전위 밀도를 가지는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  49. 제 45 항에 있어서,
    상기 스트레인드 활성층을 수용 기판으로 이전하는 단계를 더 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  50. 제 49 항에 있어서,
    상기 스트레인드 활성층을 상기 수용 기판으로 이전하는 단계는:
    상기 스트레인드 활성층을 증착한 후에, 상기 완화된 버퍼층 내에 상기 워크피스의 분리가 용이하도록 구성된 약한 영역을 생성하는 단계;
    상기 스트레인드 활성층을 증착한 후에, 복합 구조를 형성하기 위하여 상기 수용 기판과 상기 스트레인드 활성층을 결합하는 단계; 및
    상기 완화된 버퍼층 내의 상기 약한 영역에서 상기 복합 구조를 분리하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  51. 제 50 항에 있어서,
    상기 완화된 버퍼층 내에 약한 영역을 생성하는 단계는 수소를 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  52. 제 33 항에 있어서,
    상기 완화된 버퍼층을 증착하는 단계는:
    상기 적어도 하나의 스트레인드 천이층의 하측 표면에 인접한 상기 완화된 버퍼층 내에 게르마늄 농도를 증착하는 단계; 및
    상기 적어도 하나의 스트레인드 천이층의 상측 표면에 인접한 상기 완화된 버퍼층 내에 게르마늄 농도를 증착하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  53. 제 30 항의 방법을 이용하여 제조된 집적회로.
  54. 기판을 마련하는 단계;
    실리콘 전구체들 및 게르마늄 전구체들을 유동하여 상기 기판 상에 완화된 버퍼층의 제1 부분을 증착하는 단계로서, 상기 완화된 버퍼층의 성장하는 상기 제1 부분 내에 게르마늄 농도를 증가시키는 단계;
    상기 완화된 버퍼층의 상기 제1 부분을 증착하는 단계 후에, 상기 실리콘 전구체들의 유동을 계속하면서 상기 게르마늄 전구체들의 유동은 중지하는 단계; 및
    상기 게르마늄 전구체들의 유동을 중지하는 단계 후에, 상기 게르마늄 전구체들의 유동을 재개하여 상기 완화된 버퍼층의 제2 부분을 증착하는 단계로서, 상기 완화된 버퍼층의 상기 성장하는 상기 제2 부분 내의 게르마늄 농도를 증가시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  55. 제 54 항에 있어서,
    상기 완화된 버퍼층의 성장하는 상기 제1 부분의 게르마늄 농도를 증가시키는 단계는 상기 실리콘 전구체들의 유동을 감소시키는 단계를 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  56. 제 54 항에 있어서,
    상기 완화된 버퍼층의 성장하는 상기 제1 부분의 게르마늄 농도를 증가시키는 단계는 상기 게르마늄 전구체들의 유동을 증가시키는 단계를 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  57. 제 54 항에 있어서,
    상기 게르마늄 전구체들의 유동을 중지하는 기간은 약 0.1 내지 10 초 범위인 것을 특징으로 하는 반도체 워크피스 제조 방법.
  58. 제 54 항에 있어서,
    상기 게르마늄 전구체들의 유동을 중지하는 기간은 약 0.5 내지 5 초 범위인 것을 특징으로 하는 반도체 워크피스 제조 방법.
  59. 제 54 항에 있어서,
    상기 게르마늄 전구체들의 유동을 중지하는 기간은 상기 워크피스를 지지하 는 회전가능한 서셉터(susceptor)가 적어도 한번 회전하는 시간인 것을 특징으로 하는 반도체 워크피스 제조 방법.
  60. 제 54 항에 있어서,
    상기 게르마늄 전구체들의 유동을 중지하는 단계는 스트레인드 실리콘을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  61. 제 60 항에 있어서,
    증착된 상기 스트레인드 실리콘은 약 1 nm 내지 10 nm 범위의 두께인 것을 특징으로 하는 반도체 워크피스 제조 방법.
  62. 제 60 항에 있어서,
    증착된 상기 스트레인드 실리콘은 약 6 nm 내지 8 nm 범위의 두께인 것을 특징으로 하는 반도체 워크피스 제조 방법.
  63. 제 54 항에 있어서,
    상기 게르마늄 전구체들의 유동을 중지하는 단계는 스트레인드 실리콘-게르마늄을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  64. 제 54 항에 있어서,
    상기 완화된 버퍼층 상에 스트레인드 활성층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  65. 제 64 항에 있어서,
    상기 스트레인드 활성층은 실리콘을 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  66. 제 64 항에 있어서,
    상기 스트레인드 활성층을 수용 기판으로 이전하는 단계를 더 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  67. 제 66 항에 있어서,
    상기 스트레인드 활성층을 상기 수용 기판으로 이전하는 단계는:
    상기 스트레인드 활성층을 증착하기 전에, 상기 완화된 버퍼층 내에 상기 워크피스의 분리가 용이하도록 구성된 약한 영역을 생성하는 단계;
    상기 스트레인드 활성층을 증착한 후에, 복합 구조를 형성하기 위하여 상기 수용 기판과 상기 스트레인드 활성층을 결합하는 단계; 및
    상기 완화된 버퍼층 내에 상기 약한 영역에서 상기 복합 구조를 분리하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  68. 제 67 항에 있어서,
    상기 완화된 버퍼층 내에 약한 영역을 생성하는 단계는 수소를 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  69. 제 54 항에 있어서,
    상기 완화된 버퍼층의 상기 제2 부분을 증착하는 단계는,
    상기 스트레인드 천이층의 하측 표면에 인접한 상기 완화된 버퍼층의 상기 제1 부분 내의 게르마늄 농도가, 상기 스트레인드 천이층의 상측 표면에 인접한 상기 완화된 버퍼층의 상기 제2 부분 내의 게르마늄 농도와 실질적으로 동일하도록, 상기 게르마늄 전구체들을 유동하는 단계를 포함하는 것을 특징으로 하는 반도체 워크피스 제조 방법.
  70. 제 54 항의 방법을 이용하여 제조된 집적회로.
KR1020097000574A 2006-07-24 2007-06-27 반도체 버퍼 구조들 내의 스트레인드 층들 Active KR101430181B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/491,616 2006-07-24
US11/491,616 US7608526B2 (en) 2006-07-24 2006-07-24 Strained layers within semiconductor buffer structures
PCT/US2007/072252 WO2008014079A1 (en) 2006-07-24 2007-06-27 Strained layers within semiconductor buffer structures

Publications (2)

Publication Number Publication Date
KR20090032073A true KR20090032073A (ko) 2009-03-31
KR101430181B1 KR101430181B1 (ko) 2014-08-13

Family

ID=38753533

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097000574A Active KR101430181B1 (ko) 2006-07-24 2007-06-27 반도체 버퍼 구조들 내의 스트레인드 층들

Country Status (5)

Country Link
US (2) US7608526B2 (ko)
EP (1) EP2050125B1 (ko)
JP (1) JP5604629B2 (ko)
KR (1) KR101430181B1 (ko)
WO (1) WO2008014079A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130072011A (ko) * 2011-12-21 2013-07-01 엘지이노텍 주식회사 에피텍셜 기판 및 그 제조 방법
KR20140147250A (ko) * 2013-06-19 2014-12-30 엘지이노텍 주식회사 반도체 기판, 발광 소자 및 전자 소자
KR20170095025A (ko) * 2016-02-12 2017-08-22 엘지이노텍 주식회사 탄화규소 에피 웨이퍼 및 이를 포함하는 반도체 소자

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7608526B2 (en) * 2006-07-24 2009-10-27 Asm America, Inc. Strained layers within semiconductor buffer structures
EP2104135B1 (en) 2008-03-20 2013-06-12 Siltronic AG A semiconductor wafer with a heteroepitaxial layer and a method for producing the wafer
JP4519196B2 (ja) 2008-11-27 2010-08-04 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
EP2251897B1 (en) * 2009-05-13 2016-01-06 Siltronic AG A method for producing a wafer comprising a silicon single crystal substrate having a front and a back side and a layer of SiGe deposited on the front side
JP5381439B2 (ja) * 2009-07-15 2014-01-08 住友電気工業株式会社 Ｉｉｉ族窒化物半導体光素子
US9059193B2 (en) * 2010-01-08 2015-06-16 Mitsubishi Electric Corporation Epitaxial wafer and semiconductor element
DE102010007127A1 (de) * 2010-02-05 2011-08-11 Ev Group E. Thallner Gmbh Verfahren zur Behandlung eines temporär gebondeten Produktwafers
US8133806B1 (en) 2010-09-30 2012-03-13 S.O.I.Tec Silicon On Insulator Technologies Systems and methods for forming semiconductor materials by atomic layer deposition
US8486192B2 (en) 2010-09-30 2013-07-16 Soitec Thermalizing gas injectors for generating increased precursor gas, material deposition systems including such injectors, and related methods
US8957454B2 (en) * 2011-03-03 2015-02-17 International Rectifier Corporation III-Nitride semiconductor structures with strain absorbing interlayer transition modules
EP2541589B1 (en) 2011-06-30 2013-08-28 Siltronic AG Layered semiconductor substrate and method for manufacturing it
FR2977260B1 (fr) 2011-06-30 2013-07-19 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiale epaisse de nitrure de gallium sur un substrat de silicium ou analogue et couche obtenue par ledit procede
US9548378B2 (en) * 2012-02-09 2017-01-17 GlobalFoundries, Inc. Epitaxial channel formation methods and structures
US9127345B2 (en) 2012-03-06 2015-09-08 Asm America, Inc. Methods for depositing an epitaxial silicon germanium layer having a germanium to silicon ratio greater than 1:1 using silylgermane and a diluent
US9171715B2 (en) 2012-09-05 2015-10-27 Asm Ip Holding B.V. Atomic layer deposition of GeO2
US9218963B2 (en) 2013-12-19 2015-12-22 Asm Ip Holding B.V. Cyclical deposition of germanium
US9570298B1 (en) 2015-12-09 2017-02-14 International Business Machines Corporation Localized elastic strain relaxed buffer
US10529738B2 (en) * 2016-04-28 2020-01-07 Globalfoundries Singapore Pte. Ltd. Integrated circuits with selectively strained device regions and methods for fabricating same
CN110797431B (zh) * 2018-08-02 2021-11-02 上海新微技术研发中心有限公司 驰豫GeSn红外雪崩光电探测器及其制造方法
US20230029344A1 (en) * 2021-07-23 2023-01-26 Applied Materials, Inc. Methods of formation of a sige/si superlattice
CN116118084B (zh) * 2023-03-02 2024-10-22 中船华海船用设备有限公司 一种船舶舱口盖用的缓冲垫块及其制备方法
FR3159701A1 (fr) 2024-02-22 2025-08-29 Soitec Méthode de fabrication d’une structure empilée du type silicium contraint sur isolant en utilisant une technique de transfert de couche à base de matériau 2d

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5445897A (en) 1989-11-22 1995-08-29 Mitsubishi Kasei Polytec Company Epitaxial wafer and process for producing the same
US5442205A (en) 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
JPH0737823A (ja) * 1993-07-21 1995-02-07 Oki Electric Ind Co Ltd 半導体膜形成方法及び半導体膜形成装置
JP3116731B2 (ja) 1994-07-25 2000-12-11 株式会社日立製作所 格子不整合系積層結晶構造およびそれを用いた半導体装置
JP2685030B2 (ja) 1995-05-26 1997-12-03 日本電気株式会社 半導体装置及びその製造方法
US6154475A (en) 1997-12-04 2000-11-28 The United States Of America As Represented By The Secretary Of The Air Force Silicon-based strain-symmetrized GE-SI quantum lasers
US6350993B1 (en) 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
US7041170B2 (en) 1999-09-20 2006-05-09 Amberwave Systems Corporation Method of producing high quality relaxed silicon germanium layers
JP4269541B2 (ja) 2000-08-01 2009-05-27 株式会社Ｓｕｍｃｏ 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
DE60125952T2 (de) 2000-08-16 2007-08-02 Massachusetts Institute Of Technology, Cambridge Verfahren für die herstellung eines halbleiterartikels mittels graduellem epitaktischen wachsen
JP4039013B2 (ja) * 2001-07-06 2008-01-30 株式会社Ｓｕｍｃｏ 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
US6649492B2 (en) * 2002-02-11 2003-11-18 International Business Machines Corporation Strained Si based layer made by UHV-CVD, and devices therein
US6723622B2 (en) 2002-02-21 2004-04-20 Intel Corporation Method of forming a germanium film on a semiconductor substrate that includes the formation of a graded silicon-germanium buffer layer prior to the formation of a germanium layer
US6953736B2 (en) 2002-07-09 2005-10-11 S.O.I.Tec Silicon On Insulator Technologies S.A. Process for transferring a layer of strained semiconductor material
US7018910B2 (en) 2002-07-09 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Transfer of a thin layer from a wafer comprising a buffer layer
WO2004019391A2 (en) 2002-08-23 2004-03-04 Amberwave Systems Corporation Semiconductor heterostructures having reduced dislocation pile-ups and related methods
US6878610B1 (en) * 2002-08-27 2005-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Relaxed silicon germanium substrate with low defect density
JP2004179452A (ja) * 2002-11-28 2004-06-24 Shin Etsu Handotai Co Ltd ヘテロエピタキシャルウエーハ
WO2004061943A1 (en) 2003-01-07 2004-07-22 S.O.I.Tec Silicon On Insulator Technologies Recycling by mechanical means of a wafer comprising a taking-off structure after taking-off a thin layer thereof
JP4853990B2 (ja) * 2003-01-29 2012-01-11 ソイテック 絶縁体上に歪み結晶層を製造する方法、前記方法による半導体構造及び製造された半導体構造
WO2004081987A2 (en) 2003-03-12 2004-09-23 Asm America, Inc. Sige rectification process
US7238595B2 (en) 2003-03-13 2007-07-03 Asm America, Inc. Epitaxial semiconductor deposition methods and structures
US6963078B2 (en) 2003-03-15 2005-11-08 International Business Machines Corporation Dual strain-state SiGe layers for microelectronics
US7517768B2 (en) * 2003-03-31 2009-04-14 Intel Corporation Method for fabricating a heterojunction bipolar transistor
JP2007505477A (ja) 2003-07-23 2007-03-08 エーエスエム アメリカ インコーポレイテッド シリコン−オン−インシュレーター構造及びバルク基板に対するＳｉＧｅの堆積
KR20060039915A (ko) 2003-07-30 2006-05-09 에이에스엠 아메리카, 인코포레이티드 완화된 실리콘 게르마늄 층의 에피택셜 성장
US6992025B2 (en) * 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
JP2005244187A (ja) * 2004-01-30 2005-09-08 Toshiba Ceramics Co Ltd 歪みシリコンウエハおよびその製造方法
US7105393B2 (en) 2004-01-30 2006-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Strained silicon layer fabrication with reduced dislocation defect density
EP1763893A2 (en) 2004-02-27 2007-03-21 ASM America, Inc. Germanium deposition
DE102005000826A1 (de) * 2005-01-05 2006-07-20 Siltronic Ag Halbleiterscheibe mit Silicium-Germanium-Schicht und Verfahren zu deren Herstellung
US20070048956A1 (en) * 2005-08-30 2007-03-01 Tokyo Electron Limited Interrupted deposition process for selective deposition of Si-containing films
US7785995B2 (en) 2006-05-09 2010-08-31 Asm America, Inc. Semiconductor buffer structures
US7608526B2 (en) * 2006-07-24 2009-10-27 Asm America, Inc. Strained layers within semiconductor buffer structures

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130072011A (ko) * 2011-12-21 2013-07-01 엘지이노텍 주식회사 에피텍셜 기판 및 그 제조 방법
KR20140147250A (ko) * 2013-06-19 2014-12-30 엘지이노텍 주식회사 반도체 기판, 발광 소자 및 전자 소자
KR20170095025A (ko) * 2016-02-12 2017-08-22 엘지이노텍 주식회사 탄화규소 에피 웨이퍼 및 이를 포함하는 반도체 소자

Also Published As

Publication number Publication date
EP2050125A1 (en) 2009-04-22
EP2050125B1 (en) 2017-12-20
US20100006893A1 (en) 2010-01-14
US20080017952A1 (en) 2008-01-24
WO2008014079A1 (en) 2008-01-31
JP5604629B2 (ja) 2014-10-08
JP2009545169A (ja) 2009-12-17
US7608526B2 (en) 2009-10-27
KR101430181B1 (ko) 2014-08-13
US7825401B2 (en) 2010-11-02

Similar Documents

Publication Publication Date Title
KR101430181B1 (ko) 반도체 버퍼 구조들 내의 스트레인드 층들
US7375385B2 (en) Semiconductor heterostructures having reduced dislocation pile-ups
KR101387099B1 (ko) 반도체 버퍼 구조들
KR100940863B1 (ko) 반도체 장치 형성 방법 및 반도체 장치
KR100521708B1 (ko) 반도체 기판을 제조하는 방법
US7405142B2 (en) Semiconductor substrate and field-effect transistor, and manufacturing method for same
JP6592534B2 (ja) 多層構造体及びその製造方法
US5562770A (en) Semiconductor manufacturing process for low dislocation defects
US7338886B2 (en) Implantation-less approach to fabricating strained semiconductor on isolation wafers
US10396165B2 (en) Thin low defect relaxed silicon germanium layers on bulk silicon substrates

Legal Events

Date Code Title Description
E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

PA0105 International application

St.27 status event code: A-0-1-A10-A15-nap-PA0105

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

A201 Request for examination
P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U12-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

FPAY Annual fee payment

Payment date: 20180718

Year of fee payment: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

FPAY Annual fee payment

Payment date: 20190718

Year of fee payment: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R14-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12