KR20070077391A

KR20070077391A - Manufacturing Method of Semiconductor Device

Info

Publication number: KR20070077391A
Application number: KR1020060006976A
Authority: KR
Inventors: 김한내
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-01-23
Filing date: 2006-01-23
Publication date: 2007-07-26
Anticipated expiration: 2026-01-23
Also published as: KR100764390B1

Abstract

A method for manufacturing a semiconductor device is provided to prevent the decrease of a threshold voltage and to improve PMOS HCD(Hot Carrier Degradation) characteristics by forming a P type polysilicon layer on an inner wall of a trench in an isolation layer forming process. A pad nitride layer(110) is formed on a semiconductor substrate(100). An isolation trench is formed on the resultant structure by an etching process. A P type polysilicon layer(130) is formed along an upper surface of the resultant structure. A sidewall oxide layer and a liner nitride layer(140) are formed on the resultant structure. An oxide layer is formed on the resultant structure to fill completely the trench and planarized.

Description

Method for manufacturing a semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소자분리막 형성시 트렌치 내벽에 P형 폴리실리콘층을 형성하여 보론 격리(Boron Segregation) 효과를 방지하여 문턱전압이 감소되는 것을 방지하고, PMOS HCD 특성을 향상시켜 초고속 제품을 위한 게이트 길이의 축소에 의한 여유도를 확보하여 소자의 특성을 향상시키는 기술을 개시한다. The present invention relates to a method for manufacturing a semiconductor device, and to forming a P-type polysilicon layer on the inner wall of the trench to prevent boron segregation effect to prevent the threshold voltage is reduced, PMOS HCD characteristics Disclosed is a technique for improving device characteristics by improving margins by reducing gate length for high-speed products.

종래기술에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 패드 질화막을 형성하고, 상기 패드 질화막 및 소정 깊이의 반도체 기판을 식각하여 소자분리용 트렌치를 형성한다. In the method of manufacturing a semiconductor device according to the related art, a pad nitride film is formed on a semiconductor substrate, and the pad nitride film and the semiconductor substrate having a predetermined depth are etched to form a device isolation trench.

여기서, 라이너 질화막을 형성하여 보론 격리 효과를 방지함으로써 리텐션 타임(Reteion time)을 증가시킬 수 있다. Here, the retention time may be increased by forming a liner nitride film to prevent the boron isolation effect.

다음에, 상기 트렌치를 포함하는 반도체 기판 전면에 일정 두께의 게이트 산 화막 및 라이너 질화막을 형성하고 상기 트렌치를 매립하는 필드 산화막을 형성한 후 CMP 공정을 수행하여 패드 질화막을 노출시킨다.Next, a gate oxide film and a liner nitride film having a predetermined thickness are formed on the entire surface of the semiconductor substrate including the trench, and a field oxide film filling the trench is formed, and then a pad nitride film is exposed by performing a CMP process.

그 다음에, 상기 패드 질화막을 제거하여 소자분리막을 형성한다. Then, the pad nitride film is removed to form an element isolation film.

상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 페리 영역의 PMOS 활성영역의 에지부의 라이너 질화막은 높은 유전율에 의해 소자 분리 영역 측벽의 전자들이 트랩(Trap)되고 상기 트랩된 부분에 홀(Hole)들이 모이는 보론 격리 현상이 발생하여 PMOS 문턱전압 감소 및 대기상태의 누설전류 증가에 의한 번 인 테스트(Burn In Test) 후 IDD 페일이 발생하는 문제점이 있다. In the above-described method of manufacturing a semiconductor device according to the related art, the liner nitride film of the edge portion of the PMOS active region of the ferry region is trapped by electrons on the sidewall of the device isolation region due to high dielectric constant, and a hole is formed in the trapped portion. There is a problem that IDD fail after burn-in test due to decrease of PMOS threshold voltage and increase of leakage current in standby state.

또한, 게이트 길이가 감소함에 따라 PMOS HCD가 급격히 증가하게 되어 고속 제품 개발을 위한 게이트 길이의 축소가 제한을 받게되는 문제점이 있다. In addition, as the gate length decreases, the PMOS HCD increases rapidly, thereby reducing the gate length reduction for high-speed product development.

상기 문제점을 해결하기 위하여, 소자분리막 형성시 P형 폴리실리콘층을 형성하여 보론 격리(Boron Segregation) 효과를 방지하여 문턱전압이 감소되는 것을 방지하고, PMOS HCD 특성을 향상시켜 초고속 제품을 위한 게이트 길이의 축소에 의한 여유도를 확보할 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다. In order to solve the above problems, the P-type polysilicon layer is formed when forming the device isolation layer to prevent the boron segregation effect to prevent the threshold voltage is reduced, improve the PMOS HCD characteristics to improve the gate length for high-speed products An object of the present invention is to provide a method for manufacturing a semiconductor device that can ensure the margin by the reduction of.

본 발명에 따른 반도체 소자의 제조 방법은 Method for manufacturing a semiconductor device according to the present invention

(a) 반도체 기판 상부에 패드 질화막을 형성하고 식각하여 소자분리용 트렌치를 형성하는 단계와,(a) forming a pad nitride film over the semiconductor substrate and etching to form a trench for device isolation;

(b) 상기 트렌치를 포함하는 반도체 기판 전면에 일정두께의 P형 폴리실리콘층을 형성하는 단계와,(b) forming a P-type polysilicon layer having a predetermined thickness on the entire surface of the semiconductor substrate including the trench;

(c) 전체 표면에 측벽 산화막 및 라이너 질화막을 형성하는 단계와,(c) forming sidewall oxide and liner nitride films over the entire surface;

(d) 상기 트렌치를 매립하는 산화막을 형성하고 평탄화 식각한 후 패드 질화막을 제거하는 단계(d) forming an oxide film filling the trench, removing the pad nitride film after planarization etching

를 포함하는 것을 특징으로 한다. Characterized in that it comprises a.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

도 1a를 참조하면, 반도체 기판(100) 상부에 패드 질화막(110)을 형성하고, 소자분리영역을 정의하는 감광막 패턴(미도시)을 형성한다. Referring to FIG. 1A, a pad nitride film 110 is formed on a semiconductor substrate 100, and a photoresist pattern (not shown) defining an isolation region is formed.

다음에, 상기 감광막 패턴(미도시)를 마스크로 반도체 기판(100)을 소정 깊이 식각하여 소자분리용 트렌치(120)를 형성한다. Next, the semiconductor substrate 100 is etched with a predetermined depth using the photoresist pattern (not shown) as a mask to form the isolation trench 120.

도 1b를 참조하면, 트렌치(120)를 포함하는 반도체 기판(100) 전면에 일정 두께의 P형 폴리실리콘층(130)을 형성하며, P형 폴리실리콘층(130)을 형성한 후 열처리 공정을 더 수행할 수도 있다. Referring to FIG. 1B, a P-type polysilicon layer 130 having a predetermined thickness is formed on the entire surface of the semiconductor substrate 100 including the trench 120, and a heat treatment process is performed after the P-type polysilicon layer 130 is formed. You can also do more.

이때, P형 불순물 이온 주입 농도가 크면 P형 폴리실리콘층(130)의 두께는 감소된다. At this time, when the P-type impurity ion implantation concentration is large, the thickness of the P-type polysilicon layer 130 is reduced.

도 1c를 참조하면, 전체 표면에 일정 두께의 측벽 산화막(미도시) 및 라이너 질화막(140)을 형성한다. Referring to FIG. 1C, a sidewall oxide layer (not shown) and a liner nitride layer 140 having a predetermined thickness are formed on the entire surface.

도 1d를 참조하면, 트렌치(120)을 매립하는 소자분리용 산화막(150)을 형성한다. Referring to FIG. 1D, an oxide layer 150 is formed to fill the trench 120.

도 1e를 참조하면, 패드 질화막(110)이 노출될때까지 CMP 공정을 수행한 후 패드 질화막(110)을 제거하여 소자분리막 및 활성영역을 형성한다.Referring to FIG. 1E, after the CMP process is performed until the pad nitride layer 110 is exposed, the pad nitride layer 110 is removed to form an isolation layer and an active region.

다음에, 반도체 기판(100)의 활성영역 상에 N형 이온주입공정을 수행하되, 상기 N형 이온주입은 비소(As)이온으로 수행하는 것이 바람직하다. Next, an N-type ion implantation process is performed on the active region of the semiconductor substrate 100, and the N-type ion implantation is preferably performed with arsenic (As) ions.

본 발명에 따른 반도체 소자의 제조 방법은 소자분리막 형성시 P형 폴리실리콘층을 형성하여 보론 격리(Boron Segregation) 효과를 방지하여 문턱전압이 감소되는 것을 방지하고, PMOS HCD 특성을 향상시켜 초고속 제품을 위한 게이트 길이의 축소에 의한 여유도를 확보하여 소자의 특성을 향상시키는 효과가 있다. The method of manufacturing a semiconductor device according to the present invention forms a P-type polysilicon layer when forming a device isolation layer to prevent boron segregation effects, thereby preventing the threshold voltage from being reduced, and improving PMOS HCD characteristics to provide ultra-high speed products. There is an effect of improving the characteristics of the device by securing the margin by reducing the gate length for.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims

(a) forming a pad nitride film over the semiconductor substrate and etching to form a trench for device isolation;

(b) forming a P-type polysilicon layer having a predetermined thickness on the entire surface of the semiconductor substrate including the trench;

(c) forming sidewall oxide and liner nitride films over the entire surface; And

(d) forming an oxide film filling the trench and removing the pad nitride film after planarization etching;

Method of manufacturing a semiconductor device comprising a.

The method of claim 1,

If the P-type impurity ion implantation concentration in the step (b) is large, the thickness of the P-type polysilicon layer is formed to form a semiconductor device characterized in that the formed.

The method of claim 1,

The method of manufacturing a semiconductor device, characterized in that it further comprises the step of performing a heat treatment step after the step (b).

The method of claim 1,

A method of manufacturing a semiconductor device, comprising performing an N-type ion implantation process on an active region of the semiconductor substrate.