KR20060109956A - 이종접합을 포함하는 반도체 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title abstract description 30
- 239000000463 material Substances 0.000 claims abstract description 100
- 239000002086 nanomaterial Substances 0.000 claims abstract description 88
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 239000002070 nanowire Substances 0.000 claims abstract description 50
- 238000000034 method Methods 0.000 claims description 59
- 239000004020 conductor Substances 0.000 claims description 28
- 239000013078 crystal Substances 0.000 claims description 7
- 239000002071 nanotube Substances 0.000 claims description 7
- 230000000737 periodic effect Effects 0.000 claims description 4
- 239000007787 solid Substances 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 abstract description 16
- 239000002184 metal Substances 0.000 abstract description 16
- 239000010409 thin film Substances 0.000 abstract description 7
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 20
- 230000008569 process Effects 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000008901 benefit Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 239000002923 metal particle Substances 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- 229910008599 TiW Inorganic materials 0.000 description 2
- 238000002441 X-ray diffraction Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000013590 bulk material Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- 238000002173 high-resolution transmission electron microscopy Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000005693 optoelectronics Effects 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000001878 scanning electron micrograph Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000005441 aurora Substances 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229920001940 conductive polymer Polymers 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 description 1
- 238000000024 high-resolution transmission electron micrograph Methods 0.000 description 1
- -1 i.e. Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000004926 polymethyl methacrylate Substances 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000002096 quantum dot Substances 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
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- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6728—Vertical TFTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
- H10D62/118—Nanostructure semiconductor bodies
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
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- H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
- H10D62/122—Nanowire, nanosheet or nanotube semiconductor bodies oriented at angles to substrates, e.g. perpendicular to substrates
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- H10D8/00—Diodes
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- H10D8/00—Diodes
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/411—PN diodes having planar bodies
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Abstract
이종접합을 갖는 반도체 장치. 장치는 기판 및 적어도 하나의 나노구조체를 포함한다. 기판 및 나노구조체의 재료는 상이하다. 기판은 예컨대 Ⅵ족 반도체 재료일 수 있고, 나노구조체는 Ⅲ-Ⅴ족 반도체 재료일 수 있다. 나노구조체는 기판에 의해 지지되며, 기판과 에피택셜 관계를 갖는다. 나노구조체는 게이트-어라운드-트랜지스터 장치와 같은 전자 장치의 기능적인 구성요소일 수 있다. 게이트-어라운드-트랜지스터의 실시예에서, 나노와이어(51)는 기판(50)에 의해 지지되며, 기판은 드레인이고, 나노와이어는 전류 채널이며 최상위 금속 접촉부(59)는 소스이다. 박막 게이트 유전체(54)는 나노와이어와 게이트 전극(55A. 55B)을 분리하고 있다.
Description
본 발명은 단일 전기 장치에서의 이종 재료들의 집적에 관한 것이다. 특히, 본 발명은 전기 장치에서 재료들 사이의 이종접합(heterojunction)에 관한 것으로, 보다 구체적으로는 제 2 재료의 기판 상에 제 1 재료의 하나 이상의 나노구조체(nanostructure)의 성장에 관한 것이다.
반도체 산업은 가장 많이 적용되는 3가지 반도체 기술, 즉 Si(silicon), GaAs(gallium arsenide) 및 InP(indium phosphide)를 기초로 하여 크게 3개의 부 산업으로 분류된다. 실리콘 기술은 응용 및 성숙(application and maturity)이라는 관점에서 가장 주요한 기술이나, 실리콘의 물성은 고주파 응용 및 광학 응용에 있어서는 그 응용에 한계가 있으며, 갈륨 비소 및 인듐 인화물이 이들 응용에 가장 적절한 재료들이다. Ⅳ족 반도체 재료인 실리콘 및 Ⅲ-Ⅴ족 재료인 갈륨 비소 및 인듐 포스파이드 사이의 넓은 격자 부정합 및 온도 부정합은 상기 세 물질들에 대한 단일 칩 상의 집적을 어렵게 한다.
실리콘 기판 상에 Ⅲ-Ⅴ족 반도체들의 집적은 실리콘 기술, 예컨대 CMOS 기술과 함께, 광전자 및 고주파 장치와 같은, 상보적 Ⅲ-Ⅴ 장치 기술들의 잠재 및 성능으로 인해 상당한 관심을 받고 있다.
하나 이상의 버퍼 층들을 이용함으로써, Ⅲ-Ⅴ족 반도체 재료들은 Ⅵ족의 반도체 재료들 상에 적응 및 집적화시킬 수 있다.
미국 특허 출원 2003/0038299에서, 두 개의 연속 버퍼 층들 예컨대, 실리콘 산화물 및 스트론튬 티탄산염을 사용함으로써, 단결정(mono-crystalline) GaAs 층들이 실리콘 기판 상에서 성장될 수 있다. 이들 버퍼 층들은 상기 층들 사이에서 몇몇의 격자 부정합을 수용하는 데에 사용된다.
위에서 언급한 종래 기술에서 이행된 바와 같이, 버퍼 층들 적용의 문제점은 상부층과 기판 사이에 전기 접촉이 전혀 존재하지 않으며, 버퍼층을 형성하기 위해 다수의 별개의 공정 단계를 거치게 되며, 따라서 버퍼 성장에 고비용이 든다는 점 등을 포함한다.
본 발명은 개선된 전기 장치를 제공하기 위한 것이다. 바람직하게는, 본 발명은 위의 하나 이상 또는 그 밖의 불리한 점들을 단독 또는 조합에 의해 경감 및 완화시킨다.
따라서, 제 1 측면에서, 제 1 재료의 주 표면을 갖는 기판 및 제 2 재료의 나노구조체를 포함하며, 여기서 제 1 및 제 2 재료들은 상호 격자 부정합을 가지며, 상기 나노구조체는 기판에 지지되고, 기판과 에피택셜 관계인 것을 특징으로 하는 전기 장치가 제공된다.
제 1 재료는 주기율표의 제 1 그룹으로부터의 적어도 하나의 요소를 포함할 수 있으며, 제 2 재료는 제 1 그룹과는 다른 제 2 그룹으로부터의 적어도 하나의 요소를 포함할 수 있다.
전기 장치는 전자 장치, 발광 다이오드 또는 디스플레이 장치와 같은, 발광 장치, 또는 그 밖의 형태의 전기 장치일 수 있다.
제 1 및 제 2 재료는 Ⅳ족 재료, Ⅲ-Ⅴ족 재료 및 Ⅱ-Ⅵ 재료로 구성되는 그룹으로부터 선택될 수 있다. 제 1 및 제 2 재료는 절연 재료, 즉 그들을 통해 흐르는 전류의 흐름을 무시할 수 있는 낮은 전도성을 갖는 재료, 전도성 재료, 즉 금속의 전도성을 갖는 재료, 또는 반도체 재료, 즉 절연체와 금속의 중간 전도성을 갖는 재료일 수 있으며, 여기서 전도성은 불순물 레벨과 같은 다양한 특성에 의존한다. 제 1 및 제 2 재료는 동일한 전도성일 필요는 없다. 즉, 하나는 절연체이고 다른 하나는 반도체일 수 있으나, 양 재료가 반도체 재료인 경우와 같이 동일한 전도성일 수도 있다.
제 1 및 제 2 재료는 주기율표로부터의 하나 이상의 원소를 각각 포함할 수 있는데, 즉, 제 1 및/또는 제 2 재료는 2원, 3원 또는 4원 화합물일 수 있으며, 또는 각각 5개 이상의 성분들을 포함하는 화합물일 수 있다. 제 1 재료는 예컨대, 실리콘-게르마늄(SiGe)과 같은 Ⅳ족 반도체 재료일 수 있으며, 제 2 재료는 InP 또는 GaAs와 같은 Ⅲ-Ⅴ족 반도체 재료일 수 있다. 기판은 벌크(bulk) 재료의 기판일 필요는 없다. 기판은 동일 또는 상이한 재료의 벌크 재료에 의해 지지되는 제 1 재료의 최상위 층일 수 있다. 기판은 벌크 재료에 의해 지지되는 층들의 스택(stack)일 수 있으며, 여기서 층들의 스택의 최상위 층은 제 1 재료이다. 예컨대, 기판은 Si 기판 예컨대, Si 웨이퍼에 의해 지지되는 SiGe의 최상부 층일 수 있다.
제 2 재료의 상부 층 대신에, 제 2 재료의 나노구조체를 제공함으로써, 두 재료 사이의 예컨대, 격자 비정합에 의한 문제들을 감소시킬 수 있다. 제 1 재료 상에서 지지되는 제 2 재료 사이의 가능한 격자 비정합은 나노 구조를 구축하기 위해 스트레인(strain)을 일으킬 필요가 없다. 스트레인은 나노구조체의 표면 상에서 경감되어, 나노구조체가 매우 적은 결점 또는 심지어는 무결점을 갖게 하는 것을 가능하게 하며, 게다가 나노구조체 및 기판 사이에 에피택셜 관계를 갖게 하는 것이 가능하게 한다.
본 발명은 기판의 최상부 상에 재료들의 일정 두께 상부에 에피택셜 덧층(overlayer)을 성장시키는 것은 가능하지 않다라는 통찰을 기초로 한다. 예컨대, 격자 비정합에 의해 발생되는 스트레인으로 인해, SiGe와 같은 그룹 Ⅳ의 기판 상에 InP의 대략 20nm보다 넓은 두께를 갖는 에피택셜 덧층을 성장시키는 것은 가능하지 않다. 기판과 에픽택셜 관계인 나노구조체를 제공함으로써, 동일한 재료의 덧층으로 얻을 수 있는 바의 것보다 넓은 두께를 구조를 성장시키는 것이 가능할 수 있다. 제한된 측 방향 치수로 인한 스트레인은 나노 구조의 표면에서 상대적으로 작고 완화되기 때문에, 20nm보다 넓은 길이 방향 치수를 갖는 InP 구조의 나노와이어는 SiGe 기판과 에피택셜 관계로 될 수 있다.
나노구조체는 기판으로부터 도출되는 연장된 구조일 수 있다. 연장된 나노구조체는 예컨대 특정 길이-대-직경 비와 같은 특정 종횡비를 가질 수 있다. 종횡비는 25, 50, 100, 250과 같이, 10 이상일 수 있다. 직경은 나노구조체의 길이 방향에 대해 수직 방향으로 구할 수 있다.
나노구조체는 기판과 전기적인 접촉이 있을 수 있다. 전기 장치 내에 제 1 및 제 2 재료들의 완전한 집적을 얻기 위해서 제 1 및 제 2 재료들 사이에 전기적인 접촉이 있어야 하는 것은 필수 사항일 수 있다.
전기적인 접촉은 소위 오믹 접촉일 수 있으며, 당업계에서는 저 저항 접촉이라는 표현이 사용된다. 나노구조체 및 기판 사이의 저항은 상온에서 10-6 Ohm ㎠, 10-7 Ohm ㎠, 10-8 Ohm ㎠, 10-9 Ohm ㎠, 또는 그 미만과 같이, 10-5 Ohm ㎠ 미만일 수 있다. 예컨대, 접촉 영역에서 열 손실을 줄이기 위해 가능한 낮은 저항을 얻는 것이 바람직하다.
기판 및 나노구조체 사이의 격자 비정합은 8%, 6%, 4%, 2% 미만과 같이, 10% 미만일 수 있다. 격자 비정합은 0.1%, 1% 및/또는 2%보다 클 수 있다. Ⅲ-Ⅴ족 및 Ⅳ족 반도체 재료들 사이의 격자 비정합의 예로서, InP 및 Ge 및 Si 사이의 격자 비정합은 각각 3.7% 및 8.1%이다. 그러한 상대적으로 큰 격자 비정합을 갖는 두 재료들 사이의 에피택셜 관계를 제공하는 것이 가능하다는 것에는 이점이 있다. 격자 비정합이 크면 클수록 기판과의 에피택셜 관계에서 보다 얇은 나노구조체의 획득이 기대된다.
나노구조체는 나노튜브 또는 나노와이어 형태, 또는 나노튜브 및 와이어가 존재하는 곳에서는 혼합된 형태일 수 있다. 나노튜브는 공동의 코어를 갖는 연장된 나노구조체일 수 있으나, 반대로 나노와이어는 맨틀(mantle)과 동일한 재료의 육중한 코어를 갖는 연장된 나노구조체일 수 있다. 예컨대, 격자 비정합으로 인한 스트레인이 나노와이어의 표면 상에서 경감된다면, 나노와이어의 코어 및 맨틀은 상이한 구조를 가질 수 있다. 나노와이어는 또한 맨틀과는 다른 재료의 육중한 코어를 갖는 연장된 나노구조체일 수 있다.
나노구조체는 실질적으로 단결정 나노구조체일 수 있다. 예컨대, 나노구조체를 통한 전류 전송의 이론적인 노력, 또는 다른 형태의 이론적인 지지 또는 나노구조체의 특성에 대한 통찰과 관련하여, 단결정 나노구조체를 제공하는 것에는 이점이 있다. 게다가, 대략적인 단결정 나노구조체의 다른 이점들로는 비-단결정 나노구조체를 기초로 하는 것보다는 보다 잘 정의된 동작을 갖는 장치, 예컨대 보다 명확한 전압 문턱, 작은 누설 전류, 보다 양호한 전도성 등을 갖는 트랜지스터를 얻을 수 있다는 점을 포함한다.
나노구조체는 진성 반도체이거나, p형 반도체로 도핑되거나 또는 n형 반도체로 도핑될 수 있다. 또한, 나노구조체는 적어도 두 개의 세그먼트를 포함하며, 여기서 각각의 세그먼트는 진성 반도체 또는, n형 또는 p형 반도체일 수 있다. 따라서, pn 접합, pnp 접합 npn 접합 등을 포함하는 성분들과 같은, 다른 형태의 반도체 장치 성분들이 제공될 수 있다. 예컨대, 기상 증착 방법 및 성장하는 동안 증기의 성분을 변경하여, 길이 방향으로 세그먼트를 얻을 수 있다.
나노구조체는 포논 밴드갭 장치(phonon bandgap device), 양자점 장치, 열전 장치, 광자 장치, 나노전자역학 액튜에이터, 나노전자역학 센서, 전계효과 트랜지스터, 적외선 검출기, 공명 터널링 다이오드, 단 전자 트랜지스터, 적외선 검출기, 마그네틱 센서, 발광 장치, 광 모듈레이터, 광 검출기, 광 웨이브가이드, 광 커플러, 광 스위치 및 레이저로 구성되는 그룹으로부터 선택된 기능적인 성분의 장치일 수 있다.
다수의 나노구조체들이 배열(array) 형태로 배치될 수 있다. 배열 형태로 나노구조체들을 배치함으로써, 다수의 트랜지스터 성분들과 같은 다수의 단일 전자 성분들을 포함하는 집적 회로 장치가 제공될 수 있다. 나노구조체 배열은 개별적인 나노구조체들 또는 나노구조체 그룹을 어드레싱하기 위한 선택 라인 또는 선택 그리드와 결합하여 제공될 수 있다.
전기 장치는 게이트-어라운드(gate-around) 형태의 트랜지스터와 같은 트랜지스터일 수 있다. 따라서, 전기 장치는 소스, 드레인, 전류 채널, 게이트-유전체 및 게이트를 포함한다. 예컨대, 드레인은 적어도 기판의 섹션(section)에 의해 제공될 수 있다.
제 1 유전체가 전기 장치에 존재할 수 있다. 제 1 유전체는 적어도 나노구조체의 섹션과 접촉될 수 있다. 나노구조체는 실시예에서, 전류 이송 채널 예컨대, 트랜지스터 장치에서의 전류 채널처럼 작동될 수 있다. 제 1 유전체는 하나 이상의 게이트 전극으로부터 기판을 분리하는 유전체 장벽이 되거나 또는 유전체 장벽을 제공할 수 있다. 제 1 유전체는 SiO2 또는 SOG(Spin-on-glass)와 같은 적절한 재료일 수 있다. 제 1 유전체는 10-1000nm, 50-500nm, 100-250nm와 같은 어떤 두께의 층으로서 제공될 수 있다. 제 1 유전체에는 기판 및 게이트 전극 사이에 낮고, 무시할 수 있거나 또는 기생 커패시턴스를 얻기 위해 유전체 커플링이 제공될 수 있다. 제 1 유전체는 SiO2의 유전 상수 보다 낮은 유전 상수가 제공될 수 있으며, 제 1 유전체 층은 당업계에 알려진 재료, 로우(low)-K 재료일 수 있다. 사용될 수 있는 로우-K 재료들의 예에는: SiLK(Dow Chemical의 상표), Black diamond(Applied Materials의 상표), 및 Aurora(ASMI의 상표)와 같은 재료가 있다.
장치는 제 1 전도성 재료를 더 포함하며, 제 1 전도성 재료는 적어도 제 1 유전체의 섹션과 접촉된다. 제 1 전도성 재료는 게이트 전극과 같은 전극일 수 있다.
장치는 제 2 전도성 재료를 더 포함하며, 제 2 전도성 재료는 적어도 하나의 나노구조체와 접촉된다. 제 2 전도성 재료는 최상위 접촉부처럼 동작할 수 있다. 최상위 접촉은 트랜지스터의 소스 또는 드레인처럼 동작할 수 있다.
제 1 및 제 2 전도성 재료들은 적절한 재료들 예컨대, 금속, 전도성 중합체 또는 ITO(indium tin oxide)와 같은 다른 형태의 전도성 재료일 수 있다. 제 1 및 제 2 전도성 재료들은 동일 또는 상이한 재료들일 수 있다. 제 1 및 제 2 전도성 재료들은 10-100nm, 50-500nm, 100-250nm의 범위 내에서와 같은, 어떠한 두께가 제공될 수 있다. 제 1 및 제 2 전도성 재료들은 나노구조체에 의해 전기적으로 연결될 수 있으며, 나노구조체의 전도성에 의존하여, 전도성 또는 반도체성 연결을 성취할 수 있다.
장치는 제 2 유전체를 더 포함하며, 제 2 유전체는 나노구조체로부터 제 1 전도성 재료를 분리하고 있다.
제 2 유전체는 제 1 전도성 재료 및 나노구조체 사이에 절연 장벽을 제공하며, 본 발명의 실시예에서는 제 2 유전체는 게이트 유전체를 제공할 수 있다. 제 2 유전체는 SiO2와 같은, 적절한 재료일 수 있다. 제 2 유전체에는 1-100nm, 10-75nm, 20-50nm의 범위 내에서와 같은, 어떠한 두께가 제공될 수 있다. 제 2 유전체 재료의 두께는 제 1 전도성 재료 및 나노구조체 사이에 충분한 전기적인 절연성을 얻기 위해 선택될 수 있다. 특히, 제 2 유전체 재료의 두께의 보다 작은 제한은 충분한 전기적인 절연을 얻는다는 점에 의존한다. 제 2 유전체에는 SiO2의 유전 상수보다 높은 유전 상수가 제공될 수 있으며, 제 2 유전체는 당업계에 알려진 재료들과 같은 High-K 재료일 수 있다. 사용될 수 있는 High-K 재료들의 예로는 탄탈 옥사이드(tantalum oxide) 또는 하프늄 옥사이드(hafnium oxide)와 같은 재료들이 있다.
장치는 적어도 제 3 유전체를 더 포함한다. 적어도 제 3 유전체는 층들의 스택일 수 있다. 적어도 제 3 유전체는 제 2 전도성 재료와 제 2 전도성 재료를 분리한다. 적어도 제 3 유전체는 SiO2, SOG 또는 포토레지스터 층과 같은 스핀-온-중합체(spin-on-polymer)와 같은 적절한 재료일 수 있다. 포토레지스터의 이점은 그것이 자체-어셈블된 수직 마스크(self-assembled vertical mask)와 같이 작용한다는 것이다. 적어도 제 3 유전체는 10nm 내지 5micron, 100nm 내지 2micron, 250nm 내지 1micron의 범위에서와 같은 두께로 제공될 수 있다. 적어도 제 3 유전체는 제 1 유전체 층과 유사하게, low-K 재료일 수 있다.
제 1 및 적어도 제 3 유전체 층은 각각 제 2 유전체 층보다 큰 두께를 가질 수 있다. 차이는 10 이상의 인수(factor)이다. 제 1 유전체 층 및 제 2 유전체 층 상이의 두께 비율, 및/또는 적어도 제 3 유전체 층 및 제 2 유전체 층 사이의 두께 비율은 기하학적 두께에 대해 얻을 수 있으나, 두께 비율은 각 층들의 유전체 커플링 상수들로 정규화하여 또한 얻을 수 있다.
본 발명의 제 2 측면에 따르면, 제 1 재료와 에피택셜 관계의 제 2 재료를 성장시키는 방법이 제공되는데, 제 2 및 제 1 재료는 상호 격자 부정합을 가지며, 이 방법은 제 1 재료의 기판을 제공하는 단계와, 성장 방법으로 제 2 재료의 나노구조체를 형성하는 단계를 포함하며, 여기서 제 1 재료는 주기율 표 내의 제 1 그룹으로부터 적어도 하나의 원소를 포함하며, 제 2 재료는 제 2 그룹으로부터의 적어도 하나의 원소를 포함하며, 제 2 그룹은 제 1 그룹과는 상이하며, 나노구조체는 기판과 에피택셜 관계이고 기판에 의해 지지된다.
나노구조체는 VLS(vapour-liquid-solid) 성장 메카니즘에 따라 성장될 수 있다. VLS 성장에 있어서, 금속 입자가 나노구조체가 성장되어야 하는 위치에서 기판 상에 제공된다. 금속 입자들은 Fe, Ru, Co, Rh, Ni, Pd, Pt, Cu, Ag, Au로 구성되는 그룹으로부터 선택된 금속을 포함하는 금속 또는 합금일 수 있다.
그러나, 나노구조체는 다른 성장 방식을 이용하여 성장될 수 있다. 예컨대, 나노구조체는 증기 상태 또는 액체 상태로부터 접촉 홀(hole), 즉 나노구조체의 위치를 제외하고 기판을 덮고 있는 유전체 층 내의 홀 내에서 에피택셜로 성장될 수 있다.
본 명세서에서 나노구조체는 단일의 나노구조체만 지칭하는 것은 아니다. 다수의 나노구조체들과 같이, 하나 이상의 나노구조체 또한 포함된다.
본 발명의 상기 및 그 밖의 측면들, 특징들 및/또는 이점들은 이하에서 설명하게 되는 실시예들로부터 명백하게 될 것이다.
본 발명의 실시예들이 도면을 참조하여, 단지 예시적 방식으로, 설명한다.
도 1은 Ge(111) 상에서 성장하는 InP 나노구조체의 SEM 영상을 나타낸 도면.
도 2는 Ge(111)과 접촉하는 InP 나노구조체 사이의 인터페이스의 HRTEM 영상을 나타낸 도면.
도 3은 Ge(111) 상에서 성장하는 InP 나노구조체의 XRD 극 도표를 나타낸 도면.
도 4는 게이트-어라우드-트랜지스터들의 배열을 제공할 때 포함되는 공정 단계들의 대략적인 도면.
도 5는 게이트-어라우드-트랜지스터의 제 1 실시예를 제공할 때 포함되는 공정 단계들의 대략적인 도면.
도 6은 게이트-어라우드-트랜지스터의 제 2 실시예를 제공할 때 포함되는 공정 단계들의 대략적인 도면.
본 단락에서는 본문의 그 밖의 곳에서 사용되는 보다 넓은 용어인 나노구조체보다는 나노와이어를 참조로 한다. 용어 나노와이어는 본 단락에서 설명하는 특정 실시예의 설명과 관련하여 사용되며, 용어 나노구조체의 제한으로서가 아닌, 나노구조체의 예로서 이해해야 한다.
도 1 내지 3에는, Ge(111)(그룹 Ⅳ) 상에서 성장하는 InP 나노와이어들(그룹 Ⅲ-Ⅴ)의 다양한 측면들이 도시되어 있다.
나노와이어는 VLS-성장 방법을 이용하여 성장되었다. 2Å 가량의 금 층이 청결한 Ge(111) 기판 상에서 증착되었다. 기판은 금의 증착 이전에 완충된 HF 용액에 담가 씻었다. In 및 P 농축이 레이저 절체를 이용하여 확립되는 동안, 기판을 450 내지 495 ℃ 범위 내의 온도에서 유지시켰으며, 나노와이어들의 성장 동안 유지되었다.
도 1(a)는 SEM(scanning electron microscopy) 영상의 평면도이다. 나노와이어들을 밝게 영상화했으며, 나노와이어가 결정학적인 3-배의 비대칭 방향을 갖는다라는 것은 명백하다. 도 1(b)에 측면도가 제공되며, 몇몇의 나노와이어들이 기판에 대해 35도의 각도로 있지만, 대부분의 나노와이어들이 기판 상에서 수직으로 성장되는 것을 알 수 있다. 도 1(c)에는 단일 와이어(1)가 영상화되어 있다.
도 2에서, Ge(111) 기판(2) 상에 InP 와이어(1)의 HRTEM(high-resolution transmission electron microscopy) 영상이 도시되어 있다. 와이어 및 기판 사이의 원자력적인 형상의 인터페이스(3)가 쉽게 인식된다. 몇몇의 스택킹 결점들(4)(3 내지 5 결부된 평면들)이 존재하지만, 스택킹 결점들은 20nm 뒤 밖에서 성장된다. 또한, 와이어들이 진실로 에피택셜로 성장하는 것을 의미하는 Ge 격자(방향)가 InP 격자 내에서 연속되는 것을 목격할 수 있다.
나노와이어 및 기판 사이의 에피택셜 관계를 도 3과 관련하여 보다 상세히 설명한다. 도 3에는 Ge(111) 상에 성장하는 InP 나노구조체들의 XRD(X-ray diffraction) 극 도형들이 도시되어 있다.
스폿들의 5개 세트들이 도시된 도면에서, (111),(220) 및 (200) 스폿들이 InP(30, 31, 32)에 대해 도시되었지만, (111) 및 (220) 스폿들은 Ge(33, 34)를 나타낸다. InP 크리스털의 반사들이 Ge 반사들에 대해 동일한 방향에서 나타난다. 이와 같이, 와이어들은 에피택셜 성장한다. 동일한 방향 외에, 180도의 평면 회전에서 또한 목격할 수 있다. 이것은 InP 크리스털이 두개의 원자와 하나의 Ge로 구성되어 와이어들은 Ge 상에서 두 방향으로 성장할 수 있기 때문이거나 아니면, [111] 방향에서 회전 쌍의 존재하기 때문이다.
Ge(111) 상에서 성장한 InP 나노와이어들이 예로서 제공되며, 다른 형태의 나노와이어들이 본 발명의 범위 내에서 동일 또는 다른 기판 상에서 성장될 수 있다. 특정 예에서와 같이, 나노와이어들은 Si(100) 또는 Ge(100)의 기술 혁신적인 중요한 표면 상에서 또한 성장될 수 있다. 이러한 경우에, 나노와이어들은 [100] 방향으로 성장한다.
도 4에는 게이트-어라운드-트랜지스터들의 배열를 제공시에 포함되는 4개의 공정 단계들((a) 내지 (b))이 개략적으로 도시되어 있다. 좌측(41A, 41B, 41C 및 41D)의 도면들은 평면도이지만, 우측(41A, 41B, 41C 및 41D)의 도면들은 공정 단계들에 대응하는 측면도를 도시한 도면들이다.
제 1 공정 단계(도 4(a))에서, 기판의 열들(42)이 먼저 제공된다. 열들은 인쇄 공정을 이용하여 제공될 수 있다. 기판은 Ge 또는 Si 또는 그 혼합과 같은, Ⅱ-Ⅵ족 재료, Ⅲ-Ⅴ족 재료 또는 Ⅳ족 재료일 수 있다. 그 다음에, 금 입자들과 같은 금속 입자들이 기판 열을 따라 배열로 제공된다. 열들은 전도성을 향상시키기 위해 도핑될 수 있다.
도 4(b)에 도시된 공정에서, 예컨대 InP 또는 다른 반도체 재료의 나노와이어는 VLS 성장 방법을 이용하여 성장된다. 그에 따라, 금속 입자들의 위치에서 기판으로부터 도출되는 나노와이어들(44)이 제공된다.
도 4(c)의 공정 단계에서, 제 1 유전체 재료가 제공된다. 에피택셜하게 도시되지는 않았지만, 얇은 제 2 유전체 층이 또한 나노와이어들(이것은 아래에서 상세히 설명할 것이다)을 따라 또한 제공된다. 제 1 유전체 층의 최상부 상에 제 1 전도성 재료가 열(46)을 지어서 제공된다. 제 3 유전체 층(47)이 또한 제 1 전도성 재료의 최상부 상에 제공된다.
도 4(d)의 공정 단계에서, 제 2 전도성 재료의 열들(48)이 제공된다. 제 2 전도성 재료는 최상부 접촉으로서 작용할 수 있다.
이와 같이, 도 4에 도시된 공정 단계들을 따름으로써, 어드레스된 열들의 어 떤 세트(42, 46, 48)를 제어함으로써, 개별적인 나노와이어들을 전기적으로 연결시킬 수 있게 된다. 본 실시예에서, 단지 단일의 나노와이어는 열들의 교차점을 덮고 있는 영역 내에 존재한다. 그러나, 나노와이어들 다발과 같은 하나 이상의 나노와이어들은 개별적인 교차점들을 덮는 영역 내에 또한 존재할 수 있다.
도 5 및 6에 게이드-어라운드-트랜지스터의 제조에 포함되는 공정 단계들의 두 실시예들이 도시되어 있다. 실시예들이 단일 게이트-어라운드-트랜지스의 제조에 포커스를 맞췄지만, 공정 단계들을 도 4와 연결하여 설명한 공정들과 결합하므로써, 게이터-어라운드-트랜지스터의 열을 제공할 수 있다. 그러나, 나노구조체의 열을 제공하기 위한 다른 기구들을 또한 계획할 수 있다.
도 5(a)에서, 나노와이어(51)는 반도체 기판(50) 상에 대체적으로 수직으로 성장된다. 나노와이어는 나노와이어가 금속 입자(52)에 의해 프리 엔드(fee end)에서 종결되게 하는 VLS 성장 방법을 사용하여 성장될 수 있다.
도 5(b)에 도시된 바와 같이, 다음 공정 단계에서, 제 1 유전체 층(53)이 기판 상에 제공된다. 층은 나노와이어가 접촉하지 않는 기판의 모든 부분들을 덮는다. 층은 나노와이어의 적어도 섹션에 연결된다. 제 1 유전체 층은 예컨대 SOG(Spin-on-glass)일 수 있다. 층의 두께는 대략 100nm이다. 이하에서 상세히 설명하는 바와 같이, SOG는 게이트 전극(55A)으로부터 기판(50)을 전기적으로 절연시키기 위해 적용된다. SOG는 증착 이 후, 300℃에서 열적으로 어닐링(anneal)된다. SOG는 예컨대, Tokyo ohka 또는 Allied Signal에 의해 제공되는 형태이다.
도 5(c)에 도시된 다음 단계에서, 제 2 유전체 층(54)이 제공된다. 층은 약 1-10nm의 두께(70)를 가질 수 있다. 층은 예컨대 PECVD(plasma enchanced chemical vapour deposition) 또는 ALD(atomic layer deposition)에 의해 증착되는 SiO2일 수 있다. 층은 샘플 온도가 T=300℃에서 유지되는 동안, 증착된다. 이러한 방식에서, 완성된 샘플은 박막 층에 의해 덮히지만, 가장자리에서, 보다 많은 재료가 재료 이송 특성으로 인해 증착된다. 이러한 효과가 당업계에서는 그림자 효과(shadowing effect)로서 알려졌다.(예컨대, Silicon Processing in the VLSI era, S. Wolf and R.N.Tauber, 6th ed., 1986, p.186, Attice press, Sunset Beach, Califonia를 참조) 이러한 유전체 층은 제 1 유전 층과 직접 접촉하게 된다.
도 5(d)에 도시된 다음의 단계에서, 제 1 전도성 층(55)이 박막(50nm) 금속 층의 형태로 제공된다. 제 1 전도성 층은 본 실시예에서, 알루미늄이나, 예컨대 Pt, Zr, Hf, TiW, Cr, Ta 또는 Zn, ITO 또는 그 밖의 적절한 재료일 수 있다. 층은 스프터링(sputtering) 기술 또는 그 밖의 관련 기술을 이용하여 증착될 수 있다.
다음 공정(도 5(e))에서, 제 3 유전체 층(56)이 제공된다. 제 3 유전체 층은 제 1 유전체 층과 유사한 두께일 수 있다. 제 3 유전체 층은 제 2 SOG 층이거나 또는 금속 층 상에서 스핀캐스트(spincast)된 PMMA, PIQ 또는 BCB의 층일 수 있다.
유전체-금속 인터페이스(72)는 표면 및 다음 층 사이의 접촉 각을 조절하기 위해 프리머(primer) 예컨대, HMDS에 의해 변형될 수 있다. 택일적으로, 박막(50nm와 같이) SiO2 층은 PECVD에 의해 금속 상에서 직접적으로 증착될 수 있다.
제 3 유전체 층(56)의 상부로 도출되는 제 1 전도성 층의 부분은 도 5(f)에 도시된 다음 공정에 의해 식각된다. 제 3 유전체 층의 두께(71)는 제 1 전도성 층의 두께(70)보다 크다. 두께의 차이는 인수 10 이상일 수 있다. 두께 차이는 제 3 유전체 층의 상부로 돌출되는 제 1 전도성 층의 부분의 식각 공정 후, 제 1 전도성 층이 L-형상(55A, 55B)을 갖게 한다. 식각은 Al 층을 위해, PES를 이용하여 이행될 수 있으나, TiW는 H2O2/NH4OH 혼합을 이용하여 식각될 수 있으며, Pt는 HCl/HNO3 혼합을 사용하여 식각될 수 있으며, Zn은 HCl을 사용하여 식각할 수 있으며, Co 및 Ni는 H2O2/H2SO4 혼합을 사용하여 식각할 수 있으며, 그리고 Ta, Zr 및 Hf는 HF를 사용하여 식각할 수 있다.
제 3 유전체 층은 식각 공정 이전에 전도성 층의 표면 상에서 스핀캐스팅될 수 있다. 제 3 유전체 층은 금속 식각 공정 동안 수직 마스크로서 작용할 수 있다. 제 3 유전체 층이 금속 막의 수평 부분을 단지 덮게 될 것으로 예상된다. 제 3 유전체 층은 리소그라피(lithography)에 의해 구성되지 않는 레지스트 층일 수 있으나, 표면 구조 그 자체에 의해, 셀프-어셈블링 레지스트 층이 될 수 있다. 식각 후, 레지스트 층은 끊는 아세톤에서 용해하여 제거될 수 있다.
이어, 완성된 샘플은 도 5(g)에 도시된 바와 같이, 제 4 유전체 층(57)(~2microns 두께)에 의해 덮인다. 층은 예컨대, T=300℃에서의 PECVD에 의 해 증착된 SiO2 층일 수 있다.
이어, 샘플은 나노와이어(58)의 최상위 층에 도달할 때까지 또는 원하는 두께를 얻을 때까지(도 5(h) 연마되고, 제 3 유전체 층의 최상부가 제거되어, 나노와이어의 부분이 제 4 유전체 층으로부터 해방된다(도 5(i)). 연마된 층의 최상부의 제거는 예컨대, 식각으로 할 수 있다. SiO2 층은 NH4F 또는 HF와 같은 완충 옥사이드 식각제(buffered oxide etch) 내에서 식각될 수 있다.
도 5(j)에서, 제 2 전도성 층(59)가 최상위 층으로서 제공된다. 즉, 접촉 금속이 나노와이어 상에 증착된다. 포토레지스트 층이 제 2 전도성 층의 상부에 스핀케스팅될 수 있다. 포토레지스트 층은 제 2 전도성 층의 원하는 패턴에 따라 패턴닝될 수 있다. 예컨대, 그리드(grid) 및 금속 패드들이 제공될 수 있다. 최상부 접촉 금속 패드들의 예로서, Al/Au 층이 n-형 InP 나노와이어를 위해 그리고 p-형 나노와이어를 위해 Zn/Au 층이 증착될 수 있다. 또한, 광-전자 응용, 예컨대, LED를 위한 ITO와 같은 투명 전극이 Si-칩 상에 제공될 수 있다.
따라서, 도 5(j)에 도시된 바와 같이, 전자 장치는 게이트-어라운드-트랜지스터이다. 게이트-어라운드-트랜지스터이다. 게이트-어라운드-트랜지스터는 드레인(50), 전류 채널(51), 소스(59), 게이트 전극(55), 및 게이트 유전체(54)를 포함하며, 게이트 전극은 공급부(55A), 및 나노튜브를 감싸는 부(55B)을 포함하며, 게이트 유전체(54)는 전극으로부터 나노튜브를 분리시킨다.
도 6(a) 내지 (h)에는 택일적인 실시예 및 택일적인 공정 도형이 제시되어 있다. 도 6(a) 내지 (c)는 도 5(a)-(c)와 관련하여 설명한 공정 단계들과 유사하다.
도 6(d)에 설명하는 공정 단계에서, 열 증착(60)에 의해 증착된다. 박막 알루미늄 층(50nm)은 예컨대 증착된다. 증착 공정에서, 나노와이어의 최상부에서의 벨-형상(61) SiO2-증착은 쉐도우 마스크로서 작용한다.
다음 공정들 (e) 내지 (h)는 도 5(g) 내지 5(j)와 관련하여 설명한 단계와 유사하다.
따라서, 도 5와 관련하여 설명한 공정에 의한 게이트-어라우드-트랜지스터 및 도 6과 관련하여 설명한 공정에 의한 게이트-어라운드-트랜지스터 사이의 주요 구조적인 차이점은 게이트 전극의 기하학적인 모습들이다.
도 6(h)에 도시된 바와 같은 전자 장치는 또한 게이트-어라운드-트랜지스터이다. 게이트-어라운드-트랜지스터는 드레인(50), 전류 채널(51), 소스(59), 게이트 전극(65) 및 전극으로부터 나노튜브를 분리시키는 게이트 유전체(54)를 포함한다.
도 4-6과 관련하여 설명한 공정 단계들은 나노와이어의 재료가 기판 재료의 적어도 한 성분과는 상이한 적어도 하나의 성분을 포함하는 암묵적인 구조적인 특징으로 설명된다. 게다가, 이러한 실시예들에서, 나노와이어들은 VLS 성장 방법들을 이용하여 성장된다. 그러나, 이러한 공정 단계들이 나노와이어가 어떻게 제공되는지에 관계없이 게이트-어라운드-트랜지스터를 제공할 수 있다라는 점에 주목하 는 것이 중요하다. 게이트-어라운드-트랜지스터를 제공하기 위한 공정 단계들에 대한 유일한 요건은 시작점으로서, 기판으로부터 도출되는 실질적으로 수직이고 실질적으로 실린더형의 요소를 제공해야 한다는 것이다. 예로서, 와이어들은 Si 상의 Si 와이어들과 같이, 호모에피택셜하게(homoepitaxially) 또한 성장될 수 있다.
도 5 및 6과 관련하여 설명한 공정 단계들은 50nm 기술 노드를 초과하는 통상의 MOSFET를 회피하는 문제에 대한 해법을 제공한다. 50nm에서의 장벽은 기본적인 물리적 장벽이다. 종종 언급되는 문제들 중 두 가지는 박막 게이트 유전체를 통해 전하 캐리어들의 터널링(tunneling) 및 능동 채널에서의 전하 밀도의 제어이다. 현재의 평판 MOSFET 구조의 개선은 게이트-어라운드 FET의 구현에 있다. 게이트-어라운드 구조에 있어서, 게이트 용량성은 채널의 보다 나은 정전기 제어를 제공하여 향상되었다.
본 발명과 결합된 해법이 그러므로 반도체 장치의 축소 및 단일 반도체 장치 내에서의 그룹 Ⅲ-Ⅴ 및 그룹 Ⅳ 재료와 같은, 상이한 반도체 재료들의 집적의 합성된 문제에 제시된다.
그러나, 일반적인 제조에서, 수직 나노와이어를 기초로 게이트-어라운드 구조는 다수의 이점들을 제공한다. 게이트-어라운드 구조에 대한 향상된 게이트 용량성을 얻을 수 있다. 게다가, 주어진 성분의 요건을 기초로, 나노와이어 요소가 선택될 수 있다. 예컨대, 채널 내에서의 전하 밀도의 보다 좋은 제어가 바람직하다면, InGaAs와 같은, 높은 이동도 재료가 채널로서 성장될 수 있다.
비록 본 발명을 바람직한 실시예들과 관련하여 설명하였지만, 여기에 제시된 특정 형태에 제한되지는 않는다. 오히려, 본 발명의 범위는 첨부된 청구항들에 의해서만 제한된다.
이종접합을 갖는 반도체 장치. 장치는 기판 및 적어도 하나의 나노구조체를 포함한다. 기판 및 나노구조체는 상이한 재료들이다. 기판은 예컨대 Ⅵ족 반도체 재료일 수 있으나, 나노구조체는 Ⅲ-Ⅴ족 반도체 재료일 수 있다. 나노구조체는 기판에 의해 지지되며, 기판과 에피택셜 관계이다. 나노구조체는 게이트-어라운드-트랜지스터 장치와 같은 전자 장치의 기능적인 구성요소일 수 있다. 게이트-어라운드-트랜지스터의 실시예에서, 나노와이어(51)는 기판(50)에 의해 지지되며, 기판은 드레인이고, 나노와이어는 전류 채널 및 최상위 금속 접촉(59)는 소스이다. 박막 게이트 유전체(54)는 나노와이어와 게이트 전극(55A. 55B)를 분리하고 있다.
위에서 언급한 실시예들은 본 발명을 제한하기 보다는 예시하고 있으며, 당업자는 첨부된 청구항들의 범위로부터 벗어나지 않고 많은 선택적인 실시예들을 설계할 수 있다는 점에 주지해야 한다. 청구항들에서, 괄호들 사이에 놓인 참조 부호들은 청구항을 제한하는 것으로서 해석되어서는 안 된다. "포함"이라는 표현은 청구항에 나열된 요소 외의 다른 요소들 또는 단계들의 존재를 배제하지는 않는다. 단수형 요소는 다수의 그러한 요소들의 존재를 배제하지 않는다.
Claims (16)
- 제 1 재료의 주 표면을 갖는 기판(2, 42, 50)과,제 2 재료의 나노구조체(1, 44, 51)를 포함하며,상기 제 1 및 제 2 재료들은 상호 격자 부정합을 가지며,상기 나노구조체는 상기 기판에 의해 지지되고, 상기 기판과 에픽택셜 관계에 있는전기 장치.
- 제 1 항에 있어서,상기 나노구조체(1, 44, 51)는 상기 기판(2, 42, 50)과 전기적으로 접촉하는전기 장치.
- 제 2 항에 있어서,상기 나노구조체(1, 44, 51)와 상기 기판(2, 42, 50) 사이의 저항은 10-5 Ohm ㎠ 미만인전기 장치.
- 제 1 항에 있어서,상기 나노구조체(1, 44, 51)는 나노튜브 및/또는 나노와이어인전기 장치.
- 제 1 항에 있어서,상기 기판(2, 42, 50)과 상기 나노구조체(1, 44, 51) 사이의 격자 부정합은 10% 미만인전기 장치.
- 제 1 항에 있어서,상기 나노구조체(1, 44, 51)는 실질적으로 단결정 나노구조체인전기 장치.
- 제 1 항에 있어서,복수의 나노구조체가 어레이로 배열되는전기 장치.
- 제 1 항에 있어서,상기 전기 장치는 게이트-어라운드(gate-around) 트랜지스터인전기 장치.
- 제 8 항에 있어서,제 1 유전체(45, 53)를 더 포함하되, 상기 제 1 유전체는 상기 나노구조체의 적어도 일부와 접촉하는전기 장치.
- 제 9 항에 있어서,제 1 전도성 재료(46, 55, 65)를 더 포함하되, 상기 제 1 전도성 재료는 상기 제 1 유전체(45, 53)에 의해 상기 기판과 전기적으로 절연되는전기 장치.
- 제 10 항에 있어서,제 2 유전체(54)를 더 포함하되, 상기 제 2 유전체는 상기 나노구조체(1, 44, 51)로부터 상기 제 1 전도성 재료를 전기적으로 절연시키는전기 장치.
- 제 11 항에 있어서,상기 제 1 유전체는 제 2 유전체보다 두꺼운전기 장치.
- 제 1 항에 있어서,제 2 전도성 재료(48, 59)를 더 포함하되, 상기 제 2 전도성 재료는 적어도 하나의 나노구조체(1, 44, 51)와 접촉하는 전기 장치.
- 제 13 항에 있어서,적어도 제 3 유전체(47, 56, 57)를 더 포함하되, 상기 적어도 제 3 유전체는 상기 제 1 전도성 재료(46, 55, 56)로부터 상기 제 2 전도성 재료(48, 59)를 절연시키는전기 장치.
- 제 1 재료에 대해 에피택셜 관계로 제 2 재료 -상기 제 1 및 제 2 재료는 상호 격자 부정합을 가짐- 를 성장시키는 방법으로서,제 1 재료의 기판(2, 42, 50)을 제공하는 단계와,성장 방법으로 상기 제 2 재료의 나노구조체(1, 44, 51)를 형성하는 단계를 포함하되,상기 제 1 재료는 주기율 표의 제 1 그룹으로부터 적어도 하나의 원소를 포함하고, 상기 제 2 재료는 제 2 그룹으로부터 적어도 하나의 원소를 포함하며, 상기 제 2 그룹은 상기 제 1 그룹과 상이하며, 상기 나노구조체는 상기 기판에 의해 지지되고, 상기 기판과 에피택셜 관계를 갖는방법.
- 제 15 항에 있어서,상기 나노구조체는 VLS(vapour-liquid-solid) 성장 방법에 따라 성장되는방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP03104933.1 | 2003-12-23 | ||
| EP03104933 | 2003-12-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060109956A true KR20060109956A (ko) | 2006-10-23 |
Family
ID=34717243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020067012427A Withdrawn KR20060109956A (ko) | 2003-12-23 | 2004-12-13 | 이종접합을 포함하는 반도체 장치 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20080230802A1 (ko) |
| EP (1) | EP1700336A1 (ko) |
| JP (1) | JP2007520877A (ko) |
| KR (1) | KR20060109956A (ko) |
| CN (2) | CN1898784A (ko) |
| TW (1) | TW200527669A (ko) |
| WO (1) | WO2005064664A1 (ko) |
Families Citing this family (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| GB2632395A (en) * | 2023-07-17 | 2025-02-12 | Quantum Advanced Solutions Ltd | A photoactive material for absorbing infrared radiation, a device incorporating such photoactive material, and a method of making the photoactive material |
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-
2004
- 2004-12-13 KR KR1020067012427A patent/KR20060109956A/ko not_active Withdrawn
- 2004-12-13 US US10/583,797 patent/US20080230802A1/en not_active Abandoned
- 2004-12-13 WO PCT/IB2004/052785 patent/WO2005064664A1/en not_active Ceased
- 2004-12-13 EP EP04801556A patent/EP1700336A1/en not_active Withdrawn
- 2004-12-13 JP JP2006546431A patent/JP2007520877A/ja active Pending
- 2004-12-13 CN CNA2004800386124A patent/CN1898784A/zh active Pending
- 2004-12-20 TW TW093139698A patent/TW200527669A/zh unknown
- 2004-12-20 CN CNA2004800386143A patent/CN1898803A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20080230802A1 (en) | 2008-09-25 |
| WO2005064664A1 (en) | 2005-07-14 |
| JP2007520877A (ja) | 2007-07-26 |
| CN1898784A (zh) | 2007-01-17 |
| CN1898803A (zh) | 2007-01-17 |
| EP1700336A1 (en) | 2006-09-13 |
| TW200527669A (en) | 2005-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0105 | International application |
Patent event date: 20060622 Patent event code: PA01051R01D Comment text: International Patent Application |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |