KR20060048174A - Manufacturing method and wiring board of wiring board having fine line pattern - Google Patents
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Abstract
본 발명은 세미 애디티브(semi-additive)법을 이용하여 배선 기판을 제작할 때에, 베이스 에칭에서의 전해 구리 도금층의 언더컷(undercut)의 생성을 억제하고, 라인/스페이스(line/space)가 25/25 ㎛ 이하, 또는 10/10 ㎛ 이하의 극세 배선이 가능한 배선 기판의 제조 방법 및 배선 기판을 제공하는 것으로서, 배선 기판을 제조할 때에, 전기적 절연성을 갖는 수지로 이루어지는 기판의 표면에 무전해 구리 도금을 실시하여 무전해 구리 도금층을 형성하고, 상기 무전해 구리 도금층의 표면에 배선 패턴을 형성하는 부위를 노출시킨 레지스트 패턴을 실시한 후, 상기 노출 부위에 구리와는 다른 금속 또는 이들 금속의 1 종 이상을 함유하는 합금을 도금하여 에칭 배리어 도금층을 형성하고, 에칭 배리어 금속을 도금하여 에칭 배리어 금속 도금층을 형성하며, 이어서 상기 에칭 배리어 금속 도금층의 표면에 전해 구리 도금을 실시하여 무전해 구리 도금층, 에칭 배리어 금속 도금층 및 전해 구리 도금층을 포함하는 도체층을 구비한 배선을 형성하고, 레지스트 패턴의 제거 후에 표면에 노출된 무전해 구리 도금층을 에칭 제거하여 배선 패턴을 형성한다.The present invention suppresses the generation of undercut of the electrolytic copper plating layer in base etching when producing a wiring board by using a semi-additive method, and the line / space is 25 /. An electroless copper plating is provided on a surface of a substrate made of a resin having electrical insulation when the wiring board is produced, and a wiring board manufacturing method and a wiring board for producing a wiring board having a fine wiring of 25 µm or less or 10/10 µm or less. After performing a resist pattern which exposed the site | part which forms a wiring pattern on the surface of the said electroless copper plating layer, after forming an electroless copper plating layer, the said exposed site | part is a metal different from copper, or at least 1 type of these metals. Plating an alloy containing an oxide to form an etching barrier plating layer, plating an etching barrier metal to form an etching barrier metal plating layer, and then Electrolytic copper plating is performed on the surface of the etching barrier metal plating layer to form a wiring having a conductor layer comprising an electroless copper plating layer, an etching barrier metal plating layer, and an electrolytic copper plating layer, and the electroless exposed on the surface after removal of the resist pattern. The copper plating layer is etched away to form a wiring pattern.
세미 애디티브, semi-additive, 언더컷, 전해 도금, 레지스트 패턴 Semi-additive, semi-additive, undercut, electroplating, resist pattern
Description
도 1의 (a) 내지 도 1의 (h)는 본 발명의 제 1 실시예에 따른 배선 기판의 제조 방법의 제조 공정을 나타내는 설명도.1 (a) to 1 (h) are explanatory views showing the manufacturing process of the manufacturing method of the wiring board concerning the 1st Example of this invention.
도 2는 본 발명의 제 1 실시예에 따른 배선 기판의 제조 방법에 의해 얻어지는 배선 기판의 단면 구조를 나타내는 모식도.2 is a schematic diagram showing a cross-sectional structure of a wiring board obtained by the method for manufacturing a wiring board according to the first embodiment of the present invention.
도 3의 (a) 내지 도 3의 (e)는 본 발명의 제 2 실시예에 따른 배선 기판의 제조 방법의 제조 공정을 나타내는 설명도.3 (a) to 3 (e) are explanatory views showing the manufacturing process of the manufacturing method of the wiring board which concerns on 2nd Example of this invention.
도 4는 본 발명의 제 2 실시예에 따른 배선 기판의 제조 방법에 의해 얻어지는 배선 기판의 단면 구조를 나타내는 모식도.4 is a schematic diagram showing a cross-sectional structure of a wiring board obtained by the method for manufacturing a wiring board according to the second embodiment of the present invention.
도 5의 (a) 내지 도 5의 (e)는 본 발명의 제 3 실시예에 따른 배선 기판의 제조 방법의 제조 공정을 나타내는 설명도.5 (a) to 5 (e) are explanatory views showing the manufacturing process of the manufacturing method of the wiring board which concerns on 3rd Example of this invention.
도 6은 본 발명의 제 3 실시예에 따른 배선 기판의 제조 방법에 의해 얻어지는 배선 기판의 단면 구조를 나타내는 모식도.6 is a schematic diagram showing a cross-sectional structure of a wiring board obtained by the method for manufacturing a wiring board according to the third embodiment of the present invention.
도 7의 (a)는 본 발명의 제 1 실시예의 배선 기판의 단면 구조를 나타내는 도면.Fig. 7A is a diagram showing a cross-sectional structure of a wiring board of the first embodiment of the present invention.
도 7의 (b)는 비교예의 배선 기판의 단면 구조를 나타내는 도면.7B is a diagram showing a cross-sectional structure of a wiring board of a comparative example.
도 8의 (a) 내지 도 8의 (g)는 종래 배선 기판의 제조 방법의 제조 공정을 나타내는 설명도.8 (a) to 8 (g) are explanatory views showing the manufacturing process of the manufacturing method of the conventional wiring board.
도 9의 (a)는 종래 배선 기판의 제조 방법에 의해 얻어지는 배선 기판의 단면 구조를 나타내는 도면으로서, 베이스 에칭 전의 상태를 나타내는 모식도.FIG. 9A is a diagram showing a cross-sectional structure of a wiring board obtained by a conventional method for manufacturing a wiring board, and is a schematic diagram showing a state before base etching. FIG.
도 9의 (b)는 종래 배선 기판의 제조 방법에 의해 얻어지는 배선 기판의 구조를 나타내는 도면으로서, 베이스 에칭 후의 상태를 나타내는 모식도.FIG. 9B is a diagram showing the structure of a wiring board obtained by a conventional method for manufacturing a wiring board, and is a schematic diagram showing a state after base etching. FIG.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1: 기판1: substrate
2 : 무전해 구리 도금층2: electroless copper plating layer
3 : 전해 구리 도금층3: electrolytic copper plating layer
4 : 에칭 배리어 도금층4: etching barrier plating layer
5 : 합금층5: alloy layer
6 : 에칭 배리어 치환 도금층6: etching barrier replacement plating layer
7 : 도금 레지스트7: plating resist
7a : 도금 레지스트 패턴7a: plating resist pattern
9 : 배선 패턴9: wiring pattern
10 : 언더컷10: undercut
a, b, c, d : 기판과의 밀착면의 폭a, b, c, d: width of the contact surface with the substrate
본 발명은 라인/스페이스가 매우 미세한 배선 패턴, 예를 들면, 25/25 ㎛ 이하의 배선 패턴을 갖는 배선 기판의 제조 방법 및 그 배선 기판에 관한 것이다.The present invention relates to a method for producing a wiring board having a very fine wiring pattern, for example, a wiring pattern of 25/25 μm or less, and a wiring board thereof.
반도체 패키지에 사용되는 고밀도 배선 기판에 있어서, 미세 패턴을 작성하는 방법의 하나로서 세미 애디티브(semi-additive)법이 사용되고 있다(예를 들면 특개 2003-218516호 공보 참조). 이 방법에서는 절연성 수지로 이루어지는 기판의 표면에 무전해 구리 도금층을 형성하고, 그 표면에 패턴 형성용의 도금 레지스트를 실시한 후, 무전해 구리 도금층을 급전층으로 하여 전해 구리 도금에 의해 패턴을 형성하여 도금 레지스트를 제거한 후, 에칭에 의해 무전해 구리 도금층을 제거하여 배선 패턴을 형성하는 것이다.In the high-density wiring board used for a semiconductor package, the semi-additive method is used as one of the methods of producing a fine pattern (for example, refer Unexamined-Japanese-Patent No. 2003-218516). In this method, after forming an electroless copper plating layer on the surface of the board | substrate which consists of an insulating resin, and performing the plating resist for pattern formation on the surface, the pattern is formed by electrolytic copper plating using an electroless copper plating layer as a feed layer. After removing the plating resist, the electroless copper plating layer is removed by etching to form a wiring pattern.
도 8은 세미 애디티브법에 의해 배선 기판을 제조하는 종래의 제조 공정을 나타내는 것이다. 도 8의 (a)는 전기적 절연성 수지로 이루어지는 기판(1)이고, 도 8의 (b)는 무전해 구리 도금에 의해 기판(1)의 표면에 무전해 구리 도금층(도금 시드층)(2)이 형성된 상태를 나타내고 있다.8 shows a conventional manufacturing process for producing a wiring board by a semiadditive process. FIG. 8A is a
도 8의 (c)는 무전해 구리 도금층(2)을 형성한 후, 감광성 도금 레지스트(DFR: dry film resist)(7)에 의해 무전해 구리 도금층(2)을 피복한 상태를 나타내고 있다.FIG. 8C illustrates a state in which the electroless
도 8의 (d)는 감광성 도금 레지스트(7)를 노광 및 현상하여 무전해 구리 도금층(2)의 표면에 배선 패턴을 형성하는 부위를 노출시킨 도금 레지스트 패턴(7a) 을 형성한 상태를 나타내고 있다.FIG. 8D shows a state in which the plating
도 8의 (e)는 무전해 구리 도금층(2)을 급전층으로 하여 전해 구리 도금을 실시하고, 노출된 무전해 구리 도금층(2)의 표면에 도체층으로서의 전해 구리 도금층(3)을 형성한 상태를 나타내고 있다.FIG. 8E shows electrolytic copper plating using the electroless
도 8의 (f)는 도금 레지스트를 제거하여 기판(1)의 표면에 무전해 구리 도금층(2)과 전해 구리 도금층(3)을 노출시킨 상태를 나타내고 있다. 이어서, 도 8의 (g)는 기판(1)의 표면에 노출되어 있는 무전해 구리 도금층(2) 부분을 에칭에 의해 제거하여, 전해 구리 도금층(도체층)(3)의 독립된 배선 패턴(9)을 형성한 상태를 나타내고 있다.FIG. 8F shows a state in which the electroless
급전층(給電層)으로서 기능하는 무전해 구리 도금층(2)의 두께는 전해 구리 도금층(도체층)(3)에 비하여 훨씬 얇으므로, 도 8의 (g) 상태에서 에칭함으로써 기판의 표면에 노출된 무전해 구리 도금층(2)만을 선택적으로 제거하여 전해 구리 도금층(도체층)(3)만을 남기는 것이 가능하다.Since the thickness of the electroless
상술한 바와 같이, 전해 구리 도금층(도체층)(3)을 형성한 후, 기판(1)의 표면에 노출되어 있는 무전해 구리 도금층(2) 부분을 에칭에 의해 제거, 즉 베이스 에칭하여 독립된 배선 패턴(9)이 형성되지만, 배선 패턴을 형성하는 전해 구리 도금층(도체층)은 무전해 구리 도금층을 통하여 기판에 밀착 고정되어 있어 안정된 배선 기판으로 하기 위해서는 그 밀착성이 문제가 된다.As described above, after the electrolytic copper plating layer (conductor layer) 3 is formed, the portion of the electroless
도 9의 (a), 도 9의 (b)는 상기 종래의 제조 방법에서의 무전해 구리 도금층 의 베이스 에칭 상황을 나타내는 것으로서, 도 9의 (a)는 전해 구리 도금층(도체층)을 형성하여 도금 레지스트를 제거한 베이스 에칭 전(前)의 상태, 도 9의 (b)는 베이스 에칭 후(後)의 상태를 나타내고 있다. 베이스 에칭에 의해, 전해 구리 도금층(3)과 무전해 도금층(2)의 폭이 함께 감소하고, 베이스 에칭 전의 전해 구리 도금층의 상부의 폭 w에 대하여 기판과 밀착하는 무전해 구리 도금층의 폭 a는 매우 작아져서, 소위 언더컷(undercut)(10)이 발생되고 있다.9 (a) and 9 (b) show the base etching situation of the electroless copper plating layer in the conventional manufacturing method, and FIG. 9 (a) forms an electrolytic copper plating layer (conductor layer) The state before base etching which removed the plating resist, and FIG. 9 (b) has shown the state after base etching. By the base etching, the widths of the electrolytic
즉 표면에 노출된 무전해 구리 도금층의 에칭(베이스 에칭) 제거를 할 때에는 무전해 구리 도금층 및 전해 구리 도금층이 형성된 기판 표면에 구리 에칭액을 분무하여 에칭을 행하므로, 특히 도 9의 (b)의 파선으로 나타내는 바와 같은 기판과 무전해 구리 도금층 및 전해 구리 도금층(도체층)으로 형성되는 코너부에서는 에칭액의 유속(流速)이 빨라서 에칭 레이트도 높아지므로, 전해 구리 도금층 및 무전해 구리 도금층이 일체로 에칭 제거되어, 언더컷(10)이 크게 발생되게 된다.That is, when etching (base etching) removal of the electroless copper plating layer exposed on the surface, etching is performed by spraying a copper etching solution on the surface of the substrate on which the electroless copper plating layer and the electrolytic copper plating layer are formed. In the corner portion formed by the substrate as indicated by the broken line, the electroless copper plating layer and the electrolytic copper plating layer (conductor layer), the flow rate of the etching liquid is high and the etching rate is high, so that the electrolytic copper plating layer and the electroless copper plating layer are integrally formed. The etching is removed to cause the undercut 10 to be large.
또한 베이스 에칭에서는 에칭액의 흐름이나 무전해 구리 도금층의 두께에 면내(面內)의 편차가 있으므로 기판 전면을 균일하게 에칭하는 것은 곤란하고, 통상 확실하게 에칭을 행하기 위하여 에칭 조건을 다소 엄격한 쪽으로 시프트하여 에칭을 행하게 된다. 이 때문에 에칭이 과잉인 개소에서는 언더컷이 커져 전해 구리 도금층(도체층)이 기판에 충분히 밀착 고정되지 않아 박리하고, 또는 단선(斷線)이라고 하는 배선 불량을 일으켜서 제품 수율 저하의 요인이 된다.In addition, in the base etching, there is an in-plane variation in the flow of the etching liquid or the thickness of the electroless copper plating layer, so that it is difficult to uniformly etch the entire surface of the substrate. Etching is performed. For this reason, when the etching is excessive, the undercut becomes large, and the electrolytic copper plating layer (conductor layer) is not sufficiently adhered to the substrate sufficiently to be peeled off, or a wiring defect such as disconnection is caused, resulting in a decrease in product yield.
이러한 언더컷에 의한 배선 불량을 방지하기 위하여 미리 언더컷 양을 예측하여 배선의 폭을 크게 설계하는 것도 행해지고 있지만, 라인/스페이스가 매우 작 은, 예를 들면 25/25 ㎛ 이하와 같은 극세선 패턴을 갖는 배선 기판을 제조하기 위해서는 큰 장해가 된다.In order to prevent such wiring defects caused by undercuts, it is also possible to estimate the amount of undercuts in advance and to design a large wiring width, but the line / space is very small, for example, having an ultrafine pattern such as 25/25 μm or less. In order to manufacture a wiring board, it becomes a big obstacle.
본 발명은 종래의 상기와 같은 문제점을 감안하여, 세미 애디티브법을 이용하여 배선 기판을 제작할 때, 베이스 에칭에서의 전해 구리 도금층(도체층)의 언더컷의 발생을 억제하고, 라인/스페이스가 25/25 ㎛ 이하, 또는 1O/1O ㎛ 이하의 극세 배선이 가능한 배선 기판의 제조 방법 및 배선 기판을 제공하는 것이다.In view of the above-mentioned problems, the present invention suppresses the occurrence of undercut of the electrolytic copper plating layer (conductor layer) in the base etching when producing a wiring board using the semiadditive process, and the line / space is 25 It is to provide a method for producing a wiring board and a wiring board capable of ultra-fine wiring of / 25 μm or less, or 10/1 μm or less.
상기 과제를 해결하기 위하여, 본 발명이 다음 구성을 구비한다.MEANS TO SOLVE THE PROBLEM In order to solve the said subject, this invention is equipped with the following structures.
(1) 전기적 절연성을 갖는 수지로 이루어지는 기판의 표면에 무전해 구리 도금을 실시하여 무전해 구리 도금층을 형성하고, 상기 무전해 구리 도금층의 표면에 배선 패턴을 형성하는 부위를 노출시킨 레지스트 패턴을 실시한 후, 상기 노출 부위에 구리와는 다른 금속 또는 이들 금속의 1 종 이상을 함유하는 합금을 도금하여 에칭 배리어 도금층을 형성하고, 이어서 상기 에칭 배리어 도금층의 표면에 전해 구리 도금을 실시하여 전해 구리 도금층을 형성하고, 레지스트 패턴의 제거 후, 표면에 노출된 무전해 구리 도금층을 에칭 제거하여 배선 패턴을 형성하는 배선 기판의 제조 방법이다.(1) Electroless copper plating was performed on the surface of the board | substrate which consists of resin which has electrical insulation, an electroless copper plating layer was formed, and the resist pattern which exposed the site | part which forms a wiring pattern on the surface of the said electroless copper plating layer was given. Thereafter, the exposed portion is plated with a metal different from copper or an alloy containing at least one of these metals to form an etching barrier plating layer, and then electrolytic copper plating is performed on the surface of the etching barrier plating layer to form an electrolytic copper plating layer. After forming and removing a resist pattern, it is a manufacturing method of the wiring board which etching-removes the electroless copper plating layer exposed to the surface, and forms a wiring pattern.
또한 (2) 상기 방법에 있어서, 상기 에칭 배리어 도금층은 Ni, Sn, Co, Zn, In, Ag 및 이들 금속의 1 종 이상을 함유하는 합금에서 선택된 것을 도금함으로써 형성하는 것이 적합하다.(2) In the above method, the etching barrier plating layer is preferably formed by plating one selected from Ni, Sn, Co, Zn, In, Ag, and an alloy containing at least one of these metals.
또한 (3) 전기적 절연성을 갖는 수지로 이루어지는 기판의 표면에 무전해 구 리 도금을 실시하여 무전해 구리 도금층을 형성하고, 상기 무전해 구리 도금층의 표면에 배선 패턴을 형성하는 부위를 노출시킨 레지스트 패턴을 실시한 후, 상기 노출 부위에 구리와는 다른 금속 또는 이들 금속의 1 종 이상을 함유하는 합금을 도금하여 에칭 배리어 도금층을 형성하고, 이어서 상기 에칭 배리어 도금층의 금속 또는 합금과 무전해 구리 도금층의 구리를 합금화시켜 합금층을 형성한 후, 상기 합금층의 표면에 전해 구리 도금을 실시하여 전해 구리 도금층을 형성하고, 레지스트 패턴의 제거 후에 표면에 노출된 무전해 구리 도금층을 에칭 제거하여 배선 패턴을 형성하는 배선 기판의 제조 방법이다.(3) A resist pattern in which an electroless copper plating is formed on a surface of a substrate made of a resin having an electrical insulating property to form an electroless copper plating layer, and a portion where a wiring pattern is formed on the surface of the electroless copper plating layer is exposed. After carrying out, the exposed portion is plated with a metal different from copper or an alloy containing at least one of these metals to form an etching barrier plating layer, followed by the copper of the metal or alloy of the etching barrier plating layer and the electroless copper plating layer. After alloying to form an alloy layer, electrolytic copper plating is formed on the surface of the alloy layer to form an electrolytic copper plating layer, and after removal of the resist pattern, the electroless copper plating layer exposed on the surface is etched away to form a wiring pattern. It is a manufacturing method of the wiring board.
또한 (4) 상기 방법에 있어서, 에칭 배리어 도금층은 Sn, Zn, In 및 이들 금속의 1 종 이상을 함유하는 합금에서 선택된 것을 도금하여 형성하는 것이 적합하다.(4) In the above method, the etching barrier plating layer is preferably formed by plating one selected from Sn, Zn, In, and an alloy containing at least one of these metals.
또한 (5) 전기적 절연성을 갖는 수지로 이루어지는 기판의 표면에 무전해 구리 도금을 실시하여 무전해 구리 도금층을 형성하고, 상기 무전해 구리 도금층의 표면에 배선 패턴을 형성하는 부위를 노출시킨 레지스트 패턴을 실시한 후, 상기 노출 부위의 무전해 구리 도금층의 구리를 구리와는 다른 금속 또는 이들 금속의 1 종 이상을 함유하는 합금에 의해 치환 도금하여 에칭 배리어 치환 도금층을 형성하고, 이어서 상기 에칭 배리어 치환 도금층의 표면에 전해 구리 도금을 실시하여 전해 구리 도금층을 형성하고, 레지스트 패턴의 제거 후에 표면에 노출된 무전해 구리 도금층을 에칭 제거하여 배선 패턴을 형성하는 것을 특징으로 하는 배선 기판의 제조 방법이다.(5) A resist pattern in which an electroless copper plating layer is formed on a surface of a substrate made of a resin having an electrical insulating property to form an electroless copper plating layer, and a portion where a wiring pattern is formed on the surface of the electroless copper plating layer is exposed. After carrying out, the copper of the electroless copper plating layer of the exposed portion is substituted with a metal different from copper or an alloy containing at least one of these metals to form an etching barrier substituted plating layer, and then the etching barrier substituted plating layer of An electrolytic copper plating layer is formed on the surface to form an electrolytic copper plating layer, and after the removal of the resist pattern, the electroless copper plating layer exposed to the surface is etched away to form a wiring pattern.
또한 (6) 상기 방법에 있어서, 에칭 배리어 치환 도금층은 Sn, Ni, Co, Zn, Ag 및 이들 금속의 1 종 이상을 함유하는 합금에서 선택된 것을 치환 도금하여 형성하는 것이 적합하다.(6) In the above method, the etching barrier substitution plating layer is preferably formed by substitution plating of one selected from Sn, Ni, Co, Zn, Ag, and an alloy containing one or more of these metals.
또한 (7) 본 발명은 전기적 절연성을 갖는 수지로 이루어지는 기판 위에 패턴 형성된 배선을 구비한 배선 기판으로서, 상기 배선은 무전해 구리 도금층과, 상기 무전해 구리 도금층 위에 형성된 구리와는 다른 금속 또는 이들 금속의 1 종 이상을 함유하는 합금으로 이루어지는 에칭 배리어 도금층과, 상기 에칭 배리어 도금층 위에 형성된 전해 구리 도금층을 구비한 배선 기판이다.(7) The present invention also provides a wiring board having a wiring patterned on a substrate made of a resin having electrical insulation, wherein the wiring is a metal different from the electroless copper plating layer and copper formed on the electroless copper plating layer or these metals. It is a wiring board provided with the etching barrier plating layer which consists of an alloy containing 1 or more of these, and the electrolytic copper plating layer formed on the said etching barrier plating layer.
또한 (8) 상기 배선 기판에서, 상기 에칭 배리어 도금층이 Ni, Sn, Co, Zn, In, Ag 및 이들 금속의 1 종 이상을 함유하는 합금에서 선택된 것으로 이루어지는 것이 적합하다.(8) In the wiring board, it is preferable that the etching barrier plating layer is selected from Ni, Sn, Co, Zn, In, Ag, and an alloy containing at least one of these metals.
또한 (9) 전기적 절연성을 갖는 수지로 이루어지는 기판 위에 패턴 형성된 배선을 구비한 배선 기판으로서, 상기 배선은 구리와, 구리와 다른 금속 또는 이들 금속의 1 종 이상을 함유하는 합금으로 이루어지는 에칭 배리어 금속 또는 이들 금속을 1 종 이상 함유하는 합금의 합금층과, 상기 합금층 위에 형성된 전해 구리 도금층을 구비한 배선 기판이다.(9) A wiring board having a wiring patterned on a substrate made of a resin having electrical insulation, wherein the wiring is an etching barrier metal made of copper and an alloy containing copper and another metal or one or more of these metals, or It is a wiring board provided with the alloy layer of the alloy containing these
또한 (10) 상기 배선 기판에서, 상기 합금층이 구리와 Ni, Sn, Co, Zn, In 및 이들 금속의 1 종 이상을 함유하는 합금에서 선택된 것의 합금으로 이루어지는 것이 적합하다.(10) In the wiring board, it is preferable that the alloy layer is made of an alloy of one selected from copper, an alloy containing Ni, Sn, Co, Zn, In, and at least one of these metals.
또한 (11) 전기적 절연성을 갖는 수지로 이루어지는 기판에 패턴 형성된 배 선을 구비한 반도체 배선 기판으로서, 상기 배선은 구리와 다른 금속 또는 이들 금속의 1 종 이상을 함유하는 합금으로 이루어지는 에칭 배리어 치환 도금층과, 상기 에칭 배리어 치환 도금층 위에 형성된 전해 구리 도금층을 구비한 배선 기판이다.(11) A semiconductor wiring board having a wiring patterned on a substrate made of an electrically insulating resin, wherein the wiring includes an etching barrier substitution plating layer made of copper and another metal or an alloy containing one or more of these metals; And a wiring board provided with an electrolytic copper plating layer formed on said etching barrier substitution plating layer.
또한 (12) 상기 배선 기판에서, 에칭 배리어 치환 도금층이 Sn, Ni, Co, Zn, Ag의 1 종 또는 이들 금속의 1 종 이상을 함유하는 합금에서 선택된 것으로 이루어지는 것이 적합하다.(12) In the wiring board, it is preferable that the etching barrier replacement plating layer is selected from one of Sn, Ni, Co, Zn, Ag, or an alloy containing one or more of these metals.
본 발명의 방법에 의하면, 배선 기판을 제조할 때에 전기적 절연성을 갖는 수지로 이루어지는 기판의 표면에 무전해 구리 도금을 실시하여 무전해 구리 도금층을 형성하고, 그 무전해 구리 도금층의 표면에 배선 패턴을 형성하는 부위를 노출시킨 도금 레지스트 패턴을 실시하고, 이어서 상기 노출시킨 무전해 구리 도금층 위에 구리와 다른 금속 종류 또는 이들 금속의 1 종 이상을 함유하는 합금으로 이루어지는 에칭 배리어 도금층을 형성하고, 또한 이 에칭 배리어 도금층 위에 전해 구리 도금을 실시하여 도체층으로 되는 전해 구리 도금층을 형성하고, 레지스트 패턴의 제거 후에 표면에 노출된 무전해 구리 도금층을 에칭 제거, 즉 베이스 에칭하여 배선 패턴을 형성한다.According to the method of the present invention, an electroless copper plating layer is formed on a surface of a substrate made of a resin having electrical insulating properties to form an electroless copper plating layer when the wiring board is manufactured, and a wiring pattern is formed on the surface of the electroless copper plating layer. The plating resist pattern which exposed the site | part to form is performed, and then the etching barrier plating layer which consists of copper and another metal type or alloy containing 1 or more types of these metals is formed on this exposed electroless copper plating layer, and this etching An electrolytic copper plating layer is formed on the barrier plating layer to form a conductive layer, and after removal of the resist pattern, the electroless copper plating layer exposed on the surface is etched away, that is, base etched to form a wiring pattern.
이 에칭 배리어 도금층은 구리와는 다른 금속 또는 이들 금속의 1 종 이상을 함유하는 합금으로 구성되어 있으므로, 도금 레지스트를 제거한 후에 표면에 노출된 무전해 구리 도금층을 에칭 제거하는 베이스 에칭액에 대하여 용해되기 어렵고, 적어도 전해 구리 도금층에 대한 에칭 배리어층으로서 기능하여 언더컷의 발생을 억제할 수 있다.Since the etching barrier plating layer is composed of a metal different from copper or an alloy containing at least one of these metals, the etching barrier plating layer is difficult to be dissolved in the base etching solution for etching away the electroless copper plating layer exposed on the surface after removing the plating resist. It can function at least as an etching barrier layer with respect to an electrolytic copper plating layer, and can suppress generation | occurrence | production of an undercut.
또한 에칭 배리어 도금층을 형성하는 금속 또는 이들 금속의 1 종 이상을 함유하는 합금과 무전해 구리 도금층의 구리를 합금화하여 무전해 구리 도금층을 합금화하고, 베이스 에칭액에 대하여 용해되기 어려운 층으로 할 수 있으므로 언더컷의 발생을 억제할 수 있다.In addition, the metal forming the etching barrier plating layer or an alloy containing at least one of these metals and the copper of the electroless copper plating layer are alloyed to alloy the electroless copper plating layer, and the undercut can be made into a layer that is insoluble in the base etching solution. Can be suppressed.
또한 무전해 구리 도금층의 구리를 에칭 배리어 금속 또는 이들 금속을 1 종 이상 함유하는 합금과 치환한 도금층으로 함으로써, 무전해 구리 도금층을 베이스 에칭액에 대하여 용해되기 어려운 층으로 치환할 수 있으므로 언더컷의 발생을 억제할 수 있다.In addition, by making the copper of the electroless copper plating layer into a plating layer substituted with an etching barrier metal or an alloy containing at least one of these metals, the electroless copper plating layer can be replaced with a layer that is difficult to dissolve in the base etching solution, thereby preventing undercut. It can be suppressed.
이와 같이 본 발명의 방법에서는, 언더컷의 발생을 억제할 수 있으므로 배선 기판의 배선 불량의 발생을 억제할 수 있어 배선의 제품 수율을 향상시킬 수 있다. 따라서 라인/스페이스가 25/25 ㎛ 이하, 또는 1O/1O ㎛ 이하의 극세선 배선의 배선 기판을 효율적으로 제조할 수 있다. 또한 배선 설계에서는 언더컷의 발생대를 작게 할 수 있고, 극세선 배선의 설계 폭의 자유도를 크게 할 수 있다.As described above, in the method of the present invention, the occurrence of undercut can be suppressed, so that the occurrence of wiring defects on the wiring board can be suppressed and the product yield of wiring can be improved. Therefore, the wiring board of the ultra-fine wiring of 25/25 micrometers or less or 10/1 micrometer or less can be manufactured efficiently. In addition, in the wiring design, the generation band of the undercut can be reduced, and the degree of freedom in design width of the ultrafine wire can be increased.
이하, 본 발명의 적합한 실시예에 대해서 첨부 도면을 참조하면서 상세하게 설명한다. 도 1의 (a) 내지 도 1의 (h)는 본 발명의 제 1 실시예에서의 배선 기판의 제조 방법에 의해 배선 기판을 제조하는 제조 공정을 나타내는 설명도이다.EMBODIMENT OF THE INVENTION Hereinafter, preferred embodiment of this invention is described in detail, referring an accompanying drawing. 1 (a) to 1 (h) are explanatory views showing a manufacturing process for manufacturing a wiring board by the method for manufacturing a wiring board in the first embodiment of the present invention.
도 1의 (a)는 전기적 절연성을 갖는 절연성 수지 등에 의해 형성된 기판(1)을 나타낸 도면이다.FIG. 1A is a diagram showing a
도 1의 (b)는 전기적 절연성을 갖는 절연성 수지 등에 의해 형성된 기판(1)의 표면에 무전해 구리 도금에 의해 시드층으로서의 무전해 구리 도금층(2)이 형성 된 상태를 나타내고 있다. 이 무전해 구리 도금층(2)은 후술하는 전해 도금 시에 급전층으로서도 작용한다. 무전해 구리 도금층은 공지의 무전해 구리 도금욕을 사용하여 행할 수 있고, 통상 O.1 내지 1 ㎛의 두께로 형성한다.FIG. 1B shows a state in which an electroless
또한, 본 발명에서는, 이 기판(1)은 절연성 수지 기판 위에 배선 패턴을 형성하고, 또한 기판 위의 배선 패턴을 층간에서 전기적으로 절연하기 위하여 폴리이미드 필름, 폴리페닐렌 에테르 수지 등에 의해 전기적 절연층을 형성한 빌드 업 절연 수지 기판으로 한 것도 포함하는 것으로 한다.In addition, in this invention, this board |
절연성 수지로서는, 공지의 에폭시 수지, BT 수지 등의 열경화성 수지, 폴리이미드 등의 재료를 들 수 있다.As insulating resin, materials, such as well-known epoxy resin and thermosetting resin, such as BT resin, and polyimide, are mentioned.
도 1의 (c)는 무전해 구리 도금층의 표면을 배선 패턴을 형성하기 위한 도금레지스트(7)로 하여 감광성의 드라이 필름 레지스트(DFR)에 의해 피복된 상태를 나타내고 있다. 또한 도금 레지스트로서는, 특히 상기 DFR에 한정되는 것이 아니라 다른 도금 레지스트도 사용할 수 있다.FIG.1 (c) has shown the state covered with the photosensitive dry film resist (DFR) using the surface of the electroless copper plating layer as the plating resist 7 for forming a wiring pattern. In addition, the plating resist is not particularly limited to the above-mentioned DFR, but other plating resists may be used.
도 1의 (d)는 기판(1) 위에 배선 패턴을 형성하기 위한 도금 레지스트 패턴(7a)이 형성된 상태를 나타내고 있다.FIG. 1D illustrates a state in which a plating resist
상기 무전해 구리 도금층의 표면에 감광성 레지스트 필름(7)을 실시한 후, 감광 및 현상을 행함으로써 도금 레지스트 패턴을 형성할 수 있다.After performing the photosensitive resist
배선을 형성하는 부위에는 무전해 구리 도금층의 표면이 노출되어 있다.The surface of the electroless copper plating layer is exposed to the site | part which forms wiring.
도 1의 (e)는 상기 노출된 무전해 구리 도금층(2) 위에 에칭 배리어 도금층(4)을 형성한 상태를 나타내고 있다. 이 에칭 배리어 도금층(4)은 후속 공정에서 배선을 형성하지 않는 부위의 무전해 구리 도금층을 에칭 제거하는 베이스 에칭에서 에칭 배리어로서 기능하는 것으로서, 후에 상세히 설명한다.FIG. 1E shows a state in which the etching
도 1의 (f)는 에칭 배리어 도금층(4) 위에 전해 구리 도금층(3)을 형성한 상태를 나타내는 것이다. 전해 구리 도금층(3)은 상기 무전해 구리 도금층을 급전층으로서 전해 구리 도금을 실시함으로써 형성되는 것으로서, 예를 들면, 황산 구리 도금액, 피로인산 구리 도금액 등 공지의 전해 구리 도금액을 사용하여 전해 도금 함으로써, 통상 5 ㎛ 내지 30 ㎛의 두께로 형성된다. 전해 구리 도금층(3)은 도체층으로서 배선의 주체를 구성한다.FIG. 1 (f) shows a state in which the electrolytic
도 1의 (g)는 도금 레지스트 패턴을 제거한 상태를 나타내고 있다. 이 상태에서는, 기판(1)의 표면에는 배선을 형성하지 않는 부위의 무전해 구리 도금층(2)의 상면(上面) 및 전해 구리 도금층(도체층)(3)의 상면 및 측면 또는 에칭 베리어 도금층(4)의 측면이 노출되어 있다.Fig. 1G shows a state in which the plating resist pattern is removed. In this state, the upper surface of the electroless
도 1의 (h)는 기판(1)의 표면에 노출되어 있는 무전해 도금층(2) 부분을 에칭(베이스 에칭)에 의해 제거하여 독립된 배선 패턴(9)을 형성한 상태이다. 에칭액은 과산화수소/황산액 등, 공지의 구리 에칭액을 사용할 수 있다.FIG. 1H shows a state where an
또한, 후술하는 바와 같이, 사용하는 에칭액에 따라 에칭 배리어 도금층의 금속 또는 이들 금속의 1 종 이상을 함유하는 합금을 선택하는 것이 바람직하다.Moreover, as mentioned later, it is preferable to select the metal of an etching barrier plating layer, or the alloy containing 1 or more types of these metals according to the etching liquid to be used.
무전해 구리 도금층(2)의 두께는 전해 구리 도금층(도체층)(3)에 비하여 훨씬 얇으므로, 도 1의 (g) 상태에서 베이스 에칭함으로써 표면에 노출되어 있는 무전해 구리 도금층(2)만을 선택적으로 제거하여 배선 패턴을 형성할 수 있다.Since the thickness of the electroless
도 2는 상기 실시예의 제조 방법에 의해 얻어지는 배선 기판의 단면 형상을 모식적으로 나타낸 것으로서, 도 9의 (b)에 나타낸 종래의 제조 방법에 의한 배선 기판의 기판과 같은 전해 구리 도금층으로의 언더컷의 발생이 거의 억제되어, 무전해 도금층으로의 언더컷의 발생이 매우 작아졌다. 기판과 무전해 구리 도금층의 접착면의 폭 b는 도 9의 (b)에 나타낸 종래의 제조 방법에 의한 배선 기판의 기판과 무전해 구리 도금층의 접착면의 폭 a에 비하여 현저하게 크게 할 수 있다.Fig. 2 schematically shows the cross-sectional shape of the wiring board obtained by the manufacturing method of the embodiment, in which the undercut to the same electrolytic copper plating layer as the substrate of the wiring board by the conventional manufacturing method shown in Fig. 9B is shown. Generation was almost suppressed, and generation of undercut to the electroless plating layer was very small. The width b of the adhesion surface of the board | substrate and an electroless copper plating layer can be remarkably enlarged compared with the width | variety a of the contact surface of the board | substrate of a wiring board and the electroless copper plating layer by the conventional manufacturing method shown to FIG. 9 (b). .
이와 같이, 본 발명의 제조 방법에 의하면, 전해 구리 도금층(3)과 무전해 구리 도금층(2) 사이에 에칭 배리어 도금층(4)이 형성되어 있으므로, 베이스 에칭시에 무전해 구리 도금층의 언더컷의 발생을 최소한으로 하는 것이 가능하다.As described above, according to the manufacturing method of the present invention, since the etching
이하, 본 발명에서의 에칭 배리어 도금층에 대해서 설명한다.Hereinafter, the etching barrier plating layer in this invention is demonstrated.
본 발명에 있어서 에칭 배리어 도금층은 세미 애디티브법에서 무전해 구리 도금층의 베이스 에칭에 사용되는 구리 에칭액에 대하여 용해되기 어려운 금속 또는 이들 금속의 1 종 이상을 함유하는 합금으로 형성되는 도금층을 의미하고, 구리와는 다른 금속 또는 이들 금속을 1 종 이상 함유하는 합금에 의해 형성된다.In the present invention, the etching barrier plating layer means a plating layer formed of a metal that is difficult to dissolve with respect to the copper etching solution used for the base etching of the electroless copper plating layer in a semiadditive process or an alloy containing at least one of these metals. It is formed by a metal different from copper or an alloy containing at least one of these metals.
구리 에칭액으로서는, 과황산암모늄액, 과산화수소/황산액, 구리암모니아 착이온을 함유하는 알칼리 에칭액 등 비염화물계의 구리 에칭액이 통상 사용되고 있다.As the copper etching solution, non-chloride-based copper etching solutions such as ammonium persulfate solution, hydrogen peroxide / sulfuric acid solution, and alkaline etching solution containing copper ammonia complex ions are usually used.
따라서, 통상은 이들 구리 에칭액에 대하여 용해되기 어려운 금속, 즉 에칭 배리어 도금층의 금속으로서, 예를 들면, Ni, Co, Sn, Zn, In 또는 이들 금속을 1 종 이상을 함유하는 합금, 예를 들면, 땜납(Sn-Pb 합금), Ni-Co 합금, Sn-Zn 합금 등도 적합하다.Therefore, as a metal which is hard to melt | dissolve with respect to these copper etching liquid normally, ie, the metal of an etching barrier plating layer, For example, Ni, Co, Sn, Zn, In, or an alloy containing these
또한, 구리 에칭액으로서 염화 제 2 구리, 염화 제 2 철 등의 염화물계 에칭액도 사용되고 있지만, Ni, 땜납 등을 용해하는 경우가 있으므로 이들 염화물계의 에칭액을 사용하는 경우는 에칭 배리어 도금층으로서는 Ni, 땜납 이외, 즉 에칭액에 용해되지 않는 금속 또는 합금을 선택하여 형성하는 것이 바람직하다. 이밖에 초산계의 에칭액을 사용할 수도 있다.Moreover, although chloride type etching liquids, such as a cupric chloride and a ferric chloride, are used as a copper etching liquid, Ni, solder, etc. may be melt | dissolved, When using these chloride type etching liquid, Ni, solder is used as an etching barrier plating layer. In other words, it is preferable to select and form a metal or an alloy that does not dissolve in the etching solution. In addition, an acetate etching liquid can also be used.
또한 구리 에칭액을 적절하게 선택하는 것에 의해서, Ag도 에칭 배리어 도금층으로서 사용할 수 있다.Moreover, Ag can also be used as an etching barrier plating layer by selecting a copper etching liquid suitably.
이 에칭 배리어 도금층이, 베이스 에칭시에 언더컷의 발생을 억제하는 이유는 명확하지 않지만, 이 층이 에칭액이 전해 구리 도금층에 큰 유속으로 충돌하는 것을 차폐(遮蔽)하는 작용을 하고, 그 결과 전해 구리 도금층이 언더컷되는 것을 억제하며, 따라서 도 9의 (b)에 나타낸 바와 같은 전해 구리 도금층 및 무전해 구리 도금층이 일체로 되어 큰 언더컷으로 성장하는 것을 억제하기 위한 것으로 고려된다.The reason why the etching barrier plating layer suppresses the occurrence of undercut during the base etching is not clear, but this layer serves to shield the etching liquid from colliding with the electrolytic copper plating layer at a high flow rate, and as a result, the electrolytic copper It is considered that the plating layer is prevented from being undercut, and therefore, the electrolytic copper plating layer and the electroless copper plating layer as shown in FIG. 9B are integrated to suppress growth of a large undercut.
에칭 배리어 도금층의 두께는 특별히 한정되지 않지만, 상기 효과를 안정적으로 발휘시키기 위하여, 통상 O.1 ㎛ 내지 1 ㎛의 두께로 형성하는 것이 바람직하다.Although the thickness of an etching barrier plating layer is not specifically limited, In order to exhibit the said effect stably, it is preferable to form in thickness of 0.1 micrometer-1 micrometer normally.
에칭 배리어 도금층은 전해 도금, 무전해 도금의 어떤 방법을 사용할 수도 있고, 에칭 배리어 도금층의 금속의 종류 또는 이들 금속을 1 종 이상 함유하는 합금에 따라 공지의 전해 도금욕, 무전해 도금욕을 선택하여 사용할 수 있다.As the etching barrier plating layer, any method of electrolytic plating or electroless plating may be used, and a known electrolytic plating bath or an electroless plating bath may be selected depending on the type of metal of the etching barrier plating layer or an alloy containing at least one of these metals. Can be used.
예를 들면, 전해 도금에서는, Ni의 경우는 NiSO4·7H2O-설폰산욕, NiSO4·7H2O-설파민산욕 등, Co의 경우는 CoSO4·7H2O-NaC1-H3BO3욕, CoSO4·7H2O-피로인산 -KC1욕 등, Sn의 경우는 SnSO4-H2SO4-크레졸설폰산욕, Sn(BF4)2-HBF4-H3BO3욕, SnSO4-페놀설폰산욕 등, Zn의 경우는 ZnSO4·7H2O-NH4Cl-Al2(SO4)3·18H2O-초산나트륨욕, ZnSO4·7H2O-NH4Cl-초산나트륨-글루코스욕, Zn(BF4)2-NH4Cl-NH4BF4욕 등, In의 경우는 In2(SO4)3-Al2(SO4)3·18H2O-Na2SO4·1OH2O욕, In(BF4)3-NH4BF4-H3BO3욕, In2(SO4)3-주석산나트륨이수염-(NH4)2SO4-NaCl-NH4OH욕 등을 들 수 있다. 또한 땜납(Sn-Pb 합금)의 경우는 Sn(BF4)2-Pb(BF4)2-HBF4-H3BO3욕, PbSiF6-SnSiF6-H2SiF6욕 등, Sn-Zn 합금의 경우는 Na2SnO3-Na2ZnO2-NaOH욕, Ni-Co 합금에서는 CoSO4·7H2O-NiSO4·7H2O-H3BO3-KCl욕 등을 들 수 있다.For example, in electroplating, in the case of Ni, CoSO 4 · 7H 2 O—NaC 1 -H 3 BO, such as NiSO 4 · 7H 2 O-sulfonic acid bath, NiSO 4 · 7H 2 O-sulfonic acid bath, etc. In the case of Sn, such as 3 bath, CoSO 4 H7 O 2 pyrophosphate -KC1 bath, SnSO 4 -H 2 SO 4 -cresolsulfonic acid bath, Sn (BF 4 ) 2 -HBF 4 -H 3 BO 3 bath, SnSO 4-phenol sulfonic acid bath, etc., in the case of the
또한 Ag의 경우는 CH3SO3Ag욕 등을 들 수 있다.In the case of Ag, a CH 3 SO 3 Ag bath may be mentioned.
또한 무전해 도금에서는, Ni의 경우는 NiSO4·6H2O-주석산나트륨-프로피온산-차아인산나트륨욕, NiCl2·6H2O-초산나트륨-쿠엔산나트륨-코하쿠산나트륨-디에틸아민보란(DEAB)-메탄올욕, 차아인산니켈-초산나트륨-붕산-황산암모늄욕 등의 산성, 중성욕, Co의 경우는 CoCl2·6H2O-쿠엔산나트륨-NH4Cl-차아인산나트륨욕, CoCl2·6H2O-쿠엔산암모늄-차아인산나트륨욕 등, Sn의 경우는 SnC12·2H2O-쿠엔산나트륨- EDTA·2Na-니트릴로3초산나트륨-TiCl3욕, In의 경우는 In2(SO4)3·9H2O-EDTA·2Na-트리에탄올아민-붕수소화나트륨욕 등의 도금액 등이 있다. 또한 도금욕은 이들 것에 한정되는 것은 아니다.In the electroless plating, in the case of Ni, NiSO 4 · 6H 2 O-sodium titanate-propionic acid-sodium hypophosphite bath, NiCl 2 · 6H 2 O-sodium acetate-sodium quenoate-sodium kohakuate-diethylamineborane ( DEAB) -methanol bath, nickel hypophosphite-sodium acetate-boric acid-ammonium sulphate bath, acidic, neutral bath, Co for CoCl 2 · 6H 2 O-sodium Quate-NH 4 Cl-sodium hypophosphite bath, CoCl In case of Sn, such as 2,6H 2 O-ammonium-cumonate-sodium hypophosphite bath, SnC1 2 · 2H 2 O-sodium-cuate-EDTA, 2Na-nitrilo-sodium acetate-TiCl 3 bath, In 2 (SO 4) 3 · 9H 2 O-EDTA · 2Na- triethanolamine - there is a plating solution such as sodium borohydride bath. In addition, a plating bath is not limited to these things.
다음에, 도 3의 (a) 내지 도 3의 (e)는 본 발명의 제 2 실시예에서의 제조 방법의 제조 공정을 나타낸 것이다. 도 3의 (a)는 도 1의 (a) 내지 도 1의 (d)의 공정을 거친 후, 도 1의 (e)와 마찬가지로, 노출된 무전해 구리 도금층(2) 위에 구리와는 다른 금속 또는 이들의 금속을 1 종 이상 함유하는 합금을 도금하여 에칭 배리어 도금층(4)을 형성한 상태를 나타낸 것이고, 이어서 도 3의 (b)는 에칭 배리어 도금층(4)의 금속 또는 합금과 무전해 구리 도금층(2)의 구리를 합금화하여 합금층(5)을 형성한 상태를 나타낸 것이다.Next, Figs. 3A to 3E show manufacturing steps of the manufacturing method in the second embodiment of the present invention. (A) of FIG. 3 is a metal different from copper on the exposed electroless
에칭 배리어 도금층(4)은, 상술한 제 1 실시예와 동일한 방법에 의해 형성할 수 있다. 에칭 배리어층의 금속 또는 합금과 무전해 구리 도금층의 구리와의 합금화는 도금 중에 하지(下地)의 구리와 도금 금속으로 합금화하거나 어닐링, 예를 들면 대기 또는 N2 분위기 중 80 ℃에서 30 분 등의 열처리를 실시하는 것에 의해 가능하지만, 에칭 배리어 도금층의 형성 후, 베이스 에칭을 실시할 때까지의 사이에 합금화하는 것도 가능하다.The etching
다음에, 도 3의 (c)는 이 합금층(5) 위에 전해 구리 도금층(3)을 형성한 상황을 나타내는 것이다. 전해 구리 도금층(3)은 상기 무전해 구리 도금층(2) 및 합금층(5)을 급전층으로 하여 전해 구리 도금을 실시함으로써 형성된 것으로서, 제 1 실시예와 마찬가지로, 예를 들면, 황산 구리 도금액, 피로인산 구리 도금액 등 공지의 전해 구리 도금액을 사용하여 전해 도금함으로써 형성되고, 통상 5 ㎛ 내지 30 ㎛의 두께로 형성된다. 전해 구리 도금층(3)은 도체층으로서 배선의 주체를 구성한다. Next, FIG. 3C shows a situation in which the electrolytic
도 3의 (d)는 도금 레지스트 패턴을 제거한 상태를 나타내고 있다. 이 상태에서는, 기판(1)의 표면에 무전해 구리 도금층(2)의 상면, 전해 구리 도금층(3)의 상면 및 측면, 또는 에칭 배리어 도금층의 금속 또는 합금과 무전해 구리 도금층의 구리와의 합금층(5) 측면의 일부가 노출되어 있다.3D illustrates a state in which the plating resist pattern is removed. In this state, an upper surface of the electroless
다음에, 도 3의 (e)는 기판(1)의 표면에 노출되어 있는 무전해 도금층(2)을 에칭(베이스 에칭)에 의해 제거하여 독립된 배선 패턴(9)을 형성한 상태이다. 에칭액은 상술한 제 1 실시예와 동일한 구리 에칭액을 사용할 수 있다.Next, FIG. 3E shows a state in which the
도 4는 상기 제 2 실시예에 의해 얻어지는 배선 기판의 단면 형상을 모식적으로 나타낸 것으로서, 언더컷이 거의 발생되지 않아 기판과 합금층의 접착면의 폭 c는 도 9의 (b)에 나타낸 종래의 제조 방법에 의한 배선 기판의 기판과 무전해 구리 도금층의 접착면의 폭 a에 비하여 현저하게 큰 것을 알 수 있다.Fig. 4 schematically shows the cross-sectional shape of the wiring board obtained by the second embodiment, and almost no undercut occurs, so that the width c of the adhesive surface between the substrate and the alloy layer is shown in Fig. 9B. It turns out that it is remarkably large compared with the width | variety a of the contact surface of the board | substrate of the wiring board by a manufacturing method, and an electroless copper plating layer.
이 실시예에서는 무전해 구리 도금층의 구리가 에칭 배리어 도금층의 금속 또는 이들 금속의 1 종 이상을 함유하는 합금과 합금화됨으로써, 베이스 에칭의 구리 에칭액에 대하여 적어도 구리보다도 용해되기 어려운 것으로 되어 있어, 언더컷의 발생을 억제할 수 있다.In this embodiment, the copper of the electroless copper plating layer is alloyed with the metal of the etching barrier plating layer or an alloy containing at least one of these metals, so that the copper etching solution of the base etching is harder to dissolve at least than copper, It can suppress occurrence.
구리와는 다른 금속 또는 이들 금속을 1 종 이상 함유하는 합금으로서, 구리 와 합금을 형성시키고, 또한 구리 에칭액에 대하여 용해되기 어려운 금속 또는 합금으로서는, Sn, Zn, In 또는 땜납(Sn-Pb 합금) 등이 적합하다.Metals different from copper or alloys containing one or more of these metals, and metals or alloys which form an alloy with copper and are difficult to dissolve in the copper etching solution include Sn, Zn, In or solder (Sn-Pb alloy). Etc. are suitable.
또한, 상술한 바와 같이, 사용되는 구리 에칭액에 염화물계의 에칭액을 사용하는 경우는, 상기 에칭 배리어 도금층은 Ni, 땜납 이외의 금속 또는 합금을 선택 하는 것이 바람직하다.As described above, when a chloride-based etching solution is used for the copper etching solution to be used, the etching barrier plating layer is preferably selected from a metal or alloy other than Ni and solder.
또한, 에칭 배리어 도금층의 두께는 배선 패턴이 형성되는 부위의 무전해 구리 도금층을 합금화하기에 충분한 두께로 하면 되지만, O.1 ㎛ 내지 1 ㎛로 하는 것이 바람직하다. 무전해 구리 도금층이 완전히 합금화되는 것이 바람직하지만, 완전히 합금화되지 않고 일부가 무전해 구리 도금층으로서 잔류되어 있어도, 합금화된 층이 에칭액에 대하여 차폐(배리어)로서 작용하므로, 언더컷의 발생은 제 1 실시예와 같이 억제된다.In addition, the thickness of the etching barrier plating layer may be set to a thickness sufficient to alloy the electroless copper plating layer of the portion where the wiring pattern is formed, but is preferably 0.1 to 1 µm. It is preferable that the electroless copper plating layer is completely alloyed, but even if not partially alloyed and partly remains as the electroless copper plating layer, the alloyed layer acts as a shield (barrier) to the etching liquid, so that the occurrence of undercut occurs in the first embodiment. It is suppressed as
다음에, 도 5는 본 발명의 제 3 실시예에 따른 제조 방법을 나타내는 것으로서, 도 5의 (a)는 도 1의 (a) 내지 도 1의 (c)의 공정을 거친 후, 도금 레지스트 패턴이 형성된 상태를 나타내고 있고, 도 5의 (b)는 노출된 무전해 구리 도금층(2) 부분에 에칭 배리어 치환 도금층(6)을 형성한 상태를 나타낸 것이다. 즉, 이 실시예에서는 표면에 노출된 무전해 구리 도금층이 치환 도금에 의해 구리와는 다른 금속 또는 이들 금속을 1 종 이상 함유하는 합금에 의해 치환되고, 에칭 배리어 치환 도금층이 기판 위에 형성되어 있다. 에칭 배리어 치환 도금층은 구리와는 다른 금속 또는 이들 금속을 1 종 이상 함유하는 합금의 구리 치환형의 도금욕을 사용하여 무전해 도금에 의해 행할 수 있다.Next, FIG. 5 shows a manufacturing method according to a third embodiment of the present invention, and FIG. 5A shows the plating resist pattern after the processes of FIGS. 1A through 1C. 5 shows a state in which the etching barrier
도 5의 (c)는 이 에칭 배리어 치환 도금층(6) 위에 전해 구리 도금층(3)을 형성한 상황을 나타내는 것이다.FIG. 5C shows a situation in which the electrolytic
전해 구리 도금층(3)은 상기 무전해 구리 도금층 및 치환 도금층을 급전층으로서 전해 구리 도금을 실시함으로써 형성된 것으로서, 제 1 실시예 및 제 2 실시예와 같이, 예를 들면, 황산 구리 도금액, 피로인산 구리 도금액 등 공지의 전해 구리 도금액을 사용하여 전해 도금함으로써 형성되고, 통상 5 ㎛ 내지 30 ㎛의 두께로 형성된다. 전해 구리 도금층(3)은 도체층으로서 배선의 주체를 구성한다.The electrolytic
도 5의 (d)는 도금 레지스트 패턴을 제거한 상태를 나타내고 있다. 이 상태에서는, 기판(1)의 표면에 무전해 구리 도금층의 상면 및 도체층을 구성하는 전해 구리 도금층의 상면 및 측면이 노출되어 있다. FIG. 5D shows a state where the plating resist pattern is removed. In this state, the upper surface and side surfaces of the electrolytic copper plating layer constituting the upper surface of the electroless copper plating layer and the conductor layer are exposed on the surface of the
도 5의 (e)는 기판(1)의 표면에 노출되어 있는 무전해 구리 도금층(2) 부분을 에칭(베이스 에칭)에 의해 제거하여 독립된 배선 패턴(9)을 형성한 상태이다. 에칭액은 상술한 실시예와 같이 구리 에칭액을 사용할 수 있다.FIG. 5E shows a state in which an
도 6은 상기 제 3 실시예에 의해 얻어지는 배선 기판의 단면 형상을 모식적으로 나타낸 것으로서, 언더컷이 거의 발생되지 않아 기판과 치환 도금층의 접착면의 폭 d는 도 9의 (b)에 나타낸 종래의 제조 방법에 의한 배선 기판의 기판과 무전해 구리 도금층의 접착면의 폭 a에 비하여 현저하게 큰 것을 알 수 있다.Fig. 6 schematically shows the cross-sectional shape of the wiring board obtained by the third embodiment, where almost no undercut occurs, so that the width d of the bonding surface of the substrate and the substitution plating layer is shown in Fig. 9B. It turns out that it is remarkably large compared with the width | variety a of the contact surface of the board | substrate of the wiring board by a manufacturing method, and an electroless copper plating layer.
이 실시예에서는, 무전해 구리 도금층의 구리가 에칭 배리어 도금층으로 치환되어 있고, 베이스 에칭 시의 구리 에칭액에 대하여 용해되기 어려운 것으로 되어 있어 언더컷의 생성을 억제할 수 있다.In this embodiment, the copper of the electroless copper plating layer is substituted with the etching barrier plating layer, and it is difficult to be dissolved in the copper etching solution at the time of base etching, and generation of undercut can be suppressed.
또한, 무전해 구리 도금층의 구리와 치환하는, 구리와는 다른 금속 또는 이들 금속의 1 종 이상을 함유하는 합금으로서는, Sn, Zn, Co, Ni 또는, 예를 들면 Ni-B 합금 등이 적합하다.Moreover, as an alloy containing metal other than copper or 1 or more types of these metals substituted with copper of an electroless copper plating layer, Sn, Zn, Co, Ni or Ni-B alloy etc. are suitable, for example. .
또한 이들을 치환 도금하기 위한 도금욕으로서, 예를 들면 Sn의 경우는 SnCl2-CS(NH2)2-HCl욕, SnC12-CS(NH2)2-H2SO4욕 등이 있다.As the plating bath for substitution plating of these, for example, in the case of Sn, there are a SnCl 2 -CS (NH 2 ) 2 -HCl bath, a SnC 1 2 -CS (NH 2 ) 2 -H 2 SO 4 bath, and the like.
또한 상술한 바와 같이, 사용되는 구리 에칭액에 염화물계의 에칭액을 사용하는 경우는 상기 에칭 배리어 치환 도금층은 땜납, Ni 이외의 금속 또는 이들의 합금을 선택하여 형성하는 것이 바람직하다.As described above, when a chloride-based etching solution is used for the copper etching solution to be used, the etching barrier replacement plating layer is preferably formed by selecting a solder, a metal other than Ni, or an alloy thereof.
또한 에칭 배리어 치환 도금층의 두께는 배선 패턴이 형성되는 부위의 무전해 구리 도금층을 치환하기에 충분한 두께로 하면 되고, O.1 ㎛ 내지 1 ㎛로 하는 것이 바람직하다. 무전해 구리 도금층이 완전히 치환되는 것이 바람직하지만, 일부가 치환되지 않고 무전해 구리 도금층으로서 잔류되어 있어도, 치환된 도금층이 구리 에칭액에 대하여 차폐(배리어)로서 작용하므로, 언더컷의 발생은 제 1, 2 실시예와 같이 억제된다.In addition, what is necessary is just to make thickness of an etching barrier substitution plating layer sufficient thickness to replace the electroless copper plating layer of the site | part in which a wiring pattern is formed, and it is preferable to set it as 0.1-1 micrometer. It is preferable that the electroless copper plating layer is completely substituted, but even if a part is not substituted and remains as the electroless copper plating layer, since the substituted plating layer acts as a shield (barrier) to the copper etching solution, the occurrence of undercut is first and second. It is suppressed as in the example.
상기 제 1 실시예의 제조 방법에 의해, 도 2에 나타낸 바와 같이 기판(1) 위에 무전해 구리 도금층(2), 그 위에 형성된 에칭 배리어 도금층(4), 그 위에 더 형성된 전해 구리 도금층(3)을 갖는 배선 패턴을 구비한 배선 기판으로 할 수 있다.By the manufacturing method of the first embodiment, as shown in FIG. 2, the electroless
이 에칭 배리어 도금층은 상술한 바와 같이, 구리 이외의 금속 또는 이들 금속의 1 종 이상을 함유하는 합금에 의해 형성되어 구리 에칭액에 대하여 용해되기 어려운 층으로 되어 있다. 예를 들면, Ni, Co, Sn, Zn, In, Ag 등이 적합하고, 땜납(Sn-Pb 합금), Sn-Zn 합금, Ni-Co 합금 등도 적합하다.As described above, the etching barrier plating layer is formed of a metal other than copper or an alloy containing at least one of these metals, and is a layer that is hardly dissolved in the copper etching solution. For example, Ni, Co, Sn, Zn, In, Ag, and the like are suitable, and solder (Sn-Pb alloy), Sn-Zn alloy, Ni-Co alloy, and the like are also suitable.
또한, 상기 제 2 실시예의 제조 방법에 의해, 도 4에 나타낸 바와 같이 기판(1) 위에 합금층(5), 즉 무전해 구리 도금층의 구리와 에칭 배리어 도금층의 금속 또는 이들 금속의 1 종 이상을 함유하는 합금으로 이루어지는 합금층과, 이 합금층 위에 형성된 전해 구리 도금층(3)을 갖는 배선 패턴을 구비한 배선 기판으로 할 수 있다.In addition, according to the manufacturing method of the second embodiment, as shown in FIG. 4, the
에칭 배리어 도금층이 Sn, Zn, In 또는 이들 금속의 1 종 이상을 함유하는 합금, 예를 들면 땜납(Sn-Pb 합금) 등과 구리의 합금으로 형성되어 있는 것이 적합하다.It is suitable that the etching barrier plating layer is formed of an alloy containing Sn, Zn, In or one or more of these metals, for example, a solder (Sn-Pb alloy) and the like or an alloy of copper.
또한, 상기 제 3 실시예의 제조 방법에 의해, 도 6에 나타낸 바와 같이 기판(1) 위에 치환 도금층(6), 즉 무전해 구리 도금층의 구리를 구리와 다른 금속 또는 이들 금속의 1 종 이상을 함유하는 합금으로 이루어지는 에칭 배리어 치환 도금층과, 이 치환 도금층 위에 형성된 전해 구리 도금층(3)을 갖는 배선 패턴을 구비한 배선 기판으로 할 수 있다.In addition, by the manufacturing method of the said 3rd Example, as shown in FIG. 6, the
에칭 배리어 치환 도금층으로서는 Sn, Zn, Co, Ni, Ag 또는 이들 금속의 1 종 이상을 함유하는 합금 등이 적합하다.As the etching barrier substitution plating layer, Sn, Zn, Co, Ni, Ag, or an alloy containing one or more of these metals is suitable.
이와 같이 본 발명의 제조 방법을 이용하여 제작된 배선 기판은 베이스 에칭에서의 언더컷의 발생이 거의 없든지 또는 매우 작게 억제되어 있으므로, 언더컷에 기인하는 배선의 박리나 단선과 같은 배선 불량의 발생이 억제되어 정밀도 높은 안 정적인 배선 기판이다.Thus, since the wiring board manufactured using the manufacturing method of this invention has little or no undercut in base etching, the generation of wiring defects, such as peeling of a wire and disconnection caused by undercut, are suppressed. It is a reliable wiring board with high precision.
<<제 1 실시예>><< first embodiment >>
폴리이미드 절연 수지 기판의 표면에 무전해 구리 도금에 의해 무전해 구리 도금층을 0.5 ㎛의 두께로 형성했다. 이어서, 무전해 구리 도금층의 표면에 드라이 필름 레지스트를 피복하고, 감광, 현상에 의해 라인/스페이스가 8/8 ㎛의 도금 레지스트 패턴을 형성한 후, 이 무전해 구리 도금층을 급전층으로 하고, 설파민산욕을 사용하여 전해 Ni 도금을 1 분간 실시하고, 에칭 배리어 금속 도금층으로서 0.2 ㎛ 내지 0.3 ㎛의 전해 Ni 도금층을 형성했다. 이어서, 황산 구리욕을 사용하여 전해 구리 도금을 실시하고, 두께가 20 ㎛의 전해 구리 도금층을 형성하여 배선 패턴을 형성했다. 이어서 도금 레지스트를 박리하고, 과산화수소/황산계 에칭액을 사용하여 베이스 에칭을 행하며, 적어도 배선 패턴을 형성하지 않은 무전해 구리 도금층을 에칭 제거하여 배선 기판을 제작했다. 얻어진 배선 기판의 단면 형상의 사진을 도 7의 (a)에 나타낸다.The electroless copper plating layer was formed in the thickness of 0.5 micrometer by electroless copper plating on the surface of a polyimide insulated resin substrate. Subsequently, a dry film resist is coated on the surface of the electroless copper plating layer, and after forming a plating resist pattern having a line / space of 8/8 占 퐉 by photosensitive and developing, the electroless copper plating layer is used as a feed layer and sulfa. Electrolytic Ni plating was performed for 1 minute using the immersion bath, and the electrolytic Ni plating layer of 0.2 micrometer-0.3 micrometer was formed as an etching barrier metal plating layer. Subsequently, electrolytic copper plating was performed using the copper sulfate bath, the 20 micrometers electrolytic copper plating layer was formed, and the wiring pattern was formed. Subsequently, the plating resist was peeled off, base etching was performed using a hydrogen peroxide / sulfuric acid etching solution, and at least an electroless copper plating layer having no wiring pattern was etched away to prepare a wiring board. The photograph of the cross-sectional shape of the obtained wiring board is shown to FIG. 7 (a).
<<비교예>><< Comparative Example >>
비교예에서는, 본 발명의 에칭 배리어 금속 도금층을 설치하지 않고 종래의 방법으로 배선 기판을 작성했다. 즉, 제 1 실시예와 같이 폴리이미드 절연 수지 기판의 표면에 무전해 구리 도금에 의해 무전해 구리 도금층을 0.5 ㎛의 두께로 형성했다. 이어서 무전해 구리 도금층의 표면에 드라이 필름을 피복하고, 감광, 현상에 의해 라인/스페이스가 8/8 ㎛의 도금 레지스트 패턴을 형성했다. 이어서 황산구리욕을 사용하여 전해 구리 도금을 실시하고, 두께가 15 ㎛의 전해 구리 도금층을 형 성하여 배선 패턴을 형성했다. 이어서 도금 레지스트를 박리하고, 과산화수소/황산계 에칭액을 사용하여 베이스 에칭을 행하며, 적어도 배선 패턴을 형성하지 않은 무전해 구리 도금층을 에칭 제거하여 배선 기판을 제작했다. 얻어진 배선 기판의 단면 형상의 사진을 도 7의 (b)에 나타낸다.In the comparative example, the wiring board was created by the conventional method, without providing the etching barrier metal plating layer of this invention. That is, the electroless copper plating layer was formed in the thickness of 0.5 micrometer by electroless copper plating on the surface of a polyimide insulated resin board | substrate like 1st Example. Subsequently, a dry film was coated on the surface of the electroless copper plating layer, and a photoresist and development formed a plating resist pattern having a line / space of 8/8 μm. Subsequently, electrolytic copper plating was carried out using a copper sulfate bath, and an electrolytic copper plating layer having a thickness of 15 µm was formed to form a wiring pattern. Subsequently, the plating resist was peeled off, base etching was performed using a hydrogen peroxide / sulfuric acid etching solution, and at least an electroless copper plating layer having no wiring pattern was etched away to prepare a wiring board. The photograph of the cross-sectional shape of the obtained wiring board is shown to FIG. 7 (b).
도 7의 (a), 도 7의 (b)로부터 알 수 있는 바와 같이, 비교예의 경우는 언더컷이 매우 크게 발생하여 기판과의 밀착면이 작아졌고, 일부에는 박리의 우려가 크게 예상된다. 이에 대하여 본 발명의 실시예에서는 언더컷이 눈에 띄지 않거나 있어도 매우 작아서 극세선의 배선을 안정적으로 얻을 수 있다.As can be seen from FIG. 7A and FIG. 7B, in the comparative example, undercut was generated very large, the contact surface with the substrate was reduced, and the fear of peeling was largely expected in some cases. On the other hand, in the embodiment of the present invention, even if the undercut is inconspicuous or very small, it is possible to stably obtain a fine wire.
<<제 2 실시예>><< 2nd Example >>
폴리이미드 절연 수지 기판의 표면에 무전해 구리 도금에 의해 무전해 구리 도금층을 0.5 ㎛의 두께로 형성했다. 이어서 무전해 구리 도금층의 표면에 드라이 필름 레지스트를 피복하고, 감광, 현상에 의해 라인/스페이스가 8/8 ㎛의 도금 레지스트 패턴을 형성한 후, 이 무전해 도금층을 급전층으로 하고, 메탄설폰산욕을 사용하여 전해 Sn 도금을 1분간 실시하여 에칭 배리어 금속 도금층으로서 0.2 ㎛의 전해 Sn 도금층을 형성했다. 이어서 대기중, 80 ℃×30 분으로 어닐링을 행하여 무전해 구리 도금층을 구리와 Sn의 합금층으로 했다. 이어서 황산구리욕을 사용하여 전해 구리 도금을 실시하고, 두께가 20 ㎛의 전해 구리 도금층을 형성하여 배선 패턴을 형성했다. 이어서, 도금 레지스트를 박리하고, 과산화수소/황산계 에칭액을 사용하여 베이스 에칭을 행하며, 적어도 배선 패턴을 형성하지 않은 무전해 구리 도금층을 에칭 제거하여 배선 기판을 제작했다. 제 1 실시예와 같이, 얻어진 배선 기판의 단면을 확인했지만, 언더컷의 발생은 거의 눈에 띄지 않았다.The electroless copper plating layer was formed in the thickness of 0.5 micrometer by electroless copper plating on the surface of a polyimide insulated resin substrate. Subsequently, a dry film resist was coated on the surface of the electroless copper plating layer, and after forming a plating resist pattern having a line / space of 8/8 탆 by photosensitive and developing, the electroless plating layer was used as a feed layer, and the methanesulfonic acid bath The electrolytic Sn plating was performed for 1 minute using, and the 0.2 micrometer electrolytic Sn plating layer was formed as an etching barrier metal plating layer. Subsequently, in the air, annealing was performed at 80 ° C. × 30 minutes to form an electroless copper plating layer as an alloy layer of copper and Sn. Subsequently, electrolytic copper plating was performed using the copper sulfate bath, the 20 micrometers electrolytic copper plating layer was formed, and the wiring pattern was formed. Subsequently, the plating resist was peeled off, base etching was performed using a hydrogen peroxide / sulfuric acid etching solution, and at least the electroless copper plating layer which did not form a wiring pattern was etched away to prepare a wiring board. As in the first embodiment, the cross section of the obtained wiring board was confirmed, but the occurrence of undercut was hardly noticeable.
<<제 3 실시예>><< third embodiment >>
폴리이미드 절연 수지 기판의 표면에 무전해 구리 도금에 의해 무전해 구리 도금층을 0.5 ㎛의 두께로 형성했다. 이어서, 무전해 구리 도금층의 표면에 드라이 필름 레지스트를 피복하고, 감광, 현상에 의해 라인/스페이스가 8/8 ㎛의 도금 레지스트 패턴을 형성한 후, 무전해 도금에 의해 Sn을 무전해 구리 도금층으로 치환하여 0.5 ㎛의 Sn 치환 도금층을 형성했다.The electroless copper plating layer was formed in the thickness of 0.5 micrometer by electroless copper plating on the surface of a polyimide insulated resin substrate. Subsequently, a dry film resist is coated on the surface of the electroless copper plating layer, and a plating resist pattern having a line / space of 8/8 μm is formed by photosensitive and developing, and then Sn is converted into an electroless copper plating layer by electroless plating. Substitution was carried out to form a Sn substituted plating layer having a thickness of 0.5 µm.
이어서, 이 무전해 Sn 도금층을 급전층으로 하고, 황산구리욕을 사용하여 전해 구리 도금을 실시하고, 두께가 20 ㎛의 전해 구리 도금층을 형성하여 배선 패턴을 형성했다. 이어서, 도금 레지스트를 박리하고, 과산화수소/황산계 에칭액을 사용하여 베이스 에칭을 행하며, 적어도 배선 패턴을 형성하지 않은 무전해 구리 도금층을 에칭, 제거하여 배선 기판을 제작했다.Subsequently, using this electroless Sn plating layer as a power supply layer, electrolytic copper plating was performed using the copper sulfate bath, the 20 micrometers electrolytic copper plating layer was formed, and the wiring pattern was formed. Subsequently, the plating resist was peeled off, base etching was performed using a hydrogen peroxide / sulfuric acid etching solution, and at least the electroless copper plating layer which did not form a wiring pattern was etched and removed to prepare a wiring board.
제 1 실시예와 같이, 얻어진 배선 기판의 단면을 확인했지만, 언더컷의 발생은 거의 눈에 띄지 않았다.As in the first embodiment, the cross section of the obtained wiring board was confirmed, but the occurrence of undercut was hardly noticeable.
이상, 본 발명의 배선 기판의 제조 방법 및 배선 기판을 설명했지만, 본 발명은 빌드 업 배선 기판의 이외에, 칩 사이즈 패키지 등의 세미 애디티브법에 의한 배선 패턴의 형성에도 적용할 수 있다.As mentioned above, although the manufacturing method and wiring board of the wiring board of this invention were demonstrated, this invention is applicable also to formation of the wiring pattern by the semiadditive method, such as a chip size package, in addition to a buildup wiring board.
이상 본 발명에 따르면 배선 기판 제조시 언더컷의 발생을 억제할 수 있으므로, 배선의 제품 수율을 향상시킬 수 있으므로, 라인/스페이스가 25/25 ㎛ 이하, 또는 1O/1O ㎛ 이하의 극세선 배선의 배선 기판을 효율적으로 제조할 수 있다. 또한 본 발명에 따르면 배선 설계에서는 언더컷의 발생대를 작게 할 수 있고, 극세선 배선의 설계 폭의 자유도를 크게 할 수 있다.According to the present invention, since the occurrence of undercut can be suppressed during the manufacture of the wiring board, the product yield of the wiring can be improved, so that the wiring of the fine wire wiring having a line / space of 25/25 μm or less or 10/1/1 μm or less The board | substrate can be manufactured efficiently. In addition, according to the present invention, in the design of the wiring, the generation band of the undercut can be reduced, and the degree of freedom of the design width of the ultra-fine wiring can be increased.
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