[go: up one dir, main page]

KR20030077410A - 반도체 장치 및 그의 제조 방법, ｓｏｉ기판 및 그것을사용하는 표시 장치 및 ｓｏｉ기판의 제조 방법 - Google Patents

반도체 장치 및 그의 제조 방법, ｓｏｉ기판 및 그것을사용하는 표시 장치 및 ｓｏｉ기판의 제조 방법 Download PDF

Info

Publication number
KR20030077410A
KR20030077410A KR10-2003-0018183A KR20030018183A KR20030077410A KR 20030077410 A KR20030077410 A KR 20030077410A KR 20030018183 A KR20030018183 A KR 20030018183A KR 20030077410 A KR20030077410 A KR 20030077410A
Authority
KR
South Korea
Prior art keywords
film
single crystal
thin film
polycrystalline
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR10-2003-0018183A
Other languages
English (en)
Other versions
KR100532557B1 (ko
Inventor
타카후지유타카
이토가타카시
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2002086999A external-priority patent/JP2003282885A/ja
Priority claimed from JP2002243927A external-priority patent/JP4772258B2/ja
Priority claimed from JP2002280036A external-priority patent/JP2004119636A/ja
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20030077410A publication Critical patent/KR20030077410A/ko
Application granted granted Critical
Publication of KR100532557B1 publication Critical patent/KR100532557B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6731—Top-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6744—Monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0214—Manufacture or treatment of multiple TFTs using temporary substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/411—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by materials, geometry or structure of the substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/425—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer having different crystal properties in different TFTs or within an individual TFT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

절연 기판 상에 퇴적된 SiO2막 위에, 다결정 Si 박막과 단결정 Si 박막을 형성한다. 비정질 Si막을 가열하고 결정화하여 다결정 Si층을 성장시켜 다결정 Si 박막을 형성한다. SiO2막을 표면에 가지며, 또한 수소 이온 주입부를 갖는 단결정 Si 기판을, 다결정 Si 박막을 에칭 제거한 영역에 접합시켜 열처리함에 의해 수소 이온 주입부를 경계로 박리함으로써 단결정 Si 박막을 형성한다. 단결정 Si 박막을 갖는 특성이 안정적인 대형이고 또한 저렴한 반도체 장치를 제공할 수 있다.

Description

반도체 장치 및 그의 제조 방법, ＳＯＩ기판 및 그것을 사용하는 표시 장치 및 ＳＯＩ기판의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF, SOI SUBSTRATE AND DISPLAY DEVICE USING THE SAME, AND MANUFACTURING METHOD OF THE SOI SUBSTRATE}
본 발명은, 반도체 장치와 그의 제조 방법에 관한 것이고, 특히 복수의 MOS로 이루어지는 집적회로를 형성한 반도체 장치와 그의 제조 방법에 관한 것이다.
또한, 본 발명은, 수소 이온을 주입한 주입층을 갖는 단결정 실리콘박막을 기판에 접합하고, 그의 수소 이온의 주입층에서 분할시킴으로써 형성되는 SOI기판에 관한 것이고, 또한 그것을 사용하는 표시 장치 및 SOI기판의 제조 방법에 관한 것이다.
또한 본 발명은, 액티브매트릭스구동 액정 표시 장치 등에 사용되고, 주변구동 회로나 콘트롤 회로를 집적화한 장치의 회로 성능 개선을 실현하는 반도체 장치 및 그의 제조 방법에 관한 것이다.
종래, 글라스 기판 상에 a-Si(비정질 Si) 또는 p-Si(다결정 Si)의 박막 트랜지스터(Thin Film Transistor, 이하 TFT라 함)를 형성하고, 액정표
시패널이나 유기EL패널 등의 구동을 하는 이른바 액티브매트릭스구동을 행하여 왔다. 또한, 이동도가 높게 고속으로 동작하는 p-Si를 사용하여, 주변 드라이버의 집적화가 행해져 왔다. 또는, 더욱 더 높은 성능이 요구되는 이미지 프로세서 또는 타이밍콘트롤러 등의 시스템의 집적화를 위해 더욱 더 고성능인 Si의 디바이스를 형성하는 것이 연구되어 왔다.
이는, 다결정 Si에서는 결정성의 불완전성에 기인하는 갭내의 국부적인 상태, 또는 결정 립계 부근의 결함이나 갭내의 국부적인 상태의 존재에 의한 이동도 저하나 S계수(서브쓰레숄드(sub-threshold) 계수)의 증가 때문에, 고성능인 Si의 디바이스를 형성하려면, 트랜지스터의 성능이 불충분하게 되는 문제가 있기 때문이다.
따라서, 더욱 더 고성능의 Si의 디바이스를 형성하도록, 레이저 결정화 외에, 예를 들면 거듭 진보된 SLS(Sequential Lateral Solidification) 등의 결정성 개선을 위한 기술이나 (예를 들면, 미국 특허 제6300175호 명세서(공개일 2001년 10월 9일) 참조), CLC(CW Laser Lateral Crystallization)(예를 들면, 2001년 7월 11-13일, 일본 응용 물리 학회, 학술지 요약집, 페이지 227-230, 액티브 매트릭스 액정 디스플레이--TFT 기술 및 관련 재료--(AM-LCD 2001) 2001 국제 워크샵에 기재된, 에이 하라 등의, "안정적인 주사 CW 레이저 래터럴 결정에 의한 글라스상의 초고성능 폴리-실리콘 TFT" 참조)가 있다. 이들은, 글라스 기판 위에 a-Si막을 퇴적하고, 이것을 제어성 양호하게 결정화하거나, 또는 단결정을 실현하는 것을 목적으로 하고 있는 것이다.
그러나, 이러한 레이저를 사용하는 기술은, 글라스 등의 내열성이 낮은 절연 기판의 온도를 저온으로 유지하면서 Si막만을 고온으로 가열하여 결정 성장을 행한다. 이 때문에, Si막에 통상 109Pa 정도의 강한 인장 응력이 가해지고, 따라서 크랙이나 TFT특성에서의 재현성이 악화되거나 불균일이 커지는 등의 문제가 발생되고 있다.
한편, 단결정 Si를 절연 기판 상에 접합시켜, 이것을 박막화하는 기술이 있다(예를 들면, 일본국 공개 특허 공보 제1993-211128호(공개일 1993년 8월 20일) 참조). 이 기술에 따르면, 단결정 Si 기판 상에 산화막을 형성하고, 그 위에 단결정 Si 박막을 형성할 수 있다. 그러나, Si 이외의 절연 기판, 예를 들면 글라스 기판 또는 석영 기판과 접합하고자 하면, 석영 기판 등의 절연 기판과의 열팽창 계수차에 의해 Si가 벗겨지거나 파괴되는 문제가 있다.
이에 대해, 석영 기판과의 열팽창 계수 차에 의한 가열 접합 강도 향상 공정에서의 상기 파괴를 방지하기 위해, 결정화 글라스의 조성을 바꾸는 방법이 있다(예를 들면, 일본국 공개 특허 공보 제1999-163363호(공개일 1999년 6월 18일) 참조).
또한, 상기한 바와 같이, 종래부터, 단결정 실리콘 기판을 가공하여, 기판상에 수억개 정도의 트랜지스터를 형성하는 집적회로 소자 기술이나, 글라스 기판 등의 비정질재료 위에, 실리콘막 등의 다결정 반도체 박막을 형성한 후, 트랜지스터로 가공하여, 액정 디스플레이의 회소나 드라이버를 제조하는 박막트랜지스터(Thin Film Transistor:TFT) 액정 디스플레이 기술은, 컴퓨터나 액정디스플레이를 사용하는 퍼스널 정보 단말기의 보급과 더불어, 커다란 발전을 이루고 있다.
이들 중에, 집적회로 소자는, 시판되고 있는 두께 1mm로는 불충분하고, 직경 150mm 내지 300mm의 단결정 실리콘 웨이퍼를 가공하여, 복수의 트랜지스터스터를 그 위에 형성하여 제조된다. 또한, TFT 액정 디스플레이에서는, 비정질 무알칼리 글라스 기판상의 비정질 실리콘막을 레이저 등의 열로 용융·다결정화하고, 그것을 가공하여, 스위칭소자인 MOS형 트랜지스터를 형성하고 있다.
상기 TFT를 사용하는 상기 액정 디스플레이나 유기 EL 디스플레이의 분야에서는, 투명한 글라스 기판 상에, 아모르퍼스 실리콘막이나 폴리실리콘막의 TFT를 형성하고, 상기 회소의 구동을 행하는, 이른바 액티브매트릭스구동을 위해 실리콘으로 된 디바이스가 형성되어 왔다. 또한, 그의 액티브매트릭스 구동에서, 주변 드라이버, 타이밍 콘트롤러 등의 시스템 집적화를 위해, 실리콘으로 된 보다 고성능의 디바이스를 형성하는 것이 연구되어 왔다. 이는, 다결정 실리콘막에서는, 결정성의 불완전성에 기인하는 갭내의 국부적 상태, 또는 결정 립계 부근의 결함, 또는 갭내에서의 국부적 상태의 존재 때문에, 이동도의 저하나 서브쓰레숄드 계수(S계수)의 증가에 의해 실리콘으로 된 고성능의 디바이스를 형성하기에는, 트랜지스터의 성능이 불충분하다고 하는 문제가 있기 때문이다.
따라서, SOI기술이 주목되고 있다. 상기 SOI란, Silicon On Insulator의 약자로서, 절연성 기판 위에 단결정 반도체 박막을 형성하는 기술이다(다결정 실리콘막을 형성하기 위해서는 그다지 사용되지 않고 있다). 이 기술은, 1981년경부터 계속 연구되고 있는 분야이다. 그리고, 집적회로의 분야에서 사용되는 SOI기판은, 양호한 트랜지스터를 제조하여 반도체 소자의 기능을 비약적으로 향상시키는 것이 목적이기 때문에, 기판은 절연막이면 좋고, 그것이 투명이든 불투명이든 또는 결정질이든 비정질이든 문제되지 않는다. 이 분야에서는, SOI기판에 의해 트랜지스터를 형성하게 되면, 소자가 완전 분리되기 때문에, 동작상의 제약이 적고, 트랜지스터로서 양호한 특성을 나타낸다.
현재, 상기 SOI기판의 대표적인 것으로는, SIMOX(Silicon Implanted
Oxygen) 기판이 시판되고 있다. 이 SOI기판에서는, 실리콘 웨이퍼에 산소를 주입하고, 형성된 산화 실리콘층에 의해 기판의 벌크로부터 단결정 실리콘 박막을 분리하고 있다. 따라서, 산소라고 하는 수소 보다 훨씬 무거운 원소를 소정의 깊이에 주입해야 하기 때문에, 고에너지, 고농도로 주입하고 있고, 그 결과, 결정 데미지가크고, 단결정의 성질이 충분하지 않거나, 또는 이산화 규소막 부분의 화학량론의 편차 때문에 절연성이 불완전하다는 과제가 있다.
따라서, 단결정 실리콘을 기판상에 접합시키고, 이것을 박막화하는 기술이, 상기 일본국 특허 공개 공보 제1993-211128호에 개시되어 있다. 이 종래 기술은, 스마트컷 프로세스라 하며, 단결정 실리콘 기판에 이온주입법에 의해 수소 이온을 주입하고, 보강재료와 접합시킨 후, 열처리에 의해 상기 수소 이온의 주입층에 미소 기포를 발생시키게 하여, 상기 단결정 실리콘 기판을 상기 주입층에서 분할하여 단결정 실리콘 박막을 형성함으로써 SOI구조를 실현하는 것으로서, 이로써 보다 소자 특성이 높은 단결정 트랜지스터를 제조할 수 있는 대단히 우수한 기술이다.
그러나, 상기 종래 기술에 따르면, 단결정 실리콘 기판 상에 산화막을 형성하고, 그 위에 단결정 실리콘 박막을 형성하는 것만이 기재되어 있으며, 상기 디스플레이용 글라스 기판 등의 다른 기판과의 적합성은 검토 되어 있지 않다. 여기에서, 다른 기판과의 접합성을 검토한 예가, 상기 일본국 특허 공개 공보 제1999-163363호에 기재되어 있다. 이 종래 기술에서는, 상기 석영 기판과의 접합 강도를 향상시키기 위한 가열 공정에서의 석영 기판의 파괴를 방지하기 위해, 결정화 글라스를 사용하고, 그의 조성을 변경하여 열팽창율을 실리콘 피스에 대응하게 하여 접합하는 방법이 개시되어 있다.
그러나, 결정화 글라스는 일반적으로 알칼리 원자를 포함하고, 특성이 안정된 트랜지스터를 얻는 것과 상반되는 성질이 있다. 또한, 이상의 기술에서는 단결정 Si 기판의 형상이 6, 8, 12인치의 원판이기 때문에, 접합하는 절연 기판이 6,8, 12인치의 원판으로 제한되고, 이로써 대형의 액정 표시 패널이나 유기EL패널을 제조하는 것은 불가능하며, 또한 소형이라도 제조 비용이 상승되어 실용화가 곤란하다.
또한, 석영 기판을 사용한 경우, 단결정 Si 기판과 절연 기판을 접합할 때, 열팽창 계수 차에 의해 접합 강도가 감소된다. 또한, 접합된 계면에 응력이 가해지는 경우, 계면에 가해지는 응력의 차이 및 불균일에 의해 형성하는 TFT 특성의 악화를 초래한다.
또한, 상기 종래 기술에서는, 단결정 실리콘 기판을 기판에 접합할 때, 고온하에 노출하지 않으면 충분한 접합 강도가 얻어지지 않을 것으로 생각되며, 따라서 열처리를 행하는 온도가 800∼1200℃에 달하게 된다. 이 때문에 왜점이 750℃ 이상의 고내열 결정화 글라스가 적합하게 됨으로써, 액티브매트릭스구동에 의한 액정표시 패널 등에 일반적으로 사용되는 왜점 700℃ 이하의 고왜점 무알칼리 글라스에 사용될 수 없다는 문제가 있다.
본 발명의 목적은, 단결정 Si 박막을 가지는 특성이 안정적이고 대형이며 또한 저렴한 기판으로서, 단결정 Si 박막의 접합 강도 및 접합 계면에 가해지는 응력의 차이 또는 불균일이 없는 반도체 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, 단결정 Si 박막을 갖는 특성이 안정적이고 대형이며 또한 저렴한 기판인 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은, 조성을 조절한 결정화 글라스나 고내열성의 글라스를 사용하지 않고, 저비용으로 SOI기판을 제조할 수 있는 SOI기판 및 그것을 사용하는 표시 장치 및 SOI기판의 제조 방법을 제공하는 것이다.
상기한 목적을 달성하기 위해, 본 발명에 따른 반도체 장치는, 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 각각 다른 영역에 형성되어 있는 것을 특징으로 하고 있다.
상기한 구성에 의해 대형의 글라스 기판 등의 절연 기판 상에 다결정Si 박막과 단결정 Si 박막이 각각 다른 영역에 형성되어 있다. 고성능의 디바이스를 형성하는 데 있어서 장애가 되는, 다결정 Si에 특유한 결정성의 불완전성에 기인하는 갭내의 국부적인 상태 또는 결정 립계 부근의 결함이나 갭내의 국부적 상태의 존재에 의한 이동도의 저하나 S계수(서브쓰레숄드 계수)의 증가 등의 문제는 단결정 Si에 의해 해소할 수 있다. 따라서, 보다 고성능이 요구되는 디바이스, 예를 들면 타이밍콘트롤러를 단결정 Si 박막의 형성 영역에 형성하고, 나머지의 디바이스를 다결정 Si 박막의 형성 영역에 형성할 수 있다.
즉, 단결정 Si 박막의 사이즈가 제한되더라도, 단결정 Si에 의해 가능해지는 고속성, 저소비전력 및 불균일 제거를 실현하도록 요구되는 고속의 로직, 타이밍 발생기, 고속의 DAC(전류 버퍼) 등을 형성할 수 있다면 그 사이즈는 충분한 것으로 된다. 따라서, 단결정 Si에 의해서만 실현 가능한 고성능·고기능 회로 시스템을 기판 위에 일체 집적화할 수 있기 때문에, 예를 들면 고성능인 시스템을 집적화한 액정 패널 또는 유기EL패널 등의 표시 장치에 사용되는 반도체 장치를, 모든 디바이스를 단결정 Si에 형성하는 경우에 비해, 대단히 저비용으로 제조할 수 있다.
또한, 단결정 Si의 기판 형상은 LSI 제조 장치의 웨이퍼 사이즈인 6, 8, 12인치의 원판으로 한정되지만, 기판상에는 다결정 Si 박막도 형성되어 있으므로, 예를 들면 대형의 액정 표시 패널이나 유기EL패널을 제조하는 것도 가능하게 된다.
또한, 상기한 목적을 달성하기 위해, 본 발명에 따른 반도체 장치의 제조 방법은, 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치의 제조 방법에 있어서, 절연 기판 표면에 SiO2막 및 비정질 Si 막을 순차적으로 퇴적하는 공정, 상기 비정질 Si막을 가열하여 결정화하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정, 상기 다결정 Si 층의 소정의 영역을 에칭 제거하는 공정, 미리 표면을 산화하거나 또는 SiO2막을 퇴적하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 형상의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정, 상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기 에칭 제거한 영역으로 밀착시켜 접합하는 공정, 및 열처리함에 의해 상기 수소 이온 주입부를 경계로 박리하여, 단결정 Si 박막을 형성하는 공정을 포함하는 것을 특징으로 하고 있다.
상기한 구성에 의해 소정의 깊이에 소정의 농도의 수소 이온을 주입한 단결정 Si 기판, 즉 미리 수소 이온이 주입되는 부분인 수소 이온 주입부를 갖는 단결정 Si 기판을 가열함에 의해 접합 강도를 높일 수 있음과 동시에, 단결정 Si 기판을 수소 이온 주입부를 경계로 박리함에 의해 단결정 Si 박막을 얻을 수 있다. 따라서, 고성능의 디바이스를 형성하는 데 있어서 장애로 되는, 다결정 Si에 특유한 결정성의 불완전성에 기인하는 갭내의 국부적인 상태 또는 결정 립계 부근의 결함 또는 갭내의 국부적 상태의 존재로 인한 이동도의 저하나 S계수의 증가 등의 문제는, 단결정 Si에서 해소할 수 있다. 따라서, 절연 기판 상에 단결정 Si 박막과 다결정 Si 박막을 형성할 수 있고, 이후의 공정을 공통의 가공 프로세스에 의해, 보다 고성능이 요구되는 디바이스는 단결정 Si에서 형성하고, 나머지의 디바이스는 다결정 Si에서 형성할 수 있다. 따라서, 고성능의 시스템을 집적화한 액정 패널 또는 유기EL패널 등의 표시 장치 등의 반도체 장치 등을 저비용으로 제조할 수 있다.
또한, 산화층 또는 Si02막을 미리 형성하고 이것을 통해 글라스 기판 등의 절연 기판에 단결정 Si 기판을 접합하기 때문에, 접합된 Si 계면에 가해지는 응력에 의한 Si 결정의 변형에 기인하는 이동도의 저하, 또는 계면의 결함이나 이것에 동반하는 계면 고정 전하, 계면의 국부적 상태에 의한 문턱치 시프트, 특성 안정성 저하 등을 방지할 수 있다. 이로써 석영 기판과의 열팽창 계수 차에 의한 가열 접합 강도 향상·박리 공정에서의 파괴를 방지하기 때문에 조성을 조절한 결정화 글라스를 사용할 필요가 없어지고, 고왜점 글라스를 사용할 수 있다. 따라서, 결정화 글라스에 의한 알칼리 금속에 의한 오염의 문제가 없어지고, 열팽창 계수 차에 의한 가열 접합 강도 향상·박리 공정에서의 파괴를 방지할 수 있게 된다.
또한, 예를 들면 대면적의 고왜점 글라스 기판 상에 다결정 Si막을 형성하고, 적절한 사이즈로 가공한 단결정 Si 기판을 접합해야 하는 영역을 덮도록 다결정 Si 박막을 미리 에칭 제거한다.
그리고, 이 영역에 단결정 Si 기판을 접합하고, 박리에 의해 단결정 Si 박막과 SiO2막을 남긴다. 그 이외의 단결정 Si를 박리 제거함에 의해 글라스 기판 전체에서의 응력의 편향을 없앨 수 있다.
즉, 이 영역에 미리 표면을 산화하거나 또는 SiO2막을 적층하고, 또한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 형상의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단된 단결정 Si 기판을, 상기 수소 이온 주입부에 가까운 측의 면을 상기 에칭 제거한 영역에 밀착시켜 접합하고, 열처리함으로써 상기 단결정 Si 기판을 수소 이온 주입부를 경계로 박리함에 의해, 단결정 Si 박막과 SiO2막을 남기고, 그 이외의 단결정 Si를 박리 제거함으로써 글라스 기판 전체에서의 응력의 편향을 제고할 수 있다.
이로써 Si의 스트리핑(stripping), 크랙, 및 파괴를 일으키지 않고, 기판의 일부의 영역이 단결정 Si 박막, 나머지의 영역 부분이 다결정 Si 박막으로 이루어지는 기판을 얻을 수 있다.
또한, 단결정 Si 기판의 형상은 LSI제조 장치의 웨이퍼 사이즈인 6, 8, 12인치의 원판으로 한정되지만, 절연 기판 상에는 다결정 Si 박막도 형성되어 있기 때문에, 예를 들면 대형의 액정 표시 패널이나 유기EL패널 등의 반도체 장치를 제조할 수 있다.
또한, 상기 목적을 달성하기 위해, 본 발명에 따른 반도체 장치의 제조 방법은, 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치의 제조 방법에 있어서, 절연 기판 표면에 SiO2막 및 비정질 Si막을 순차적으로 퇴적하는 공정, 상기 비정질 Si막을 가열하여 결정화하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정, 소정의 영역의 상기 다결정 Si층을 에칭 제거함과 동시에, 동일 영역의 상기 SiO2막의 두께 방향의 일부를 에칭 제거하는 공정, 미리 표면을 산화하거나 또는 SiO2막을 퇴적하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 형상의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정, 상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기 에칭 제거한 영역으로 밀착시켜 접합하는 공정, 열처리함에 의해 상기 수소 이온 주입부를 경계로 박리하여, 단결정 Si 박막을 형성하는 공정을 포함하는 것을 특징으로 하고 있다.
상기한 구성에 의해 상기 제조 방법의 이점에 더하여, 소정의 영역이 다결정 Si층을 에칭 제거함과 동시에, 동일 영역의 SiO2막의 두께 방향의 일부를 에칭 제거하기 때문에, 단결정 Si 기판의 접합면 측에서의 SiO2막의 두께의 영향이 제거되고, 절연 기판상의 단결정 Si 박막 및 다결정 Si 박막의 영역의 크기가 대략 동일한 기판을 얻을 수 있다. 그 결과, 섬모양 에칭을 포함한 이후의 대부분의 공정을 동시에 처리하는 것이 가능하게 된다. 또한, 이로써 단차가 적은 트랜지스터 또는 회로가 형성된다. 따라서, 예를 들면 액정 패널의 경우, 셀 두께 제어에서 유리하게 된다.
또한, 상기 목적을 달성하기 위해, 본 발명에 따른 반도체 장치의 제조 방법은, 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치의 제조 방법에 있어서, 절연 기판 표면에 SiO2막을 퇴적하는 공정, 소정의 영역의 상기 SiO2막의 두께 방향의 일부를 에칭 제거하는 공정, 미리 표면을 산화하거나 또는 산화막을 퇴적하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 형상의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정, 상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기 에칭 제거한 영역으로 밀착시켜 접합하는 공정, 열처리함에 의해 상기 수소 이온 주입부를 경계로 박리하여, 단결정 Si 박막을 형성하는 공정, 상기 절연 기판 상에 제2 SiO2막 및 비정질 Si막을 순차적으로 퇴적하는 공정, 및 상기 비정질 Si막을 가열하여 결정화하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정을 포함하는 것을 특징으로 하고 있다.
상기한 구성에 의해 상기 각 제조 방법과 같은 이점을 얻을 수 있다.
또한, 상기 목적을 달성하기 위해, 본 발명의 SOI기판은, 기판 상에 수소 이온을 주입한 단결정 실리콘 피스를 접합하고, 상기 단결정 실리콘 피스를 상기 수소 이온의 주입층에서 분할하여 단결정 실리콘 박막을 형성하도록 된 SOI 기판에 있어서, 상기 기판을, 비정질 무알칼리 글라스 기판으로 하는 것을 특징으로 한다.
상기한 구성에 따르면, 상기 단결정 실리콘 피스에 이온 주입법에 의해 수소 이온을 주입하고, 열처리에 의해 상기 수소 이온의 주입층에 수소 취화를 발생시켜, 상기 단결정 실리콘 피스를 수소 이온의 주입층에서 분할하여 단결정 실리콘박막을 형성하도록 한, 이른바 스마트컷 방법 등에 의해 얻어지는 단결정 실리콘 박막을 기판에 접합하여 형성되는 SOI기판에 있어서, 본 발명자는, 상기 단결정 실리콘 피스를 기판에 접합시킬 때, 300℃ 정도에서도 충분한 접합 강도가 얻어지는 것에 착안함으로써, 접합 강도를 높이기 위한 열처리 온도를 종래보다 낮게 설정할 수 있고, 왜점이 700℃ 이하의 비정질 무알칼리 글라스 기판을 사용할 수 있게 되었다.
본 발명자들이 검토를 거듭하여, 단결정 실리콘 피스를 단결정 실리콘 박막으로 분할시키기 위해, 질량이 산소 이온 보다 훨씬 가벼운 수소 이온을 주입한 경우, 소자 제조 공정중에서, 열처리 온도는 600℃ 정도로 충분한 것이 판명되었다. 이 정도의 온도에 의한 열처리를 행함으로써, 단결정 실리콘 피스내의 수소 이온의 주입층으로부터 수소를 소산시켜 단결정 실리콘 박막으로 분리할 수 있음과 동시에, 단결정 실리콘 박막의 결정질을 수소 이온 주입 전과 동일한 수준으로 회복하고, 결정질의 저하를 억제하는 처리도 병행하여 행할 수 있다. 따라서, 이 600℃ 정도의 온도에 의한 열처리를 행함에 의해, 상기 분리 및 결정질의 개선과 함께, 단결정 실리콘 피스의 기판으로의 접착력을 향상시킬 수 있다.
즉, 이른바 스마트컷 방법 등에 의해 얻어지는 단결정 실리콘 박막을 기판에 접합시켜 형성되는 SOI기판에 있어서, 상기 단결정 실리콘 피스를 기판에 접합시킬 때, 300℃ 정도에서도 충분한 접합 강도가 얻어지는 것에 착안하여, 그 기판에, 비정질 무알칼리 글라스 기판을 사용하고, 최고 온도가 600℃ 정도에서, 상기 단결정 실리콘 피스의 기판으로의 접합 및 박막으로의 분리를 행한다.
따라서, 조성을 조절한 결정화 글라스 또는 고내열성의 글라스를 사용할 필요가 없고, 액티브매트릭스구동에 의한 액정 표시 패널 등에 일반적으로 사용되는 고왜점 무알칼리 글라스를 사용하여, 저비용으로 SOI기판을 제조할 수 있다. 또한, 열처리 온도가 낮기 때문에, 반도체층으로의 알칼리 금속의 확산을 방지할 수 있다. 이로써 알칼리 금속의 확산을 방지하기 위해, 예를 들면 단결정 실리콘 피스 측으로 형성되는 산화막이나, 기판측으로 형성되는 이산화규소막 등의 막 두께를 얇게 할 수 있고, 스루풋을 향상시킬 수 있다
또한, 본 발명에서는, 상기 SOI기판으로서, 대면적의 글라스 기판의 일부분으로 상기 단결정 실리콘 피스를 접합할 수 있는 SOI를 포함하는 기판으로 될 수 있다.
또한, 상기 목적을 달성하기 위해, 본 발명의 표시 장치에서, 상기 비정질 무알칼리 글라스 기판은 가시광을 투과하는 비정질 글라스 재료이고, 상기 어느 하나의 SOI기판을 사용하는 것을 특징으로 한다.
상기한 구성에 따르면, 상기 비정질 무알칼리 글라스 기판을 가시광을 투과하는 비정질 글라스 재료로 하고, 상기 단결정 실리콘 박막에, 별도 형성된 다결정 실리콘 막등과 함께 트랜지스터를 형성함으로써, 액정 표시 장치나 유기EL표시장치의 기판을 구성할 수 있다.
따라서, 표시 장치용의 대면적의 기판이 필요한 부분에, 고성능의 트랜지스터를 형성할 수 있다.
또한, 상기 목적을 달성하기 위해, 본 발명의 SOI기판의 제조 방법은, 기판상에, 수소 이온을 주입한 단결정 실리콘 피스를 접합하고, 열처리에 의해 상기 단결정 실리콘 피스를 상기 수소 이온의 주입층에서 분할하여 단결정 실리콘 박막을 형성하도록 한 SOI기판의 제조 방법에 있어서, 상기 기판에 비정질 무알칼리 글라스 기판을 사용하는 동시에, 상기 열처리에 의한 단결정 실리콘의 분할 공정에서, 최고 온도가 600℃ 부근의 온도에서 열처리하는 것을 특징으로 한다.
상기한 구성에 따르면, 상기 스마트컷 방법 등에 의해 얻어지는 단결정 실리콘 박막을 기판에 접합하여 형성되는 SOI기판의 제조 방법에 있어서, 본 발명자는, 상기 단결정 실리콘 피스를 기판에 접합시킬 때, 300℃ 정도에서도 충분한 접합 강도가 얻어지는 것에 착안하여, 열처리 최고 온도를 상기 단결정 실리콘 피스를 분할하는 600℃ 부근의 온도로 하고, 일례로서 600℃에서, 30∼60분간 처리를 행하였다.
따라서, 조성을 조절한 결정화 글라스나 고내열성의 글라스를 사용할 필요가 없고, 액티브매트릭스구동에 의한 액정 표시 패널 등에 일반적으로 사용되는 고왜점 무알칼리 글라스를 사용하여, 저비용으로 SOI기판을 제조할 수 있다. 또한, 열처리 온도가 낮기 때문에, 반도체층으로의 알칼리 금속의 확산을 방지할 수 있다. 이로써 알칼리 금속의 확산을 방지하기 위해, 예를 들면 단결정 실리콘 피스 측에 형성되는 산화막이나, 기판측에 형성되는 이산화 규소막 등의 막 두께를 얇게 할 수 있고, 스루풋을 향상시킬 수 있다
또한, 상기 목적을 달성하기 때문에, 본 발명의 SOI기판의 제조 방법은, 기판 상에, 수소 이온을 주입한 단결정 실리콘 피스를 접합하고, 열처리에 의해 상기단결정 실리콘 피스를 상기 수소 이온의 주입층에서 분할하여 단결정 실리콘 박막을 형성하도록 한 SOI기판의 제조 방법에 있어서, 상기 기판에 비정질 무알칼리 글라스 기판을 사용하는 동시에, 상기 열처리에 의한 단결정 실리콘의 분할 공정에서, 대략 850℃ 이상의 피크 온도를 포함하는 램프 어닐링에 의해 열처리하는 것를 특징으로 한다.
상기한 구성에 따르면, 상기 스마트컷 방법 등에 의해 얻어지는 단결정 실리콘 박막을 기판에 접합하여 형성되는 SOI기판의 제조 방법에 있어서, 본 발명자는, 상기 단결정 실리콘 피스를 기판에 접합시킬 때, 최고 온도가 600℃ 정도에서도 충분한 접합 강도가 얻어지는 것에 착안하여, 대략 850℃ 이상의 피크 온도를 포함하는 램프 어닐링에 의해 열처리를 행한다.
따라서, 조성을 조절한 결정화 글라스나 고내열성의 글라스를 사용할 필요가 없고, 액티브매트릭스구동에 의한 액정 표시 패널 등에 일반적으로 사용되는 고왜점 무알칼리 글라스를 사용하여, 저비용으로 SOI기판을 제조할 수 있다. 또한, 열처리 온도가 낮기 때문에, 반도체층으로의 알칼리 금속의 확산을 방지할 수 있다. 이로써 알칼리 금속의 확산을 방지하기 위해, 예를 들면 단결정 실리콘 피스 측으로 형성되는 산화막이나, 기판측으로 형성되는 이산화 규소막 등의 막 두께를 얇게 할 수 있고, 스루풋을 향상시킬 수 있다
또한, 전기 노에 의한 가열에서는, 글라스 기판을 왜점 이상의 고온으로 하면 기판의 수축이 발생되는 것에 대해, 램프 등에 의한 순간 열 어닐링(Rapid Thermal Anneal, 이하 RTA라 함)이나 레이저에 의한 가열(레이저 어닐링)에서는,기판 전체의 수축을 방지하고, 또한 어닐링해야 하는 곳의 온도를 상승시켜, 결정성 또는 분리 효율을 향상시킬 수 있다. 또한, SOI기판을 제조하는 데 있어서의 스루풋을 향상시킬 수 있다.
또한, 램프 어닐링의 피크 온도가 높을수록 트랜지스터의 특성은 향상되지만, 기판의 휨 또는 신축이 커지기 때문에, 기판 사이즈나 형성하는 디바이스의 종류에 따라 적절한 온도 및 유지 시간을 선택하면 좋다. 일례로서, 300∼400mm 클래스의 기판에서는, 700℃로 5분 정도 유지한다.
또한, 상기 목적을 달성하기 위해, 본 발명의 SOI기판의 제조 방법은, 상기 비정질 무알칼리 글라스 기판의 표면에 이산화 규소막 및 비정질 실리콘 막을 순차적으로 퇴적하는 공정, 상기 비정질 실리콘 막을 가열하여 결정화함으로써 다결정 실리콘 층을 성장시켜, 상기 다결정 실리콘 박막을 형성하는 공정, 소정의 영역의 상기 다결정 실리콘층을 에칭 제거함과 동시에, 동일 영역의 상기 이산화 규소막의 두께 방향의 일부를 에칭 제거하는 공정, 미리 상기 단결정 실리콘 피스의 표면을 산화하거나 또는 이산화 규소막을 적층하고, 상기 수소 이온을 주입하는 공정, 상기 수소 이온이 주입된 단결정 실리콘 피스를 상기 에칭 제거한 영역을 덮는 형상으로 절단하는 공정, 상기 절단된 단결정 실리콘 피스를, 상기 수소 이온의 주입측의 면을 상기 에칭 제거한 영역으로 밀착시켜 접합하는 공정, 상기 열처리를 행하고, 상기 수소 취화에 의해 상기 단결정 실리콘 피스를 분할하여 단결정 실리콘 박막을 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 구성에 따르면, 상기한 바와 같이 하여 접합시킨 단결정 실리콘 박막과함께, CVD등에 퇴적되는 다결정 실리콘 박막에도 병행하여 트랜지스터가 형성되는 SOI기판을 형성함에 있어서, 상기 접합 전에, 그 접합되는 영역을 포함하는 소정의 영역의 다결정 실리콘층을 미리 에칭 제거함과 동시에, 동일 영역의 상기 이산화 규소막의 두께 방향의 일부를 에칭 제거한다.
따라서, 접합된 단결정 실리콘 박막의 영역과 다결정 실리콘 박막의 영역이 대략 동일한 높이를 갖는 SOI기판을 얻을 수 있다. 그 결과, 섬모양 에칭을 포함하는, 이후의 대부분의 공정을, 상기 단결정 실리콘 박막의 영역과 다결정 실리콘 박막의 영역에서 동시에 처리할 수 있다. 또한, 단차가 적은 트랜지스터 또는 회로가 형성되고, 예를 들면 액정 패널의 경우, 셀 두께의 제어에 있어서 유리하게 된다.
또한, 상기 목적을 달성하기 위해, 본 발명의 반도체 장치는, 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 각각 다른 영역에 형성되어 있는 반도체장치로서, 상기 절연 기판과 상기 단결정 Si 박막의 규격화된 선팽창의 차가, 대략 실온 이상 600℃ 이하의 온도 범위에서, 약 250ppm이하인 것을 특징으로 하고 있다.
통상, 고성능의 디바이스를 형성하는 데 있어서 장애가 되는, 다결정Si에 특유한 결정성의 불완전성에 기인하는 갭내의 국부적 상태 또는 결정 립계 부근의 결함이나 갭내의 국부적 상태의 존재에 의한 이동도의 저하 또는 S계수(서브쓰레숄드 계수)의 증가 등의 문제는 활성층으로서 사용되는 반도체박막을 단결정 Si로 함에 의해 해소될 수 있다.
따라서, 상기한 구성에 따르면, 대형의 글라스 기판 등의 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 각각 다른 영역에 형성되어 있다. 따라서, 보다 고성능이 요구되는 디바이스, 예를 들면 타이밍콘트롤러 또는 마이크로프로세서 등을 단결정 Si 박막의 형성 영역에 형성하고, 나머지의 디바이스를 다결정 Si 박막의 형성 영역에 형성할 수 있다.
즉, 단결정 Si 박막의 사이즈가 제한되어 있어도, 단결정 Si에 의해 가능하게 되는, 고속성, 저 소비 전력, 불균일 제거를 실현하도록 요구되는, 고속의 로직, 타이밍 발생기, 고속의 DAC(전류 버퍼) 등을 형성할 수 있으면 그 사이즈는 충분한 것이다. 따라서, 단결정 Si에 의해서만 실현 가능한 고성능·고기능 회로 시스템을 기판 상에 일체로 집적화 가능하기 때문에, 예를 들면 고성능의 시스템을 집적화한 액정 패널 또는 유기EL패널 등의 표시 장치용의 반도체 장치를, 모든 디바이스를 단결정 Si에 형성하는 경우에 비해, 대단히 저비용으로 제조할 수 있다.
또한, 단결정 Si의 기판 형상은 LSI제조 장치의 웨이퍼 사이즈인 6, 8, 12인치의 원판으로 한정되지만, 기판 상에는 다결정 Si 박막도 형성되어 있으므로, 예를 들면 대형의 액정 표시 패널이나 유기EL패널을 제조하는 것도 가능하게 된다.
또한, 석영 기판과의 열팽창 계수 차에 의한 가열 접합 강도 향상 공정에서의 파괴를 방지하기 때문에 조성을 조절한 결정화 글라스를 사용할 필요가 없어진다. 따라서, 결정화 글라스 때문에 발생되는 알칼리 금속에 의한 오염의 문제가 없어지고, 또한 열팽창 계수 차에 의한 가열 접합 강도 향상 공정에서의 파괴를 방지할 수 있다.
또한, 절연 기판과 단결정 Si 박막과의 규격화된 선팽창의 차가, 대략 실온 이상 600℃ 이하의 온도 범위에서, 약 250ppm이하인 것에 의해, 절연 기판과 단결정 Si 박막에 가해지는 응력이 적어진다. 따라서, 절연 기판 상에 단결정 Si 박막을 형성하기 위한 공정에 있어서, 열팽창 계수 차에 의한 수소 주입 위치에서의 벽개 박리 공정에서의 파괴나 접합 계면 박리, 또는 결정중의 결함 발생을 확실하게 방지할 수 있고, 또한 가열 접합 강도의 향상을 실현할 수 있다. 또한, 여기에서 열팽창이란, 온도 변화에 기인하는 길이의 변화이다.
또한, 상기 목적을 달성하기 위해, 본 발명의 반도체 장치는, 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 각각 다른 영역에 형성되어 있는 반도체장치로서, 상기 단결정 Si 박막에서의 라만 피크의 시프트량은, 519.5cm-1이상, 또한 521.5cm-1이하임을 특징으로 하고 있다.
상기한 구성에 따르면, 다결정 Si 박막과 단결정 Si 박막이 각각 다른 영역에 형성되어 있다. 따라서, 보다 고성능이 요구되는 디바이스, 예를 들면 타이밍콘트롤러나 마이크로 프로세서 등을 단결정 Si 박막의 형성 영역에 형성하고, 나머지의 디바이스를 다결정 Si 박막의 형성 영역에 형성할 수 있다.
통상, 레이저를 사용하여 결정화나 결정 성장을 하는 경우에는, Si 박막에 큰 응력이 남게 된다.
상기한 구성에 따르면, 단결정 Si 박막에서의 Si 계면에 가해지는 응력을 실질적으로 거의 영으로 할 수 있고, 단결정 Si 박막에서의 라만 피크의 시프트량이,519.5cm-1이상, 또한 521.5cm-1이하가 된다. 따라서, TFT를 형성하는 경우, Si 계면에 가해지는 응력의 차이 또는 불균일에 의한 Si 결정의 변형에 기인하는 이동도의 저하 또는 불균일, 또는 계면의 결함이나 이것에 동반하는 계면 고정 전하, 계면의 국부적 상태에 의한 문턱치 시프트 또는 불균일, 특성 안정성 저하 등을 확실하게 방지할 수 있다.
즉, 보다 고성능이 요구되는 디바이스, 예를 들면 타이밍콘트롤러나 마이크로 프로세서 등을 단결정 Si 박막의 형성 영역에 형성하고, 나머지의디바이스를 다결정 Si 박막의 형성 영역에 형성할 수 있다.
또한, 상기 목적을 달성하기 위해, 본 발명의 반도체 장치의 제조 방법은, 절연 기판 위에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치의 제조 방법으로서, 절연 기판 표면에 Si02막 및 비정질 Si막을 순차적으로 퇴적하는 공정, 상기 비정질 Si막을 가열하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정, 상기 다결정 Si 박막의 소정의 영역을 에칭 제거하는 공정, 미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 SiO2막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을, 상기 에칭 제거한 영역의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정, 상기 절연 기판과 단결정 Si 기판을 세정하여 양 기판의 표면을 활성화하는 공정, 상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기에칭 제거한 영역으로 실온에서 밀착시킴으로써, 상기 양 기판을 접합하는 공정,열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하여, 상기 절연 기판 상에 단결정 Si 박막을 형성하는 공정을 포함하는 것을 특징으로 하고 있다.
상기한 방법에 따르면, 소정의 깊이에 소정의 농도의 수소 이온을 주입한 단결정 Si 기판을 가열함에 의해, 접합 강도를 높일 수 있음과 동시에, 단결정 Si 기판을 수소 이온 주입부를 경계로 박리함에 의해 단결정 Si 박막을 얻을 수 있다. 따라서, 고성능의 디바이스를 형성하는 데 있어서 장애가 되는, 다결정 Si에 특유한 결정성의 불완전성에 기인하는 갭내의 국부적 상태 또는 결정 립계 부근의 결함이나 갭내의 국부적 상태의 존재에 의한 이동도의 저하나 S계수의 증가 등의 문제는, 단결정 Si에서 해소할 수 있다. 따라서, 절연 기판 상에 단결정 Si 박막과 다결정 Si 박막을 형성할 수 있고, 이후의 공정을 공통의 가공 프로세스에 의해, 보다 고성능이 요구되는 디바이스는 단결정 Si에서 형성하고, 나머지의 디바이스를 다결정 Si에서 형성할 수 있다. 따라서, 고성능의 시스템을 집적화한 액정 패널 또는 유기EL패널 등의 표시 장치 등의 반도체 장치 등을 저비용으로 제조할 수 있다.
또한, SiO2막을 미리 형성하고 이것을 통해 글라스 기판 등의 절연 기판에 단결정 Si 기판을 접합하기 때문에, 접합된 Si 계면에 가해지는 응력에 의한 Si 결정의 변형에 기인하는 이동도의 저하, 또는 계면의 결함이나 이것에 동반하는 계면 고정 전하, 계면의 국부적 상태에 의한 문턱치 시프트, 특성 안정성 저하 등을 방지할 수 있다. 이로써 석영 기판과의 열팽창 계수 차에 의한 가열 접합 강도 향상·박리 공정에서의 파괴를 방지하기 때문에 조성을 조절한 결정화 글라스를 사용할 필요가 없어지고, 고왜점 글라스를 사용할 수 있다. 따라서, 결정화 글라스에 의한알칼리 금속에 의한 오염의 문제가 없어지고, 열팽창 계수 차에 의한 가열 접합 강도 향상·박리 공정에서의 파괴를 방지할 수 있게 된다.
또한, 예를 들면 대면적의 고왜점 글라스 기판 상에 다결정 Si막을 형성하고, 적절한 사이즈로 가공한 단결정 Si 기판을 접합해야 하는 영역을 덮도록 다결정 Si 박막을 미리 에칭 제거하고, 이 영역에 단결정 Si 기판을 접합하고, 박리에 의해 단결정 Si 박막과 Si02막을 남기고, 그 이외의 단결정 Si를 박리 제거함에 의해 글라스 기판 전체에서 응력의 편향을 없앨 수 있다. 이로써 Si의 스트리핑, 크랙 또는 파괴를 일으키지 않고, 기판의 일부의 영역이 단결정 Si 박막, 나머지의 영역이 다결정 Si 박막으로 된 기판을 얻을 수 있다.
또한, 단결정 Si 기판의 형상은 LSI제조 장치의 웨이퍼 사이즈인 6, 8, 12인치의 원판으로 한정되지만, 절연 기판 상에는 다결정 Si 박막도 형성되어 있기 때문에, 예를 들면 대형의 액정 표시 패널이나 유기EL패널 등의 반도체 장치를 제조할 수 있다.
또한, 단결정 Si 기판은, SiO2막을 통해 실온에서 절연 기판에 접합함으로써, 접합된 Si 계면에 가해지는 응력을 실질적으로 거의 영으로 할 수 있다. 따라서, 계면에 가해자는 응력의 차이 또는 불균일에 의한 Si 결정의 변형에 기인하는 이동도의 저하나 불균일, 또는 계면의 결함이나 이것에 동반하는 계면 고정 전하, 계면의 국부적 상태에 의한 문턱치 시프트나 불균일, 특성 안정성 저하 등을 보다 확실하게 방지할 수 있다.
또한, 상기 목적을 달성하기 위해, 본 발명의 반도체 장치의 제조 방법은, 절연 기판 위에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치의 제조 방법으로서, 절연 기판 표면에 SiO2막 및 비정질 Si막을 순차적으로 퇴적하는 공정, 상기 비정질 Si막을 가열하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정, 소정의 영역의 상기 다결정 Si 박막을 에칭 제거함과 동시에, 동일 영역의 상기 SiO2막의 두께 방향의 일부를 에칭 제거하는 공정, 미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 SiO2막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을, 상기 에칭 제거한 영역의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정, 상기 절연 기판과 단결정 Si 기판을 세정하여 양 기판의 표면을 활성화하는 공정, 상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기에칭 제거한 영역으로 실온에서 밀착시킴으로써, 상기 양 기판을 접합하는 공정, 및 열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하여, 상기 절연 기판 상에 단결정 Si 박막을 형성하는 공정을 포함하는 것을 특징으로 하고 있다.
상기 방법에 따르면, 상기 제조 방법의 이점에 더하여, 소정의 영역의 다결정 Si층을 에칭 제거함과 동시에, 동일 영역의 SiO2막의 두께 방향의 일부를 에칭 제거하기 때문에, 단결정 Si 기판의 접합면 측에서의 SiO2막의 두께의 영향이 제거되어, 절연 기판상의 단결정 Si 박막 및 다결정 Si 박막의 영역의 높이가 대략 동일한 기판을 얻을 수 있다. 그 결과, 섬모양 에칭을 포함하는 이후의 대부분의 공정을 동시에 처리하는 것이 가능하게 된다. 또한 이것에 의해 단차가 적은 트랜지스터 또는 회로가 형성된다. 따라서,예를 들면 액정 패널의 경우, 셀 두께 제어에서 유리하게 된다.
또한, 상기 목적을 달성하기 위해, 본 발명의 반도체 장치의 제조 방법은, 절연 기판 위에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치의 제조 방법으로서, 절연 기판 표면에 SiO2막을 퇴적하는 공정, 미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 SiO2막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을, 소정의 형상으로 절단하는 공정, 상기 절연 기판과 단결정 Si 기판을 세정하여 양 기판의 표면을 활성화하는 공정, 상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기 절연 기판의 SiO2막 측 표면에서의 소정의 위치에 실온에서 밀착시켜 접합하는 공정, 열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하여, 상기 절연 기판상에 단결정 Si박막을 형성하는 공정, 상기 절연 기판 상에 절연막 및 비정질 Si막을 순차적으로 퇴적하는 공정, 상기 비정질 Si막을 가열하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정을 포함하는 것을 특징으로 하고 있다.
상기한 방법에 따르면, 상기 각 제조 방법과 같은 이점을 얻을 수 있다.
또한, 상기 목적을 달성하기 위해, 본 발명의 반도체 장치의 제조 방법은, 절연 기판 위에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치의 제조 방법으로서, 절연 기판 표면에 SiO2막을 퇴적하는 공정, 소정의 영역의 상기 SiO2막의 두께 방향의 일부를 에칭 제거하는 공정, 미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 SiO2막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을, 상기 에칭 제거한 영역의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정, 상기 절연 기판과 단결정 Si 기판을 세정하여 양 기판의 표면을 활성화하는 공정, 상기 절단된 단결정 Si 기판에서의 수소 이온을 주입한 측의 면을, 상기 에칭 제거한 영역으로 실온에서 밀착시켜 접합하는 공정, 열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하여, 단결정 Si 박막을 형성하는 공정, 상기 절연 기판 상에 절연막 및 비정질 Si막을 순차적으로 퇴적하는 공정, 상기 비정질 Si막을 가열하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정
를 포함하는 것을 특징으로 하고 있다.
상기한 방법에 따르면, 상기 각 제조 방법과 같은 이점을 얻을 수 있다.
또한, 상기 목적을 달성하기 위해, 본 발명의 반도체 장치의 제조 방법은, 절연 기판 위에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치의 제조 방법으로서, 절연 기판 표면에 제1 SiO2막, 비정질 Si막, 및 제2 SiO2막을 순차적으로 퇴적하는 공정, 상기 제2 SiO2막의 소정의 영역을 에칭 제거함으로써 상기 비정질 Si막의 일부를 노출시키는 공정, 상기 노출된 비정질 Si막을 얇게(수 nm) 산화하여 산화막을 형성하고, 그 산화막 위에 초산 Ni 수용액을 스핀 코팅하는 공정,상기 비정질 Si막을 가열하고, 메탈 어시스트에 의해 결정 성장 방향이 촉진된 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정, 상기 제2 SiO2막과 상기 산화막을 제거하는 공정, 상기 다결정 Si층의 소정의 영역을 에칭 제거하는 공정, 미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 Si02막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을, 상기 에칭 제거한 영역의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정, 상기 절연 기판과 단결정 Si 기판을 세정하여 양 기판의 표면을 활성화하는 공정, 상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기 에칭 제거한 영역으로 실온에서 밀착시킴으로써, 상기 양 기판을 접합하는 공정, 및 열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하여, 상기 절연 기판 상에 단결정 Si 박막을 형성하는 공정을 포함하는 것을 특징으로 하고 있다.
상기한 방법에 따르면, 상기 각 제조 방법과 동일한 이점을 얻을 수 있다.
본 발명의 다른 목적, 특징 및 장점은 이하에 나타내는 기재에 의하여 충분히 이해될 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명으로 명확하게 될 것이다.
도1a∼도1h는 본 발명에 따른 반도체 장치의 제조 공정예를 나타내는 단면도,
도2a∼도2h는 본 발명에 따른 다른 반도체 장치의 제조 공정예를 나타내는 단면도,
도3a∼도3d는 본 발명에 따른 또 다른 반도체 장치의 제조 공정예를 나타내는 단면도,
도4a∼도4h는 본 발명에 따른 또 다른 반도체 장치의 제조 공정예를 나타내는 단면도,
도5는 본 발명의 다른 실시예의 SOI기판의 단면도,
도6은 단결정 실리콘 피스를 고왜점 무알칼리 글라스 기판에 접합하기 전의 상태를 나타내는 단면도,
도7a∼도7g는 도5에 나타내는 SOI기판의 제조 순서를 나타내는 도면,
도8은 본 발명에 따른 고왜점 무알칼리 글라스 기판과 접착된 단결정 실리콘피스의 열처리시의 휨의 상태를 개략적으로 나타내는 도면,
도9는 본 발명의 또 다른 실시예의 SOI기판의 제조 순서를 나타내는 도면,
도10은 도9에 나타내는 SOI기판으로 제조된 박막트랜지스터의 일례의 단면도,
도11a∼도11h는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 공정의 일례를 나타내는 단면도,
도12a∼도12h는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 공정의 일례를 나타내는 단면도,
도13a∼도13f는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 공정의 일례를 나타내는 단면도,
도14a∼도14e는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 공정의 일례를 나타내는 단면도,
도15a∼도15h는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 공정의 일례를 나타내는 단면도, 및
도16은 단결정 Si기판의 재료인 Si, 절연 기판의 재료인 코드1737, 및 바륨-붕소-규산 글라스로 이루어지는 코드7059의 선팽창을 나타내는 그래프이다.
〔실시예1〕
본 발명의 일 실시예인 TFT에 의한 액티브매트릭스 기판(20)에 대해서,도1(h)에 기초하여 설명하면, 다음과 같다.
반도체 장치인 액티브매트릭스 기판(20)은 절연 기판(1), Si02(산화실리콘)막(2,11), 다결정 Si 박막(4), 단결정 Si 박막(5), 게이트산화막(6), 게이트 전극(21), 층간절연막(22), 금속 배선(24)에 의해 구성되어 있다.
절연 기판(1)으로서 고왜점 글라스인 코닝사의 #1737(알칼리 토류-알루미늄 붕소-규산 글라스)가 사용되고 있지만, 고왜점 글라스인 바륨-알루미늄 붕소-규산 글라스, 알칼리 토류-알루미늄 붕소-규산 글라스, 붕소-규산 글라스, 알칼리 토류-아연-납 알루미늄 붕소-규산 글라스, 및 알칼리 토류-아연-알루미늄 붕소-규산 글라스 등의 재료를 사용할 수도 있다.
절연 기판(1)의 표면상 전면에 막 두께 약 200nm의 SiO2막(2)이 형성 되어 있다.
절연 기판(1)의 표면상의 SiO2막(2)위에, 막 두께 약 50nm의 다결정Si 박막(4)이 섬모양 패턴의 영역에 형성되어 있다. 또한, 다결정 Si 박막(4)의 영역과 다른 영역에 있어서, 절연 기판(1)의 표면상의 SiO2막(2) 위에, 막 두께 약 200nm의 SiO2막(11), 또한 그 위에 동일 형상의 막 두께 약 50nm의 단결정 Si 박막(5)이, 섬모양 패턴의 영역에 접합되어 있다. 다결정Si 박막(4)의 영역과 단결정 Si 박막(5)의 영역은, 적어도 0.3미크론, 바람직하게는 0.5미크론 이상 떨어져 있다. 이로써 후술하는 다결정 Si 박막(4)의 제조 공정에서 사용되는 Ni, Pt, Sn,Pd 등의 금속 원자가, 단결정 Si 영역으로 확산하는 것을 방지하여, 특성의 안정화를 실현할 수 있다.
SiO2막(2), 다결정 Si 박막(4) 및 단결정 Si 박막(5)의 전면 상에, 막 두께 약 60nm의 게이트 산화막(6)이 형성되어 있다.
다결정 Si 박막(4) 및 단결정 Si 박막(5)에서의 각 섬모양 패턴의 영역 표면의 게이트 산화막(6)에는, 다결정Si, 실리사이드 또는 폴리사이드 등으로 된 게이트 전극(21)이 형성되어 있다.
또한, 게이트 전극(21)이 형성된 게이트 산화막(6)의 전면 상에, SiO2로 된 층간절연막(22)이 형성되어 있다. 단, 층간절연막(22)은 구멍으로서 콘택트 홀(23)(도1(g) 참조)을 가지며, 이 구멍에는 AlSi 등의 금속으로 이루어지는 금속 배선(24)이 형성되어 있다. 금속 배선(24)은 다결정 Si 박 막(4) 및 단결정 Si 박막(5)에서의 각 섬모양 영역의 표면에 형성되어 있다.
또한, 액티브매트릭스 기판(20)에는 액정 표시용으로, SiNx(질화실리콘), 수지 평탄화막, 비어 홀, 투명 전극이 형성되어 있고, 다결정 Si 박막영역에서 드라이버 및 표시부용의 TFT가 형성되고, 단결정 Si 박막 영역에서 드라이버에 의한 구동의 각 타이밍을 제어하는 타이밍 콘트롤러가 형성되어 있다.
종래의 다결정 실리콘 영역에 형성된 TFT는 이동도가 약 100cm2/V·sec(N채널)이었던 것에 비해, 이 액정 표시용 액티브매트릭스기판(20)에 있어서는, 단결정 Si영역에 형성된 TFT는 약 500cm2/V·sec(N채널)의 이동도를 얻었다.
이 액정 표시용 액티브매트릭스기판(20)에서, 드라이버는 원래부터 다결정 Si 박막(4)의 영역에 형성되어 있는 디바이스가 7∼8V의 신호와 전원 전압을 필요로 하는 것에 비해, 단결정 Si 박막(5)의 영역에 형성되어 있는 디바이스인 타이밍콘트롤러는 3.3V에서 안정적으로 동작된다.
또한, 단결정 Si 박막(5)의 막 두께를 증가시키면, 50nm∼100nm에서는 큰 변화는 없지만, 300nm∼600nm으로 증가시키면 채널부가 완전하게 공핍화하여 없어지기 때문에, 점차 오프 전류가 증가하고, 또한 S치(서브쓰레숄드 계수)가 커지게 된다. 따라서, 채널부의 도핑 밀도에 의존하지만, 불균일에 대한 여유를 고려하면, 단결정 Si 박막(5)의 막 두께는 약 500nm 이하, 바람직하게는 100nm 이하로 할 필요가 있다.
또한, 이 액정 표시용 액티브매트릭스기판(20)에 있어서는, 트랜지스터가 다결정 Si 박막(4)의 영역과 단결정 Si 박막(5)의 영역에 형성됨에 의해, 각각의 영역에 형성된 동일 도전형의 트랜지스터에 있어서, 이동도, 서브쓰레숄드 계수, 문턱치 중 적어도 하나가, 영역마다 다르게 되어 있다. 이로써 필요로 하는 특성에 따라 트랜지스터를 적합한 영역에 형성할 수 있다.
이 액정 표시용 액티브매트릭스기판(20)에 있어서는, 집적회로가 다결정 Si 박막(4)의 영역과 단결정 Si 박막(5)의 영역에 형성됨에 의해, 각각의 영역에 형성된 집적회로에 있어서, 게이트 길이, 게이트 산화막의 막 두께, 전원 전압, 로직 레벨 중 적어도 하나가, 영역마다 다르게 되어 있다.이로써 필요로 하는 구성 및 특성에 따라 집적회로를 적합한 영역에 형성할 수 있게 된다.
이 액정 표시용 액티브매트릭스기판(20)에 있어서는, 집적회로가 다결정 Si 박막(4)의 영역과 단결정 Si 박막(5)의 영역에 형성됨에 의해, 각각의 영역에 형성된 집적회로는, 영역마다 다른 가공 룰을 적용할 수 있다. 이는, 예를 들면 특히 단채널 길이의 경우, 단결정 부분에서는, 결정 립계가 없기 때문에, TFT특성의 불균일이 대부분 증가하지 않는 것에 비해, 다결정 부분에서는, 결정 립계의 영향으로 불균일이 급속하게 증가하기 때문에, 가공 룰을 각각의 부분에서 변화시킬 필요가 있기 때문이다. 따라서, 가공 룰에 따라 집적회로를 적합한 영역에 형성할 수 있다.
또한, 본 발명에서 얻어진 단결정 Si 영역의 사이즈는 LSI 제조 장치의 웨이퍼 사이즈 때문에 제한되지만, 이 사이즈는 고속성, 저소비전력, 불균일 제거가 요구되는 고속 로직, 타이밍 발생기, 고속의 DAC(전류 버퍼), 등을 형성하기에 충분한 사이즈이다.
이상에서 설명한 액티브매트릭스기판(20)의 제조 방법에 대해 도1(a)∼도1(h)에 기초하여 설명하면 다음과 같다.
먼저, 절연 기판(1)으로서 고왜점 글라스인 코닝사의 #1737(알칼리 토류-알루미늄 붕소-규산 글라스)를 사용하고, 그 표면상 전면에 SiH4(실란)와 N20(아산화질소)의 혼합 가스를 사용하여 플라즈마 화학 기상성장(Chemical Vapor Deposition, 이하 CVD라 함)에 의해, 도1(a)에 나타내는 바와 같이 막 두께 약 200nm의 SiO2막(2)을 퇴적한다. 또한, 그 표면상 전면에 SiH4가스를 이용하여 플라즈마 CVD에 의해 도1(a)에 나타내는 바와 같이, 막 두께 약 50nm의 비정질 Si 막(3)을 퇴적한다.
상기 비정질 Si 막(3)에 엑시머 레이저를 조사하고 가열하여 결정화 하고, 다결정 Si 층을 성장시켜, 다결정 Si 박막(4)을 형성한다. 또한, 비정질 Si 막(3)으로의 가열은 엑시머 레이저에 의한 조사 가열 뿐만 아니라, 예를 들면, 다른 레이저에 의한 조사 가열, 또는 노를 사용하는 가열로도 행할 수 있다. 또한, 결정 성장을 촉진시키기 위해, 비정질 Si 막(3)에 Ni, Pt, Sn, Pd 중 적어도 하나를 첨가할 수 있다.
다결정 Si 박막(4)의 소정의 영역을, 도1(b)에 나타내는 바와 같이,에칭 제거한다.
다음에, 미리 표면을 산화 또는 산화막(SiO2막)을 적층함에 의해 막 두께 약 200nm의 SiO2막(11)이 형성되고, 1016/cm2이상, 여기에서는 5x1016/cm2의 도즈 량의 수소 이온을 소정의 에너지로 주입한 수소 이온 주입 영역(12)을 갖는 붕소가 3×1015/cm-3도프된 단결정 Si 기판(10)을 준비한다. 이 단결정 Si 기판(10)을, 다결정 Si 박막(4)을 에칭에 의해 제거한 소정의 영역의 형상 보다 적어도 0.3 미크론, 바람직하게는 0.5 미크론 이상 적은 형상으로 다이싱 등에 의해 절단한다.
다결정 Si 박막(4)이 형성된 기판 및 단결정 Si 기판(10)의 양 기판을 SC-1 세정한 후, 도1(c)에 나타내는 바와 같이, 절단된 단결정 Si 기판(10)의 상기 수소 이온 주입 영역(12)에 가까운 측의 표면을 상기 에칭 제거한 영역에 밀착시켜 접합한다. SC-1 세정이란, 일반적으로 RCA 세정이라 하는 세정법의 하나로서, 암모니아와 과산화수소와 순수(純水)로 이루어지는 세정액을 사용한다.
그 후, 300℃∼600℃, 여기에서는 약 550℃의 온도로 열처리하고, 레이저-조사 또는 약 700℃ 이상의 피크 온도를 포함하는 램프 어닐링에 의해, 단결정 Si 기판(10)의 수소 이온 주입부(12)의 온도를 Si로부터 수소가 이탈하는 온도 이상으로 승온함에 의해, 단결정 Si 기판(10)을, 수소 이온 주입 영역(12)을 경계로 박리시킨다.
박리되어 절연 기판(1)위에 남아있는 단결정 Si 기판 표면의 손상층을, 등방성 플라즈마 에칭 또는 웨트 에칭, 여기에서는 버퍼된 플루오르화 수소산을 이용하는 웨트 에칭으로 약 10nm 라이트 에칭함에 의해 제거한다.
이로써, 도1(d)에 나타내는 바와 같이, 절연 기판(1)위에 각각 막 두께 약 50nm의 다결정 Si 박막(4)과 단결정 Si 박막(5)을 얻는다. 또한, 단결정 Si 기판(10)을 실온에서 접합한 후, 300∼350℃에서 약 30분 열처리한 후, 약 550℃로 열처리하여 박리하면 박리에 동반하는 스트리핑(stripping)의 발생이 감소된다.
그 후, 약 800℃에서 1분간 램프 어닐링을 행한다. 다음에, 디바이스의 활성 영역으로 되는 부분을 남기고, 불필요한 Si 박막(4,5)을 에칭에 의해 제거하여, 도1(e)에 나타내는 바와 같이, 섬 형태의 패턴을 얻는다.
다음에, TEOS(Tetra Ethoxy Silane, 즉 Si(OC2H5)4)와 02의 혼합 가스를 사용한 플라즈마 CVD에 의해 막 두께 약 350nm의 SiO2막을 퇴적하고, 이것을 이방성 에칭인 RIE에서 약 400nm 에칭한 후, 게이트 산화막(6)으로서 SiH4와 N20의 혼합 가스를 사용한 플라즈마 CVD에 의해, 도1(f)에 나타내는 바와 같이, 막 두께 약 60nm의 제2의 SiO2막(6)을 형성한다.
이 때, 상기 제1 SiO2막 패턴과 상기 단결정 Si 박막 패턴간의 스페이스를 상기 제1 SiO2막 두께의 2배와 거의 동일하게 함에 의해, 상기 다결정 Si 박막과 상기 단결정 Si 박막 패턴간의 골짜기형 부분에 산화막이 남게 되고, 기판 전체가 평탄화된다.
이후는, 통상 잘 알려져 있는 p-Si(다결정 실리콘)형 TFT 매트릭스 기판의 형성 프로세스와 같은 프로세스에 의해 형성될 수 있다. 즉, 도1(g)에 나타내는 바와 같이, 다결정 Si, 실리사이드, 또는 폴리사이드 등으로 구성되는 게이트전극(21)을 형성한 후, P+및 B+를 이온 주입하고, SiO2막(층간절연막(22))을 퇴적하고, 콘택트 홀(23)을 개구한다. 그 후, 콘택트 홀(23)에, 도1(h)에 나타내는 바와 같이, 금속(AlSi) 배선(24)을 형성한다.
또한, 절연 기판(1)위에 형성된 단결정 Si 박막(5)과 다결정 Si 박막(4)을 섬모양으로 에칭 패턴화한 MOS 트랜지스터를 형성하고, N형 MOS 트랜지스터 및 P형 MOS 트랜지스터의 소스 및 드레인 영역 중 적어도 일부에 약 1015/cm2이상의 P+이온을 주입한다. 이로써, 그 후, RTA, 레이저, 노 등에 의해 가열처리를 행하고, 다결정 Si 박막(4) 영역 뿐만 아니라 단결정 Si 박막(5) 영역도 동시에 금속 원자를 게터링(gettering)함에 의해 특성 불균일이 작아져서 특성이 안정된 TFT를 얻을 수 있다.
액정 표시용으로 또한, SiNx(질화실리콘), 수지 평탄화막, 비어 홀, 투명 전극을 순차적으로 형성하고, 다결정 Si 박막(4) 영역에 드라이버 및 표시부용 TFT를 형성하고, 타이밍 콘트롤러를 단결정 Si 박막(4)영역에 형성한다.
또한, 본 실시예에 있어서, 수소 이온의 주입 에너지를 크게 하여 수소 원자의 피크 위치를 깊게 하고 단결정 Si 박막(5)의 막 두께를 두껍게 하면 50nm∼100nm에서는 큰 변화가 없지만, 300nm∼600nm으로 증가하면 점차 TFT의 S치가 커지고, 또한 오프 전류의 증가가 현저해진다. 따라서, 단결정 Si 박막(5)의 막 두께는, 불순물의 도핑 밀도에도 의존하지만, 거의 600nm 이하, 바람직하게는 약 500nm 이하, 더 바람직하게는 100nm 이하로 할 필요가 있다.
〔실시예2〕
본 발명의 다른 실시예인 TFT에 의한 액티브매트릭스기판(30)에 대해, 도2(h)에 기초하여 설명하면, 다음과 같다. 또한, 실시예1에서의 액티브매트릭스기판(20)과 동일한 부재에 대해서는 설명을 생략한다.
반도체 장치인 액티브매트릭스기판(30)은, 절연 기판(1), SiO2(산화실리콘)막(32,11), 제2 SiO2막(35), 다결정 Si 박막(37), 단결정 Si 박막(34), 게이트 산화막(38), 게이트 전극(21), 층간절연막(22), 금속 배선(24)으로 구성되어 있다.
절연 기판(1)으로서 고왜점 글라스인 코닝사의 #1737(알칼리 토
류-알루미늄 붕소-규산 글라스)가 사용되고 있다.
절연 기판(1)의 표면상 전면에 막 두께 약 350nm의 SiO2막(32)이 형성 되어 있다.
절연 기판(1)의 표면상의 Si02막(32) 위에는, 막 두께 약 100nm의 제2 Si02막(35)과 막 두께 약 50nm의 다결정 Si 박막(37)이 섬모양 패턴의 영역에 적층되어 형성되어 있다.
또한, 다결정 Si 박막(37)의 영역과 다른 영역에 있어서, 절연 기판(1)의 표면상의 SiO2막(32)에는 약 150nm의 깊이를 가지는 요부(33)(도2(a)참조)가 형성되어 있다. 이 요부(33)의 저면 상에, 막 두께 약 200nm의 Si02
막(11), 또한 그 위에 동일 형상의 막 두께 약 50nm의 단결정 Si 박막(34)이, 섬모양 패턴의 영역에 형성되어 있다. 다결정 Si 박막(37)의 영역과 단결정 Si 박막(34)의 영역은, 적어도 0.3 미크론, 바람직하게는 0.5 미크론 이상 떨어져 있다. 이로써 단결정 Si 영역에 Ni, Pt, Sn, Pd 등의 금속 원자가 확산하는 것을 방지하여, 특성의 안정화를 실현할 수 있다.
SiO2막(32), 다결정 Si 박막(37) 및 단결정 Si 박막(34)의 전면 상에, 막 두께 약 60nm의 게이트 산화막(36)이 형성되어 있다.
다결정 Si 박막(37) 및 단결정 Si 박막(34)에서의 각 섬모양 영역의 표면에는, 다결정 Si, 실리사이드, 또는 폴리사이드 등으로 구성되는 게이트 전극(21)이 형성되어 있다.
또한, 액티브매트릭스기판(30)과 마찬가지로, 층간절연막(22), 콘택트 홀(23)(도2(g) 참조), 금속 배선(24)이 형성되어 있다. 또한, 동일하게 액티브매트릭스기판(30)에는, 액정 표시용으로, SiNx(질화실리콘), 수지 평탄화막, 비어 홀, 투명 전극이 형성되어 있고, 다결정 Si 영역에 드라이버 및 표시부용의 TFT가 형성되고, 단결정 Si 영역에 타이밍콘트롤러가 형성되어 있다.
종래의 다결정 실리콘 영역에 형성된 N채널 TFT는 이동도가 약 100cm2/V·sec인 것에 비해, 이 액정 표시용 액티브매트릭스기판(30)에서는, 단결정 Si 영역에 형성된 N채널 TFT는 약 500cm2/V·sec의 이동도를 얻었다.
이 액정 표시용 액티브매트릭스기판(30)에서, 드라이버는 원래부터 다결정 Si 박막(37)의 영역에 형성되어 있는 디바이스가 7∼8V의 신호와 전원 전압을 필요로 하는 것에 비해, 단결정 Si 박막(34)의 영역에 형성되어 있는 디바이스인 타이밍콘트롤러는 3.3V에서 안정적으로 동작된다.
이상에서 설명한 액티브매트릭스기판(30)의 제조 방법에 대해 도2(a)∼도2(h)에 기초하여 설명하면, 다음과 같다.
절연 기판(1)으로서 코닝사의 #1737(알칼리 토류-알루미늄 붕소-규산 글라스)을 사용하고, 그 표면상 전면에 SiH4와 N20의 혼합 가스를 사용하여, 플라즈마 CVD에 의해 막 두께 약 350nm의 SiO2층(32)을 퇴적한다. 도2(a)에
나타내는 바와 같이, 상기 SiO2층(32)의 소정의 영역을 약 150nm 에칭하여,요부(33)를 형성한다.
다음에, 미리 표면을 산화하거나 또는 산화막을 퇴적함에 의해 막 두께 약 200nm의 Si02막(11)이 형성되고, 5×1016/cm2의 도즈 량의 수소 이온을 소정의 에너지로 주입한 수소 이온 주입부(12)를 갖는 단결정 Si 기판(10)을 준비한다. 상기 요부(33)를 형성한 영역과 동일한 형상 보다 적어도 0.5 미크론 적은 형상으로 절단한다.
상기 요부(33)를 형성한 절연 기판(1) 및 절단된 단결정 Si 기판(10)의 양 기판을 SC-1 세정한 후, 도2(b)에 나타내는 바와 같이, 상기 수소 이온 주입측 표면을 상기 에칭 제거한 영역에 밀착하여 접합시킨다.
그 후, 300℃∼600℃, 여기에서는 약 550℃의 온도로 열처리하고, 레이저 조사 또는 약 700℃이상의 피크 온도를 포함하는 램프 어닐링에 의해, 단결정 Si 기판(10)의 수소 이온 주입부(12)의 온도를 Si로부터 수소가 이탈하는 온도 이상으로 승온함에 의해, 단결정 Si 기판(10)을, 수소 이온 주입부(12)를 경계로 박리한다.
박리되어 절연 기판(1)위에 남아있는 단결정 Si 기판 표면의 손상층을, 등방성 플라즈마 에칭 또는 웨트 에칭, 여기에서는 버퍼된 플루오르화 수소산에 의한 웨트 에칭으로 약 10nm 라이트 에칭함에 의해 제거한다. 이로써, 도2(c)에 나타내는 바와 같이, 절연 기판(1)위에 막 두께 약 50nm의 단결정 Si 박막(34)을 얻는다.
그 후, 절연 기판(1)상의 전면에 SiH4와 N20의 혼합 가스를 사용하여 플라즈마 CVD에 의해 도2(d)에 나타내는 바와 같이, 막 두께 약 100nm의 제2 SiO2막(35)을 퇴적한다. 또한, 그 표면상 전면에 SiH4가스를 사용하여 플라즈마 CVD에 의해 도2(d)에 나타내는 바와 같이, 막 두께 약 50nm의 비정질 Si 막(36)을 퇴적한다.
비정질 Si 막(36)에 엑시머 레이저를 조사하고 가열하여 결정화하고, 다결정 Si층을 성장시켜 다결정 Si 박막(37)을 형성함과 동시에, 접합 강도 향상을 실현하고 있다.
다음에, 다결정 Si 박막(37)의 불필요한 부분과 제2 SiO2막(35)의 적어도 단결정 Si 박막(34)위의 부분을, 에칭에 의해 제거한다. 또한, 디바이스의 활성 영역으로 되는 부분을 남기고, 불필요한 Si막을 에칭에 의해 제거하고, 도2(e)에 나타내는 바와 같이, 섬모양의 패턴을 얻는다.
다음에, TEOS와 산소의 혼합 가스를 사용하여, 플라즈마 CVD에 의해 막 두께 약 350nm의 SiO2막을 퇴적하고, 이것을 이방성 에칭인 RIE에 의해 약 400nm 에칭한 후, 게이트 산화막(38)으로서 SiH4와 N20의 혼합 가스를 사용하여 플라즈마 CVD에 의해 도2(f)에 나타내는 바와 같이, 막 두께 약 60nm의 SiO2막(38)을 형성한다. 여기에서, 상기 제1 SiO2박막 패턴과 상기 단결정 Si 박막 패턴간의 스페이스를 상기 제1 SiO2막 두께의 2배와 거의 동일하게 함에 의해, 상기 다결정 Si 박막과 상기 섬모양 에칭 전의 단결정 Si 박막 패턴간의 골짜기형 부분에 산화막이 남게되고, 기판 전체가 평탄화 된다.
이후는, 실시예1과 마찬가지이기 때문에 생략한다.
〔실시예3〕
본 발명의 또 다른 실시예인 TFT에 의한 액티브매트릭스기판에 대해 설명하며, 실시예1에서의 액티브매트릭스기판(20)과 단면 구조는 동일하기 때문에, 다른 점에 대해서만 설명한다.
본 실시예의 다결정 Si 박막(43)(도3(d) 참조)은, 결정 성장 방향이 균일한 다결정 Si, 즉 연속 결정 립계 Si(Continuous Grain Silicon)에 의해 형성되어 있다.
종래의 연속 결정 립계 Si영역에 형성된 N채널 TFT는 이동도가 약 200cm2/V·sec인 것에 비해, 이 액정 표시용 액티브매트릭스기판에서, 단결정 Si 영역에 형성된 N채널 TFT는 약 500cm2/V·sec의 이동도를 얻었다.
이 액정 표시용 액티브매트릭스기판에서, 드라이버는 원래부터 다결정 Si 박막(43)의 영역에 형성되어 있는 디바이스가 7∼8V의 신호와 전원 전압을 필요로 하는 것에 비해, 단결정 Si 박막(5)의 영역에 형성되어 있는 디바이스인 타이밍 콘트롤러는 3.3V에서 안정적으로 동작된다.
이상에서 설명한 액티브매트릭스기판의 제조 방법에 대해 도3(a)∼도3(d)에 기초하여 설명하면 다음과 같다.
본 발명의 실시예3에서는, 실시예1과 같이, 먼저, 절연 기판(1)으로서 코닝사의 #1737(알칼리 토류-알루미늄 붕소-규산 글라스)를 사용하고, 그의 표면상 전면에 SiH4와 N20 혼합 가스를 사용하여 플라즈마 CVD에 의해 약 200nm의 SiO2막(2)을 퇴적한다. 그 표면상 전면에 SiH4가스를 사용하여 플라즈마 CVD에 의해 약 50nm의 비정질 Si 막(3)을 퇴적한다. 또한, 도3(a)에 나타낸 바와 같이, 그 표면상 전면에 SiH4와 N20 혼합 가스를 사용하여 플라즈마 CVD에 의해 약 200nm의 제2 SiO2막(41)을 퇴적한다.
상층의 제2 SiO2막(41)에서의 소정의 영역에 에칭에 의해 구멍을 형성한 후, 상기 구멍에서의 비정질 Si 막(3)의 표면의 친수성을 콘트롤하기 위해, 도3(b)에 나타내는 바와 같이, 비정질 Si 막(3)의 표면에 얇은 SiO2막(42)을 형성하고, 그 위에 초산 Ni수용액을 스핀 코팅한다.
다음에, 600℃의 온도에서 약 12시간 고상 성장을 행하고, 결정 성장 방향이 균일한 결정 성장을 촉진하는 다결정 Si, 즉 연속 결정 립계Si(Continuous Grain Silicon)를 성장시켜 다결정 Si 박막(43)을 형성한다. 또한, 다결정 Si 박막(43)위의 제2 SiO2막(41,42)을 제거한다. 그 후, 다결정 Si 박막(43)의 소정의 영역을 에칭에 의해 제거한다.
다음에, 미리 표면을 산화 또는 산화막을 적층함에 의해 약 200nm의
SiO2막(11)이 형성되고, 5×1016/cm2의 도즈 량의 수소 이온을 소정의 에너지로 주입한 수소 이온 주입부(12)를 갖는 단결정 Si 기판(10)을 준비한다. 이 단결정 Si 기판(10)을, 다결정 Si 박막(43)을 에칭하여 제거한 소정의 영역의 형상 보다 적어도 0.3 미크론, 바람직하게는 0.5 미크론 이상 적은 형상으로 절단한다.
상기 다결정 Si 박막(43)이 형성된 기판 및 단결정 Si 기판(10)의 양 기판을 SC-1 세정한 후, 도3(c)에 나타내는 바와 같이, 단결정 Si 기판(10)의 수소 이온 주입 영역(12)에 가까운 측의 표면을 상기 에칭 제거한 영역에 밀착시켜 접합한다. 이 때, 다결정 Si 박막(43)과 단결정 Si 기판(10)의 사이는 적어도 0.3 미크론, 바람직하게는 0.5 미크론 이상 떨어져 있다.이로써 후술하는 다결정 Si 박막(4)의 제조 공정에서 사용되는 Ni, Pt, Sn, Pd 등의 금속 원자가, 단결정 Si 영역으로 확산함을 방지하여, 특성의 안정화를 실현할 수 있다.
그 후, 300℃∼600℃, 여기에서는 약 550℃의 온도로 열처리하고, 레이저 조사 또는 약 700℃ 이상의 피크 온도를 포함하는 램프 어닐링에 의해 단결정 Si 기판(10)의 수소 이온 주입부(12)의 온도를 Si로부터 수소가 이탈하는 온도 이상으로 승온함에 의해, 단결정 Si 기판(10)을, 수소 이온 주입부(12)를 경계로 박리시킨다.
박리되어 절연 기판(1)위에 남아있는 단결정 Si 기판(10)표면의 손상층을, 등방성 플라즈마 에칭 또는 웨트 에칭, 여기에서는 버퍼된 플루오르화 수소산에 의한 웨트 에칭에 의해 약 10nm 라이트 에칭함에 의해 제거한다. 이로써 도3(d)에 나타내는 바와 같이, 절연 기판(1)위에 각각 약 50nm의 막 두께의 다결정 Si 박막(43)과 단결정 Si 박막(5)이 얻어진다.
다음에, 다결정 Si 박막(43)위의 불필요한 부분과 제2 SiO2막의 적어도 단결정 Si 박막(5)위의 부분을 에칭에 의해 제거한다. 또한, 다결정 Si 박막(43)과 단결정 Si 박막(5)의 불필요한 부분을 소정의 디바이스 형상에 따라, 섬모양으로 에칭하여 제거한다. 다음에, 디바이스의 활성 영역으로 되는 부분을 남기고, 불필요한 Si막을 에칭에 의해 제거하여 섬모양 패턴을 얻는다.
다음에, TEOS와 산소의 혼합 가스를 사용하여 플라즈마 CVD에 의해 막 두께 약 350nm의 Si02막을 퇴적하고, 이것을 이방성 에칭인 RIE에 의해 약 400nm 에칭한 후, 게이트 산화막으로서 SiH4와 N20의 혼합 가스를 이용하여 플라즈마 CVD에 의해 막 두께 약 60nm의 SiO2막(도시 안됨)을 형성한다. 여기에서, 상기 제1 SiO2박막 패턴과 상기 단결정 Si 박막 패턴간의 스페이스를 상기 제1 SiO2막 두께의 2배와 거의 동일하게 함에 의해 상기 다결정 Si 박막과 상기 단결정 Si 박막 패턴간의 골자기형 부분에 산화막이 남게되고, 기판 전체가 평탄화되거나, 또는 단차부에 사이드월이 형성되어 완만하게 된다.
다음에, 디바이스의 활성 영역 근방의 SiO2막에 구멍을 형성하고, 마스크로 SiO2막의 결정 성장을 촉진하기 위해 첨가된 Ni의 게터링을 위해, 고농도의 P+이온을 주입하며(15keV, 5×1015/cm2), RTA에 의해 약 800℃의 온도로 1분간의 열처리를 행한다. 단결정 Si 중에 Ni원자가 확산되지 않도록 물리적으로 스페이스를 제공하지만, 극히 미량의 Ni 원자가, 프로세스 중에 혼입할 가능성이 있고, 단결정 Si의 활성 영역도 상기 게터링을 행하는 것이 바람직하지만, 스페이스를 우선하는 경우는, 설계상 게터링을 생략할 수 있다.
이후의 공정은, 실시예1과 동일하므로 생략한다.
〔실시예4〕
본 발명의 또 다른 실시예인 TFT에 의한 액티브매트릭스기판(50)은, 실시예1에서의 액티브매트릭스기판(20)과 거의 동일하기 때문에, 다른 점에 대해서만 설명한다.
액티브매트릭스기판(20)에서의 SiO2막(2)의 막 두께가 약 200nm인 것에 대해, 본 실시예에서의 액티브매트릭스기판(50)의 SiO2막(52)의 막 두께는 약 350nm이고, 또한 깊이 약 150nm의 요부(55)(도4(b) 참조)가 형성되어 있다.
또한, 액티브매트릭스기판(20)에서의 SiO2막(11)의 막 두께가 약 200nm인 것에 대해, 본 실시예에서의 액티브매트릭스기판(50)의 SiO2막(61)의 막 두께는 약 400nm이다.
종래의 다결정 실리콘 영역에 형성된 N채널 TFT는 이동도가 약 100cm2/V·sec인 것에 비해, 이 액정 표시용 액티브매트릭스기판(50)에서, 단결정 Si 영역에 형성된 N채널 TFT는 약 500cm2/V·sec의 이동도를 얻었다.
이 액정 표시용 액티브매트릭스기판(50)에서, 드라이버는 원래부터 다결정 Si 박막(54)의 영역에 형성되어 있는 디바이스가 7∼8V의 신호와 전원 전압을 필요로 하는 것에 비해, 단결정 Si 박막(55)의 영역에 형성되어 있는 디바이스인 타이밍콘트롤러는 3.3V에서 안정적으로 동작된다.
또한, 본 실시예에서는, 약 400nm의 SiO2막(61)이 형성된 단결정 Si기판(60)을 사용하지만, 얻어진 TFT의 문턱치의 불균일은 약 200nm의 SiO2
막(11)이 형성된 단결정 Si 기판(10)을 사용한 실시예1의 경우에서의 0.3V(±σ)에 비해, 약 1/2인 0.15V(±σ)로 되고, 특히 저전압에서의 동작 안정성이 향상된다. 이는 접합된 단결정 Si 기판과 글라스 기판 계면의 오염, 또는 격자의 변형이나 불완전성에 기인하는 고정 전하의 영향이 경감되기 때문이다. 상기 SiO2막(61)의 막 두께가 두꺼울수록, 문턱치의 불균일이 감소되지만, SiO2막의 형성 공정의 효율(산화에 요구되는 시간)이나 단차와의 트레이드 오프에 의해 적절한 값은 약 200nm∼400nm이 된다. 불균일을 중시하는 경우는 약 400nm, 단차나 효율을 중시하는 경우는 약 200nm이 적절한 값으로 된다.
물론, 단차가 문제되지 않는 경우는, 약 400nm 이상이 바람직한 것임은 말할 필요도 없다.
이상에서 설명한 액티브매트릭스기판(50)의 제조 방법에 대해 도4(a)∼도4(h)에 기초하여 설명하면 다음과 같다.
절연 기판(1)으로서 코닝사의 #1737(알칼리 토류-알루미늄 붕소-규산 글라스)를 사용하고, 그의 표면상 전면에 SiH4와 N20 혼합 가스를 사용하여 플라즈마 CVD에 의해 막 두께 약 350nm의 SiO2막(52)을 퇴적한다. 또한, 도4(a)에 나타내는 바와 같이, 그 표면상 전면에 SiH4가스를 사용하여 플라즈마 CVD에 의해, 막 두께 약 50nm의 비정질 Si 막(53)을 퇴적한다.
비정질 Si 막(53)에 엑시머 레이저를 조사하고 가열하여 결정화하고, 다결정 Si 층을 성장시켜, 다결정 Si 박막(54)을 형성한다.
소정의 영역의 다결정 Si 박막(54)과 SiO2막(52)의 일부를 약 150nm에칭에 의해 제거하고, 도4(b)에 나타내는 바와 같이, 깊이 약 200nm의 요부(55)를 형성한다.
다음에, 미리 표면을 산화하거나 또는 산화막을 적층함에 의해 약 400nm의 SiO2막(61)이 형성되고, 5×1016/cm2의 도즈 량의 수소 이온을 소정의 에너지로 주입한 수소 이온 주입부(62)를 갖는 단결정 Si 기판(60)을 준비한다.
단결정 Si 기판(60)을, 요부(55)의 형상 보다 0.5 미크론 적은 형상으로 절단한다.
다결정 Si 박막(54)이 형성된 기판(1) 및 단결정 Si 기판(60)의 양 기판을 SC-1 세정한 후, 도4(c)에 나타내는 바와 같이, 단결정 Si 기판(60)의 수소 이온 주입부(62)에 가까운 측의 표면을 요부(55)의 저면에 밀착시켜 접합한다.
그 후, 300℃∼650℃, 여기에서는 약 550℃의 온도로 열처리하고, 레이저 조사 또는 약 700℃ 이상의 피크 온도를 포함하는 램프 어닐링에 의해 단결정 Si 기판(60)의 수소 이온 주입 영역(62)의 온도를 Si로부터 수소가 이탈하는 온도 이상으로 승온함에 의해 단결정 Si 기판(60)을, 수소 이온 주입부(62)를 경계로 박리한다.
박리되어 절연 기판(1)위에 남아있는 단결정 Si 기판(10) 표면의 손상층을,등방성 플라즈마 에칭 또는 웨트 에칭, 여기에서는 버퍼된 플루오르화 수소산에 의한 웨트 에칭에 의해 약 10nm 라이트 에칭함에 의해 제거한다.
이로써 도4(d)에 나타내는 바와 같이, 절연 기판(1)위에 각각 약 50nm의 막 두께의 다결정 Si 박막(54)과 단결정 Si 박막(55)을 얻을 수 있다.
그 후, 온도 약 800℃에서 1분간의 램프 어닐링을 행한다. 다음에, 디바이스의 활성 영역으로 되는 부분을 남기고, 불필요한 Si 박막(54,55)을 에칭 제거하여, 도4(e)에 나타내는 바와 같이, 섬모양의 패턴을 얻는다.
다음에, TEOS와 산소의 혼합 가스를 사용하여 플라즈마 CVD에 의해 막 두께 약 350nm의 제1 SiO2막을 퇴적하고, 이것을 이방성 에칭인 RIE에 의해 약 400nm 에칭한 후, 게이트 산화막으로서 SiH4와 N20의 혼합 가스를 사용하여 플라즈마 CVD에 의해 도4(f)에 나타내는 바와 같이 막 두께 약60nm의 SiO2막(56)을 형성한다.
이후의 공정은, 실시예1과 동일한 공정에 의해 TFT를 형성한다.
〔실시예5〕
본 발명의 또 다른 실시예인 TFT에 의한 액티브매트릭스기판에 대해서 설명하며, 실시예4에서의 액티브매트릭스기판과 구조는 동일하고, 제조 방법의 일부만 다르기 때문에, 다른 점만 설명한다.
실시예4에서는, 5×1016/cm2의 도즈 량의 수소 이온을 소정의 에너지로 주입한 단결정 Si 기판(60)이 준비되어 있었다. 한편, 본 실시예에 있어서는, 3×1016/cm2의도즈 량의 수소 이온을 소정의 에너지로 주입한 단결정 Si 기판이 준비되어 있다.
또한, 실시예4에서는, 수소 이온 주입부(62)를 경계로 단결정 Si가 박리되고, 단결정 Si 박막(55)이 얻어지기 전에, 약 550℃의 온도에서 열처리되었다. 한편, 본 실시예에서는, 다결정 Si 층 형성시에 통상 60∼80%의 에너지에서 엑시머 레이저의 펄스를 조사하고, 다결정 Si 층 성장 시와 동일하게, 전면을 조사함에 의해 가열하고 있다.
종래의 다결정 실리콘 영역에 형성된 N채널 TFT는 이동도가 약 100cm2/V·sec인 것에 비해, 이 액정 표시용 액티브매트릭스기판에서는, 단결정 Si 영역에 형성된 N채널 TFT는 약 600cm2/V·sec의 이동도를 얻었다. 또한, 실시예4의 액정 표시용 액티브매트릭스기판에서, 종래의 단결정 실리콘 영역에 형성된 TFT는 이동도가 약 500cm2/V·sec이었다. 이 차이는, 본 실시예에서 얻어진 단결정 Si 박막이, 수소 이온 주입량을 감소시키고 있기 때문에, 수소 이온 주입에 동반하는 단결정 Si의 손상을 감소시킬 수 있음으로써, TFT특성이 개선되었기 때문이다.
또한, 이 액정 표시용 액티브매트릭스기판에서, 드라이버는 원래부터 다결정 Si 박막의 영역에 형성되어 있는 디바이스가 7∼8V의 신호와 전원 전압을 필요로 하는 것에 비해, 단결정 Si 박막의 영역에 형성되어 있는 디바이스인 타이밍콘트롤러는 3.3V에서 안정적으로 동작된다.
〔실시예6〕
본 발명의 또 다른 실시예인 TFT에 의한 액티브매트릭스기판에 대해서 설명하며, 실시예1에서의 액티브매트릭스기판과 구조는 동일하므로, 그에 대한 설명은 생략한다.
본 실시예에서, 다결정 Si 영역 및 단결정 Si 영역에 형성하는 TFT의 게이트 길이를 각각 5미크론, 0.8미크론, 게이트 산화막 두께를 각각 80nm, 50nm으로 하고, 전원 전압을 각각 8V, 3V에서 동작시키자, 안정적으로 동작되었다.
한편, 다결정 Si 영역에서, 게이트 길이가 0.8미크론인 TFT를 형성하고, 3V에서 동작시키자, TFT의 특성이 불균일하고 소스∼드레인간의 내압이 부족하여 사용 불가능한 것이 다수 있었다.
또한, 다결정 Si 영역에서, 게이트 길이가 1.5미크론인 TFT를 형성하고, 3V에서 동작시키자, 문턱치 전압 및 그의 불균일이 커서 실용상 문제가 있었다.
또한, 본 발명은 상기한 각 실시예로 한정되는 것은 아니고, 청구항에 나타내는 범위에서 여러 가지의 변경이 가능하며, 다른 실시예로 각각 개시된 기술적 수단을 적절하게 조합하여 얻어지는 실시예에 대해서도 본 발명의 기술 범위에 포함되는 것이다.
또한, 본 발명의 실시예는 본 내용으로 제한되는 것은 아니고, 예를 들면, 다결정 Si 형성 방법, 또는 층간절연막의 재료, 막 두께 등에 대해서도 다른 동일 분야의 기술자가 알 수 있는 수단에 의해서도 실현할 수 있음은 물론이다. 또한, 재료에 있어서도, 일반적으로 동일한 목적으로 사용되는 것이면 다른 재료이더라도 동일한 효과가 얻어지는 것은 물론이다.
〔실시예7〕
본 발명의 또 다른 실시예에 대해서, 도5∼ 도8에 기초하여 설명하면, 다음과 같다.
도5는, 본 실시예의 SOI기판(201)의 단면도이다. 이 SOI기판(201)은,상기 스마트 컷 방법에 의해 형성된 것이고, 비정질 무알칼리 글라스 기판인 고왜점 무알칼리 글라스 기판(202)의 표면에 이산화 규소막(203)이 적층되고, 그 위에, 이산화 규소막(204)으로 피복된 단결정 실리콘 박막(205)이 접합되어 있다.
이 도5에서는, 단결정 실리콘 박막(205)이 고왜점 무알칼리 글라스 기판(202)보다 적게 도시되어 있는데, 이는 현재 시판되고 있는 고왜점 무알칼리 글라스 기판과 실리콘 웨이퍼의 일반적인 대소 관계에 의한 것이고, 단결정 실리콘 박막(205)이 고왜점 무알칼리 글라스 기판(202)과 같은 크기로 될 수 있다. 또한, 이 도5는, 개략도이기 때문에, 두께의 대소 관계가 현실적인 것은 아니다. 일반적으로, 고왜점 무알칼리 글라스 기판(203)은, 두께0.7mm 정도, 이산화규소막(203,204)은 두께 50∼300nm 정도이다.
또한, 단결정 실리콘 박막(205)은, 두께 40∼200nm이다. 단결정 실리콘 박막(205)의 두께, 즉 수소 이온의 주입 깊이는이, 200nm 정도까지의 얇기이면 완전 공핍화된 트랜지스터가 얻어지고, 특성을 비약적으로 향상시킬 수 있는 동시에, 가공도 용이하게 된다. 한편, 40nm보다 얇아지면, 막 두께불균일이 커지고, 제조상의 안전 계수가 낮아지게 된다. 따라서, 상기한 바와 같이 선택함에 의해, 안전 계수를 유지하면서, 높은 소자 특성을 얻는 것이 가능하다.
도6에는, 단결정 실리콘 피스(206)를 상기 고왜점 무알칼리 글라스기판(202)에 접합하기 전의 상태를 나타낸다. 단결정 실리콘 피스의 이산화 규소막(204)은, 이 막을 화학 기상 성장법(CVD법)에 의해 성막하여 얻는 경우에는, 도6과 같이, 단결정 실리콘 피스(206)의 표면에만 형성된다. 후술하는 열산화법으로 형성하는 경우에는, 단결정 실리콘 피스(206)의 표면과 이면의 양방에 형성된다. 그리고, 상기 스마트컷 방법으로 단결정 실리콘 피스(206)가 분할되면, 표면측의 이산화 규소막도 제거되고, 상기 도5에 나타내는 바와 같이, 단결정 실리콘 박막(205)으로 된다.
도7(a) 내지 도7(g)는, 상기한 SOI기판(201)의 형성 순서를 나타내는 도면이다. 상기 고왜점 무알칼리 글라스 기판(202)은, 그대로는, 친수성이 불충분하기 때문에, 친수성을 증가시키기 위해, 도7(a)로부터 도7(b)에 나타낸 바와 같이, 이산화 규소(SiO2)막(203)이, 상기 50∼300nm정도 형성된다. 그의 성막은, 예를 들면 플라즈마 화학 기상 성장법(플라즈마 CVD법)에 의해, 진공 쳄버 중으로 TEOS(Tetra Ortho Silicate)가스와 산소 가스를 흘려 보내고, 플라즈마 방전을 행함에 따라 실행할 수 있다. 상기 플라즈마 CVD법에서는, 재료 가스를 플라즈마 방전에 의해 활성화하여 성막하기 때문에, 600℃ 이상의 고온으로 올릴 수 없는 고왜점 무알칼리 글라스 기판(202)위로의 성막에는 적합하다. 구체적인 성막법의 개요는, 다음과 같다.
상기 진공 쳄버 내에 재료 가스인 TEOS가스와 산소 가스를 흘려 보내고, 진공도를 133∼1330Pa로 조정한다. 기판 온도는, 200∼400℃정도로 한다. 그 기판이 위치된 받침대는, 고주파 전원의 한편의 전극으로도 되고, 다른 쪽의 전극과 받침대 사이에 RADIO FREQUENCY대(RF대)인 주파수13.56MHz의 고주파를 인가하여, 플라즈마 방전을 발생시킨다. 그 고주파의 파워 밀도는, 0.1W/cm2정도이다. 이 플라즈마 방전에 의해 1분 정도의 시간에, 상기 50∼300nm 정도의 이산화 규소막(203)을 형성할 수 있다.
여기에서, 플라즈마 주파수는, 반드시 상기 RF대가 아니라도 되고, 마이크로파대(2.456GHz 정도)라도 된다. 또한, 고왜점 무알칼리 글라스 기판(202)이 친수성이 충분하지 않은 이유는, 그의 화학 조성에 있다. 이산화 규소(Si02)는, 친수성이 양호한 재료이지만, 이것이 동기판에는 50% 정도밖에 함유되어 있지 않으며 이것이 불충분한 친수성을 나타내는 이유이다. 상기한 바와 같이, 이산화 규소막(203)을 상기 두께만큼 코팅함으로써, 충분한 친수성을 얻는 것이 가능하다.
한편, 단결정 실리콘 피스(206)는, 일반적으로, 6, 8, 12인치의 원판 형상을 하고 있다. 또한, 일반적으로는, 어떤 농도의 보론 및 인등의 불순물이 도프되고, 비저항치는, 10Ωcm정도로 낮게 설정하고 있다. 결정 방위는, (100)면을 갖는 것이 가장 입수하기 쉽다. 이것을, 표면에서 불순물이 확산하지 않도록, 열산화법 등으로, 먼저 도7(c) 및 도7(d)에 나타내는 바와 같이, 이산화 규소막(204)을, 50∼300nm정도 형성한다. 상기 열산화법에서는, 드라이02산화가 실행되지만, 이 방법에서는 산화 속도가 늦기 때문에, 상기 300nm의 산화막을 형성하기 위해서는 방대한 시간이 걸린다. 이 때문에, 발열성 산화 또는 스팀 산화 등, 산화 속도가 빠른 방법을 이용할 수 있다.
그 후, 도7(e)에 나타내는 바와 같이, 수소 이온을 주입한다. 그 주입 조건의 일례는, 가속 전압이 12∼36kV, 주입량이 4∼6×1016/cm-2정도이다. 이 수소 이온 주입에 의해 참조부호(210)로 나타내는 바와 같이, 단결정 실리콘 피스(206) 중의 소정의 깊이(상기 40∼200nm)의 면에 수소 이온 주입 부분이 형성된다.
이와 같이 준비된 고왜점 무알칼리 글라스 기판(202) 및 단결정 실리콘 피스(206)는, 표면의 파티클을 제거하고, 활성화하기 위해, 암모니아수 및 과산화수소수를 순수로 희석시킨, 이른바 SC-1 용액으로 세정된다. 상기SC-1 용액은, 예를 들면 시판되는 28% 암모니아수와, 35%의 과산화수소수와, 비저항 10MΩcm 이상의 순수를, 용적비 1:2:12등의 비율로 혼합하여 형성된다. 이 SC-1 용액에 상기 고왜점 무알칼리 글라스 기판(202) 및 단결정 실리콘 피스(206)를 1∼10분 정도 침적시키어, 표면의 파티클을 제거한다.그 후, 순수를 흘려서 10분 정도 세정하고, 각각의 표면에서 용액을 제거하고, 스핀 드라이어 등으로 건조시킨다.
이와 같이 하여 세정된 고왜점 무알칼리 글라스 기판(202)과 단결정 실리콘 피스(206)는, 서로 표면을 접근시키어, 반 데르 발스(van der Waals)력에 의해 접착된다. 이 양태는, 도7(f)에 나타낸다. 이 경우, 단결정 실리콘 피스(206)를 역으로 하여, 상기 수소 이온의 주입면을 고왜점 무알칼리 글라스 기판(202)에 밀착시킨다. 밀착시킬 때의 힘은, 양호한 세정이 실행되고, 표면의 파티클이 제거되어 표면이 충분히 활성화되어 있는 경우에는, 극히 적은 힘이 요구된다(예를 들면, 수백g 정도). 상기 반 데르 발스력에 의한 인력이란, 원자간 거리의 6승에 반비례하여 변화하는 것을 말한다. 따라서, 표면의 원자 끼리가 고체의 원자간 거리와 비교 가능할 정도의 거리에 접근하면 접착된 상태로 된다. 접착된 상태는, 고왜점 무알칼리 글라스 기판(202)이 투명 기판인 경우에는, 이면에서 눈으로 보아 간섭색이 소실되는 것으로 확인 가능하다.
이와 같이 단결정 실리콘 피스(206)를 접착시킨 고왜점 무알칼리 글라스 기판(202)은, 상기와 같이 서로 접근함에 의한 접착(van der Waals 결합), 및 열처리를 행함에 따라, 화학적으로 결합된 본드(bond)로 된다. 즉, 표면의 수소가 열에 의해 소산되고, 각각의 기판 상에 있는 원자 끼리가 서로 자유로이 결합하여, 접착력이 강화된다. 이들은, 본 발명자에 따르면, 상기 일본 특허 공개 공보 제1999-163363호와 같은 800∼1200℃의 고온이 아니더라도, 300℃ 정도 이상의 온도에서 이루어지는 것이 확인되었다. 한편, 기판인 고왜점 무알칼리 글라스는, 왜점이 700℃ 이하이기 때문에, 그 이상의 온도로 상승시키면 변형하게 되므로, 본 발명과 같이 기판으로서 고왜점 무알칼리 글라스를 사용한 경우, 상기한 접착력 강화의 열처리의 최고 온도는 650℃ 정도로 제약되며, 본 발명자에 따르면, 최고 온도가 600℃ 정도에서도 충분한 접합 강도가 얻어지는 것이 확인되었다.
이와 같이 하여 접착된 고왜점 무알칼리 글라스 기판(202)과 단결정 실리콘 피스(206)는, 계면에서, 1×105dyn/cm2정도의 접착력을 가지며, 이는 CVD장치 등에 형성된 박막의 접착력과 비교할 수 있는 값이다. 이 접착력의 평가는, 밀착되어 있는 단결정 실리콘 박막(205)을 단부로부터 벗겨내는 시험에 의해 이루어진다. 「탄성 이론」(저자 : 엘디 란다우 및 이엠 리프시츠, 역자 : 쓰네조 사토, 일본 동경 도서 출판)에는, 물체로부터 얇은 층(두께 h)이 분리면상에서 표면 견인력에 거슬러 이것에 작용하는 외력에 의해 벗겨지는 경우, 단위 길이 당 접착력 α는,
로 표현된다. 여기에서, E는 박막의 영율, σ는 박막의 포이손비, h는 박막
의 두께, Ⅹ는 박막이 밀착되어 있는 평면의 횡방향의 축, ξ는 박막의 법선방향의 벗겨지려는 막의 변위이다. 이 접착력 α는, ξ라고 하는 법선방향의 변위의 Ⅹ축에 대한 2계 편미분 계수를 구하는 것에 의해 얻어진다.
또한, 접착력 강화를 위한 열처리를 행할 때는, 글라스 기판의 열팽창율이 단결정 실리콘 피스(206)의 열팽창율 보다 큰 것이, 안정적인 접착이 행해지는 요인으로 된다. 실리콘의 열팽창율은, 실온 부근에서는 2.6×10-6deg-1정도, 500℃정도의 온도에서는 4.1×10-6deg-1정도이다. 한편, 본 발명에 사용되는 상기 고왜점 무알칼리 글라스 기판은, 실온으로부터 700℃정도의 온도 범위에서 단결정 실리콘 보다 열팽창율이 크거나 또는 동일한 기판을 얻을 수 있는 것으로서, 예를 들면 알칼리 토류-알루미늄 붕소-규산 글라스, 바륨―알루미늄 붕소-규산 글라스, 알칼리 토류-아연-납-알루미늄 붕소-규산 글라스 또는 알칼리 토류-아연-알루미늄 붕소-규산 글라스로 구성되고, 50∼300℃의 온도 범위에서, 열팽창율은 4.7×10-6deg-1정도이다. 따라서, 상기 50∼300℃의 온도 범위에서는 고왜점 무알칼리 글라스 기판(202)쪽이 열팽창율이 크다. 또한, 본 발명에서는, 상기 비정질 무알칼리 글라스 기판이란, 알칼리 함유량이 1% 이하의 미량인 것을 말하고, 구체적인 제품으로는, 예를 들면 코닝사의 코닝#1737 글라스 등을 들 수 있다.
상기 열처리를 위해, 서로 접착된 고왜점 무알칼리 글라스 기판(202) 및 단결정 실리콘 피스(206)가 노에 넣어지고, 고온으로 되어 있을 때의 휨의 상태를, 도8에 패턴 다이어그램으로 나타낸다. 상기한 열팽창율의 관계에서, 열처리를 행하기 위해 고온 하에 노출된 때, 고왜점 무알칼리 글라스 기판(202)은 아래로 볼록한 방향으로 휜다. 이 때, 상기 반 데르 발스력에 의해 접착되어 있는 양자 중에, 단결정 실리콘 피스(206)의 고왜점 무알칼리 글라스 기판(202) 부근에 위치된 부분이 횡방향으로 인장되더라도, 상기한 바와 같이 고왜점 무알칼리 글라스 기판(202)이 아래로 볼록한 방향으로 휘는 것에 의해, 단결정 실리콘 피스(206)를 단부로부터 벗겨내려는 힘이 상기 휘는 방향과 일치되고, 이것이 단결정 실리콘 피스(206)를 접착면으로부터 벗겨내려는 힘과 상쇄되어 박탈이 발생되지 않고, 접합이 형성되는 요인으로 된다.
그러나, 상기 수소 이온 주입 면(210)에서의 수소 취화(脆化)에 의한 분리는, 600℃ 정도 이상의 온도가 아니면 발생되지 않기 때문에, 600℃ 정도의 온도로 함에 의해, 상기 접착력을 강화하는 열처리와, 이 단결정 실리콘 피스(206)의 분리를 위한 열처리를, 일괄하여 효율적으로 행할 수 있다. 일례로서, 600℃, 30∼60분의 열처리를 행하면, 상기와 같이 접착된 면의 접착력이 강화됨과 더불어, 단결정 실리콘 피스(206)가 상기 수소 이온 주입 면(210)에서 분리된다. 이러한 분리된 상태를 도5 및 도7(g)에 나타낸다.
그의 열처리의 경우에, TDS(Temperature Desorption Spectroscopy)의 평가를 행하면, 단결정 실리콘 피스(206) 또는 이산화 규소막(203,204)의 표면으부터는, 300℃를 넘는 온도로부터 수소가 빠져나가는 상태가 관측된다. 수소가 빠져나갈 때에, 단결정 실리콘 피스(206)의 수소 이온 주입 면(210)으로부터 수소가 급격하게 소산되고, 상기 단결정 실리콘 피스(206)가 단결정 실리콘 박막(205)과 단결정 실리콘 피스(206a)로 분리되며, 고왜점 무알칼리 글라스 기판(202)위에 단결정 실리콘 박막(205)이 얻어진다. 이상과 같은 처리에 의해 상기 막 두께 40∼200nm의 단결정 실리콘 박막(205)을 갖는 SOI 기판(201)이 형성된다. 이 막 두께 범위내에서, 소자 형성된 트랜지스터의 채널부가 완전 공핍화되어 있는 것이 중요하다.
또한, 상기한 설명에서는, 열처리를 1단계로 설명했지만, 다단계로 행함에 의해, 접착력을 보다 강화할 수 있다. 특히, 접착력 강화를 위한 열처리(300∼550℃ 정도의 온도)와, 분리를 위한 열처리를 개별 단계로 나누어 행할 수 있다. 그 경우, 접착력의 강화는, 상기한 바와 같이 300℃ 정도 이상의 온도에서 되기 때문에, 300∼550℃의 단결정 실리콘 피스(206)가 주입 면(210)에서 분리되지 않는 온도로, 15분 정도 이하의 단시간의 처리에 의해, 접착력 강화를 위한 제1 단계의 열처리를 행하고, 그 후에, 600∼700℃의 온도로, 분리를 위한 제2 단계의 열처리를 행하면, 접합면으로부터 막이 벗겨져서, 단결정 실리콘 피스(206) 그 자체가 열처리 후 벗겨져 버리는 불량품의 수를 감소시킬 수 있다.
또한, 상기한 설명에서는, 상기 열처리를 위해, 전기 노를 사용하는 예를 나타내고 있지만, 레이저 등의 광(램프) 어닐링에 의한 대략 850℃ 이상의 피크 온도를 포함하는 순간 열 어닐링에 행해질 수 있다. 상기 전기 노에 의한 가열에서는, 고왜점 무알칼리 글라스 기판(202)을 왜점 이상의 고온으로 하면 기판의 수축이 발생되는 것에 대해, 램프 등에 의한 순간 열 어닐링이나 레이저에 의한 가열(레이저 어닐링)에서는, 기판 전체의 수축을 방지하고, 또한 어닐링해야 하는 곳의 온도를 상승시켜, 결정성 또는 분리 효율을 향상시킬 수 있다. 또한, SOI 기판(201)을 제조하는 데 있어서의 스루풋을 향상시킬 수 있다.
이상과 같이 하여 형성된 SOI 기판(201)은, 예를 들면 상기 고왜점 무알칼리 글라스 기판(202)에 가시광을 투과하는 재료를 사용한 경우, 상기 단결정 실리콘 박막(205)의 층에 박막트랜지스터를 형성하여, TFT 액정 디스플레이(LCD:Liquid Crystal Display)장치, TFT 유기 일렉트로·루미네슨스(OLED:Organic Light Emitting Diode) 표시 장치 등으로 사용된다. 이러한 액티브매트릭스구동 표시 패널에, 본 발명에 따른 SOI 기판(201)을 도입함에 의해, 트랜지스터의 특성의 균일화, 안정화, 고성능화를 실현할 수 있고, 상기 액티브매트릭스의 드라이버로부터, 주변 드라이버, 타이밍콘트롤러 등의 시스템을 집적화 하는 것도 가능하게 된다. 또한, 필요한 부분에 단결정 실리콘 피스(206)를 접합할 수 있어서, 대면적의 기판에도 대응할 수 있다.
이상과 같이, 본 발명에 따른 SOI 기판(201)에서는, 스마트컷 방법 등에 의해 얻어지는 단결정 실리콘 박막(205)을 기판에 접합하여 형성되는 SOI 기판에 있어서, 접합 시에 300℃ 정도에서도 충분한 접합 강도가 얻어지는 것에 착안하여, 그 기판으로, 비정질 무알칼리 글라스 기판인 고왜점 무알칼리 글라스 기판(202)을사용한다.
따라서, 조성을 조절한 결정화 글라스나 고내열성의 글라스를 사용할 필요가 없고, 액티브매트릭스 구동에 의한 액정 표시 패널 등에 일반적으로 사용되는 고왜점 무알칼리 글라스를 사용하여, 저비용으로 SOI 기판을 제조할 수 있다. 또한, 상기 열처리 온도가 낮기 때문에, 800∼1200℃에서 열처리를 행하는 종래의 경우와 비교하여, 반도체층으로의 알칼리 금속의 확산을 몇 자리수 작게 할 수 있다. 이로써, 상기 확산을 방지하기 위해 형성되는 이산화 규소막(203,204)등의 막 두께를 종래 보다 얇게 할 수 있고, 스루풋을 향상시킬 수 있다.
또한, 실온으로부터 700℃ 정도의 온도 범위에 단결정 실리콘의 열팽창율 보다 열팽창율이 크거나 또는 동일한 고왜점 무알칼리 글라스 기판(202)을 사용함에 의해, 최고 온도가 600℃ 정도의 단결정 실리콘 피스(206)로부터 상기 단결정 실리콘 박막(205)으로의 분리 및 단결정 실리콘 피스(206)의 고왜점 무알칼리 글라스 기판(202)으로의 접착력을 높이는 열처리의 경우에, 기판의 갈라짐 또는 단결정 실리콘 박막(205)의 박리를 억제할 수 있다.
상기한 설명에서, 단결정 실리콘 피스(206)는, 가장 입수 하기 쉬운 표면이 (100)면인 것을 예로 하여 설명하였지만, (110)면 또는 (100)면 등, 다른 방위의 것도, 완전 동일한 방식으로, 시초부터, 표면 연마가 필요하지 않을 정도로 평탄한 실리콘 막면을 갖는 SOI기판을 제조할 수 있다.
그리고, (100)면 방위의 것에 비해, (110)면 방위의 것에서는, 최근접 원자 끼리가 그 (110)면에 가장 많이 배치된 것으로서, 단결정 실리콘 피스(206)를 분리한 경우에, 분리면이 매우 평탄하게 되고, 그 SOI 기판(201)에 형성한 실리콘 트랜지스터의 불량율을 작게 할 수 있다.
또한, (111)면 방위인 것으로 하면, 분리되는 면이 단결정 실리콘 바디의 분열된 면과 일치하고, 또한 동 평면내에서는, 최근접 원자 끼리가 상기 (111)면으로부터 작은 편향의 각도로 존재하기 때문에, 단결정 실리콘 피스(206)를 분리한 경우에, 분리면이 매우 평탄하게 되고, 그 SOI 기판(201)에 형성한 실리콘 트랜지스터의 불량률을 더욱 작게 할 수 있다.
〔실시예8〕
본 발명의 또 다른 실시예에 대해, 도9(a) 및 도10에 기초하여 설명하면 다음과 같다.
도9(a) 내지 도9(h)는 본 실시예의 SOI 기판(211)의 형성 순서를 나타내는 도면이다. 이 SOI 기판(211)은, 상기 SOI 기판(201)과 유사하고, 대응하는 부분에는 동일의 참조 부호를 첨부하고, 그에 대한 설명을 생략한다. 이 SOI 기판(211)에서는, 도9(h)에 나타내는 바와 같이, 다결정 실리콘 박막(212)과 상기 단결정 실리콘 박막(205)을 동일의 고왜점 무알칼리 글라스 기판(202)위에 형성하는 것이다.
먼저, 도9(a) 및 도9(b)에 나타내는 바와 같이, 고왜점 무알칼리 글라스 기판(202)위에, 언더코팅막으로 되는 절연막(213)이, 플라즈마 화학 기상 성장법(PECVD법)에 의해 두께 300nm 정도 형성된다. 이 언더코팅막의 최상층은, 친수성이 양호한 상기 이산화 규소막으로 된다. 다음에, 도9(c)에 나타내는 바와 같이, 상기 PECVD법에 의해, 아모르퍼스 실리콘막(214)이 30∼200nm 형성되고, 탈수소 어닐링을 400∼500℃에서 행하고, 아모르퍼스 실리콘막(214) 중의 수소를 배출시킨다. 그 후, 도9(d) 및 도9(e)에 나타내는 바와 같이, 아모르퍼스 실리콘막(214)에 TFT를 형성하는 영역(214a)을 엑시머 레이저로 용융·결정화(레이저 결정화)하여, 다결정 실리콘 박막(212)으로 한다. 이 때의 다결정 실리콘 박막(212)의 막 두께는, 후에 형성하는 단결정 실리콘 박막(205)의 막 두께, 예를 들면 상기 40∼200nm에 대응되는 것이 중요하다.
레이저 결정화 후는, 도9(e) 및 도9(f)에 나타내는 바와 같이, 단결정 실리콘 박막(205)을 접합시키는 영역(214b)의 실리콘막을 에칭하여 제거해 놓는다. 이 경우, 다결정 실리콘 박막(212)의 표면이 포토레지스토와 밀착되어 오염이 걱정되는 경우에는, 포토레지스토 도포 전에 다결정 실리콘 박막(212)의 표면에 이산화 규소막을 두께 30∼100nm정도 형성해두면 좋다. 또한, 단결정 실리콘 박막(205)의 막 두께가 다결정 실리콘 박막(212)의 막 두께와 일치하도록, 다결정 실리콘 박막(212)의 막 두께로부터, 필요하다면, 상기 절연막(213)의 두께 방향의 일부도 합해서, 에칭 제거한다.
계속하여, 상기 수소 이온이 주입된 단결정 실리콘 피스(206)가 상기 에칭 제거된 영역(214b)을 덮는 형상으로 절단되고, 상기 도7(f) 및 도7(g)와 마찬가지로, 도9(g) 및 도9(h)에 나타내는 바와 같이, 단결정 실리콘 피스(206)를 상기 에칭 처리된 영역(214b)에 접합시키고, 상기 600℃ 정도의 열 공정을 거치게 함에 의해, 단결정 실리콘 피스(206)를 수소 이온 주입 면(210)으로부터 분리시켜, 단결정 실리콘 박막(205)을 얻는다.
이러한 박막(205,212)은 쌍방 어느 경우에도, 또한 상기 SOI 기판(201)과 같이 단결정 실리콘 박막(205)만의 경우에도, TFT의 형성 프로세스는 이하의 도10에 나타낸 바와 같다. 도10은, 상기 SOI 기판(211)으로부터 형성한 박막 트랜지스터(221)의 일례의 단면도이다. 이 박막 트랜지스터(221)의 형성 순서를 구체적으로 설명하면, 먼저 상기 박막(205,212)을 형성하는 트랜지스터의 사이즈에 따라 패터닝한다. 다음에, 게이트 절연막(222)을 형성한다. 이 게이트 절연막(222)에는, 이산화 규소를 주성분으로 하는 막이 최적이며, 예를 들면 두께 30∼200nm이다. 게이트 절연막(222)은, 200∼400℃의 온도로 성막하면 치밀성이 뒤떨어지는 막으로 되기 때문에, 성막 후, 600℃ 정도의 온도로 치밀화 어닐링을 행한다. 이 어닐링은, 수소 이온 주입된 단결정 실리콘막의 결정질을 주입 전의 결정질로 복귀시키는 처리도 겸하고 있다.
그 후, 게이트 전극막(223)을 300nm 정도 성막하고, 적절한 형상으로 패터닝한다. 또한, 상기 게이트 전극막(223)을 마스크로 하여, 상기 박막(205,212)에 이온이 주입되고, n+또는 p+영역(224)이 형성된다. 이 때, 본발명에서는, 상기와 같이 단결정 실리콘 박막(205)의 두께를 200nm 정도 이하로 함으로써, 채널 영역(225)을 완전 공핍화할 수 있다.
계속하여, 층간절연막(226)을 400nm 정도 형성한 후, 소스·드레인전
극과의 콘택트가 허용되는 위치에 구멍을 제공한다. 그 후, 소스·드레인 메탈막(227)을 400nm 정도 성막하고, 패터닝한다. 경우에 따라서는, n형 MOS TFT에서는, 상기 이온 주입 시에, LDD구조로서, 고신뢰성을 얻도록 한다.
이와 같이 하여 형성된 박막 트랜지스터(221)에서는, 접합·분리에 의해 단결정 실리콘 박막(205)이 얻어지는 부분은, 채널부로 되는 실리콘막이 단결정막으로 되도록 하기 때문에, 다결정 실리콘 박막(212)에서 인식되던 립계에서의 전기 전도가 없어지게 되어, 높은 특성을 얻을 수 있으며, 또한 동일한 단결정 실리콘 박막(205)위의 전 트랜지스터에서 특성이 균일하다. 이 때문에, 예를 들면 LCD 디스플레이에 이용되는 경우에는, 소스 드라이버부 또는 주변 회로에 사용된다. 이에 대해, 상기 박막 트랜지스터(221)를 다결정 실리콘 박막(212)으로 형성한 부분은, 비교적 특성이 뒤떨어지는 회소부 또는 게이트 드라이버부로 사용된다.
본 발명자의 형성 결과에 따르면, 단결정 실리콘 박막 트랜지스터는, NMOSTFT에서는, 전계 효과 이동도가 500cm2/V·sec, 문턱치 전압이 1.OV, 오프 전류가 1×10-12A로, 그리고 PMOSTFT에서는, 전계 효과 이동도가 250cm2/V·sec, 문턱치 전압이 -1.OV, 오프 전류가 1×10-12A로, 모두 균일성이 우수한 박막 트랜지스터가 얻어졌다.
이와 같이 구성함에 따라, 접합된 단결정 실리콘 박막(205)의 영역(214b)과 다결정 실리콘 박막(212)의 영역(214a)이 거의 동일한 높이로 되는 SOI 기판(211)을 얻을 수 있다. 그 결과, 섬 에칭을 포함하여, 상기 영역(214a,214b)에 대해, 이후의 대부분 공정을 동시에 처리하는 것이 가능하다. 또한, 단차가 적은 트랜지스터나 회로가 형성되고, 예를 들면 액정 패널의 경우, 셀 두께 제어에 유리하게 된다.
〔실시예9〕
본 발명의 또 다른 실시예에 대해 도11(a) 내지 도11(h) 및 도16에 기초하여 설명하면, 다음과 같다.
도11(a) 내지 도11(h)는, 본 실시예에 따른 액티브매트릭스 기판(320)(반도체 장치)의 제조 공정의 일례를 나타낸다. 도11(h)에 나타내는 바와 같이, 본 액티브매트릭스기판(320)은, 절연 기판(301), SiO2(산화실리콘)막(302,311), 다결정 Si 박막(304), 단결정 Si 박막(305), 게이트산화막(306), 게이트 전극(321), 층간절연막(322) 및 금속 배선(324)을 구비하고 있다. 또한, 액티브매트릭스기판(320)은, 스위칭소자인 박막 트랜지스터(TFT: thin film transistor)를 구비하고 있다. 액티브매트릭스기판(320)은, 예를 들면 액정 표시장치 등에 사용된다.
절연 기판(301)은, 고왜점 글라스로 이루어진다. 여기에서는, 절연 기판(301)으로서, 알칼리 토류-알루미늄 붕소-규산 글라스로 이루어지는 코드(code)1737(코닝사 제품)을 사용하고 있다.
또한, 절연 기판(301)의 재료로는, 특히 한정되는 것은 아니고, 고왜점 글라스인 바륨-알루미늄 붕소-규산 글라스, 붕소-규산 글라스, 알칼리 토류-아연-납-알루미늄 붕소-규산 글라스, 알칼리 토류-아연-알루미늄 붕소-규산 글라스 등이라도 된다.
절연 기판(301)의 표면상에는, 대략 전면에, Si02로 이루어지는 Si02막(302)이 형성되어 있다. SiO2막(302)의 막 두께는, 약 100nm이다.
Si02막(302)위에는, 다결정 Si 박막(304) 및 Si02막(311)이 형성되어 있다. 다결정 Si 박막(304)은, 섬모양 패턴으로 되도록 형성되어 있고, 그의 막 두께는, 약 50nm이다. SiO2막(311)은, SiO2막(302)위에 있고, 다결정 Si 박막(304)과 다른 영역에 섬모양 패턴이 되도록 형성되어 있고, 그 막 두께는, 약 200nm이다. SiO2막(311)위에는, 또한 동일 형상의 단결정 Si박막(305)이, 섬모양 패턴으로 되도록 형성되어 있다. 단결정 Si 박막(305)의 막 두께는 약 50nm이다.
인접하는 다결정 Si 박막(304)의 영역과 단결정 Si 박막(305)의 영역은, 적어도 0.3μm, 바람직하게는 0.5μm 이상 떨어져 있다.
이로써 후술하는 다결정 Si 박막(304)의 제조 공정에서 사용되는 Ni, Pt, Sn, Pd 등의 금속 원자가, 단결정 Si 영역으로 확산함을 방지하고, 특성의 안정화를 실현할 수 있다.
SiO2막(302), 다결정 Si 박막(304) 및 단결정 Si 박막(305)의 전면 상에, SiO2로 된 게이트 산화막(306)이 형성되어 있다. 게이트산화막(306)의 막 두께는 약 60nm이다.
다결정 Si 박막(304) 및 단결정 Si 박막(305)에서의 각 섬모양 패턴의 영역 표면의 게이트 산화막(306)에는, 게이트 전극(321)이 형성되어 있다. 게이트 전극(321)은, 다결정 Si와 W실리사이드로 이루어진다. 또한, 게이트 전극(321)의 재료는, 특히 한정되는 것은 아니고, 예를 들면, 다결정Si, 다른 실리사이드 또는 폴리사이드나 고융점 금속 등이라도 된다.
이 게이트 전극(321)이 형성된 게이트 산화막(306)의 전면 상에, Si
02로 된 층간절연막(322)이 형성되어 있다. 단, 층간절연막(322)은 개구로서의 콘택트 홀(323)(도11(g) 참조)을 가지며, 이 콘택트 홀(323)에는 AlSi 등의 금속으로 이루어지는 금속 배선(324)이 형성되어 있다. 금속 배선(324)은, 다결정 Si 박막(304) 및 단결정 Si 박막(305)에서의 각 섬모양 패턴의 영역의 표면에 형성되어 있다.
또한, 액티브매트릭스기판(320)은, 액정 표시용으로, 도시되지 않은 SiNx(질화실리콘), 수지 평탄화막, 비어 홀, 투명 전극 등이 형성되어 있다.또한, 다결정 Si 박막 영역에 드라이버 및 표시부용의 TFT가 형성되고, 단결정 Si 박막 영역에 드라이버에 의한 구동의 각 타이밍을 제어하는 타이밍콘트롤러 또는 마이크로프로세서 등이 형성되어 있다. 물론, 드라이버도 단결정 Si로 형성될 수 있다. 이 경우는 더욱 더 성능이 향상되고, 디바이스 면적이 보다 작아지고, 균일성이 뛰어나며, 보다 저전압에서 동작하지만 비용면에서는 증가하기 때문에, 용도에 따라 선택된다.
이하, 액티브매트릭스기판(320)의 제조 방법에 대해, 도11(a)∼도11(h)에 기초하여 설명한다.
먼저, 상기한 코드 1737(코닝사 제품)로 이루어지는 절연 기판(301)의 표면상 전면에, TEOS(Tetra Ethoxy Silane, 즉 Si(OC2H5)4)와 02(산소)로 이루어지는 혼합 가스를 사용하여, 플라즈마 화학 기상 성장법(P-CVD: Plasma Chemical VaporDeposition, 이하 P-CVD법이라 함)에 의해 막 두께약 100nm의 SiO2막(302)을 퇴적한다.
계속하여, Si02막(302)위로, SiH4가스를 사용한 P-CVD법에 의해 막 두께 약 50nm의 비정질 Si 막(303)을 퇴적한다( 도11(a)).
그리고, 비정질 Si 막(303)에 엑시머 레이저를 조사하고 가열하여 비정질 Si를 결정화하고, 다결정 Si층을 성장시킴에 의해 다결정 Si 박막(304)을 형성한다.
또한, 다결정 Si 박막(304)을 형성하기 위한 비정질 Si 막(303)으로의 가열은, 엑시머 레이저에 의한 조사 가열 뿐만 아니라, 예를 들면, 다른 레이저에 의한 조사 가열, 및 노를 사용하는 가열로도 된다. 또한, 결정 성장을 촉진시키기 위해, 비정질 Si 막(303)에 Ni, Pt, Sn ,Pd 중 적어도 하나를 첨가할 수 있다.
다음에, 다결정 Si 박막(304) 중의 소정의 영역을, 에칭에 의해 제거한다(도11(b)).
한편, 단결정 Si 기판(310)을 준비한다. 단결정 Si 기판(310)은, 미리 표면을 산화하거나, 또는 산화막(SiO2막)을 적층함에 의해 막 두께 약 200nm의 SiO2막(311)이 형성되어 있다. 또한, 단결정 Si 기판(310)은, 1016/cm2이상, 여기에서는 5×1016/cm2의 도즈 량의 수소 이온을 소정의 에너지(여기에서는 약 24keV)로 주입한 수소 이온 주입부(312)를 가지며, 붕소가 약 3×1015cm-3도프되어 있다. 이 붕소 농도의 불순물에 의해, N채널 TFT의 문턱치가 적절한 값으로 설정된다.
그리고, 다결정 Si 박막(304)을 에칭에 의해 제거한 소정의 영역의 형상 보다 적어도 0.3μm, 바람직하게는 0.5μm 이상 적은 형상으로, 다이싱 또는 KOH등에 의한 이방성 에칭 등에 의해 단결정 Si 기판(310)을 절단한다.
계속하여, 다결정 Si 박막(304)이 형성된 기판과 단결정 Si 기판(310)의 양 기판을, 파티클 제거와 표면의 활성화를 위해 SC-1에 의해 세정하여 활성화한 후, 절단된 단결정 Si 기판(310)의 수소 이온 주입부(312)에 가까운 측의 표면을, 에칭 제거(도11(b))한 영역에 실온에서 밀착시켜 접합한다(도11(c)). 여기에서, SC-1 세정이란, 일반적으로 RCA 세정이라고 불리는 세정법의 하나로서, 암모니아와 과산화수소와 순수로 이루어지는 세정액을 사용하여 행한다.
그 후, 300℃∼600℃, 여기에서는 약 550℃의 온도로 열처리하고, 단결정 Si 기판(310)의 수소 이온 주입부(312)의 온도를, Si로부터 수소가 이탈되는 온도 이상으로 승온한다. 이로써 수소 이온 주입부(312)를 경계로, 단결정 Si 기판(310)을 벽개 박리한다.
또한, 이 열처리로서 특히 한정되는 것은 아니고, 예를 들면 레이저조사 또는 약 700℃ 이상의 피크 온도를 포함하는 램프 어닐링을 사용함에 의해, 단결정 Si 기판(310)의 수소 이온 주입부(312)의 온도를 Si로부터 수소가 이탈하는 온도 이상으로 승온시킬 수 있다.
그리고, 박리되어 절연 기판(301)위에 남아있는 단결정 Si 기판 표면의 손상층을, 등방성 플라즈마 에칭 또는 웨트 에칭, 여기에서는 버퍼된 플루오르화수소산에 의한 웨트 에칭에 의해 약 20nm 라이트 에칭함에 의해 제거한다. 이로써 절연기판(301)위에 각각 막 두께 약 50nm의 다결정 Si 박막(304)과 단결정 Si 박막(305)을 얻는다(도11(d)).
또한, 상기 접합 공정(도11(c) 참조)에 있어서, 단결정 Si 기판(310)을 실온에서 접합한 후, 300∼350℃로 약 30분 열처리한 후, 또 약 550℃로 열처리하여 벽개 박리하면 상기 벽개 박리에 동반하는 스트리핑이 감소되었다.
또한, 이 시점에서 이미 충분한 Si와 기판의 접합 강도가 얻어지지만, 더욱 접합 강도를 향상시키려면, 예를 들면, 그 후, 약 800℃로 1분간 램프 어닐링을 행하면 된다. 이는 소스·드레인의 주입 불순물의 활성화와 겸해도 된다.
다음에, 디바이스의 활성 영역으로 되는 부분을 남기고, 불필요한 Si박막(304,305)을 에칭에 의해 제거함으로써 섬모양의 패턴을 얻는다(도11(e)).
계속하여, TEOS와 02(산소)의 혼합 가스를 사용하여, P-CVD법에 의해, 막 두께 약 350nm의 SiO2막(에치백용 SiO2막)을 퇴적하고, 이것을 이방성 에칭인 RIE(리액티브 이온 에칭)에 의해 약 400nm 에치백한다. 그 후, SiH4와 N20의 혼합 가스를 사용하여, P-CVD법에 의해 막 두께 약 60nm의 게이트 산화막(306)(SiO2막)을 형성한다(도11(f)).
이 때, 형성된 다결정 Si 박막(304)과 단결정 Si 박막(305)의 패턴간의 스페이스가 적을 때는 단차가 메워지고, 클 때는 사이드월이 형성된다.
이후, 통상적으로 잘 알려진 p-Si(다결정 실리콘)형 TFT 매트릭스 기판의 형성 프로세스와 같은 프로세스에 의해 형성하면 된다. 즉, 다결정Si, 실리사이드 또는 폴리사이드 등으로 이루어지는 게이트 전극(321)을 형성한 후, P+및 B+를 이온 주입하고, 층간절연막(SiO2막)(322)을 퇴적하고, 콘택트홀(323)을 개구한다(도11(g)). 그 후, 콘택트 홀(323)에, 금속(AlSi)배선(324)을 형성한다(도11(h)).
또한, 절연 기판(301)위에 형성된 단결정 Si 박막(305)과 다결정 Si 박막(304)을 섬모양으로 에칭 패턴화함에 의해 MOS트랜지스터를 형성하며, N형 MOS트랜지스터 및 P형 MOS트랜지스터의 소스 및 드레인 영역의 적어도 일부에 약 1015/cm2이상의 P+이온을 주입한다. 이로써, 그 후, 순간 열 어닐링(Rapid Thermal Anneal, 이하 RTA라 함), 레이저, 노 등에 의해 가열처리를 행하고, 다결정 Si 박막(304) 영역 뿐만 아니라 단결정 Si 박막(305) 영역도 동시에 금속 원자를 게터링함에 의해 특성 불균일이 적은 특성이 안정된 TFT를 얻을 수 있다.
계속하여, 액정 표시용으로, SiNx(질화실리콘), 수지 평탄화막, 비어홀, 투명 전극을 순차적으로 형성한다. 그리고, 다결정 Si 박막(304) 영역에서 드라이버 및 표시부용의 TFT를 형성하고, 타이밍 콘트롤러나 마이크로 프로세서 등을 단결정 Si 박막(305) 영역에 형성한다.
그런데, 상기한 단결정 Si 기판(310)을 절연 기판(301)에 밀착시켜 접합한 후, 열처리에 의해 단결정 Si 기판(310)을 절연 기판(301)으로부터 벽개 박리하는 경우(도11(c) 및 도11(d) 참조), 접합·벽개 박리가 양호한지 아닌지는 절연 기판(301)의 재료에 기인한다.
여기에서, 도16에 기초하여, 단결정 Si 기판(310)의 재료(Si:Silicon), 상기 절연 기판(301)의 재료(코드 1737(코닝사 제품)) 및 바륨-붕소-규산 글라스로 된 코드 7059(코닝사 제품)의 규격화된 선팽창(△L/L)에 대해 설명한다. 또한, 규격화된 선팽창(이하, 선팽창이라 함)은, 온도 변화에 기인하는 길이의 변화(ppm)이다. 즉, L은 원래의 길이이고, △L은 신장된(변화된) 길이이다.
이와 같이, 코드 1737은, 약 600℃까지 선팽창 계수(℃-1)가 대략 일정하게 되어, 코드 1737과 Si의 선팽창의 차는 거의 발생되지 않고, 실온(약25℃(도16에서는 약 100℃ 이상을 나타냄))으로부터 약 600℃의 범위 내에서는, 선팽창의 차는 약 250ppm 이내로 된다.
한편, 코드 7059는, 약 600℃에서 선팽창 계수가 갑자기 증가하고, 코드 7059와 Si의 선팽창의 차는 약 600℃에서, 약 80Oppm까지 증가하게 된다.
이 때문에, 절연 기판(301)으로 코드 7059를 사용한 경우, 코드 1737을 사용하는 바와 마찬가지로 접합은 가능하여도, 벽개 박리 성공율은 훨씬 낮아진다. 즉, 벽개 박리할 때, 단결정 Si기판(310)의 파괴나, 접합계면의 박리, 또는 결정중의 결함 발생을 일으키게 된다.
이와 같이, 절연 기판(301)의 재료로서는, 대개 실온 이상, 또한 약 600℃ 이하의 온도 범위에 있어서, 접합하는 재료, 여기에서는 단결정 Si 기판(310)의 재료(Si)의 선팽창의 차가 약 250ppm 이하가 되는 것을 사용한다. 여기에서, 선팽창은 규격화되어 있다.
또한, 단결정 Si 박막(305)의 접합계면에 가해지는 응력에 대해 고려한다.여기에서, 단결정 Si 박막(305)의 라만 시프트를 현미 라만 측정 장치(예를 들면, 여기에서는, 일본 분광주식회사 제품인 NR-1800U)로 측정했다. 이 경우, 라만 피크의 시프트량은 520.52cm-1(kaiser), σ=0.12cm-1로 된다. 따라서, 단결정 Si 박막(305)에는 응력이 가해지지 않는 것을 알았다.
통상, 레이저를 사용하여 결정 성장시키는 경우, 라만 피크의 시프트량은, 3∼5cm-1정도(109Pa에 상당)의 큰 응력이 남는다.
한편, 단결정 Si 기판(310)은, SiO2막을 통해 실온에서 글라스 기판 등의 절연 기판(301)에 접합되기 때문에, 접합된 Si계면에 가해지는 응력을 실질적으로 거의 영으로 할 수 있다. 즉, 라만 피크의 시프트량을, 520.5±1(51
9.5∼521.5)cm-1의 범위로 함에 의해, 접합된 Si계면에 가해지는 응력이 실질적으로 거의 영으로 된다.
이로써 Si막을 레이저를 이용하여 결정 성장시킨 경우의 TFT와 비교하여, 계면에 가해지는 응력의 차 및 불균일에 의한 Si 결정의 변형에 기인하는 이동도의 저하 또는 불균일, 또는 계면의 결함 및 이것에 동반하는 계면 고정 전하, 계면의 국부적 상태에 의해 야기되는 문턱치 시프트 및 불균일, 및 특성 안정성 저하 등을 보다 확실하게 방지할 수 있다.
또한, 본 실시예에 있어서, 수소 이온의 주입 에너지를 크게 하여 수소 원자의 피크 위치를 깊게 하고 단결정 Si 박막(305)의 막 두께를 두껍게 하면50nm∼100nm에서는 큰 변화는 없지만, 300nm∼600nm으로 증가시키면 채널부가 완전히 공핍화하여 없어지기 때문에, 점차 TFT의 S치(서브쓰레숄드 계수)가 커지고, 또한 오프 전류의 증가가 현저해졌다.
따라서, 단결정 Si 박막(305)의 막 두께는, 채널부에서의 불순물의 도핑 밀도에도 의존하지만, 불균일에 대한 여유를 고려하여, 대략 600nm 이하, 바람직하게는 약 500nm 이하, 더 바람직하게는 100nm 이하로 할 필요가 있다.
또한, 종래의 다결정 Si 영역에 형성된 TFT에서의 이동도(캐리어 이동도)가 약 100cm2/V·sec(N채널)인 것에 비해, 이 액정 표시용 액티브매트릭스 기판(320)에 있어서는, 단결정 Si 영역에 형성된 TFT는 약 550cm2/V·sec(N채널)의 이동도를 얻었다.
또한, 이 액정 표시용 액티브매트릭스기판(320)에서, 드라이버는 물론 다결정 Si 박막(304)의 영역에 형성되어 있는 디바이스도 7∼8V의 신호
와 전원 전압을 필요로 하는 것에 비해, 단결정 Si 박막(305)의 영역에 형성되어 있는 디바이스인 타이밍 콘트롤러나 마이크로프로세서 등은 3.3V에서 안정적으로 동작된다.
또한, 이 액정 표시용 액티브매트릭스기판(320)에 있어서는, 트랜지스터가 다결정 Si 박막(304)의 영역과 단결정 Si 박막(305)의 영역에 형성됨에 의해, 각각의 영역에 형성된 동일 도전형의 트랜지스터에 있어서, 이동도, 서브쓰레숄드 계수, 문턱치 중 적어도 하나가, 영역마다 다르게 되어있다. 따라서, 필요로 하는 특성에 따라 트랜지스터를 적합한 영역에 형성할 수 있다.
또한, 이 액정 표시용 액티브매트릭스기판(320)에 있어서는, 집적회로가 다결정 Si 박막(304)의 영역과 단결정 Si 박막(305)의 영역에 형성됨에 의해, 필요로 하는 구성 및 특성에 따라 집적회로를 적합한 영역에 형성할 수 있고, 각각의 영역에 형성된 집적회로에 있어서, 당연히 동작 속도나 동작 전원 전압 등이 다른 성능의 집적회로를 형성할 수 있다. 즉, 게이트 길이, 게이트 산화막의 막 두께, 전원 전압, 로직 레벨 중 적어도 하나가 영역마다 다르게 설계될 수 있다.
이 액정 표시용 액티브매트릭스기판(320)에 있어서는, 집적회로가 다결정 Si 박막(304)의 영역과 단결정 Si 박막(305)의 영역에 형성됨에 의해, 각각의 영역에 형성된 집적회로는, 영역마다 다른 가공 룰을 적용할 수 있다. 이는, 예를 들면 특히 단채널 길이의 경우, 단결정 부분에서는, 결정 립계가 없기 때문에, TFT 특성의 불균일이 거의 증가하지 않는 것에 비해,다결정 부분에서는, 결정 립계의 영향으로 불균일이 급속하게 증가하기 때문에, 가공 룰을 각각의 부분에서 변경할 필요가 있기 때문이다. 따라서, 가공 룰에 따라 집적회로를 적합한 영역에 형성할 수 있다.
또한, 본 발명에서는 얻어진 단결정 Si 영역의 사이즈는 LSI 제조 장치의 웨이퍼 사이즈에 의해 제한되지만, 이 사이즈는 고속성, 저소비전력, 및 불균일 제거가 요구되는 고속의 로직, 타이밍 발생기, 고속의 DAC(전류 버퍼) 등을 형성하는데 충분한 사이즈이다.
또한, 단결정 Si 박막(305)의 막 두께와 다결정 Si 박막(304)의 막 두께는, 대략 동일하다.
이로써 섬모양 패턴에칭을 포함하고, 이후의 공정에서 대부분의 공정을 동시에 처리하는 것이 가능하게 되고, 또한 단차가 적은 트랜지스터 또는 회로를 형성할 수 있다. 따라서, 예를 들면 액정 패널의 경우, 셀 두께 제어에서 유익하게 된다.
그런데, 액티브매트릭스기판(320)에 있어서, 다결정 Si 영역(다결정 Si 박막(304) 상) 및 단결정 Si 영역(단결정 Si 박막(305))에 형성하는 TFT의 게이트 길이를 각각 5미크론, 0.8미크론, 게이트 산화막 두께를 각각 80nm, 50nm으로 하고, 전원 전압을 각각 8V, 3V에서 동작시킬 때, 안정적으로 동작되었다.
한편, 다결정 Si 영역에서, 게이트 길이가 0.8미크론인 TFT를 형성하고, 3V에서 동작시키자, TFT의 특성이 불균일하고 소스∼드레인간의 내압이
부족하여 사용 불가능한 것이 다수 있었다.
또한, 다결정 Si 영역에서, 게이트 길이가 1.5미크론인 TFT를 형성하고, 3V에서 동작시키자, 문턱치 전압 및 불균일이 커져서 실용상 문제가 있었다.
〔실시예10〕
본 발명의 또 다른 실시예에 대해 도12(a) 내지 도12(h)에 기초하여 설명 하면 다음과 같다. 또한, 본 실시예에 있어서, 실시예9에서의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는, 동일의 부호를 부기하고 그의 설명을 생략한다.
도12(a) 내지 도12(h)는, 본 실시예에 따른 액티브매트릭스기판(330)(반도체 장치)의 제조 공정의 일례를 나타낸다. 도12(h)에 나타내는 바와 같이, 본 액티브매트릭스기판(330)은, 절연 기판(301), SiO2(산화실리콘)막(332,311,335), 다결정Si 박막(337), 단결정 Si 박막(334), 게이트 산화막(338), 게이트 전극(321), 층간절연막(322) 및 금속 배선(324)을 구비하고 있다. 또한, 액티브매트릭스기판(330)은, 스위칭소자인 박막트랜지스터(TFT:thin film transistor)를 구비하고 있다
실시예9와 동일한 절연 기판(301)의 표면상에는, 거의 전면에, SiO2막(제1 SiO2막)(332)이 형성되어 있다. Si02막(332)의 막 두께는, 약 350nm이다.
SiO2막(332)위에는, SiO2막(절연막)(335) 및 SiO2막(311)이 형성되어 있다. SiO2막(335)의 막 두께는, 약 100nm이다. Si02막(311)은, SiO2막(332)위에 있고, SiO2막(335)과 다른 영역에 섬모양 패턴으로 되도록 형성되어 있고, 그 막 두께는 약 200nm이다.
SiO2막(335)위에는, 다른 다결정 Si 박막(337)이 섬모양 패턴이 되도록 형성되어 있다. 다결정 Si 박막(337)의 막 두께는 약 50nm이다.
SiO2막(332)은, 다결정 Si 박막(337)의 영역과 다른 영역에서, 약 150nm의 깊이를 가지는 요부(333)(도12(a) 참조)를 가진다. 이 요부(333)에는, 상기 SiO2막(311), 또 그 위에는 SiO2막(311)과 동일 형상의 단결정 Si 박막(334)이 섬모양 패턴으로 되도록 형성되어 있다.
다결정 Si 박막(337)의 영역과 단결정 Si 박막(334)의 영역은, 적어도 0.3μm, 바람직하게는 0.5μm이상 떨어져 있다. 이로써 단결정 Si 영역에 Ni, Pt, Sn, Pd 등의 금속 원자가 확산하는 것을 방지하고, 특성의 안정화를 실현할 수 있다.
SiO2막(332), 다결정 Si 박막(337), 및 단결정 Si 박막(334)의 전면상에, 게이트 산화막(336)이 형성되어 있다. 게이트 산화막(336)의 막 두께는 약 60nm이다.
다결정 Si 박막(337) 및 단결정 Si 박막(334)에서의 섬모양 패턴의 영역 표면의 게이트 산화막(336)에는, 게이트 전극(321)이 형성되어 있다.
또한, 액티브매트릭스기판(320)과 같이, 층간절연막(322), 콘택트홀(323)(도12(g) 참조), 금속 배선(324)이 형성되어 있다. 또한, 마찬가지로, 액티브매트릭스기판(320)은, 액정 표시용으로, SiNx(질화실리콘), 수지 평탄화막, 비어 홀, 투명 전극이 형성되어 있고, 다결정 Si 영역에 드라이버 및 표시부용의 TFT가 형성되고, 단결정 Si 영역에 타이밍 콘트롤러나 마이크로프로세서 등이 형성되어 있다.
이하, 액티브매트릭스기판(330)의 제조 방법에 대해, 도12(a)∼도12(h)에 기초하여 설명한다.
먼저, 코드1737(코닝사 제품)로 이루어지는 절연 기판(301)의 표면상 전면에, TEOS(Tetra Ethoxy Silane, 즉 Si(OC2H5)4)와 02(산소)로 된 혼합 가스를 사용하여, P-CVD법에 의해 막 두께 약 350nm의 Si02막(332)을 퇴적한다. 그리고, SiO2막(332)의 소정의 영역을 약 150nm 에칭함에 의해 요부(333)를 형성한다(도12(a)).
한편, 단결정 Si 기판(310)을 준비한다. 단결정 Si 기판(310)은, 미리 표면을 산화하거나, 또는 산화막(SiO2막)을 적층함에 의해 막 두께 약 200nm의 SiO2막(311)이 형성되어 있다. 또한, 단결정 Si 기판(310)은, 5×1016/cm2의 도즈 량의 수소 이온을 소정의 에너지로 주입한 수소 이온 주입부(312)를 가지며, 붕소가 약 3×1015cm-3도프되어 있다.
그리고, 요부(333)보다 적어도 0.3μm, 바람직하게는 0.5μm 이상 적은 형상으로, 다이싱, 또는 KOH등에 의한 이방성 에칭 등에 의해, 단결정Si 기판(310)을 절단한다.
계속하여, 요부(333)가 형성된 절연 기판(301)과 단결정 Si 기판(310)의 양 기판을, 파티클 제거와 표면의 활성화를 위해 SC-1으로 세정하여 활성화한 후, 절단된 단결정 Si 기판(310)의 수소 이온 주입부(312)에 가까운 측의 표면을, 요부(333)에 실온에서 밀착시켜 접합한다(도12(b)).
그 후, 300℃∼600℃, 여기에서는 약 550℃의 온도로 열처리하고, 단결정 Si 기판(310)의 수소 이온 주입부(312)의 온도를, Si로부터 수소가 이탈하는 온도 이상으로 승온시킨다. 이로써 수소 이온 주입부(312)를 경계로, 단결정 Si 기판(310)을 벽개 박리시킨다.
그리고, 박리되어 절연 기판(301)위에 남아있는 단결정 Si 기판 표면의 손상층을 등방성 플라즈마 에칭 또는 웨트 에칭, 여기에서는 버퍼된 플루오르화 수소산에 의한 웨트 에칭으로 약 10nm 라이트 에칭함에 의해 제거한다. 이로써 절연 기판(301)위에 각각 막 두께 약 50nm의 단결정 Si 박막(334)을 얻는다(도12(c)).
계속하여, 절연 기판(301)표면의 대략 전면에, 그 후, 게이트 산화막(306)으로서 SiH4와 N20의 혼합 가스를 사용하여, P-CVD법에 의해 막 두께 약 100nm의 SiO2막(335)을 퇴적하고, 또 그 위의 대략 전면에, SiH4가스를 사용한 P-CVD법에 의해 막 두께 약 50nm의 비정질 Si 막(336)을 퇴적한다(도12(d)).
그리고, 비정질 Si 막(336)에 엑시머 레이저를 조사하고 가열하여 비정질 Si를 결정화하고, 다결정 Si층을 성장시킴에 의해 다결정 Si 박막(337)을 형성한다. 이 가열에 의해 단결정 Si 박막(334)의 접합 강도의 향상을 실현할 수 있다.
다음에, 다결정 Si 박막(337)의 불필요한 부분과 SiO2막(335)의 적어도 단결정 Si 박막(334)위의 부분을, 에칭에 의해 제거한다. 그 후, 디바이스의 활성 영역으로 되는 부분을 남기고, 불필요한 Si막을 에칭에 의해 제거하여, 섬모양의 패턴을 형성한다(도12(e)).
그리고, TEOS와 02의 혼합 가스를 사용하여, P-CVD법에 의해 막 두께약 350nm의 SiO2막을 퇴적하고, 이것을 이방성 에칭인 RIE에 의해 약 400nm에치백한다. 그 후, SiH4와 N20의 혼합 가스를 사용하여, P-CVD법에 의해 막 두께 약 60nm의 게이트 산화막(338)을 형성한다(도12(f)).
이 때, 형성된 다결정 Si 박막(334)과 단결정 Si 박막(337)의 패턴간의 스페이스가 적을 때는 단차가 매립되고, 클 때는 사이드월이 형성된다.
이후, 실시예9와 마찬가지로, 게이트 전극(321) 및 층간절연막(SiO2막)(322)을 형성하고, 콘택트 홀(323)을 개구한(도12(g)) 후, 콘택트홀(323)에 금속배선(324)을 형성한다(도12(h)).
여기에서, 종래의 다결정 실리콘 영역에 형성된 N채널 TFT는 이동도가 약 100cm2/V·sec인 것에 비해, 이 액티브매트릭스기판(330)에서는, 단결정 Si 영역에 형성된 N채널TFT는 약 550cm2/V·sec의 이동도를 얻었다.
액티브매트릭스기판(330)에 있어서, 드라이버는 원래부터 다결정 Si 박막(337)의 영역에 형성되어 있는 디바이스가 7∼8V의 신호와 전원 전압을 필요로 하는 것에 비해, 단결정 Si 박막(334)의 영역에 형성되어 있는 디바이스인 타이밍콘트롤러나 마이크로프로세서 등은 3.3V에서 안정적으로 동작된다.
〔실시예11〕
본 발명의 또 다른 실시예에 대해 도13(a) 내지 도13(f)에 기초하여 설명하면, 다음과 같다. 또한, 본 실시예에 있어서, 실시예10에서의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는, 동일의 부호를 부기하고 그의 설명을 생략한다.
도13(a) 내지 도13(f)는, 본 실시예에 따른 액티브매트릭스기판(반도체 장치)의 제조 공정의 일례를 나타낸다. 도13(f)에 나타내는 바와 같이, 본 액티브매트릭스기판은, 절연 기판(301), SiO2(산화 실리콘)막(362,311,335), 다결정 Si 박막(367), 단결정 Si 박막(364), 및 게이트 산화막(368)을 구비하고 있다. 또한, 이 액티브매트릭스기판은, 상기한 실시예9 및 10과 마찬가지로, 도시되지 않은 박막트랜지스터(TFT:thin film transistor), 게이트 전극, 층간절연막, 및 금속 배선을 구비하고 있다.
실시예10과 마찬가지의 절연 기판(301)의 표면상에는, 대략 전면에, SiO2로 된 SiO2막(제1 SiO2막)(362)이 형성되어 있다. SiO2막(362)의 막 두께는, 약 50nm이다.
SiO2막(362)위에는, SiO2막(절연막)(335) 및 SiO2막(311)이 형성 되어 있다. SiO2막(335)의 막 두께는 약 100nm이다. SiO2막(311)은, SiO2막(362)위에 있고, SiO2막(335)과 다른 영역에 섬모양 패턴이 되도록 형성되어 있고, 그 막 두께는 약 200nm이다.
SiO2막(311)위에는, SiO2막(311)과 동일 형상의 단결정 Si 박막(364)이, 섬모양 패턴이 되도록 형성되어 있다. 단결정 Si 박막(364)의 막 두께는 약 100nm이다. 또한, SiO2막(335)위에는, 다결정 Si 박막(367)이 섬모양 패턴이 되도록 형성되어 있다. 다결정 Si 박막(367)의 막 두께는 약 50nm이다.
SiO2막(362), 다결정 Si 박막(367), 및 단결정 Si 박막(364)의 전면상에, 게이트 산화막(368)이 형성되어 있다. 게이트 산화막(368)의 막 두께는 약 60nm이다.
또한, 다결정 Si 박막(367) 및 단결정 Si 박막(364)에서의 각 섬모양 패턴의 영역 표면의 게이트 산화막(368)에는, 도시되지 않은 게이트 전극이 형성되어 있다. 게이트 전극은, 실시예10의 액티브매트릭스기판(330)과 동일한 모양의 것이고, 예를 들면 다결정 Si, 실리사이드, 또는 폴리사이드 등으로 된다
또한, 액티브매트릭스기판(330)과 마찬가지로, 도시되지 않은 층간절연막, 콘택트홀, 금속 배선이 형성되어 있다. 또한, 액정 표시용으로, SiNx(질화실리콘), 수지 평탄화막, 비어 홀, 투명 전극이 형성되어 있고, 다결정 Si 영역에 드라이버 및 표시부용의 TFT가 형성되고, 단결정 Si 영역에 타이밍콘트롤러나 마이크로프로세서 등이 형성되어 있다.
이하, 상기한 본 실시예에서의 액티브매트릭스기판의 제조 방법에 대해 도13(a)∼도13(f)에 기초하여 설명한다.
먼저, 코드 1737(코닝사 제품)로 이루어지는 절연 기판(301)의 표면상 전면에, TEOS(Tetra Ethoxy Silane, 즉 Si(OC2H5)4)와 02(산소)로 된 혼합 가스를 사용하여, P-CVD법에 의해 막 두께 약 50nm의 SiO2막(362)을 퇴적한다(도13(a)).
한편, 미리 적절한 형상으로 절단된 단결정 Si 기판(310)을 준비한다. 단결정 Si 기판(310)은, 미리 표면을 산화하거나, 또는 산화막(SiO2막)을 적층함에 의해 막 두께 약 200nm의 SiO2막(311)이 형성되어 있다. 또한, 단결정 Si 기판(310)은, 5×1016/cm2의 도즈 량의 수소 이온을 소정의 에너지로 주입한 수소 이온 주입부(312)를 가지며, 붕소가 약 3×1015cm-3도프되어 있다.
그리고, 절연 기판(301)과 단결정 Si 기판(310)의 양 기판을, 파티클
제거와 표면의 활성화를 위해 SC-1으로 세정하여 활성화한 후, 절단된 단결정 Si 기판(310)의 수소 이온 주입부(312)에 가까운 측의 표면을, 절연 기판(301)에 실온에서 밀착시켜 접합한다(도13(b)).
그 후, 300℃∼600℃, 여기에서는 약 550℃의 온도로 열처리하고, 단결정 Si 기판(310)의 수소 이온 주입부(312)의 온도를, Si로부터 수소가 이탈하는 온도 이상으로 승온한다. 이로써 수소 이온 주입부(312)를 경계로,단결정 Si 기판(310)을 벽개 박리한다.
그리고, 박리되어 절연 기판(301)위에 남아있는 단결정 Si 기판 표면의 손상층을, 등방성 플라즈마 에칭 또는 웨트 에칭,여기에서는 버퍼된 플루오르화 수소산에 의한 웨트 에칭으로 약 20nm 라이트 에칭함에 의해 제거 한다. 이로써 절연 기판(301)위에 막 두께 약 80nm의 단결정 Si 박막(364)을 얻는다(도13(c)).
다음에, 절연 기판(301) 표면의 대략 전면에, SiH4와 N20의 혼합 가스를 사용하여, P-CVD법에 의해 막 두께 약 100nm의 SiO2막(335)을 퇴적하고, 또한 그 위의 대략 전면에, SiH4를 사용하여, P-CVD법에 의해 막 두께 약 50nm의 비정질 Si 막(366)을 형성한다(도13(d)).
그리고, 비정질 Si 막(366)에 엑시머 레이저를 조사하고 가열하여 비정질 Si를 결정화하고, 다결정 Si층을 성장시킴에 의해 다결정 Si 박막(367)을 형성한다. 이 가열에 의해 단결정 Si 박막(364)의 접합 강도의 향상을 실현할 수 있다.
다음에, 다결정 Si 박막(367) 중, 디바이스의 활성 영역으로 되는 부분을 남기고, 적어도 단결정 Si 박막(364)위의 부분을 포함하는 불필요한 부분을 에칭에 의해 제거함에 의해 섬모양의 패턴을 형성한다(도13(e)).
계속하여, TEOS와 02의 혼합 가스를 사용하여, P-CVD법에 의해 막 두께 약 350nm의 SiO2막을 퇴적하고, 또한 약 350nm의 포토레지스트를 수지 평탄화막으로 하여 전면에 도포한 후, 02와 CF4를 포함하는 혼합 가스를 사용하여, RIE에 의해 수지 평탄화막의 전부와 SiO2막(335)의 일부를 에치백한다.
그 후, SiH4와 N20의 혼합 가스를 사용하여, P-CVD법에 의해 막 두께약 60nm의 게이트 산화막(368)을 형성한다(도13(f)).
이후, 실시예9 및 10과 같이, 통상 잘 알려져 있는 p-Si(다결정실리콘)형 TFT매트릭스 기판의 형성 프로세스와 같은 프로세스에 의해 형성하면
된다. 즉, 다결정 Si, 실리사이드, 또는 폴리사이드 등으로 이루어지는 게이트전극을 형성한다. 그리고, P+및 B+를 이온 주입하고, 층간절연막(Si02막)을 퇴적하고, 콘택트 홀을 개방한 후, 콘택트 홀에 금속 배선을 형성한다.
여기에서, 종래의 다결정 실리콘 영역에 형성된 N채널 TFT는 이동도가 약 100cm2/V·sec인 것에 비해, 본 실시예에 따른 액티브매트릭스기판에 있어서는, 단결정 Si 영역에 형성된 N채널 TFT는 약 550cm2/V·see의 이동 도를 얻었다.
이 액티브매트릭스기판에서, 드라이버는 원래부터 다결정 Si 박막(367)의 영역에 형성되어 있는 디바이스가 7∼8V의 신호와 전원 전압을 필요로 하는 것에 대해, 단결정 Si 박막(364)의 영역에 형성되어 있는 디바이스인 타이밍콘트롤러나 마이크로프로세서 등은 3.3V에서 안정적으로 동작되었다.
〔실시예12〕
본 발명의 또 다른 실시예에 대해 도14(a) 내지 도14(e)에 기초하여 설명하면, 다음과 같다. 또한, 본 실시예에서, 실시예9에서의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는, 동일 참조부호를 부기하고 그의 설명을 생략한다.
본 실시예에 따른 액티브매트릭스기판은, 상기한 실시예9에 따른 액티브매트릭스기판(320)에 있어서 다결정 Si 박막(304) 대신에 다결정 Si 박막(343)을 형성한 것이고, 다른 구조는 액티브매트릭스기판(320)과 동일하게 되어있다. 이하, 액티브매트릭스기판(320)과의 다른 점만을 설명한다.
다결정 Si 박막(343)은, 메탈 어시스트에 의해 결정 성장이 촉진되는 다결정 Si, 즉 연속 결정 립계 Si(Continuous Grain Silicon)로 이루어진다.
이하, 상기 다결정 Si 박막(343)을 사용한 액티브매트릭스기판의 제조 방법에 대해서, 도14(a)∼도14(e)에 기초하여 설명한다.
먼저, 상기한 코드1737(코닝사 제품)로 이루어지는 절연 기판(301)의 표면상 전면에, TEOS(Tetra Ethoxy Silane, 즉 Si(OC2H5)4와 02(산소)로 이루어지는 혼합 가스를 사용하여, P-CVD법에 의해 막 두께 약 100nm의 SiO2막(302)을 퇴적한다.
계속하여, SiO2막(302)위로, SiH4가스를 사용한 P-CVD법에 의해 막
두께 약 50nm의 비정질 Si 막(303)을 퇴적한다. 그 후, 절연 기판(301) 표면의 대략 전면에 SiH4와 N20 혼합 가스를 사용한 P-CVD법에 의해 약 200nm의 SiO2막(341)(제2 SiO2막)을 퇴적한다(도14(a)).
그리고, 상층의 SiO2막(341)에서의 소정의 영역에, 에칭에 의해 개구부를 형성한 후, 그 개구부에서의 비정질 Si 막(303)의 표면의 친수성을 제어하기 위해, 비정질 Si 막(303)의 표면을 얇게 산화하여 산화막(342)을 형성하고, 그 위에 초산 Ni수용액을 스핀 코팅한다(도14(b)).
다음에, 600℃의 온도에서 약 12시간 고상 성장을 행하고, 메탈 어시스트에 의해 결정 성장이 촉진된 다결정 Si, 즉 연속 결정 립계Si(Continuous Grain Silicon)를 성장시킴에 의해 막 두께가 약 50nm인 다결정 Si 박막(343)을 형성한다. 또한, 다결정 Si 박막(343)위의 SiO2막(341) 및 산화막(342)을 제거한다. 그 후, 다결정 Si 박막(343)의 소정의 영역을 에칭 제거한다(도14(c)).
한편, 단결정 Si 기판(310)을 준비한다. 단결정 Si 기판(310)은, 미리 표면을 산화하거나, 또는 산화막(Si02막)을 적층함에 의해 막 두께 약 200nm의 SiO2막(311)이 형성되어 있다. 또한, 단결정 Si 기판(310)은, 1016/cm2이상, 여기에서는 5×1016/cm2의 도즈 량의 수소 이온을 소정의 에너지(여기에서는 약 24keV)로서 주입하는 수소 이온 주입부(312)를 가지며, 붕소가 약 3×1015cm-3도프되어 있다.
그리고, 다결정 Si 박막(343)을 에칭에 의해 제거한 소정의 영역의 형상보다 적어도 0.3μm, 바람직하게는 0.5μm이상 적은 형상으로, 다이싱또는 KOH등에 의한 이방성 에칭 등에 의해 단결정 Si 기판(310)을 절단한다. 이로써 다음의 다결정 Si박막(343)의 제조 공정에서 이용되는 Ni, Pt, Sn, Pd 등의 금속 원자가, 단결정 Si 영역에 확산하는 것을 방지하여, 특성의 안정화를 실현할 수 있다.
계속하여, 다결정 Si 박막(343)이 형성된 기판과 단결정 Si 기판(310)의 양 기판을, 파티클 제거와 표면의 활성화를 위해 SC-1로 세정하여 활성화한 후, 절단된 단결정 Si 기판(310)의 수소 이온 주입부(312)에 가까운 측의 표면을, 에칭 제거(도14(c) 참조)한 영역에 실온에서 밀착시켜 접합한다(도14(d)).
그 후, 레이저 조사 또는 약 700℃이상의 피크 온도를 포함하는 램프 어닐링을 사용함에 의해 단결정 Si 기판(310)의 수소 이온 주입부(312)의 온도를 Si로부터 수소가 이탈하는 온도 이상으로 승온시킨다. 이로써 수소 이온 주입부(312)를 경계로, 단결정 Si 기판(310)을 절연 기판(301)으로부터 벽개 박리한다.
계속하여, 박리된 절연 기판(301)위에 남아있는 단결정 Si 기판 표면의 손상층을, 등방성 플라즈마 에칭 또는 웨트 에칭, 여기에서는 버퍼된 플루오르화 수소산에 의한 웨트 에칭으로 약 10nm 라이트 에칭함에 의해 제거한다. 이로써 절연 기판(301)위에 막 두께 약 50nm의 단결정 Si 박막(305)을 얻는다(도14(e)).
다음에, 디바이스의 활성 영역 근방의 SiO2막에 개구부를 형성하고, SiO2막의 마스크로의 결정 성장을 촉진하기 위해 첨가된 Ni의 게터링을 위해, 고농도의 P+이온을 주입하며(15keV, 5×1015/cm2), RTA로 약 800℃의 온도에서 1분간의 열처리를 행한다. 단결정 Si 박막(305)중에 Ni원자가 확산하지 않도록 단결정 Si 박막(305)과 다결정 Si 박막(343) 사이에는 물리적으로 스페이스가 제공되지만, 극히 미량의Ni 원자가, 프로세스 중에 혼입할 가능성이 있으며, 단결정 Si의 활성 영역도 상기 게터링을 행하는 것이 바람직하다. 또한, 스페이스를 우선하는 경우는, 설계상 선택적으로 게터링을 생략할 수 있다
다음에, 디바이스의 활성 영역으로 되는 부분을 남기고, 다결정 Si 박막(343)의 불필요한 부분과 단결정 Si 박막(305)의 불필요한 부분을 에칭하여 제거한 섬모양의 패턴을 얻는다(도11(e)에 대응).
이후의 공정(도11(f)∼ 도11(h)에 대응)은, 실시예9와 동일하기 때문에 생략한다.
여기에서, 종래의 연속 결정 립계 Si영역에 형성된 N채널 TFT는 이동도가 약 200cm2/V·sec인 것에 비해, 본 실시예에 따른 액티브매트릭스기판에 있어서는, 단결정 Si 영역에 형성된 N채널 TFT는 약 550cm2/V·sec의 이동도를 얻었다.
이 액티브매트릭스기판에 있어서, 드라이버는 원래부터 다결정 Si 박막(343)의 영역에 형성되어 있는 디바이스가 7∼8V의 신호와 전원 전압을 필요로 하는 것에 대해, 단결정 Si 박막(305)의 영역에 형성되어 있는 디바이스인 타이밍콘트롤러나 마이크로프로세서 등은 3.3V에서 안정적으로 동작되었다.
또한, 도14(b)에 나타내는 공정에서는 초산 Ni 수용액을 사용하여 스핀 코팅하고 있지만, 이것으로 한정되는 것은 아니고, 예를 들면, 에탄올 등을 사용할 수 있다.
〔실시예13〕
본 발명의 또 다른 실시예에 대해서 도15(a) 내지 도15(h)에 기초하여 설명하면, 다음과 같다. 또한, 본 실시예에 있어서, 실시예9에서의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는, 동일의 참조부호를 부기하고 그의 설명을 생략한다.
본 실시예에 따른 액티브매트릭스기판(350)은, 상기한 실시예9에 따른 액티브매트릭스기판(320)에서의 SiO2막(302) 및 비정질 Si 막(303) 대신에 절연막(352)·비정질 Si 막(353)을 형성하는 것이고, 다른 구조는 액티브매트릭스기판(320)와 동일하게 되어있다. 이하, 액티브매트릭스기판(320)과의 차이점만을 설명한다.
도15(h)에 나타내는 바와 같이, 액티브매트릭스기판(350)은 절연 기판(301)위에, 깊이 약 150nm의 요부(351)를 가지며, 막 두께가 약 350nm인 SiO2막이나 질화 Si막 등으로 이루어지는 절연막(352)이 형성되어 있다.
Si02막(302)위에는, 다결정 Si 박막(354) 및 SiO2막(311)이 형성되어 있다. 다결정 Si 박막(354)은, 다결정 Si 박막(304)과 마찬가지로, 섬모양 패턴으로 되도록 형성되어 있고, 그 막 두께는 약 50nm이다. SiO2막(311)은 SiO2막(352)위에 있고, 다결정 Si 박막(354)과 다른 영역에 섬모양 패턴이 되도록 형성되어 있고, 그의 막 두께는 약 200nm이다. SiO2막(311)위에는, 또한 동일 형상의 단결정 Si 박막(305)이, 섬모양 패턴으로 되도록 형성되어 있다. 단결정 Si 박막(305)의 막 두께는 약 50nm이다.
또한, 본 실시예에 있어서, Si02막(311)의 막 두께는 400nm이다.
이하, 액티브매트릭스기판(350)의 제조 방법에 대해 도15(a)∼도15(h)에 기초하여 설명한다.
먼저, 상기한 코드1737(코닝사 제품)로 이루어지는 절연 기판(301)의 표면상 전면에, SiH4와 N20의 혼합 가스를 사용하여, P-CVD법에 의해 막 두께 약 350nm의 절연막(352)을 퇴적한다. 계속하여, 그 표면상 전면에, SiH4가스를 사용하여, P-CVD법에 의해 막 두께 약 50nm의 비정질 Si 막(353)을 퇴적한다(도15(a)).
그리고, 비정질 Si 막(353)에 엑시머 레이저를 조사하고 가열하여 결정화하고, 다결정 Si층을 성장시켜서, 다결정 Si 박막(354)을 형성한다.
소정의 영역의 다결정 Si 박막(354)과 절연막(352)의 일부를, 약 150nm 에칭에 의해 제거함으로써 깊이 약 200nm의 요부(351)를 형성한다(도15(b)).
한편, 단결정 Si 기판(310)을 준비한다. 단결정 Si 기판(310)은, 미리 표면을 산화하거나, 또는 산화막(SiO2막)을 적층함에 의해 막 두께 약 400nm의 SiO2막(311)이 형성되어 있다. 또한, 단결정 Si 기판(310)은, 1016/cm2이상, 여기에서는 5×1016/cm2의 도즈 량의 수소 이온을 소정의 에너지(여기에서는 약 24keV)로 주입하는 수소 이온 주입부(312)를 가지고 있다.
그리고, 다결정 Si 박막(354)을 에칭에 의해 제거한 소정의 영역의 형상보다 0.5μm이상 적은 형상으로, 다이싱이나 이방성 에칭 등에 의해 단결정 Si기판(310)을 절단한다.
계속하여, 다결정 Si 박막(354)이 형성된 기판과 단결정 Si 기판(310)의 양 기판을, 파티클 제거와 표면의 활성화를 위해 SC-1로 세정하여 활성화한 후, 절단된 단결정 Si 기판(310)의 수소 이온 주입부(312)에 가까운 측의 표면을, 요부(351)에 실온에서 밀착시켜 접합한다(도15(c)).
그 후, 300℃∼600℃, 여기에서는 약 550℃의 온도로 열처리하고, 단결정 Si 기판(310)의 수소 이온 주입부(312)의 온도를, Si로부터 수소가 이탈하는 온도 이상으로 승온시킨다. 이로써 수소 이온 주입부(312)를 경계로, 단결정 Si 기판(310)을 벽개 박리한다.
그리고, 박리되어 절연 기판(301)위에 남아있는 단결정 Si 기판 표면의 손상층을, 등방성 플라즈마 에칭 또는 웨트 에칭, 여기에서는 버퍼된 플루오르화 수소산에 의한 웨트 에칭으로 약 10nm 라이트 에칭함에 의해 제거한다. 이로써 절연 기판(301)위에 각각 막 두께 약 50nm의 다결정 Si 박막(354)과 단결정 Si 박막(305)을 얻는다(도15(d)).
그 후, 약 800℃에서 1분간 램프 어닐링을 행한다.
다음에, 디바이스의 활성 영역으로 되는 부분을 남기고, 불필요한 Si박막(354,305)을 에칭에 의해 제거함으로써 섬모양 패턴을 얻는다(도15(e)).
계속하여, TEOS와 02(산소)의 혼합 가스를 사용하여, P-CVD법에 의해 막 두께 약 350nm의 SiO2막을 퇴적하고, 이것을 이방성 에칭인 RIE(리액티브 이온 에칭)에의해 약 400nm 에치백한다. 그 후, SiH4와 N20의 혼합 가스를 사용하여, P-CVD법에 의해 막 두께 약 60nm의 게이트 산화막(306)(SiO2막)을 형성한다(도15(f)).
이후의 공정(도15(g) 및 도15(h)(도11(g) 및 도11(h)에 대응))은, 실시예9와 동일하기 때문에 생략한다.
종래의 다결정 실리콘 영역에 형성된 N채널 TFT는 이동도가 약 100cm2/V·sec인 것에 비해, 이 액정 표시용 액티브매트릭스기판(360)에 있어서는, 단결정 Si 영역에 형성된 N채널 TFT는 약 550cm2/V·sec의 이동도를 얻었다.
이 액티브매트릭스기판(350)에서, 드라이버는 원래부터 다결정 Si 박
막(354)의 영역에 형성되어 있는 디바이스가 7∼8V의 신호와 전원 전압을 필요로 하는 것에 비해, 단결정 Si 박막(305)의 영역에 형성되어 있는 디바이스인 타이밍콘트롤러나 마이크로프로세서 등은 3.3V에서 안정적으로 동작되었다.
또한, 액티브매트릭스기판(350)에서는, 약 400nm의 SiO2막(311)이 형성된 단결정 Si 기판(310)을 사용했지만, 얻어진 TFT의 문턱치의 불균일은 약 200nm의 SiO2막(311)이 형성된 단결정 Si 기판(310)을 사용한 실시예9의 경우에서의 0.3V(±σ)에 비하여, 약 1/2인 0.15V(±σ)로 되고, 특히 저전압에서의 동작 안정성이 향상되었다.
이는, 접합된 단결정 Si 기판과 절연 기판 계면의 오염, 또는 격자의 변형 또는 불완전성에 기인하는 고정 전하의 영향이 경감되기 때문이다. 상기 약 400nm의 SiO2막(311)의 막 두께가 두꺼울수록, 문턱치의 불균일은 감소하지만, SiO2막(311)의 형성 공정의 효율(산화에 요구되는 시간)이나 단차와의 트레이드 오프에 의해 적절한 값은 대략 200nm∼400nm으로 된다.불균일을 중시하는 경우는 대략 400nm, 단차나 효율을 중시하는 경우는 대략 200nm이 적절한 값으로 된다.
물론, 단차가 문제되지 않는 경우는, 대략 400nm 이상이 바람직함은 말할 것도 없다.
또한, 요부(351)를 형성한 후, TEOS와 02가스를 사용한 PECVD법에 의해 수십nm의 SiO2막을 절연 기판(301) 전체를 덮도록 퇴적한 후, 단결정 Si 기판(310)과 절연 기판(301)을 접합할 수 있다. 이로써 접합성이 개선되고, 보다 확실하고 수율이 양호하게 접합할 수 있다
여기에서, 상기한 단결정 Si 기판(310)에서는, 5×1016/cm2의 도즈 량
의 수소 이온을 소정의 에너지로 주입한 것을 사용했지만, 이하 3×1016/cm2의 도즈 량의 수소 이온을 소정의 에너지로 주입한 단결정 Si 기판을 사용하는 경우에 대해 설명한다.
단결정 Si 기판(310)(수소 이온의 도즈 량:5×1016/cm2)의 경우, 단결정 Si 박막(305)을 얻기 위해, 약 550℃의 온도에서 열처리되고 있지만, 단결정 Si 기판(수소 이온의 도즈 량:3×1016/cm2)의 경우, 다결정 Si층 형성시의 대략 60∼80%의 에너지에서 엑시머 레이저의 펄스를 조사하고, 다결정Si층 성장 시와 마찬가지로, 전면을 조사함에 의해 열처리한다.
이 경우, 종래의 다결정 실리콘 영역에 형성된 N채널 TFT는 이동도가
약 100cm2/V·sec인 것에 비해, 단결정 Si 영역에 형성된 N채널 TFT는 약 600cm2/V·sec의 이동도를 얻었다.
또한, 단결정 Si 기판(310)을 사용한 액티브매트릭스기판(350)(도15(h) 참조)에 있어서는, 종래의 단결정 실리콘 영역에 형성된 TFT는 이동도가 약 550cm2/V·sec이었다.
이 차이는, 단결정 Si 기판(수소 이온의 도즈 량:3×1016/cm2)을 사용하여 얻어진 단결정 Si 박막이, 수소 이온 주입량을 감소시킨 상태였기 때문에, 수소 이온 주입에 동반하는 단결정 Si의 손상을 감소시킬 수 있고, TFT 특성이 개선되기 때문이다.
또한, 단결정 Si 기판(수소 이온의 도즈 량:3×1016/cm2)을 사용한 경우, 드라이버는 원래부터 다결정 Si 박막의 영역에 형성되어 있는 디바이스가 7∼8V의 신호와 전원 전압을 필요로 하는 것에 비해, 단결정 Si 박막의 영역에 형성되어 있는 디바이스인 타이밍콘트롤러나 마이크로프로세서 등은 3.3V에서 안정적으로 동작되었다.
또한, 본 발명은 상기한 각 실시예로 한정되는 것은 아니고, 청구항에 나타낸 범위에서 여러 가지의 변경이 가능하고, 다른 실시예로 각각 개시된 기술적 수단을 적절하게 조합하여 얻어지는 실시예에 대해서도 본 발명의 기술적 범위에 포함되는 것이다.
또한, 본 발명의 실시예는 본 내용으로 제한되는 것은 아니고, 예를 들면, 다결정 Si 형성 방법, 또는 층간절연막의 재료, 막 두께 등에 대해서도 다른 동일 분야의 기술자가 알 수 있는 수단에 의해 실현할 수 있는 것은 물론이다. 또한, 재료에 있어서도 일반적으로 동일 목적으로 사용되는 것이면 다른 재료라도 동일 효과가 얻어지는 것도 물론이다.
또한, 상기 실시예9, 10, 12 및 13에 있어서, 절연 기판(301)에 형성하는 단결정 Si 박막에 접합되는 표면의 SiO2막은, 다결정 Si 박막 또는 절연 기판(301)의 일부를 에칭하여 요부를 형성한 후 퇴적해도 된다.
본 발명에 따른 반도체 장치는, 상기한 구성에 더하여, 상기 단결정Si 박막의 상기 절연 기판으로의 접합측 표면이 산화되어 있거나, 또는 상기 단결정 Si 박막의 상기 절연 기판으로의 접합측 표면에 SiO2막이 퇴적되도록 구성할 수 있다.
또한, 상기 절연 기판의 단결정 Si 접합측 표면에도 SiO2막이 퇴적 되도록 구성할 수 있다. 또한, 단결정 Si의 접합측 표면의 SiO2막의 막 두께는 100nm 이상, 바람직하게는 500nm 이상이면 된다. 이로써 접합된 Si계면에 가해지는 응력에 의한 Si 결정의 변형에 기인하는 이동도 저하, 또는 계면의 결함이나 이것에 동반하는 계면 고정 전하, 계면의 국부적인 상태에 의한 문턱치 시프트, 및 특성 안정성 저하 등이, 접합된 단결정 Si 박막이 산화층 또는 SiO2막을 통해 절연 기판과 접합됨에 의해 방지될 수 있다.
또한, 이로써 일본국 특허 공개 공보 제1999-163363호에 기재된 바와 같이 석영 기판과의 열팽창 계수 차에 의한 가열 접합 강도 향상 공정에서의 파괴를 방지하기 때문에 조성을 조절한 결정화 글라스를 사용할 필요가 없게 된다. 따라서, 결정화 글라스 때문에 발생되는 알칼리 금속에 의한 오염의 문제가 없어지기 때문에, 저비용의 일반적인 액티브매트릭스용 고왜점 글라스를 사용하여도 열팽창 계수 차에 의한 가열 접합 강도 향상 공정에서의 파괴 또는 스트리핑을 방지할 수 있다.
이 때문에, 절연 기판으로 결정화 글라스를 사용하기 때문에 발생되는 알칼리 금속에 의한 오염의 문제가 없어지고, 또한 저비용화 할 수 있다.
본 발명에 따른 반도체 장치는, 상기한 구성에 더하여, 상기 반도체 장치가, 상기 절연기판 상에 복수의 MOSFET로 이루어지는 집적회로를 형성한 액티브매트릭스 기판으로 형성되도록 구성할 수 있다.
상기한 구성에 의해, 또한 반도체 장치가, 상기 절연 기판 상에 복수의 MOS(Metal Oxide Semiconductor)FET로 이루어지는 집적회로를 형성한 액티브매트릭스기판이기 때문에, 상기 특징을 갖는 액티브매트릭스기판을 얻을 수 있다.
본 발명에 따른 반도체 장치는, 상기한 구성에 더하여, 상기 절연 기판이, 적어도 단결정 Si가 존재하는 영역의 표면에 Si02막이 형성된 고왜점글라스로 형성되도록 구성할 수 있다.
상기한 바와 같이, 조성을 조절한 결정화 글라스를 사용할 필요가 없게됨으로써, 액티브매트릭스 구동에 의한 액정 표시 패널 등에 일반적으로 사용되는 고왜점 글라스로 된 절연 기판으로 형성됨에 따라, 저비용으로 반도체 장치를 제조할 수 있다.
본 발명에 따른 반도체 장치는, 상기한 구성에 더하여, 상기 절연 기판이, 표면에 SiO2막이 형성된 바륨―알루미늄 붕소-규산 글라스, 알칼리 토 유-알루미늄 붕소-규산 글라스, 붕소-규산 글라스, 알칼리 토류-아연-납-알루미늄 붕소-규산 글라스, 알칼리 토류-아연-알루미늄 붕소-규산 글라스 중 어느 하나로 이루어지도록 구성할 수 있다.
또한, 상기한 구성에 의해, 액티브매트릭스구동에 의한 액정 표시 패널등에 일반적으로 사용되는 고왜점 글라스인 상기한 글라스로 절연 기판이 형성됨으로써, 저비용으로 액티브매트릭스기판에 바람직한 반도체장치를 제조할 수 있다.
본 발명에 따른 반도체 장치는, 상기한 구성에 더하여, 상기 절연 기판 상에 형성된 상기 단결정 Si 박막의 영역과 상기 다결정 Si 박막의 영역이, 적어도 0.3미크론 이상 떨어져 있도록 구성할 수 있다.
상기한 구성에 의해, 단결정 Si 박막의 영역과 다결정 Si 박막의 영역은 적어도 0.3미크론 이상 떨어지게 됨으로써, 다결정 Si로부터 단결정 Si에 Ni, Pt, Sn, Pd등이 확산하게 됨을 방지하고, 반도체 장치의 특성의 안정을 실현할 수 있다.
본 발명에 따른 반도체 장치는, 상기한 구성에 더하여, 상기 다른 영역에 각각 형성된 동일 도전형의 트랜지스터에 있어서, 이동도, 서브쓰레숄드 계수, 문턱치 중 적어도 하나가, 상기 영역마다 다르게 되도록 구성할 수 있다.
상기한 구성에 의해, 다른 영역에 각각 형성된 동일 도전형의 트랜지스터에 있어서, 이동도, 서브쓰레숄드 계수, 및 문턱치 중 적어도 하나가 다르기 때문에, 필요로 하는 특성에 따라 트랜지스터를 적절한 영역에 형성할 수 있다.
본 발명에 따른 반도체 장치는, 상기한 구성에 더하여, 상기 다른 영역에 각각 형성된 집적회로에 있어서, 게이트 길이, 게이트 산화막의 막 두께, 전원 전압, 로직 레벨 중 적어도 하나가, 상기 영역마다 다르게 되도록 구성할 수 있다.
상기한 구성에 의해, 다른 영역에 각각 형성된 집적회로에 있어서, 게이트 길이, 게이트 산화막의 막 두께, 전원 전압, 로직 레벨 중 적어도 하나가 다르기 때문에, 필요로 하는 구성 및 특성에 따라 집적회로를 적합한 영역에 형성할 수 있다.
본 발명에 따른 반도체 장치는, 상기한 구성에 더하여, 상기 다른 영역에 각각 형성된 집적회로는, 가공 룰이 상기 영역마다 다르도록 구성할 수 있다.
상기한 구성에 의해, 다른 영역에 각각 형성된 집적회로는 가공 룰이 다르기 때문에, 가공 룰에 따라 집적회로를 적합한 영역에 형성할 수 있다. 본 발명에 따른 반도체 장치는, 상기한 구성에 더하여, 상기 단결정 Si 박막의 막 두께 d가 불순물 Ni에 의해 결정되는 최대 공핍 길이 Wm에 대한 불균일의 마진을 포함하는 작은 값, 즉 불순물 밀도가 실용상으로 하한인 1015/cm-3이더라도 d의 상한인 대략 600nm 이하로 되도록 구성할 수 있다.
여기에서, Wm=[4εskTln (Ni/ni) q2Ni〕1/2이고, ni는 진성 캐리어 밀도, k는 볼츠만 정수, T는 절대온도, εs는 Si의 유전율, q는 전자 전하, Ni는 불순물 밀도이다.
상기한 구성에 의해 단결정 Si 박막의 막 두께가 대략 600nm 이하이기 때문에, 반도체 장치의 S치가 작아지고, 또한 오프 전류가 감소된다.
본 발명에 따른 반도체 장치는, 상기한 구성에 더하여, 상기 단결정Si 박막의 막 두께가 100nm 이하로 되도록 구성할 수 있다.
상기한 구성에 의해, 단결정 Si 박막의 막 두께가 100nm 이하이기 때문에, 더 한층 반도체 장치의 S치가 작아지고, 또한 오프 전류가 감소된다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기한 구성에 더하여, 300℃ 이상 650℃ 이하의 1단계의 온도 스텝에 의해, 상기 열처리를 행하도록 구성할 수 있다.
상기한 구성에 의해, 1단계의 온도 스텝에 의해 열처리를 행하기 때문에, 1공정에서 열처리를 행할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기한 구성에 더하여, 300℃ 이상 650℃ 이하의 다단계의 온도 스텝에 의해 상기 열처리를 행하도록 구성할 수 있다.
상기한 구성에 의해, 다단계의 온도 스텝에 의해 열처리를 행하기 때문에, 단결정 Si의 박리에 의한 스트리핑을 감소시킬 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기한 구성에 더하여, 상기 다결정 Si 층을 성장시킬 때, 상기 비정질 Si 막에 Ni, Pt, Sn, Pd 중 적어도 하나를 첨가하는 바와 같이 구성할 수 있다.
상기한 구성에 의해, 다결정 Si층을 성장시킬 때, 비정질 Si 막에 Ni, Pt, Sn, Pd 중 적어도 하나를 첨가하고, 그 후 가열함에 의해 다결정 Si 층의 결정 성장을 촉진할 수 있다. 따라서, 다결정 Si 층의 이동도를 높게 할 수 있고, 구동 회로 형성 등에 있어서 유리하게 된다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기한 구성에 더하여, 레이저 조사에 의해 상기 단결정 Si 기판의 수소 이온 주입 영역의 온도를 Si로부터 수소가 이탈하는 온도 이상으로 승온함에 의해 상기 단결정 Si 기판을 수소 이온 주입 영역을 경계로 박리하는 공정을 행하도록 구성할 수 있다.
상기 구성에 따르면, 레이저 조사에 의해, 단결정 Si 기판의 수소 이
온 주입 영역의 온도를 승온시키기 때문에, 좁은 범위의 영역만을 승온시킬 수 있고, 단결정 Si의 손상을 억제할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기한 구성에 더하여,대략 700℃ 이상의 피크 온도를 포함하는 램프 어닐링을 행하고, 상기 단결정 Si 기판을 수소 이온 주입 영역을 경계로 박리하도록 구성할 수 있다.
상기 구성에 의해, 대략 700℃ 이상의 피크 온도를 포함하는 순간 열 어닐링(Rapid Thermal Anneal, 이하 RTA라 함)인 램프 어닐링을 행하여, 단결정 Si 기판을 수소 이온 주입부를 경계로 박리하기 때문에, 더욱 접합 강도가 향상됨과동시에, 박리 계면 및 단결정 Si 박막 내부의 수소 이온 주입에 의한 손상의 회복에 의해 트랜지스터의 특성을 향상시킬 수 있다. 또한, 램프 어닐링의 피크 온도가 높을수록 트랜지스터의 특성은 향상되지만, 기판의 휨 및 신축이 커지게 된다. 따라서, 기판 사이즈나 형성하는 디바이스의 종류에 따라 적절한 온도와 유지 시간을 선택하면 된다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기한 구성에 더하여, 상기 단결정 Si 박막의 최대 치수가 10cm 이하로 되도록 구성할 수 있다.
상기 구성에 의해, 단결정 Si 박막의 최대 치수가 10cm 이하이면, 석영 기판 보다 단결정 Si와의 열팽창 계수 차가 크게되고, 일반적으로 액티브매트릭스 구동에 의한 액정 표시 패널 등에 통상적으로 사용되는 고왜점 글라스를 사용하여도, 크랙 등의 파괴나 Si의 스트리핑을 방지할 수 있다.또한, 단결정 Si 박막의 최대 치수란, 얇은 두께를 갖는 단결정 Si 박막의 표면 형상에서의 각 치수 중 최대 치수를 의미하는 것이다. 예를 들면, 단결정 Si 박막이 원반 형상일 때는 그의 직경을, 단결정 Si 박막이 얇은 직방체인 경우에는 표면 사각형상의 대각선 길이를 의미하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기한 구성에 더하여,상기 단결정 Si 박막의 최대 치수가 5cm 이하로 되도록 구성할 수 있다.
상기 구성에 의해, 단결정 Si 박막의 최대 치수가 5cm 이하이면, 석영 기판 보다 단결정 Si와의 열팽창 계수 차가 크게되고, 일반적으로 액티브매트릭스 구동에 의한 액정 표시 패널 등에 통상적으로 사용되는 고왜점 글라스를 사용하여도,더욱 더 크랙 등의 파괴 및 Si의 스트리핑을 방지할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기한 구성에 더하여,상기 절연 기판 상에 상기 다결정 Si 박막과 상기 단결정 Si 박막이 형성된 후, 등방성 플라즈마 에칭 또는 웨트 에칭에 의해 상기 단결정 Si 박막 표면의 손상층을 에칭 제거하는 공정과, 상기 다결정 Si 박막과 상기 단결정Si 박막을 섬모양으로 에칭 패턴화 하는 공정과, 상기 다결정 Si 박막과 상기 단결정 Si 박막상의 전면에 제1 SiO2막을 퇴적한 후, 이방성 에칭에 의해 상기 제1 SiO2막의 막 두께의 일부를 남기거나, 또는 전부를 에치백하는 공정과, 게이트 절연막으로서의 제2 SiO2막을 퇴적하는 공정을 더 포함하도록 구성할 수 있다.
상기 구성에 의해, 일반적인 폴리 실리콘 TFT 형성 공정이 행해짐으로써, 종래의 공정을 이용하여 상기 특징을 가지는 TFT를 제조할 수 있다.
상기 제조 방법에 있어서는, 상기 다결정 Si 박막 패턴과 상기 섬모양 에칭 전의 단결정 Si 박막 패턴간의 스페이스를 상기 제1 SiO2막 두께의 2배와 대략 동일하게 하는 것이 바람직하다. 이로써 상기 다결정 Si 박막과 상기 단결정 Si 박막 패턴간의 골짜기 모양 부분에 산화막이 남게되고, 기판 전체가 평탄화된다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기한 구성에 더하여,상기 다결정 Si 박막 패턴과 상기 섬모양 에칭 전의 단결정 Si 박막 패턴간의 스페이스를 상기 제1 SiO2막 두께의 2배와 대략 동일하게 되도록 구성할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기한 구성에 더하여, 상기 절연 기판 상에 형성된 상기 단결정 Si 박막과 상기 다결정 Si 박막을 섬모양으로 에칭 패턴화하여 MOS 트랜지스터를 형성하고, N형 MOS 트랜지스터 및 P형 MOS 트랜지스터의 소스 및 드레인 영역의 적어도 일부에 대략 1015/cm2이상 5×1015/cm2이하의 P+이온을 주입하는 공정을 더 포함하도록 구성할 수 있다.
상기 구성에 의해, N형 MOS 트랜지스터 및 P형 MOS 트랜지스터의 소스 및 드레인 영역 중 적어도 일부에 대략 1015/cm2이상 5×1015/cm2이하의 P+이온을 주입하기 때문에, 그 후, RTA, 레이저, 노 등에 의해 가열처리를 행하고, 다결정 Si 박막 영역 뿐만 아니라 단결정 Si 박막 영역도 동시에 금속 원자를 게터링함에 의해 더욱 특성 불균일이 적은 특성의 안정적인 TFT를 얻을 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기한 구성에 더하여, 상기 단결정 Si 박막의 막 두께가 상기 다결정 Si 박막의 막 두께와 대략 같게 되도록 구성할 수 있다.
상기 구성에 의해, 단결정 Si 박막의 막 두께가 다결정 Si 박막의 막 두께와 대략 같기 때문에, 섬모양 에칭을 포함한 이후의 공정에서 대부분의 공정을 동시에 처리하는 것이 가능하게 되고, 또한 단차가 적은 트랜지스터 또는 회로를 형성할 수 있다. 따라서, 예를 들면, 액정 패널의 경우, 셀 두께 제어에서 유리하게 된다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기한 구성에 더하여, 단결정 SiO2막에 미리 표면의 산화 또는 Si02막의 퇴적에 의해 형성된 상기 SiO2막의 막두께가 200nm 이상으로 되도록 구성할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기한 구성에 더하여, 단결정 SiO2막에 미리 표면의 산화 또는 SiO2막의 퇴적에 의해 형성된 상기 SiO2막의 막 두께가 300nm 이상으로 되도록 구성할 수 있다.
SiO2막의 막 두께가 두꺼울수록, 문턱치의 불균일은 감소하지만, Si02막 형성 공정의 효율(산화에 요구되는 시간)이나 단차와의 트레이드 오프에 의해 적절한 값은 대략 200nm∼400nm으로 된다. 불균일을 중시하는 경우는 대략 400nm이상, 단차나 효율을 중시하는 경우는 대략 200nm∼400nm,보다 바람직하게는 250nm∼350nm이 적절한 값이 된다. SiO2막의 막 두께가 두꺼우면, 특히 저전압에서의 동작 안정성이 향상된다. 이는 접합된 단결정 Si 기판과 글라스 기판 등의 절연 기판 계면의 오염, 또는 격자의 변형이나 불완전성에 기인하는 고정 전하의 영향이 감소되기 때문이다.
따라서, 문턱치의 불균일, 및 Si02막 형성 공정의 효율이나 단차 사이에 적절한 밸런스를 갖는 반도체 기판을 얻을 수 있다.
또한, 본 발명의 SOI기판에서, 상기 비정질 무알칼리 글라스 기판은, 상기 단결정 실리콘보다 열팽창율이 크거나 또는 동일하게 되도록 구성할 수 있다.
상기 구성에 따르면, 단결정 실리콘 박막의 분리 및 기판으로의 접착력을 높이는 열처리를 행하기 때문에 고온하에서 노출시킬 때, 그의 열처리 의 온도 범위에서 기판의 열팽창율이 단결정 실리콘의 열팽창율(2.6×10-6deg-1) 이상으로 되기 때문에, 기판이 하방으로 볼록한 방향으로 휘게 된다. 이 때, 반 데르 발스력에 의해 기판 부근에 위치된 단결정 실리콘 피스의 부분이 수평 방향으로 인장됨으로써, 상기 하방으로 볼록한 방향으로 휘는 것에 의해, 단결정 실리콘 피스를 단부로부터 벗겨낼 때 가해지는 지는 힘이 상기 휘는 방향과 일치하게 되며, 이것이 단결정 실리콘피스가 접착면으로부터 벗겨질 때 가해지는 힘과 상쇄되어, 접착면으로부터 벗겨지지 않게되고, 본드(bond)가 형성되는 요인으로 된다. 이렇게 하여, 단결정 실리콘 박막의 기판으로부터의 박리 또는 기판의 갈라짐을 방지할 수 있다.
즉, 단결정 실리콘 피스내에 주입된 수소 이온을 소산시켜서 분리하는 공정 및 단결정 실리콘 피스의 기판으로의 접착력을 높이는 공정에서의 열처리 시에, 기판이 하방으로 볼록한 방향으로 휘게되어, 단결정 실리콘 피스가 단부로부터 벗겨질 때 가해지는 힘이 상기 휘는 방향과 일치하게 되어, 스트리핑이 발생되지 않게 된다. 이로써 기판 갈라짐 또는 단결정 실리콘 피스의 박리를 억제할 수 있다.
또한, 본 발명의 SOI기판에서, 상기 비정질 무알칼리 글라스 기판은, 알칼리 토류-알루미늄 붕소-규산 글라스, 바륨―알루미늄 붕소- 규산 글라스, 알칼리 토류-아연-납-알루미늄 붕소-규산 글라스 또는 알칼리 토류-아연-알루미늄 붕소-규산 글라스로 되도록 구성할 수 있다.
상기 구성에 따르면, 상기한 단결정 실리콘보다 열팽창율이 크거나 또는 동일한 기판을 얻을 수 있다.
또한, 본 발명의 SOI기판에서, 상기 단결정 실리콘 피스는 접합된 표
면이 (111)면, (110)면 또는(100)면으로 되도록 구성할 수 있다.
상기 구성에 따르면, 상기한 면방위를 가지는 단결정 실리콘 피스를 사용함에 의해, 완전 동일한 방식으로, 표면 연마가 필요 없을 정도로 평탄한 실리콘 막면을 갖는 SOI기판을 제조할 수 있다.
그리고, 상기 단결정 실리콘 피스로서, 가장 입수하기 쉬운 표면이 (100)방위로 된 단결정 실리콘 피스를 갖는 SOI 기판에 비해, (110)방위의 SOI 기판에서는, 최근접 원자 끼리가 상기(110)면에 가장 많이 배치되며, 따라서 상기 단결정 실리콘 피스를 분리할 때, 분리면이 극도로 평탄하게 되어, 상기 SOI 기판에 형성된 실리콘 트랜지스터의 불량율을 감소시킬 수 있다.
또한, (111)방위인 것으로 하면, 분리되는 면이 단결정 실리콘 바디의 벽개면과 일치되며, 또한 동 평면내에서는, 최근접 원자끼리가 상기 (111)면으로부터 작은 편향 각도로 존재하기 때문에, 단결정 실리콘 피스를 분리할 때에, 분리면이 매우 평탄하게 되고, 상기 SOI기판에 형성된 실리콘 트랜지스터의 불량율을 더욱 감소시킬 수 있다.
또한, 본 발명의 SOI기판의 제조 방법은, 상기 열처리를, 300℃ 이상 700℃ 이하의 온도 범위에서, 다단계의 온도 스텝으로 행하도록 구성할 수 있다.
상기 구성에 따르면, 다단계의 온도 스텝으로 열처리를 행함에 의해, 단결정 실리콘 박막의 스트리핑을 더욱 감소시킬 수 있다. 특히, 단결정 실리콘 피스가 수소 이온이 주입된 면에서 분리되지 않는 온도로 접착력 강화를 위한 제1 단계의 열처리를 행하고, 그 후에, 분리를 위한 제2 단계의 열처리를 행함으로써, 접합면으로부터 막이 벗겨지고, 단결정 실리콘 피스 그 자체가 열처리 후 벗겨져 버리는 불량품의 수를 감소시킬 수 있다.
또한, 본 발명의 SOI기판의 제조 방법은, 상기 수소 이온의 주입 깊이가 40∼200nm으로 되도록 구성할 수 있다.
상기 구성에 따르면, 상기한 바와 같이 수소 이온의 주입 깊이, 따라서 단결정 실리콘 박막의 두께가, 200nm 정도까지의 얇기이면 완전 공핍화된 트랜지스터가 얻어지고, 특성을 비약적으로 향상할 수 있음과 동시에, 가공도 용이하게 된다. 한편, 40nm보다 얇아지면, 갈라지기 쉬워지고, 제조상의 안전 계수가 감소된다.
상기한 반도체 장치는, 절연 기판이, 적어도 단결정 Si가 존재하는 영역의 표면에 SiO2층이 형성된 알칼리 토류-알루미늄 붕소-규산 글라스로 이루어지는 고왜점 글라스로 이루어지도록 구성할 수 있다.
상기 구성에 따르면, 조성을 조절한 결정화 글라스를 사용할 필요가 없게 됨으로써, 절연 기판이 액티브매트릭스구동에 의한 액정 표시 패널 등에 일반적으로 사용되는 고왜점 글라스로 이루어짐에 따라, 저비용으로 반도체 장치를 제조할 수 있다.
상기한 반도체 장치는, 절연 기판이, 바륨-알루미늄 붕소-규산 글라스, 알칼리 토류-알루미늄 붕소-규산 글라스, 붕소-규산 글라스, 알칼리 토류-아연-납-알루미늄 붕소-규산 글라스, 알칼리 토류-아연-알루미늄 붕소-규산 글라스 중 어느 하나로 이루어지도록 구성할 수 있다.
상기한 구성에 따르면, 액티브매트릭스구동에 의한 액정 표시 패널 등에 일반적으로 사용되는 고왜점 글라스인 상기 기재한 글라스로 절연 기판이 이루어지기 때문에, 저비용으로 액티브매트릭스기판에 적절한 반도체장치를 제공할 수 있다.
상기 반도체 장치는, 절연 기판 상에 복수의 MOSFET, 바이폴라 트랜지스터, 또는 SIT로 이루어지는 집적회로를 포함하는 액티브매트릭스기판으로 구성할 수 있다.
상기한 구성에 따르면, 반도체 장치가, 절연 기판 상에 복수의 MOS(Metal Oxide Semiconductor)FET(TFT)로 이루어지는 집적회로를 형성한 액티브매트릭스기판이기 때문에, 상기 특징을 가지는 액티브매트릭스기판을 얻을 수 있다.
상기한 반도체 장치는, 절연 기판 상에 형성되어 있는 단결정 Si 박막의 영역과 다결정 Si 박막의 영역이, 0.3μm 이상 떨어져 있도록 구성할 수 있다.
또한, 상기한 반도체 장치는, 절연 기판 상에 형성되어 있는 단결정Si 박막의 영역과 다결정 Si 박막의 영역이, 0.5μm이상 떨어져 있는 것이 더 바람직하다.
상기 구성에 따르면, 다결정 Si로부터 단결정 Si로, 예를 들면, Ni, Pt, Sn, Pd 등이 확산됨을 방지하고, 반도체 장치의 특성의 안정을 실현할 수 있다.
상기한 반도체 장치는, 다른 영역에 각각 형성된 동일 도전형의 트랜지스터에 있어서, 이동도, 서브쓰레숄드 계수, 문턱치 중 적어도 하나가, 상기 영역마다 다르게 되도록 구성할 수 있다.
상기 구성에 따르면, 다른 영역에 각각 형성된 동일 도전형의 트랜지스터에 있어서, 이동도, 서브쓰레숄드 계수, 문턱치 중 적어도 하나가 다르기 때문에, 필요로 하는 특성에 따라 트랜지스터를 적합한 영역에 형성할 수 있다.
상기 반도체 장치는, 다른 영역에 각각 형성된 집적회로에 있어서, 게이트 길이, 게이트 산화막의 막 두께, 전원 전압, 로직 레벨 중 적어도 하나가, 상기 영역마다 다르도록 구성할 수 있다.
상기한 구성에 따르면, 다른 영역에 각각 형성된 집적회로에 있어서, 게이트 길이, 게이트 산화막의 막 두께, 전원 전압, 로직 레벨 중 적어도 하나가 다르기 때문에, 필요로 하는 구성 및 특성에 따라 집적회로를 적합한 영역에 형성할 수 있다.
상기 반도체 장치는, 다른 영역에 각각 형성된 집적회로에 있어서, 가공 룰이 상기 영역마다 다르도록 구성할 수 있다.
상기한 구성에 따르면, 다른 영역에 각각 형성된 집적회로는 가공 룰이 다르기 때문에, 가공 룰에 따라 집적회로를 적합한 영역에 형성할 수 있다.
상기 반도체 장치는, 단결정 Si 박막의 막 두께 d가 불순물 Ni에 의해 결정되는 최대 공핍 길이 Wm에 대한 불균일의 마진을 포함하는 작은 값,즉 불순물 밀도가 실용상으로 하한인 1015cm-3으로 되어 있더라도, d의 상한인 대략 600nm 이하로 되도록 구성할 수 있다.
여기에서, Wm=[4εskTln(Ni/ni)q2Ni〕1/2이고, ni는 진성 캐리어 밀도, k는 볼츠만 정수, T는 절대온도, εs는 Si의 유전율, q는 전자 전하, Ni는 불순물 밀도이다
상기한 구성에 따르면, 단결정 Si 박막의 막 두께가 대략 600nm 이하이기 때문에, 반도체 장치의 S치(서브쓰레숄드 계수)가 작아지고, 또한 오프 전류가 감소된다.
상기 반도체 장치는, 단결정 Si 박막의 막 두께가 100nm 이하로 되도록 구성할 수 있다.
상기한 구성에 따르면, 더욱 더 반도체 장치의 S치(서브쓰레숄드 계수)가 작아지고, 또한 오프 전류가 감소된다.
상기 반도체 장치의 제조 방법은, 300℃ 이상 650℃ 이하의 1단계 또는 다단계의 온도 스텝에 의해 상기 열처리를 행하도록 구성할 수 있다.
상기한 방법에 따르면, 1단계의 온도 스텝, 즉 1공정에서 열처리를 행하는 것이 가능하다.
상기 반도체 장치의 제조 방법은, 다결정 Si 층을 성장시킬 때, 상기 비정질 Si 막에 Ni, Pt, Sn, Pd 중 적어도 하나를 첨가하도록 구성할 수 있다.
상기한 방법에 따르면, 다결정 Si 층을 성장시킬 때, 비정질 Si 막에 Ni, Pt, Sn, Pd 중 적어도 하나를 첨가하고, 그 후 가열함에 의해 다결정 Si 층의 결정 성장을 촉진할 수 있다. 따라서, 다결정 Si 층의 이동도를 높게 할 수 있고, 구동 회로 형성 등에 있어서 유리하게 된다.
상기 반도체 장치의 제조 방법은, 레이저 조사에 의해 단결정 Si 기판의 수소 이온 주입부의 온도를 Si로부터 수소가 이탈하는 온도 이상으로 승온함에 의해, 단결정 Si 기판을 수소 이온 주입부를 경계로 벽개 박리하는 공정을 행하도록 구성할 수 있다.
상기한 방법에 따르면, 레이저 조사에 의해 단결정 Si 기판의 수소 이온 주입부의 온도를 승온시키기 때문에, 좁은 범위의 영역만을 승온시킬 수 있고, 단결정 Si의 손상을 억제할 수 있다.
상기 반도체 장치는, 대략 700℃ 이상의 피크 온도를 포함하는 램프 어닐링을 행함에 의해 단결정 Si 기판을 수소 이온 주입부를 경계로 박리하도록 구성할 수 있다.
상기한 방법에 따르면, 대략 700℃ 이상의 피크 온도를 포함하는 순간 열 어닐링(Rapid Thermal Anneal)인 램프 어닐링을 행하고, 단결정 Si 기판을 수소 이온 주입부를 경계로 박리하기 때문에, 더욱 접합 강도가 향상됨과 동시에, 박리 계면 및 단결정 Si 박막 내부의 수소 이온 주입에 의한 손상의 회복에 의해 트랜지스터의 특성을 향상시킬 수 있다. 또한, 램프 어닐링의 피크 온도가 높을수록, 트랜지스터의 특성은 향상되지만, 기판의 휨 및 신축이 커지게 된다. 따라서, 기판 사이즈나 형성되는 디바이스의 종류에 따라 적절한 온도와 유지 시간을 선택하면 된다.
상기 반도체 장치의 제조 방법은, 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 후, 등방성 플라즈마 에칭 또는 웨트 에칭에 의해 상기 단결정 Si 박막 표면의 손상층을 에칭 제거하는 공정과, 다결정 Si 박막과 단결정 Si 박막을 에칭에 의해 섬모양으로 패턴화하는 공정과, 다결정Si 박막 및 단결정 Si 박막상 전면에 에치백용 Si02막을 퇴적한 후, 이방성 에칭에 의해 에치백용 SiO2막의 일부를 남기거나, 또는 막 두께 전부를 에치백하는 공정과, SiO2막을 퇴적함에 의해 게이트 절연막을 형성하는 공정을 더 포함하도록 구성할 수 있다.
상기한 방법에 따르면, 일반적인 폴리실리콘 TFT 형성 공정이 행해지기 때문에, 종래의 공정을 사용하여 상기 특징을 가지는 TFT를 제조할 수 있다.
상기 반도체 장치의 제조 방법은, 절연 기판 상에 상기 다결정 Si 박막과 상기 단결정 Si 박막이 형성된 후, 등방성 플라즈마 에칭 또는 웨트 에칭에 의해 상기 단결정 Si 박막 표면의 손상층을 에칭 제거하는 공정과, 상기 다결정 Si 박막과 상기 단결정 Si 박막을 에칭에 의해 섬모양으로 패턴화하는 공정과, 상기 다결정 Si 박막 및 상기 단결정 Si 박막상 전면에 에치백용 SiO2막을 퇴적한 후, 수지 평탄화막을 상기 SiO2막의 전면에 도포하는 공정과, 이방성 에칭에 의해 상기 수지 평탄화막의 전부와 상기 에치백용 SiO2막의 일부를 에치백하는 공정과, SiO2막을 퇴적함에 의해 게이트 절연막을 형성하는 공정을 더 포함하도록 구성할 수 있다.
상기한 방법에 따르면, 다결정 Si 박막과 단결정 Si 박막의 패턴간의 골짜기 부분에 산화막(SiO2막)이 남게 되어, 기판 전체의 평탄화를 실현할 수 있다.
상기 반도체 장치의 제조 방법은, 절연 기판 상에 형성된 상기 단결정 Si 박막과 상기 다결정 Si 박막을 에칭에 의해 도섬모양으로 패턴화하여 MOS 트랜지스터를 형성하고, N형 MOS 트랜지스터 및 P형 MOS 트랜지스터의 소스 및 드레인 영역의 적어도 일부에, 대략 1015/cm2이상 5×1015/cm2이하의 P+이온을 주입하는 공정을 더 포함하도록 구성할 수 있다.
상기한 방법에 따르면, N형 MOS 트랜지스터 및 P형 MOS 트랜지스터의 소스 및 드레인 영역의 적어도 일부에 대략 1015/cm2이상 5×1015/cm2이하의 P+이온을 주입한다. 따라서, 그 후, RTA, 레이저, 노 등으로 가열 처리를 행하고, 다결정 Si 박막 영역뿐만 아니라 단결정 Si 박막 영역도 동시에 금속 원자를 게터링함에 의해 특성 불균일을 더 적게 하여 특성이 안정적인 TFT를 얻을 수 있다.
상기 반도체 장치의 제조 방법은, 단결정 Si 박막의 막 두께가 다결정 Si 박막의 막 두께와 대략 동일하도록 구성할 수 있다.
상기한 방법에 따르면, 섬모양 패턴화를 위한 에칭을 포함하는 이후의 공정에서 대부분의 공정을 동시에 처리하는 것이 가능하게 되고, 또한 단차가 적은 트랜지스터 또는 회로를 형성할 수 있다. 따라서, 예를 들면 액정 패널의 경우, 셀 두께 제어의 면에서 유리하게 된다.
상기 반도체 장치의 제조 방법은, 단결정 Si 기판의 표면에 미리 형성된 SiO2막의 막 두께가, 200nm 이상, 더 바람직하게는, 300nm 이상으로 되도록 구성할 수 있다.
통상, SiO2막의 막 두께는 두꺼울수록, 문턱치의 불균일은 감소되지만, SiO2막 형성 공정의 효율(산화에 요구되는 시간)이나 단차와의 트레이드 오프에 의해, 적절한 값은 대략 200nm∼400nm으로 된다. 불균일을 중시하는 경우는 대략 400nm 이상, 단차나 효율을 중시하는 경우는 대략 200nm∼400nm, 보다 바람직하게는, 250nm∼350nm이 적절한 값이 된다. SiO2막의 막 두께가 두꺼우면, 특히 저전압에서의 동작 안정성이 향상된다. 이는 접합된 단결정 Si 기판과 글라스 기판 등의 절연 기판 계면의 오염, 또는 격자의 변형이나 불완전성에 기인하는 고정 전하의 영향이 감소되기 때문이다.
여기에서, 상기한 방법에 따르면, 문턱치의 불균일과, SiO2막 형성 공정의 효율 또는 단차와의 밸런스에 적절한 반도체 기판을 얻을 수 있다.
상기 반도체 장치의 제조 방법은, 단결정 Si 박막의 최대 치수가 10cm 이하로 되도록 구성할 수 있다.
상기한 방법에 따르면, 단결정 Si 박막의 최대 치수가 10cm 이하이면, 석영 기판 보다 단결정 Si와의 열팽창 계수 차가 크게되고, 일반적으로 액티브매트릭스 구동에 의한 액정 표시 패널 등에 통상적으로 사용되는 고왜점 글라스를 사용하여도, 클랙 등의 파괴나 Si의 스트리핑을 방지할 수 있다. 또한, 단결정 Si 박막의 최대 치수란, 얇은 두께를 가지는 단결정 Si 박막의 표면 형상에서의 각 치수중 최대의 치수를 의미하는 것이다. 예를 들면, 단결정 Si 박막이 원형일 때는 그 직경을, 단결정 Si 박막이 얇은 장방형인 경우에는 표면 사각형상의 대각선 길이를 의미하는 것이다.
상기 반도체 장치의 제조 방법은, 단결정 Si 박막의 최대 치수가 5cm이하로 되도록 구성할 수 있다.
상기한 방법에 따르면, 단결정 Si 박막의 최대 치수가 5cm 이하인 경우, 석영 기판 보다 단결정 Si 와의 열팽창 계수 차가 크게되고, 일반적으로 액티브매트릭스 구동에 의한 액정 표시 패널 등에 통상적으로 사용되는 고왜점 글라스를 사용하여도, 더욱 더 크랙 등의 파괴나 Si의 스트리핑을 방지할 수 있다.
상기 반도체 장치의 제조 방법은, 단결정 Si 박막이, 절연 기판과의 규격화된 선팽창의 차가, 대략 실온 이상 600℃ 이하의 온도 범위에서, 약250ppm 이하로 되도록 구성할 수 있다.
상기한 방법에 따르면, 절연 기판과 단결정 Si 박막과의 선팽창 계수의 차가 작게된다. 따라서, 절연 기판 상에 단결정 Si 박막을 형성하기 위한 공정에 있어서, 열팽창 계수 차에 의한 수소 주입 위치에서의 벽개 박리 공정에서의 파괴나 접합 계면 박리, 또는 결정중의 결함 발생을 확실하게 방지할 수 있고, 또한 가열 접합 강도를 향상시킬 수 있다.
상기 반도체 장치의 제조 방법에서, 수소 이온 주입부에 주입하는 수소 이온의 도즈 량은, 1016/cm2이상, 또는 대략 3×1016/cm2으로 되도록 구성할 수 있다.
상기한 방법에 따르면, 단결정 Si 박막의 영역에 형성되어 있는 TFT의 이동도 등의 특성을 향상시킬 수 있다.
이상의 발명의 상세한 설명에 있어서 기재한 구체적인 실시 태양, 또는 실시예는 어디까지나 본 발명의 기술적 내용을 명백하게 하는 것으로서, 그와 같은 구체예로만 한정하여 협의로 해석할 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허청구의 범위 내에서, 여러 가지로 변경하여 실시할 수 있는 것이다.

Claims (183)

  1. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 각각 다른 영역에 형성되어 있는 반도체 장치.
  2. 제1항에 있어서, 상기 단결정 Si 박막의 상기 절연 기판으로의 접합측 표면이 산화되어 있거나, 또는 상기 단결정 Si 박막의 상기 절연 기판으로의 접합측 표면에 SiO2막이 퇴적되어 있는 반도체 장치.
  3. 제1항에 있어서, 상기 반도체 장치가, 상기 절연 기판 상에 복수의 MOSFET로 이루어지는 집적회로를 포함하는 액티브매트릭스기판인 반도체 장치.
  4. 제1항에 있어서, 상기 절연 기판은, 적어도 단결정 Si를 갖는 영역의 표면에 SiO2층이 형성된 고왜점 글라스로 이루어지는 반도체 장치.
  5. 제4항에 있어서, 상기 절연 기판이, 바륨―알루미늄 붕소-규산 글라스, 알칼리 토류-알루미늄 붕소-규산 글라스, 붕소-규산 글라스, 알칼리 토류-아연-납-알루미늄 붕소-규산 글라스, 알칼리 토류-아연-알루미늄 붕소-규산 글라스 중어느 하나로 이루어지는 반도체 장치.
  6. 제1항에 있어서, 상기 절연 기판 상에 형성되어 있는 상기 단결정 Si 박막의 영역과 상기 다결정 Si 박막의 영역은, 적어도 0.3 미크론 이상 떨어져 있는 반도체 장치.
  7. 제3항에 있어서, 상기 다른 영역에 각각 형성된 동일 도전형의 트랜지스터에 있어서, 이동도, 서브쓰레숄드 계수, 문턱치 중 적어도 하나가, 상기 영역마다 다르게 된 반도체 장치.
  8. 제3항에 있어서, 상기 다른 영역에 각각 형성된 집적회로에 있어서, 게이트 길이, 게이트산화막의 막 두께, 전원 전압, 로직 레벨 중 적어도 하나가 상기 영역마다 다른 반도체 장치.
  9. 제3항에 있어서, 상기 다른 영역에 각각 형성된 집적회로는, 가공 룰이 상기 영역마다 다른 반도체 장치.
  10. 제1항에 있어서, 상기 단결정 Si 박막의 막 두께가 대략 600nm 이하인 반도체 장치.
  11. 제1항에 있어서, 상기 단결정 Si 박막의 막 두께가 100nm 이하인 반도체 장치.
  12. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치의 제조 방법으로서,
    절연 기판 표면에 SiO2막 및 비정질 Si 막을 순차적으로 퇴적하는 공정,
    상기 비정질 Si 막을 가열하여 결정화하고, 다결정 Si 층을 성장시켜, 다결정 Si 박막을 형성하는 공정,
    상기 다결정 Si 층의 소정의 영역을 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 SiO2막을 퇴적하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 형상의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기에칭 제거한 영역으로 밀착시켜 접합하는 공정, 및
    열처리함에 의해 상기 수소 이온 주입부를 경계로 박리하여, 단결정Si 박막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 300℃ 이상 650℃ 이하의 1단계의 온도 스텝에 의해, 상기 열처리를 행하는 반도체 장치의 제조 방법.
  14. 제12항에 있어서, 300℃ 이상 650℃ 이하의 다단계의 온도 스텝에 의해, 상기 열처리를 행하는 반도체 장치의 제조 방법.
  15. 제12항에 있어서, 상기 다결정 Si 층을 성장시킬 때, 상기 비정질 Si 막에 Ni, Pt, Sn, Pd 중 적어도 하나를 첨가하는 반도체 장치의 제조 방법.
  16. 제12항에 있어서, 레이저 조사에 의해, 상기 단결정 Si 기판의 수소 이온 주입 영역의 온도를 Si로부터 수소가 이탈하는 온도 이상으로 승온시킴에 의해 상기 단결정 Si 기판을 수소 이온 주입부를 경계로 박리하는 공정을 행하는 반도체 장치의 제조 방법.
  17. 제12항에 있어서, 대략 700℃ 이상의 피크 온도를 포함하는 램프 어닐링을 행함에 의해, 상기 단결정 Si 기판을 수소 이온 주입부를 경계로 박리하는 반도체 장치의 제조 방법.
  18. 제12항에 있어서, 상기 단결정 Si 박막의 최대 치수가 10cm 이하인 반도체 장치의 제조 방법.
  19. 제12항에 있어서, 상기 단결정 Si 박막의 최대 치수가 5cm 이하인 반도체 장치의 제조 방법.
  20. 제12항에 있어서, 상기 절연 기판 상에 상기 다결정 Si 박막과 상기 단결정 Si 박막이 형성된 후, 등방성 플라즈마 에칭 또는 웨트 에칭에 의해 상기 단결정 Si 박막 표면의 손상층을 에칭 제거하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막을 섬모양으로 에칭 패턴화하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막상 전면에 제1 SiO2막을 퇴적한 후, 이방성 에칭에 의해 상기 제1 SiO2막의 일부를 남기거나, 또는 전부를 에치백하는 공정, 및
    게이트 절연막으로서 제2 SiO2막을 퇴적하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서, 상기 다결정 Si 박막 패턴과 상기 섬모양 에칭 전의 단결정 Si 박막 패턴간의 스페이스를 상기 제1 SiO2막 두께의 2배와 거의 동일하게 하는 반도체 장치의 제조 방법.
  22. 제12항에 있어서, 상기 절연 기판 상에 형성된 상기 단결정 Si 박막과 상기 다결정 Si 박막을 섬모양으로 에칭 패턴화하여 MOS 트랜지스터를 형성하고, N형MOS 트랜지스터 및 P형 MOS 트랜지스터의 소스 및 드레인 영역의 적어도 일부에 대략 1015/cm2이상 5×1015/cm2이하의 P+이온을 주입하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  23. 제12항에 있어서, 상기 단결정 Si 박막의 막 두께가 상기 다결정 Si 박막의 막 두께와 거의 동일한 반도체 장치의 제조 방법.
  24. 제12항에 있어서, 단결정 Si 기판에 미리 표면의 산화 또는 SiO2막의 퇴적에 의해 형성되는 SiO2막의 막 두께가 200nm 이상인 반도체 장치의 제조 방법.
  25. 제12항에 있어서, 단결정 Si 기판에 미리 표면의 산화 또는 SiO2막의 퇴적에 의해 형성되는 SiO2막의 막 두께가 300nm 이상인 반도체 장치의 제조 방법.
  26. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치의 제조 방법으로서,
    절연 기판 표면에 SiO2막 및 비정질 Si 막을 순차적으로 퇴적하는 공정,
    상기 비정질 Si 막을 가열하여 결정화하고, 다결정 Si 층을 성장시켜, 다결정 Si 박막을 형성하는 공정,
    소정의 영역의 상기 다결정 Si 층을 에칭 제거함과 동시에, 동일 영역의 상기 SiO2막의 두께 방향의 일부를 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 SiO2막을 퇴적하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 형상의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기에칭 제거한 영역으로 밀착시켜 접합하는 공정, 및
    열처리함에 의해 상기 수소 이온 주입부를 경계로 박리하여, 단결정 Si 박막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  27. 제26항에 있어서, 300℃ 이상 650℃ 이하의 1단계의 온도 스텝에 의해 상기 열처리를 행하는 반도체 장치의 제조 방법.
  28. 제26항에 있어서, 300℃ 이상 650℃ 이하의 다단계의 온도 스텝에 의해 상기 열처리를 행하는 반도체 장치의 제조 방법.
  29. 제26항에 있어서, 상기 다결정 Si 층을 성장시킬 때, 상기 비정질 Si 막에 Ni, Pt, Sn, Pd 중 적어도 하나를 첨가하는 반도체 장치의 제조방법.
  30. 제26항에 있어서, 레이저 조사에 의해 상기 단결정 Si 기판의 수소 이온 주입 영역의 온도를 Si로부터 수소가 이탈하는 온도 이상으로 승온시킴에 의해, 상기 단결정 Si 기판을 수소 이온 주입부를 경계로 박리하는 공정을 행하는 반도체 장치의 제조 방법.
  31. 제26항에 있어서, 대략 700℃ 이상의 피크 온도를 포함하는 램프 어닐링을 행함에 의해 상기 단결정 Si 기판을 수소 이온 주입부를 경계로 박리하는 반도체 장치의 제조 방법.
  32. 제26항에 있어서, 상기 단결정 Si 박막의 최대 치수가 10cm 이하인 반도체 장치의 제조 방법.
  33. 제26항에 있어서, 상기 단결정 Si 박막의 최대 치수가 5cm 이하인 반도체 장치의 제조 방법.
  34. 제26항에 있어서, 상기 절연 기판 상에 상기 다결정 Si 박막과 상기 단 결정 Si 박막이 형성된 후, 등방성 플라즈마 에칭 또는 웨트 에칭에 의해 상기 단결정 Si 박막 표면의 손상층을 에칭 제거하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막을 섬모양으로 에칭 패턴화하는공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막상 전면에 제1 SiO2막을 퇴적한 후, 이방성 에칭에 의해 상기 제1 SiO2막의 일부를 남기거나, 또는 전부를 에치백하는 공정, 및
    게이트 절연막으로서 제2 SiO2막을 퇴적하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  35. 제34항에 있어서, 상기 다결정 Si 박막 패턴과 상기 섬모양 에칭 전의 단결정 Si 박막 패턴간의 스페이스를 상기 제1 SiO2막 두께의 2배와 대략 동일하게 하는 반도체 장치의 제조 방법.
  36. 제26항에 있어서, 상기 절연 기판 상에 형성된 상기 단결정 Si 박막과 상기 다결정 Si 박막을 섬모양으로 에칭 패턴화하여 MOS 트랜지스터를 형성하고, N형 MOS 트랜지스터 및 P형 MOS 트랜지스터의 소스 및 드레인 영역의 적어도 일부에 대략 1015/cm2이상 5×1015/cm2이하의 P+이온을 주입하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  37. 제26항에 있어서, 상기 단결정 Si 박막의 막 두께가 상기 다결정 Si 박막의막 두께와 거의 동일한 반도체 장치의 제조 방법.
  38. 제26항에 있어서, 단결정 Si 기판에 미리 표면의 산화 또는 SiO2막의 퇴적에 의해 형성되는 SiO2막의 막 두께가 200nm 이상인 반도체 장치의 제조 방법.
  39. 제26항에 있어서, 단결정 Si 기판에 미리 표면의 산화 또는 SiO2막의 퇴적에 의해 형성되는 SiO2막의 막 두께가 300nm 이상인 반도체 장치의 제조 방법.
  40. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치의 제조 방법으로서,
    절연 기판 표면에 SiO2막을 퇴적하는 공정,
    소정의 영역의 상기 SiO2막의 두께 방향의 일부를 에칭 제거하는 공
    정,
    미리 표면을 산화하거나 또는 SiO2막을 퇴적하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 형상의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기에칭 제거한 영역으로 밀착시켜 접합하는 공정,
    열처리함에 의해 상기 수소 이온 주입부를 경계로 박리하여, 단결정Si 박막을 형성하는 공정,
    상기 절연 기판 상에 제2 Si02막 및 비정질 Si 막을 순차적으로 퇴적하는 공정, 및
    상기 비정질 Si 막을 가열하여 결정화하고, 다결정 Si 층을 성장시켜, 다결정 Si 박막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  41. 제40항에 있어서, 300℃ 이상 650℃ 이하의 1단계의 온도 스텝에 의해 상기 열처리를 행하는 반도체 장치의 제조 방법.
  42. 제40항에 있어서, 300℃ 이상 650℃ 이하의 다단계의 온도 스텝에 의해 상기 열처리를 행하는 반도체 장치의 제조 방법.
  43. 제40항에 있어서, 상기 다결정 Si 층을 성장시킬 때, 상기 비정질 Si 막에 Ni, Pt, Sn, Pd 중 적어도 하나를 첨가하는 반도체 장치의 제조방법.
  44. 제40항에 있어서, 레이저 조사에 의해 상기 단결정 Si 기판의 수소 이온 주입 영역의 온도를 Si로부터 수소가 이탈하는 온도 이상으로 승온시킴에 의해, 상기 단결정 Si 기판을 수소 이온 주입부를 경계로 박리하는 공정을 행하는 반도체 장치의 제조 방법.
  45. 제40항에 있어서, 대략 700℃ 이상의 피크 온도를 포함하는 램프 어닐링을 행함에 의해 상기 단결정 Si 기판을 수소 이온 주입부를 경계로 박리하는 반도체 장치의 제조 방법.
  46. 제40항에 있어서, 상기 단결정 Si 박막의 최대 치수가 10cm 이하인 반도체 장치의 제조 방법.
  47. 제40항에 있어서, 상기 단결정 Si 박막의 최대 치수가 5cm 이하인 반도체 장치의 제조 방법.
  48. 제40항에 있어서, 상기 절연 기판 상에 상기 다결정 Si 박막과 상기 단 결정 Si 박막이 형성된 후, 등방성 플라즈마 에칭 또는 웨트 에칭에 의해 상기 단결정 Si 박막 표면의 손상층을 에칭 제거하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막을 섬모양으로 에칭 패턴화하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막상 전면에 제1 SiO2막을 퇴적한 후, 이방성 에칭에 의해 상기 제1 SiO2막의 일부를 남기거나, 또는 전부를 에치백하는 공정, 및
    게이트 절연막으로서 제2 SiO2막을 퇴적하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  49. 제48항에 있어서, 상기 다결정 Si 박막 패턴과 상기 섬모양 에칭 전의 단결정 Si 박막 패턴간의 스페이스를 상기 제1 SiO2막 두께의 2배와 대략 동일하게 하는 반도체 장치의 제조 방법.
  50. 제40항에 있어서, 상기 절연 기판 상에 형성된 상기 단결정 Si 박막과 상기 다결정 Si 박막을 섬모양으로 에칭 패턴화하여 MOS 트랜지스터를 형성하고, N형 MOS 트랜지스터 및 P형 MOS 트랜지스터의 소스 및 드레인 영역의 적어도 일부에 대략 1015/cm2이상 5×1015/cm2이하의 P+이온을 주입하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  51. 제40항에 있어서, 상기 단결정 Si 박막의 막 두께가 상기 다결정 Si 박막의 막 두께와 거의 동일한 반도체 장치의 제조 방법.
  52. 제40항에 있어서, 단결정 Si 기판에 미리 표면의 산화 또는 SiO2막의 퇴적에의해 형성되는 SiO2막의 막 두께가 200nm 이상인 반도체 장치의 제조 방법.
  53. 제40항에 있어서, 단결정 Si 기판에 미리 표면의 산화 또는 SiO2막의 퇴적에 의해 형성되는 SiO2막의 막 두께가 300nm 이상인 반도체 장치의 제조 방법.
  54. 비정질 무알칼리 글라스 기판, 및
    상기 비정질 무알칼리 글라스 기판에 접합되어 있고, 수소 이온이 주입된 단결정 실리콘 피스를 포함하고, 상기 단결정 실리콘 피스를 상기 수소 이온의 주입층에서 분할하여 단결정 실리콘 박막을 형성하도록 된 SOI기판.
  55. 제54항에 있어서, 상기 비정질 무알칼리 글라스 기판은, 상기 단결정 실리콘보다 열팽창율이 크거나 또는 동일한 SOI기판.
  56. 제55항에 있어서, 상기 비정질 무알칼리 글라스 기판은, 알칼리 토류-알루미늄 붕소-규산 글라스, 바륨―알루미늄 붕소-규산 글라스, 알칼리 토류-아연-납-알루미늄 붕소-규산 글라스 또는 알칼리 토류-아연-알루미늄 붕소-규산 글라스인 SOI기판.
  57. 제54항에 있어서, 상기 단결정 실리콘 피스는, 접합된 표면이 (111)면,(110)면 또는(100)면인 SOI기판.
  58. 상기 비정질 무알칼리 글라스 기판은, 가시광을 투과하는 비정질 글라스 재료이고, 상기 청구항 54에 기재된 SOI기판을 사용하는 표시 장치.
  59. 비정질 무알칼리 글라스 기판 상에, 수소 이온을 주입한 단결정 실리콘 피스를 접합하는 공정, 및
    최고 온도 600℃ 부근의 온도에서 열처리함에 의해 상기 단결정 실리콘 피스를 상기 수소 이온의 주입층에서 분할시켜 단결정 실리콘 박막을 형성하는 공정을 포함하는 SOI기판의 제조 방법.
  60. 제59항에 있어서, 상기 열처리를, 300℃ 이상 700℃ 이하의 온도 범위에서, 다단계의 온도 스텝으로 행하는 SOI기판의 제조 방법.
  61. 제59항에 있어서, 상기 비정질 무알칼리 글라스 기판의 표면에 이산화 규소막 및 비정질 실리콘 막을 순차적으로 퇴적하는 공정,
    상기 비정질 실리콘 막을 가열하여 결정화함으로써 다결정 실리콘 층을 성장시키고, 상기 다결정 실리콘 박막을 형성하는 공정,
    소정의 영역의 상기 다결정 실리콘 층을 에칭 제거함과 동시에, 동일 영역의 상기 이산화 규소막의 두께 방향의 일부를 에칭 제거하는 공정,
    미리 상기 단결정 실리콘 피스의 표면을 산화하거나 또는 이산화 규소막을 적층하고, 상기 수소 이온을 주입하는 공정,
    상기 수소 이온이 주입된 단결정 실리콘 피스를 상기 에칭 제거한 영역을 덮는 형상으로 절단하는 공정,
    상기 절단된 단결정 실리콘 피스를, 상기 수소 이온의 주입측의 면을 상기 에칭 제거한 영역으로 밀착시켜 접합하는 공정, 및
    상기 열처리를 행하여, 상기 수소 취화에 의해 상기 단결정 실리콘 피스를 분할시켜 단결정 실리콘 박막을 형성하는 공정을 포함하는 SOI기판의 제조방법.
  62. 제59항에 있어서, 상기 수소 이온의 주입 깊이가 40∼200nm인 SOI기판의 제조 방법.
  63. 비정질 무알칼리 글라스 기판 상에, 수소 이온을 주입한 단결정 실리콘
    피스를 접합시키는 단계, 및
    대략 850℃ 이상의 피크 온도를 포함하는 램프 어닐링으로 열처리함에 의해 상기 단결정 실리콘 피스를 상기 수소 이온의 주입층에서 분할하여 단결정 실리콘 박막을 형성하는 공정을 포함하는 SOI기판의 제조 방법.
  64. 제63항에 있어서, 상기 비정질 무알칼리 글라스 기판의 표면에 이산화 규소막 및 비정질 실리콘 막을 순차적으로 퇴적하는 공정,
    상기 비정질 실리콘 막을 가열하여 결정화함으로써 다결정 실리콘 층을 성장시키고, 상기 다결정 실리콘 박막을 형성하는 공정,
    소정의 영역의 상기 다결정 실리콘 층을 에칭 제거함과 동시에, 동일 영역의 상기 이산화 규소막의 두께 방향의 일부를 에칭 제거하는 공정,
    미리 상기 단결정 실리콘 피스의 표면을 산화하거나 또는 이산화 규소막을 적층하고, 상기 수소 이온을 주입하는 공정,
    상기 수소 이온이 주입된 단결정 실리콘 피스를 상기 에칭 제거한 영역을 덮는 형상으로 절단하는 공정,
    상기 절단된 단결정 실리콘 피스를, 상기 수소 이온의 주입측의 면을 상기 에칭 제거한 영역으로 밀착시켜 접합하는 공정, 및
    상기 열처리를 행하여, 상기 수소 취화에 의해 상기 단결정 실리콘 피스를 분할하여 단결정 실리콘 박막을 형성하는 공정을 포함하는 SOI기판의 제조방법.
  65. 제63항에 있어서, 상기 수소 이온의 주입 깊이가 40∼200nm인 SOI기판의 제조 방법.
  66. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 각각 다른 영역에
    형성되고, 상기 절연 기판과 상기 단결정 Si 박막의 규격화된 선팽창의 차는, 대략 실온 이상 600℃ 이하의 온도 범위에서, 약 250ppm 이하인 반도체 장치.
  67. 제66항에 있어서, 상기 절연 기판이, 적어도 단결정 Si가 존재하는 영역의 표면에 SiO2층이 형성된 알칼리 토류-알루미늄 붕소-규산 글라스로 이루어지는 고왜점 글라스로 된 반도체 장치.
  68. 제66항에 있어서, 상기 절연 기판이, 바륨-알루미늄 붕소-규산 글라스, 알칼리 토류-알루미늄 붕소-규산 글라스, 붕소-규산 글라스, 알칼리 토류-아연-납-알루미늄 붕소-규산 글라스, 알칼리 토류-아연-알루미늄 붕소-규산 글라스 중 어느 하나로 이루어지는 반도체 장치.
  69. 제66항에 있어서, 상기 반도체 장치가, 상기 절연 기판 상에 복수의 MOSFET, 바이폴라 트랜지스터, 또는 SIT로 이루어지는 집적회로를 포함하는 액티브매트릭스기판인 반도체 장치.
  70. 제66항에 있어서, 상기 절연 기판 상에 형성되어 있는 상기 단결정 Si 박막의 영역과 상기 다결정 Si 박막의 영역이 0.3μm 이상 떨어져 있는 반도체장치.
  71. 제66항에 있어서, 상기 절연 기판 상에 형성되어 있는 상기 단결정 Si 박막의 영역과 상기 다결정 Si 박막의 영역이 0.5μm 이상 떨어져 있는 반도체장치.
  72. 제66항에 있어서, 상기 다른 영역에 각각 형성된 동일 도전형의 트랜지스터에 있어서, 이동도, 서브쓰레숄드 계수, 문턱치 중 적어도 하나가, 상기 영역마다 다른 반도체 장치.
  73. 제66항에 있어서, 상기 다른 영역에 각각 형성된 집적회로에 있어서, 게이트 길이, 게이트 산화막의 막 두께, 전원 전압, 로직 레벨 중 적어도 하나가, 상기 영역마다 다른 반도체 장치.
  74. 제66항에 있어서, 상기 다른 영역에 각각 형성된 집적회로는, 가공 룰이 상기 영역마다 다른 반도체 장치.
  75. 제66항에 있어서, 상기 단결정 Si 박막의 막 두께가 대략 600nm 이하인 반도체 장치.
  76. 제66항에 있어서, 상기 단결정 Si 박막의 막 두께가 100nm 이하인 반도체 장치.
  77. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 각각 다른 영역에
    형성되고, 상기 단결정 Si 박막에서의 라만 피크의 시프트량은, 519.5cm-1이상, 또한 521.5cm-1이하인 반도체 장치.
  78. 제77항에 있어서, 상기 절연 기판이, 적어도 단결정 Si가 존재하는 영역의 표면에 SiO2층이 형성된 알칼리 토류-알루미늄 붕소-규산 글라스로 이루어지는 고왜점 글라스로 된 반도체 장치.
  79. 제77항에 있어서, 상기 절연 기판이, 바륨-알루미늄 붕소-규산 글라스, 알칼리 토류-알루미늄 붕소-규산 글라스, 붕소-규산 글라스, 알칼리 토류-아연-납-알루미늄 붕소-규산 글라스, 알칼리 토류-아연-알루미늄 붕소-규산 글라스 중 어느 하나로 이루어지는 반도체 장치.
  80. 제77항에 있어서, 상기 반도체 장치가, 상기 절연 기판 상에 복수의 MOSFET, 바이폴라 트랜지스터, 또는 SIT로 이루어지는 집적회로를 포함하는 액티브매트릭스기판인 반도체 장치.
  81. 제77항에 있어서, 상기 절연 기판 상에 형성되어 있는 상기 단결정 Si 박막의 영역과 상기 다결정 Si 박막의 영역이 0.3μm 이상 떨어져 있는 반도체장치.
  82. 제77항에 있어서, 상기 절연 기판 상에 형성되어 있는 상기 단결정 Si 박막의 영역과 상기 다결정 Si 박막의 영역이 0.5μm 이상 떨어져 있는 반도체장치.
  83. 제77항에 있어서, 상기 다른 영역에 각각 형성된 동일 도전형의 트랜지스터에 있어서, 이동도, 서브쓰레숄드 계수, 문턱치 중 적어도 하나가, 상기 영역마다 다른 반도체 장치.
  84. 제77항에 있어서, 상기 다른 영역에 각각 형성된 집적회로에 있어서, 게이트 길이, 게이트 산화막의 막 두께, 전원 전압, 로직 레벨 중 적어도 하나가, 상기 영역마다 다른 반도체 장치.
  85. 제77항에 있어서, 상기 다른 영역에 각각 형성된 집적회로는, 가공 룰이 상기 영역마다 다른 반도체 장치.
  86. 제77항에 있어서, 상기 단결정 Si 박막의 막 두께가 대략 600nm 이하인 반도체 장치.
  87. 제77항에 있어서, 상기 단결정 Si 박막의 막 두께가 100nm이하인 반도체 장치.
  88. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치의 제조 방법으로서,
    절연 기판 표면에 SiO2막 및 비정질 Si 막을 순차적으로 퇴적하는 공정,
    상기 비정질 Si 막을 가열하고, 다결정 Si 층을 성장시켜, 다결정 Si 박막을 형성하는 공정,
    상기 다결정 Si 박막의 소정의 영역을 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 SiO2막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을, 상기 에칭 제거한 영역의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절연 기판과 단결정 Si 기판을 세정하여 양 기판의 표면을 활성화하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기 에칭 제거한 영역으로 실온에서 밀착시킴으로써, 상기 양 기판을 접합하는 공정, 및
    열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하고, 상기 절연 기판 위에 단결정 Si 박막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  89. 제88항에 있어서, 300℃ 이상 650℃ 이하의 1단계 또는 다단계의 온도 스텝에 의해 상기 열처리를 행하는 반도체 장치의 제조 방법.
  90. 제88항에 있어서, 상기 다결정 Si 층을 성장시킬 때, 상기 비정질 Si 막에 Ni, Pt, Sn, Pd 중 적어도 하나를 첨가하는 반도체 장치의 제조방법.
  91. 제88항에 있어서, 레이저 조사에 의해, 상기 단결정 Si 기판의 수소 이온 주입부의 온도를 Si로부터 수소가 이탈하는 온도 이상으로 승온시킴에 의해, 상기 단결정 Si 기판을 수소 이온 주입부를 경계로 벽개 박리하는 공정을 행하는 반도체 장치의 제조 방법.
  92. 제88항에 있어서, 대략 700℃ 이상의 피크 온도를 포함하는 램프 어닐링을 행함에 의해, 상기 단결정 Si 기판을 수소 이온 주입부를 경계로 박리하는 반도체 장치의 제조 방법.
  93. 제88항에 있어서, 상기 절연 기판 상에 상기 다결정 Si 박막과 상기 단 결정 Si 박막이 형성된 후, 등방성 플라즈마 에칭 또는 웨트 에칭에 의해 상기 단결정 Si 박막 표면의 손상층을 에칭 제거하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막을 에칭에 의해 섬모양으로 패턴화하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막상의 전면에 에치백용 SiO2막을 퇴적한 후, 이방성 에칭에 의해 상기 에치백용 SiO2막의 일부를 남기거나, 또는 막 두께 전부를 에치백하는 공정, 및
    SiO2막을 퇴적함에 의해 게이트 절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  94. 제88항에 있어서, 상기 절연 기판 상에 상기 다결정 Si 박막과 상기 단 결정 Si 박막이 형성된 후, 등방성 플라즈마 에칭 또는 웨트 에칭에 의해 상기 단결정 Si 박막 표면의 손상층을 에칭 제거하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막을 에칭에 의해 섬모양으로 패턴화하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막상의 전면에 에치백용 SiO2막을 퇴적한 후, 다시 수지 평탄화막을 전면에 도포하는 공정,
    이방성 에칭에 의해 상기 수지 평탄화막의 전부와 상기 에치백용 SiO2막의 일부를 에치백하는 공정, 및
    SiO2막을 퇴적함에 의해 게이트 절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  95. 제88항에 있어서, 상기 절연 기판 상에 형성된 상기 단결정 Si 박막과 상기 다결정 Si 박막을 에칭에 의해 섬모양으로 패턴화하여 MOS 트랜지스터를 형성하고, N형 MOS 트랜지스터 및 P형 MOS 트랜지스터의 소스 및 드레인 영역의 적어도 일부에 대략 1015/cm2이상 5×1015/cm2이하의 P+이온을 주입하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  96. 제88항에 있어서, 상기 단결정 Si 박막의 막 두께가 상기 다결정 Si 박막의 막 두께와 거의 동일한 반도체 장치의 제조 방법.
  97. 제88항에 있어서, 단결정 Si 기판의 표면에 형성된 SiO2막의 막 두께가 200nm 이상인 반도체 장치의 제조 방법.
  98. 제88항에 있어서, 단결정 Si 기판의 표면에 형성된 SiO2막의 막 두께가 300nm 이상인 반도체 장치의 제조 방법.
  99. 제88항에 있어서, 상기 단결정 Si 박막의 최대 치수가 10cm 이하인 반도체 장치의 제조 방법.
  100. 제88항에 있어서, 상기 단결정 Si 박막의 최대 치수가 5cm 이하인 반도체 장치의 제조 방법.
  101. 제88항에 있어서, 상기 단결정 Si 박막은, 상기 절연 기판과의 규격화된 선팽창의 차가, 대략 실온 이상 600℃ 이하의 온도 범위에서, 약 250ppm 이하인 반도체 장치의 제조 방법.
  102. 제88항에 있어서, 상기 수소 이온 주입부에 주입하는 수소 이온의 도즈 량은, 1016/cm2이상인 반도체 장치의 제조 방법.
  103. 제88항에 있어서, 상기 수소 이온 주입부에 주입하는 수소 이온의 도즈 량은, 대략 3×1016/cm2인 반도체 장치의 제조 방법.
  104. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체장
    치의 제조 방법으로서,
    절연 기판 표면에 SiO2막 및 비정질 Si 막을 순차적으로 퇴적하는 공정,
    상기 비정질 Si막을 가열하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정,
    소정의 영역의 상기 다결정 Si 박막을 에칭 제거함과 동시에, 동일 영역의 상기 SiO2막의 두께 방향의 일부를 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 SiO2막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을, 상기 에칭 제거한 영역의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절연 기판과 단결정 Si 기판을 세정하여 양 기판의 표면을 활성화하는공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기에칭 제거한 영역으로 실온에서 밀착시킴으로써, 상기 양 기판을 접합하는 공정, 및
    열처리함에 의해, 상기 수소 이온 주입부를 경계로 벽개 박리하고, 상기 절연 기판 위에 단결정 Si 박막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  105. 제104항에 있어서, 300℃ 이상 650℃ 이하의 1단계 또는 다단계의 온도 스텝에 의해, 상기 열처리를 행하는 반도체 장치의 제조 방법.
  106. 제104항에 있어서, 상기 다결정 Si 층을 성장시킬 때, 상기 비정질 Si 막에 Ni, Pt, Sn, Pd 중 적어도 하나를 첨가하는 반도체 장치의 제조방법.
  107. 제104항에 있어서, 레이저 조사에 의해, 상기 단결정 Si 기판의 수소 이온 주입부의 온도를 Si로부터 수소가 이탈하는 온도 이상으로 승온시킴에 의해, 상기 단결정 Si 기판을 수소 이온 주입부를 경계로 벽개 박리하는 공정을 행하는 반도체 장치의 제조 방법.
  108. 제104항에 있어서, 대략 700℃ 이상의 피크 온도를 포함하는 램프 어닐링을 행함에 의해, 상기 단결정 Si 기판을 수소 이온 주입부를 경계로 박리하는 반도체장치의 제조 방법.
  109. 제104항에 있어서, 상기 절연 기판 상에 상기 다결정 Si 박막과 상기 단결정 Si 박막이 형성된 후, 등방성 플라즈마 에칭 또는 웨트 에칭에 의해 상기 단결정 Si 박막 표면의 손상층을 에칭 제거하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막을 에칭에 의해 섬모양으로 패턴화하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막상의 전면에 에치백용 SiO2막을 퇴적한 후, 이방성 에칭에 의해 상기 에치백용 SiO2막의 일부를 남기거나, 또는 막 두께 전부를 에치백하는 공정, 및
    SiO2막을 퇴적함에 의해 게이트 절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  110. 제104항에 있어서, 상기 절연 기판 상에 상기 다결정 Si 박막과 상기 단결정 Si 박막이 형성된 후, 등방성 플라즈마 에칭 또는 웨트 에칭에 의해 상기 단결정 Si 박막 표면의 손상층을 에칭 제거하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막을 에칭에 의해 섬모양으로 패턴화하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막상의 전면에 에치백용 SiO2막을퇴적한 후, 다시 수지 평탄화막을 전면에 도포하는 공정,
    이방성 에칭에 의해 상기 수지 평탄화막의 전부와 상기 에치백용 SiO2막의 일부를 에치백하는 공정, 및
    SiO2막을 퇴적함에 의해 게이트 절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  111. 제104항에 있어서, 상기 절연 기판 상에 형성된 상기 단결정 Si 박막과 상기 다결정 Si 박막을 에칭에 의해 섬모양으로 패턴화하여 MOS 트랜지스터를 형성하고, N형 MOS 트랜지스터 및 P형 MOS 트랜지스터의 소스 및 드레인 영역의 적어도 일부에 대략 1015/cm2이상 5×1015/cm2이하의 P+이온을 주입하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  112. 제104항에 있어서, 상기 단결정 Si 박막의 막 두께가 상기 다결정 Si 박막의 막 두께와 거의 동일한 반도체 장치의 제조 방법.
  113. 제104항에 있어서, 단결정 Si 기판의 표면에 형성된 SiO2막의 막 두께가 200nm 이상인 반도체 장치의 제조 방법.
  114. 제104항에 있어서, 단결정 Si 기판의 표면에 형성된 SiO2막의 막 두께가 300nm 이상인 반도체 장치의 제조 방법.
  115. 제104항에 있어서, 상기 단결정 Si 박막의 최대 치수가 10cm 이하인 반도체 장치의 제조 방법.
  116. 제104항에 있어서, 상기 단결정 Si 박막의 최대 치수가 5cm 이하인 반도체 장치의 제조 방법.
  117. 제104항에 있어서, 상기 단결정 Si 박막은, 상기 절연 기판과의 규격화된 선팽창의 차가, 대략 실온 이상 600℃ 이하의 온도 범위에서, 약 250ppm 이하인 반도체 장치의 제조 방법.
  118. 제104항에 있어서, 상기 수소 이온 주입부에 주입하는 수소 이온의 도즈 량은, 1016/cm2이상인 반도체 장치의 제조 방법.
  119. 제104항에 있어서, 상기 수소 이온 주입부에 주입하는 수소 이온의 도즈 량은, 대략 3×1016/cm2인 반도체 장치의 제조 방법.
  120. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체장치의 제조 방법으로서,
    절연 기판 표면에 SiO2막을 퇴적하는 공정,
    미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 Si02막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을, 소정의 형상으로 절단하는 공정,
    상기 절연 기판과 단결정 Si기판을 세정하여 양 기판의 표면을 활성화하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기 절연 기판의 SiO2막 측 표면에서의 소정의 위치에 실온에서 밀착시켜 접합하는 공정,
    열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하여, 상기 절연 기판 위에 단결정 Si 박막을 형성하는 공정,
    상기 절연 기판 상에 절연막 및 비정질 Si막을 순차적으로 퇴적하는 공정, 및
    상기 비정질 Si막을 가열하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  121. 제120항에 있어서, 300℃ 이상 650℃ 이하의 1단계 또는 다단계의 온도 스텝에 의해, 상기 열처리를 행하는 반도체 장치의 제조 방법.
  122. 제120항에 있어서, 상기 다결정 Si 층을 성장시킬 때, 상기 비정질 Si 막에 Ni, Pt, Sn, Pd 중 적어도 하나를 첨가하는 반도체 장치의 제조방법.
  123. 제120항에 있어서, 레이저 조사에 의해, 상기 단결정 Si 기판의 수소 이온 주입부의 온도를 Si로부터 수소가 이탈하는 온도 이상으로 승온시킴에 의해, 상기 단결정 Si 기판을 수소 이온 주입부를 경계로 벽개 박리하는 공정을 행하는 반도체 장치의 제조 방법.
  124. 제120항에 있어서, 대략 700℃ 이상의 피크 온도를 포함하는 램프 어닐링을 행함에 의해, 상기 단결정 Si 기판을 수소 이온 주입부를 경계로 박리하는 반도체 장치의 제조 방법.
  125. 제120항에 있어서, 상기 절연 기판 상에 상기 다결정 Si 박막과 상기 단결정 Si 박막이 형성된 후, 등방성 플라즈마 에칭 또는 웨트 에칭에 의해 상기 단결정 Si 박막 표면의 손상층을 에칭 제거하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막을 에칭에 의해 섬모양으로 패턴화하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막상의 전면에 에치백용 SiO2막을퇴적한 후, 이방성 에칭에 의해 상기 에치백용 SiO2막의 일부를 남기거나, 또는 막 두께 전부를 에치백하는 공정, 및
    SiO2막을 퇴적함에 의해 게이트 절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  126. 제120항에 있어서, 상기 절연 기판 상에 상기 다결정 Si 박막과 상기 단결정 Si 박막이 형성된 후, 등방성 플라즈마 에칭 또는 웨트 에칭에 의해 상기 단결정 Si 박막 표면의 손상층을 에칭 제거하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막을 에칭에 의해 섬모양으로 패턴화하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막상의 전면에 에치백용 SiO2막을 퇴적한 후, 다시 수지 평탄화막을 전면에 도포하는 공정,
    이방성 에칭에 의해 상기 수지 평탄화막의 전부와 상기 에치백용 SiO2막의 일부를 에치백하는 공정, 및
    SiO2막을 퇴적함에 의해 게이트 절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  127. 제120항에 있어서, 상기 절연 기판 상에 형성된 상기 단결정 Si 박막과 상기 다결정 Si 박막을 에칭에 의해 섬모양으로 패턴화하여 MOS 트랜지스터를 형성하고,N형 MOS 트랜지스터 및 P형 MOS 트랜지스터의 소스 및 드레인 영역의 적어도 일부에 대략 1015/cm2이상 5×1015/cm2이하의 P+이온을 주입하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  128. 제120항에 있어서, 상기 단결정 Si 박막의 막 두께가 상기 다결정 Si 박막의 막 두께와 거의 동일한 반도체 장치의 제조 방법.
  129. 제120항에 있어서, 단결정 Si 기판의 표면에 형성된 SiO2막의 막 두께가 200nm 이상인 반도체 장치의 제조 방법.
  130. 제120항에 있어서, 단결정 Si 기판의 표면에 형성된 SiO2막의 막 두께가 300nm 이상인 반도체 장치의 제조 방법.
  131. 제120항에 있어서, 상기 단결정 Si 박막의 최대 치수가 10cm 이하인 반도체 장치의 제조 방법.
  132. 제120항에 있어서, 상기 단결정 Si 박막의 최대 치수가 5cm 이하인 반도체 장치의 제조 방법.
  133. 제120항에 있어서, 상기 단결정 Si 박막은, 상기 절연 기판과의 규격화된 선팽창의 차가, 대략 실온 이상 600℃ 이하의 온도 범위에서, 약 250ppm 이하인 반도체 장치의 제조 방법.
  134. 제120항에 있어서, 상기 수소 이온 주입부에 주입하는 수소 이온의 도즈 량은, 1016/cm2이상인 반도체 장치의 제조 방법.
  135. 제120항에 있어서, 상기 수소 이온 주입부에 주입하는 수소 이온의 도즈 량은, 대략 3×1016/cm2인 반도체 장치의 제조 방법.
  136. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체장
    치의 제조 방법으로서,
    절연 기판 표면에 SiO2막을 퇴적하는 공정,
    소정의 영역의 상기 SiO2막의 두께 방향의 일부를 에칭 제거하는 공
    정,
    미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 SiO2막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을, 상기 에칭 제거한 영역의 일부 또는 거의 전 영역을 덮는소정의 형상으로 절단하는 공정,
    상기 절연 기판과 단결정 Si 기판을 세정하여 양 기판의 표면을 활성화하는 공정,
    상기 절단된 단결정 Si 기판에서의 수소 이온을 주입한 측의 면을, 상기 에칭 제거한 영역으로 실온에서 밀착시켜 접합하는 공정,
    열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하여, 단결정 Si 박막을 형성하는 공정,
    상기 절연 기판 상에 절연막 및 비정질 Si막을 순차적으로 퇴적하는 공정, 및
    상기 비정질 Si막을 가열하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  137. 제136항에 있어서, 300℃ 이상 650℃ 이하의 1단계 또는 다단계의 온도 스텝에 의해, 상기 열처리를 행하는 반도체 장치의 제조 방법.
  138. 제136항에 있어서, 상기 다결정 Si 층을 성장시킬 때, 상기 비정질 Si 막에 Ni, Pt, Sn, Pd 중 적어도 하나를 첨가하는 반도체 장치의 제조방법.
  139. 제136항에 있어서, 레이저 조사에 의해, 상기 단결정 Si 기판의 수소 이온 주입부의 온도를 Si로부터 수소가 이탈하는 온도 이상으로 승온시킴에 의해, 상기단결정 Si 기판을 수소 이온 주입부를 경계로 벽개 박리하는 공정을 행하는 반도체 장치의 제조 방법.
  140. 제136항에 있어서, 대략 700℃ 이상의 피크 온도를 포함하는 램프 어닐링을 행함에 의해, 상기 단결정 Si 기판을 수소 이온 주입부를 경계로 박리하는 반도체 장치의 제조 방법.
  141. 제136항에 있어서, 상기 절연 기판 상에 상기 다결정 Si 박막과 상기 단결정 Si 박막이 형성된 후, 등방성 플라즈마 에칭 또는 웨트 에칭에 의해 상기 단결정 Si 박막 표면의 손상층을 에칭 제거하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막을 에칭에 의해 섬모양으로 패턴화하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막상의 전면에 에치백용 SiO2막을 퇴적한 후, 이방성 에칭에 의해 상기 에치백용 SiO2막의 일부를 남기거나, 또는 막 두께 전부를 에치백하는 공정, 및
    SiO2막을 퇴적함에 의해 게이트 절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  142. 제136항에 있어서, 상기 절연 기판 상에 상기 다결정 Si 박막과 상기 단결정Si 박막이 형성된 후, 등방성 플라즈마 에칭 또는 웨트 에칭에 의해 상기 단결정 Si 박막 표면의 손상층을 에칭 제거하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막을 에칭에 의해 섬모양으로 패턴화하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막상의 전면에 에치백용 SiO2막을 퇴적한 후, 다시 수지 평탄화막을 전면에 도포하는 공정,
    이방성 에칭에 의해 상기 수지 평탄화막의 전부와 상기 에치백용 SiO2막의 일부를 에치백하는 공정, 및
    SiO2막을 퇴적함에 의해 게이트 절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  143. 제136항에 있어서, 상기 절연 기판 상에 형성된 상기 단결정 Si 박막과 상기 다결정 Si 박막을 에칭에 의해 섬모양으로 패턴화하여 MOS 트랜지스터를 형성하고, N형 MOS 트랜지스터 및 P형 MOS 트랜지스터의 소스 및 드레인 영역의 적어도 일부에 대략 1015/cm2이상 5×1015/cm2이하의 P+이온을 주입하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  144. 제136항에 있어서, 상기 단결정 Si 박막의 막 두께가 상기 다결정 Si 박막의 막 두께와 거의 동일한 반도체 장치의 제조 방법.
  145. 제136항에 있어서, 단결정 Si 기판의 표면에 형성된 SiO2막의 막 두께가 200nm 이상인 반도체 장치의 제조 방법.
  146. 제136항에 있어서, 단결정 Si 기판의 표면에 형성된 SiO2막의 막 두께가 300nm 이상인 반도체 장치의 제조 방법.
  147. 제136항에 있어서, 상기 단결정 Si 박막의 최대 치수가 10cm 이하인 반도체 장치의 제조 방법.
  148. 제136항에 있어서, 상기 단결정 Si 박막의 최대 치수가 5cm 이하인 반도체 장치의 제조 방법.
  149. 제136항에 있어서, 상기 단결정 Si 박막은, 상기 절연 기판과의 규격화된 선팽창의 차가, 대략 실온 이상 600℃ 이하의 온도 범위에서, 약 250ppm 이하인 반도체 장치의 제조 방법.
  150. 제136항에 있어서, 상기 수소 이온 주입부에 주입하는 수소 이온의 도즈 량은, 1016/cm2이상인 반도체 장치의 제조 방법.
  151. 제136항에 있어서, 상기 수소 이온 주입부에 주입하는 수소 이온의 도즈 량은, 대략 3×1016/cm2인 반도체 장치의 제조 방법.
  152. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체장
    치의 제조 방법으로서,
    절연 기판 표면에 제1 SiO2막, 비정질 Si 막, 및 제2 Si02막을 순차로 퇴적하는 공정,
    상기 제2 SiO2막의 소정의 영역을 에칭 제거함으로써 상기 비정질 Si막의 일부를 노출시키는 공정,
    상기 노출된 비정질 Si막을 산화하여 산화막을 형성하고, 상기 산화 막 위에 초산 Ni 수용액을 스핀 코팅하는 공정,
    상기 비정질 Si막을 가열하고, 메탈 어시스트에 의해 결정 성장이 촉진된 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정,
    상기 제2 SiO2막과 상기 산화막을 제거하는 공정,
    상기 다결정 Si층의 소정의 영역을 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 SiO2막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를갖는 단결정 Si 기판을, 상기 에칭 제거한 영역의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절연 기판과 단결정 Si 기판을 세정하여 양 기판의 표면을 활성화하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기에칭 제거한 영역으로 실온에서 밀착시킴으로써, 상기 양 기판을 접합하는 공정, 및
    열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하여, 상기 절연 기판 위에 단결정 Si 박막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  153. 제152항에 있어서, 300℃ 이상 650℃ 이하의 1단계 또는 다단계의 온도 스텝에 의해, 상기 열처리를 행하는 반도체 장치의 제조 방법.
  154. 제152항에 있어서, 상기 다결정 Si 층을 성장시킬 때, 상기 비정질 Si 막에 Ni, Pt, Sn, Pd 중 적어도 하나를 첨가하는 반도체 장치의 제조방법.
  155. 제152항에 있어서, 레이저 조사에 의해, 상기 단결정 Si 기판의 수소 이온 주입부의 온도를 Si로부터 수소가 이탈하는 온도 이상으로 승온시킴에 의해, 상기 단결정 Si 기판을 수소 이온 주입부를 경계로 벽개 박리하는 공정을 행하는 반도체 장치의 제조 방법.
  156. 제152항에 있어서, 대략 700℃ 이상의 피크 온도를 포함하는 램프 어닐링을 행함에 의해, 상기 단결정 Si 기판을 수소 이온 주입부를 경계로 박리하는 반도체 장치의 제조 방법.
  157. 제152항에 있어서, 상기 절연 기판 상에 상기 다결정 Si 박막과 상기 단결정 Si 박막이 형성된 후, 등방성 플라즈마 에칭 또는 웨트 에칭에 의해 상기 단결정 Si 박막 표면의 손상층을 에칭 제거하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막을 에칭에 의해 섬모양으로 패턴화하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막상의 전면에 에치백용 SiO2막을 퇴적한 후, 이방성 에칭에 의해 상기 에치백용 SiO2막의 일부를 남기거나, 또는 막 두께 전부를 에치백하는 공정, 및
    SiO2막을 퇴적함에 의해 게이트 절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  158. 제152항에 있어서, 상기 절연 기판 상에 상기 다결정 Si 박막과 상기 단결정 Si 박막이 형성된 후, 등방성 플라즈마 에칭 또는 웨트 에칭에 의해 상기 단결정 Si 박막 표면의 손상층을 에칭 제거하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막을 에칭에 의해 섬모양으로 패턴화하는 공정,
    상기 다결정 Si 박막과 상기 단결정 Si 박막상의 전면에 에치백용 SiO2막을 퇴적한 후, 다시 수지 평탄화막을 전면에 도포하는 공정,
    이방성 에칭에 의해 상기 수지 평탄화막의 전부와 상기 에치백용 SiO2막의 일부를 에치백하는 공정, 및
    SiO2막을 퇴적함에 의해 게이트 절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  159. 제152항에 있어서, 상기 절연 기판 상에 형성된 상기 단결정 Si 박막과 상기 다결정 Si 박막을 에칭에 의해 섬모양으로 패턴화하여 MOS 트랜지스터를 형성하고, N형 MOS 트랜지스터 및 P형 MOS 트랜지스터의 소스 및 드레인 영역의 적어도 일부에 대략 1015/cm2이상 5×1015/cm2이하의 P+이온을 주입하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  160. 제152항에 있어서, 상기 단결정 Si 박막의 막 두께가 상기 다결정 Si 박막의 막 두께와 거의 동일한 반도체 장치의 제조 방법.
  161. 제152항에 있어서, 단결정 Si 기판의 표면에 형성된 SiO2막의 막 두께가200nm 이상인 반도체 장치의 제조 방법.
  162. 제152항에 있어서, 단결정 Si 기판의 표면에 형성된 SiO2막의 막 두께가 300nm 이상인 반도체 장치의 제조 방법.
  163. 제152항에 있어서, 상기 단결정 Si 박막의 최대 치수가 10cm 이하인 반도체 장치의 제조 방법.
  164. 제152항에 있어서, 상기 단결정 Si 박막의 최대 치수가 5cm 이하인 반도체 장치의 제조 방법.
  165. 제152항에 있어서, 상기 단결정 Si 박막은, 상기 절연 기판과의 규격화된 선팽창의 차가, 대략 실온 이상 600℃ 이하의 온도 범위에서, 약 250ppm 이하인 반도체 장치의 제조 방법.
  166. 제152항에 있어서, 상기 수소 이온 주입부에 주입하는 수소 이온의 도즈 량은, 1016/cm2이상인 반도체 장치의 제조 방법.
  167. 제152항에 있어서, 상기 수소 이온 주입부에 주입하는 수소 이온의 도즈 량은, 대략 3×1016/cm2인 반도체 장치의 제조 방법.
  168. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체장치로서,
    절연 기판 표면에 SiO2막 및 비정질 Si막을 순차적으로 퇴적하는 공정,
    상기 비정질 Si막을 가열하여 결정화하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정,
    상기 다결정 Si층의 소정의 영역을 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 SiO2막을 퇴적하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 형상의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기에칭 제거한 영역으로 밀착시켜 접합하는 공정, 및
    열처리함에 의해 상기 수소 이온 주입부를 경계로 박리하여, 단결정 Si 박막을 형성하는 공정에 의해 형성되며,
    상기 단결정 Si 박막의 최대 치수가 10cm 이하인 반도체 장치.
  169. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체장치로서,
    절연 기판 표면에 SiO2막 및 비정질 Si막을 순차적으로 퇴적하는 공정,
    상기 비정질 Si막을 가열하여 결정화하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정,
    상기 다결정 Si층의 소정의 영역을 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 SiO2막을 퇴적하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 형상의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기 에칭 제거한 영역으로 밀착시켜 접합하는 공정, 및
    열처리함에 의해 상기 수소 이온 주입부를 경계로 박리하여, 단결정Si 박막을 형성하는 공정에 의해 형성되며,
    상기 단결정 Si 박막의 최대 치수가 5cm 이하인 반도체 장치.
  170. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치로서,
    절연 기판 표면에 SiO2막 및 비정질 Si막을 순차적으로 퇴적하는 공정,
    상기 비정질 Si막을 가열하여 결정화하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정,
    소정의 영역의 상기 다결정 Si층을 에칭 제거함과 동시에, 동일 영역의 상기SiO2막의 두께 방향의 일부를 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 SiO2막을 퇴적하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 형상의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기에칭 제거한 영역으로 밀착시켜 접합하는 공정, 및
    열처리함에 의해 상기 수소 이온 주입부를 경계로 박리하여, 단결정 Si 박막을 형성하는 공정에 의해 형성되며,
    상기 단결정 Si 박막의 최대 치수가 10cm 이하인 반도체 장치.
  171. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치로서,
    절연 기판 표면에 SiO2막 및 비정질 Si막을 순차적으로 퇴적하는 공정,
    상기 비정질 Si막을 가열하여 결정화하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정,
    소정의 영역의 상기 다결정 Si층을 에칭 제거함과 동시에, 동일 영역의 상기 SiO2막의 두께 방향의 일부를 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 SiO2막을 퇴적하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 형상의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기에칭 제거한 영역으로 밀착시켜 접합하는 공정, 및
    열처리함에 의해 상기 수소 이온 주입부를 경계로 박리하여, 단결정 Si 박막을 형성하는 공정에 의해 형성되며,
    상기 단결정 Si 박막의 최대 치수가 5cm 이하인 반도체 장치.
  172. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치로서,
    절연 기판 표면에 SiO2막을 퇴적하는 공정,
    소정의 영역의 상기 SiO2막의 두께 방향의 일부를 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 SiO2막을 퇴적하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 형상의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기에칭 제거한 영역으로 밀착시켜 접합하는 공정, 및
    열처리함에 의해 상기 수소 이온 주입부를 경계로 박리하여, 단결정 Si 박막을 형성하는 공정,
    상기 절연 기판 표면에 제2 SiO2막 및 비정질 Si막을 순차적으로 퇴적하는 공정, 및
    상기 비정질 Si막을 가열하여 결정화하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정에 의해 형성되며,
    상기 단결정 Si 박막의 최대 치수가 10cm 이하인 반도체 장치.
  173. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치로서,
    절연 기판 표면에 SiO2막을 퇴적하는 공정,
    소정의 영역의 상기 SiO2막의 두께 방향의 일부를 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 SiO2막을 퇴적하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 형상의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기에칭 제거한 영역으로 밀착시켜 접합하는 공정,
    열처리함에 의해 상기 수소 이온 주입부를 경계로 박리하여, 단결정 Si 박막을 형성하는 공정,
    상기 절연 기판 상에 제2 SiO2막 및 비정질 Si막을 순차적으로 퇴적하는 공정, 및
    상기 비정질 Si막을 가열하여 결정화하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정에 의해 형성되며,
    상기 단결정 Si 박막의 최대 치수가 5cm 이하인 반도체 장치.
  174. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치로서,
    절연 기판 표면에 SiO2막 및 비정질 Si막을 순차적으로 퇴적하는 공정,
    상기 비정질 Si막을 가열하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정,
    상기 다결정 Si 박막의 소정의 영역을 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 SiO2막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절연 기판과 단결정 Si 기판을 세정하고 양 기판의 표면을 활성화하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기에칭 제거한 영역으로 실온에서 밀착시킴으로써 상기 양 기판을 접합하는 공정,
    열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하여, 상기 절연 기판 상에 단결정 Si 박막을 형성하는 공정에 의해 형성되며,
    상기 단결정 Si 박막의 최대 치수가 10cm 이하인 반도체 장치.
  175. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치로서,
    절연 기판 표면에 SiO2막 및 비정질 Si막을 순차적으로 퇴적하는 공정,
    상기 비정질 Si막을 가열하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정,
    상기 다결정 Si 박막의 소정의 영역을 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 SiO2막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절연 기판과 단결정 Si 기판을 세정하고 양 기판의 표면을 활성화하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기에칭 제거한 영역으로 실온에서 밀착시킴으로써 상기 양 기판을 접합하는 공정,
    열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하여, 상기 절연 기판 상에 단결정 Si 박막을 형성하는 공정에 의해 형성되며,
    상기 단결정 Si 박막의 최대 치수가 5cm 이하인 반도체 장치.
  176. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치로서,
    절연 기판 표면에 SiO2막 및 비정질 Si막을 순차적으로 퇴적하는 공정,
    상기 비정질 Si막을 가열하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정,
    소정의 영역의 상기 다결정 Si막을 에칭 제거함과 동시에, 동일 영역의 상기 SiO2막의 두께 방향의 일부를 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 SiO2막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절연 기판과 단결정 Si 기판을 세정하고 양 기판의 표면을 활성화하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기에칭 제거한 영역으로 실온에서 밀착시킴으로써 상기 양 기판을 접합하는 공정,
    열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하여, 상기 절연 기판 상에 단결정 Si 박막을 형성하는 공정에 의해 형성되며,
    상기 단결정 Si 박막의 최대 치수가 10cm 이하인 반도체 장치.
  177. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치로서,
    절연 기판 표면에 SiO2막 및 비정질 Si막을 순차적으로 퇴적하는 공정,
    상기 비정질 Si막을 가열하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정,
    소정의 영역의 상기 다결정 Si 박막을 에칭 제거함과 동시에, 동일 영역의 상기 SiO2막의 두께 방향의 일부를 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 SiO2막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절연 기판과 단결정 Si 기판을 세정하고 양 기판의 표면을 활성화하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기에칭 제거한 영역으로 실온에서 밀착시킴으로써 상기 양 기판을 접합하는 공정, 및
    열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하여, 상기 절연 기판 상에 단결정 Si 박막을 형성하는 공정에 의해 형성되며,
    상기 단결정 Si 박막의 최대 치수가 5cm 이하인 반도체 장치.
  178. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치로서,
    절연 기판 표면에 SiO2막을 퇴적하는 공정,
    미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 SiO2막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을, 소정의 형상으로 절단하는 공정,
    상기 절연 기판과 단결정 Si 기판을 세정하여 양 기판의 표면을 활성화하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기 절연 기판의 SiO2막 측 표면의 소정의 위치에 실온에서 밀착시켜 접합하는 공정,
    열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하여, 상기 절연 기판 상에 단결정 Si 박막을 형성하는 공정,
    상기 절연 기판 상에 절연막 및 비정질 Si막을 순차적으로 퇴적하는 공정, 및
    상기 비정질 Si막을 가열하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정에 의해 형성되며,
    상기 단결정 Si 박막의 최대 치수가 10cm 이하인 반도체 장치.
  179. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치로서,
    절연 기판 표면에 SiO2막을 퇴적하는 공정,
    미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 SiO2막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을, 소정의 형상으로 절단하는 공정,
    상기 절연 기판과 단결정 Si 기판을 세정하여 양 기판의 표면을 활성화하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기 절연 기판의 SiO2막 측 표면의 소정의 위치에 실온에서 밀착시켜 접합하는 공정,
    열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하여, 상기 절연 기판 상에 단결정 Si 박막을 형성하는 공정,
    상기 절연 기판 상에 절연막 및 비정질 Si막을 순차적으로 퇴적하는 공정, 및
    상기 비정질 Si막을 가열하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을형성하는 공정에 의해 형성되며,
    상기 단결정 Si 박막의 최대 치수가 5cm 이하인 반도체 장치.
  180. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치로서,
    절연 기판 표면에 SiO2막을 퇴적하는 공정,
    소정의 영역의 상기 SiO2막의 두께 방향의 일부를 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 SiO2막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절연 기판과 단결정 Si 기판을 세정하여 양 기판의 표면을 활성화하는 공정,
    상기 절단된 단결정 Si 기판에서의 수소 이온을 주입한 측의 면을, 상기 에칭 제거한 영역으로 밀착시켜 접합하는 공정,
    열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하여, 단결정 Si 박막을 형성하는 공정,
    상기 절연 기판 상에 절연막 및 비정질 Si막을 순차적으로 퇴적하는 공정, 및
    상기 비정질 Si막을 가열하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정에 의해 형성되며,
    상기 단결정 Si 박막의 최대 치수가 10cm 이하인 반도체 장치.
  181. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치로서,
    절연 기판 표면에 SiO2막을 퇴적하는 공정,
    소정의 영역의 상기 SiO2막의 두께 방향의 일부를 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 SiO2막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을 상기 에칭 제거한 영역의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절연 기판과 단결정 Si 기판을 세정하여 양 기판의 표면을 활성화하는 공정,
    상기 절단된 단결정 Si 기판에서의 수소 이온을 주입한 측의 면을, 상기 에칭 제거한 영역으로 밀착시켜 접합하는 공정,
    열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하여, 단결정 Si 박막을 형성하는 공정,
    상기 절연 기판 상에 절연막 및 비정질 Si막을 순차적으로 퇴적하는 공정,및
    상기 비정질 Si막을 가열하고, 다결정 Si층을 성장시켜, 다결정 Si 박막을 형성하는 공정에 의해 형성되며,
    상기 단결정 Si 박막의 최대 치수가 5cm 이하인 반도체 장치.
  182. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치로서,
    절연 기판 표면에 제1 SiO2막, 비정질 Si막, 및 제2 SiO2막을 순차적으로 퇴적하는 공정,
    상기 제2 Si02막의 소정의 영역을 에칭 제거함으로써 상기 비정질 Si막의 일부를 노출시키는 공정,
    상기 노출된 비정질 Si막을 산화하여 산화막을 형성하고, 산화막 위에 초산 Ni 수용액을 스핀 코팅하는 공정,
    상기 비정질 Si막을 가열하고, 메탈 어시스트에 의해 결정 성장이 촉진된 다결정 Si 층을 성장시켜, 다결정 Si 박막을 형성하는 공정,
    상기 제2 SiO2막과 상기 산화막을 제거하는 공정,
    상기 다결정 Si층의 소정의 영역을 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 Si02막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를갖는 단결정 Si 기판을, 상기 에칭 제거한 영역의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절연 기판과 단결정 Si 기판을 세정하여 양 기판의 표면을 활성화하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기에칭 제거한 영역으로 실온에서 밀착시킴으로써 상기 양 기판을 접합하는 공정, 및
    열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하고, 상기 절연 기판 상에 단결정 Si 박막을 형성하는 공정에 의해 형성되며,
    상기 단결정 Si 박막의 최대 치수가 10cm이하인 반도체 장치.
  183. 절연 기판 상에 다결정 Si 박막과 단결정 Si 박막이 형성된 반도체 장치로서,
    절연 기판 표면에 제1 SiO2막, 비정질 Si막, 및 제2 SiO2막을 순차적으로 퇴적하는 공정,
    상기 제2 Si02막의 소정의 영역을 에칭 제거함으로써 상기 비정질 Si막의 일부를 노출시키는 공정,
    상기 노출된 비정질 Si막을 산화하여 산화막을 형성하고, 산화막 위에 초산 Ni 수용액을 스핀 코팅하는 공정,
    상기 비정질 Si막을 가열하고, 메탈 어시스트에 의해 결정 성장이 촉진된 다결정 Si 층을 성장시켜, 다결정 Si 박막을 형성하는 공정,
    상기 제2 SiO2막과 상기 산화막을 제거하는 공정,
    상기 다결정 Si층의 소정의 영역을 에칭 제거하는 공정,
    미리 표면을 산화하거나 또는 산화막을 퇴적함으로써 표면에 Si02막을 형성하고, 또한 소정의 깊이에 소정의 농도의 수소 이온을 주입한 수소 이온 주입부를 갖는 단결정 Si 기판을, 상기 에칭 제거한 영역의 일부 또는 거의 전 영역을 덮는 소정의 형상으로 절단하는 공정,
    상기 절연 기판과 단결정 Si 기판을 세정하여 양 기판의 표면을 활성화하는 공정,
    상기 절단된 단결정 Si 기판을, 수소 이온을 주입한 측의 면을 상기에칭 제거한 영역으로 실온에서 밀착시킴으로써 상기 양 기판을 접합하는 공정, 및
    열처리함에 의해 상기 수소 이온 주입부를 경계로 벽개 박리하고, 상기 절연 기판 상에 단결정 Si 박막을 형성하는 공정에 의해 형성되며,
    상기 단결정 Si 박막의 최대 치수가 5cm이하인 반도체 장치.
KR10-2003-0018183A 2002-03-26 2003-03-24 반도체 장치 및 그의 제조 방법, ｓｏｉ기판 및 그것을사용하는 표시 장치 및 ｓｏｉ기판의 제조 방법 Expired - Fee Related KR100532557B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00086999 2002-03-26
JP2002086999A JP2003282885A (ja) 2002-03-26 2002-03-26 半導体装置およびその製造方法
JP2002243927A JP4772258B2 (ja) 2002-08-23 2002-08-23 Ｓｏｉ基板の製造方法
JPJP-P-2002-00243927 2002-08-23
JP2002280036A JP2004119636A (ja) 2002-09-25 2002-09-25 半導体装置およびその製造方法
JPJP-P-2002-00280036 2002-09-25

Publications (2)

Publication Number Publication Date
KR20030077410A true KR20030077410A (ko) 2003-10-01
KR100532557B1 KR100532557B1 (ko) 2005-12-01

Family

ID=28046113

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0018183A Expired - Fee Related KR100532557B1 (ko) 2002-03-26 2003-03-24 반도체 장치 및 그의 제조 방법, ｓｏｉ기판 및 그것을사용하는 표시 장치 및 ｓｏｉ기판의 제조 방법

Country Status (5)

Country Link
US (3) US7119365B2 (ko)
KR (1) KR100532557B1 (ko)
CN (1) CN1276512C (ko)
FR (1) FR2837980B1 (ko)
TW (1) TWI235486B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100612885B1 (ko) * 2004-12-30 2006-08-14 삼성전자주식회사 국부적으로 단결정 실리콘층이 집적된 기판의 제조방법
WO2011066485A3 (en) * 2009-11-25 2011-10-27 Gigasi Solar, Inc. Systems, methods and products including features of laser irradiation and/or cleaving of silicon with other substrates or layers
US8361890B2 (en) 2009-07-28 2013-01-29 Gigasi Solar, Inc. Systems, methods and materials including crystallization of substrates via sub-melt laser anneal, as well as products produced by such processes
US8629436B2 (en) 2009-08-14 2014-01-14 Gigasi Solar, Inc. Backside only contact thin-film solar cells and devices, systems and methods of fabricating same, and products produced by processes thereof

Families Citing this family (170)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555449B1 (en) 1996-05-28 2003-04-29 Trustees Of Columbia University In The City Of New York Methods for producing uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors using sequential lateral solidfication
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
US20030228689A1 (en) * 2002-05-31 2003-12-11 Isis Pharmaceuticals Inc. Antisense modulation of G protein-coupled receptor kinase 6 expression
US7718517B2 (en) 2002-08-19 2010-05-18 Im James S Single-shot semiconductor processing system and method having various irradiation patterns
CN100459041C (zh) 2002-08-19 2009-02-04 纽约市哥伦比亚大学托管会 激光结晶处理薄膜样品以最小化边缘区域的方法和系统
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
US7164152B2 (en) 2003-09-16 2007-01-16 The Trustees Of Columbia University In The City Of New York Laser-irradiated thin films having variable thickness
WO2005029546A2 (en) 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York Method and system for providing a continuous motion sequential lateral solidification for reducing or eliminating artifacts, and a mask for facilitating such artifact reduction/elimination
TWI351713B (en) 2003-09-16 2011-11-01 Univ Columbia Method and system for providing a single-scan, con
WO2005029551A2 (en) 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York Processes and systems for laser crystallization processing of film regions on a substrate utilizing a line-type beam, and structures of such film regions
WO2005034193A2 (en) 2003-09-19 2005-04-14 The Trustees Of Columbia University In The City Ofnew York Single scan irradiation for crystallization of thin films
JP4004448B2 (ja) * 2003-09-24 2007-11-07 富士通株式会社 半導体装置およびその製造方法
JP4610982B2 (ja) * 2003-11-11 2011-01-12 シャープ株式会社 半導体装置の製造方法
WO2005048221A1 (en) * 2003-11-14 2005-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method for fabricating the same
JP2005202801A (ja) * 2004-01-16 2005-07-28 Sharp Corp 表示装置
JP4540359B2 (ja) * 2004-02-10 2010-09-08 シャープ株式会社 半導体装置およびその製造方法
JP4219838B2 (ja) * 2004-03-24 2009-02-04 シャープ株式会社 半導体基板の製造方法、並びに半導体装置の製造方法
JP4319078B2 (ja) * 2004-03-26 2009-08-26 シャープ株式会社 半導体装置の製造方法
EP1782474B1 (en) * 2004-08-18 2013-11-27 Corning Incorporated High strain glass/glass-ceramic containing semiconductor-on-insulator structures
WO2006023289A2 (en) * 2004-08-18 2006-03-02 Corning Incorporated Strained semiconductor-on-insulator structures and methods for making strained semiconductor-on-insulator structures
US7645337B2 (en) 2004-11-18 2010-01-12 The Trustees Of Columbia University In The City Of New York Systems and methods for creating crystallographic-orientation controlled poly-silicon films
US7736964B2 (en) * 2004-11-22 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and method for manufacturing the same
US7348610B2 (en) * 2005-02-24 2008-03-25 International Business Machines Corporation Multiple layer and crystal plane orientation semiconductor substrate
US8221544B2 (en) 2005-04-06 2012-07-17 The Trustees Of Columbia University In The City Of New York Line scan sequential lateral solidification of thin films
US7897443B2 (en) * 2005-04-26 2011-03-01 Sharp Kabushiki Kaisha Production method of semiconductor device and semiconductor device
JP2008198628A (ja) * 2005-05-11 2008-08-28 Sharp Corp 半導体装置及びその製造方法並びに液晶表示装置
US7635637B2 (en) * 2005-07-25 2009-12-22 Fairchild Semiconductor Corporation Semiconductor structures formed on substrates and methods of manufacturing the same
KR101287314B1 (ko) 2005-12-05 2013-07-17 더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 막 처리 시스템과 방법, 및 박막
US7456080B2 (en) * 2005-12-19 2008-11-25 Corning Incorporated Semiconductor on glass insulator made using improved ion implantation process
US7579654B2 (en) * 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
TWI382470B (zh) * 2006-05-31 2013-01-11 Corning Inc 使用輻射退火製造半導體在絕緣體上結構
JP5594753B2 (ja) * 2006-07-13 2014-09-24 国立大学法人東北大学 トランジスタ及び半導体装置
US20080142475A1 (en) * 2006-12-15 2008-06-19 Knowles Electronics, Llc Method of creating solid object from a material and apparatus thereof
JP2008153411A (ja) * 2006-12-18 2008-07-03 Shin Etsu Chem Co Ltd Ｓｏｉ基板の製造方法
KR101397567B1 (ko) 2007-01-24 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체막의 결정화 방법 및 반도체장치의 제작방법
US7755113B2 (en) * 2007-03-16 2010-07-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor display device, and manufacturing method of semiconductor device
WO2008123116A1 (en) 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
WO2008123117A1 (en) * 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
US7875881B2 (en) * 2007-04-03 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
CN101281912B (zh) * 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置
EP1978554A3 (en) * 2007-04-06 2011-10-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate comprising implantation and separation steps
SG178762A1 (en) 2007-04-13 2012-03-29 Semiconductor Energy Lab Display device, method for manufacturing display device, and soi substrate
KR101440930B1 (ko) * 2007-04-20 2014-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작방법
US7767542B2 (en) * 2007-04-20 2010-08-03 Semiconductor Energy Laboratory Co., Ltd Manufacturing method of SOI substrate
KR101436115B1 (ko) * 2007-04-27 2014-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제조방법, 및 반도체장치의 제조방법
JP5289805B2 (ja) * 2007-05-10 2013-09-11 株式会社半導体エネルギー研究所 半導体装置製造用基板の作製方法
US7825007B2 (en) * 2007-05-11 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method of joining a plurality of SOI substrates on a glass substrate by a heat treatment
US7851804B2 (en) * 2007-05-17 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101634970B1 (ko) * 2007-05-18 2016-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
EP1993127B1 (en) * 2007-05-18 2013-04-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate
EP1993126B1 (en) * 2007-05-18 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor substrate
TWI476927B (zh) * 2007-05-18 2015-03-11 Semiconductor Energy Lab 半導體裝置的製造方法
US8513678B2 (en) * 2007-05-18 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US8803781B2 (en) * 2007-05-18 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US7745268B2 (en) * 2007-06-01 2010-06-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device with irradiation of single crystal semiconductor layer in an inert atmosphere
CN101681807B (zh) * 2007-06-01 2012-03-14 株式会社半导体能源研究所 半导体器件的制造方法
JP4858491B2 (ja) * 2007-06-18 2012-01-18 セイコーエプソン株式会社 シリコン基材の接合方法、液滴吐出ヘッド、液滴吐出装置および電子デバイス
JP4967842B2 (ja) * 2007-06-18 2012-07-04 セイコーエプソン株式会社 シリコン基材の接合方法、液滴吐出ヘッド、液滴吐出装置および電子デバイス
CN101681843B (zh) * 2007-06-20 2012-05-09 株式会社半导体能源研究所 半导体装置的制造方法
KR101484296B1 (ko) 2007-06-26 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제작방법
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
WO2009001836A1 (en) * 2007-06-28 2008-12-31 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7807520B2 (en) * 2007-06-29 2010-10-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8431451B2 (en) 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JP5498670B2 (ja) * 2007-07-13 2014-05-21 株式会社半導体エネルギー研究所 半導体基板の作製方法
JP5442224B2 (ja) * 2007-07-23 2014-03-12 株式会社半導体エネルギー研究所 Ｓｏｉ基板の製造方法
US20090032873A1 (en) * 2007-07-30 2009-02-05 Jeffrey Scott Cites Ultra thin single crystalline semiconductor TFT and process for making same
US7795114B2 (en) * 2007-08-10 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of SOI substrate and semiconductor device
JP2009076890A (ja) * 2007-08-31 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置、及び電子機器
TWI437696B (zh) 2007-09-21 2014-05-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5452900B2 (ja) * 2007-09-21 2014-03-26 株式会社半導体エネルギー研究所 半導体膜付き基板の作製方法
JP2009094488A (ja) * 2007-09-21 2009-04-30 Semiconductor Energy Lab Co Ltd 半導体膜付き基板の作製方法
JP5250228B2 (ja) * 2007-09-21 2013-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2009039482A1 (en) 2007-09-21 2009-03-26 The Trustees Of Columbia University In The City Of New York Collections of laterally crystallized semiconductor islands for use in thin film transistors
WO2009042784A1 (en) * 2007-09-25 2009-04-02 The Trustees Of Columbia University In The City Of New York Methods of producing high uniformity in thin film transistor devices fabricated on laterally crystallized thin films
US8067793B2 (en) 2007-09-27 2011-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including storage capacitor with yttrium oxide capacitor dielectric
US8101500B2 (en) * 2007-09-27 2012-01-24 Fairchild Semiconductor Corporation Semiconductor device with (110)-oriented silicon
KR101499175B1 (ko) * 2007-10-04 2015-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제조방법
JP2009135430A (ja) * 2007-10-10 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP5490393B2 (ja) * 2007-10-10 2014-05-14 株式会社半導体エネルギー研究所 半導体基板の製造方法
JP5527956B2 (ja) * 2007-10-10 2014-06-25 株式会社半導体エネルギー研究所 半導体基板の製造方法
US8101501B2 (en) * 2007-10-10 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7989305B2 (en) * 2007-10-10 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate using cluster ion
US8236668B2 (en) * 2007-10-10 2012-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5499455B2 (ja) * 2007-10-22 2014-05-21 株式会社デンソー ＳＯＩ（Ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）構造の半導体装置およびその製造方法
TWI493609B (zh) * 2007-10-23 2015-07-21 Semiconductor Energy Lab 半導體基板、顯示面板及顯示裝置的製造方法
WO2009057669A1 (en) * 2007-11-01 2009-05-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing photoelectric conversion device
US7851318B2 (en) * 2007-11-01 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate and method for manufacturing the same, and method for manufacturing semiconductor device
JP5548351B2 (ja) * 2007-11-01 2014-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5548356B2 (ja) * 2007-11-05 2014-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2009067688A1 (en) 2007-11-21 2009-05-28 The Trustees Of Columbia University In The City Of New York Systems and methods for preparing epitaxially textured polycrystalline films
CN101919058B (zh) 2007-11-21 2014-01-01 纽约市哥伦比亚大学理事会 用于制备外延纹理厚膜的系统和方法
WO2009084312A1 (ja) * 2007-12-27 2009-07-09 Sharp Kabushiki Kaisha 半導体装置、単結晶半導体薄膜付き基板及びそれらの製造方法
US7842583B2 (en) * 2007-12-27 2010-11-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device
CN101884090A (zh) * 2007-12-27 2010-11-10 夏普株式会社 半导体装置以及半导体装置的制造方法
US8093136B2 (en) * 2007-12-28 2012-01-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US20090179160A1 (en) * 2008-01-16 2009-07-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate manufacturing apparatus
JP5404064B2 (ja) 2008-01-16 2014-01-29 株式会社半導体エネルギー研究所 レーザ処理装置、および半導体基板の作製方法
JP5503876B2 (ja) * 2008-01-24 2014-05-28 株式会社半導体エネルギー研究所 半導体基板の製造方法
US8119490B2 (en) * 2008-02-04 2012-02-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US8569155B2 (en) 2008-02-29 2013-10-29 The Trustees Of Columbia University In The City Of New York Flash lamp annealing crystallization for large area thin films
US8003483B2 (en) 2008-03-18 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US8278713B2 (en) 2008-03-28 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US7939389B2 (en) * 2008-04-18 2011-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5548395B2 (ja) 2008-06-25 2014-07-16 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
KR101629193B1 (ko) * 2008-06-26 2016-06-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작 방법
JP5700617B2 (ja) * 2008-07-08 2015-04-15 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US7943414B2 (en) * 2008-08-01 2011-05-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
SG159476A1 (en) * 2008-08-28 2010-03-30 Semiconductor Energy Lab Method for manufacturing semiconductor layer and semiconductor device
US8039877B2 (en) * 2008-09-09 2011-10-18 Fairchild Semiconductor Corporation (110)-oriented p-channel trench MOSFET having high-K gate dielectric
JP5478166B2 (ja) * 2008-09-11 2014-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8741740B2 (en) * 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
SG160300A1 (en) * 2008-10-03 2010-04-29 Semiconductor Energy Lab Method for manufacturing soi substrate
SG161151A1 (en) * 2008-10-22 2010-05-27 Semiconductor Energy Lab Soi substrate and method for manufacturing the same
JP5496608B2 (ja) 2008-11-12 2014-05-21 信越化学工業株式会社 Ｓｏｉ基板の作製方法
JP2012508985A (ja) 2008-11-14 2012-04-12 ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 薄膜の結晶化のためのシステムおよび方法
SG182208A1 (en) * 2008-12-15 2012-07-30 Semiconductor Energy Lab Manufacturing method of soi substrate and manufacturing method of semiconductor device
US8278167B2 (en) 2008-12-18 2012-10-02 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
JP5503995B2 (ja) * 2009-02-13 2014-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2010239123A (ja) * 2009-03-12 2010-10-21 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
SG166060A1 (en) * 2009-04-22 2010-11-29 Semiconductor Energy Lab Method of manufacturing soi substrate
KR101651206B1 (ko) * 2009-05-26 2016-08-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작 방법
US8278187B2 (en) * 2009-06-24 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate by stepwise etching with at least two etching treatments
SG176602A1 (en) * 2009-06-24 2012-01-30 Semiconductor Energy Lab Method for reprocessing semiconductor substrate and method for manufacturing soi substrate
KR101645146B1 (ko) * 2009-06-30 2016-08-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
US20110089429A1 (en) * 2009-07-23 2011-04-21 Venkatraman Prabhakar Systems, methods and materials involving crystallization of substrates using a seed layer, as well as products produced by such processes
GB0914251D0 (en) * 2009-08-14 2009-09-30 Nat Univ Ireland Cork A hybrid substrate
WO2011024619A1 (en) * 2009-08-25 2011-03-03 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing soi substrate
US8318588B2 (en) * 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
JP5713603B2 (ja) * 2009-09-02 2015-05-07 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP2011077504A (ja) * 2009-09-02 2011-04-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US8021960B2 (en) * 2009-10-06 2011-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011043178A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Reprocessing method of semiconductor substrate, manufacturing method of reprocessed semiconductor substrate, and manufacturing method of soi substrate
US9087696B2 (en) 2009-11-03 2015-07-21 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse partial melt film processing
US9646831B2 (en) 2009-11-03 2017-05-09 The Trustees Of Columbia University In The City Of New York Advanced excimer laser annealing for thin films
US8440581B2 (en) 2009-11-24 2013-05-14 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse sequential lateral solidification
JP5926887B2 (ja) * 2010-02-03 2016-05-25 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US20110207306A1 (en) * 2010-02-22 2011-08-25 Sarko Cherekdjian Semiconductor structure made using improved ion implantation process
JP4948629B2 (ja) * 2010-07-20 2012-06-06 ウシオ電機株式会社 レーザリフトオフ方法
JP5917036B2 (ja) 2010-08-05 2016-05-11 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US8981519B2 (en) 2010-11-05 2015-03-17 Sharp Kabushiki Kaisha Semiconductor substrate, method of manufacturing semiconductor substrate, thin film transistor, semiconductor circuit, liquid crystal display apparatus, electroluminescence apparatus, wireless communication apparatus, and light emitting apparatus
TWI500118B (zh) 2010-11-12 2015-09-11 Semiconductor Energy Lab 半導體基底之製造方法
US8008175B1 (en) 2010-11-19 2011-08-30 Coring Incorporated Semiconductor structure made using improved simultaneous multiple ion implantation process
US8558195B2 (en) 2010-11-19 2013-10-15 Corning Incorporated Semiconductor structure made using improved pseudo-simultaneous multiple ion implantation process
US8196546B1 (en) 2010-11-19 2012-06-12 Corning Incorporated Semiconductor structure made using improved multiple ion implantation process
CN102074660A (zh) * 2010-12-01 2011-05-25 郑州大学 一种顶发射有机电致发光器件
JP2012156495A (ja) 2011-01-07 2012-08-16 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
US8802534B2 (en) 2011-06-14 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Method for forming SOI substrate and apparatus for forming the same
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
JP5695535B2 (ja) * 2011-09-27 2015-04-08 株式会社東芝 表示装置の製造方法
US10002968B2 (en) 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
RU2497231C1 (ru) * 2012-04-19 2013-10-27 Федеральное государственное бюджетное учреждение науки Институт физики полупроводников им. А.В. Ржанова Сибирского отделения Российской академии наук (ИФП СО РАН) Способ изготовления структуры кремний-на-изоляторе
RU2498450C1 (ru) * 2012-04-26 2013-11-10 Федеральное государственное бюджетное учреждение науки Институт физики полупроводников им. А.В. Ржанова Сибирского отделения Российской академии наук (ИФП СО РАН) Способ изготовления структуры полупроводник-на-изоляторе
US9396948B2 (en) * 2013-05-03 2016-07-19 Texas Instruments Incorporated Layer transfer of silicon onto III-nitride material for heterogenous integration
CN103528735B (zh) * 2013-10-31 2015-11-18 南京信息工程大学 一种微型光纤法布里-珀罗压力传感器及其制作方法
CN103952766B (zh) * 2014-05-12 2016-08-24 山东大学 一种利用离子注入制备磷酸钛氧钾薄膜的方法
CN105095551A (zh) * 2014-05-22 2015-11-25 上海北京大学微电子研究院 面向soi工艺的供电电源电压的系统级优化方法
KR102365963B1 (ko) * 2015-06-23 2022-02-23 삼성디스플레이 주식회사 박막 트랜지스터, 이의 제조 방법 및 이를 갖는 액정 표시 장치
CN105043606B (zh) * 2015-07-10 2017-11-03 东南大学 一种电容式压力传感器及其制备方法
CN107104037B (zh) * 2017-05-25 2019-06-21 中国工程物理研究院激光聚变研究中心 一种超薄单晶硅片的制备方法
JP6834932B2 (ja) * 2017-12-19 2021-02-24 株式会社Sumco 貼り合わせウェーハ用の支持基板の製造方法および貼り合わせウェーハの製造方法
JP7083645B2 (ja) 2018-01-11 2022-06-13 Ｊｓｗアクティナシステム株式会社 レーザ処理装置、レーザ処理方法及び半導体装置の製造方法
CN113454755A (zh) * 2019-02-19 2021-09-28 应用材料公司 多晶硅衬垫
US12195641B2 (en) * 2020-03-11 2025-01-14 Resonac Corporation Corrosion-resistant member
CN112259678B (zh) * 2020-10-19 2022-07-19 济南晶正电子科技有限公司 一种用于改善薄膜层炸裂的方法及薄膜材料
CN113745099A (zh) * 2021-09-06 2021-12-03 长江存储科技有限责任公司 多晶硅层、其制作方法以及半导体器件
CN114113156B (zh) * 2021-10-26 2024-05-17 浙江大学 一种无衬底单原子层金属薄膜的机械减薄制备装置及方法
CN114267589B (zh) * 2021-12-27 2025-09-02 西安奕斯伟材料科技股份有限公司 一种晶圆表面损伤深度测量方法及系统
CN116845027B (zh) * 2023-09-01 2023-11-21 青禾晶元(天津)半导体材料有限公司 一种fd-soi衬底的制备方法及soi器件

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
GB9204537D0 (en) * 1992-03-03 1992-04-15 Pilkington Plc Alkali-free glass compositions
JPH0611729A (ja) * 1992-06-29 1994-01-21 Kodo Eizo Gijutsu Kenkyusho:Kk 液晶表示装置およびその製造方法
JP2933509B2 (ja) 1994-07-08 1999-08-16 日本電気株式会社 半導体装置
JP3109968B2 (ja) * 1994-12-12 2000-11-20 キヤノン株式会社 アクティブマトリクス回路基板の製造方法及び該回路基板を用いた液晶表示装置の製造方法
US6524977B1 (en) * 1995-07-25 2003-02-25 Semiconductor Energy Laboratory Co., Ltd. Method of laser annealing using linear beam having quasi-trapezoidal energy profile for increased depth of focus
FR2744285B1 (fr) * 1996-01-25 1998-03-06 Commissariat Energie Atomique Procede de transfert d'une couche mince d'un substrat initial sur un substrat final
JPH09121039A (ja) 1996-10-28 1997-05-06 Canon Inc 半導体部材
JPH10293322A (ja) 1997-04-21 1998-11-04 Canon Inc 液晶表示装置およびその製造方法
JP3531415B2 (ja) 1997-04-22 2004-05-31 セイコーエプソン株式会社 Ｓｏｉ基板とその製造方法及びこれを用いた半導体装置及び液晶パネル
JP3738798B2 (ja) 1997-07-03 2006-01-25 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法及び液晶パネルの製造方法
JPH1197379A (ja) 1997-07-25 1999-04-09 Denso Corp 半導体基板及び半導体基板の製造方法
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US5909627A (en) * 1998-05-18 1999-06-01 Philips Electronics North America Corporation Process for production of thin layers of semiconductor material
KR100296110B1 (ko) * 1998-06-09 2001-08-07 구본준, 론 위라하디락사 박막트랜지스터 제조방법
JP2000021782A (ja) 1998-06-30 2000-01-21 Sony Corp 単結晶シリコン層の形成方法及び半導体装置の製造方法
US6271101B1 (en) * 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4609867B2 (ja) 1998-07-29 2011-01-12 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び半導体装置の作製方法
CN1160268C (zh) * 1998-11-30 2004-08-04 康宁股份有限公司 用于平板显示器的玻璃
JP2001023948A (ja) 1999-07-05 2001-01-26 Canon Inc 半導体基板の製造方法
FR2802340B1 (fr) * 1999-12-13 2003-09-05 Commissariat Energie Atomique Structure comportant des cellules photovoltaiques et procede de realisation
JP3997682B2 (ja) 2000-03-13 2007-10-24 セイコーエプソン株式会社 電気光学装置の製造方法及び電気光学装置
US6583440B2 (en) * 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
JP4507395B2 (ja) 2000-11-30 2010-07-21 セイコーエプソン株式会社 電気光学装置用素子基板の製造方法
JP2002217417A (ja) 2001-01-12 2002-08-02 Seiko Epson Corp 電気光学装置用基板、電気光学装置及び電子機器
JP4803884B2 (ja) 2001-01-31 2011-10-26 キヤノン株式会社 薄膜半導体装置の製造方法
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100612885B1 (ko) * 2004-12-30 2006-08-14 삼성전자주식회사 국부적으로 단결정 실리콘층이 집적된 기판의 제조방법
US7531240B2 (en) 2004-12-30 2009-05-12 Samsung Electronics Co., Ltd. Substrate with locally integrated single crystalline silicon layer and method of fabricating the same
US8361890B2 (en) 2009-07-28 2013-01-29 Gigasi Solar, Inc. Systems, methods and materials including crystallization of substrates via sub-melt laser anneal, as well as products produced by such processes
US8859403B2 (en) 2009-07-28 2014-10-14 Gigasi Solar, Inc. Systems, methods and materials including crystallization of substrates via sub-melt laser anneal, as well as products produced by such processes
US8629436B2 (en) 2009-08-14 2014-01-14 Gigasi Solar, Inc. Backside only contact thin-film solar cells and devices, systems and methods of fabricating same, and products produced by processes thereof
WO2011066485A3 (en) * 2009-11-25 2011-10-27 Gigasi Solar, Inc. Systems, methods and products including features of laser irradiation and/or cleaving of silicon with other substrates or layers

Also Published As

Publication number Publication date
FR2837980A1 (fr) 2003-10-03
US7619250B2 (en) 2009-11-17
CN1450649A (zh) 2003-10-22
TW200306002A (en) 2003-11-01
US7884367B2 (en) 2011-02-08
KR100532557B1 (ko) 2005-12-01
US20030183876A1 (en) 2003-10-02
US20100019242A1 (en) 2010-01-28
US20070063281A1 (en) 2007-03-22
TWI235486B (en) 2005-07-01
FR2837980B1 (fr) 2007-04-06
CN1276512C (zh) 2006-09-20
US7119365B2 (en) 2006-10-10

Similar Documents

Publication Publication Date Title
KR100532557B1 (ko) 반도체 장치 및 그의 제조 방법, ｓｏｉ기판 및 그것을사용하는 표시 장치 및 ｓｏｉ기판의 제조 방법
CN100573824C (zh) 单晶硅及soi基板、半导体装置及其制造方法、显示装置
CN100454521C (zh) 半导体器件及其制法
US7919392B2 (en) Semiconductor device and method of manufacturing the same
JP4772258B2 (ja) Ｓｏｉ基板の製造方法
JP5547212B2 (ja) 半導体装置の製造方法
CN101401195B (zh) 半导体元件的转印方法和半导体装置的制造方法以及半导体装置
US7262464B2 (en) Semiconductor device with single crystal semiconductor layer(s) bonded to insulating surface of substrate
JP2004134675A (ja) Ｓｏｉ基板、表示装置およびｓｏｉ基板の製造方法
US20100244136A1 (en) Semiconductor device, single-crystal semiconductor thin film-including substrate, and production methods thereof
WO2006117900A1 (ja) 半導体装置の製造方法及び半導体装置
US20050236626A1 (en) Semiconductor device, producing method of semiconductor substrate, and producing method of semiconductor device
JP2010141246A (ja) 半導体装置の製造方法
JP2004119636A (ja) 半導体装置およびその製造方法
WO2006103825A1 (ja) 半導体装置及びその製造方法
JP2009200526A (ja) Ｓｏｉ基板およびそれを用いる表示装置
US20060099777A1 (en) Method of fabricating single-crystal silicon film and method of fabricating TFT adopting the same
JP4076930B2 (ja) 半導体装置の製造方法
JP2005217050A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

FPAY Annual fee payment

Payment date: 20121114

Year of fee payment: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

FPAY Annual fee payment

Payment date: 20141118

Year of fee payment: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20151125

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20151125