KR20020079498A

KR20020079498A - 반도체부재의 제조방법 및 반도체장치의 제조방법

Info

Publication number: KR20020079498A
Application number: KR1020020018778A
Authority: KR
Inventors: 노츠카즈야; 사토노부히코
Original assignee: 캐논 가부시끼가이샤
Priority date: 2001-04-06
Filing date: 2002-04-06
Publication date: 2002-10-19
Also published as: JP2002305293A; US7008701B2; EP1248294A2; US20020146892A1; EP1248294A3; TW533501B; US6828214B2; US20040241398A1

Abstract

본 발명은 이설법(접합 및 분리)을 이용하는 SOI기판의 제조방법을 제공한다. 분리층(12)은 실리콘기판(11)에 형성된다. 실리콘층(13), SiGe층(14), 실리콘층(15') 및 절연층(21)은 제 1기판(10')을 준비하기 위하여 최종구조물에 순차적으로 형성된다. 이 제 1기판(10')은 제 2기판(30)에 접합된다. 이 접합된 기판적층은 분리층(12)에서 2개의 부분으로 분리된다. 다음에, SiGe층(14)에서 Ge는 수소어닐링에 의해 실리콘층(13)으로 확산된다. 이 단계에 의하면, 절연층(21)위에 SiGe층과 SiGe층위에 변형실리콘층을 가진 변형SOI기판을 얻는다.

Description

반도체부재의 제조방법 및 반도체장치의 제조방법{SEMICONDUCTOR MEMBER MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}

본 발명은 반도체부재의 제조방법 및 반도체장치의 제조방법에 관한 것이다.

고속 및 저소비전력의 반도체장치를 형성하는 기판으로서, 변형실리콘층(strained silicon layer)을 가진 기판이 큰 주목을 받고 있다. 실리콘(Si)과 게르마늄(Ge)으로 이루어진 층(SiGe층)이 실리콘기판위에 성장되고, 또한 단결정실리콘층은 최종구조물에 성장될 때, 실리콘층이 변형된다. 따라서, 변형실리콘층을 얻는다. 이 변형은, 실리콘과 게르마늄으로 이루어진 층으로 구성된 격자가 단결정실리콘층의 격자보다 약간 크기때문에 발생한다.

또한, 실리콘기판에 매입산화막을 가진 SOI기판은, 고속 및 저소비전력으로 반도체장치를 형성하는 기판으로서 주목을 받고, 실용화가 되고 있다.

또한, 제 1의 SiGe층이 실리콘기판위에 형성되고, 제 1의 SiGe층보다 Ge농도가 높은 제 2의 SiGe층이 형성되고, 또한 절연층으로서 기능하는 매입산화막이 SIMOX(Separation by Ion iMplanted OXygen)법에 의해 제 1 및 제 2의 SiGe층사이의 계면근처에 형성되고, 이에 의해 매입산화막위에 높은 Ge농도를 가진 얇은 SiGe층을 얻는다(문헌「"A Novel Fabrication Technique of Ultra-Thin and Relaxed SiGe Buffer Layers with High Ge Content for Sub-100nm Strained Silicon-On-Insulator MOSFETs", T. Tezuka et al., EXTENDED ABSTRACTS OF THE 2000 INTERNATIONL CONFERENCE ON SOLID STATE DEVICES AND MATERIALS, Sendai, 2000, pp. 472-473; "Design of SiGe/Buried Oxide Layered Structure to Form Highly Strained Si Layer on Insulator for SOI MOSFETs", N. Sugiyama et al.,EXTENDED ABSTRACTS OF THE 2000 INTERNATIONAL CONFERENCE ON SOLID STATE DEVICES AND MATERIALS, Sendai, 2000, pp. 474-475」).

티. 테즈카(T. Tezuka)씨 외 및 엔. 스기야마(N. Sugiyama)씨 외에 의한 기술의 특성으로서, SIMOX법이 절연층위에 SiGe층으로 구조를 형성하는데 사용된다. 따라서, 이 기술은 SIMOX법에서 최근에 기술적 불편을 가진다. SIMOX법에서, 대량의 산소이온은 실리콘기판에 매입산화막을 형성하기 위하여 실리콘기판으로 주입된다. 이 때문에, SIMOX법에서, 많은 결정결함이 실리콘기판에 형성되고, 따라서 소수캐리어디바이스를 형성하기 위하여 충분한 품질을 확보하는 것이 어렵다. 또한, SIMOX법에 의해 실리콘기판에 형성된 산화막은 보다 높은 품질을 요구한다. 티. 테즈카(T. Tezuka)씨 외 및 엔. 스기야마(N. Sugiyama)씨 외에 의해 보고된 기술에서, 액정결함(예를 들면, 전위(dislocation))의 개수는 SIMOX공정에 의해 SiGe층에서 발생한다. 또한, 매입산화막의 품질을 향상시키는 것이 어렵다. 따라서, 변형실리콘 및 SOI구조의 잠재적인 효과를 완전하게 사용하는 것을 어렵게 되는 것이 기대된다.

본 발명은, 상기 상황의 고려에서 제조되고, 또한 예를 들면 절연층위의 실리콘과 부가재료를 함유하는 층 및 최종 구조물에 변형실리콘층을 가진 반도체부재를 형성하는 신기술을 제공하는 것을 목적으로 한다.

도 1a는 제 1실시예 및 제 2실시예의 적층단계를 도시하는 단면도.

도 1b는 제 1실시예 및 제 2실시예의 절연층형성단계를 도시하는 단면도.

도 1c는 제 1실시예 및 제 2실시예의 접합단계(이설단계의 전공정)를 도시하는 단면도.

도 1d는 제 1실시예 및 제 2실시예의 분리단계(이설단계의 후공정)를 도시하는 단면도.

도 1e는 제 1실시예의 확산단계를 도시하는 단면도.

도 2a는 제 2실시예의 확산단계를 도시하는 단면도.

도 2b는 제 2실시예의 성장단계를 도시하는 단면도.

도 3a는 제 3실시예 및 제 4실시예의 적층단계를 도시하는 단면도.

도 3b는 제 3실시예 및 제 4실시예의 절연층형성단계와 제 1확산단계를 도시하는 단면도.

도 3c는 제 3실시예 및 제 4실시예의 접합단계(이설단계의 전공정)를 도시하는 단면도.

도 3d는 제 3실시예 및 제 4실시예의 분리단계(이설단계의 후공정)를 도시하는 단면도.

도 3e는 제 3실시예 및 제 4실시예의 제 2확산단계를 도시하는 단면도.

도 3f는 제 3실시예의 성장단계를 도시하는 단면도.

도 4a는 제 4실시예의 열산화단계를 도시하는 단면도.

도 4b는 제 4실시예의 제거단계를 도시하는 단면도.

도 4c는 제 4실시예의 성장단계를 도시하는 단면도.

도 5a 내지 도 5d는 반도체장치 및 그 제조방법을 도시하는 도면.

〈도면의 주요부분에 대한 설명〉

10,110: 제 1기판(부재)11,111: 실리콘기판

12,112: 다공질층13,113: 실리콘층

14,114: 제 1층(SiGe층)15,115: 제 2층(실리콘층)

21,121: 절연층30,130: 제 2기판(부재)

31,131: 실리콘기판32,132: 절연층

41: 변형실리콘층151: 열산화막

1054: 소자절연영역1055: 게이트전극

1056: 게이트절연막1057: 드레인영역

1103': 활성영역1104: 매입절연막

1105: 변형Si층1106: SiGe층

본 발명의 제 1측면에 의하면, 절연층에 실리콘과 부가재료로 형성된 층을가진 반도체부재의 제조방법으로서, a) 실리콘과 부가재료를 함유하는 제 1층위에 실리콘으로 실질적으로 형성된 제 2층을 가진 제 1부재를 준비하는 준비단계와, b) 제 2층을 내측에 놓으면서 절연층을 개재하여 제 1 및 제 2부재를 접합하고, 또한 제 1부재로부터 제 2부재로 제 1 및 제 2층을 이설하는 이설단계와, c) 제 1층에 함유된 부가재료를 제 2층으로 확산시키는 확산단계와를 포함하는 것을 특징으로 하는 반도체부재의 제조방법을 제공한다. 절연층만이 적어도 제 1부재측 또는 제 2부재측위에 형성될 필요가 있다. 절연층은 제 1 및 제 2부재측의 양자위에 형성되어도 된다.

본 발명의 바람직한 실시예에 의하면, 준비단계는 제 1층위에 제 2층을 형성하는 적층단계를 포함하고, 제조방법은 제 1부재의 제 2층위에 절연층을 형성하는 절연층형성단계를 포함하고, 또한 적층단계, 절연층형성단계 및 이설단계는 적층단계, 절연층형성단계 및 이설단계의 순서로 행해진다.

본 발명의 바람직한 실시예에 의하면, 제 1부재는 제 1층아래에 실리콘층을 가지고, 이설단계에서, 실리콘층으로부터 절연층까지의 부분은 제 1부재로부터 제 2부재로 이설된다.

바람직한 실시예에 의하면, 확산단계는 이설단계후에 행해진다. 이러한 방법에서, 확산단계후에, 제 2부재위의 제 1층위에 실리콘층을 성장시키는 성장단계를 부가하여 포함하는 방법이 바람직하다.

바람직한 실시예에 의하면, 확산단계는 절연층형성단계 후 및 이설단계 전에 행해진다.

바람직한 실시예에 의하면, 절연층형성단계에서, 절연층은 부가재료를 확산시키기 위하여 충분한 온도에서 어닐링으로 열산화에 의해 형성되고, 이에 의해 절연층형성단계 및 확산단계가 병행하여 행해진다.

바람직한 실시예에 의하면, 절연층형성단계에서, 절연층은 부가재료를 확산시키기 위한 충분한 온도에서 어닐링으로 열산화에 의해 형성되고, 확산단계는 제 1 및 제 2확산단계를 포함하고, 제 1확산단계는 절연층형성단계에 병행하여 절연층형성단계에서 어닐링에 의해 행해지고, 또한 제 2확산단계는 이설단계후에 행해진다. 이러한 방법에서, 제 2확산단계후에, 제 2부재위의 제 1층위에 실리콘층을 성장시키는 성장단계를 부가하여 포함하는 방법이 바람직하다.

바람직한 실시예에 의하면, 상기 방법은 이설단계후에, 제 2부재의 표면층을 열적으로 산화하는 열산화단계와, 열산화단계에 의해 제 2부재위에 형성된 열산화막을 제거하는 제거단계와를 부가하여 포함한다. 이러한 방법에서, 제거단계후에, 제 2부재위에 실리콘층을 성장시키는 성장단계를 부가하여 포함하는 방법이 바람직하다.

바람직한 실시예에 의하면, 부가재료는 게르마늄을 함유하는 것이 바람직하다.

바람직한 실시예에 의하면, 절연층은 실리콘산화막인 것이 바람직하다.

바람직한 실시예에 의하면, 제 1부재는 제 1층아래에 분리층을 가지고, 이설단계에서, 제 2부재는 절연층형성단계에 의해 형성된 절연층을 가진 제 1부재에 접합되고, 다음에 접합에 의해 형성된 부재는 분리층에서 분리된다.

바람직한 실시예에 의하면, 이설단계에서, 분리층은 이온주입에 의해 절연층을 가진 제 1부재에 형성되고, 제 2부재는 분리층을 가진 제 1부재에 접합되고, 다음에 접합에 의해 형성된 부재는 분리층에서 분리된다.

바람직한 실시예에 의하면, 제 1부재의 제 1 및 제 2층은 CVD에 의해 형성된다.

바람직한 실시예에 의하면, 제 1부재의 제 1 및 제 2층은, 부가재료를 공급하는 소스가스의 흐름속도 또는 농도를 점차적으로 또는 단차적으로 변경시키면서 단일의 CVD단계에서 계속적으로 형성된다.

바람직한 실시예에 의하면, 제 1부재는 실리콘기판위에 제 1층 및 제 2층을 가지고, 또한 제 1층의 일부, 제 1층과 실리콘기판사이의 계면 및 실리콘기판의 일부 중의 적어도 어느 한쪽에 분리층을 가진다. 분리층은 예를 들면, 양극반응에 의해 형성된 다공질층 또는 이온주입층이 될 수 있다.

바람직한 실시예에 의하면, 실리콘과 부가재료로 형성된 층은 확산단계에 의해 절연층에 인접하게 된다.

본 발명의 제 2측면에 의하면, 절연층위에 실리콘과 부가재료로 형성된 층을 가진 반도체부재의 제조방법으로서, a) 실리콘과 부가재료를 함유하는 제 1층위에 실리콘으로 실질적으로 형성된 제 2층을 가진 제 1부재를 준비하는 단계와, b) 제 2층을 내부에 놓으면서 제 1부재와 절연성의 제 2부재를 접합하고, 제 1부재로부터 제 2부재로 제 1 및 제 2층을 이설하는 이설단계와, c) 제 1층에 함유된 부가재료를 제 2층에 확산시키는 확산단계와를 포함하는 반도체부재의 제조방법을제공한다.

본 발명의 제 3측면에 의하면, a) 실리콘과 부가재료를 함유하는 제 1층위에 실리콘으로 실질적으로 형성된 제 2층을 가진 제 1부재를 준비하는 준비단계와, b) 제 2층을 내측에 놓으면서 절연층을 개재하여 제 1 및 제 2부재를 접합하고, 제 1부재로부터 제 2부재로 제 1 및 제 2층을 이설하는 이설단계와, c) 제 1층에 함유된 부가재료를 제 2층으로 확산시키는 확산단계와, d) 제 2부재로 이설된 제 1층위에 변형실리콘층(strained silicon layer)을 형성하는 변형실리콘층형성단계와, e) 변형실리콘층위에 회로소자를 형성하는 회로소자형성단계와를 포함하는 반도체장치의 제조방법을 제공한다.

본 발명의 제 4측면에 의하면, a) 실리콘과 부가재료를 함유하는 제 1층위에 실리콘으로 실질적으로 형성된 제 2층을 가진 제 1부재를 준비하는 준비단계와, b) 제 2층을 내측에 놓으면서 제 1부재와 절연성의 제 2부재를 접합하고, 제 1부재로부터 제 2부재로 제 1 및 제 2층을 이설하는 이설단계와, c) 제 1층에 함유된 부가재료를 제 2층으로 확산시키는 확산단계와, d) 제 2부재위로 이설된 제 1층위에 변형실리콘층을 형성하는 변형실리콘형성단계와, e) 변형실리콘층위에 회로소자를 형성하는 회로소자형성단계와를 포함하는 반도체장치의 제조방법을 제공한다.

본 발명의 기타 특징 및 이점은, 동일한 참조문자가 그 도면전체에 걸쳐서 동일하거나 유사한 부분을 나타내는 첨부도면과 함께 취한 다음의 설명으로부터 명백해 질 것이다.

명세서의 일부를 구성하고 일체된 참조도면은, 명세서와 함께 본 발명의 실시예를 도시하고, 본 발명의 개념을 설명하는 기능을 한다.

본 발명의 바람직한 실시예의 특성으로서, 이설방법은 절연층위에 실리콘과 부가재료를 함유하는 층 및 최종 구조에 변형실리콘층을 가진 구조를 형성하는데 사용된다. 이설방법에서, 취약한 구조를 가진 분리층위로 이설될 층(이설될 층이 2개이상의 층으로 형성됨)을 가진 제 1부재는 이설될 층을 개재하여 제 2부재에 접합되고, 다음에 접합에 의해 형성된 복합부재(접합부재)는 분리층에서 분리된다.

상기 방법에 의하면, 이설될 층의 하부층이 제 1부재위에 형성되어 제 2부재의 상부층이 되고, 또한 이설될 층의 상부층이 제 1부재위에 형성되어 제 2부재의 하부층이 되도록, 이설될 층이 제 1부재로부터 제 2부재로 이설된다. 즉, 상기 방법에 의하면, 제 1부재에 순차적으로 적층된 층은, 반대의 순서로 제 2부재의 제 2기판위에 적층된다.

본 발명의 바람직한 실시예에 의하면, 분리층은 제 1부재의 표면위에 형성되고, 부가재료로서 기능하는 실리콘과 게르마늄을 함유하는 층(SiGe층)은 분리층위에 제 1층으로서 형성되고, 실리콘으로 실질적으로 이루어진 층(바람직하게 단결정실리콘층)은 SiGe층위에 제 2층으로서 형성되고, 또한 절연층은 열산화 등에 의해 최종구조물로 형성된다. 다음에, 제 2부재는 절연층을 개재하여 제 1부재에 접합된다. 접합에 의해 형성된 복합부재는 분리층에서 분리된다.

제 1부재로서, 실리콘기판이 전형적으로 사용된다. 분리층은 실리콘기판표면을 양극반응에 의해 다공질구조로 전환함으로써 전형적으로 형성된다.

상기 방법에서, 제 2층으로서 기능하는 단결정실리콘층은 그 위에 고품질의절연층의 형성시에 유리하게 기능한다. 이것은, 제 2층이 실리콘층인 경우에, 절연층이 열산화에 의해 실리콘층을 산화함으로써 형성될 수 있기 때문이다. 종래의 기술에 의해 공지된 바와 같이, 고품질의 열산화막이 열산화에 의해 형성될 수 있다.

본 실시예의 제조방법은, 게르마늄이 제 2층위에 적층된 절연층에 부분적으로 도달할 때까지, 제 1층에 함유된 게르마늄을 제 2층에 확산시키는 확산단계를 포함한다. 이 확산층은, 절연층형성단계 또는 절연층형성단계후(예를 들면, a) 절연층형성단계와 접합단계사이, b) 접합단계와 분리단계사이, c) 분리단계후 또는 d) 분리단계후에 행해진 다른 단계)와 병행하여 행해질 수 있다. 특히, 절연층이 실리콘산화물층으로 이루어진 경우에, 실리콘산화물에서 Ge의 확산속도는 매우 낮고, 또한 Ge는 확산단계에서 실리콘산화층을 들어가는 것으로부터 억제될 수 있다.

상기 단계에 의하면, 제 2부재위에 절연층 및 절연층위에 실리콘과 게르마늄을 함유하는 층(SiGe층)을 가진 반도체부재를 얻을 수 있다.

본 실시예의 제조방법에서, 실리콘층은 상기 단계에서 얻은 실리콘부재의 SiGe층위에 성장된다. 이 실리콘층은 SiGe층 밑에 놓인 격자상수와 다른 격자상수를 가지기 때문에 변형실리콘층이다.

본 실시예에 의한 제조방법은, 활성층으로서 변형실리콘층을 사용하여 회로소자를 형성하는 단계를 부가하여 포함한다. 이러한 회로소자를 가진 장치는 고속 및 저소비전력을 얻을 수 있다.

상기 방법에서, 실리콘층은 제 1부재의 제 1층(부가재료로서 실리콘과 게르마늄을 함유하는 층)아래에 형성되는 것이 바람직하다. 이것은, 분리층위에 제 1층을 직접 형성하는 것보다 실리콘층이 분리층에 형성된 후에 그것을 형성함으로써 고품질의 제 1층을 얻을 수 있기 때문이다.

상기 제조방법에서, 분리층은 우선 제 1부재에 형성되고, 다음에 제 1 및 제 2층과 절연층이 순차적으로 형성된다. 그러나, 예를 들면 제 1 및 제 2층과 절연층이 형성된 후에, 분리층이 형성되어도 된다. 예를 들면, 분리층으로서 사용될 이온주입층은 그 위에 형성된 제 1 및 제 2층과 절연층에 의해 제 1부재로 수소이온 등의 이온을 주입하는 단계를 포함하는 이온주입에 의해 제 1층아래에 형성되어도 된다. 알려진 바와 같이, 이온주입층에서 최근에 존재하는 많은 소수캐비티는 어닐링에 의해 응고된다. 이 층은, 예를 들면 미소캐비티층으로 칭한다. 이온 종류로서는, 질소 또는 희가스이온이 수소이온에 첨가하여 사용될 수 있다. 이온주입법으로서는, 예를 들면, 플라즈마침입이온주입(예를 들면, 국제공개번호 WO98/52216호 공보에 설명됨)이 사용될 수 있다.

상기 제조방법에서, 게르마늄은 제 1층을 형성하기 위하여 실리콘에 첨가될 재료로서 사용되는 것이 바람직하다. 그러나, 활성층으로서 사용될 실리콘층의 격자상수와 다른 격자상수를 가진 층을 형성할 수 있는 한, 기타 재료가 첨가될 수 있다. 게르마늄이외에, 예를 들면, Sb, As 또는 C가 본 발명에 적용될 수 있다.

상기 제조방법에서, 분리단계는 다양한 방법에 의해 실현될 수 있다. 예를 들면, 접합에 의해 형성된 복합부재의 분리층으로 유체를 주입하고, 유체에 의해 2개의 부재로 복합부재를 분리하는 방법을 채택하는 것이 바람직하다.유체로서는, 물 등의 액체이외에, 공기 등의 가스를 채택할 수 있다. 유체로서 물 또는 그 혼합물이 채택되는 기술은 워터제트법으로서 공지되어 있다.

본 발명의 바람직한 실시예는 이하 설명한다.

[제 1실시예]

본 발명의 제 1실시예에 의한 반도체기판(부재)의 제조방법은 도 1a 내지 도 1e를 참조하여 설명한다.

도 1a에 도시한 단계(적층단계)에서, 실리콘기판(11)위의 다공질층(12)과, 다공질층(12)위의 실리콘층(13)과, 실리콘층(13)위에 실리콘과 게르마늄(부가재료)을 함유하는 제 1층(SiGe층)과, SiGe층(14)위의 실리콘층(15)을 가진 제 1기판(부재)(10)가 제조된다.

우선, 다공질층(12)은 양극반응에 의해 단결정실리콘기판(11)위에 형성된다. 양극반응은, 불화수소(HF)를 함유하는 용액에 의해 백금전극쌍을 가진 양극반응용기를 채우고, 전극쌍사이에 실리콘기판(11)을 놓고, 또한 전극쌍사이에 전류를 공급함으로써 전형적으로 행해질 수 있다. 이 단계에 의해 형성된 다공질층(12)은 취약한 구조를 가진 층이고, 분리단계에서 이후 분리층으로서 기능한다.

산화막 등의 보호막은 다공질층에서 다공면위에 형성되어도 된다. 또는, 다른 다공도를 가진 복수의 층이 양극반응용액 또는 전류를 제어함으로써 형성되어도 된다. 예를 들면, 제 1다공질층 및 제 1다공질층보다 낮은 다공도를 가진 제 2다공질층은 단결정실리콘기판(11)측으로부터 순차적으로 형성되어도 된다.

다음에, 단결정실리콘층(13)은 CVD에 의해 다공질층(12)위에 에피택셜하게성장된다.

단결정실리콘층의 성장조건은 다음과 같다.

·캐리어가스: H₂

수소의 흐름속도는 15 내지 45리터/분인 것이 바람직하고, 전형적으로 30리터/분이다.

·소스가스: SiH₂Cl₂

소스가스의 흐름속도는 50 내지 200 sccm인 것이 바람직하고, 전형적으로 100 sccm이다.

·챔버압력

챔버압력은 10 내지 100 Torr인 것이 바람직하고, 전형적으로 80 Torr이다.

·성장온도

성장온도는 650℃ 내지 1,000℃인 것이 바람직하고, 전형적으로 900℃이다.

단결정실리콘층의 성장전에, 다공질층면은 수소분위기에서 어닐링(전베이킹)되는 것이 바람직하다. 전베이킹에서, 수소의 흐름속도는 15 내지 45리터/분(전형적으로, 40리터/분)인 것이 바람직하고, 온도는 700℃ 내지 1,000℃(전형적으로, 950℃)인 것이 바람직하고, 또한 챔버압력은 10 내지 760 Torr(전형적으로, 80 Torr)인 것이 바람직하다. 단결정실리콘층은 성장의 초기상태에서 50nm/분 이하의 낮은 성장속도로 성장되는 것이 바람직하다.

제 1층(14)으로서, 실리콘과 게르마늄(부가재료)을 함유하는 층(SiGe층: 예를 들면, Ge = 30%)은 램프가열을 사용하여 CVD에 의해 단결정실리콘층(13)위에 에피택셜하게 성장된다. 그것을 위한 조건은 바람직하게 다음과 같다. 상기 설명한 전베이킹은 성장전에 행해져도 된다.

·캐리어가스: H₂

H₂의 흐름속도는 25 내지 45리터/분인 것이 바람직하고, 전형적으로 30리터/분이다.

·소스가스 1: SiH₄

SiH₄의 흐름속도는 50 내지 200 sccm인 것이 바람직하고, 전형적으로 100 sccm이다.

·소스가스 2: 2% GeH₄

2% GeH₄의 흐름속도는 20 내지 500 sccm인 것이 바람직하고, 전형적으로 300 sccm이다.

·챔버압력

챔버압력은 10 내지 100 Torr인 것이 바람직하고, 전형적으로 100 Torr이다.

·온도

온도는 650℃ 내지 680℃인 것이 바람직하다.

·성장속도

성장속도는 10 내지 50 nm/분인 것이 바람직하다.

제 2층(15)인 단결정실리콘층은 CVD에 의해 제 1층(SiGe층)(14)위에 에피택셜하게 성장된다. 그것을 위한 조건은 바람직하게 다음과 같다.

제 2층(15)으로서 기능하는 단결정실리콘층의 성장조건은 다음과 같다.

·캐리어가스: H₂

·소스가스: SiH₄

소스가스의 흐름속도는 50 내지 500 sccm인 것이 바람직하고, 전형적으로 100 sccm이다.

·챔버압력

·성장온도

·성장속도

성장속도는 10 내지 500 nm/분인 것이 바람직하다.

상기 설명한 전베이킹은 성장전에 행해져도 된다. 샘플은 각 단계를 위한 CVD장치로부터 추출되면, 표면에 형성된 자발산화막은 다음 단계전에 희석된 HF용액에 그것을 침지함으로써 제거될 수 있다.

상기 단계에 의하면, 도 1a에 개략적으로 도시된 제 1기판(부재)(10)을 얻을수 있다. 실리콘층(13), 제 1층(SiGe층)(14) 및 제 2층(실리콘층)(15)은, 상기 설명한 다단계를 사용하는 대신에, Ge농도(기타 가스의 농도) 또는 기타 조건을 점차적으로 또는 단차적으로 변경함으로써 단일의 단계(예를 들면, CVD단계)에서 형성되어도 된다.

도 1a에 도시한 단계에 이어, 도 1b에 도시한 단계(절연층형성단계)에서, 절연층(21)은 도 1a에 도시한 제 1기판(10)의 표면에 형성된다. 이 단계에서, 전형적으로, 절연막(이 경우에, SiO₂막)은 열산화에 의해 도 1a에 도시된 제 1기판(10)의 표면에 제 2층(단결정실리콘층)(15)을 열적으로 산화함으로써 형성된다. (15')는 열산화된 제 2층을 나타낸다. 열산화가 사용된 경우에, SIMOX법에 의해 매입산화막보다 매우 높은 품질을 가진 절연층(21)이 형성될 수 있다. 절연층(21)은 열산화가 아니라 CVD에 의해 형성되어도 된다. 이 경우외에, 산소이온주입을 사용하여 SIMOX법에 의한 것보다 높은 품질을 가진 절연층(21)이 형성될 수 있다. 절연층의 형성은 필수적이지 않다. 이하 설명하는 바와 같이, 절연층은 제 2기판의 표면에 형성되어도 된다. 제 2기판이 투명유리 등의 절연재료로 형성되면, 절연층이 형성될 필요가 없다.

절연층(21)은 이후 매입절연막(매입산화막)으로서 기능한다. 절연층(21)은, 이후 행해질 제 1층(14)으로부터 제 2층(15')으로 게르마늄(부가재료)을 확산시키는 단계에서 확산스토퍼로서 또한 기능한다. 열산화에 의해 형성된 절연층(21) 또는 CVD에 의해 기판의 표면층에 형성된 절연층은 약간의 결함을 함유하는 미세막이므로, 따라서 양호한 확산스토퍼로서 작용한다. 그러나, SIMOX법에 의한 매입산화막은 많은 결함을 가지므로, 게르마늄은 검출을 통해서 기판으로 확산되어도 된다. 여기서 결함은, 양호한 SiO₂가 산소이온을 받은 기판표면에 외부물질의 존재시에 형성되지 않는 영역을 포함한다.

도 1b에 도시된 단계에 이어, 도 1c에 도시한 단계(접합단계)에서, 제 2기판(부재)(30)는 절연층(21)을 가진 제 1기판(부재)(10')의 절연층(21)측에 접합된다. 제 1기판(10')과 제 2기판(30)은 서로 단순하게 접합만되어도 된다. 또는, 2개의 기판은 서로 밀착되어도 되고, 다음에 그들을 단단히 접합하기 위하여 양극접합 또는 어닐링이 행해진다. 제 2기판(30)은, 실리콘기판(31)의 표면에 SiO₂층 등의 절연층(32)을 형성함으로써 제조된 전형적인 기판이다. 절연층(32)은 필수적이지 않다. 제 2기판(30)은 실리콘기판으로부터 항상 형성될 필요가 없다. 예를 들면, 제 2기판(30)은 유리기판이어도 된다.

도 1c에 도시된 단계에 이어, 도 1d에 도시한 단계(분리단계)에서, 접합에 의해 형성된 기판(접합된 기판적층)은 분리층(12)에서 2개의 기판으로 분리된다. 즉, 이설단계는 도 1c에 도시된 접합단계와 도 1d에 도시된 분리단계에 의해 행해진다. 분리단계는, 접합된 기판적층을 그 축에 대해 회전시키면서, 예를 들면, 분리층(12)으로 유체를 주입함으로써 행해질 수 있다. (12')와 (12")는 2개의 분리된 기판위에 잔류하는 다공질층을 개략적으로 나타낸다.

액체 등의 유체 또는 가스를 사용하는 분리방법 대신에, 인장, 압축 또는 전단응력을 사용하는 분리방법이 채택되어도 된다. 또는, 양자의 방법을 조합하여도 된다. 다공질층(12')은 분리된 제 2기판(30')에 잔류하는 경우에, 다공질층은 수소를 함유하는 분위기의 감소시에 에칭, 연마, 그라인딩 또는 어닐링에 의해 제거되는 것이 바람직하다. 약간의 잔여물이 존재하거나 잔여물이 존재하지 않거나 또는 잔류다공이 후공정시에 문제가 없으면, 제거단계는 항상 행해질 필요가 없다.

도 1d에 도시된 단계에 이어, 도 1e에 도시된 단계(확산단계)에서, 어닐링, 전형적으로는 수소어닐링은 분리된 제 2기판(30')에 대해 행해진다. 이 어닐링은 제 1층(14)에서 게르마늄(부가재료)을 확산시킬 수 없는 온도, 전형적으로 1,000℃이상에서 행해진다. 이 어닐링에 의하면, 제 1층(14)에서 게르마늄은 그것이 부분적으로 절연층(21)에 도달할 때까지 확산되고, 이에 의해 절연층/SiGe층계면이 형성된다. 상기 설명한 바와 같이, 절연층(21)은 게르마늄의 확산을 억제하는 스토퍼로서 기능한다. 따라서, 게르마늄은 절연층(21)을 개재하여 기판으로 거의 확산되지 않는다. 이 어닐링은, 게르마늄을 함유하지 않은 실리콘층(13')이 제조될 반도체기판(30")의 표면으로부터 소정의 두께(원래의 실리콘층(21)의 부분)를 가진 부분에 잔류하는 동안, 제 1층(14)에서 게르마늄이 절연층(21)에 부분적으로 도달하도록, 제어된다. 잔류실리콘층(13')은, 그 격자상수가 실리콘층(13')아래에 형성된 SiGe층(14')의 격자상수와 다르기때문에 변형실리콘층이다.

어닐링은 10리터/분의 수소흐름속도, 900℃ 내지 1,200℃의 온도 및 대기압이하로 행해지는 것이 바람직하다.

실리콘층(13')의 두께는 2 내지 200nm인 것이 바람직하고, 2 내지 50nm인 것이 보다 바람직하다. SiGe층(14')의 두께는 2 내지 100nm인 것이 바람직하고, 5 내지 50nm인 것이 보다 바람직하다. Ge의 농도는 5% 내지 40%인 것이 바람직하고, 15% 내지 30%인 것이 보다 바람직하다.

회로소자는 변형실리콘층(13')을 사용하여 형성되고, 고속 및 저소비전력을 가진 장치를 얻을 수 있다. 회로소자형성(반도체장치제조)은 이하 설명한다. 필요에 따라, 표면은 연마 또는 수소어닐링에 의해 평탄화될 수 있다.

[제 2실시예]

도 1a 내지 도 1e에 도시한 단계에 대해서는, 본 실시예는 제 1실시예와 마찬가지이다. 제 1실시예와 다른 본 실시예의 특징은 도 2a 및 도 2b를 참조하여 이하 설명한다.

도 1d에서 단계(분리단계)에 이어, 도 2a에 도시한 단계(확산단계)에서, 어닐링, 대표적으로는 수소어닐링은 분리된 제 2기판(30')을 위해 행해진다. 이 어닐링은 제 1층(14)에서 게르마늄(부가재료)을 확산시킬 수 있는 온도, 전형적으로는 1,000℃이상에서 행해진다. 본 실시예에서, 이 어닐링에 의해, 제 1층(14)에서 게르마늄(부가재료)은 실리콘층(15')전체 및 제 2층(13)전체로 확산되고, 이에 의해 실리콘과 게르마늄을 함유하는 층(SiGe층)(14")을 절연층(21)위에 형성한다. 전형적으로, 어닐링은 SiGe층(14")에서 게르마늄농도가 거의 균일하게 되도록 행해진다. 본 실시예에 의하면, 어닐링후에 제 2기판(30')의 표면층에서 게르마늄(부가재료)의 농도는 용이하고 정밀하게 제어될 수 있다. 또한, 평면방향으로 게르마늄의 농도분포는 균일하게(평탄하게) 되는 것이 용이하다. 제 1실시예에서와마찬가지로, 절연층(21)은 게르마늄의 확산을 억제하는 스토퍼로서 기능한다.

도 2a에 도시한 단계에 이어, 도 2b에 도시한 단계(성장단계)에서, 단결정실리콘층(41)은 CVD에 의해 제 2기판(30''')의 SiGe층(14")위에 성장된다. 이와 같이 형성된 단결정실리콘층(41)은, SiGe층(14")아래의 격자상수와 다른 격자상수를 가지기 때문에 변형실리콘층이다. 본 실시예에 의하면, 변형실리콘층(41)과 SiGe층(14")사이의 계면근처에서 SiGe층(14")에서 게르마늄농도는 정밀하게 제어되는 것이 용이하다. 또한, 계면에서 농도분포는 균일(평탄)하게 될 수 있다. 따라서, SiGe층(14")위에 형성된 변형실리콘층(41)은 용이하게 제어될 수 있고, 따라서 고품질의 변형실리콘층(41)을 얻을 수 있다.

단결정실리콘층(41)의 성장조건은 다음과 같다.

·캐리어가스: H₂

H₂의 흐름속도는 15 내지 45리터/분인 것이 바람직하고, 전형적으로 20리터/분이다.

·소스가스: SiH₂Cl₂

SiH₂Cl₂가스의 흐름속도는 10 내지 500 sccm인 것이 바람직하고, 전형적으로 50 sccm이다.

·챔버압력

챔버압력은 10 내지 760 Torr인 것이 바람직하고, 전형적으로 80 Torr이다.

·온도

온도는 650℃ 내지 1,000℃인 것이 바람직하고, 전형적으로 900℃이다.

성장전에, 전베이킹은 바람직하게 행해진다. 전베이킹조건으로서, 온도는 850℃ 내지 1,000℃(전형적으로, 950℃)가 바람직하고, 수소의 흐름속도는 15 내지 50리터/분(전형적으로, 30리터/분)이고, 또한 압력은 10 내지 760 Torr(전형적으로, 80 Torr)인 것이 바람직하다. 전베이킹단계는 생략될 수 있다.

회로소자는 변형실리콘층(41)을 사용하여 형성되고, 고속 및 저소비전력을 가진 장치를 얻을 수 있다. 회로소자형성(반도체장치제조)은 이하 설명한다.

상기 방법에서, 도 2a에 도시한 단계(확산단계)에 이어, 도 2b에 도시된 단계(성장단계)는 행해진다. 그러나, SiGe층(14")의 표면은 열적으로 산화되고, 다음에 확산단계 또는 확산단계와 성장단계사이에 동시에 제거될 수 있다. 이 경우에, SiGe층(14")의 열적인 산화시에, 열산화막은 SiGe층(14")의 표면위의 실리콘원자와 기판에 기상으로부터 공급된 산소원자사이의 접합에 의해 형성되고, 한편 게르마늄원자가 열산화막으로부터 기판으로 가압된다. 이 때문에, SiGe층(14")에서 게르마늄농도는 증가될 수 있다. 동시에, SiGe층(14")은 얇아질 수 있다.

본 실시예에서, 단결정실리콘층(41)은 도 2b에 도시된 단계(성장단계)에서 SiGe층(14")위에 새로 형성되므로, 단결정실리콘층(13)은 도 1a에 도시한 단계(적층단계)에서 제 1층(SiGe층)(14)의 형성전에 항상 형성될 필요는 없다. 그러나, 단결정실리콘층(13)이 도 1a에 도시된 단계에서 형성되는 경우에, 필요에 따라, 고품질의 제 1층(14)은 실리콘층(13)위에 형성될 수 있다. 필요에 따라, 표면은 연마 또는 수소어닐링에 의해 평탄화될 수 있다.

[제 3실시예]

본 발명의 제 3실시예에 의한 반도체기판(부재)의 제조방법은 도 3a 내지 도 3f를 참조하여 설명한다.

도 3a에 도시된 단계(적층단계)에서, 실리콘기판(111)위에 다공질층(112), 바람직하게 다공질층(112)위에 실리콘층(113), 실리콘층(113)위에 실리콘과 게르마늄(부가재료)을 함유하는 제 1층(SiGe층) 및 SiGe층(114)위에 실리콘층(115)을 가진 제 1기판(부재)(110)가 준비된다.

우선, 다공질층(112)은 양극반응에 의해 단결정실리콘기판(111)위에 형성된다. 양극반응은 불화수소(HF)를 함유하는 용액에 의해 백금전극쌍을 가진 양극반응용기를 채우고, 전극쌍사이에 실리콘기판(111)을 놓고, 또한 전극쌍사이에 전류를 공급함으로써 전형적으로 행해진다. 이 단계에 의해 형성된 다공질층(112)은 취약한 구조를 가지고, 이후 분리단계에서 분리층으로서 기능한다.

다음에, 단결정실리콘층(113)은 CVD에 의해 다공질층(112)위에 에피택셜하게 성장된다.

단결정실리콘층의 성장조건은 다음과 같다.

·캐리어가스: H₂

H₂의 흐름속도는 15 내지 45리터/분인 것이 바람직하고, 전형적으로 30리터/분이다.

·소스가스: SiH₂Cl₂

·챔버압력

·성장온도

단결정실리콘층의 성장전에, 다공질층면은 수소분위기에서 어닐링(전베이킹)되는 것이 바람직하다. 전베이킹시에, 수소의 흐름속도는 15 내지 45리터/분(전형적으로, 40리터/분)인 것이 바람직하고, 온도는 700℃ 내지 1,000℃(전형적으로, 950℃)인 것이 바람직하고, 또한 챔버압력은 10 내지 760 Torr(전형적으로, 80 Torr)인 것이 바람직하다. 단결정실리콘층은 성장의 초기상태에서 50nm/분이하의 낮은 성장속도로 성장되는 것이 또한 바람직하다.

단결정실리콘층(113)은 항상 필요한 것은 아니다. 그러나, 그것이 형성된 경우에, 고품질의 제 1층(114)을 얻을 수 있다.

제 1층(114)으로서, 실리콘과 게르마늄(부가재료)을 함유하는 층(SiGe층: 예를 들면, Ge = 30%)은 램프가열을 사용하여 CVD에 의해 단결정실리콘층(113)위에 에피택셜하게 성장된다. 그것을 위한 성장조건은 다음과 같다.

·캐리어가스: H₂

·소스가스 1: SiH₄

·소스가스 2: 2% GeH₄

·챔버압력

·온도

온도는 650℃ 내지 680℃인 것이 바람직하다.

·성장속도

성장속도는 10 내지 50nm/분인 것이 바람직하다.

제 2층(115)으로서 단결정실리콘은 CVD에 의해 제 1층(SiGe층)(114)위에 에피택셜하게 성장된다. 그것을 위한 성장조건은 다음과 같은 것이 바람직하다. 제 2층(115)으로서 기능하는 단결정실리콘층의 성장조건은 다음과 같다.

·캐리어가스: H₂

·소스가스: SiH₄

·챔버압력

·성장온도

·성장속도

성장속도는 10 내지 500nm/분인 것이 바람직하다.

상기 설명한 전베이킹은 성장전에 행해져도 된다. 샘플이 각 단계동안 CVD장치로부터 추출되면, 표면위에 형성된 자발산화막은 다음 단계전에 희석된 HF용액에 그것을 침지시킴으로써 제거될 수 있다.

상기 단계에 의해, 도 3a에 개략적으로 도시된 제 1기판(부재)(110)을 얻을 수 있다. 실리콘층(113), 제 1층(SiGe층)(114) 및 제 2층(실리콘층)(115)은 상기 설명한 다층단계를 사용하는 대신에 Ge농도(기타 가스의 농도)이외의 조건을 변경함으로써 점차적으로 또는 단차적으로 형성될 수 있다.

도 3a에 도시된 단계에 이어, 도 3b에 도시된 단계(절연층형성단계/제 1확산단계)에서, 절연층(121)은 열산화에 의해 도 3a에 도시된 제 1기판(110)의 표면위에 형성된다. 동시에, 제 1층(114')에 함유된 게르마늄(부가재료)은 열산화에 부가하여 어닐링에 의해 제 2층(실리콘층)(115)으로 확산된다. 이 어닐링은 게르마늄을 확산시킬 수 있는 온도, 전형적으로 1,000℃이상에서 행해진다. 이 어닐링은, 제 1층(114)에서 게르마늄(부가재료)이 절연층/SiGe계면을 형성하기 위하여 확산에 의해 동시에 절연층(121)에 부분적으로 도달하도록 제어된다.

도 3a에 도시된 단계에서, 실리콘층(113)이 제 1층(114)의 형성전에 형성되는 경우에, 게르마늄은 실리콘층(113)으로 또한 확산된다.

본 실시예의 특징으로서, 열산화단계 및 확산단계는 병행하여 행해진다. 그러나, 확산단계는, 열산화단계(절연층형성단계)(예를 들면, 절연층형성단계와 접합단계사이 또는 접합단계와 분리단계사이)후에 행해져도 된다. 제 1 및 제 2실시예에서, 확산단계는 분리단계후에 행해진다.

도 3b에 도시된 단계에 이어, 도 3c에 도시된 단계(접합단계)에서, 제 2기판(부재)(130)는 절연층(121)을 가진 제 1기판(부재)(110')의 절연층(121)측에 접합된다. 제 1기판(110') 및 제 2기판(130)은 서로 단순하게 접합만 되어도 된다. 또는, 2개의 기판은 서로 밀착되어도 되고, 다음에 양극접합 또는 어닐링을 행하여 단단하게 그들을 접합한다. 제 2기판(130)은 실리콘기판(131)의 표면위에 SiO₂등의 절연층(132)을 형성함으로써 준비된 전형적인 기판이다. 절연층(132)은 필수적인 것이 아니다. 제 2기판(130)은 실리콘기판으로부터 항상 형성될 필요는 없다. 예를 들면, 제 2기판(130)은 유리기판이어도 된다.

도 3c에 도시된 단계에 이어, 도 3d에 도시된 단계(분리단계)에서, 접합에 의해 형성된 기판(접합된 기판적층)은 분리층(112)에서 2개의 기판으로 분리된다. 즉, 이설단계는 도 3c에 도시된 접합단계와 도 3d에 도시된 분리단계에 의해 행해진다. 분리단계는, 접합된 기판적층을 그 축에 대해 회전시키면서, 예를 들면, 분리층(312)으로 유체를 주입함으로써 행해질 수 있다. (312') 및 (312")는 2개의 분리된 기판위에 잔류하는 다공질층을 개략적으로 나타낸다. 이 분리단계에서, 다공질층이 분리된 제 2기판(130')위에 잔류하는 경우에, 잔류다공질층(112')은 에칭 등에 의해 제거되어도 된다.

도 3d에 도시된 단계에 이어 임의적으로 행해진 도 3e에 도시된 단계(제 2확산단계)에서, 어닐링, 전형적으로 수소어닐링이 분리된 제 2기판(130')을 위해 행해진다. 이 어닐링은, SiGe층(114')의 품질을 개선시키기 위하여(예를 들면, 게르마늄농도를 균일하게 하거나 또는 격자결함을 제거하기 위하여) SiGe층(114')에서 게르마늄(부가재료)을 더 확산시킬 수 있는 온도, 전형적으로 1,000℃이상에서 행해진다.

실리콘층(113)이 도 3a에 도시된 단계에서 제 1층(114)의 형성전에 행해지는 경우에, 이 어닐링은 게르마늄이 실리콘층(113)전체로 확산되도록 전형적으로 제어된다. 그러나, 제 1실시예에서와 같이, 어닐링은, 게르마늄을 실질적으로 함유하지 않는 실리콘층이 제 2기판(130")의 표면층(원래의 실리콘층(113))으로부터 소정의 두께를 가진 부분에 잔류하도록 제어되어도 된다.

절연층(12)의 상부전체를 SiGe층(114")으로 전환하는 어닐링은, 예를 들면900℃ 내지 1,200℃의 온도에서, 보다 바람직하게, 1,000℃ 내지 1,100℃의 온도에서 수소분위기, 대기압이하, 및 2 내지 20리터/분의 수소흐름속도에서 행해지는 것이 바람직하다.

도 3e에 도시된 단계에 이어서, 도 3f에 도시된 단계(성장단계)에서, 단결정실리콘층(141)은 CVD에 의해 제 2기판(130")의 SiGe층(114")에 성장된다. 이와 같이 형성된 단결정실리콘층(141)은 SiGe층(114")아래의 격자상수와 다른 격자상수를 가지기 때문에 변형실리콘층이다.

회로소자가 변형실리콘층(141)을 사용하여 형성되는 경우에, 고속 및 저소비전력을 가진 디바이스를 얻을 수 있다. 회로소자형성(반도체장치제조)은 이하 설명한다. 필요에 따라, 표면은 연마 또는 수소어닐링에 의해 평탄화되어도 된다.

[제 4실시예]

도 3a 내지 도 3d 또는 도 3a 내지 도 3e에 도시된 단계에 대해서는, 본 실시예는 제 3실시예와 마찬가지이다. 제 3실시예와 다른 본 실시예의 특징은, 도 4a 내지 도 4c를 참조하여 이하 설명한다.

도 3d에 도시된 단계(분리단계) 또는 도 3e에 도시된 단계(제 2확산단계)에 이어서, 도 4a에 도시된 단계(열산화단계)에서, 도 3d 또는 도 3e에 도시된 제 2기판(130') 또는 (130")의 표면은 열적으로 산화된다. 이 열산화단계에서, 열산화막(151)은 SiGe층(14''')의 표면위의 실리콘원자와 기상으로부터 기판으로 공급된 산소원자사이를 접합함으로써 형성된다. 동시에, 게르마늄원자는 열산화막(151)으로부터 기판으로 가압된다. 이 때문에, SiGe층(14''')에서 게르마늄농도가 증가된다. 동시에, SiGe층(14''')은 얇아진다.

도 4a에 도시된 단계에 이어, 도 4b에 도시된 단계(산화막제거단계)에서, 열산화에 의해 제 2기판위의 SiGe층(114''')위에 형성된 열산화막은 SiGe층(114''')을 노출시키기 위하여 제거된다.

도 4b에 도시된 단계에 이어, 도 4c에 도시된 단계(성장단계)에서, 단결정실리콘층(161)은 CVD에 의해 SiGe층(114''')위에 성장된다. 이와 같이 형성된 단결정실리콘층(161)은 SiGe층(114''')아래의 격자상수와 다른 격자상수를 가지기 때문에 변형실리콘층이다.

[반도체장치의 예]

반도체기판을 사용하는 반도체장치(디바이스)는 상기 기판제조방법에 의해 제조될 수 있고, 또한 그 제조방법은 도 5a 내지 도 5d를 참조하여 이하 설명한다.

반도체기판은 제 1실시예 내지 제 4실시예와 마찬가지로 설명된 반도체기판(부재)의 제조방법중의 하나를 사용하여 제조된다. 상기 설명한 바와 같이, 이 반도체기판은 매입산화막(절연막)위에 SiGe층과 그 위에 변형Si층을 가진다. 이 기판은 절연막위에 실리콘층을 가지고, 따라서 SOI기판종류로서 간주할 수 있다. 그러나, 변형Si층/SiGe층/절연층을 가진 반도체기판(이하, 변형SOI기판으로서 간주됨)은 단결정실리콘층/절연층의 구조를 가진 통상의 SOI기판보다 고속 및 저소비전력을 가진 장치를 얻을 수 있다. 이것은, 변형Si층이 어떤 변형없이 Si층보다 많은 이점이 있기 때문이다.

도 5a에 도시된 단계에서, 활성영역(1103') 및 소자절연영역(1054)은 준비된변형SOI기판위에 형성된다. 보다 상세하게는, 활성영역(1103') 및 소자절연영역(1054)은, 예를 들면 매입절연막(1104)위의 SiGe층(1106)과 변형Si층(1105)을 섬형상으로 패터닝하는 방법, LOCOS 또는 트렌치방법에 의해 형성될 수 있다.

게이트절연막(1056)은 변형Si층(1105)의 표면에 형성된다. 게이트절연막(1056)의 재료로서, 예를 들면, 산화실리콘, 질화실리콘, 질산화실리콘, 산화알루미늄, 산화탄탈, 산화하프늄, 산화티타늄, 산화스칸듐, 산화이트륨, 산화가돌인듐, 산화란탄, 산화지르코늄 또는 그 혼합유리가 사용되는 것이 바람직하다. 게이트절연막(1056)은, 예를 들면 변형Si층(1105)의 표면을 산화시키거나 또는 CVD나 PVD에 의해 변형Si층(1105)위에 절연기판을 퇴적시킴으로써 형성될 수 있다.

게이트전극(1055)은 게이트절연막(1056)위에 형성된다. 게이트전극(1055)은, 예를 들면 p 또는 n형 불순물로 도핑된 폴리실리콘, 텅스텐, 몰리브덴, 티타늄, 탄탈, 알루미늄이나 구리 등의 금속 또는 적어도 그들을 함유하는 합금, 몰리브덴실리사이드, 텅스텐실리사이드나 코발트실리사이드 등의 금속실리사이드 또는 질화티타늄, 질화텅스텐 또는 질화탄탈 등의 질화금속으로 형성될 수 있다. 게이트절연막(1056)은 폴리사이드게이트 등의 다른 재료로 이루어진 복수의 층을 적층함으로써 형성될 수 있다. 게이트전극(1055)은 실리사이드(셀프어라인 실리사이드)라 칭하는 방법, 다마스커스게이트공정(damascene gate process)이라 칭하는 방법 또는 기타 방법에 의해 행성되어도 된다.

도 5b에 도시된 단계에서, 인, 비소 또는 안티모니 등의 n형 불순물 또는 붕소 등의 p형 불순물이 활성영역(1103')에 도핑되고, 이에 의해 상대적으로 적게 도핑된 소스 및 드레인영역(1058)을 형성한다. 불순물은, 예를 들면 이온주입 및 어닐링에 의해 도핑될 수 있다.

절연막은, 게이트전극(1055)을 덮기 위하여 형성되고, 또한 게이트전극(1055)의 측면위에 측벽(1059)을 형성하기 위하여 에칭백된다.

상기 설명한 바와 같이, 동일한 도전성타입을 가진 불순물이 상대적으로 많이 도핑된 소스 및 드레인영역(1057)을 형성하기 위하여 활성영역(1103')에 도핑된다. 상기 단계에 의하면, 도 5b에 도시된 구조를 얻을 수 있다.

도 5c에 도시된 단계에서, 금속실리사이드층(1060)은 게이트전극(1055)의 상면 및 소스 및 드레인영역(1057)의 상면위에 형성된다. 금속실리사이드층(1060)의 재료로서, 예를 들면 니켈실리사이드, 티타늄실리사이드, 코발트실리사이드, 몰리브덴실리사이드 또는 텅스텐실리사이드가 사용되는 것이 바람직하다. 이러한 실리사이드는 게이트전극(1055)의 상부면과 소스 및 드레인영역(1057)의 상부면을 덮기 위하여 금속을 퇴적함으로써 형성될 수 있고, 아래의 실리콘층과 금속이 반응하도록 어닐링을 행하고, 또한 술폰산 등의 에칭액을 사용하여 반응되지 않은 금속부분을 제거한다. 필요에 따라, 실리사이드층의 표면은 질화될 수 있다. 상기 단계에 의하면, 도 5c에 도시된 구조를 얻는다.

도 5d에 도시된 단계에서, 절연막(1061)은 게이트전극의 상부면과 소스 및 드레인영역의 상부면을 덮기 위하여 형성되고, 이는 실리사이드로 전환된다. 절연막(1061)의 재료로서, 인 및/또는 붕소를 함유하는 산화실리콘이 사용되는 것이 바람직하다.

필요에 따라, 콘택트홀은 CMP에 의해 절연막(1061)에 형성된다. KrF엑시머레이저, ArF엑시머레이저, F2엑시머레이저, 전자빔 또는 X선을 사용하는 포토리소그래피가 적용되는 경우에, 0.25㎛보다 작은 측을 가진 직사각형의 콘택트홀 또는 0.25㎛보다 작은 직경을 가진 원형의 콘택트홀이 형성될 수 있다.

콘택트홀은 도전성재료로 채워진다. 도전성재료로 콘택트홀을 채우기 위하여, 바람직하게 내화 금속 또는 그 나이트라이드의 막은 필요에 따라 콘택트홀의 내면위에 배리어금속(1062)로서 형성되고, 다음에 텅스텐합금, 알루미늄, 알루미늄합금, 구리 또는 구리합금 등의 도전성재료(1063)가 CVD, PVD 또는 도금을 사용하여 퇴적된다. 절연막(1061)의 상부면보다 높게 퇴적된 도전성재료는 에칭백 또는 CMP에 의해 제거될 수 있다. 도전성재료로 콘택트홀을 채우기 전에, 콘택트홀의 바닥부에 노출된 소스 및 드레인영역의 실리사이드층의 표면은 질화되어도 된다. 상기 단계에 의해, FET 등의 트랜지스터는 변형Si층위에 형성될 수 있다. 따라서, 도 5d에 도시된 구조를 가진 반도체장치를 얻을 수 있다.

활성영역(변형Si층)(1103')의 두께 및 불순물농도가, 게이트전극에 전압을 인가하여 게이트절연막아래로 퍼지는 공핍층이 매입절연막(1104)의 상부면에 도달하도록 결정되는 경우에, 최종 트랜지스터는 완전하게 공핍된 트랜지스터로서 동작한다. 활성영역(변형Si층)(1103')의 두께 및 불순물농도가, 공핍층이 매입절연막(1104)의 상부면에 도달하도록 결정되는 경우에, 최종 트랜지스터는 부분적으로 공핍된 트랜지스터로서 동작한다.

도 5a 내지 도 5d는 단일의 트랜지스터영역만을 도시한다. 그러나, 소망의 기능을 달성하는 반도체장치를 얻기 위하여, 다수의 트랜지스터와 기타 회로소자는 변형SOI기판위에 형성될 수 있고, 그 사이의 상호연결이 형성될 수 있다.

본 발명에 의하면, 반도체부재, 예를 들면 절연층에 실리콘과 부가물질을 함유하는 층 및 최종구조물위에 변형실리콘층을 형성하는 신기술을 제공한다.

다양하고 자명하고 광범위하고 상이한 본 발명의 실시예들은, 그 사상과 범위를 일탈함이 없이 실시할 수 있기 때문에, 본 발명은 첨부한 클레임에 규정한 바를 제외하고는 특정한 실시예에 제한되지 않는 것으로 이해되어야 한다.

Claims

절연층위에 실리콘과 부가재료로 형성된 층을 가진 반도체부재의 제조방법으로서,

실리콘과 부가재료를 함유하는 제 1층위에 실리콘으로 실질적으로 형성된 제 2층을 가진 제 1부재를 준비하는 준비단계와;

제 2층을 내측에 놓으면서 절연층을 개재하여 제 1 및 제 2부재를 접합하고, 제 1부재로부터 제 2부재로 제 1 및 제 2층을 이설하는 이설단계와;

제 1층에 함유된 부가재료를 제 2층으로 확산시키는 확산단계와

를 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
제 1항에 있어서,

준비단계는 제 1층위에 제 2층을 형성하는 적층단계를 포함하고,

제조방법은 제 1부재의 제 2층위에 절연층을 형성하는 절연층형성단계를 포함하고,

적층단계, 절연층형성단계 및 이설단계는, 적층단계, 절연층형성단계 및 이설단계의 순서로 행해지는 것을 특징으로 하는 반도체부재의 제조방법.
제 1항에 있어서, 제 1부재는 제 1층아래에 실리콘층을 가지고,

이설단계에서, 실리콘층으로부터 절연층까지의 부분은 제 1부재로부터 제 2부재로 이설되는 것을 특징으로 하는 반도체부재의 제조방법.
제 1항에 있어서, 확산단계는 이설단계후에 행해지는 것을 특징으로 하는 반도체부재의 제조방법.
제 1항에 있어서, 확산단계후에, 제 2부재위의 제 1층위에 실리콘층을 성장시키는 성장단계를 부가하여 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
제 1항에 있어서, 확산단계는 절연층형성단계 후 및 이설단계 전에 행해지는 것을 특징으로 하는 반도체부재의 제조방법.
제 2항에 있어서, 절연층형성단계에서, 절연층은 부가재료를 확산시키기 위한 충분한 온도에서 어닐링으로 열산화에 의해 형성되고, 이에 의해 절연층형성단계 및 확산단계가 병행하여 행해지는 것을 특징으로 하는 반도체부재의 제조방법.
제 2항에 있어서,

절연층형성단계에서, 절연층은 부가재료를 확산시키기 위한 충분한 온도에서 어닐링으로 열산화에 의해 형성되고,

확산단계는 제 1 및 제 2확산단계를 포함하고,

제 1확산단계는 절연층형성단계에 병행하여 절연층형성단계에서 어닐링에 의해 행해지고,

제 2확산단계는 이설단계후에 행해지는 것을 특징으로 하는 반도체부재의 제조방법.
제 8항에 있어서, 제 2확산단계 후에, 제 2부재위의 제 1층위에 실리콘층을 성장시키는 성장단계를 부가하여 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
제 6항에 있어서,

제 2부재의 표면층을 열적으로 산화하는 열산화단계와;

열산화단계에 의해 제 2부재위에 형성된 열산화막을 제거하는 제거단계와

를 부가하여 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
제 10항에 있어서, 제거단계후에, 제 2부재위에 실리콘층을 성장시키는 성장단계를 부가하여 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
제 1항에 있어서, 이설단계후에,

제 2부재의 표면층을 열적으로 산화시키는 열산화단계와;

열산화단계에 의해 제 2부재위에 형성된 열산화막을 제거하는 제거단계와

를 부가하여 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
제 12항에 있어서, 제거단계후에, 제 2부재위에 실리콘층을 성장시키는 성장단계를 부가하여 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
제 1항에 있어서, 부가재료는 게르마늄을 함유하는 것을 특징으로 하는 반도체부재의 제조방법.
제 1항에 있어서, 절연층은 실리콘산화막인 것을 특징으로 하는 반도체부재의 제조방법.
제 1항에 있어서, 제 1부재는 제 1층아래에 분리층을 가지고,

이설단계에서, 제 2부재는 절연층형성단계에 의해 형성된 절연층을 가진 제 1부재에 접합되고, 다음에 접합에 의해 형성된 부재는 분리층에서 분리되는 것을 특징으로 하는 반도체부재의 제조방법.
제 1항에 있어서, 이설단계에서, 분리층은 이온주입에 의해 절연층을 가진 제 1부재에 형성되고, 제 2부재는 분리층을 가진 제 1부재에 접합되고, 다음에 접합에 의해 형성된 부재는 분리층에서 분리되는 것을 특징으로 하는 반도체부재의 제조방법.
제 1항에 있어서, 제 1부재의 제 1 및 제 2층은 CVD에 의해 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
제 17항에 있어서, 제 1부재의 제 1 및 제 2층은, 부가재료에 공급되는 소스가스의 농도 또는 흐름속도를 점차적으로 또는 단차적으로 변경시키면서 단일의 CVD단계에서 계속적으로 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
제 1항에 있어서, 제 1부재는 실리콘기판위에 제 1층 및 제 2층을 가지고, 또한 제 1층의 일부, 제 1층과 실리콘기판사이의 계면 및 실리콘기판의 일부 중의 적어도 어느 한쪽에 분리층을 가지는 것을 특징으로 하는 반도체부재의 제조방법.
제 20항에 있어서, 분리층은 양극반응에 의해 형성된 다공질층 및 이온주입층 중의 하나인 것을 특징으로 하는 반도체부재의 제조방법.
제 1항에 있어서, 실리콘과 부가재료로 형성된 층은 확산단계에 의해 절연층에 인접하게 되는 것을 특징으로 하는 반도체부재의 제조방법.
절연층위에 실리콘과 부가재료로 형성된 층을 가진 반도체부재의 제조방법으로서,

실리콘과 부가재료를 함유하는 제 1층위의 실리콘으로 실질적으로 형성된 제2층을 가진 제 1부재를 준비하는 준비단계와;

제 2층을 내측에 놓으면서 제 1부재와 절연성의 제 2부재를 접합하고, 제 1부재로부터 제 2부재로 제 1 및 제 2층을 이설하는 이설단계와;

제 1층에 함유된 부가재료를 제 2층에 확산시키는 확산단계와

를 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
실리콘과 부가재료를 함유하는 제 1층위에 실리콘으로 실질적으로 형성된 제 2층을 가진 제 1부재를 준비하는 준비단계와;

제 2층을 내측에 놓으면서 절연층을 개재하여 제 1 및 제 2부재를 접합하고, 제 1부재로부터 제 2부재로 제 1 및 제 2층을 이설하는 이설단계와;

제 1층에 함유된 부가재료를 제 2층으로 확산시키는 확산단계와;

제 2부재로 이설된 제 1층위에 변형실리콘층(strained silicon layer)을 형성하는 변형실리콘층형성단계와;

변형실리콘층위에 회로소자를 형성하는 회로소자형성단계와

를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
실리콘과 부가재료를 함유하는 제 1층위에 실리콘으로 실질적으로 형성된 제 2층을 가진 제 1부재를 준비하는 준비단계와;

제 2층을 내측에 놓으면서 제 1부재와 절연성의 제 2부재를 접합하고, 제 1부재로부터 제 2부재로 제 1층 및 제 2층을 이설하는 이설단계와;

제 1층에 함유된 부가재료를 제 2층으로 확산시키는 확산단계와;

제 2부재에 이설된 제 1층위에 변형실리콘층을 형성하는 변형실리콘층형성단계와;

변형실리콘층위에 회로소자를 형성하는 회로소자형성단계와

를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.