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KR20020005432A - 도핑된 지르코늄, 또는 지르코늄 유사 유전막 트랜지스터구조물 및 이의 퇴적 방법 - Google Patents

도핑된 지르코늄, 또는 지르코늄 유사 유전막 트랜지스터구조물 및 이의 퇴적 방법 Download PDF

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KR20020005432A
KR20020005432A KR1020010038713A KR20010038713A KR20020005432A KR 20020005432 A KR20020005432 A KR 20020005432A KR 1020010038713 A KR1020010038713 A KR 1020010038713A KR 20010038713 A KR20010038713 A KR 20010038713A KR 20020005432 A KR20020005432 A KR 20020005432A
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KR
South Korea
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metal
group
doped
doped metal
thin film
Prior art date
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Ceased
Application number
KR1020010038713A
Other languages
English (en)
Inventor
마얀준
오노요시
Original Assignee
마찌다 가쯔히꼬
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 마찌다 가쯔히꼬, 샤프 가부시키가이샤 filed Critical 마찌다 가쯔히꼬
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Abstract

본 발명은 전자 친화도를 변화시킴으로써 전자 및 홀 배리어 높이를 변화시키기 위하여, 2가 또는 3가 전이 금속에 의해 도핑된 높은 유전상수를 가지는 유전막을 제공하는 것이다. 높은 유전상수를 가지는 유전막은 지르코늄(Zr) 또는 하프늄(Hf)의 금속산화물로서, 칼슘(Ca) 또는 스트론튬(Sr)과 같은 2가 금속, 또는 알루미늄(Al), 스칸듐(Sc), 란탄(La), 또는 이트륨(Y)과 같은 3가 금속에 의해 도핑된다. 2 가 금속 또는 3 가 금속을 선택함으로써, 유전물질의 전자 친화도가 조절될 수 있으며, 이는 이산화규소 보다 더 높은 유전 상수를 제공한다. 바람직하게는 유전성 물질은 그레인 경계에 의한 누출을 감소시키기 위하여 무정형일 수 있다. 또한 상기와 같은 도핑된 고-유전성 막에 대한 스퍼터링, CVD, 원자층 CVD, 및 증착법이 제공된다.

Description

도핑된 지르코늄, 또는 지르코늄 유사 유전막 트랜지스터 구조물 및 이의 퇴적 방법{DOPED ZIRCONIA, OR ZIRCONIA-LIKE, DIELECTRIC FILM TRANSISTOR STRUCTURE AND DEPOSITION METHOD FOR SAME}
본 출원은 미합중국 특허 출원 제 09/356,470 호(1999년 7월 19일 출원, 특허 제 6,060,755 호)의 분할 출원인 미합중국 특허 출원 제 09/515,743 호(2000년 2월 29일 출원)의 일부 계속 출원이다.
본 발명은 일반적으로 고집적회로(IC)의 제조공정에 관한 것으로, 보다 상세하게는 높은 유전상수를 가지는 게이트 절연막 및 그 퇴적 방법에 관한 것이다.
현재 Si VLSI 기술은 SiO2, 또는 질소 함유 SiO2를 MOS 장치의 게이트 유전물질로서 사용한다. 장치의 치수가 계속적으로 감소됨에 따라, 게이트와 채널 영역 사이에 동일한 정전 용량이 유지되기 위하여는 SiO2층의 두께도 감소되어야 한다. 향후 2nm 미만의 두께가 기대된다. 그러나, 이러한 SiO2박막층을 통한 높은 터널링 전류의 발생으로 인해 다른 대체 물질을 고려하게 한다. 높은 유전상수를 가지는 물질은 게이트 유전층이 보다 두꺼워지게 하고, 따라서 터널링 전류의 문제를 완화시킨다. 본 명세서에서 이러한 소위 고-유전상수(high-k) 유전막은 이산화규소에 비하여 더 높은 유전상수를 가지는 것을 의미한다. 전형적으로, 이산화규소는 약 4의 유전 상수를 가지는 데 반하여, 고-유전상수 유전막은 약 10 을 초과하는 유전상수를 갖는다. 현재 고-유전상수 유전막으로서 고려되는 물질로는 산화티탄(TiO2), 산화지르코늄(ZrO2), 산화탄탈(Ta2O5), 및 바륨 및 산화티탄스트론튬(Ba,Sr)TiO3이 있다.
상기의 고-유전상수 유전 물질과 관련한 공통의 문제점은 정상적인 제조 조건에서 결정 구조를 발생한다는 것이다. 따라서, 막의 표면이 매우 거칠다. 표면의 거칠기는 유전막에 인접한 채널 영역에서 불균일한 전기장을 유발한다. 이러한 막은 MOSFET 장치의 게이트 유전물질로는 부적합하다.
높은 터널링 직류 전류 때문에, 1.5nm 보다 얇은 SiO2막은 CMOS 장치의 게이트 유전물질로서 사용될 수 없다. 현재 관심이 집중되고 있는 TiO2및 Ta2O5에 의해 SiO2를 대체하고자 하는 연구 노력이 증대되고 있다. 그러나, 퇴적 어닐링 후 높은 온도 및 SiO2계면층의 형성은 1.5nm 미만의 균등한 SiO2두께(EOT)를 매우 다르게 만든다.
따라서, 고-유전상수 유전막이 MOS 트랜지스터내의 아래에 놓이는 채널 영역과 게이트 전극 사이의 절연 배리어로서 사용되는 것이 바람직하다.
현존하는 고-유전상수 유전물질에 부가적인 원소를 간단하게 도핑하거나 또는 부가함으로써 개선된 고-유전상수 유전 물질을 형성하는 것이 바람직하다.
현존하는 고-유전상수 유전물질에 부가적인 원소를 간단하게 도핑하거나 또는 부가함으로써 고-유전상수 유전물질의 전자 친화도를 포함하는 전기적 특성을 개선하는 것이 바람직하다.
도1은 본 발명의 도핑된 금속 산화막에 대한 스퍼터링 퇴적법을 나타내는 흐름도.
도2는 본 발명을 이용하여 제조된 트랜지스터를 완성하는 단계를 나타내는 도면.
도3은 본 발명을 이용하여 제조된 트랜지스터를 완성하는 단계를 나타내는 도면.
도4는 본 발명의 도핑된 금속 산화막을 형성하는 CVD법에서의 단계를 나타내는 흐름도.
도5는 본 발명의 도핑된 금속 산화막을 형성하는 ALCVD법에서의 단계를 나타내는 흐름도.
도6은 본 발명의 도핑된 금속 산화막을 형성하는 증착법에서의 단계를 나타내는 흐름도.
도면의 주요 부분에 대한 부호의 설명
50 : 트랜지스터 52 : 채널 영역
54 : 상층면 56 : 게이트 유전막
62 : 인터페이스 배리어 60 및 64 : 두께
따라서, 본 발명은 높은 유전상수(10∼25)를 가지는 박막을 제공한다. 박막은 도핑 금속, 지르코늄(Zr), 및 하프늄(Hf)으로 이루어진 군에서 선택되는 금속, 및 산소를 포함한다. 도핑 금속은 바람직하게는 알루미늄(Al), 스칸듐(Sc), 란탄(La), 또는 이트륨(Y)과 같은 3가 금속, 또는 칼슘(Ca), 또는 스트론튬(Sr)과 같은 2가 금속이다.
도핑 금속을 선택함으로써, 퇴적되는 유전성 물질의 전자 친화도를 변화시킬 수 있다. 전자친화도를 변화시킴으로써, 전자 배리어 높이 및 홀 배리어 높이를 변화시킬 수 있다. 따라서, 본 발명에 의해 이산화규소 보다 더 높은 유전상수를 가지는 막을 제조하면서 유전막의 전자 친화도를 개질시킬 수 있다. 또한, 도핑 금속의 존재는 결정 구조의 형성을 감소 또는 제거하기 때문에, 도핑 금속이 존재함으로써, 무정형의 유전물질이 생성되는 경향이 있다.
본 발명은 부분적으로 Y2O3, CaO2, Al2O3, LaO3, La, 및 Sr에 의해 안정화된 지르코늄(ZrO2)을 제공한다. 다른 실시예에 있어서, SrZrO3가 유전물질로서 제공된다.
전형적으로, 박막 내의 도핑 금속의 함량은 약 50%이하이다. 일부 적용에 있어서, 도핑 금속의 함량이 약 10% 미만이며, 이러한 경우 생성되는 막은 무정형이아니다.
또한, MOSFET 트랜지스터가 제공된다. 트랜지스터는 게이트 전극, 상기 게이트 전극 아래에 놓이는 상층면을 가지는 채널 영역, 및 상기 게이트 전극과 채널 영역 상층면 사이에 개입된 게이트 유전막을 포함한다. 유전막의 함량은 상기한 바와 같다. 전형적으로, 게이트 유전막은 약 20∼200Å의 두께를 갖는다.
또 다른 견지에서 본 발명은, 약 2∼5Å의 두께를 가지며, 채널 영역과 게이트 유전막 사이에 개입된 인터페이스를 가지는 트랜지스터를 포함한다. 인터페이스 물질은 질화규소 및 옥시질화규소로 이루어진 군에서 선택되어, 채널 영역 상층면이 보다 평활하게 하며, 따라서, MOSFET의 전자 유동성이 감소하는 것을 방지한다.
표면을 가지는 집적회로(IC)의 제조에 있어서, IC 표면상에 도핑된 산화금속을 형성하기 위하여 스퍼터링법이 제공되기도 한다. 본 발명에 따른 방법은
a) 산소를 포함하는 분위기를 설정하는 단계;
b) IC 실리콘 표면상에 지르코늄(Zr) 및 하프늄(Hf)으로 이루어진 군에서 선택되는 금속 및 Ca, Sr, Al, Sc, La, 또는 Y와 같은 도핑 금속을 포함하는 적어도 하나의 타겟 금속을 스퍼터링하는 단계;
c) 단계 a) 및 b)에 대하여, 도핑된 금속 산화막을 형성하는 단계; 및
d) 약 400∼900℃ 범위의 온도에서 어닐링하여, 높은 유전 상수와 우수한 배리어 특성을 가지는 박막을 형성하는 단계를 포함한다.
본 발명의 일 견지에서, 단계 a)는 Zr 및 Hf로 이루어지는 군에서 선택되는 제 1 타겟 금속 및 제 2 타겟 금속을 포함하는 분리된 타겟 금속으로 산화분위기에서 공-스퍼터링(co-sputtering)하는 단계를 포함한다.
또한, 본 발명은 도핑되는 금속 산화막을 퇴적하기 위한 화학증착(CVD)법을 제공하며, 이러한 방법은
a) Zr 및 Hf로 이루어지는 군에서 선택되는 금속 및 도핑 금속을 포함하는 적어도 하나의 전구체를 제조하는 단계,
b) 적어도 하나의 전구체를 증발시키는 단계,
c) 산소를 포함하는 분위기를 설정하는 단계,
d) 화학증착(CVD)에 의해, Zr 및 Hf으로 이루어진 군에서 선택되는 금속, 도핑 금속 및 산소를 포함하는 합금막이 퇴적되도록, IC 실리콘 표면상에서 전구체를 분해하는 단계, 및
e) 약 400∼900℃ 범위의 온도에서 어닐링하여, 높은 유전 상수와 우수한 배리어 특성을 가지는 박막을 형성하는 단계를 포함한다.
본 발명의 다른 견지에서, 도핑되는 금속 산화막을 퇴적하기 위한 방법으로서, 원자층 퇴적(ALD)로도 알려진 원자층 화학증착(ALCVD)법이 적용되며, 이러한 방법은
a) Zr 및 Hf로 이루어지는 군에서 선택되는 금속을 포함하는 제 1 전구체를 제조하는 단계,
b) 제 1 전구체를 증발시키고, IC 표면을 전구체에 노출시켜, ALCVD에 의해 금속층이 퇴적되도록 금속층, 바람직하게는 단일 금속층이 표면에 화학적으로 흡착되는 단계,
c) 산소 전구체를 제조하는 단계,
d) 산소 전구체를 증발시키고, IC 표면을 산소 전구체에 노출시켜, ALCVD에 의해 산소층이 퇴적되도록 산소층, 바람직하게는 단일 산소층이 표면에 화학적으로 흡착되는 단계,
e) 도핑 금속을 포함하는 도핑 금속 전구체를 제조하는 단계,
f) 도핑 금속 전구체를 증발시키고, IC 표면을 도핑 금속 전구체에 노출시켜, ALCVD에 의해 도핑 금속층이 퇴적되도록 도핑 금속이 표면에 화학적으로 흡착되는 단계, 및
e) 약 300∼900℃ 범위의 온도에서 어닐링하여, 높은 유전 상수와 우수한 배리어 특성을 가지는 박막을 형성하는 단계를 포함한다.
필요한 경우 단계를 반복함으로써, 각 유전 물질이 여러 층으로 퇴적될 수 있으며, 다른 성분 원소의 하나 이상의 층이 퇴적될 수도 있다. 예컨대, 여러 층의 지르코늄이 퇴적되고, 이어서 산소 및 도핑 금속으로 퇴적될 수 있다. 공정은 유전물질의 전체 두께가 산화지르코늄 유전물질내의 도핑 금속의 량이 바람직한 량으로 될 때까지 반복될 수 있다.
본 발명의 다른 실시예에 있어서, 도핑되는 금속 산화막을 퇴적하기 위한 퇴적방법이 제공되며, 이러한 방법은
a) 약 1x10-6∼1x10-8Torr의 압력으로 고-진공(기체 부존재) 분위기를 설정하는 단계,
b) Zr 및 Hf로 이루어지는 군에서 선택되는 금속, 및 도핑 금속을 포함하는 적어도 하나의 도가니(crusible)를 제조하는 단계,
c) 적어도 하나의 도가니를 약 1000∼2000℃ 범위의 온도로 가열하여, 단계 b)에서 제조된 금속을 증발시키는 단계,
d) 단계 a)∼c)에 대응하여 Zr 및 Hf로 이루어지는 군에서 선택되는 금속 및 도핑 금속을 포함하는 합금막을 퇴적하는 단계, 및
e) Zr 및 Hf로 이루어지는 군에서 선택되는 금속, 도핑 금속, 및 산소를 포함하는 합금막을 형성하도록 약 400∼900℃ 범위의 온도에서 산소를 포함하는 분위기에서 어닐링하여, 높은 유전 상수와 우수한 배리어 특성을 가지는 박막을 형성하는 단계를 포함한다.
본 발명은 도핑된 산화지르코늄을 연구 대상으로 한다. 미크론 단위 이하의 PMOSFET은 우수한 특성을 가지는 Zr-O 게이트 유전물질에 의해 제조된다. 간단히, 2가, 또는 3가 도핑 금속에 의해 ZrO2를 도핑함으로써, 막의 전기적 특성, 특히 전자 친화도를 조절할 수 있다.
본 발명은 이산화규소에 대하여 높은 유전상수를 가지는 박막으로서, 도핑 금속, 지르코늄(Zr) 및 하프늄(Hf)으로 이루어진 군에서 선택되는 금속; 및 고유전성 박막이 형성되게 하는 산소를 포함하는 박막에 관한 것이다. 도핑 금속은 바람직하게는 알루미늄(Al), 스칸듐(Sc), 란탄(La) 및 이트륨(Y)으로 이루어진 군에서 선택되는 3가 금속 또는 칼슘(Ca), 또는 스트론튬(Sr)과 같은 2가 금속이다.
유용한 적용예에 있어서, 박막은 전형적으로 약 20∼200Å 범위의 두께 및 약 10∼25 범위의 유전상수를 갖는다.
박막 내의 도핑 금속의 함량은 전형적으로, 약 50% 이하이다.
도1은 본 발명에 따른 도핑된 금속 산화막의 스퍼터링 퇴적 방법을 나타내는 흐름도이다. 단계(10)는 표면을 가지는 집적회로(IC)를 제공한다. 단계(12)는 산소를 포함하는 분위기를 설정한다. 전형적으로, 단계(12)는 아르곤(Ar)을 포함하며, Ar에 대한 O2의 비율이 약 5∼25%이다. 압력은 약 1∼10 mTorr이다. 단계(14)는 지르코늄(Zr) 및 하프늄(Hf)으로 이루어진 군에서 선택되는 금속을 포함하는 적어도 하나의 타겟 금속을 IC 표면에 스퍼터링한다. 단계(14)는 또한 IC 표면에 도핑 금속을 스퍼터링한다. 도핑 금속은 바람직하게는 알루미늄(Al), 스칸듐(Sc), 란탄(La), 또는 이트륨(Y)과 같은 3가 금속, 또는 칼슘(Ca), 또는 스트론튬(Sr)과 같은 2가 금속이다. 본 발명의 일 견지에서, 단계(14)는 지르코늄(Zr) 및 하프늄(Hf)으로 이루어진 군에서 선택되는 제 1 타겟 금속 및 도핑 금속을 포함하는 제 2 타겟 금속을 포함하는 분리된 타겟에 의해 공-스퍼터링하는 단계를 포함한다.
단계(16)는 단계(12) 및 단계(14)에 대응하여, 도핑된 금속산화막을 형성한다. 단계(18)는 약 400∼900℃ 범위의 온도에서 어닐링한다. 어닐링 시간은 약 10초∼30초 범위내에서 어닐링 온도에 의존하여 달라진다. 단계(18)는 Ar, N2, H2기체, O2, H2O, N2O, NO, 기체 부존재(no gas) 및 산소 플라즈마로 이루어진 군에서 선택되는 요소를 포함하는 분위기로 설정한다. 단계(20)는 높은 유전상수 및 우수한 절연 특성을 가지는 박막 생성물을 형성한다.
단계(10)가 실리콘 IC 표면을 제공하는 본 발명의 일 견지에서, 다른 단계가 단계(16)에 우선할 수 있다. 단계(14a, 도시하지 않음)는 약 실온∼400℃ 범위의 온도로 IC 실리콘 표면을 설정한다.
Zr-Al-O 및 Hf-Al-O막은 상기와 같은 공-스퍼터링에 의해 제조된다. 스퍼터링 전력 비는 산화지르코늄내 Al의 농도에 따라 조정된다.
본 발명에 따른 유전막은 게이트 유전물질, 저장 캐패시터, 및 1-트랜지스터(1T) 강유전성 메모리와 같은 다른 분야에 적용될 수 있다. 본 발명에 따른 방법에 의해 제조된 유전막은 고-유전상수 유전물질이 사용되는 경우라면 광범위하게 적용될 수 있다.
도2 및 도3은 본 발명에 따라 도핑된 금속산화막을 사용하여 제조된 완성 MOSFET 트랜지스터내에서의 단계를 나타낸다. 도2는 상층면(54)이 있는 채널 영역(52)을 가지는 트랜지스터(50)를 나타낸다. 위에 있는 채널 영역(52)은 게이트 유전막(56)이다.
본 발명의 다른 견지에서, 트랜지스터(50)는 채널 영역(52) 및 게이트 유전막(56) 사이에 개입되며, 약 2∼5Å 범위의 두께(64)를 가지는 인터페이스 배리어(62)를 더 포함한다. 인터페이스 배리어(62)는 질화규소 및 옥시질화규소로 이루어진 군에서 선택되는 물질로 이루어지며, 따라서, 채널 영역 상층면(54)이 보다 평활하게 되어 MOSFET(50)의 전자 유동성이 증대된다.
도3은 게이트 전극(58)과 채널 영역 상층면(54) 사이에 개입되는 게이트 유전막(56)을 나타낸다. 게이트 유전막(56)은 이산화규소에 비하여 높은 유전상수를 가지며, 지르코늄(Zr) 및 하프늄(Hf)으로 이루어진 군에서 선택되는 금속 및 산소를 포함한다. 게이트 유전막(56)은 도핑 금속을 포함한다. 도핑 금속은 바람직하게는 알루미늄(Al), 스칸듐(Sc), 란탄(La), 또는 이트륨(Y)과 같은 3가 금속, 또는 칼슘(Ca), 또는 스트론튬(Sr)과 같은 2가 금속이다. 박막 내 도핑 금속의 함량은 약 0∼50% 범위내이다. 바람직하게는 박막내의 Al의 함량은 약 25%이다. 게이트 유전막(56)은 약 20∼200Å 범위의 두께(60, 도3)를 갖는다. 게이트 유전막(56)은 약 10∼25 범위내의 유전상수를 갖는다.
벌크 CMOS 장치 분야내의 게이트 유전물질의 경우, 분리(isolation)와 같은 종래 기술의 임의의 상태를 이용하여 웨이퍼를 처리하고, 채널 영역에 노출되도록 P-웰 및 N-웰을 형성한다. 초박막의 산화 배리어가 여전히 요망된다. 이러한 경우, 가능한 배리어는 질화규소 및 옥시질화규소를 포함한다. 다음, 고-유전상수 유전물질이 퇴적된다. 박막의 제조방법은 다음과 같은 방식에 의한다:
A. 비반응성 또는 산화 분위기에서 Zr 및 도핑 금속을 공-스퍼터링하는 방법
B. 비반응성 또는 산화 분위기에서 Zr-Al과 같은 화합물 타겟을 공-스퍼터링하는 방법
C. Zr-Al-O 및 Hf-Al-O의 화학증착
D. 증발
퇴적에 이어, 비반응성 분위기(N2, H2기체), 및/또는 산화분위기(O2, H2O, N2O, NO), 및 기체 부존재 분위기로, 상승된 온도(400∼900℃)에서, 필름을 어닐링하여, 고-유전상수 및 고-k/Si 인터페이스 조건으로 박막을 어닐링한다. 그러나, 증발에 의해 박막을 퇴적하는 경우, 어닐링 공정은 전형적으로, 합금막내에 산소가 포함되도록 산소를 포함한다.
어닐링에 이어, 게이트를 퇴적하고, 게이트 스택으로 패턴화한다. 게이트 물질은 금속 또는 폴리실리콘일 수 있다. 다음, 종래의 장치 제조 공정의 임의의 상태를 이용하여, 종래의 방법 또는 질화물, 폴리실리콘, 폴리 SiGe 더미 게이트를 이용하여 장치를 완성한다.
도4는 본 발명에 따른 도핑된 금속 산화막을 형성하는 CVD법 내의 단계를 나타낸다. 단계(100)는 표면을 가지는 집적회로(IC)를 제공한다. 단계(102)는 지르코늄(Zr) 및 하프늄(Hf)으로 이루어진 군에서 선택되는 금속 및 도핑 금속을 포함하는 적어도 하나의 전구체를 제조한다. 단계(102)는 도핑 금속을 포함한다. 도핑 금속은 바람직하게는 알루미늄(Al), 스칸듐(Sc), 란탄(La), 또는 이트륨(Y)과 같은 3가 금속, 또는 칼슘(Ca), 또는 스트론튬(Sr)과 같은 2가 금속이다. 본 발명의 다른 견지에서, 단계(102)는 전형적으로, 지르코늄(Zr) 및 하프늄(Hf)으로 이루어진 군에서 선택되는 금속을 포함하는 제 1 전구체, 및 도핑 금속을 포함하는 제 2 전구체를 포함한다. 단계(106)는 산소를 함유하는 분위기로 설정하는 단계이다. 전형적으로, 단계(106)는 Ar에 대한 O2의 비율이 약 5∼25%이고, 압력이 약 1∼10 Torr인아르곤(Ar)을 함유하는 분위기를 포함한다.
단계(110)는 약 400∼800℃ 범위의 온도에서 어닐링한다. 단계(110)는 Ar, N2, H2기체, O2, H2O, N2O, NO, 기체 부존재 및 산소 플라즈마로 이루어진 군에서 선택되는 요소를 함유하는 분위기로 설정한다. 단계(112)는 높은 유전상수 및 우수한 배리어 특성을 가지는 박막 생성물이 형성된다.
본 발명에 따른 일 견지에서, 단계(100)는 실리콘 IC 표면을 제공하며, 다른 단계가 단계(108)를 진행한다. 단계(106a)는 IC 실리콘 표면 온도를 약 300∼500℃ 범위의 온도로 설정한다.
본 발명에 따른 다른 실시예에 있어서, 도핑된 금속 산화물 유전층을 형성하는 데 원자층 화학증착(ALCVD)이 사용된다. ALCVD는 화학흡착으로 알려진 화학적 현상을 적용하는 것이다. 화학흡착에 있어서, 기상내의 물질은 그것을 스퍼터링하는 표면에 흡착되어 단층을 형성할 것이다. 대부분의 종래의 퇴적 기술은 물리적 흡착과정을 적용하는데, 이는 완전히 통계학적인 표면 점유도를 가지는 복수층 퇴적 영역을 생성한다. 화학흡착의 이점을 취하여, 박막은 두께와 조성이 매우 균일하게 성장될 수 있다. 예컨대, 산화지르코늄 막은, 염화지르코늄(ZrCl4)을 사용하여 제 1 단층을 형성하며, ZrCl4를 퍼지하고, 표면을 수증기(H2O)에 노출시킴으로써, 이러한 방식으로, 실리콘 상에 성장하는 것으로 알려져 있다. 산화지르코늄 층을 생성하는 다른 전구체로는 지르코늄 프로폭시드[Zr(iOPr)4] 및 지르코늄 헵탄디오네이토[Zr(tmhd)4]가 포함된다. 화학흡착은 주어진 기체-고체 조합에 대해 매우 제한된 온도 및 압력 범위에서 일어난다. 전형적으로, 압력이 1∼100mTorr 사이에서, 온도는 100∼700℃이다. 예컨대, 산화지르코늄은 300℃의 온도에서 ZrCl4및 H2O를 사용하여 실리콘 기판에 퇴적된다. 공정이 단층을 생성하는 경우, 단층을 부가함으로써, 보다 두꺼운 지르코늄 산화물 층이 형성될 것이다. 도핑 전구체는 도핑 금속층을 퇴적하는 데 사용될 수 있다. ALCVD는 또한 일반적으로 펄스 CVD를 나타낸다. 이는 방법론이 전형적으로 퇴적될 물질의 량을 조절하기 위하여 전구 물질의 펄스에 의존하기 때문이다. 본 발명에 따른 다른 실시예에 있어서, 도핑 전구체의 펄스는 전체 IC 표면에 걸친 단층을 형성하는 데 필요한 것 보다 더 적게 도입된다. 일반적인 공정이 과도한 실험 없이도 선택된 전구체에 대한 화학흡착을 이용하기 위하여 적정화될 수 있다. 이러한 퇴적과정에 있어 매우 중요한 것은 다음 성분의 도입에 앞서 하나의 성분을 충분히 퍼지하는 일과 온도와 압력을 조절하는 능력이다. 원자층 화학증착은 약 10Å 미만의 두께, 바람직하게는 약 2∼5 Å 범위의 두께를 가지는 층을 형성한다. 원자층 퇴적이 가능하다는 것이 실험적인 퇴적에 의해 밝혀졌음에도 불구하고, 반도체 기판 상에서 이러한 초박막, 원자층 퇴적을 제조하기 위한 효과적인 수단은 현재 존재하지 않는다.
도5는 도핑된 금속 산화막을 형성하는 ALCVD법 내의 단계를 나타낸다.
단계(150)는 표면을 가지는 집적회로(IC)를 제공한다. 바람직한 실시예에 있어서, 표면상에 표면 자체 산화물은 베어 실리콘 표면을 제공하기 위하여 탈착된다.
단계(152)는 지르코늄(Zr) 및 하프늄(Hf)으로 이루어진 군에서 선택되는 금속을 포함하는 적어도 하나의 전구체를 제조하고, 적어도 하나의 전구체를 증발시키며, IC 표면을 적어도 하나의 전구체에 노출시킨다. 전구체는 ALCVD 챔버내의 IC 표면상에서 물질의 단층을 퇴적하기에 적합해야 한다. 예컨대, 바람직한 실시예에 있어서, 지르코늄염화물(ZrCl4), 지르코늄프로폭시드[Zr(iOPr)4], 및 지르코늄 테트라메틸 헵탄디오네이토[Zr(tmhd)4]가 Zr을 퇴적하기 위한 전구체이며, Zr은 IC 표면에 흡착되어 단층을 형성한다.
단계(154)는 산소 전구체를 제조하고, IC 회로를 산소 전구체에 노출시키는 단계이다. 바람직하게, 산소 전구체는 증기이다. 예컨대, 바람직한 실시예에 있어서, H2O가 산소 전구체로서 사용된다.
단계(156)는 도핑 금속을 포함하는 도핑 전구체를 제조한다. 도핑 금속은 바람직하게는 알루미늄(Al), 스칸듐(Sc), 란탄(La), 또는 이트륨(Y)과 같은 3가 금속, 또는 칼슘(Ca), 또는 스트론튬(Sr)과 같은 2가 금속이다. 바람직한 실시예에 있어서, 도핑 전구체는 알루미늄 도핑을 위한 AlCl3, Al(CH3)3, 및 Al(acac)3으로 이루어진 군에서 선택된다. IC 표면은 도핑 전구체에 대하여 노출되어, 도핑 금속의 층, 또는 부분 층이 IC 표면에 흡착된다.
단계(158)는 바람직한 유전 물질을 생성하기 위하여, 필요한 경우, 연속적인 단계 및 단계(152,154,156)의 반복 결과를 나타낸 것이다. 왼쪽으로의 화살표로 나타낸 바와 같이, 단계(152,154,156)는 바람직한 유전물질을 생성하기 위하여, 각각 반복되거나 또는 변경 경로로 될 수 있다. ALCVD와 관련한 단층 퇴적 때문에 반복이 필요한 경우가 대부분이다. ALCVD의 기술분야에 잘 알려진 바와 같이, 동일한 전구체가 다음 층에 대하여 사용되는 경우에도 각각의 전구체는 연속적인 층들 사이에서 소모되는 것이 바람직하다. 전구체는 바람직하게, IC 표면에 걸쳐 단층 물질을 생성하기에 충분한 물질로 펄스되어야 한다.
유전물질의 퇴적에 이어지는 단계(160)는 아래에 놓인 물질에 의해 인터페이스와 유전물질을 최종 조건으로 어닐링한다.
단계(162)는 최종적인 높은 유전상수를 가지는 유전막을 나타낸다.
단계(152,156)가 구분된 단계로서 도시되었으나, 본 발명에 따른 다른 바람직한 실시예에 있어서, 두 전구체가 동시에 도입될 수 있다.
도6은 도핑된 금속 산화막을 형성하는 증발법에서의 단계를 나타낸다. 단계(200)는 실리콘 표면을 가지는 집적회로(IC)를 제공한다. 단계(202)는 지르코늄(Zr) 및 하프늄(Hf)으로 이루어진 군에서 선택되는 금속, 및 도핑 금속을 포함하는 적어도 하나의 도가니를 제조한다. 도핑 금속은 바람직하게는 알루미늄(Al), 스칸듐(Sc), 란탄(La), 또는 이트륨(Y)과 같은 3가 금속, 또는 칼슘(Ca), 또는 스트론튬(Sr)과 같은 2가 금속이다. 단계(204)는 진공(기체 부존재) 분위기를 설정한다. 단계(206)는 적어도 하나의 도가니를 약 1000∼2000℃ 범위의 온도로 가열하여, 단계(202)에서 제조된 금속을 증발시킨다. 단계(208)는 단계(202∼206)에 대응하여, 지르코늄(Zr) 및 하프늄(Hf)으로 이루어진 군에서 선택되는 금속 및 도핑금속을 포함하는 합금막을 퇴적한다. 단계(210)는 약 400∼800℃ 범위의 온도에서 산소를 포함하는 분위기에서 어닐링하여, 지르코늄(Zr) 및 하프늄(Hf)으로 이루어진 군에서 선택되는 금속, 도핑 금속 및 산소를 포함하는 합금막을 형성한다. 단계(210)는 Ar, N2, H2기체, O2, H2O, N2O, NO, 기체 부존재 및 산소 플라즈마로 이루어진 군에서 선택되는 요소를 함유하는 분위기를 설정하는 단계이다. 단계(212)는 높은 유전상수 및 우수한 배리어 특성을 가지는 박막 생성물을 형성한다.
본 발명에 따른 일 견지에서, 단계(202)는 지르코늄(Zr) 및 하프늄(Hf)으로 이루어진 군에서 선택되는 금속에 대한 제 1 도가니 및 도핑 금속에 대한 제 2 도가니를 포함한다. 다음, 단계(206)는 약 1000∼2000℃ 범위의 온도로 제 1 도가니를 가열하고, 약 1000∼2000℃ 범위의 온도로 제 2 도가니를 가열하는 단계이다. Zr/Hf 도가니는 도핑 금속 도가니로서 동일한 온도를 요하지는 않는다.
본 발명의 일 견지에서, 단계(210)는 부-단계(도시하지 않음)를 포함한다. 단계(210a)는 400∼900℃ 범위의 온도로 산소를 포함하는 분위기에서 어닐링한다. 단계(210b)는 Ar, N2, H2기체, O2, H2O, N2O, NO, 기체 부존재 및 산소 플라즈마로 이루어진 군에서 선택되는 요소를 함유하는 분위기에서 약 400∼900℃ 범위의 온도에서 어닐링한다.
상기에서, 고-유전상수 유전막이 그것을 제조하는 수개의 방법들과 함께 기재되었다. 유전막의 전자친화도, 전자 배리어 높이, 및 홀 배리어 높이는 도핑 금속을 포함함으로써 개질될 수 있다. 도핑 금속은 바람직하게는 알루미늄(Al), 스칸듐(Sc), 란탄(La), 또는 이트륨(Y)과 같은 3가 금속, 또는 칼슘(Ca), 또는 스트론튬(Sr)과 같은 2가 금속이다.
바람직한 실시예에 있어서, 고-유전상수 유전막은 상대적으로 높은 어닐링 온도에서 무정형 상태를 유지한다. 박막이 결정 구조를 형성하지 않기 때문에, 인접하는 막에 대한 인터페이스는 불규칙성이 적게된다. 게이트 유전물질로서 사용되는 경우, 박막은 채널 영역으로 게이트 전기장을 연결시키는 데 필요한 정전용량을 제공하기에 충분한 두께로 제조될 수 있으며, 높은 전자 유동성을 지지하기 이하여 채널 영역의 표면이 평활하게 제조될 수 있다. 필름은 CVD, ALCVD, 스퍼터링, 또는 증착법에 의해 형성된다. 당해 기술분야의 당업자에 의해 본 발명에 대한 다양한 변경 및 응용이 가능하다.
상기에서 본 발명을 특정 실시예에 대하여 기재하였으나, 이러한 실시예가 본 발명의 범주를 제한하는 것은 아니다. 향후, 본 발명의 범주 내에서 가능한 변형이 가해질 수 있으며, 이러한 변형은 본 발명의 범주 내에 포함되는 것이다. 본 발명은 첨부되는 특허청구의 범위에 의해 한정된다.
본 발명에 따라, 높은 유전상수 및 우수한 배리어 특성을 가지는 박막 생성물을 형성할 수 있다.

Claims (41)

  1. a) 도핑 금속,
    b) 지르코늄(Zr) 및 하프늄(Hf)으로 이루어진 군에서 선택되는 금속; 및
    c) 고유전성 박막이 형성되게 하는 산소를 포함하는 이산화규소에 대하여 높은 유전 상수를 가지는 박막.
  2. 제 1 항에 있어서, 도핑 금속이 알루미늄(Al), 스칸듐(Sc), 란탄(La) 및 이트륨(Y)으로 이루어진 군에서 선택되는 3가 금속인 것을 특징으로 하는 박막.
  3. 제 1 항에 있어서, 도핑 금속이 칼슘(Ca), 및 스트론튬(Sr)으로 이루어진 군에서 선택되는 2가 금속인 것을 특징으로 하는 박막.
  4. 제 1 항에 있어서, 박막이 약 20∼200Å 범위의 두께를 가지는 것을 특징으로 하는 박막.
  5. 제 1 항에 있어서, 박막이 약 10∼25 범위의 유전상수를 가지는 것을 특징으로 하는 박막.
  6. 제 1 항에 있어서, 박막 내 도핑금속의 함량이 약 50% 이하인 것을 특징으로하는 박막.
  7. 제 6 항에 있어서, 박막 내 도핑금속의 함량이 약 25%인 것을 특징으로 하는 박막.
  8. a) 게이트 전극,
    b) 상기 게이트 전극 아래에 놓이는 상층면을 가지는 채널 영역, 및
    c) 상기 게이트 전극과 채널 영역 상층면 사이에 개입되며, 이산화규소에 비하여 높은 유전 상수를 가지고, 지르코늄(Zr), 및 하프늄(Hf)으로 이루어진 군에서 선택되는 금속, 산소, 및 도핑금속을 포함하는 게이트 유전막을 포함하는 MOSFET 트랜지스터.
  9. 제 8 항에 있어서, 도핑 금속이 알루미늄(Al), 스칸듐(Sc), 란탄(La) 및 이트륨(Y)으로 이루어진 군에서 선택되는 3가 금속인 것을 특징으로 하는 트랜지스터.
  10. 제 8 항에 있어서, 도핑 금속이 칼슘(Ca), 및 스트론튬(Sr)으로 이루어진 군에서 선택되는 2가 금속인 것을 특징으로 하는 트랜지스터.
  11. 제 8 항에 있어서, 박막 내 도핑금속의 함량이 약 0∼50%인 것을 특징으로하는 트랜지스터.
  12. 제 11 항에 있어서, 박막 내 도핑금속의 함량이 약 25%인 것을 특징으로 하는 트랜지스터.
  13. 제 8 항에 있어서, 게이트 유전막이 약 20∼200Å 범위의 두께를 가지는 것을 특징으로 하는 트랜지스터.
  14. 제 8 항에 있어서, 게이트 유전막이 약 10∼25 범위의 유전상수를 가지는 것을 특징으로 하는 트랜지스터.
  15. 제 8 항에 있어서, 약 2∼5Å 범위의 두께를 가지고, 채널 영역과 게이트 유전막 사이에 개입되며, 질화규소 및 옥시질화규소로 이루어진 군에서 선택되는 물질을 포함하여, 채널 영역 상층면이 보다 평활하게 되어 MOSFET의 전자 이동이 증가되는 인터페이스 배리어를 더 포함하는 것을 특징으로 하는 트랜지스터.
  16. 표면을 가지는 집적회로(IC)의 제조에 있어서,
    a) 산소를 포함하는 분위기를 설정하는 단계;
    b) IC 실리콘 표면상에 지르코늄(Zr) 및 하프늄(Hf)으로 이루어진 군에서 선택되는 금속 및 도핑 금속을 포함하는 적어도 하나의 타겟 금속을 스퍼터링하는 단계;
    c) 단계 a) 및 b)에 대하여, 도핑된 금속 산화막을 형성하는 단계; 및
    d) 약 400∼900℃ 범위의 온도에서 어닐링하여, 높은 유전 상수와 우수한 배리어 특성을 가지는 박막을 형성하는 단계를 포함하는 IC 표면상에 도핑된 금속 산화막을 형성하는 방법.
  17. 제 16 항에 있어서, IC 표면이 약 실온∼400℃의 온도 범위에서 유지되는 것을 특징으로 하는 방법.
  18. 제 16 항에 있어서, 단계 a)가 Ar에 대한 O2의 비율이 약 5∼25%이고, 압력이 약 1∼10 mTorr인 아르곤(Ar)을 함유하는 분위기를 포함하는 것을 특징으로 하는 방법.
  19. 제 16 항에 있어서, 단계 d)가 Ar, N2, H2기체, O2, H2O, N2O, NO, 기체 부존재(no gas) 및 산소 플라즈마로 이루어진 군에서 선택되는 요소를 포함하는 분위기로 설정하는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 제 16 항에 있어서, 도핑 금속이 알루미늄(Al), 스칸듐(Sc), 란탄(La) 및 이트륨(Y)으로 이루어진 군에서 선택되는 3가 금속인 것을 특징으로 하는 방법.
  21. 제 16 항에 있어서, 도핑 금속이 칼슘(Ca), 및 스트론튬(Sr)으로 이루어진 군에서 선택되는 2가 금속인 것을 특징으로 하는 방법.
  22. 제 16 항에 있어서, 단계 b)가 Zr 및 Hf로 이루어지는 군에서 선택되는 제 1 타겟 금속 및 2가 금속을 포함하는 제 2 타겟 금속을 포함하는 분리된 타겟 금속으로 공-스퍼터링하는 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제 16 항에 있어서, 단계 b)가 Zr 및 Hf로 이루어지는 군에서 선택되는 제 1 타겟 금속 및 2가 금속을 포함하는 제 2 타겟 금속을 포함하는 분리된 타겟 금속으로 공-스퍼터링하는 단계를 포함하는 것을 특징으로 하는 방법.
  24. 표면을 가지는 집적회로(IC)의 제조에 있어서,
    a) Zr 및 Hf로 이루어지는 군에서 선택되는 금속 및 도핑 금속을 포함하는 적어도 하나의 전구체를 제조하는 단계,
    b) 적어도 하나의 전구체를 증발시키는 단계,
    c) 산소를 포함하는 분위기를 설정하는 단계,
    d) 화학증착(CVD)에 의해, Zr 및 Hf으로 이루어진 군에서 선택되는 금속, 도핑 금속 및 산소를 포함하는 합금막이 퇴적되도록, IC 실리콘 표면상에서 전구체를 분해하는 단계, 및
    e) 약 400∼900℃ 범위의 온도에서 어닐링하여, 높은 유전 상수와 우수한 배리어 특성을 가지는 박막을 형성하는 단계를 포함하는 IC 표면상에 도핑된 금속 산화막을 형성하는 방법.
  25. 제 24 항에 있어서, 단계 d)에 앞서 약 300∼500℃의 온도 범위로 IC 표면 온도를 설정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  26. 제 24 항에 있어서, 단계 c)에 있어서, Ar에 대한 O2의 비율이 약 5∼25%이고, 압력이 약 1∼10 Torr인 아르곤(Ar)을 함유하는 분위기를 포함하는 것을 특징으로 하는 방법.
  27. 제 24 항에 있어서, 단계 e)가 Ar, N2, H2기체, O2, H2O, N2O, NO, 기체 부존재 및 산소 플라즈마로 이루어진 군에서 선택되는 요소를 함유하는 분위기로 설정하는 단계를 포함하는 것을 특징으로 하는 방법.
  28. 제 24 항에 있어서, 도핑 금속이 알루미늄(Al), 스칸듐(Sc), 란탄(La) 및 이트륨(Y)으로 이루어진 군에서 선택되는 3가 금속인 것을 특징으로 하는 방법.
  29. 제 24 항에 있어서, 도핑 금속이 칼슘(Ca), 및 스트론튬(Sr)으로 이루어진군에서 선택되는 2가 금속인 것을 특징으로 하는 방법.
  30. 표면을 가지는 집적회로(IC)의 제조에 있어서,
    a) Zr 및 Hf로 이루어지는 군에서 선택되는 금속을 포함하는 제 1 전구체를 제조하는 단계,
    b) 제 1 전구체를 증발시키고, IC 표면을 전구체에 노출시켜, ALCVD에 의해 금속층이 퇴적되도록 금속층이 표면에 화학적으로 흡착되는 단계,
    c) 산소 전구체를 제조하는 단계,
    d) 산소 전구체를 증발시키고, IC 표면을 산소 전구체에 노출시켜, ALCVD에 의해 산소층이 퇴적되도록 산소가 표면에 화학적으로 흡착되는 단계,
    e) 도핑 금속을 포함하는 도핑 금속 전구체를 제조하는 단계,
    f) 도핑 금속 전구체를 증발시키고, IC 표면을 도핑 금속 전구체에 노출시켜, ALCVD에 의해 도핑 금속층이 퇴적되도록 도핑 금속이 표면에 화학적으로 흡착되는 단계, 및
    e) 약 300∼900℃ 범위의 온도에서 어닐링하여, 높은 유전 상수와 우수한 배리어 특성을 가지는 박막을 형성하는 단계를 포함하는 IC 표면상에 도핑된 금속 산화막을 형성하는 방법.
  31. 제 30 항에 있어서, 처리 중 약 100∼700℃의 온도 범위로 IC 실리콘 표면 온도를 설정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  32. 제 30 항에 있어서, 도핑 금속이 알루미늄(Al), 스칸듐(Sc), 란탄(La) 및 이트륨(Y)으로 이루어진 군에서 선택되는 3가 금속인 것을 특징으로 하는 방법.
  33. 제 30 항에 있어서, 도핑 금속이 칼슘(Ca), 및 스트론튬(Sr)으로 이루어진 군에서 선택되는 2가 금속인 것을 특징으로 하는 방법.
  34. 제 30 항에 있어서, 제 1 전구체가 ZrCl4인 것을 특징으로 하는 방법.
  35. 제 30 항에 있어서, 산소 전구체가 H2O인 것을 특징으로 하는 방법.
  36. 제 30 항에 있어서, 도핑 금속 전구체가 AlCl3, Al(CH3)3, 및 Al(acac)3으로 이루어진 군에서 선택되는 것을 특징으로 하는 방법.
  37. 표면을 가지는 집적회로(IC)의 제조에 있어서,
    a) Zr 및 Hf로 이루어지는 군에서 선택되는 금속, 및 도핑 금속을 포함하는 적어도 하나의 도가니(crusible)를 제조하는 단계,
    b) 진공 분위기를 설정하는 단계,
    c) 적어도 하나의 도가니를 약 1000∼2000℃ 범위의 온도로 가열하여, 단계a)에서 제조된 금속을 증발시키는 단계,
    d) 단계 a)∼c)에 대응하여 Zr 및 Hf로 이루어지는 군에서 선택되는 금속 및 도핑 금속을 포함하는 합금막을 퇴적하는 단계, 및
    e) Zr 및 Hf로 이루어지는 군에서 선택되는 금속, 도핑 금속, 및 산소를 포함하는 합금막을 형성하도록 약 400∼900℃ 범위의 온도에서 산소를 포함하는 분위기에서 어닐링하여, 높은 유전 상수와 우수한 배리어 특성을 가지는 박막을 형성하는 단계를 포함하는 IC 표면상에 도핑된 금속 산화막을 형성하는 방법.
  38. 제 37 항에 있어서, 단계 a)가 Zr 및 Hf로 이루어지는 군에서 선택되는 금속에 대한 제 1 도가니 및 도핑 금속에 대한 제 2 도가니를 포함하며, 단계 c)가 제 1 도가니를 약 1000∼2000℃ 범위의 온도로 가열하고, 제 2 도가니를 약 1000∼2000℃ 범위의 온도로 가열하는 단계를 포함하는 것을 특징으로 하는 방법.
  39. 제 38 항에 있어서, 도핑 금속이 알루미늄(Al), 스칸듐(Sc), 란탄(La) 및 이트륨(Y)으로 이루어진 군에서 선택되는 3가 금속인 것을 특징으로 하는 방법.
  40. 제 38 항에 있어서, 도핑 금속이 칼슘(Ca), 및 스트론튬(Sr)으로 이루어진 군에서 선택되는 2가 금속인 것을 특징으로 하는 방법.
  41. 제 37 항에 있어서, 단계 e)가 Ar, N2, H2기체, O2, H2O, N2O, NO, 기체 부존재 및 산소 플라즈마로 이루어진 군에서 선택되는 요소를 함유하는 분위기로 설정하는 단계를 포함하는 것을 특징으로 하는 방법.
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