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KR19980024134A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

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KR19980024134A
KR19980024134A KR1019970037773A KR19970037773A KR19980024134A KR 19980024134 A KR19980024134 A KR 19980024134A KR 1019970037773 A KR1019970037773 A KR 1019970037773A KR 19970037773 A KR19970037773 A KR 19970037773A KR 19980024134 A KR19980024134 A KR 19980024134A
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KR
South Korea
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opening
circuit board
heat slug
semiconductor package
cavity
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Application number
KR1019970037773A
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English (en)
Inventor
요시끼 타께다
타께미 마찌다
후미오 꾸라이시
Original Assignee
모기 쥰이찌
신꼬오덴기 고오교오 가부시끼가이샤
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Filing date
Publication date
Application filed by 모기 쥰이찌, 신꼬오덴기 고오교오 가부시끼가이샤 filed Critical 모기 쥰이찌
Publication of KR19980024134A publication Critical patent/KR19980024134A/ko
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Abstract

본 발명은 히트 슬럭의 부착에 있어서, 보존이나 제조시에 엄격한 관리를 필요로 하는 열경화성 접착제를 사용하지 않는 반도체 패키지를 제공함을 과제로 한다.
해결수단은 개구부(14)가 형성된 회로기판(20b)의 편면에 개구부(14)를 막는 히트 슬럭(30)이 접합되어 반도체소자(34)를 탑재하는 캐비티(16)가 형성된 반도체 패키지에 있어서, 회로기판(20b)의 편면에 개구부(14)의 개구의 주위 가장자리로부터 소정 거리 D만큼 후퇴하여 도체층(26)이 형성되고, 히트 슬럭(30)이 땜납(54)에 의해 도체층(26c)에 접합되어 있다.

Description

반도체 패키지
본 발명은 반도체 패키지에 관한 것이며, 특히 반도체소자를 탑재하는 캐비티 저면에 금속으로 된 히트 슬럭을 설치한 반도체 패키지에 관한 것이다.
PPGA(Plastic Pin Grid Array) 또는 PBGA(Plastic Ball Grid Array) 또는 PLGA(Plastic Land Grid Array)등의 반도체 패키지(일례로서 PBGA를 이용해서 설명한다)는 도 11에 나타낸 바와 같이 유리 에폭시, 유리 폴리이미드, BT 수지 등의 전기적 절연성을 갖는 기판 표면에 동박 등의 도체층을 형성한 수지기판을 복수개 적층하여 형성한다.
이 반도체 패키지(10)의 개략적인 구조를 도 11~도 13에 의해 설명한다.
적층된 각 수지기판(12)에는 개구부(14)가 형성되고, 이 개구부(14)가 반도체소자를 수납하기 위한 캐비티(16)를 구성한다.
각 수지기판(12)의 동박을 에칭처리하여, 양면에 배선패턴(18)이 형성된 회로기판(20a, 20b)을 형성한다.
와이어 본딩에 의해 반도체소자에 접속하는 배선패턴(18)의 본딩부는 개구부(14)의 주위 가장자리 근방에 형성한다. 회로기판(20a)에 형성하는 개구부(14)는 회로기판(20a)을 적층하여 적층체를 형성할 때에, 각 단의 회로기판(20a) 본딩부의 영역이 확보되도록 회로기판(20a)마다 미리 개구부(14)의 크기를 설정한다. 개구부(14)의 크기는 회로기판(20a, 20b)을 적층하여 캐비티(16)를 형성할 때에 캐비티(16)의 상방으로 위치함에 따라 커진다.
회로기판(20a, 20b)은 접착 시트(22)(프리프레그)에 의해 다른 회로기판과 접착되어 있다. 또 회로기판(20a)의 표면에는 레지스트(도시하지 않음)가 도포되어 그 표면이 평탄화되어, 접착 시트(22)에 의한 기판끼리의 접착성을 높이고 있다. 또한 접착 시트(22)의 재질에 따라서는 레지스트를 도포하지 않고도 기판을 접착할 수가 있다.
회로기판(20b)의 외면에는 배선패턴(18)의 일부로서 외부 접속단자(본 예에서는 땜납 범프)(24)를 접속하기 위한 랜드(26a), 또는 커패시터나 저항체 등의 회로부품을 접속하기 위한 도체부(26b), 또는 금속판으로 된 히트 슬럭을 부착하기 위한 도체부(26c)등이 형성되어 있다. 또 회로기판(20b)의 외면에는 상기 랜드(26a), 도체부(26b, 26c)만이 노출하도록 땜납 레지스트 등의 보호막(28)이 형성되어 있다.
그리고 랜드(26a)에는 외부 접속단자(24)가, 그리고 도체부(26b, 26c)에는 회로부품, 히트 슬럭(30)이 각각 부착되어 있다.
여기서 히트 슬럭(30)을 도체부(26c)에 부착하는 방법에 대해 설명하면, 우선 도체부(26c)에 열경화성 접착제(32)를 도포하고, 위치결정기구를 사용하여 히트 슬럭(30)의 중심이 캐비티(16)의 중심과 일치하도록 위치결정하면서 히트 슬럭(30)을 회로기판(20b)상에 탑재한다. 그 후에 회로기판(20a, 20b)과 히트 슬럭(30)을 가압 및 가열하여 열경화성 접착제(32)를 경화시켜서, 히트 슬럭(30)을 회로기판(20b)의 도체부(26b)에 접합한다.
그러나 상기 종래의 반도체 패키지에는 다음과 같은 과제가 있다.
반도체 패키지의 캐비티(16)의 내부 저면에 되는 히트 슬럭(30)의 탑재영역 A에는 컴퓨터 칩 등의 반도체소자(34)가 탑재된다.
그리고 일반적으로 도체부(26c)가 형성된 회로기판(20b)에 형성된 개구부(14)의 크기는 탑재영역 A의 면적(즉 반도체소자(34)의 면적)이나 위치결정기구에 의한 부착 정밀도, 또는 탑재영역 A에 반도체소자(34)를 접착제(36)를 통해서 탑재할 때의 문지르는 동작(반도체소자를 히트 슬럭(30)에 눌으면서 움직여서 접착제 내의 기포를 제거하는 동작)을 위한 이동영역 등을 고려하면서, 반도체 패키지(10)전체의 외형이 될 수 있는 대로 소형이 되게 하기 위하여, 탑재된 반도체소자(34)와 회로기판(20b)의 개구부(14)의 개구 가장자리 사이의 틈새 B가 가능한 한 좁아지도록 설정되어 있다.
이 때문에 회로기판(20b)과 히트 슬럭(30)을 접합하기 위해 사용되는 접착제(32)의 양 및 접착시의 가압력이나 가열온도 등의 접착조건은 엄격히 관리되고 있다. 그 이유는 이 관리가 불충분하면 가압이나 가열시에 히트 슬럭(30)과 도체부(26c)사이에 접착제(32)가 도 12에 나타낸 바와 같이 회로기판(20b)이 개구 가장자리로부터 히트 슬럭(30)을 따라 탑재영역 A방향으로 비져나와서, 반도체소자(34)를 탑재하기 위한 영역이 히트 슬럭(30)상에 확보할 수 없는 경우가 생긴다. 또 반대로 도 13에 나타낸 바와 같이 탑재영역 A방향의 선단이 회로기판(20b)의 개구부(14)의 개구 가장자리까지 달하고 있지 않을 경우에는, 히트 슬럭(30)의 상면과 도체부(26c)의 하면 사이에 틈새(38)가 생겨서, 반도체소자(34)를 탑재하여 와이어 본딩한 후에 반도체소자(34)를 캐비티(16)내에서 수지로 밀봉할 때에, 틈새(38)에 고여 있던 기포가 밀봉 수지의 표면에 단지 모양의 개구부를 발생시켜서 밀봉의 방해가 된다거나, 또 밀봉 수지내에 기포가 멈추어 있는 경우에는 그 후에 밀봉 수지 부분에 균열이 생기는 원인이 되기 때문이다.
그러나 접착제(32)를 로트 차나 보존상태의 미묘한 차에 의해서도 접착시의 경화조건 등에 차기 생기게 한다. 따라서 접착제를 사용한 경우에는 보존에서부터 접착시의 양이나 가압 등의 제조조건에 이르기까지 일관해서 엄격히 관리할 필요가 있으므로, 시간과 노력이 든다. 또 충분히 관리한다 하드라도 접착제 자체의 로트 차에 의해 탑재영역 A방향의 선단이 회로기판(20b)의 개구부(14)의 개구 가장 자리로부터 비져나온다거나(도 12의 상태), 또는 틀어박힌 상태(도 13의 상태)가 되는 경우도 있어서, 도 13의 점선으로 나타낸 바와 가이, 접착제(32)의 선단을 개구부(14)의 개구 가장자리에 대해 미리 설정되어 있는 소정의 허용범위 C내로 제한해야 할 상당히 어려운 과제가 있다.
따라서 본 발명은 상기 과제를 해결하기 위해 이루어진 것이며, 그 목적으로 하는 바는 히트 슬럭의 부착에 있어서, 보존이나 제조시에 엄격한 관리를 필요로 하는 열경화성 접착제를 사용하지 않은 반도체 패키지를 제공하는 데 있다.
도 1은 반도체 패키지의 제조에 사용되는 회로기판의 제조방법을 나타낸 설명도.
도 2는 기판을 적층한 적층체의 단면도.
도 3은 기판의 적층체에 관통구멍을 형성한 상태의 단면도.
도 4는 관통구멍에 도금을 한 상태의 단면도.
도 5는 기판의 전해 동도금 피막 및 동박을 패턴형성한 단면도.
도 6은 기판을 개구부를 뚫는 가공을 하여 캐비티를 개구시킨 상태의 단면도.
도 7은 반도체 패키지의 단면도.
도 8은 도 7중의 1점 쇄선으로 둘러 싸인 도체부(26c)와 슬럭(30)간의 접착부분의 확대도.
도 9는 다른 반도체 패키지의 실시예의 단면도.
도 10은 도 9중의 1점 쇄선으로 둘러 싸인 도체부(26c)와 히트 슬럭(30)간의 접착부분의 확대도.
도 11은 종래의 반도체 패키지의 단면도.
도 12는 도 11중의 1점 쇄선으로 둘러 싸인 도체부(26c)와 히트 슬럭(30)간의 접착부분의 확대도(열경화성 접착제의 선단이 개구부(14)로부터 비져나온 상태).
도 13은 도 11중의 1점 쇄선으로 둘러 싸인 도체부(26c)와 히트 슬럭(30)간의 접착부분의 확대도(열경화성 접착제의 선단이 개구부(14)에 틀어박힌 상태).
본 발명은 상기 과제를 해결하기 위해서 청구항 1기재의 반도체 패키지는 개구부가 형성된 회로기판의 편면에, 상기 개구부를 막는 히트 슬럭이 접합되어 반도체소자를 탑재하는 캐비티가 형성된 반도체 패키지에 있어서, 상기 회로기판의 편면에 상기 개구부의 개구 주위 가장자리로부터 소정 거리만큼 후퇴하여 도체층이 형성되고, 상기 히트 슬럭이 땜납에 의해 상기 도체층에 접합되어 있는 것을 특징으로 한다.
이렇게 하면 히트 슬럭의 접합에 열경화성 접착제를 사용하지 않고 땜납을 사용하기 때문에 접착제를 냉장 보존하여 품질의 열화를 방지한다거나, 또 제조시의 가압력이나 가열온도를 엄격히 관리할 필요할 필요가 없어지므로, 취급이 간단해진다. 또한 땜납의 자기정합기능(self-alignment function)에 의해 히트 슬럭을 엄밀히 위치결정하여 재치할 필요가 없으므로, 작업성이 향상한다.
또 땜납은 금속제의 도체층이 갖는 습윤성을 이용하여 얇게 퍼짐과 동시에 도체층이 없는 영역에는 퍼지지 않는 성질을 가지며, 종래예에서 특히 문제로 되어 있었던 접착제 선단이 탑재영역측으로 비져나오는 양은 회로기판에 개구된 캐비티의 일부를 구성하는 개구부의 개구 가장자리로부터 히트 슬럭의 접합되는 도체부까지의 후퇴 거리를 변하게 함으로써, 정확히 제어할 수 있게 된다. 따라서 미리 설정되어 있는 소정의 허용범위내로 땜납의 유출을 확실히 제한할 수가 있게 된다.
또 청구항 2 기재의 반도체 패키지는 개구부가 형성된 회로기판의 편면에, 상기 개구부를 막는 히트 슬럭이 접합되어 반도체소자를 탑재하는 캐비티가 형성된 반도체 패키지에 있어서, 상기 회로기판의 편면에 도체층이 형성되고, 상기 히트슬럭이 땜납에 의해 상기 도체층에 접합됨과 동시에, 히트 슬럭의 상기 회로기판과의 접합면측에 상기 캐비티의 주위 가장자리를 따라 반도체소자의 탑재영역을 둘러싸는 홈이 형성되어 있는 것을 특징으로 한다.
이렇게 하면 히트 슬럭을 따라서 회로기판의 개구부의 개구 주위 가장자리로부터 탑재영역으로 땜납이 유출하고자 하여도, 홈에 의해 막아진다. 따라서 이 홈이 형성되는 위치를 소정의 허용범위내로 설정함으로써, 땜납의 유출 위치를 허용 범위내로 확실히 제한할 수가 있다.
또 상기 회로기판은 상기 캐비티를 형성하는 개구부와 상기 개구부의 주위 가장자리에 본딩부를 갖는 배선패턴이 형성된 복수의 수지기판을 각 수지기판간에 접착 시트를 개재시켜 적층하여 형성되어 있는 것이어도 좋다.
또 상기 도체층은 상기 배선패턴의 전원층 또는 접지층에 전기적으로 접속되어 있는 것이어도 좋다.
또 상기 땜납은 주석:납의 조성비가 9:1인 것이어도 좋다.
[실시예]
이하, 본 발명에 관한 반도체 페키지의 바람직한 실시예를 첨부 도면에 의거 해서 상세히 설명한다. 그리고 반도체 패키지의 일례로서는 PLGA에 대해 설명한다.
(제1실시예)
이 반도체 패키지의 제조방법을 도 1~도 8에 의해 설명한다. 그리고 종래예와 같은 구성에 대해서는 같은 부호를 붙인다.
도 1은 도체층으로서 동박을 양면에 피착 형성한 수지기판을 사용하여 반도체 패키지를 형성할 때에 사용하는 회로기판을 제작하는 방법을 나타낸다.
도 1a는 동박(11)을 양면에 피착 형성한 수지기판(12)의 단면도를 나타낸다. 14는 캐비티(16)를 형성하기 위해 수지기판(12)에 형성한 개구부이다. 수지기판(12)은 유리 에폭시, 유리 폴리이미드, BT 수지등과 같은 전기적 절연성을 갖는 수지재를 기재로 하고 있다.
도 1b는 이 수지기판(12)을 에칭처리하여, 양면에 배선패턴(18)을 형성한 회로기판(20a)의 상태를 나타낸다.
배선패턴(18)은 동박(11)의 표면에 레지스트를 도포하고, 형성해야 할 패턴에 따라 노광하여 레지스트 패턴을 형성하고, 레지스타가 피복된 부위 이외의 동박(11)을 에칭하여 제거함으로써 형성한다.
와이어 본딩에 의해 반도체소자에 접속하는 배선패턴(18)의 본딩부는 이 개구부(14)의 주위 가장자리 근방에 형성되어 있다. 회로기판(20)에 형성되는 개구부(14)는 회로기판(20a)을 적층하여 적층체를 형성할 때에, 각 단의 회로기판(20a)의 본딩부 영역이 확보되도록 회로기판(20a)마다 미리 개구부(14)의 크기를 설정한다. 개구부의 크기는 크기는 회로기판(20a)을 적층하여 캐비티(16)를 형성할 때에 캐비티(16)의 상방으로 위치함에 따라 커진다.
동박(11)을 에칭하여 배선패턴(18)을 형성한 후에, 배선패턴(18)의 본딩부를 보호하는 보호피막을 형성한다. 이 예에서는 회로기판(20a)의 상면에 감광성 레지스트(40)를 도포하고(도 1c). 감광성 레지스트(40)를 노광하여 배선패턴(18)의 본딩부 이외의 감광성 레지스트(40)를 용해 제거함으로써 보호피막(40a)을 형성한다. 도 1d는 배선패턴(18)의 본딩부에 보호피막(40a)이 형성된 상태를 나타낸다. 그리고 이 공정은 본딩부를 보호할 필요성이 적을 경우에는 반드시 실행하지 않아도 된다.
회로기판(20a)은 접착 시트(22)(프리프레그)를 각 층간에 끼워서 접착하므로, 회로기판(20a)의 하면에는 특히 보호피막(40a)을 형성하지 않아도 된다.
보호피막(40a)은 배선패턴(18)의 본딩부를 보호함과 동시에, 최종적으로는 제거하여 본래의 배선패턴(18)의 표면을 노출시키기 위한 것이다. 따라서 여기서 사용하고 있는 감광성 레지스트(40)는 알칼리 용제 등에 의해 후공정에서 간단히 제거할 수 있는 것을 사용하는 것이 좋다.
배선패턴(18)의 본딩부를 보호피막(40a)으로 피복한 후에, 회로기판(20a) 양면에 레지스트(42)를 도포하여 회로기판(20a)의 표면을 평탄면으로 한다(도 1e). 레지스트(42)는 배선패턴(18)을 형성함으로써 회로기판(20a)의 양면에 생긴 요철을 고르게 하도록 소정의 두께로 도포한다. 레지스트(42)는 인쇄법등으로 도포하지만, 배선패턴(18)의 본딩부는 보호피막(40a)로 피복하고 있으므로, 레지스트(42)를 도포할 때에 본딩부에 레지스트(42)가 부착하는 것을 방지할 수 있어서, 바람직하다. 레지스트(42)에는 땜납 레지스트등이 사용된다.
본 예에서 회로기판(20a)의 표면에 레지스트(42)를 도포하는 것은 회로기판(20a)의 표면을 평탄면으로 함으로써 접착 시트(22)의 캐비티내에 유출하는 것을 억제하고, 또 기판간(층간)의 보이드(void)를 방지하여 기판이 확실하게 접착되도록 하기 위한 것이다.
또 접착 시트(22)의 재질에 따라서는 레지스트(42)를 도포하지 않고 기판을 접착할 수가 있다. 따라서 회로기판(20a)에 레지스트(42)를 도포하는 공정을 필수적인 공정은 아니다.
다음에 상기와 같이 해서 제작한 회로기판(20a)을 기판의 각 층간에 접착 시트(22)를 끼워 복수개 접착하여 적층체를 형성한다. 도 2는 회로기판(20a)을 2개 접착한 상태를 확대해서 나타낸 것이다. 기판의 적층체를 형성할 경우에는 적층체의 최외부의 기판에는 개구부(14)를 갖지 않은 기판(10b)을 사용하고, 기판(10b)으로 회로기판(20a)을 끼도록 함으로써 캐비티(16)가 밀폐되도록 한다.
본 실시예에서는 접착 시트(22)로서 프리프레그라고 하는 시트재를 사용하였다. 프리프레그는 유리섬유를 접착제에 의해 시트형으로 굳힌 것으로서, 프리프레그를 회로기판(20a) 사이 및 회로기판(20a)과 회로기판(20b) 사이에 끼우고, 진공중에서 가압하면서 일정 시간 가열하면 접착제가 경화하여 일체화된 적층체를 얻을 수가 있다.
또한 각 회로기판(20a, 20b)을 적층하여 가열 가압할 때에 캐비티(16)내에 캐비티형상을 한 코어(core)를 넣어 두면 균일하게 가압할 수가 있다.
배선패턴(18)의 본딩부를 피복하는 보호피막(40a)은 이 적층체를 접착하여 일체로 형성하는 공정에 있어서, 접착 시트(22)로부터 유출하는 접착제의 유출 멈추개로서 작용하여, 본딩부에 접착제가 부착하는 것을 방지한다. 또 접착 시트(22)와 회로기판(20a)을 위치맞춤하여 겹치게 하는 공정중에 접착 시트(22)로부터 미세한 파편(유리 섬유편등)이 배선패턴(18)상에 떨어지는 경우가 있는 데, 이와 같은 경우에도 본딩부가 보호피막(40a)으로 피복되어 있으므로 본딩부가 오염되는 것을 방지할 수가 있다.
도 3~ 도 5는 배선패턴(18)과 랜드(26a)를 접속하는 접속부를 형성하는 공정을 나타낸다. 도 3은 접속부의 형성 위치에 관통구멍(though hole)(44)을 뚫은 상태를 나타낸다. 관통구멍(44)은 적층제를 드릴가공에 의해 뚫을 수가 있다. 또한 회로기판(20a)의 배선패턴(18)은 이관통구멍과 도통하느냐 안하느냐를 미리 설정하여 패턴을 형성하고 있다.
다음에 무전해 동도금을 하여 관통구멍(44)의 내벽면 및 기판(20b) 외면의 동박부분에 무전해 동도금피막(46)을 형성하고, 다시 전해 동도금을 하여 상기 무전해 동도금피막(46) 및 관통구멍(44)의 내벽면에 전해 동도금피막(48)을 형성한다. 도 4는 무전해 동도금 및 전해 동도금을 한 한 후의 상태를 나타낸다.
이 상태 다음에는 기판(20b) 외면의 도체층인 전해 및 무전해 동도금피막(48)과 동박(11)을 에칭하여 배선패턴을 형성한다(도 5). 기판(20b)의 외면에 형성하는 배선패턴으로서는 랜드(26a), 또는 커패시터나 저항체 등의 전자부품을 접속하기 위한 도체부(26b), 또는 히트 슬럭(30)을 부착하기 위한 도체부(26c)등이 있다.
본 실시예의 특징은 도 5에 나타낸 바와 같이 이 도체부(26c)의 크기를 후의 공정에서 기판(20b)에 뚫려 있는 캐비티(16)의 이룹를 구성하는 개구부(14)의 개구 주위 가장자리로부터 소정 거리 D만큼 후퇴하도록 형성하는 점에 있다. 이 소정 거리(후퇴 거리라고도 한다) D는 일례로서 0.1~0.2mm 정도이나, 현재의 개구부(14)를 뚫는 루터(rooter) 등의 개구부 천공기의 가공 정밀도나 배선패턴의 패턴화정밀도를 고려하면 미크론 단위의 거리 설정도 가능하다.
이상과 같이 적층체에 관통구멍(44)을 형성하는 공정, 무전해 동도금 및 전개 동도금을 하는 공정, 전해 및 무전해 동도금피막(48)과 동박(11)을 에칭하여 배선패턴을 형성하는 공정에서는 적층체 내부의 회로기판(20a)은 완전히 외부로부터 차단되어 있다. 따라서 회로기판(20a)은 배선패턴(18)은 도금액이나 에칭액으로 침해될 염려가 전혀 없다.
다음에 상기한 랜드(26a), 전자부품을 접속하기 위한 도체부(26b), 히트 슬럭(30)을 부착하기 위한 도체부(26c)를 제외한 패키지의 외면에 땜납 레지스트 등의 보호막(28)을 형성한 후, 캐비티(16)를 밀폐하고 있던 기판(20b)에 루터 등을 사용하여 개구부(14)를 뚫어 캐비티(16)를 개구시킨다. 도 6은 양 외층의 기판(26b)에 개구부를 뚫어 캐비티(16)를 개구시킨 상태이다.
또한 배선패턴(18)의 본딩부에 보호피막(40a)을 형성하는 공정을 실행한 경우에는, 기판(20b)의 개구부를 뚫은 상태에서 회로기판(20a)의 배선패턴(18)의 본딩부에 보호피막(40a)이 형성되어 있으므로, 알칼리 용제 등의 용제를 사용하여 보호피막(40a)을 제거한 다음, 배선패턴(18)을 노출시킨다. 보호피막(40a)은 용제로 간단히 용해 제거할 수 있으므로, 회로기판(20a)의 배선패턴(18)이나 다른 도체부 등에 악영향을 미치는 일이 없이 제거할 수가 있다.
본딩부와 반도체소자간의 전기적 접속을 확실하게 하기 위해서, 본딩부에 하지 니켈도금과 금도금(50)을 한다. 또한 이 하지 니켈도금과 금도금(50)은 배선패턴(18)과 도통하는 랜드(26a) 기타의 배선패턴부분에도 형성한다.
도 7은 상기 공정후, 히트 슬럭(30), 전자부품을 부착한 상태를 나타낸다. 이렇게 하여 회로기판(20a, 20b)을 다층 형성하고, 히트 슬럭(30)을 부착한 반도체 패키지가 얻어진다. 그리고 히트 슬럭(30)은 동판의 표면에 니켈도금 또는 니켈도금과 금도금을 한다.
여기서 히트 슬럭(30)을 도체부(26c)에 부착하는 절차에 대해 설명하면, 우선 도체부(26c)가 상면이 되도록 회로기판(20a, 20b)의 적층체를 배치하고, 도체부(26c)에 땜납(54)을 도포하여, 히트 슬럭(30)을 회로기판(20b)상에 탑재한다. 또한 땜납(54)으로는 주석:납의 조성비가 9:1로 된 땜납, 주석:납의 조성비가 6:4로 된 땜납, 그리고 금계 합금땜납(Au-In, Au-Sn, Au-Ge, Au-Si)등이 사용된다.
그 후에 회로기판(20a, 20b)과 히트 슬럭(30)을 땜납(54)의 융점까지 가열한다. 이 때에 땜납(54)이 갖는 자기정합기능에 의해 히트 슬럭(30)은 도체부(26c)의 배치에 균등하게 위치맞춤되도록 땜납(54)상을 이동시키고, 그 후에 고정한다. 이 때문에 종래의 수지제 접착제를 사용하여 히트 슬럭(30)을 접착하는 경우와 비교해서 위치결정기구를 사용하여 히트 슬럭을 위치결정하면서 도체부(26c)상에 재치하는 일이 불필요해져서 작업성이 향상한다.
또한 땜납(54)은 도체부(26c)나 히트 슬럭(30)과 같은 금속재료의 표면을 따라, 그 금속재료의 습윤성에 의해 얇게 퍼짐과 동시에, 금속재료가 없는 영역에는 퍼지지 않는 성질이 가지고 있다. 이 때문에 종래예에 있어서 특히 문제가 되었던 탑재영역 A측으로 비져나오는 양은, 기판(20b)에 뚫은 개구부(14)의 개구 주위 가장자리로부터 도체부(26c)까지의 후퇴 거리 D를 변화함으로써 정확히 제어할 수가 있으므로, 미리 설정되어 있는 소정의 허용범위내로 확실하게 제한할 수 있게 된다.
또한 상술한 바와 같이 도체부(26c)에는 하지 니켈도금과 금도금이 되어 있고, 히트 슬럭(30)은 동재의 표면에 니켈도금이 되어 있다. 여기서 땜납에 대한 습윤성은 금도금 쪽이 좋기 때문에, 도체부(26c)와 히트 슬럭(30)간에 도포된 땜납(54)은 보다 습윤성이 높은 금도금이 된 도체부(26c)의 형성 위치에 따라 그 유출하는 위치를 제어할 수 있는 것이다. 그리고 히트 슬럭(30)의 표면에 실시하는 도금의 종류로서는 상술한 바와 같이 도체부(26c)와 같은 금도금이어도 좋고, 또 파라듐도금, 은도금이어도 좋다. 이와 같은 표면처리에 의해 땜납의 습윤성이 향상하여, 히트 슬럭(30)과 회로기판(20b)간의 보이드 발생을 경감할 수가 있게 된다.
또 땜납(54)은 수지제 접착제와 달라서 단부의 형상이 도 8에 나타낸 바와 같이 금속재료와 접하는 부분이 선단을 향할수록 얇게 되기 때문에, 가령 히트 슬럭(30)상의 선단이 허용범위를 넘어서 돌출한 경우라도, 그 돌출부분의 두께는 대단히 얇아 반도체소자(34)를 탑재하는 데는 지장이 없는 장점이 있다.
또 땜납(54)은 냉장고를 사용해서 보존한다거나, 사용할 때의 가압력이나 가열온도 등을 엄격히 관리할 필요가 없어서, 취급이 간단한 장점도 있다. 그리고 땜납(54)의 접착력은 열경화성 접착제보다 강하고, 열전도율도 높기 때문에 열의 방산성도 높아지는 효과도 있다.
(제2실시예)
반도체 페키지의 기본구성은 제1실시예와 거의 같지만, 본 실시예의 특징은 제1실시예와 마찬가지로 취급이 간단한 땜납(54)을 사용하여 회로기판(20b)의 도체부(26c)에 히트 슬럭(30)을 부착함과 동시에, 도 9에 나타낸 바와 같이 히트 슬럭(30)의 회로기판(20b)과의 접합면에는 캐비티의 일부를 구성하는 개구부(14)의 개구 가장자리를 따라 반도체 소자의 탑재영역 A을 둘러 싸는 홈(58)을 형성하고, 이 홈(56)에 의해 땜납(54)의 탑재영역 A방향으로 비져나오는 것을 억제하도록 한 점이다. 그리고 본 실시예의 홈(56)은 일례로서 단면 V자형으로 형성되어 있으나, U자형이어도 좋은 등, 여러 가지 형태를 취할 수 있다.
이와 같이 홈(56)을 허용범위 C내에 위치하도록 설정함으로써, 도 10에 나타낸 바와 같이 히트 슬럭(30)를 따라 유출한 땜납(54)이 홈(56)내에 고여서 땜납(54)의 유출이 허용범위 C를 넘어서 탑재영역 A내까지 침입하지 않게 된다.
또 제1실시예의 구성과 병용함으로써 가일층 확실하게 땜납(54)의 유출량을 제어할 수가 있다.
또한 이와 같이 히트 슬럭(30)을 접착하는 수단으로서 종래의 열경화성 접착제 대신에 땜납을 사용하는 데 따른 효과를 제1실시예와 마찬가지이다.
상기 실시예에서는 수지기판(12)로서 수지제 기재의 양면에 동박(11)을 피착한 것을 사용하였으나, 편면에만 동박(11)을 피착한 수지기판을 사용하여도 완전히 같은 공정에 의해 반도체 패캐지를 형성할 수가 있다. 이 편면에 동박(11)을 형성한 수지기판을 사용할 경우에는, 한쪽 면의 동박(11)을 에칭하여 배선패턴(18)을 형성하고, 배선패턴(18)의 본딩부를 보호피막(40a)으로 피복한 후에 , 마찬가지로 접착 시트(22)를 사용해서 적층체를 형성하면 된다.
또 상기 실시예에서는 캐비티(16)를 밀폐하는 기판(20b)은 회로기판(20a) 표면에 수지기판을 적층하여 형성하였으나, 수지기판을 적층하는 대신에 캐비티(16) 외면의 개구부 주위 가장자리에 수지기판이나 절연막 등을 접착하여 캐비티(16)를 밀폐하고, 캐비티(16)를 개구할 때는 그들 수지기판이나 절연막을 박리하는 등 하여 캐비티(16)를 개구시켜도 좋다. 캐비티(16)를 밀폐하는 기판은 이와 같이 캐비티(16)를 밀폐하는 수지기판이나 절연막을 포함한 것이다. 캐비티를 형성하기 위하여 개구를 형성하는 개념에는 이와 같이 캐비티(16)의 개구부 주위 가장자리에 접착하여 캐비티(16)를 밀폐한 수지기판이나 절연막을 박리하는 방법도 포함하는 것으로 한다.
상기 실시예에서는 일례로서 PLGA를 이용하여 설명하였으나, 외부 접속단자(24)로서 땜납 볼을 사용한 PBGA나 외부 접속단자(24)로서 리드 핀을 사용한 PPGA에도 적용할 수 있다.
상기 설명에서는 설명의 편의상 1개의 패키지부분의 구성을 들어 설명하였으나, 수지기판을 사용하여 실제로 반도체 패키지를 제조할 경우에는, 한꺼번에 복수개의 반도체 패키지를 제조할 수 있도록 대형의 수지기판을 사용하여 다수개를 채취하는 형식으로 제조한다. 따라서 배선패턴의 패턴화등은 대형의 기판에 대해 실시하고, 레지스트의 도포, 접착 시트를 사용한 기판의 접착도 대형의 기판으로 작업하게 된다.
또 상기 제2실시예에서는 히트 슬럭(30)에 홈(56)을 형성하여 땜납(54)의 유출이 허용범위 C를 넘어 탑재영역 A내까지 침입하지 않도록 하고 있지만, 히트 슬럭(30)에 프레스가공이나 에칭가공을 하여 홈(56) 대신에 탑재영역 A을 둘러 싸는 볼록부를 형성한다거나, 또 탑재영역 A 전체를 히트 슬럭(30)의 회로기판(20b)과의 접합면으로부터 돌출시키도록 하여도 좋다.
본 발명에 관한 청구항 1기재의 반도체 패키지에 의하면, 상술한 바와 같이 히트 슬럭의 접착에 열경화성 접착제를 사용하지 않고 땜납을 사용하고 있기 때문에, 접착제를 냉장 보존하여 품질의 열화를 방지한다거나, 또 제조시의 가압력이나 가열온도를 엄격히 관리할 필요가 없어져서 취급이 간단해진다. 또 땜납의 자기정합기능에 의해 히트 슬럭을 엄밀히 위치결정하여 재치할 필요가 없어서, 작업성이 향상한다.
또 땜납은 금속제의 도체층이 갖는 습윤성을 이용하여 얇게 퍼짐과 동시에, 도체층이 없는 영역에는 퍼지지 않는 성질을 가지고 있어 종래예에서 특히 문제가 되었던 접착제가 탑재영역측으로 비져나오는 양은, 회로기판에 뚫은 캐비티의 일부를 구성하는 개구부의 개구 가장자리로부터 히트 슬럭이 접착되는 도체부까지의 후퇴 거리를 변화함으로써 정확히 제어할 수 있게 된다. 따라서 미리 설정되어 있는 소정의 허용범위내로 땜납의 유출을 확실하게 제한할 수가 있게 된다.
또 청구항 2 기재의 발명에 의하면, 히트 슬럭을 따라 회로기판의 개구부의 개구 가장자리로부터 탑재영역으로 땜납이 유출하고자 하여도 홈에 의해 막아진다. 따라서 이 홈이 형성되는 위치를 소정의 허용범위내로 설정함으로써, 땜납의 유출 위치를 허용범위재로 확실하게 제한할 수 있는 효과가 있다.

Claims (5)

  1. 개구부가 형성된 회로기판의 편면에, 상기 개구부를 막는 히트 슬럭이 접합되어 반도체소자를 탑재하는 캐비티가 형성된 반도체 패키지에 있어서,
    상기 회로기판의 편면에 상기 개구부의 개구 주위 가장자리로부터 소정 거리만큼 후퇴하여 도체층이 형성되고,
    상기 히트 슬럭이 땜납에 의해 상기 도체층에 접합되어 있는 것을 특징으로 하는 반도체 패키지.
  2. 개구부가 형성된 회로기판의 편면에, 상기 개구부를 막는 히트 슬럭이 접합되어 반도체소자를 탑재하는 캐비티가 형성된 반도체 패키지에 있어서,
    싱기 회로기판의 편면에 도체층이 형성되고, 상기 히트 슬럭이 땜납에 의해 상기 도체층에 접함됨과 동시에, 히트 슬럭의 상기 회로기판과의 접합면측에 상기 캐비티의 주위 가장자리를 따라 반도체소자의 탑재영역을 둘러싸는 홈이 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  3. 제1항 또는 제2항에 있어서, 상기 회로기판은 상기 캐비티를 형성하는 개구부와 상기 개구부의 주위 가장자리에 본딩부를 갖는 배선패턴이 형성된 복수의 수지기판을 각 수지기판간에 접착 시트를 개재시켜 적층하여 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서, 상기 도체층이 상기 배선패턴의 전원층 또는 접지층에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 패키지.
  5. 제1항, 제2항, 제3항 또는 제4항에 있어서, 상기 땜납은 주석:납의 조성비가 9:1인 것을 특징으로 하는 반도체 패키지.
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