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KR101166734B1 - 고속 데이터 레이트를 위한 신호 프로토콜 및 인터페이스의 생성 및 구현 - Google Patents

고속 데이터 레이트를 위한 신호 프로토콜 및 인터페이스의 생성 및 구현 Download PDF

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KR101166734B1
KR101166734B1 KR1020117012395A KR20117012395A KR101166734B1 KR 101166734 B1 KR101166734 B1 KR 101166734B1 KR 1020117012395 A KR1020117012395 A KR 1020117012395A KR 20117012395 A KR20117012395 A KR 20117012395A KR 101166734 B1 KR101166734 B1 KR 101166734B1
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존 제임스 앤더슨
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조지 에이 윌리
샤생크 셰크하르
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퀄컴 인코포레이티드
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Abstract

디지털 제어 및 프리젠테이션 데이터의 미리 선택된 세트를 통신하기 위한 통신 프로토콜을 형성하도록 함께 링크된 패킷 구조를 사용하여, 통신 경로 (110) 를 통해 호스트 (100) 와 클라이언트 (104, 108) 간에 디지털 데이터를 전송하기 위한 데이터 인터페이스. 신호 프로토콜은, 통신 프로토콜을 형성하는 패킷을 생성하고, 송신하고, 수신하며, 디지털 데이터를 하나 이상의 타입의 데이터 패킷으로 형성하도록 구성된 링크 제어기에 의해 사용되고, 하나 이상의 링크 제어기가 호스트 디바이스 (100) 에 상주하고, 통신 경로 (110) 를 통해 클라이언트 (104, 108) 에 결합된다. 인터페이스는, 단거리 "직렬" 타입 데이터 링크를 통해 저비용, 저전력, 양방향, 고속 데이터 전송 메카니즘을 제공하고, 이것은, 착용가능한 마이크로-디스플레이 (104) 와 같은 디스플레이 엘리먼트를 휴대용 컴퓨터 (100) 및 무선 통신 디바이스 (102) 에 접속시키는데 특히 유용한 소형 접속기 및 얇은 연성 케이블로 구현된다.

Description

고속 데이터 레이트를 위한 신호 프로토콜 및 인터페이스의 생성 및 구현{GENERATING AND IMPLEMENTING A SIGNAL PROTOCOL AND INTERFACE FOR HIGHER DATA RATES}
관련 출원의 상호 참조
본 출원은, 2003년 6월 2일 출원되고, 본 발명의 양수인에게 양도되었으며 본 명세서에 참조로 통합된 "고속 데이터 레이트를 위한 신호 프로토콜 및 인터페이스의 생성 및 구현 (Generating and Implementing a Signal Protocol and Interface for Higher Data Rates)" 란 명칭의 가출원 제 60/475,459 호에 대해 우선권을 주장한다.
발명의 기술분야
본 발명은 호스트 디바이스와 클라이언트 오디오/비주얼 프리젠테이션 디바이스 사이에서 고속 데이터 레이트로 신호를 통신하고 전송하는 디지털 신호 프로토콜 및 프로세스에 관한 것이다. 더 상세하게는, 본 발명은 저전력의 고속 데이터 레이트 전달 메카니즘을 사용하여 무선 디바이스로부터 마이크로 디스플레이 유닛 또는 다른 프리젠테이션 디바이스에 멀티미디어 및 다른 타입의 디지털 신호를 전송하는 기술에 관한 것이다.
컴퓨터, 전자 게임 관련 제품 및 다양한 비디오 테크놀러지 (예를 들어, DVD 및 고 해상도 VCR) 가 최근 몇 년동안 현저하게 진보하여, 일부 타입의 텍스트를 포함하는 경우에도, 매우 높은 해상도의 스틸, 비디오, 비디오-온-디맨드, 및 그래픽 이미지를 이러한 장치의 최종 사용자에게 제공하고 있다. 이러한 진보는 고 해상도의 비디오 모니터, HDTV 모니터, 또는 특수 이미지 투사 소자와 같은 더 높은 해상도의 전자 뷰잉 디바이스의 사용을 요구하고 있다. 이러한 CD 타입 음향 재생, DVD, 및 오디오 신호 출력과 관련된 또 다른 디바이스를 사용할 때와 같이, 고 해상도 또는 고품질 오디오 데이터와 비주얼 이미지를 결합하는 것은, 최종 사용자를 위한 더 현실적이고 콘텐츠가 풍부하고 실제같은 멀티미디어 경험을 생성하는데 사용된다. 또한, MP3 플레이어와 같은 높은 이동성의 고품질 음향 시스템 및 음악 전송 메카니즘이 최종 사용자에 대한 오디오 전용 프리젠테이션을 위해 발전했다.
통상의 비디오 프리젠테이션 시나리오에서는, 통상적으로 초당 수 킬로비트 내지는 수십 킬로비트 단위인, 저속 또는 중간 속도로서 적절히 표현될 수 있는 레이트의 현재의 기술을 사용하여 비디오 데이터가 전송된다. 그 후 이러한 데이터는 소망하는 뷰잉 디바이스 상에서 딜레이된 (나중의) 플레이아웃을 위해 일시적인 또는 장기 (long-term) 메모리 디바이스 내에 저장되거나 버퍼링된다. 예를 들어, 이미지는, 모뎀 또는 인터넷 접속 디바이스를 가진 컴퓨터 상에 상주하는 프로그램을 사용하는 인터넷을 사용하거나 인터넷을 "통해" 전송되어, 이미지를 디지털로 표현하는데 유용한 데이터를 수신하거나 송신할 수도 있다. 유사한 전송이, 무선 모뎀 또는 무선 PDA (Personal Data Assistant) 또는 무선 전화기를 갖춘 휴대용 컴퓨터와 같은 무선 디바이스를 사용하여 발생할 수 있다.
일단 수신되면, 데이터는 재생을 위해 외부 저장 디바이스를 포함하여, RAM 또는 플래시 메모리와 같은 메모리 소자, 회로 또는 디바이스에 국부 저장된다. 데이터의 양 및 이미지 해상도에 따라, 재생은 비교적 빨리 개시되거나 또는 장기간의 딜레이 후에 제공될 수도 있다. 즉, 일부 예에서, 이미지 프리젠테이션은, 대량의 데이터를 요구하지 않거나 일부 타입의 버퍼링을 사용하는 매우 소량의 또는 저 해상도의 이미지에 대한 특정 정도의 실시간 재생을 허용하여, 약간의 딜레이 후에, 더 많은 자료가 전송되면서 일부 자료가 제공된다. 전송 링크에서 방해물이 없다고 가정하는 경우, 프리젠테이션이 일단 시작하면, 전송은, 뷰잉 디바이스의 최종 사용자에게 인식되지 않는다.
정지 이미지 또는 모션 비디오를 생성하는데 사용되는 데이터는 흔히, JPEG (Joint Photographic Experts Group), MPEG (Motion Picture Experts Group), 및 미디어, 컴퓨터 및 통신업계에서 널리 공지된 다른 표준 조직 또는 회사에 의해 특정되는 다양한 공지 기술 중 하나를 사용하여 압축되어, 통신 링크를 통한 데이터 전송을 가속한다. 이는 소정량의 정보를 전송하기 위해 더 적은 수의 비트를 사용함으로써 이미지 또는 데이터를 더 고속으로 전송할 수 있도록 한다.
데이터가 컴퓨터 또는 다른 수신 디바이스와 같은 "국부" 디바이스에 전송되면, 생성된 정보는 압축해제되고 (또는 특정 디코딩 플레이어를 사용하여 플레이되고), 필요하다면 디코딩되고, 대응하는 사용가능한 프리젠테이션 해상도 및 제어 엘리먼트에 기초하여 적절한 프리젠테이션을 위해 준비된다. 예를 들어, X×Y 픽셀의 스크린 해상도로 표현되는 통상의 컴퓨터 비디오 해상도는, 소망에 따라 또는 필요에 따라 다양한 다른 해상도가 일반적으로 가능하지만, 낮게는 480×640 픽셀로부터 600×800 을 통해 1024×1024 까지 분포한다.
또한, 이미지 프리젠테이션은, 특정한 소정 컬러 레벨 또는 컬러 심도 (컬러를 생성하는데 사용되는 픽셀 당 비트) 및 강도, 및 이용되는 임의의 추가적인 오버헤드 비트의 면에서 이미지를 조작하는 소정 비디오 제어기의 능력 및 이미지 콘텐츠에 의해 영향받는다. 예를 들어, 통상의 컴퓨터 프리젠테이션은, 다른 값이 사용될 수도 있지만, 다양한 컬러 (음영 및 색조) 를 나타내기 위해, 약 8 내지 32 내의 또는 그 이상의 픽셀당 비트가 기대될 것이다.
전술한 값으로부터, 소정 스크린 이미지는, 통상의 해상도 및 심도의 최소로부터 최대까지의 범위에 걸쳐 각각 넘는 2.45 메가비트 (Mb) 로부터 약 33.55 Mb 까지의 데이터 전송을 요구할 것임을 알 수 있다. 비디오 또는 모션 타입 이미지를 초당 30 프레임의 레이트에서 보는 경우, 요구되는 데이터의 양은 약 73.7 내지 1,006 의 초당 메가비트 (Mbps) 또는 약 9.21 내지 125.75 의 초당 메가바이트 (MBps) 이다. 또한, 멀티미디어 프리젠테이션과 같이, 이미지와 결합된 오디오 데이터, 또는 CD 품질의 음악과 같은 개별적인 고해상도 오디오 프리젠테이션을 제공하는 것이 기대될 수도 있다. 또한, 상호작용하는 커맨드, 제어 또는 신호를 처리하는 추가 신호가 이용될 수도 있다. 이러한 옵션들 각각은 전송될 더 많은 데이터에 추가한다. 이 경우, 콘텐츠가 풍부한 경험을 생성하기 위해, 최종 사용자에게 고품질 또는 고해상도 이미지 데이터 및 고품질 오디오 정보 또는 데이터 신호를 전송하기를 소망하는 경우, 이러한 타입의 데이터를 제공하도록 구성되는 소스 또는 호스트 디바이스와 프리젠테이션 엘리먼트간에 고속 데이터 전송 레이트 링크가 요구된다.
통상적으로 약 115 의 초당 킬로바이트 (KBps) 또는 920 킬로비트 (Kbps) 의 데이터 레이트가 현대의 직렬 인터페이스에 의해 조작될 수 있다. USB 직렬 인터페이스와 같은 또 다른 인터페이스는 12 MBps 의 고속 레이트로의 데이터 송신을 수용할 수 있고, IEEE (Institute of Electrical and Electronics Engineers) 1394 표준을 사용하여 구성되는 것과 같은 특수 고속 전송은 100 내지 400 MBps 단위의 레이트로 발생할 수 있다. 불행하게도, 이러한 레이트는, 휴대용 비디오 디스플레이 또는 오디오 디바이스에 대한 고해상도이며 콘텐츠가 풍부한 출력 신호를 제공하기 위한 장래의 무선 데이터 디바이스 및 서비스에의 사용에 고려되는 전술한 소망하는 고속 데이터 레이트에는 부족하다. 또한, 이러한 인터페이스는 현저한 양의 호스트 또는 시스템 및 동작시킬 클라이언트 소프트웨어의 사용을 요구한다. 또한, 이러한 소프트웨어 프로토콜 스택은, 특히 이동 무선 디바이스 또는 전화 애플리케이션이 고려되는 경우, 원하지 않는 방대한 양의 오버헤드를 생성한다. 이러한 디바이스는 이미 부여된 연산 용량뿐만 아니라 심각한 메모리 및 전력 소모 제한을 가진다. 또한, 이러한 인터페이스의 일부는, 매우 미적으로 구성된 이동 애플리케이션에 너무 무겁거나 불만족스러운, 부피가 큰 케이블, 비용이 추가되는 복잡한 접속기를 이용하거나, 단순하게는 큰 전력을 소모한다.
VGA (Analog Video Graphics Adapter), DVI (Digital Video Interactive), GVIF (Gigabit Video Interface) 인터페이스와 같은 또 다른 공지의 인터페이스가 존재한다. 앞의 2 개의 인터페이스는, 고속 전송 레이트에서 데이터를 프로세싱하는 병렬 타입 인터페이스지만, 무거운 케이블을 이용하고, 수 와트 단위의 대량 전력을 소모한다. 이러한 특징들은 휴대용 고객 전자 디바이스에 사용되기에는 바람직하지 않다. 3 번째 인터페이스 또한 너무 큰 전력을 소모하고, 고가의 또는 부피가 큰 접속기를 사용한다.
전술한 인터페이스 일부, 및 고정식 인스톨 컴퓨터 설비에 대한 데이터 전송에 관련된 초고속 레이트의 데이터 시스템/프로토콜 또는 전송 메카니즘에 있어서, 또 다른 중대한 결함이 존재한다. 또한 소망하는 데이터 전송 레이트를 수용하는 것은 상당량의 전력 및/또는 높은 전류 레벨에서의 동작을 요구한다. 이것은, 높은 이동성의 고객용 제품에 대한 이러한 기술의 유용성을 크게 감소시킨다.
또한, 일반적으로, 소위 광섬유 타입 접속 및 전송 엘리먼트와 같은 대체물을 사용하여 이러한 데이터 전송 레이트를 수용하는 것은, 순수한 상업적 고객용 제품에 대해 기대되는 것보다 훨씬 큰 복잡성 및 비용을 발생시키는 다수의 추가 변환기 및 엘리먼트들을 요구한다. 일반적으로 광학 시스템이 고가라는 특징뿐만 아니라, 이러한 전력 요건 및 복잡성은 경량, 저전력의 휴대용 애플리케이션에 대한 일반적 사용을 막는다.
휴대용 또는 이동식 애플리케이션 산업에서 부족한 것은, 높은 이동성을 가진 최종 사용자에 대해, 오디오이든, 비디오이든, 또는 멀티미디어이든 고품질의 프리젠테이션 경험을 제공하는 기술이다. 즉, 휴대용 컴퓨터, 무선 전화, PDA, 또는 또 다른 높은 이동성의 통신 디바이스 또는 설비를 사용하는 경우, 사용되는 현재의 비디오 및 오디오 프리젠테이션 시스템 또는 디바이스는 소망하는 고품질 레벨로 출력을 전달할 수 없다. 통상, 인식되는 부족한 품질은 고품질 프리젠테이션 데이터를 전송하는데 요구되는 고속 데이터 레이트를 획득할 수 없기 때문이다. 따라서, 데이터를 제공하는 호스트 디바이스와 최종 사용자에게 출력을 제공하는 클라이언트 디스플레이 디바이스 또는 엘리먼트간에 데이터 처리율을 증가시키는 새로운 전송 메카니즘이 요구된다.
출원인들은, 본 발명의 양수인에게 양도되고 참조로서 본 명세서에 통합된 "Generating And Implementing A Communication Protocol And Interface For High Data Rate Signal Transfer" 라는 명칭의 미국 특허 출원 제 10/020,520 및 10/236,657 호에서 이러한 새로운 전송 메카니즘을 제안하였다. 이 출원에 설명된 기술은 고속 데이터 신호에서 대량의 데이터를 위한 전송 레이트를 크게 개선시킬 수 있다. 그러나, 특히 비디오 프리젠테이션에 관련하여 데이터 레이트를 계속 증가시키는 요구는 계속 증가하고 있다. 데이터 신호 기술에서 계속되는 또 다른 개발에서도, 더 고속의 전송 레이트에 대한 노력이 여전히 요구된다. 따라서, 호스트와 클라이언트 디바이스간에 데이터 처리율을 증가시키는데 필요한 새로운 또는 개선된 전송 메카니즘의 개발이 계속 요구된다.
종래 기술에 존재하는 전술한 결함 및 또 다른 결함이, 호스트 디바이스와 수신 클라이언트 디바이스간에 고속 데이터 레이트로 데이터를 전송하기 위해 새로운 프로토콜 및 데이터 전송 메카니즘이 개발된 본 발명의 실시형태들에서 처리된다.
본 발명의 실시형태들은, 호스트와 클라이언트 디바이스간에 디지털 제어 및 프리젠테이션 데이터의 미리 선택된 세트를 통신하기 위한 통신 프로토콜을 형성하기 위해, 함께 링크된 복수의 또는 일련의 패킷 구조를 이용한 통신 경로를 통해, 호스트 디바이스와 클라이언트 디바이스간에 고속 레이트로 디지털 데이터를 전송하기 위한 이동형 데이터 디지털 인터페이스 (MDDI) 에 관한 것이다. 신호 통신 프로토콜 또는 링크층이 호스트 또는 클라이언트 링크 제어기의 물리층에 의해 사용된다. 호스트 디바이스에 상주하는 하나 이상의 링크 제어기가 통신 경로 또는 링크를 통해 클라이언트 디바이스에 결합되고, 통신 프로토콜을 형성하는 패킷을 생성하고, 송신하고, 수신하며, 디지털 프리젠테이션 데이터를 하나 이상의 타입의 데이터 패킷으로 형성하도록 구성된다. 인터페이스는 호스트와 클라이언트간에 정보의 양방향 전송을 제공한다.
본 발명의 실시형태의 또 다른 양태에서는, 하나 이상의 클라이언트 링크 제어기 또는 클라이언트 수신기가 클라이언트 디바이스에 배치되고, 통신 경로 또는 링크를 통해 호스트 디바이스에 결합된다. 또한, 클라이언트 링크 제어기는 통신 프로토콜을 형성하는 패킷을 생성하고, 송신하고, 수신하며, 디지털 프리젠테이션 데이터를 하나 이상의 타입의 데이터 패킷으로 형성하도록 구성된다. 일반적으로, 호스트 또는 링크 제어기는 커맨드 또는 특정 타입의 신호 전파 및 문의 프로세싱에 사용되는 데이터 패킷 프로세싱을 위해 상태 머신을 이용하지만, 통신 프로토콜에 사용되는 덜 복잡한 몇몇의 패킷 및 데이터를 조작하기 위해 더 느린 범용 프로세서를 사용할 수 있다. 호스트 제어기는 하나 이상의 차동 라인 드라이버를 구비하며; 클라이언트 수신기는 통신 경로에 결합된 하나 이상의 차동 라인 수신기를 구비한다.
패킷은, 호스트와 클라이언트 디바이스간에 통신되는 미디어 프레임 내에 함께 그룹화되고, 상이한 가변 길이를 갖는 소정 수의 패킷을 가진 소정의 고정 길이를 가진다. 패킷 각각은 패킷 길이 필드, 하나 이상의 패킷 데이터 필드, 및 순환 중복 검사 필드를 포함한다. 서브 프레임 헤더 패킷은 호스트 링크 제어기로부터 또 다른 패킷의 전송 시작시에 전송되거나 위치된다. 하나 이상의 비디오 스트림 타입 패킷 및 오디오 스트림 타입 패킷이 통신 프로토콜에 의해 사용되어, 클라이언트 디바이크 사용자에게의 프리젠테이션을 위해 순방향 링크를 통해 호스트로부터 클라이언트로 각각 비디오 타입 데이터 및 오디오 타입 데이터를 전송한다. 하나 이상의 역방향 링크 캡슐화 타입 패킷이 통신 프로토콜에 의해 사용되어 클라이언트 디바이스로부터 호스트 링크 제어기로 데이터를 전송한다.
데이터를 가지지 않은 순방향 링크 송신의 주기를 점유하기 위해 필러 (filler) 타입 패킷이 호스트 링크에 의해 생성된다. 복수의 또 다른 패킷이 통신 프로토콜에 의해 사용되어 비디오 정보를 전송한다. 이러한 패킷은 컬러맵, 비트 블록 전송, 비트맵 영역 충전, 비트맵 패턴 충전 및 투명색 인에이블 타입 패킷을 포함한다. 사용자 정의 스트림 타입 패킷이 통신 프로토콜에 의해 사용되어 인터페이스-사용자 정의 데이터를 전송한다. 키보드 데이터 및 포인팅 디바이스 데이터 타입 패킷이 통신 프로토콜에 의해 사용되어, 전술한 클라이언트 디바이스와 관련된 사용자 입력 디바이스로 또는 입력 디바이스로부터 데이터를 전송한다. 링크 셧다운 타입 패킷이 통신 프로토콜에 의해 사용되어 전술한 통신 경로를 통한 2 방향에서 데이터의 전송을 종료시킨다.
일반적으로 통신 경로는, 일련의 4 이상의 도체 및 쉴드를 가진 케이블을 포함하거나 이용한다. 일부 실시형태에서, 링크 제어기는 USB 데이터 인터페이스를 포함하고, 케이블은 또 다른 도체와 함께 USB 타입 인터페이스를 사용한다. 또한, 소망에 따라 프린트된 와이어 또는 가요성 도체가 사용될 수 있다.
전술한 클라이언트가 전술한 인터페이스를 통해 수용할 수 있는 데이터 타입 및 데이터 레이트를 결정하기 위해, 호스트 링크 제어기는 클라이언트 디바이스로부터 디스플레이 능력 정보를 요청한다. 클라이언트 링크 제어기는 하나 이상의 디스플레이 능력 타입 패킷을 사용하여, 디스플레이 또는 프리젠테이션 능력을 호스트 링크 제어기와 통신한다. 소정 시간 주기동안 데이터 비트의 상이한 최대 수의 전송을 각각 병렬로 허용하는 통신 프로토콜에 의해 다수의 전송 모드가 사용되고, 각 모드는 호스트와 클라이언트 링크 제어기간의 협상에 의해 선택될 수 있다. 이러한 전송 모드는 데이터 전송동안 동적으로 조절가능하며, 순방향 링크에서 사용되는 것과 동일한 모드가 역방향 링크에서 사용되는 것이 요구되지는 않는다.
본 발명의 일부 실시형태의 또 다른 양태에서, 호스트 디바이스는, 무선 전화, 무선 PDA, 또는 무선 모뎀을 갖는 휴대용 컴퓨터와 같은 무선 통신 디바이스를 구비한다. 통상의 클라이언트 디바이스는 마이크로-디스플레이 디바이스와 같은 휴대용 비디오 디스플레이 및/또는 휴대용 오디오 프리젠테이션 시스템을 구비한다. 또한, 호스트는 클라이언트 디바이스 사용자에게 제공되기 위해 전송될 프리젠테이션 또는 멀티미디어 데이터를 저장하기 위한 저장 수단 또는 엘리먼트를 사용할 수도 있다.
이하, 본 발명의 또 다른 특성 및 이점, 및 본 발명의 다양한 실시형태의 구조 및 동작을 첨부한 도면을 참조하여 상세히 설명한다. 도면에서, 유사한 참조번호는 일반적으로, 동일하고, 기능적으로 유사하고, 그리고/또는 구조적으로 유사한 구성요소 또는 프로세싱 단계를 나타내고, 구성요소가 최초로 나타나는 도면은 참조번호의 최좌측 숫자(들)에 의해 표시된다.
도 1a 는 휴대용 컴퓨터와 결합하여 사용되는 마이크로-디스플레이 디바이스의 사용을 포함하여 본 발명의 실시형태가 동작할 수도 있는 기본적 환경을 도시한다.
도 1b 는 무선 트랜시버와 결합하여 사용되는 마이크로-디스플레이 디바이스 및 오디오 프리젠테이션의 사용을 포함하여 본 발명의 실시형태가 동작할 수도 있는 기본적 환경을 도시한다.
도 2 는 호스트 및 클라이언트 상호접속을 가진 이동형 디지털 데이터 인터페이스의 전반적인 개념을 도시한다.
도 3 은 클라이언트 디바이스로부터 호스트 디바이스로의 데이터 전송을 실현하는데 유용한 패킷의 구조를 도시한다.
도 4 는 타입 Ⅰ 및 타입 U 인터페이스에 대한 물리적 데이터 링크 접속기를 통해 호스트와 클라이언트 사이에서 전달되는 신호의 타입 및 MDDI 링크 제어기의 사용을 도시한다.
도 5 는 타입 Ⅱ, Ⅲ 및 Ⅳ 인터페이스에 대한 물리적 데이터 링크 접속기를 통해 호스트와 클라이언트 사이에서 전달되는 신호의 타입 및 MDDI 링크 제어기의 사용을 도시한다.
도 6 은 인터페이스 프로토콜을 구현하는데 사용되는 프레임 및 서브 프레임의 구조를 도시한다.
도 7 은 인터페이스 프로토콜을 구현하는데 사용되는 패킷의 일반 구조를 도시한다.
도 8 은 서브 프레임 헤더 패킷의 포맷을 도시한다.
도 9 는 필러 패킷의 포맷 및 콘텐츠를 도시한다.
도 10 은 비디오 스트림 패킷의 포맷을 도시한다.
도 11 은 도 10 의 비디오 데이터 포맷 디스크립터의 포맷 및 콘텐츠를 도시한다.
도 12 는 데이터에 대한 패킹된 포맷 및 패킹되지 않은 포맷의 사용을 도시한다.
도 13 은 오디오 스트림 패킷의 포맷을 도시한다.
도 14 는 데이터에 대한 바이트 정렬된 포맷 및 패킹된 PCM 포맷의 사용을 도시한다.
도 15 는 사용자 정의 스트림 패킷의 포맷을 도시한다.
도 16 은 컬러 맵 패킷의 포맷을 도시한다.
도 17 은 역방향 링크 캡슐화 패킷의 포맷을 도시한다.
도 18 은 디스플레이 능력 패킷의 포맷을 도시한다.
도 19 는 키보드 데이터 패킷의 포맷을 도시한다.
도 20 은 포인팅 디바이스 데이터 패킷의 포맷을 도시한다.
도 21 은 링크 셧다운 패킷의 포맷을 도시한다.
도 22 는 디스플레이 요청 및 상태 패킷의 포맷을 도시한다.
도 23 은 비트 블록 전송 패킷의 포맷을 도시한다.
도 24 는 비트맵 영역 충전 패킷의 포맷을 도시한다.
도 25 는 비트맵 패턴 충전 패킷의 포맷을 도시한다.
도 26 은 통신 링크 데이터 채널 패킷의 포맷을 도시한다.
도 27 은 인터페이스 타입 핸드오프 요청 패킷의 포맷을 도시한다.
도 28 은 인터페이스 타입 긍정응답 패킷의 포맷을 도시한다.
도 29 는 수행 타입 핸드오프 패킷의 포맷을 도시한다.
도 30 은 순방향 오디오 채널 인에이블 패킷의 포맷을 도시한다.
도 31 은 역방향 오디오 샘플 레이트 패킷의 포맷을 도시한다.
도 32 는 디지털 콘텐츠 보호 오버헤드 패킷의 포맷을 도시한다.
도 33 은 투명색 인에이블 패킷의 포맷을 도시한다.
도 34 는 라운드트립 딜레이 측정 패킷의 포맷을 도시한다.
도 35 는 라운드트립 딜레이 측정 패킷동안 이벤트의 타이밍을 도시한다.
도 36 은 본 발명을 구현하는데 유용한 CRC 생성기 및 체커의 샘플 구현을 도시한다.
도 37a 는 데이터 패킷을 전송하는 경우 도 36 의 장치에 대한 CRC 신호의 타이밍을 도시한다.
도 37b 는 데이터 패킷을 수신하는 경우 도 36 의 장치에 대한 CRC 신호의 타이밍을 도시한다.
도 38 은 경합없는 통상의 서비스 요청에 대한 프로세싱 단계를 도시한다.
도 39 는 링크 재시작 시퀀스가 시작한 후 삽입되며, 링크 시작과 경합하는 통상의 서비스 요청에 대한 프로세싱 단계를 도시한다.
도 40 은 DATA-STB 인코딩을 사용하여 데이터 시퀀스가 송신될 수 있는 방법을 도시한다.
도 41 은 호스트에서 입력 데이터로부터 DATA 및 STB 신호를 생성하고, 클라이언트에서 데이터를 복구하는데 유용한 회로를 도시한다.
도 42 는 일 실시형태를 구현하기에 유용한 드라이버 및 종단 레지스터를 도시한다.
도 43 은 호스트로부터의 서비스를 보호하기 위해 클라이언트에 의해 이용되는 단계 및 신호 레벨, 및 이러한 서비스를 제공하기 위해 호스트에 의해 이용되는 단계 및 신호 레벨을 도시한다.
도 44 는 Data0, 또 다른 데이터 라인 (DataX) 및 스트로브 라인 (Stb) 상에서의 전이들간의 상대적 간격을 도시한다.
도 45 는 패킷 전송 후에 호스트가 호스트 드라이버를 디세이블시키는 경우 이에 응답하여 발생할 수 있는 딜레이의 존재를 도시한다.
도 46 은 패킷을 전송하기 위해 호스트가 호스트 드라이버를 인에이블시키는 경우 이에 응답하여 발생할 수 있는 딜레이의 존재를 도시한다.
도 47 은 호스트 수신기 입력에서, 전송되는 데이터의 타이밍과 스트로브 펄스의 선두 에지 및 후미 에지 사이의 관계를 도시한다.
도 48 은 역방향 데이터 타이밍에 의해 발현되는 스위칭 특징 및 대응하는 클라이언트 출력 딜레이를 도시한다.
도 49 는 상태 머신을 사용하여 동기화가 구현될 수 있는 조건 및 신호 프로세싱 단계의 고레벨 다이어그램을 도시한다.
도 50 은 MDDI 를 이용하는 시스템에서 순방향 및 역방향 경로 상에서 신호 프로세싱동안 나타나는 통상의 딜레이의 양을 도시한다.
도 51 은 임계 라운드트립 딜레이 측정을 도시한다.
도 52 는 역방향 링크 데이터 레이트 변화를 도시한다.
도 53 은 순방향 링크 데이터 레이트에 대한 역방향 레이트 제수 (divisor) 값의 도식적 표현을 도시한다.
도 54a 및 54b 는 인터페이스 동작시에 착수되는 단계들을 도시한다.
도 55 는 패킷을 프로세싱하는 인터페이스 장치의 개요를 도시한다.
도 56 은 순방향 링크 패킷의 포맷을 도시한다.
도 57 은 타입 Ⅰ 링크 인터페이스에서의 전파 딜레이 및 스큐에 대한 통상의 값을 도시한다.
도 58 은 인터페이스를 통한 예시적인 신호 프로세싱에 대한 타입 Ⅰ 링크 상의 데이터, Stb 및 클록 복구 타이밍을 도시한다.
도 59 는 타입 Ⅱ, 타입 Ⅲ 또는 타입 Ⅳ 링크 인터페이스에서의 전파 딜레이 및 스큐에 대한 통상의 값을 도시한다.
도 60a, 60b 및 60c 는 2 개의 데이터 신호 및 MDDI_Stb 가 서로에 대해 이상적인 경우, 빠른 경우, 느린 경우 각각의 타이밍에 대한 상이한 가능성을 도시한다.
도 61 은 타입 Ⅰ/타입 Ⅱ 인터페이스에 사용되는 예시적인 접속기의 인터페이스 핀 할당을 도시한다.
도 62a 및 62b 는 타입 Ⅰ 및 타입 Ⅱ 인터페이스 모두에 대해 가능한 MDDI_Data 및 MDDI_Stb 파형을 각각 도시한다.
도 63 은 상태 머신을 사용하여 동기화가 구현될 수 있는 다른 조건 및 신호 프로세싱 단계의 고레벨 다이어그램을 도시한다.
도 64 는 일련의 클록 사이클과 다양한 역방향 링크 패킷 비트 및 제수 값의 타이밍간의 예시적인 상대적 타이밍을 도시한다.
도 65 는 예시적인 에러 코드 전송 프로세싱을 도시한다.
도 66 은 에러 코드 전송 프로세싱에 유용한 장치를 도시한다.
도 67a 는 코드 오버로딩을 위한 에러 코드 전송 프로세싱을 도시한다.
도 67b 는 코드 수신을 위한 에러 코드 전송 프로세싱을 도시한다.
도 68a 는 호스트 개시 웨이크업 (wake up) 에 대한 프로세싱 단계를 도시한다.
도 68b 는 클라이언트 개시 웨이크업에 대한 프로세싱 단계를 도시한다.
도 68c 는 경합있는 호스트 및 클라이언트 개시 웨이크업에 대한 프로세싱 단계를 도시한다.
1. 개요
본 발명의 일반적인 목적은, 이하 설명하는 바와 같이, "직렬" 타입의 데이터 링크 또는 채널을 사용하여 호스트 디바이스와 디스플레이 디바이스 사이에서 짧은 범위의 통신 링크를 통해 고속 또는 초고속 데이터 전송을 가능하게 하는, 비용면에서 효과적인 저전력 소비의 전송 메카니즘을 가능하게 하거나 제공하는 모바일 디스플레이 디지털 인터페이스 (Mobile Display Digital Interface) 를 제공하는 것이다. 이러한 메카니즘은, 착용가능한 마이크로 디스플레이 (고글 또는 프로젝터) 와 같은 디스플레이 소자 또는 디바이스를 휴대용 컴퓨터, 무선 통신 디바이스 또는 엔터테인먼트 디바이스에 접속시키는데 특히 유용한 소형 접속기 및 얇은 유동 케이블로 구현된다.
본 발명의 실시형태의 이점은, 여전히 매우 유동적이면서도, 복잡하지 않고, 저 비용이며, 높은 신뢰도를 가지고, 사용 환경에 적합하고, 매우 견고한 데이터 전송을 위한 기술이 제공된다는 것이다.
본 발명은, 이러한 데이터가 생성되거나 저장되는 호스트 또는 소스 디바이스로부터 클라이언트 디스플레이 또는 표시 디바이스로 고속 레이트에서, 일반적으로 오디오, 비디오, 또는 멀티미디어 애플리케이션을 위한 대량의 데이터를 통신하거나 전송하는 다양한 상황에서 사용될 수 있다. 이하 설명하는 통상의 애플리케이션은, 휴대용 컴퓨터 또는 무선 전화 또는 모뎀으로부터 소형 비디오 스크린 또는 소형 투사 렌즈 및 스크린을 포함한 고글 또는 헬멧 형태와 같은 착용가능한 마이크로 디스플레이 기기로, 또는 호스트로부터 이러한 구성요소내의 클라이언트 디바이스로 데이터를 전송한다. 즉, 프로세서로부터 내부 스크린 또는 또 다른 표시 엘리먼트로 데이터를 전송하는 것이다.
MDDI 의 특징 또는 속성은 특정한 디스플레이 기술에 대해 독립적이라는 것이다. MDDI 는, 데이터의 내부 구조, 및 구현하는 데이터 또는 커맨드의 기능적 양태에 무관하게 고속 레이트로 데이터를 전송하는 매우 유동적인 메카니즘이다. 이것은, 전송되는 데이터 패킷의 타이밍이 조절되게 하여, 특정한 디스플레이 디바이스의 특성 또는 특정 디바이스에 대한 고유의 디스플레이 기대에 적합하게 하거나, 또는 일부 A-V 시스템에 대한 오디오 및 비디오의 결합 요건을 충족시킨다. 선택된 프로토콜이 수반되는 한, 인터페이스는 부지의 디스플레이 소자 또는 클라이언트 디바이스이다. 또한, 집합적 직렬 링크 데이터 또는 데이터 레이트는, 통신 시스템 또는 호스트 디바이스 설계자가 비용, 전력 요건, 클라이언트 디바이스 복잡성 및 디스플레이 디바이스 갱신 레이트를 최적화하게 하는 크기의 정도에서 변화할 수 있다.
데이터 인터페이스는 "유선" 신호 링크 또는 소형 케이블을 통해 대량의 고속 레이트 데이터를 전송하는데 사용하기 위해 주로 제공된다. 그러나, 일부 애플리케이션은, 인터페이스 프로토콜을 위해 개발된 동일한 패킷 및 데이터 구조를 사용하도록 구성되고, 충분히 낮은 전력 소비 또는 실용적인 정도까지의 복잡성으로 소망하는 전송 레벨을 유지할 수 있다면, 광 기반 링크를 포함하는 무선 링크를 이용할 수도 있다.
2. 환경
통상의 애플리케이션은, 휴대용 또는 랩탑 컴퓨터 (100) 및 무선 전화 또는 PDA 디바이스 (102) 가 디스플레이 디바이스들 (104 및 106) 과 오디오 재생 시스템들 (108 및 112) 과 함께 각각 통신하는 것으로 도시된 도 1a 및 도 1b 로 나타낼 수 있다. 또한, 도 1a 는 더 큰 디스플레이 또는 스크린 (114) 또는 이미지 프로젝터 (116) 에의 잠재적인 접속을 도시하며, 명확화를 위해 하나의 부호로 도시되었지만 또한 무선 디바이스 (102) 에 접속될 수 있다. 무선 디바이스는, 현재 데이터를 수신할 수도 있고, 무선 디바이스의 최종 사용자에 의해 시청 및/또는 청취되기 위한 나중의 표시를 위해 메모리 소자 또는 디바이스에 특정한 양의 멀티미티어 타입의 데이터를 미리 저장할 수 있다. 통상의 무선 디바이스는 대부분의 시간을 음성 및 단순한 텍스트 통신을 위해 사용하기 때문에, 디바이스 (102) 사용자에게 정보를 전달하기 위해 소형의 디스플레이 스크린 및 단순한 오디오 시스템 (스피커) 를 가진다.
컴퓨터 (100) 는 더 큰 스크린을 가지지만, 여전히 부적절한 외부의 음향 시스템을 가지고, 고 해상도의 텔레비젼 또는 영화 스크린과 같은 또 다른 멀티미디어 표시 장치로는 부족하다. 컴퓨터 (100) 는 예시의 목적으로 사용되었으며, 또 다른 타입의 프로세서, 양방향 비디오 게임 또는 고객용 전자 디바이스가 본 발명에 사용될 수 있다. 컴퓨터 (100) 는 무선 모뎀 또는 무선 통신을 위한 빌트 인 디바이스를 이용할 수 있고 또는 원하는 경우 케이블 또는 무선 링크를 사용하는 디바이스에 접속될 수 있지만, 이에 한정되지는 않는다.
이것은 복잡하거나 "풍부한" 데이터의 표시를 유용하지 않게 하거나, 즐겁지 않은 경험으로 만든다. 따라서, 산업계는 최종 사용자에게 정보를 제공하고, 최소한의 소망하는 즐거움 또는 긍정적 경험을 제공하기 위한 또 다른 메카니즘 및 디바이스를 개발하고 있다.
전술한 바와 같이, 다양한 타입의 디스플레이 디바이스는 디바이스 (100) 의 최종 사용자에게 정보를 제공하기 위해 현재 개발되고 있다. 예를 들어, 하나 이상의 회사가, 디바이스 사용자의 눈 앞에 이미지를 투사하여 시각적 디스플레이를 제공하는 다수의 착용가능한 고글을 개발했다. 정확하게 위치된 경우, 이러한 디바이스는 사용자의 눈에 의해 인식되는, 시각적 출력을 제공하는 소자보다 더 큰 가상 이미지를 효과적으로 "투사한다". 즉, 매우 작은 투사 소자가, 사용자의 눈이 통상의 LCD 스크린 디스플레이 등으로 가능한 것보다 훨씬 더 큰 스케일로 이미지를 "볼" 수 있게 한다. 또한, 더 큰 스크린 이미지의 사용은, 더 한정된 LCD 스크린 디스플레이로 가능한 것보다 더 높은 해상도의 이미지의 사용을 가능하게 한다. 또 다른 디스플레이 디바이스는 소형 LCD 스크린 또는 다양한 평면 패널 디스플레이 소자, 투사 렌즈 및 표면 상에 이미지를 투사하기 위한 디스플레이 드라이버 등을 포함할 수 있지만, 이에 한정되지는 않는다.
또한, 차례로 신호를 다른 곳에 전송하거나 저장하는 또 다른 디바이스 또는 또 다른 사용자에게 출력을 제공하는 무선 디바이스 (102) 또는 컴퓨터 (100) 의 이용과 연결되거나 관련된 추가적인 소자가 있을 수도 있다. 예를 들어, 데이터는 나중의 사용을 위해, 예를 들어 기록가능한 CD 매체를 사용하여 또는 자기 테이프 레코더 및 유사한 디바이스와 같은 자기 매체 상에 광학 형태로 플래시 메모리에 저장될 수도 있다.
또한, 현재의 다양한 무선 디바이스 및 컴퓨터는 빌트-인 MP3 음악 디코딩 능력 및 또 다른 진보된 음향 디코더 및 시스템을 가진다. 휴대용 컴퓨터는 통상적으로 CD 및 DVD 재생 능력을 이용하고, 일부는 미리 기록된 오디오 파일을 수신하기 위한 소형의 전용 플래시 메모리 판독기를 가진다. 이러한 능력을 가지는 것의 초점은, 디코딩 및 재생 프로세스가 보조를 맞출 수 있을 경우에만, 디지털 음악 파일이 매우 증가된 장래의 풍부한 경험을 약속할 수 있다는 것이다. 디지털 비디오 파일에 대해서도 마찬가지이다.
음향 재생을 보조하기 위해, 전면 및 후면 음향 투사를 위한 서브-우퍼 또는 "서라운드 음향기" 와 같은 추가 소자를 수반할 수도 있는 외부 스피커 (114) 가 도 1a 에 도시되어 있다. 동시에, 스피커 또는 이어폰 (108) 은 도 1b 의 마이크로 디스플레이 디바이스 (106) 의 지지 프레임 또는 메카니즘에 빌트-인되는 것으로 표시되어 있다. 공지된 바와 같이, 또 다른 오디오 또는 음향 재생 소자가 전력 증폭 또는 음향 셰이핑 디바이스를 포함하여 사용될 수 있다.
전술한 바와 같이, 임의의 경우에, 하나 이상의 통신 링크 (110) 를 통해 데이터 소스로부터 최종 사용자에게 고품질 또는 고해상도 이미지 데이터 및 고품질 오디오 정보 또는 데이터 신호를 전송하려는 경우, 고속 데이터 레이트가 요구된다. 즉, 현재의 전송 메카니즘이 통상적으로 원하는 고속 데이터 레이트를 달성하지 못하기 때문에, 전술한 바와 같이 전송 링크 (110) 는 데이터 통신에서 명백하게 잠재적으로 병목되고, 한정된 시스템 성능을 나타낸다. 예를 들어 전술한 바와 같이, 픽셀당 24 내지 32 비트의 색상심도 및 30 fps 의 데이터 레이트를 가지는 1024×1024 픽셀과 같은 높은 이미지 해상도의 경우, 데이터 레이트는 755 Mbps 이상의 레이트에 근접할 수 있다. 또한, 이러한 이미지는, 양 또는 데이터 및 데이터 레이트를 추가적으로 증가시키는, 오디오 데이터 및, 양방향 게임 또는 통신을 처리하는 잠재적인 추가 신호 또는 다양한 커맨드, 제어, 또는 신호를 포함하는 멀티미디어 프리젠테이션의 일부로서 제공될 수도 있다.
또한, 데이터 링크를 확립하는데 요구되는 더 적은 케이블 또는 배선은, 디스플레이와 관련된 이동 디바이스가 사용하기에 더 용이하고, 더 큰 사용자 베이스에 의해 채택될 수 있는 것을 의미함은 명백하다. 이것은, 전체 오디오-시각 경험을 확립하는데 다수의 디바이스가 공통으로 사용되는 경우에 특히 그러하며, 디스플레이 및 오디오 출력 디바이스의 품질 레벨이 증가함에 따라 특히 그러하다.
불행하게도, 더 고속의 데이터 레이트는 데이터 전송에 사용가능한 현재의 기술을 초과한다. 요구되는 것은, 프리젠테이션 소자와 데이터 소스간에 데이터 전송 링크 또는 통신 경로에 대해 고속 레이트로 데이터를 전송하는 기술이며, 이는 일관된 저전력, 가벼운 중량, 및 가능한 한 단순하고 경제적인 케이블 구조를 허용한다. 출원인들은, 소망하는 저전력 소비 및 복잡성 정도를 유지하면서 일련의 이동식, 휴대용 또는 고정식 디바이스가 원하는 디스플레이, 마이크로 디스플레이 또는 오디오 전송 소자에 초고속 데이터 레이트로 데이터를 전달하게 하는 새로운 기술 또는 방법 및 장치를 개발하였다.
3. 고속 레이트의 디지털 데이터 인터페이스 시스템 아키텍처
새로운 디바이스 인터페이스를 생성하고 효율적으로 이용하기 위해, 저전력 신호를 사용하여 초고속 데이터 전속 레이트를 제공하는 신호 프로토콜 및 시스템 아키텍처가 공식화되고 있다. 이 프로토콜은 인터페이스에 부과된 커맨드 또는 동작 구조와 함께 미리 선택된 데이터 또는 데이터 타입의 세트를 통신하기 위한 프로토콜을 형성하도록 함께 링크된 구조, 또는 패킷 및 공통 프레임 구조에 기초한다.
A. 개요
MDDI 링크에 접속되거나 통신하는 디바이스를 호스트 및 클라이언트라 하며, 클라이언트는 통상적으로 일부 타입의 디스플레이 디바이스이다. 호스트로부터 디스플레이로의 데이터는 호스트에 의해 인에이블된 순방향 (순방향 트래픽 또는 링크라 함) 에서 이동하고, 디스플레이로부터 호스트로의 데이터는 역방향 (역방향 트래픽 또는 링크) 에서 이동한다. 이것은 도 2 에 도시된 기본 구조에 설명되어 있다. 도 2 에서, 호스트 (202) 는, 순방향 링크 (208) 및 역방향 링크 (210) 를 구성하는 것으로 도시된 양방향 통신 채널 (206) 을 사용하여 클라이언트 (204) 에 접속된다. 그러나, 이 채널은, 순방향 또는 역방향 링크 동작 사이에서 데이터 전송이 효과적으로 전환되는 도체의 공통 세트에 의해 형성된다.
다른 부분에서 설명한 바와 같이, 호스트 컴퓨터는, 본 발명을 사용하여 이득을 얻을 수 있는 다양한 타입의 디바이스 중 하나로 구성된다. 예를 들어, 호스트 (202) 는, 핸드헬드, 랩탑 또는 유사한 이동식 연산 디바이스 형태의 휴대용 컴퓨터일 수 있고, PDA, 페이징 디바이스 또는 무선 전화 또는 모뎀 중 하나일 수 있다. 또한, 호스트 (202) 는 휴대용 DVD 또는 CD 플레이어 또는 게임 플레이 디바이스와 같은 휴대용 엔터테인먼트 또는 프리젠테이션 디바이스일 수 있다. 동시에, 클라이언트 (204) 는 최종 사용자에게 정보를 제공하는데 유용한 다양한 디바이스로 구성될 수 있다. 예를 들어, 고글 또는 안경에 통합되는 마이크로 디스플레이, 모자 또는 헬멧에 장착되는 투사 디바이스, 운송수단의 창 또는 방풍 유리 등에 장착되는 소형 스크린 또는 홀로그래픽 소자 또는 고품질 음향 또는 다양한 스피커, 헤드폰 또는 음악을 제공하기 위한 음향 시스템 등이 있다. 그러나, 본 발명은 이러한 디바이스에 한정되지 않으며, 저장 및 전송 또는 재생시의 프리젠테이션 면에서 고품질 이미지 및 음향을 최종 사용자에게 제공할 목적의 다양한 또 다른 디바이스가 업계에 존재함을 당업자는 쉽게 인식할 것이다. 본 발명은, 소망하는 사용자 경험을 실현하기 위해 요구되는 고속 데이터 레이트를 수용하는 다양한 디바이스 사이에서 데이터 처리율을 증가시키는데 유용하다.
B. 인터페이스 타입
MDD 인터페이스는 통신 및 컴퓨터 산업에서 발견되는 5 개 정도의 다소 분리된 물리적 타입으로서 고려된다. 이를 단순하게 타입 Ⅰ, 타입 Ⅱ, 타입 Ⅲ, 타입 Ⅳ 및 타입 U 로서 표시한다.
타입 Ⅰ 인터페이스는, 이동식 또는 무선 전화, PDA, e-북, 전자 게임, 및 CD 플레이어 또는 MP3 플레이어와 같은 휴대용 미디어 플레이어 및 유사한 타입의 전자적 고객 기술 상의 디바이스에 적합한 6 와이어 (도체) 인터페이스로서 구성된다. 타입 U 인터페이스는, 디스플레이가 고속으로 갱신될 필요가 없으며, 빌트-인 MDDI 링크 제어기를 가지지 않는, 랩탑, 노트북 또는 데스크탑 개인용 컴퓨터 및 유사한 디바이스 또는 애플리케이션에 더 적합한 8 와이어 (도체) 인터페이스로서 구성된다. 또한, 이러한 인터페이스 타입은, 대부분의 개인용 컴퓨터 상에서 발견되는 기존의 동작 시스템 또는 소프트웨어 지원을 수용하는데 극히 유용한 추가적인 2 와이어 USB (Universal Serial Bus) 의 사용에 의해 구별될 수 있다. 또한, 타입 U 인터페이스는, 디스플레이가 단순히 컴퓨터 또는 유사한 디바이스, 예를 들어, 디지털 카메라 또는 비디오 플레이어와 같은 포트를 갖춘 고객용 전자 디바이스 상에서 표준 USB 포트에 접속하는 USB 접속기를 가지는 USB 전용 모드에서 사용될 수 있다.
타입 Ⅱ, 타입 Ⅲ 및 타입 Ⅳ 인터페이스는 고성능 디스플레이 또는 디바이스에 적합하며, 추가적으로 트위스트된 쌍 타입의 더 크고 복잡한 케이블을 사용하여 데이터 신호를 위한 적절한 보호 및 낮은 송신 손실을 제공한다.
타입 Ⅰ 인터페이스는, 디스플레이, 오디오, 제어, 및 한정된 시그널링 정보 모두를 포함할 수 있는 신호를 전달하고, 통상적으로 고해상도의 풀레이트 비디오 데이터를 요구하지 않는 디바이스에 사용된다. 이러한 타입의 인터페이스는 주로, USB 호스트가 신호의 접속 및 전송을 위한 디바이스 내에서 통상적으로 사용불능인 이동식 무선 디바이스와 같은 디바이스를 위한 것이다. 이러한 구성에서, 이동식 디바이스는 MDDI 호스트 디바이스이고, 클라이언트에 디스플레이 데이터를 일반적으로 전송하는 호스트로부터 통신 링크 (순방향 트래픽 또는 링크) 를 제어하는 "마스터" 로서 동작한다.
이러한 인터페이스에서, 호스트는, 특정 지속기간동안 특정한 커맨드 또는 패킷 타입이 버스 (링크) 를 인계받게 하고 역방향 패킷으로서 호스트에 데이터를 전송하게 하는 클라이언트에 그 커맨드 또는 패킷 타입을 전송함으로써 클라이언트로부터 호스트에 (역방향 트래픽 또는 링크) 통신 데이터의 수신을 가능하게 한다. 이것이 도 3 에 설명되어 있으며, 캡슐화 패킷 (이하 설명함) 이라는 타입의 패킷은 역방향 링크를 생성하는 전송 링크를 통해 역방향 패킷의 전송을 수용하는데 사용된다. 데이터에 대한 디스플레이를 폴링 (poll) 하기 위해 호스트에 할당되는 시간 간격은 호스트에 의해 미리 결정되고, 각각의 특정 애플리케이션의 요건에 기초한다. 이러한 타입의 하프-듀플렉스 (half-duplex) 양방향 데이터 전송은, USB 포트가 클라이언트로부터 정보 또는 데이터의 전송할 수 없는 경우에 특히 이점이 있다.
타입 U 인터페이스는, 막대한 양의 마더보드 또는 다른 하드웨어 및 동작 시스템 소프트웨어에 의해 USB 인터페이스가 널리 지원되는 랩탑 및 데스크탑 애플리케이션에 사용하는데 적합한 신호들을 전송한다. 추가적인 USB 인터페이스의 사용은 "플러그 앤드 플레이" 특성의 사용 및 용이한 애플리케이션 구성을 허용한다. 또한, USB 의 포함은, 클라이언트 디바이스를 위한 비디오 및 오디오 데이터가 트위스트된 쌍을 사용하여 저전력 및 고속으로 전송되면서, 커맨드, 상태, 오디오 데이터 등의 범용 양방향 흐름을 허용할 수 있다. 이하 설명하는 바와 같이, 전력은 다른 와이어를 사용하여 전송될 수 있다. USB 인터페이스를 사용하는 본 발명의 실시형태들은, 사용되지 않는 경우 셧다운될 수 있고 전력을 거의 소모하지 않는 USB 접속을 통한 시그널링 및 제어를 주로 구현하면서, 한 세트의 도체를 통한 고속 전송을 허용한다.
USB 인터페이스는 현대의 개인용 컴퓨터 설비에 매우 널리 사용되는 표준이며, USB 인터페이스의 세부사항 및 그 동작은 널리 공지되어 있으므로 본 명세서에서 설명하지 않는다. USB 인터페이스에 있어서, 호스트와 디스플레이간의 통신은 범용 직렬 버스 사양 (Universal Serial Bus Specification) 개정 2.0 에 적합하다. USB 가 주 시그널링 채널이며 가능하게는 음성 리턴 채널인 타입 U 인터페이스를 사용하는 애플리케이션에서는, 호스트가 MDDI 직렬 데이터 신호를 통해 클라이언트를 폴링하는 것은 옵션이다.
HDTV 타입 또는 유사한 고해상도가 가능한 고성능 디스플레이는 풀 모션 비디오를 지원하기 위해 약 1.5 Gbps 레이트의 데이터 스트림을 요구한다. 타입 Ⅱ 인터페이스는 2 비트를 병렬로 송신함으로써 고속 데이터 레이트를 지원하고, 타입 Ⅲ 는 4 비트를 병렬로 송신함으로써 고속 데이터 레이트를 지원하고, 타입 Ⅳ 인터페이스는 8 비트를 병렬로 전송한다. MDDI 에 의해 사용되는 프로토콜은, 사용될 수 있는 가능한 가장 빠른 데이터 레이트가 어떤 타입인지를 협상함으로써 각각의 타입 Ⅰ, Ⅱ, Ⅲ 또는 Ⅳ 호스트가 임의의 타입 Ⅰ, Ⅱ, Ⅲ 또는 Ⅳ 클라이언트 또는 디스플레이와 일반적으로 통신하게 한다. 최소한의 사용가능한 디바이스라 할 수 있는 것의 능력 또는 사용가능한 특성이 링크의 성능을 설정하는데 사용된다. 통상적으로, 호스트 및 클라이언트 모두가 타입 Ⅱ, 타입 Ⅲ 또는 타입 Ⅳ 인터페이스를 사용할 수 있는 시스템의 경우에도, 호스트와 클라이언트 모두는 타입 Ⅰ 인터페이스로서 동작을 시작한다. 그 후, 호스트는 목표 클라이언트 또는 디스플레이의 능력을 결정하고, 특정한 애플리케이션에 적절하도록 핸드오프 또는 타입 Ⅱ, 타입 Ⅲ 또는 타입 Ⅳ 모드에 대한 재구성 동작을 협상한다.
일반적으로, 호스트가 적절한 링크-레이어 프로토콜 (이하 더 설명함) 을 사용하고, 임의의 시간에 전력을 절약하기 위해 단계를 낮추거나 더 느린 모드로 동작을 재구성하거나, 또는 더 높은 해상도의 디스플레이 콘텐츠 등을 위해 더 고속의 전송을 지원하도록 더 고속의 모드로 단계를 높히는 것이 가능하다. 예를 들어, 디스플레이 시스템이 배터리와 같은 전원에서 AC 전원으로 전환하는 경우, 또는 디스플레이 미디어의 소스가 더 낮거나 높은 해상도의 포맷으로 전환하는 경우, 호스트는 디스플레이 모드를 변경할 수도 있고, 또는 이러한 조건 또는 다른 조건이나 이벤트가 디스플레이 또는 데이터 전송 모드의 변환을 위한 기반으로서 고려될 수도 있다.
또한, 시스템은 하나의 모드를 사용하여 일방향으로 데이터를 전달하고 또 다른 모드를 사용하여 다른 방향으로 데이터를 전달할 수 있다. 예를 들어, 타입 Ⅳ 인터페이스는 고속 레이트에서 디스플레이에 데이터를 전송하는데 사용될 수 있는 반면, 타입 Ⅰ 또는 타입 U 모드는, 키보드 또는 포인팅 디바이스와 같은 주변 디바이스로부터 호스트 디바이스로 데이터를 전송하는 경우에 사용된다.
C. 물리적 인터페이스 구조
호스트와 클라이언트 디바이스간에 통신을 확립하기 위한 디바이스 또는 링크 제어기의 일반적 배치가 도 4 및 도 5 에 도시되어 있다. 도 4 및 도 5 에서는, MDDI 링크 제어기 (402 및 502) 가 호스트 디바이스 (202) 에 인스톨되어 있고, MDDI 링크 제어기 (404 및 504) 가 클라이언트 디바이스 (204) 에 인스톨되어 있다. 전술한 바와 같이, 호스트 (202) 는 일련의 도전체를 포함하는 양방향 통신 채널 (406) 을 사용하여 클라이언트 (204) 에 접속된다. 전술한 바와 같이, 호스트 및 클라이언트 모두의 링크 제어기는, 호스트 제어기 (드라이버) 또는 클라이언트 제어기 (수신기) 로서 응답하도록 설정되거나, 조절되거나 프로그래밍될 수 있는 단일 회로 설계를 사용하여 집적 회로로서 제조될 수도 있다. 이것은 단일 회로 디바이스의 더 큰 스케일의 제조에 기인하여 더 낮은 비용을 제공한다.
또한 도 4 에서는, USB 호스트 디바이스 (408) 및 USB 클라이언트 디바이스 (410) 가 MDDI 의 타입 U 인터페이스 버전을 구현하는데 사용하도록 도시되어 있다. 이러한 기능을 구현하기 위한 회로 및 디바이스는 널리 공지되어 있으므로, 본 명세서에서 상세히 설명하지 않는다.
도 5 에서는, MDDI 링크 제어기 (502) 가 호스트 디바이스 (202') 에 인스톨되어 있고, MDDI 링크 제어기 (504) 가 클라이언트 디바이스 (204') 에 인스톨되어 있다. 전술한 바와 같이, 호스트 (202') 는 일련의 도전체를 포함하는 양방향 통신 채널 (506) 을 사용하여 클라이언트 (204') 에 접속된다. 전술한 바와 같이, 호스트 및 클라이언트 모두의 링크 제어기는 단일 회로 설계를 사용하여 제조될 수 있다.
또한, MDDI 링크 또는 물리적 도전체를 통해, 호스트와 디스플레이 디바이스와 같은 클라이언트간에 전달된 신호가 도 4 및 도 5 에 도시되어 있다. 도 4 및 도 5 에 나타난 바와 같이, MDDI 를 통해 데이터를 전송하는 주 경로 또는 메카니즘은 MDDI_Data0+/- 및 MDDI_Stb+/- 로서 표시된 데이터 신호를 사용한다. 이들 각각은, 케이블 내 와이어의 차동 쌍을 통해 전송되는 저전압 데이터 신호이다. 인터페이스를 통해 전송된 각 비트에 대해 MDDI_Data0 쌍 또는 MDDI_Stb 쌍 상에서 하나의 전이만 존재한다. 이것은 전류 기반이 아닌 전압 기반 메카니즘이어서, 정전류 소모는 거의 0 이다. 호스트는 MDDI_Stb 신호를 클라이언트 디스플레이로 유도한다.
데이터가 MDDI_Data0 쌍을 통해 순방향 및 역방향 모두에서 흐를 수 있는 동안 (즉, 양방향 전송 경로임), 호스트는 데이터 링크의 마스터 또는 제어기가 된다. MDDI_Data0 및 MDDI_Stb 신호 경로는 차동 모드로 동작되어 잡음 내성을 최대화한다. 이러한 라인 상의 신호에 대한 데이터 레이트는 호스트에 의해 전송된 클록의 레이트에 의해 결정되고, 약 1 kbps 내지 400 Mbps 까지 또는 그 이상의 범위에서 가변적이다.
타입 Ⅱ 인터페이스는 타입 Ⅰ 보다 하나의 추가 데이터 쌍 또는 도전체 또는 경로를 더 포함하고, 이를 MDDI_Data1+/- 라 한다. 타입 Ⅲ 인터페이스는 타입 Ⅱ 인터페이스보다 2 개의 추가 데이터 쌍 또는 신호 경로를 더 포함하고, 이를 MDDI_Data2+/- 및 MDDI_Data3+/- 라 한다. 타입 Ⅳ 인터페이스는 타입 Ⅲ 인터페이스보다 4 개의 데이터 쌍 또는 신호 경로를 더 포함하며, 이를 각각 MDDI_Data4+/-, MDDI_Data5+/-, MDDI_Data6+/- 및 MDDI_Data7+/- 라 한다. 전술한 인터페이스 구성 각각에서, 호스트는 MDDI_Pwr 및 MDDI_Gnd 로서 지정된 와이어쌍 또는 신호를 사용하여 클라이언트 또는 디스플레이에 전력을 전송할 수 있다.
타입 U 구성에 대해서만 사용가능한 일 타입의 전송은 일반적으로 MDDI USB 접속 또는 신호 경로이다. MDDI USB 접속은 호스트와 클라이언트 디스플레이간의 통신을 위한 보조 경로를 포함한다. 특정한 애플리케이션에서는, 호스트와 클라이언트간에 특정한 정보를 상대적으로 낮은 데이터 레이트에서 전송하는 것이 더 바람직할 수도 있다. USB 전송 링크를 사용하는 것은, USB 호스트 또는 한정된 호스트 능력을 가지는 MDDI 링크 제어기를 갖추지 않은 디바이스가 타입 U 인터페이스를 갖춘 디스플레이 또는 MDDI 호환 클라이언트와 통신할 수 있게 한다. USB 인터페이스를 통해 디스플레이로 유용하게 전송될 수 있는 정보의 예로는: 정적 비트맵, 디지털 오디오 스트림, 포인팅 디바이스 데이터, 키보드 데이터, 및 제어 및 상태 정보가 있다. 또한, USB 인터페이스를 통해 지원되는 기능성은 주 MDDI 고속 직렬 데이터 경로를 사용하여 구현될 수 있다. 위에서 규정된 데이터 (이하의 패킷 참조) 는 USB 타입 인터페이스를 통해 전송될 수도 있는 반면, 패킷 형태의 데이터를 연속하여 연쇄시키기 위한 요건은 이러한 USB 인터페이스에 적용되지 않으며, 패킷 지원 MDDI 타입 핸드오프의 사용에도 적용되지 않는다.
MDDI 링크를 통해 호스트와 클라이언트 (디스플레이) 간에 전달되는 신호의 요약이 인터페이스 타입에 따라, 이하 표 1 에 설명되어 있다.
Figure 112011040607250-pat00001
전술한 구조 및 동작을 구현하는데 일반적으로 사용되는 케이블은 대략 1.5 미터 단위의 길이이고, 각각 교대로 멀티-스트랜드된 30 AWG 와이어인 3 개의 트위스트된 쌍의 도전체를 포함한다. 호일 쉴드 커버가 랩 (wrap) 되거나, 추가 드레인 와이어로서 전술한 3 개의 트위스트된 쌍 위에 형성된다. 트위스트된 쌍 및 쉴드 드레인 도전체는, 디스플레이 (클라이언트) 에 대한 쉴드에 접속되는 쉴드를 가진 디스플레이 접속기에서 종료되고, 널리 공지된 바와 같이, 전체 케이블을 피복하는 절연층이 존재한다. 와이어는: MDDI_Gnd 와 MDDI_Pwr; MDDI_Stb+ 와 MDDI_Stb-; MDDI_Data0+ 와 MDDI_Data0-; MDDI_Data1+ 와 MDDI_Data1-; 등으로 페어링된다. 공칭 케이블 직경은 3.0 mm 단위이며, 85 옴±10% 의 공칭 임피던스 및 1000 피트당 110 옴의 공칭 DC 저항을 가진다. 신호 전파 속도는 대략 0.66c 이며, 케이블을 통한 최대 딜레이는 약 8.0 nsec 미만이다.
D. 데이터 타입 및 레이트
사용자 경험 및 애플리케이션의 전체 범위를 위한 유용한 인터페이스를 달성하기 위해, 모바일 디지털 데이터 인터페이스 (MDDI) 는, 다양한 디스플레이 및 디스플레이 정보, 오디오 트랜듀서, 키보드, 포인팅 디바이스, 및 제어 정보와 함께 이동식 디스플레이 디바이스에 접속되어 통합되거나 동작할 수도 있는 다양한 다른 입력 디바이스 및 이들의 조합에 대한 지원을 제공한다. MDD 인터페이스는 최소한의 케이블 또는 도전체를 사용하여 순방향 또는 역방향 링크에서 호스트와 클라이언트간에 횡단되는 다양한 잠재적 타입의 데이터 스트림을 수용할 수 있도록 설계된다. 등시성 스트림 및 비동기식 스트림 (갱신) 모두가 지원된다. 집합적 데이터 레이트가 소망하는 최대 MDDI 링크 레이트 이하인 한, 다양한 조합의 데이터 타입이 가능하다. 이것은 이하의 표 2 및 표 3 에 리스트된 아이템들을 포함하지만, 이들에 한정되는 것은 아니다.
호스트로부터 클라이언트로의 전송
등시성 비디오 데이터 720x480, 12비트, 30f/s ~124.5 Mbps
등시성 스테레오 오디오 데이터 44.1 kHz, 16 비트, 스테레오 ~ 1.4 Mbps
비동기식 그래픽 데이터 800x600, 12 비트, 10f/s, 스테레오 ~115.2 Mbps
비동기식 제어 최소 <<1.0 Mbps
클라이언트로부터 호스트로의 전송
등시성 음성 데이터 8 kHz, 8비트 << 1.0 Mbps
등시성 비디오 데이터 640x480, 12비트, 24f/s ~88.5 Mbps
비동기식 상태, 사용자 입력 등 최소 << 1.0 Mbps
인터페이스는 고정되지 않고 연장가능하여, 장래의 시스템 유동성을 위해 사용자 정의 데이터를 포함하는 다양한 정보 "타입" 의 전송을 지원할 수 있다. 수용되는 데이터의 특정한 예로는: 풀 또는 부분 스크린 비트맵 필드 또는 압축 비디오 형태의 풀 모션 비디오; 전력을 보존하고 구현 비용을 감소시키기 위한 저속 레이트의 정적 비트맵; 다양한 해상도 또는 레이트의 PCM 또는 압축 오디오 데이터; 포인팅 디바이스 위치 및 선택, 및 아직 규정되지 않은 능력을 위한 사용자 정의 데이터가 있다. 또한, 이러한 데이터는 디바이스 능력을 검출하거나 동작 파라미터를 설정하기 위한 제어 정보 또는 상태 정보와 함께 전송될 수도 있다.
본 발명은, 영화 감상 (비디오 디스플레이 및 오디오), 한정된 개인용 뷰잉 (때로는 비디오 및 오디오와 결합되는 그래픽 디스플레이) 을 갖는 개인용 컴퓨터 사용, PC 또는 개인용 디바이스 (모션 그래픽 디스플레이 또는 합성 비디오 및 오디오) 에서 비디오 게임 플레이, 인터넷 "서핑", 비디오폰 (양방향 저속 레이트 비디오 및 오디오) 형태의 디바이스 사용, 스틸 디지털 사진용 카메라, 또는 디지털 비디오 이미지를 캡처하기 위한 캠코더 및 셀폰, 스마트폰 또는 PDA 와 함께 사용되는 생산성 강화 또는 엔터테인먼트 등을 포함하는 데이터 전송 분야를 진보시키지만, 이에 한정되지는 않는다.
이하 설명하는 모바일 데이터 인터페이스는, 일반적으로 와이어-라인 또는 케이블 타입 링크로 구성되는 통신 또는 전송 링크를 통해 대량의 A-V 타입 데이터를 제공하는 면에서 제공된다. 그러나, 소망하는 레벨의 데이터 전송을 유지할 수 있다면, 신호 구조, 프로토콜, 타이밍 또는 전송 메카니즘이 광학 또는 무선 미디어 형태의 링크를 제공하도록 조절될 수도 있음은 자명하다.
MDD 인터페이스 신호는 기본 신호 프로토콜 또는 구조에 대해 공통 프레임 (CF) 으로 알려진 개념을 사용한다. 공통 프레임을 사용하는 개념은 동시적인 등시성 데이터 스트림에 대해 동기화 펄스를 제공하기 위함이다. 디스플레이 디바이스는 시간 기준으로서 이러한 공통 프레임 레이트를 사용할 수 있다. 저속 CF 레이트는 서브 프레임 헤더를 전송하기 위한 오버헤드를 감소시킴으로써 채널 효율을 증가시킨다. 한편, 고속 CF 레이트는 대기시간을 감소시키고, 오디오 샘플을 위한 더 작은 탄력적 데이터 버퍼를 허용한다. 본 발명의 인터페이스의 CF 레이트는 동적으로 프로그래밍될 수 있고, 특정 애플리케이션에서 사용되는 등시성 스트림에 적절한 다양한 값들 중 하나로 설정될 수도 있다. 즉, CF 값은 소망하는 소정의 디스플레이 디바이스 및 호스트 구성에 가장 적합하도록 선택된다.
헤드 장착 마이크로 디스플레이와 같은 애플리케이션에 사용되는 등시성 데이터 스트림에 대해, 조절가능하고 프로그래밍가능한 공통 프레임마다 일반적으로 요구되는 바이트의 수가 표 4 에 나타나 있다.
Figure 112011040607250-pat00002
공통 프레임당 바이트의 부분적 카운트는 단순한 프로그래머블 M/N 카운터 구조를 사용하여 용이하게 얻어진다. 예를 들어, CF 당 26-2/3 바이트의 카운트는 26 바이트의 1 프레임이 각각 후속하는 27 바이트의 2 프레임을 전송함으로써 구현된다. 더 작은 CF 레이트가 CF 당 바이트의 정수를 생성하도록 선택될 수도 있다. 그러나, 일반적으로, 하드웨어에 단순한 M/N 카운터를 구현하는 것은, 더 큰 오디오 샘플 FIFO 버퍼보다, 본 발명의 일부 또는 전부를 구현하는데 사용되는 전자 모듈 또는 집적 회로 칩 내에 더 적은 영역을 요구할 것이다.
상이한 데이터 전송 레이트 및 데이터 타입의 영향을 설명하는 예시적인 애플리케이션은 가라오케 시스템이다. 가라오케에 있어서, 시스템 사용자는 음악 비디오 프로그램에 따라 노래한다. 노래의 가사가 스크린 하단에 디스플레이되어, 사용자는 노래할 단어를 인식하고, 노래할 타이밍을 대략 인식한다. 이러한 애플리케이션은, 느린 그래픽 갱신을 갖는 비디오 디스플레이 및 사용자의 음성과 스테레오 오디오 스트림의 혼합을 요구한다.
300 Hz 의 공통 프레임 레이트를 가정하면, 각 CF 는: 디스플레이 디바이스로의 순방향 링크를 통한 92,160 바이트의 비디오 콘텐츠 및 588 바이트의 오디오 콘텐츠 (스테레오에서 147 개의 16 비트 샘플에 기초), 및 평균 29.67 (26-2/3) 바이트의 음성이 마이크로폰으로부터 이동식 가라오케 머신으로 다시 전송된다. 호스트와 디스플레이 사이에 비동기식 패킷이 전송된다. 이것은 최대 768 바이트의 그래픽 데이터 (1/4 스크린 높이), 및 미세한 제어 및 상태 커맨드를 위한 약 200 바이트 미만의 (여러 개의) 바이트를 포함한다.
표 5 는, 데이터가 가라오케 예의 공통 프레임 내에 할당되는 방법을 나타낸다. 사용되는 총 레이트는 약 225 Mbps 로 선택된다. 226 Mbps 의 다소 높은 레이트는, 예비적인 제어 및 상태 메시지의 사용을 허용하기 위해, 서브 프레임당 또 다른 약 400 바이트의 데이터가 전송되게 한다.
엘리먼트 레이트
 바이트/CF
640x480 픽셀 및 30fps 의 뮤직 비디오 92160
640x120 픽셀 및 1 fps 의 가사 텍스트 768
44,100 sps, 스테레오, 16 비트의 CD 오디오 588
8,000 sps, 모노, 8 비트의 음성 26.67
서브 프레임 헤더 19
역방향 링크 오버헤드 26.67 + 2*9 + 20
총 바이트/CF 93626.33
총 레이트 ( Mbps ) 224.7032
3. 고속 레이트 디지털 데이터 인터페이스 시스템 아키텍처
E. 링크 레이어
MDD 인터페이스 고속 직렬 데이터 신호를 사용하여 전송되는 데이터는 서로 링크된 시간 멀티플렉싱된 패킷의 스트림으로 구성된다. 송신 디바이스가 전송할 데이터를 가지지 않은 경우에도, 일반적으로 MDDI 링크 제어기는 필러 패킷을 자동으로 송신하여, 패킷의 스트림을 유지한다. 단순한 패킷 구조의 사용은 비디오 및 오디오 신호 또는 데이터 스트림에 대한 신뢰할만한 등시성 타이밍을 보장한다.
패킷의 그룹들이 서브 프레임이라는 신호 엘리먼트 또는 구조 내에 포함되고, 서브 프레임의 그룹들이 미디어 프레임이라는 신호 엘리먼트 또는 구조 내에 포함된다. 서브 프레임은 각각의 크기 및 데이터 전송 용도에 따라 하나 이상의 패킷을 포함하고, 미디어 프레임은 하나 이상의 서브 프레임을 포함한다. 본 발명에 이용되는 프로토콜에 의해 제공되는 최대 서브 프레임은 232-1, 즉 4,294,967,295 바이트 정도이며, 최대 미디어 프레임 크기는 216-1, 즉 65,525 서브 프레임 정도가 된다.
특수한 헤더 패킷은 이하 설명하는 바와 같이 각 서브 프레임의 시작시에 나타나는 고유의 식별자를 포함한다. 또한, 그 식별자는, 호스트와 클라이언트간의 통신이 초기화되는 경우 클라이언트 디바이스에서 프레임 타이밍을 획득하기 위해 사용된다. 이하, 링크 타이밍 획득을 더 상세히 설명한다.
통상적으로, 디스플레이 스크린은 풀 모션 비디오가 디스플레이되고 있는 경우, 미디어 프레임당 한번 갱신된다. 디스플레이 프레임 레이트는 미디어 프레임 레이트와 동일하다. 링크 프로토콜은 소망하는 애플리케이션에 따라, 정적 이미지에 의해 둘러싸인 풀 모션 비디오 콘텐츠의 단지 작은 영역 또는 전체 디스플레이 상의 풀 모션 비디오를 지원한다. 웹 페이지 또는 이메일을 보는 것과 같은 일부 저전력 이동식 애플리케이션에서, 디스플레이 스크린은 가끔씩만 갱신되도록 요구될 수도 있다. 이러한 상황에서는, 단일 서브 프레임을 송신하여, 전력 소모를 최소화하기 위해 링크를 셧다운하거나 비활성화시키는 것이 바람직하다. 또한, 인터페이스는 스테레오 비전과 같은 효과를 지원하고, 그래픽 프리미티브를 조작한다.
서브 프레임은 주기적인 기반 상에서 높은 우선순위의 패킷 송신을 가능하게 하기 위해 존재한다. 이것은, 등시성 스트림이 최소량의 데이터 버퍼링으로 공존하게 한다. 이것은, 다수의 데이터 스트림 (비디오, 음성, 제어, 상태, 포인팅 디바이스 데이터 등의 고속 통신) 이 필수적으로 공통 채널을 공유하게 하는 디스플레이 프로세스를 제공하는 본 발명의 하나의 이점이다. 이것은 상대적으로 적은 신호를 사용하여 정보를 전송한다. 또한, 수평적 동기화 펄스 및 CRT 모니터에서의 블랭킹 간격과 같은 디스플레이 기술 특정 동작이 존재하게 한다.
F. 링크 제어기
도 4 및 도 5 에 도시된 MDDI 링크 제어기는, MDDI 데이터 및 스트로브 신호를 수신하는데 사용되는 차동 라인 수신기를 제외하고는 완전한 디지털 구현으로 제조되거나 통합된다. 그러나, 차동 라인 드라이버 및 수신기조차도 링크 제어기와 동일한 디지털 집적 회로에 구현될 수 있다. 링크 제어기를 위한 하드웨어를 구현하는데 어떠한 아날로그 기능 또는 PLL (phase lock loop) 도 요구되지 않는다. 호스트 링크 제어기와 클라이언트 링크 제어기는, 링크 동기화를 위한 상태 머신을 포함하는 디스플레이 인터페이스를 제외하고는 매우 유사한 기능을 포함한다. 따라서, 본 발명은, 호스트 또는 클라이언트로서 구성될 수 있는 단일한 제어기 설계 또는 회로를 생성할 수 있는 이점을 제공하며, 이는 전체적으로 링크 제어기의 제조 비용을 감소시킬 수 있다.
4. 인터페이스 링크 프로토콜
A. 프레임 구조
패킷 전송을 위한 순방향 링크 통신을 구현하는데 사용되는 신호 프로토콜 또는 프레임 구조가 도 6 에 도시되어 있다. 도 6 에 도시된 바와 같이, 정보 또는 디지털 데이터가 패킷으로 알려진 엘리먼트에 그룹화된다. 다수의 패킷이 교대로 함께 그룹화 되어, "서브 프레임" 을 함께 형성하고, 다수의 서브 프레임은 교대로 그룹화되어 "미디어" 프레임을 함께 형성한다. 프레임의 형성 및 서브 프레임의 전송을 제어하기 위해, 각 서브 프레임은 서브 프레임 헤더 패킷 (SHP) 이라고 하는 특별히 미리 정의된 패킷으로 시작한다.
호스트 디바이스는 소정의 전송에 사용될 데이터 레이트를 선택한다. 이 레이트는 호스트의 최대 전송 능력 또는 호스트에 의해 소스로부터 검색되는 데이터, 및 디스플레이의 최대 능력 또는 데이터가 전송되고 있는 또 다른 디바이스 모두에 기초하여, 호스트 디바이스에 의해 동적으로 변경될 수 있다.
MDDI 또는 본 발명의 신호 프로토콜과 동작할 수 있는, 또는 동작하도록 설계되는 수신 클라이언트 디바이스는 호스트에 의해 조회되어, 최대 또는 사용할 수 있는 현재의 최대 데이터 전송 레이트를 결정할 수 있고, 또는 지원되는 사용가능한 데이터 타입 및 특성뿐 아니라 디폴트 슬로우 최소 레이트가 사용될 수도 있다. 이 정보는 이하 더 상세히 설명하는 디스플레이 능력 패킷 (DCP) 을 사용하여 전송될 수 있다. 클라이언트 디스플레이 디바이스는 미리 선택된 최소 데이터 레이트에서 또는 최소 데이터 레이트 범위에서 인터페이스를 사용하여 데이터를 전송하거나 또 다른 디바이스와 통신할 수 있고, 호스트는 이 범위 내의 데이터 레이트를 사용하여 조회를 수행하여, 클라이언트 디바이스의 전체 능력을 결정할 것이다.
비트맵의 특성 및 디스플레이의 비디오 프레임 레이트 능력을 규정하는 또 다른 상태 정보가 상태 패킷에서 호스트로 전송될 수 있어서, 호스트는 인터페이스를 실제만큼, 또는 소망하는 시스템 제약 내로 효율적으로 또는 최적으로 구성할 수 있다.
제공된 서브 프레임 내에 전송할 데이터 패킷이 (더 이상) 없는 경우, 또는 순방향 링크에 대해 선택된 데이터 송신 레이트와 보조를 맞출 정도로 충분한 레이트로 호스트가 전송할 수 없는 경우, 호스트는 필러 패킷을 전송한다. 각 서브 프레임은 서브 프레임 헤더 패킷으로 시작하기 때문에, 이전 서브 프레임의 말단은 이전 서브 프레임을 정확하게 채우는 패킷 (대체로 필러 패킷) 을 포함한다. 본질적으로 데이터 보유 패킷을 위한 공간이 부족한 경우, 필러 패킷은 서브 프레임 내에서, 또는 다음의 이전 서브 프레임의 말단 및 서브 프레임 헤더 패킷의 이전에서 최후 패킷일 것이다. 서브 프레임 내에서 송신될 각각의 패킷에 대해 서브 프레임 내에 잔류하는 충분한 공간이 존재하는 것을 보장하는 것은 호스트 디바이스 내의 제어 동작의 작업이다. 동시에, 호스트 디바이스가 데이터 패킷의 전송을 초기화하면, 호스트는 데이터 언더런 조건을 발생시키지 않으면서 프레임 내에서 그 크기의 패킷을 성공적으로 완료할 수 있어야 한다.
일 양태의 실시형태에서는, 서브 프레임 송신이 2 개의 모드를 가진다. 제 1 모드는 라이브 비디오 및 오디오 스트림을 송신하는데 사용되는 주기적 서브 프레임 모드이다. 이 모드에서는, 서브 프레임 길이가 0 이 아닌 것으로서 규정된다. 제 2 모드는, 새로운 정보가 사용가능한 경우에만 디스플레이 디바이스에 비트맵 데이터를 제공하는데 프레임이 사용되는 비동기식 또는 비주기적인 모드이다. 이 모드는 서브 프레임 헤더 패킷에서 서브 프레임 길이를 0 으로 설정함으로써 규정된다. 주기적 모드를 사용하는 경우, 서브 프레임 패킷 수신은, 디스플레이가 순방향 링크 프레임 구조에 동기화되었을 때 시작할 수도 있다. 이것은 도 49 또는 도 63 에 대해 이하 설명하는 상태 다이어그램에 따라 규정되는 "인 동기화 (in sync)" 에 대응한다. 비동기식 비주기적 서브 프레임 모드에서는, 제 1 서브 프레임 헤더 패킷이 수신된 후에 수신이 시작한다.
B. 전반적 패킷 구조
이하, 본 발명에 의해 구현되는 시그널링 프로토콜을 공식화하는데 사용되는 패킷의 포맷 또는 구조가 제공되며, 인터페이스는 확장가능하고 소망에 따라 추가적인 패킷구조가 추가될 수 있다. 패킷은 인터페이스에서 그들의 기능, 즉 전송하는 커맨드 또는 데이터의 면에서, 상이한 "패킷 타입" 으로 표시되거나 분할된다. 따라서, 각 패킷 타입은, 전송되는 패킷 및 데이터를 조작하는데 사용되는 소정의 패킷에 대해 미리 규정된 패킷 구조를 나타낸다. 명백하게, 패킷은 미리 선택된 길이를 가지거나, 각각의 기능에 따라 가변적인 또는 동적으로 변화할 수 있는 길이를 가질 수도 있다. 또한, 프로토콜이 표준으로 수용되는 동안 변화될 때 발생할 수 있는 바와 같이, 패킷은 동일한 기능이 실현됨에도 불구하고 상이한 명칭을 보유할 수 있다. 다양한 패킷에서 사용되는 바이트 또는 바이트값은 멀티 비트 (8 또는 16 비트) 의 부호화되지 않은 정수로서 구성된다. "타입" 지정과 함께 이용되는 패킷의 요약이 타입 순서로 리스트되어 표 6 에 나타나 있다. 또한, 패킷의 전송이 유효한 것으로 고려되는 방향이, 타입 U 인터페이스에 사용되는지 여부와 함께 표시되어 있다.
패킷 명칭
패킷
타입 		방향의 유효성
순방향 역방향 타입 U
서브 프레임 헤더 패킷 255 x x
필러 패킷 0 x x
비디오 스트림 패킷 1 x x x
오디오 스트림 패킷 2 x x x
예약된 스트림 패킷 3 내지 55
사용자 정의 스트림 패킷 56 내지 63 x x x
컬러 맵 패킷 64 x x x
역방향 링크 캡슐화 패킷 65 x
디스플레이 능력 패킷 66 x x
키보드 데이터 패킷 67 x x x
패킷 명칭
패킷
타입 		방향의 유효성
순방향 역방향 타입 U
포인팅 디바이스 데이터 패킷 68 x x x
링크 셧다운 패킷 69 x
디스플레이 요청 및 상태 패킷 70 x x
비트 블록 전송 패킷 71 x x
비트맵 영역 충전 패킷 72 x x
비트맵 패턴 충전 패킷 73 x x
통신 링크 데이터 채널 패킷 74 x x x
인터페이스 타입 핸드오프 요청 패킷 75 x
인터페이스 타입 긍정응답 패킷 76 x
수행 타입 핸드오프 패킷 77 x
순방향 오디오 채널 인에이블 패킷 78 x x
역방향 오디오 샘플 레이트 패킷 79 x x
디지털 콘텐츠 보호 오버헤드 패킷 80 x x x
투명한 컬러 인에이블 패킷 81 x x
라운드트립 딜레이 측정 패킷 82 x
순방향 링크 스큐 교정 패킷 83 x
패킷은 도 7 에 도시된, 패킷 길이 필드, 패킷 타입 필드, 데이터 바이트 필드(들) 및 CRC 필드로 구성된 전체 세트의 최소 필드 또는 공통된 기본 구조를 가진다. 도 7 에 도시된 바와 같이, 패킷 길이 필드는, 패킷에서 비트의 총 수 또는 패킷 길이 필드와 CRC 필드간의 길이를 특정하는 멀티 비트 또는 바이트 값의 형태로 정보를 포함한다. 일 실시형태에서, 패킷 길이 필드는, 패킷 길이를 특정하는 16 비트 또는 2 바이트 크기의 부호화되지 않는 정수를 포함한다. 패킷 타입 필드는, 패킷에 포함된 정보의 타입을 지정하는 또 다른 멀티 비트 필드이다. 예시적인 실시형태에서, 이것은 8 비트의 부호화되지 않은 정수의 형태에서 8 비트 또는 1 바이트 크기의 값이고, 디스플레이 능력, 핸드오프, 비디오 또는 오디오 스트림, 상태 등과 같은 데이터 타입을 특정한다.
제 3 필드는, 패킷의 일부로서 호스트와 클라이언트간에 전송되는 비트 또는 데이터를 포함하는 데이터 바이트 필드이다. 데이터의 포맷은 전송되고 있는 데이터의 특정한 타입에 따라 각 패킷 타입에 대해 특정적으로 규정되고, 각각 고유의 포맷 요건으로 일련의 추가 필드로 분리될 수도 있다. 즉, 각 패킷 타입은 이러한 부분 또는 필드에 대해 규정된 포맷을 가질 것이다. 최후의 필드는, 데이터 바이트, 패킷 타입 및 패킷 길이 필드에 대해 계산된 16 비트의 순환 중복 검사의 결과를 포함하는 CRC 필드이며, 패킷 내의 정보의 무결성을 확인하는데 사용된다. 즉, CRC 필드 자체를 제외하고 전체 패킷에 대해 계산된다. 일반적으로 클라이언트는 검출된 CRC 에러의 전체 카운트를 유지하고, 이 카운트를 디스플레이 요청 및 상태 패킷 (이하 상세히 설명함) 에서 호스트에 보고한다.
패킷의 전송동안, 필드들은 우선 최하위 비트 (LSB) 와 함께 송신 시작되고, 최후에 송신되는 최상위 비트 (MSB) 와 함께 종료된다. 길이가 1 바이트보다 큰 파라미터는, 우선 최하위 바이트를 사용하여 송신되며, 이것은 LSB 가 우선 송신되는 더 짧은 파라미터에 사용되는 것과 길이가 8 비트보다 큰 파라미터에 동일한 비트 송신 패턴이 사용되도록 한다. MDDI_Data0 신호 경로 상의 데이터는, 타입 Ⅰ, 타입 Ⅱ, 타입 Ⅲ 또는 타입 Ⅳ 중 임의의 모드로 인터페이스 상으로 송신되는 바이트의 '0' 비트로 정렬된다.
디스플레이를 위한 데이터를 조작할 경우, 픽셀의 배열을 위한 데이터는, 전자 분야에서 통상적으로 수행되는 바와 같이, 우선 행으로 송신되고 그 후 열로 송신된다. 즉, 비트맵에서 동일한 행에 나타나는 모든 픽셀은 가장 좌측의 픽셀이 우선 송신되고 가장 우측의 픽셀이 최후에 송신되는 순서로 송신된다. 행의 가장 우측 픽셀이 송신된 후, 시퀀스의 다음 픽셀은 다음 행의 가장 좌측 픽셀이 된다. 필요에 따라 다른 구성이 수용될 수 있지만, 픽셀의 행들은 일반적으로 대부분의 디스플레이에서 상위로부터 바닥의 순서로 송신된다. 또한, 비트맵 조작시에, 본 명세서에 수반되는 통상의 접근방식은, 비트맵의 상위 좌측 코너를 위치 또는 오프셋 "0,0" 으로 나타냄으로써 기준 포인트를 규정하는 것이다. 비트맵에서의 위치를 규정하거나 결정하는데 사용되는 X 및 Y 좌표는 각각 비트맵의 우측 및 바닥으로 접근함에 따라 값이 증가한다. 최초의 행 및 최초의 열은 0 의 인덱스값으로 시작한다.
C. 패킷 규정
1. 서브 프레임 헤더 패킷
서브 프레임 헤더 패킷은 모든 서브 프레임의 최초 패킷이고, 도 8 에 도시된 바와 같은 기본 구조를 가진다. 도 8 에서 볼 수 있듯, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 고유 워드, 서브 프레임 길이, 프로토콜 버전, 서브 프레임 카운트 및 미디어 프레임 카운트 필드를 일반적으로 이 순서로 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로 타입 255 (16진수 0xff) 패킷으로서 식별되고, 미리 선택된 17 바이트의 고정된 길이를 사용한다.
패킷 타입 필드가 1 바이트 값을 사용하며, 고유 워드 필드는 3 바이트 값을 사용한다. 이 2 필드를 함께 결합한 4 바이트가, 우수한 자기상관을 가지는 32 비트의 고유 워드를 형성한다. 예시적인 실시형태에서, 실제 고유 워드는, 하위 8 비트가 우선 패킷 타입으로 전송되고 최상위 24 비트가 후에 송신되는 0x005a3bff 이다.
서브 프레임 길이 필드는 서브 프레임당 바이트의 수를 특정하는 4 바이트의 정보를 포함한다. 이 필드의 길이는 0 과 동일하게 설정되어, 링크가 휴지 상태로 셧다운되기 전에 하나의 서브 프레임만이 호스트에 의해 송신될 것임을 나타낼 수도 있다. 이 필드의 값은, 하나의 서브 프레임이 다음의 서브 프레임으로 전이하는 경우, 동적으로 "온더플라이로 (on-the-fly)" 변화할 수 있다. 이러한 능력은 등시성 데이터 스트림을 수용하기 위한 동기화 펄스에서 작은 타이밍 조절을 하기 위해 유용하다. 서브 프레임 헤더 패킷의 CRC 가 유효하지 않으면, 링크 제어기는 이전에 우수하게 인식된 서브 프레임 헤더 패킷의 서브 프레임 길이를 사용하여, 현재의 서브 프레임 길이를 추정해야 한다.
프로토콜 버전 필드는, 호스트에 의해 사용되는 프로토콜 버전을 특정하는 2 바이트를 포함한다. 프로토콜 버전 필드는 '0' 으로 설정되어, 사용되고 있는 프로토콜의 최초 또는 현재의 버전을 특정한다. 이 값은 새로운 버전이 생성됨에 따라 시간에 따라 변화할 것이다. 서브 프레임 카운트 필드는, 미디어 프레임의 시작 이후에 송신된 서브 프레임의 수를 타나내는 시퀀스 수를 특정하는 2 바이트를 포함한다. 미디어 프레임의 최초 서브 프레임은 0 의 서브 프레임 카운트를 가진다. 미디어 프레임의 최후 서브 프레임은 n-1 의 값을 가지며, 여기서 n 은 미디어 프레임당 서브 프레임의 수이다. 서브 프레임 길이가 0 과 동일하게 설정되면 (비주기 서브 프레임을 나타냄), 서브 프레임 카운트 또한 0 과 동일하게 설정되어야 한다.
미디어 프레임 카운트 필드는, 송신되고 있는 현재의 미디어 아이템 또는 데이터의 시작 이후에 송신된 미디어 프레임의 수를 나타내는 시퀀스 수를 특정하는 3 바이트를 포함한다. 미디어 아이템의 최초 미디어 프레임은 0 의 미디어 프레임 카운트를 가진다. 미디어 프레임 카운트는 각 미디어 프레임의 최초 서브 프레임 직전에 증가하고, 최대 미디어 프레임 카운트 (예를 들어, 미디어 프레임 수 224-1 = 16,777,215) 가 사용된 후 0 으로 복귀한다. 미디어 프레임 카운트 값은 일반적으로 호스트에 의해 임의의 시간에 재설정되어 최종 애플리케이션의 요구에 적합하게 될 수도 있다.
2. 필러 패킷
필러 패킷은, 순방향 또는 역방향 링크에서 전송될 수 있는 또 다른 정보가 없는 경우, 클라이언트 디바이스로 또는 클라이언트 디바이스로부터 전송되는 패킷이다. 요구시에 또 다른 패킷을 전송하는데 최대의 유동성을 허용하기 위해 필러 패킷은 최소의 길이를 가지는 것이 바람직하다. 서브 프레임 또는 역방향 링크 캡슐화 패킷 (이하 참조) 의 종료시에, 링크 제어기는 필러 패킷의 크기를 설정하여, 패킷 무결성을 유지하기 위해 잔여 공간을 충전한다.
필러 패킷의 포맷 및 콘텐츠가 도 9 에 도시되어 있다. 도 9 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 필러 바이트 및 CRC 필드를 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로 1 바이트 타입 필드로 표시되는 타입 0 으로서 식별된다. 필러 바이트 필드의 비트 또는 바이트는 가변적 수의 올 0 인 비트 값으로 구성되어, 필러 패킷을 소망하는 길이가 되게 한다. 최소의 필러 패킷은 이 필드에 바이트를 포함하지 않는다. 즉, 패킷은 패킷 길이, 패킷 타입 및 CRC 만으로 구성되고, 미리 선택된 3 바이트의 고정된 길이를 사용한다.
3. 비디오 스트림 패킷
비디오 스트림 패킷은 비디오 데이터를 반송하여 통상적으로 디스플레이 디바이스의 사각형 영역을 갱신한다. 이 영역의 크기는 단일 픽셀만큼 작거나 또는 전체 디스플레이만큼 클 수도 있다. 스트림을 디스플레이하도록 요구되는 모든 콘텍스트가 비디오 스트림 패킷에 포함되기 때문에, 시스템 자원에 의해 한정되는 거의 무한한 수의, 동시에 디스플레이되는 스트림이 존재할 수도 있다. 비디오 스트림 패킷 (비디오 데이터 포맷 디스크립터) 의 포맷이 도 10 에 도시되어 있다. 도 10 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이 (2 바이트), 패킷 타입, 비디오 데이터 디스크립터, 디스플레이 속성, X 좌측 에지, Y 상위 에지, X 우측 에지, Y 바닥 에지, X 및 Y 시작, 픽셀 카운트, 파라미터 CRC, 픽셀 데이터 및 CRC 필드를 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로, 1 바이트 타입 필드로 표시되는 타입 1 로서 식별된다.
전술한 공통 프레임 개념은 오디오 버퍼 크기를 최소화하고 대기시간을 감소시키는 효과적인 방식이다. 그러나, 비디오 데이터에 관하여는 다수의 비디오 스트림 패킷을 가로지르는 하나의 비디오 프레임의 픽셀을 하나의 미디어 프레임내로 확장시킬 필요가 있을 수도 있다. 또한, 단일 비디오 스트림 패킷내의 픽셀은 디스플레이 상의 완전한 사각형 윈도우에 정확하게 대응하지 않을 수도 있다. 초당 30 프레임의 비디오 프레임 레이트를 예로 들면, 미디어 프레임당 10 서브 프레임이 되는 초당 300 서브 프레임이 존재한다. 각 프레임에 480 행의 픽셀이 존재하면, 각 서브 프레임 내의 각 비디오 스트림 패킷은 48 행의 픽셀을 포함할 것이다. 또 다른 경우에, 비디오 스트림 패킷은 정수개 행의 픽셀을 포함하지 않을 수도 있다. 이것은, 미디어 프레임당 서브 프레임의 수가 비디오 프레임당 행의 수 (비디오 라인으로도 공지됨) 로 균등하게 분할되지 않는 또 다른 비디오 프레임 크기에 대하여 사실이다. 일반적으로 각 비디오 스트림 패킷은, 정수개 행의 픽셀을 포함하지 않는 경우에도 정수개의 픽셀을 포함해야 한다. 이것은, 픽셀이 각각 1 바이트보다 큰 경우, 또는 도 12 에 도시된 바와 같이 패킹된 포맷인 경우에 중요하다.
전술한 바와 같이, 예시적인 비디오 데이터 디스크립터 필드의 동작을 실현하는데 이용되는 포맷 및 콘텐츠가 도 11a 내지 도 11d 에 도시되어 있다. 도 11a 내지 도 11d 에서, 비디오 데이터 포맷 디스크립터 필드는, 제공된 패킷의 제공된 스트림 내의 픽셀 데이터에서 각 픽셀의 포맷을 특정하는 16 비트의 부호화되지 않은 정수 형태인 2 바이트를 포함한다. 상이한 비디오 스트림 패킷은 상이한 픽셀 데이터 포맷, 즉, 비디오 데이터 포맷 디스크립터 내의 상이한 값을 사용할 수도 있고, 유사하게 스트림 (디스플레이의 영역) 은 그 데이터 포맷을 온더플라이로 변경할 수도 있다. 비디오 데이터 포맷 디스크립터는 제공된 패킷에 대한 픽셀 포맷을 정의하지만, 이것은 특정한 비디오 스트림의 수명동안 일정한 포맷이 계속 사용될 것을 의미하는 것은 아니다.
도 11a 내지 도 11d 는 비디오 데이터 포맷 디스크립터가 코딩되는 방법을 도시한다. 이 도면들 및 이 실시형태에서 사용되는 바와 같이, 도 11a 에서처럼 비트 [15:13] 가 '000' 과 동일한 경우, 비디오 데이터는, 픽셀당 비트의 수가 비디오 데이터 포맷 디스크립터 워드의 비트 3 내지 0 에 의해 규정되는 단색 픽셀의 배열로 구성된다. 비트 11 내지 4 는 이 경우 0 으로 설정된다. 도 11b 에 도시된 바와 같이, 비트 [15:13] 가 '001' 과 동일한 경우, 비디오 데이터는, 각각 컬러맵을 통해 컬러를 특정하는 컬러 픽셀의 배열로 구성된다. 이 경우, 비디오 데이터 포맷 디스크립터 워드의 비트 5 내지 0 은 픽셀당 비트의 수를 규정하고, 비트 11 내지 6 은 0 과 동일하게 설정된다. 도 11c 에 도시된 바와 같이, 비트 [15:13] 가 '010' 과 동일한 경우, 비디오 데이터는, 적색 픽셀당 비트의 수가 비트 11 내지 8 에 의해 규정되고, 녹색 픽셀당 비트의 수가 비트 7 내지 4 에 의해 규정되고, 청색 픽셀당 비트의 수가 비트 3 내지 0 에 의해 규정되는 컬러 픽셀의 배열로 구성된다. 이 경우, 각 픽셀 내 비트의 총 수는 적색, 녹색 및 청색에 사용되는 비트 수의 합이다.
그러나, 도 11d 에 도시된 바와 같이, 비트 [15:13] 가 '011' 과 동일한 경우, 비디오 데이터는, 휘도 (Y) 픽셀당 비트의 수가 비트 11 내지 8 에 의해 규정되고, Cr 콤포넌트의 비트의 수가 비트 7 내지 4 에 의해 규정되고, Cb 콤포넌트의 비트의 수가 비트 3 내지 0 에 의해 규정되는 휘도 및 크로미넌스 정보를 가진 4:2:2 포맷으로 비디오 데이터의 배열로 구성된다. 각 픽셀내 비트의 총 수는 적색, 녹색 및 청색에 사용되는 비트 수의 합이다. Cr 및 Cb 콤포넌트는 Y 의 1/2 레이트에서 전송된다. 또한, 이 패킷의 픽셀 데이터 부분의 비디오 샘플은: Yn, Crn, Cbn, Yn+1, Yn+2, Crn+2, Cbn+2, Yn+3 ... 과 같이 구성되고, 여기서 Crn 및 Cbn 은 Yn 및 Yn+1 과 관련되고, Crn+2 및 Cbn+2 는 Yn+2 및 Yn+3 과 관련되는 등의 방식으로 관련된다. 이러한 스트림 내 하나의 행 (X 우측 에지 - X 좌측 에지 + 1) 에 홀수의 픽셀이 존재하면, 각 행의 최후 픽셀에 대응하는 Cb 값에는 다음 행의 최초 픽셀의 Y 값이 후속될 것이다.
이 도면들에 도시된 모두 4 개의 포맷에 있어서, "P" 로 표시된 비트 12 는 픽셀 데이터 샘플이 패킹되었는지 여부, 즉 바이트 정렬된 픽셀 데이터인지 여부를 특정한다. 이 필드에서 '0' 의 값은, 픽셀 데이터 필드 내 각 픽셀에서 각각의 픽셀 및 각각의 컬러가 MDD 인터페이스 바이트 경계로 바이트 정렬된 것을 나타낸다. '1' 의 값은, 픽셀데이터 내 각 픽셀에서 각각의 픽셀 및 각각의 컬러가, 미사용된 비트가 없는 이전의 픽셀 또는 컬러에 대해 패킹된 것을 나타낸다.
특정한 디스플레이 윈도우에 대해 미디어 프레임의 최초 비디오 스트림 패킷의 최초 픽셀은, X 좌측 에지 및 Y 상위 에지에 의해 규정된 스트림 윈도우의 좌측 상위 코너로 전송될 것이고, 수신된 다음 픽셀은 동일한 행의 다음 픽셀에 배치되는 등의 방식으로 배치된다. 이러한 미디어 프레임의 최초 패킷에서, X 시작값은 통상적으로 X 좌측 에지와 동일할 것이고, Y 시작값은 통상적으로 Y 상위 에지값과 동일할 것이다. 동일한 스크린 윈도우에 대응하는 후속 패킷에서, 통상적으로 X 및 Y 시작값들은, 이전 서브 프레임에서 송신된 비디오 스트림 패킷에서 전송된 최후 픽셀 이후에 일반적으로 후속하는, 스크린 윈도우의 픽셀 위치로 설정될 것이다.
4. 오디오 스트림 패킷
오디오 스트림 패킷은, 디스플레이의 오디오 시스템을 통해 플레이되는, 또는 독립형 오디오 프리젠테이션 디바이스를 위한 오디오 데이터를 반송한다. 상이한 오디오 데이터 스트림은, 사용되는 오디오 시스템의 타입에 따라, 음향 시스템의 개별 오디오 채널, 예를 들어: 좌측 전면, 우측 전면, 중앙, 좌측 후면 및 우측 후면에 할당될 수도 있다. 오디오 채널의 전체 컴플리먼트에는, 강화된 공간음향적 신호 프로세싱을 포함하는 헤더가 제공된다. 오디오 스트림 패킷의 포맷이 도 13 에 도시되어 있다. 도 13 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 오디오 채널 ID, 오디오 샘플 카운트, 샘플 및 패킹당 비트, 오디오 샘플 레이트, 파라미터 CRC, 디지털 오디오 데이터 및 오디오 데이터 CRC 필드를 가지도록 구성된다. 일 실시형태에서, 이러한 타입의 패킷은 일반적으로 타입 2 패킷으로서 식별된다.
샘플 및 패킹 필드당 비트 필드는, 오디오 데이터의 패킹 포맷을 특정하는 8 비트의 부호화되지 않은 정수 형태의 1 바이트를 포함한다. 일반적으로 사용되는 포맷은 PCM 오디오 샘플당 비트의 수를 규정하는 비트 4 내지 0 이다. 비트 5 는 디지털 오디오 데이터 샘플이 패킹되는지 여부를 특정한다. 패킹된 오디오 샘플과 바이트 정렬된 오디오 샘플간의 차이가 도 14 에 도시되어 있다. '0' 의 값은, 디지털 오디오 데이터 필드 내 각각의 PCM 오디오 샘플이 MDDI 인터페이스 바이트 경계로 바이트 정렬됨을 의미하고, '1' 의 값은, 각각 연속적인 PCM 오디오 샘플이 이전 오디오 샘플에 대해 패킹되었음을 의미한다. 이러한 비트는, 비트 4 내지 0 (PCM 오디오 샘플당 비트의 수) 에 규정된 값이 8 의 배수가 아닌 경우에만 효과적이다. 비트 7 내지 6 은 장래의 사용을 위해 예약되고, 일반적으로 0 의 값으로 설정된다.
5. 예약된 스트림 패킷
일 실시형태에서, 패킷 타입 3 내지 55 는, 직면하는 다양한 애플리케이션에 대해 기대되는 패킷 프로토콜의 장래 버전 또는 변동시에 사용하기 위해 규정되는 스트림 패킷을 위해 예약된다. 또한, 이것은, 또 다른 기술에 비해 계속하여 변화하는 기술 및 시스템 설계에 직면하여 MDD 인터페이스를 더 유동적이고 유용하게 하는 것의 일부이다.
6. 사용자 정의 스트림 패킷
타입 56 내지 63 으로 알려진 8 개의 데이터 스트림 타입이, MDDI 링크에 사용되기 위해 설비 제조자에 의해 규정될 수도 있는 사유 애플리케이션에 사용하기 위해 예약된다. 이것은 사용자 정의 스트림 패킷으로서 공지되어 있다. 비디오 스트림 패킷은 디스플레이의 사각형 영역을 갱신하는 (또는 갱신하지 않는) 비디오 데이터를 반송한다. 이러한 패킷 타입의 스트림 파라미터 및 데이터의 정의는 이들을 사용하는 특정한 설비 제조자에게 남겨진다. 사용자 정의 스트림 패킷의 포맷이 도 15 에 도시되어 있다. 도 15 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이 (2 바이트), 패킷 타입, 스트림 ID 번호, 스트림 파라미터, 파라미터 CRC, 스트림 데이터 및 스트림 데이터 CRC 필드를 가지도록 구성된다.
7. 컬러 맵 패킷
컬러 맵 패킷은, 디스플레이에 컬러를 제공하는데 사용되는 컬러 맵 룩업 테이블의 콘텐츠를 특정한다. 일부 애플리케이션은, 단일 패킷으로 송신될 수 있는 데이터의 양보다 큰 컬러 맵을 요구할 수도 있다. 이 경우, 이하 설명하는 오프셋 및 길이 필드를 사용함으로써 컬러 맵의 상이한 서브세트와 함께 각각 다수의 컬러 맵 패킷이 전송될 수도 있다. 컬러 맵 패킷의 포맷이 도 16 에 도시되어 있다. 도 16 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 컬러 맵 데이터 크기, 컬러 맵 오프셋, 파라미터 CRC, 컬러 맵 데이터 및 데이터 CRC 필드를 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로 타입 64 패킷으로서 식별된다.
8. 역방향 링크 캡슐화 패킷
예시적인 실시형태에서, 데이터는 역방향 링크 캡슐화 패킷을 사용하여 역방향에서 전송된다. 순방향 링크 패킷이 전송되고, MDDI 링크 동작 (전송 방향) 이 패킷의 중간에서 변경되거나 턴어라운드되어, 패킷은 역방향으로 전송될 수 있다. 역방향 링크 캡슐화 패킷의 포맷이 도 17 에 도시되어 있다. 도 17 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 역방향 링크 플래그, 턴어라운드 길이, 파라미터 CRC, 턴어라운드 1, 역방향 데이터 패킷 및 턴어라운드 2 필드를 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로 타입 65 패킷으로서 식별된다.
MDDI 링크 제어기는 역방향 링크 캡슐화 패킷을 전송하면서 특수한 방식으로 작동한다. MDD 인터페이스는 항상 호스트에 의해 구동되는 스트로브 신호를 가진다. 호스트는, 역방향 링크 캡슐화 패킷의 역방향 데이터 패킷 부분 및 턴어라운드 비트 각각에 대해 0 을 송신하는 것처럼 작동한다. 호스트는 2 개의 턴어라운드 시간동안 및 역방향 데이터 패킷에 할당된 시간동안 각 비트 경계에서 MDDI_Strobe 신호를 토글한다. (이것은 올 0 인 데이터를 송신하는 것과 동일한 동작이다.) 호스트는 턴어라운드 1 에 의해 특정된 시간 주기동안 MDDI 데이터 신호 라인 드라이버를 디세이블시키고, 클라이언트는 턴어라운드 2 필드에 의해 특정되는 시간 주기에 후속하는 드라이버 리-인에이블 필드동안 라인 드라이버를 리-인에이블할 수 있다. 디스플레이는 턴어라운드 길이 파라미터를 판독하고 턴어라운드 1 필드의 최후 비트 직후에 호스트쪽으로 데이터 신호를 구동시킨다. 디스플레이는, 호스트로 패킷을 전송하는데 사용할 수 있는 시간 길이를 인식하기 위해 패킷 길이 및 턴어라운드 길이 파라미터를 사용한다. 클라이언트는 호스트에 전송할 데이터가 없는 경우, 필러 패킷을 전송하거나 데이터 라인을 0 상태로 구동시킬 수도 있다. 데이터 라인이 0 으로 구동되면, 호스트는 0 길이 (유효하지 않은 길이) 를 가진 패킷으로 이를 해석하고, 현재의 역방향 링크 캡슐화 패킷의 지속기간동안 클라이언트로부터 어떠한 패킷도 수용하지 않는다.
클라이언트 디스플레이는 턴어라운드 2 필드의 시작 전에 하나 이상의 역방향 링크 클록 주기동안 MDDI 데이터 라인을 0 레벨로 구동시킨다. 이것은, 턴어라운드 2 시간 주기동안 데이터 라인을 결정적 상태로 유지시킨다. 클라이언트가 더 이상 전송할 패킷을 가지지 않으면, 역방향 데이터 패킷 필드의 잔여부분동안 하이버네이션 바이어스 저항 (다른 부분에서 설명함) 이 데이터 라인을 0 레벨로 유지하기 때문에, 클라이언트는 데이터 라인을 0 레벨로 구동시킨 후에도 이를 디세이블시킬 수도 있다.
디스플레이 요청 및 상태 패킷의 역방향 요청 필드는, 호스트에 데이터를 역전송하기 위해 역방향 링크 캡슐화 패킷에서 디스플레이가 요구하는 바이트의 수를 호스트에 통보하는데 사용될 수도 있다. 호스트는 역방향 링크 캡슐화 패킷에서 바이트의 수를 최소한 할당함으로써 요청 승인을 시도한다. 호스트는 하나 이상의 역방향 링크 캡슐화 패킷을 서브 프레임에서 전송할 수도 있다. 디스플레이는 디스플레이 요청 및 상태 패킷을 임의의 시간에 전송할 수도 있고, 호스트는 역방향 링크 요청 파라미터를 하나의 서브 프레임에서 요청되는 바이트의 총 수로서 해석할 것이다.
9. 디스플레이 능력 패킷
호스트는 호스트-투-디스플레이 링크를 일반적으로 최적으로 또는 소망하는 방식으로 구성하기 위해 통신할 디스플레이 (클라이언트) 의 능력을 인식할 필요가 있다. 디스플레이는, 순방향 링크 동기화가 획득된 후에 호스트에 디스플레이 능력 패킷을 전송하는 것이 바람직하다. 이러한 패킷의 송신은, 역방향 링크 캡슐화 패킷에서 역방향 링크 플래그를 사용하여 호스트에 의해 요청되는 경우에 요구되는 것으로 고려된다. 디스플레이 능력 패킷의 포맷이 도 18 에 도시되어 있다. 도 18 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 프로토콜 버전, 최소 프로토콜 버전, 비트맵 폭, 비트맵 높이, 단색 능력, 컬러 맵 능력, RGB 능력, Y Cr Cb 능력, 디스플레이 속성 능력, 데이터 레이트 능력, 프레임 레이트 능력, 오디오 버퍼 심도, 오디오 스트림 능력, 오디오 레이트 능력, 최소 서브 프레임 레이트 및 CRC 필드를 가지도록 구성된다. 예시적인 실시형태에서, 이러한 타입의 패킷은 일반적으로 타입 66 패킷으로서 식별된다.
10. 키보드 데이터 패킷
키보드 데이터 패킷은 클라이언트 디바이스로부터 호스트로 키보드 데이터를 전송하는데 사용된다. 무선 (또는 유선) 키보드가, 헤드 장착 비디오 디스플레이/오디오 프리젠테이션 디바이스를 포함하는 다양한 디스플레이 또는 오디오 디바이스와 함께 사용될 수도 있지만, 이에 한정되지는 않는다. 키보드 데이터 패킷은 다수의 공지된 키보드형 디바이스 중 하나로부터 수신한 키보드 데이터를 호스트에 중계한다. 또한, 이러한 패킷은 키보드에 데이터를 전송하기 위해 순방향 링크 상에서 사용될 수 있다. 키보드 데이터 패킷의 포맷은 도 19 에 도시되어 있으며, 키보드로부터 또는 키보드의 가변적 수의 정보 바이트를 포함한다. 도 19 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 키보드 데이터 및 CRC 필드를 가지도록 구성된다. 여기서, 이러한 타입의 패킷은 일반적으로 타입 67 패킷으로서 식별된다.
11. 포인팅 디바이스 데이터 패킷
포인팅 디바이스 데이터 패킷은 무선 마우스 또는 디스플레이로부터의 또 다른 포인팅 디바이스로부터의 위치 정보를 호스트에 전송하는데 사용된다. 또한, 이 패킷을 사용하여 순방향 링크 상에서 포인팅 디바이스로 데이터가 전송될 수 있다. 포인팅 비다이스 데이터 패킷의 예시적인 포맷은 도 20 에 도시되어 있으며, 포인팅 디바이스로부터의 또는 포인팅 디바이스의 가변적 수의 정보 바이트를 포함한다. 도 20 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 포인팅 디바이스 데이터 및 CRC 필드를 가지도록 구성된다. 예시적인 실시형태에서, 이러한 타입의 패킷은 일반적으로 1 바이트 타입의 필드로 타입 68 패킷으로서 식별된다.
12. 링크 셧다운 패킷
링크 셧다운 패킷은, MDDI 데이터 및 스트로브가 셧다운되고 저전력 소모의 "하이버네이션" 상태로 이동할 것을 나타내기 위해 호스트로부터 클라이언트 디스플레이로 전송된다. 이 패킷은, 정적 비트맵이 이동식 통신 디바이스로부터 디스플레이로 전송된 후, 또는 현재 호스트로부터 클라이언트로 전송될 더 이상의 정보가 없는 경우, 링크를 셧다운하고 전력을 보존하는데 유용하다. 호스트가 패킷을 다시 전송할 때 정규의 동작이 재개된다. 하이버네이션 후 최초로 전송되는 패킷은 서브 프레임 헤더 패킷이다. 디스플레이 상태 패킷의 포맷이 도 21 에 도시되어 있다. 도 21 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입 및 CRC 필드를 가지도록 구성된다. 일 실시형태에서, 이러한 타입의 패킷은 일반적으로 1 바이트 타입 필드로 타입 69 패킷으로서 식별되며, 미리 선택된 3 바이트의 고정 길이를 사용한다.
저전력의 하이버네이션 상태에서, MDDI_Data 드라이버는 고임피던스 상태로 디세이블되고, MDDI_Data 신호는, 디스플레이에 의해 오버드라이브될 수 있는 고임피던스 바이어스 네트워크를 사용하여 로직 0 상태가 된다. 인터페이스에 의해 사용되는 스트로브 신호는 하이버네이션 상태에서 로직 0 레벨로 설정되어 전력 소모를 최소화한다. 호스트 또는 클라이언트는, 다른 부분에서 설명하는 바와 같이, MDDI 링크가 하이버네이션 상태로부터 "웨이크업"되게 하며, 이는 본 발명의 중요한 진보이며 이점이다.
13. 디스플레이 요청 및 상태 패킷
호스트는 디스플레이로부터 소량의 정보를 요구하여, 호스트-투-디스플레이 링크를 일반적으로 최적의 방식으로 구성할 수 있다. 디스플레이는 하나의 디스플레이 상태 패킷을 각각의 서브 프레임에서 호스트로 전송하는 것이 바람직하다. 디스플레이는 이 패킷을 역방향 링크 캡슐화 패킷에서의 최초 패킷으로서 전송하여, 호스트에 확실하게 전송되는 것을 보장해야 한다. 디스플레이 상태 패킷의 포맷이 도 22 에 도시되어 있다. 도 22 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 역방향 링크 요청, CRC 에러 카운트 및 CRC 필드를 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로 1 바이트 타입 필드로 타입 70 패킷으로서 식별되며, 미리 선택된 8 바이트의 고정 길이를 사용한다.
역방향 링크 요청 필드는, 호스트에 데이터를 역전송하기 위해 역방향 링크 캡슐화 패킷에서 디스플레이가 요구하는 바이트의 수를 호스트에 통지하는데 사용될 수도 있다. 호스트는, 적어도 역방향 링크 캡슐화 패킷에서 바이트의 수를 할당함으로써 요청 승인을 시도한다. 호스트는 데이터를 수용하기 위해, 하나 이상의 역방향 링크 캡슐화 패킷을 서브 프레임에서 전송할 수도 있다. 클라이언트는 임의의 시간에 디스플레이 요청 및 상태 패킷을 전송할 수도 있고, 호스트는 역방향 링크 요청 파라미터를 하나의 서브 프레임에서 요청되는 바이트의 총 수로서 해석할 것이다. 이하, 역방향 링크 데이터가 호스트로 역전송되는 방법의 추가 설명 및 특정한 예를 설명한다.
14. 비트 블록 전송 패킷
비트 블록 전송 패킷은 임의의 방향에서 디스플레이의 영역을 스크롤하는 수단을 제공한다. 이러한 능력을 가진 디스플레이는 디스플레이 능력 패킷의 디스플레이 특성 능력 표시자 필드의 비트 0 에서 이 능력을 보고할 것이다. 비트 블록 전송 패킷의 포맷이 도 23 에 도시되어 있다. 도 23 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 좌측 상위 X 값, 좌측 상위 Y 값, 윈도우 폭, 윈도우 높이, 윈도우 X 이동, 윈도우 Y 이동 및 CRC 필드를 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로 타입 71 패킷으로서 식별되고, 미리 선택된 15 바이트의 고정 길이를 사용한다.
이 필드는, 이동될 윈도우의 좌측 상위 코너의 X 및 Y 좌표값, 이동될 윈도우의 폭 및 높이, 및 윈도우가 수평 및 수직으로 이동될 픽셀의 수를 각각 특정하는데 사용된다. 나중 2 개 필드의 양수값은 윈도우가 우측 및 아래로 이동되게 하고, 음수값은 좌측 및 위로 이동되게 한다.
15. 비트맵 영역 충전 패킷
비트맵 영역 충전 패킷은 디스플레이 영역을 단일 컬러로 용이하게 초기화하는 수단을 제공한다. 이러한 능력을 가지는 디스플레이는, 디스플레이 능력 패킷의 디스플레이 특성 능력 표시자 필드의 비트 1 에서 이 능력을 보고할 것이다. 비트맵 영역 충전 패킷의 포맷이 도 24 에 도시되어 있다. 도 24 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 좌측 상위 X 값, 좌측 상위 Y 값, 윈도우 폭, 윈도우 높이, 데이터 포맷 디스크립터, 픽셀 영역 충전 값 및 CRC 필드를 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로 1 바이트 타입 필드로 타입 72 패킷으로서 식별되며, 미리 선택된 17 바이트의 고정 길이를 사용한다.
16. 비트맵 패턴 충전 패킷
비트맵 패턴 충전 패킷은 디스플레이 영역을 미리 선택된 패턴으로 용이하게 초기화하는 수단을 제공한다. 이러한 능력을 가지는 디스플레이는 디스플레이 능력 패킷의 디스플레이 특성 능력 표시자 필드의 비트 2 에서 이 능력을 보고할 것이다. 충전 패턴의 좌측 상부 코너는 충전될 윈도우의 좌측 상부 코너로 정렬된다. 충전될 윈도우가 충전 패턴보다 더 넓거나 긴 경우, 패턴은 윈도우를 충전하기 위해 수평으로 또는 수직으로 복수회 반복될 수도 있다. 최종적으로 반복된 패턴의 우측 또는 바닥은 필요에 따라 절단된다. 윈도우가 충전 패턴보다 작은 경우, 충전 패턴의 우측 또는 바닥은 윈도우에 적합하도록 절단될 수도 있다.
비트맵 패턴 충전 패킷의 포맷이 도 25 에 도시되어 있다. 도 25 에 도시된 바와 같이, 이러한 패턴은 패킷 길이, 패킷 타입, 좌측 상위 X 값, 좌측 상위 Y 값, 윈도우 폭, 윈도우 높이, 패턴 폭, 패턴 높이, 데이터 포맷 디스크립터, 파라미터 CRC, 패턴 픽셀 데이터 및 픽셀 데이터 CRC 필드를 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로 1 바이트 타입 필드로 타입 73 패킷으로서 식별된다.
17. 통신 링크 데이터 채널 패킷
통신 링크 데이터 채널 패킷은, PDA 와 같은 고레벨 연산 능력을 가진 디스플레이가 셀폰 또는 무선 데이터 포트 디바이스와 같은 무선 트랜시버와 통신하는 수단을 제공한다. 이러한 경우, MDDI 링크는 이동식 디스플레이를 가진 연산 디바이스와 통신 디바이스간의 편리한 고속 인터페이스로서 동작하고, 이 패킷은 디바이스를 위한 동작 시스템의 데이터 링크 레이어에서 데이터를 전송한다. 예를 들어, 이 패킷은, 웹 브라우저, 이메일 클라이언트 또는 전체 PDA 가 이동식 디스플레이에 내장된 경우에 사용될 수도 있다. 이러한 능력을 가진 디스플레이는 디스플레이 능력 패킷의 디스플레이 특성 능력 표시자 필드의 비트 3 에서 이 능력을 보고할 것이다.
통신 링크 데이터 채널 패킷의 포맷이 도 26 에 도시되어 있다. 도 26 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 파라미터 CRC, 통신 링크 데이터 및 통신 데이터 CRC 필드를 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로 타입 필드에서 타입 74 패킷으로서 식별된다.
18. 인터페이스 타입 핸드오프 요청 패킷
인터페이스 타입 핸드오프 요청 패킷은, 클라이언트 또는 디스플레이가 기존 또는 현재의 모드로부터 타입 Ⅰ (직렬), 타입 Ⅱ (2 비트 병렬), 타입 Ⅲ (4 비트 병렬) 또는 타입 Ⅳ (8 비트 병렬) 모드로 시프트하도록 호스트가 요청하게 한다. 호스트가 특정 모드를 요청하기 전에, 디스플레이 능력 패킷의 디스플레이 특성 능력 표시자 필드의 비트 6 및 7 을 조사함으로써 디스플레이가 소망하는 모드에서 동작할 수 있는지 확인되어야 한다. 인터페이스 타입 핸드오프 요청 패킷의 포맷이 도 27 에 도시되어 있다. 도 27 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 인터페이스 타입 및 CRC 필드를 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로 타입 75 패킷으로서 식별되고, 미리 선택된 4 바이트의 고정 길이를 사용한다.
19. 인터페이스 타입 긍정응답 패킷
인터페이스 타입 긍정응답 패킷은 인터페이스 타입 핸드오프 패킷의 수신을 확인하기 위해 디스플레이에 의해 전송된다. 요청된 모드, 즉 타입 Ⅰ (직렬), 타입 Ⅱ (2 비트 병렬), 타입 Ⅲ (4 비트 병렬) 또는 타입 Ⅳ (8 비트 병렬) 모드는 이 패킷에서의 파라미터로서 호스트로 반향된다. 인터페이스 타입 긍정응답 패킷의 포맷이 도 28 에 도시되어 있다. 도 28 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 인터페이스 타입 및 CRC 필드를 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로 타입 76 패킷으로서 식별되고, 미리 선택된 4 바이트의 고정 길이를 사용한다.
20. 수행 타입 핸드오프 패킷
수행 타입 핸드오프 패킷은, 디스플레이가 이 패킷에서 특정된 모드로 핸드오프하도록 호스트가 명령하는 수단이다. 이것은, 인터페이스 타입 핸드오프 요청 패킷 및 인터페이스 타입 긍정응답 패킷에 의해 미리 요청되고 긍정응답된 모드와 동일한 모드이다. 호스트 및 디스플레이는 이 패킷이 전송된 후 동의된 모드로 전환해야 한다. 디스플레이는 모드 변경동안 링크 동기화를 상실하거나 재획득할 수도 있다. 수행 타입 핸드오프 패킷의 포맷이 도 29 에 도시되어 있다. 도 29 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 인터페이스 타입 및 CRC 필드를 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로 1 바이트 타입 필드에서 타입 77 패킷으로서 식별되고, 미리 선택된 4 바이트의 고정 길이를 사용한다.
21. 순방향 오디오 채널 인에이블 패킷
이 패킷은, 호스트가 디스플레이에서 오디오 채널을 인에이블시키거나 디세이블시키도록 한다. 이 능력은, 호스트에 의해 출력될 오디오가 없는 경우, 전력을 절약하기 위해 디스플레이 (클라이언트) 가 오디오 증폭기 또는 유사한 회로 소자를 파워오프시킬 수 있는데 유용하다. 이는, 단순히 표시자로서 오디오 스트림의 존재 또는 부존재를 사용하여, 함축적으로 구현하기에는 매우 어렵다. 디스플레이 시스템이 파워업되는 디폴트 상태에는 모든 오디오 채널이 인에이블된다. 순방향 오디오 채널 인에이블 패킷의 포맷이 도 30 에 도시되어 있다. 도 30 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 오디오 채널 인에이블 마스크 및 CRC 필드를 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로 1 바이트 타입 필드에서 타입 78 패킷으로서 식별되고, 미리 선택된 4 바이트의 고정 길이를 사용한다.
22. 역방향 오디오 샘플 레이트 패킷
이 패킷은, 호스트가 역방향 링크 오디오 채널을 인에이블시키거나 디세이블시키고 이 스트림의 오디오 데이터 샘플 레이트를 설정하게 한다. 호스트는, 디스플레이 능력 패킷에서 유효하게 규정된 샘플 레이트를 선택한다. 호스트가 유효하지 않은 샘플 레이트를 선택하면, 디스플레이는 오디오 스트림을 호스트에 전송하지 않을 것이다. 호스트는 샘플 레이트를 255 로 설정함으로써 역방향 링크 오디오 스트림을 디세이블시킬 수도 있다. 디스플레이 시스템이 초기에 파워업되거나 접속되는 경우로 가정된 디폴트 상태에서는, 디세이블된 역방향 링크 스트림이 사용된다. 역방향 오디오 샘플 레이트 패킷의 포맷이 도 31 에 도시되어 있다. 도 31 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 오디오 샘플 레이트 및 CRC 필드를 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로 타입 79 패킷으로서 식별되고, 미리 선택된 4 바이트의 고정 길이를 사용한다.
23. 디지털 콘텐츠 보호 오버헤드 패킷
이 패킷은, 사용되는 디지털 콘텐츠 보호 방법에 관련된 메시지들을 호스트 및 디스플레이가 교환하게 한다. 현재 2 타입의 콘텐츠 보호, 즉, 디지털 송신 콘텐츠 보호 (DTCP) 또는 하이-대역폭 디지털 콘텐츠 보호 시스템 (HDCP) 이 고려중이며, 장래의 다른 보호 방식 지정에 대한 여지가 있다. 사용되는 방법은 이 패킷의 콘텐츠 보호 타입 파라미터에서 특정된다. 디지털 콘텐츠 보호 오버헤드 패킷의 포맷은 도 32 에 도시되어 있다. 도 32 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 콘텐츠 보호 타입, 콘텐츠 보호 오버헤드 메시지 및 CRC 필드를 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로 타입 80 패킷으로서 식별된다.
24. 투명 컬러 인에이블 패킷
투명 컬러 인에이블 패킷은, 어떤 컬러가 디스플레이에서 투명한지를 특정하고 이미지를 디스플레이하기 위해 투명 컬러의 사용을 가능하게 하거나 불가능하게 하는데 사용된다. 이러한 능력을 가지는 디스플레이는 디스플레이 능력 패킷의 디스플레이 특성 능력 표시자 필드의 비트 4 에서 이 능력을 보고할 것이다. 투명 컬러에 대한 값을 가지는 픽셀이 비트맵에 기록되는 경우, 이 컬러는 이전 값으로부터 변경되지 않는다. 투명 컬러 인에이블 패킷은 도 33 에 도시되어 있다. 도 33 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 투명 컬러 인에이블, 데이터 포맷 디스크립터, 투명 픽셀 값 및 CRC 필드를 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로 1 바이트 타입 필드에서 타입 81 패킷으로서 식별되고, 미리 선택된 10 바이트의 고정 길이를 사용한다.
25. 라운드트립 딜레이 측정 패킷
라운드트립 딜레이 측정 패킷은 호스트로부터 클라이언트 (디스플레이) 로의 전파 딜레이와 클라이언트 (디스플레이) 로부터 호스트로의 딜레이의 합을 측정하는데 사용된다. 이 측정값은 라인 드라이버 및 수신기, 및 상호접속 서브 시스템에 존재하는 딜레이를 고유하게 포함한다. 일반적으로 전술한 바와 같이, 이 측정은 역방향 링크 캡슐화 패킷의 역방향 링크 레이트 제수 파라미터 및 턴어라운드 딜레이를 설정하는데 사용된다. 이 패킷은, MDDI 링크가 특정 애플리케이션에 대해 의도되는 최대 속도에서 실행중인 경우에 가장 유용하다. MDDI_Stb 신호는, 다음의 필드: 올 0, 2 개의 가드 시간, 및 측정 주기 동안 올 0 인 데이터가 전송되는 중에도 작동한다. 이것은, MDDI_Stb 가 1/2 데이터 레이트에서 토글하게 하여, 측정 주기동안 디스플레이에서 주기적 클록으로서 사용될 수 있다.
라운드트립 딜레이 측정 패킷의 포맷이 도 34 에 도시되어 있다. 도 34 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이, 패킷 타입, 파라미터 CRC, 올 0, 가드 시간 1, 측정 주기, 가드 시간 2 및 드라이버 리-인에이블 필드를 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로 타입 82 패킷으로서 식별되고, 미리 선택된 533 비트의 고정 길이를 사용한다.
라운드트립 딜레이 측정 패킷동안 발생하는 이벤트의 타이밍이 도 35 에 도시되어 있다. 도 35 에서는, 올 0 및 가드 시간 1 필드가 후속하는 파라미터 CRC 및 스트로브 정렬 필드의 존재에 의해 나타나는 라운드트립 딜레이 측정 패킷을 호스트가 송신한다. 딜레이 (3502) 는, 패킷이 클라이언트 디스플레이 디바이스 또는 프로세싱 회로에 도달하기 전에 발생한다. 디스플레이가 패킷을 수신할 때, 디스플레이에 의해 결정된 측정 주기의 시작시에, 디스플레이는 0xff, 0xff, 0x0 패턴을 실제만큼 정확하게 송신한다. 디스플레이가 이 시퀀스를 송신하기 시작하는 실제 시간은 호스트의 관점에서 측정 주기의 시작시로부터 딜레이된다. 이 딜레이의 양은 실질적으로, 라인 드라이버 및 수신기와 상호접속 서브시스템을 통해 패킷이 전파하는데 소요되는 시간이다. 유사한 딜레이 (3504) 양이, 디스플레이로부터 호스트로 역전파하는 패턴에 대해 발생한다.
클라이언트로 및 클라이언트로부터 횡단하는 신호에 대해 라운드트립 딜레이를 정확하게 결정하기 위해, 호스트는, 0xff, 0xff, 0x0 시퀀스의 시작이 도달시 검출될 때까지 측정 주기의 시작 후 발생하는 비트 시간 주기의 수를 카운트한다. 이 정보는, 라운드트립 신호가 호스트로부터 클라이언트로 전송되고 다시 역으로 전송되는 시간의 양을 결정하는데 사용된다. 그 후, 이 양의 약 1/2 이 신호의 클라이언트로의 일방 통과에 대해 생성되는 딜레이로 간주된다.
디스플레이 0xff, 0xff, 0x0 패턴의 최후 비트를 전송한 실질적인 직후에 라인 드라이버를 디세이블시킨다. 가드 시간 2 는, 호스트가 다음 패킷의 패킷 길이를 송신하기 전에, 디스플레이의 라인 드라이버가 고임피던스 상태로 완전하게 이동할 시간을 허용한다. 하이버네이션 풀업 및 풀다운 저항 (도 42 참조) 은, 라인 드라이버가 호스트 및 디스플레이 모두에서 디세이블되는 간격에서 MDDI_Data 신호가 유효한 저레벨에 유지되는 것을 보장한다.
26. 순방향 링크 스큐 교정 패킷
순방향 링크 스큐 교정 패킷은, 클라이언트 또는 디스플레이가 MDDI_Stb 신호에 대한 MDDI_Data 신호의 전파 딜레이에서의 차이에 대해 자체 교정하게 한다. 딜레이 스큐 보상이 없으면, 최대 데이터 레이트는 일반적으로 이러한 딜레이에서의 잠재적인 최악의 변동을 설명하는데 한정된다. 일반적으로, 이러한 패킷은 순방향 링크 데이터 레이트가 약 50 Mbps 이하의 레이트로 구성되는 경우에만 전송된다. 디스플레이를 교정하기 위해 이 패킷을 전송한 후, 데이터 레이트는 50 Mbps 를 넘어서 단계적으로 상승할 수도 있다. 스큐 교정 프로세스동안 데이터 레이트가 너무 높게 설정되면, 디스플레이는, 1 비트 시간보다 크게 딜레이 스큐 보상 설정을 오프시킬 수 있는 비트 주기의 에일리어스로 동기화되어, 잘못된 데이터 클로킹을 유발할 수도 있다. 순방향 링크 스큐 교정 패킷을 전송하기 전에 인터페이스의 최대 데이터 레이트 타입 또는 최대 가능 인터페이스 타입이 선택되어, 기존의 모든 데이터 비트가 교정된다.
순방향 링크 스큐 교정 패킷의 포맷이 도 56 에 도시되어 있다. 도 56 에 도시된 바와 같이, 이러한 타입의 패킷은 패킷 길이 (2 바이트), 패킷 타입, 파라미터 CRC, 교정 데이터 시퀀스 및 CRC 필드를 가지도록 구성된다. 이러한 타입의 패킷은 일반적으로 타입 필드에서 타입 83 패킷으로서 식별되고, 미리 선택된 515 의 길이를 가진다.
D. 패킷 CRC
CRC 필드는, 현저하게 큰 데이터 필드를 가지고 따라서 전송동안 에러의 가능성을 증가시킬 수도 있는 패킷에서 패킷의 말단에 나타나며, 때로는, 더 중요한 소정의 파라미터들 뒤에 나타난다. 2 개의 CRC 필드를 가지는 패킷에서, 하나만 사용되는 경우, CRC 생성기는 최초 CRC 후에 재초기화되어, 긴 데이터 필드에 후속하는 CRC 연산은 패킷의 시작시의 파라미터에 의해 영향받지 않는다.
예시적인 실시형태에서, CRC 계산에 사용되는 다항식은 CRC-16, 또는 X16 + X15 + X2 +X0 으로 공지되어 있다. 본 발명을 구현하는데 유용한 CRC 생성기 및 체커 (3600) 의 샘플 구현이 도 36 에 도시되어 있다. 도 36 에서는, CRC 레지스터 (3602) 가, Tx_MDDI_Data_Before_CRC 라인 상에 입력되는 패킷의 최초 비트 전송 직전에 0x0001 의 값으로 초기화되어, 패킷의 바이트는 LSB 로 우선 시작하는 레지스터로 시프트된다. 이 도면에서 레지스터 비트 수는 MDDI 에 의해 사용되는 비트 위치가 아닌, 사용되는 다항식의 차수에 대응한다. CRC 레지스트를 단일 방향으로 시프트시키는 것이 더 효율적이며, 이것은, MDDI 비트 위치 14 에 도달될 때까지 CRC 비트 15 를 MDDI CRC 필드의 비트 위치 0 에 나타나게 하고, CRC 레지스터 비트 14 를 MDDI CRC 필드 비트 위치 1 에 나타나게 한다.
일 예로서, 디스플레이 요청 및 상태 패킷에 대한 패킷 콘텐츠가: 0x07, 0x46, 0x000400, 0x00 (또는 0x07, 0x00, 0x46, 0x00, 0x04, 0x00, 0x00 의 바이트의 시퀀스로서 표현됨) 이고, 멀티플렉서 (3604 및 3606) 및 NAND 게이트 (3608) 를 사용하여 종속되면, Tx_MDDI_Data_With_CRC 라인 상에서 결과적으로 생성된 CRC 출력은 0x0ea1 (또는 0xa1, 0x0e 의 시퀀스로서 표현됨) 이다.
CRC 생성기 및 체커 (3600) 가 CRC 체커로서 구성되는 경우, Rx_MDDI_Data 라인 상에서 수신되는 CRC 는 멀티플렉서 (3604) 및 NAND 게이트 (3608) 에 입력되고, NOR 게이트 (3610), 배타적-OR (XOR) 게이트 (3612) 및 AND 게이트 (3614) 를 사용하여 CRC 레지스터에서 발견되는 값과 비트 단위로 비교된다. AND 게이트 (3614) 의 출력으로서 에러가 존재하면, CRC 는 게이트 (3614) 의 출력을 레지스터 (3602) 의 입력으로 접속시킴으로써 CRC 에러를 포함하는 패킷마다 1 씩 증가된다. 도 36 에 도시된 예시적인 회로는 소정의 CHECK_CRC_NOW 윈도우 내에 하나 이상의 CRC 에러 신호를 출력할 수 있다 (도 37b 참조). 따라서, CRC 에러 카운터는 일반적으로 CHECK_CRC_NOW 가 활성인 간격 각각에서 최초 CRC 에러 인스턴스만을 카운트한다. CRC 생성기로서 구성되면, CRC 는 패킷의 말단에 일치하는 시간에 CRC 레지스터로부터 클로킹된다.
입력 및 출력 신호, 및 인에이블 신호에 대한 타이밍이 도 37a 및 도 37b 에 도식적으로 도시되어 있다. CRC 의 생성 및 데이터 패킷의 송신이, Tx_MDDI_Data_Before_CRC 및 Tx_MDDI_Data_With_CRC 신호에 따라 Gen_Reset, Check_CRC_Now, Generate_CRC_Now 및 Sending_MDDI_Data 신호의 상태 (0 또는 1) 로 도 37a 에 도시되어 있다. 데이터 패킷의 수신 및 CRC 값의 체킹은, Rx_MDDI_Data 및 CRC 에러 신호에 따라 Gen_Reset, Check_CRC_Now, Generate_CRC_Now 및 Sending_MDDI_Data 신호의 상태로 도 37b 에 도시되어 있다.
E. 패킷 CRC 에 대한 에러 코드 오버로드
호스트와 클라이언트 사이에서 데이터 패킷 및 CRC 만 전송되고 있는 경우에는, 수용되는 에러 코드가 존재하지 않는다. 동기화 손실만이 유일한 에러이다. 그렇지 않으면, 링크가 양호한 데이터 전송 경로 또는 파이프라인 부족으로부터 시간종료된 후, 링크가 재설정되어 진행하는 것을 대기해야만 한다. 불행하게도, 이것은 시간 소모적이고 다소 비효율적이다.
일 실시형태에서의 사용을 위해, 패킷의 CRC 부분이 에러 코드 정보를 전송하는데 사용되는 새로운 기술이 개발되고 있다. 이것은 일반적으로 도 65 의 개요에 도시되어 있고, 도 66a, 도 66b 및 도 67 에 더 상세히 도시되어 있다. 즉, 통신 프로세싱 또는 링크에서 발생할 수도 있는 특정한 소정 에러 또는 결함을 나타내는 하나 이상의 에러 코드가, 데이터 전송을 조작하는 프로세서 또는 디바이스에 의해 생성된다. 에러가 발견되면, 패킷의 CRC 에 대한 비트를 사용하여 적절한 에러 코드가 생성되고 전송된다. 즉, 소망하는 에러 코드 또는 일부 다른 미리 선택된 값으로 CRC 값이 오버로드되거나 오버라이트 (overwrite) 되어, 에러의 존재를 나타내며, 이것은, CRC 필드의 값을 모니터링하는 에러 모니터 또는 체커에 의해 수신단에서 검출될 수 있다. 몇몇 이유로 에러 코드가 CRC 값에 매칭되는 경우에는, 에러의 컴플리먼트가 전송되어 혼동을 방지한다.
일 실시형태에서는, 견고한 에러 경고 및 검출 시스템을 제공하기 위해, 에러가 검출된 후 전송되는 일련의 패킷들, 일반적으로 그 모두를 사용하여, 에러 코드가 다수회 전송될 수도 있다. 이것은, 에러를 생성하는 조건이 시스템에서 명백해지는 지점까지 발생하며, 이 지점은 정규의 CRC 비트가 또 다른 값에 의해 오버로드되지 않고 전송되는 지점이다.
CRC 값을 오버로드하는 이러한 기술은 최소량의 초과 비트 또는 필드를 사용하면서 시스템 에러에 대해 훨씬 더 빠른 응답을 제공한다.
도 66 에 도시된 바와 같이, 미리 설명되고 인식된 또 다른 회로의 일부를 형성하며, 통신 링크 또는 프로세스 내의 에러의 존재를 검출할 수 있는 에러 검출기 또는 검출 수단 (6602) 를 사용하는 CRC 오버라이트 메카니즘 또는 장치 (6600) 이 도시되어 있다. 또 다른 회로의 일부로서 형성되거나 또는 룩업 테이블과 같은 기술을 사용하여 미리 선택된 에러 메시지를 저장할 수 있는 에러 코드 생성기 또는 수단 (6604) 은 하나 이상의 에러 코드를 생성하여, 발생시 검출된 특정한 소정 에러 또는 결함을 나타낸다. 디바이스 (6602 및 6604) 는 소망에 따라 단일 회로 또는 디바이스로서 형성될 수도 있고, 또는 다른 공지의 프로세서 및 엘리먼트에 대해 프로그래밍된 단계의 시퀀스의 일부로서 형성될 수도 있다.
CRC 값 비교기 또는 비교 수단 (6606) 은, 선택된 에러 코드 또는 코드들이 전송된 CRC 값과 동일한지 여부를 체크하기 위해 도시되어 있다. 동일한 경우, 코드 컴플리먼트 생성기 또는 생성 수단 또는 디바이스가 사용되어, 원 CRC 패턴 또는 값으로 오인되지 않고 보호 방식을 혼란시키거나 복잡하게 하지 않도록 에러 코드의 컴플리먼트를 제공한다. 그 후, 에러 코드 선택기 또는 선택 수단 엘리먼트 또는 디바이스 (6610) 는 삽입하거나 오버라이트하기를 소망하는 에러 코드 또는 값, 또는 그 각각의 컴플리먼트를 적절하게 선택한다. 에러 코드 CRC 오버라이터 또는 오버라이트 메카니즘 또는 수단 (6612) 은, 삽입될 데이터 스트림, 패킷 및 소망하는 코드를 수신하고, 소망하는 에러 코드를 수신 디바이스에 전송하기 위해 대응하는 또는 적절한 CRC 값을 오버라이트한다.
전술한 바와 같이, 에러 코드는 일련의 패킷을 사용하여 다수회 전송될 수도 있고, 따라서 오버라이트터 (6612) 는 프로세싱동안 코드의 복사본을 유지하기 위해 메모리 저장 엘리먼트를 이용하거나, 필요에 따라 또는 소망에 따라 그 값을 저장하거나 유지하는데 사용될 수 있는 이전의 엘리먼트 또는 또 다른 공지의 저장 위치로부터 이 코드들을 리콜한다.
도 66 의 오버라이트 메카니즘이 구현하는 일반적 프로세싱이 도 67a 및 도 67b 에 추가적으로 상세히 도시되어 있다. 도 67a 에서, 에러는 통신 데이터 또는 프로세스에서 단계 6702 에서 하나 이상 검출되고, 에러 코드는 이 조건을 표시하기 위해 단계 6704 에서 선택된다. 동시에, 또는 적절한 시점에, 대체될 CRC 값이 단계 6706 에서 체크되고, 단계 6708 에서 소망하는 에러 코드와 비교된다. 전술한 바와 같이, 이 비교의 결과는, 소망하는 코드 또는 다른 대표값인지 여부에 대한 결정이고, 제공된 CRC 값과 동일할 것이다. 이 경우, 컴플리먼트 또는 소망에 따라 일부 경우에는 또 다른 대표값이, 삽입될 코드로서 선택되는 단계 6712 로 프로세싱이 진행한다. 단계 6710 및 6714 에서 어떠한 에러 코드 또는 값이 삽입될지가 결정되면, 그 적절한 코드가 삽입을 위해 선택된다. 이러한 단계가 명확화를 위해 개별적으로 도시되어 있으나, 일반적으로는 단계 6708 결정의 출력에 기초하여 단일한 선택을 나타낸다. 최종적으로, 단계 6716 에서, 적절한 값이 프로세스에 의해 목표된 패킷과 함께 전송되기 위한 CRC 위치에 오버라이트된다.
도 67b 에 도시된 바와 같이, 패킷 수신측에서는, 패킷 CRC 값이 단계 6722 에서 모니터링되고 있다. 일반적으로, 데이터 전송에서 에러가 발생했는지 여부 및 패킷 또는 패킷들의 재송신을 요청할지 여부를 결정하기 위해, 또는 일부 전술한 바와 같은 추가 동작 등을 금지시키기 위해, CRC 값은 시스템 내의 하나 이상의 프로세스에 의해 모니터링되고 있다. 또한, 이러한 모니터링의 일부로서, 이 정보는 이 값들을 공지의 또는 미리 선택된 에러 코드 또는 대표값과 비교하고 에러의 존재를 검출하는데 사용된다. 다른 방법으로는, 개별 에러 검출 프로세스 및 모니터가 구현될 수 있다. 코드가 존재하는 것으로 보이면, 이것은 추가적 프로세싱을 위해 단계 6724 에서 추출되거나 또는 기록된다. 실제 코드인지 컴플리먼트인지 여부에 관하여 단계 6726 에서 결정될 수 있고, 컴플리먼트인 경우, 추가적 단계 6728 이 사용되어 이 값을 소망하는 코드값으로 번역한다. 그 후, 2 경우 모두에서, 추출된 코드, 컴플리먼트 또는 다른 복구된 값들은 단계 6730 에서 송신 코드로부터 어떠한 에러가 발생했는지를 검출하는데 사용된다.
V. 하이버네이션으로부터 링크 재시작
호스트가 하이버네이션 상태로부터 순방향 링크를 재시작하는 경우에는, 약 150 μsec 동안 MDDI_Data 를 로직 1 상태로 구동시키고, MDDI_Stb 를 활성화시키고, 동시에 50 μsec 동안 MDDI_Data 를 로직 0 상태로 구동시키고, 그 후 서브 프레임 헤더 패킷을 전송함으로써 순방향 링크 트래픽을 재시작한다. 이것은 일반적으로, 신호들간에 충분한 안정화 시간을 제공함으로써 서브 프레임 헤더 패킷이 전송되기 전에 버스 접속이 결정되게 한다.
클라이언트, 여기서는 디스플레이가 호스트로부터 데이터 또는 통신을 요구하는 경우, 호스트는 MDDI_Data0 라인을 약 70 μsec 동안 (소망에 따라 다른 주기가 사용될 수 있음) 로직 1 상태로 구동시키고, 고임피던스 상태로 배치하여 드라이버를 디세이블시킨다. 이러한 동작은, 호스트가 순방향 링크 (208) 에서 데이터 트래픽을 시작 또는 재시작하게 하고, 클라이언트를 그 상태동안 폴링한다. 호스트는 50 μsec 내에 요청 펄스의 존재를 검출해야하고, MDDI_Data0 을 150 μsec 동안 로직 1 로, 50 μsec 동안 로직 0 으로 구동시키는 시작 시퀀스를 시작한다. 50 μsec 이상동안 로직 1 상태 에서 MDDI_Data0 을 검출하면 디스플레이는 서비스 요청 펄스를 전송해서는 안된다. 이하, 하이버네이션 프로세싱 및 시작 시퀀스에 관련된 시간의 선택 및 시간 간격의 공차를 더 설명한다.
경합이 없는 통상의 서비스 요청 이벤트 (3800) 에 대한 프로세싱 단계의 예가 도 38 에 도시되어 있으며, 여기서 이벤트는 편의상 문자 A, B, C, D, E, F 및 G 를 사용하여 나타낸다. 프로세스는, 호스트가 링크 셧다운 패킷을 클라이언트에 전송하여, 링크가 저전력 하이버네이션 상태로 전이할 것임을 통지하는 지점 A 에서 시작한다. 다음 단계에서, 호스트는, 지점 B 에 나타난 바와 같이, MDDI_Data0 드라이버를 디세이블시키고 MDDI_Stb 드라이버를 로직 0 으로 설정함으로써 저전력 하이버네이션 상태로 진입한다. MDDI_Data0 은 고임피던스 바이어스 네트워크에 의해 0 레벨로 구동된다. 일부 시간 주기 후에, 클라이언트는 지점 C 에 나타난 바와 같이 MDDI_Data0 을 로직 1 레벨로 구동시킴으로써 서비스 요청 펄스를 호스트에 전송한다. 호스트는 여전히 고임피던스 바이어스 네트워크를 사용하여 0 레벨을 주장하지만, 클라이언트의 드라이버는 라인을 로직 1 레벨이 되게 한다. 50 μsec 내에, 호스트는 서비스 요청 펄스를 인식하고, 지점 D 에 나타난 바와 같이 드라이버를 인에이블시킴으로써 MDDI_Data0 상에 로직 1 레벨이 나타난다. 그 후, 클라이언트는 서비스 요청 펄스 주장의 시도를 종료하고, 지점 E 에 나타난 바와 같이 드라이버를 고임피던스 상태로 배치한다. 호스트는 지점 F 에 나타난 바와 같이, 50 μsec 동안 MDDI_Data0 을 로직 0 레벨로 구동시키고, 또한, MDDI_Data0 상의 로직 0 레벨과 일치하는 방식으로 MDDI_Stb 생성을 시작한다. MDDI_Data0 을 0 레벨로 주장하고 MDDI_Stb 를 50 μsec 동안 구동시킨 후, 호스트는 지점 G 에 나타난 바와 같이, 서브 프레임 헤더 패킷을 전송함으로써 순방향 링크 상에서 데이터 송신을 시작한다.
링크 재시작 시퀀스가 시작한 후 서비스 요청이 주장되는 유사한 예가 도 39 에 도시되어 있으며, 이벤트는 문자 A, B, C, D, E, F 및 G 를 사용하여 나타낸다. 이것은, 클라이언트로부터의 요청 펄스 또는 신호가 서브 프레임 헤더 패킷을 가장 손상시키는 최악의 시나리오를 나타낸다. 호스트가 링크 셧다운 패킷을 클라이언트 디바이스에 전송하여, 링크가 저전력 하이버네이션 상태로 전이할 것임을 통지하는 지점 A 에서 프로세스가 시작한다. 다음 단계에서, 호스트는 지점 B 에 나타난 바와 같이, MDDI_Data0 드라이버를 디세이블시키고 MDDI_Stb 드라이버를 로직 0 으로 설정함으로써 저전력 하이버네이션 상태에 진입한다. 전술한 바와 같이, MDDI_Data0 은 고임피던스 바이어스 네트워크에 의해 0 레벨로 구동된다. 하나의 시간 주기 후에, 호스트는 지점 C 에 나타난 바와 같이 150 μsec 동안 MDDI_Data0 을 로직 1 레벨로 구동시킴으로써 링크 재시작 시퀀스를 시작한다. 또한, 링크 재시작 시퀀스가 시작한 후 50 μsec 가 경과하기 전에, 디스플레이는 지점 D 에 나타난 바와 같이 70 μsec 의 지속기간동안 MDDI_Data0 을 주장한다. 이것은, 디스플레이가 호스트로부터 서비스를 요청할 필요가 있고, 호스트가 이미 링크 재시작 시퀀스를 시작했음을 인식하지 못하기 때문이다. 그 후, 클라이언트는 서비스 요청 펄스 주장의 시도를 종료하고, 지점 E 에 나타난 바와 같이, 드라이버를 고임피던스 상태로 배치한다. 호스트는 MDDI_Data0 을 로직 1 레벨로 계속하여 구동시킨다. 호스트는 지점 F 에 나타난 바와 같이, 50 μsec 동안 MDDI_Data0 을 로직 0 레벨로 구동시키고, 또한, MDDI_Data0 상의 로직 0 레벨과 일치하는 방식으로 MDDI_Stb 생성을 시작한다. MDDI_Data0 을 0 레벨로 나타내고 MDDI_Stb 를 50 μsec 동안 구동시킨 후, 호스트는 지점 G 에 나타난 바와 같이, 서브 프레임 헤더 패킷을 전송함으로써 순방향 링크 상에서 데이터 송신을 시작한다.
전술한 설명으로부터, 호스트가 웨이크업 시퀀스의 일부로서 2 가지 상태를 겪게 하는 것과 관련된 종래의 해결책을 알 수 있다. 제 1 상태에 있어서, 호스트는 150 μsec 동안 MDDI_Data0 을 하이로 구동시키고, 그 후 MDDI_Stb 라인을 활성화하면서 50 μsec 동안 MDDI_Data0 신호를 로우로 구동시키고 MDDI 패킷 송신을 시작한다. 이 프로세스는 MDDI 장치 및 방법을 사용하여 달성될 수 있는 데이터 레이트 면에서 기술 상태를 진보시키는데 양호하게 작용한다. 그러나, 전술한 바와 같이, 조건에 대한 감소된 응답 시간, 또는 다음 단계 또는 프로세스를 더 빠르게 선택하는 능력, 또는 프로세싱 또는 엘리먼트를 단순화시키는 능력 면에서, 더 빠른 속도가 여전히 요구된다.
출원인들은, 호스트가 신호 토글을 위한 클록 주기 기반 타이밍을 사용하는, 웨이크업 프로세싱 및 타이밍에 대한 새로운 창작적 접근방식을 발견했다. 이 구성에서는, 웨이크업 시퀀스의 시작시에 호스트가 MDDI_Data0 신호를 하이로 구동시킨 후 0 내지 10 μsec 동안 MDDI_Stb 토글을 시작하고, 신호가 로우로 구동될 때까지 대기하지 않는다. 웨이크업 시퀀스동안, MDDI_Data0 신호가 항상 로직 0 레벨에 있는 경우에도 호스트는 MDDI_Stb 를 토글한다. 이것은 클라이언트 측으로부터 시간의 개념을 효과적으로 제거하고, 호스트는 최초의 2 가지 상태에 대한 종래의 150 μsec 및 50 μsec 주기를, 이 주기에 대한 150 클록 사이클 및 50 클록 사이클로 변경한다.
이제, 호스트는 데이터 라인을 하이로 구동시키고, 10 클록 사이클 내에 데이터 라인이 0 인 것처럼 스트로브 신호 송신을 시작할 책임이 있다. 호스트가 150 클록 사이클 동안 데이터 라인을 하이로 구동시킨 후, 호스트는 스트로브 신호 송신을 계속하면서 50 클록 사이클 동안 데이터 라인을 로우로 구동시킨다. 이 프로세스 모두가 완료된 후, 호스트는 최초 서브 프레임 헤더 패킷 송신을 시작할 수 있다.
클라이언트 측상에서, 클라이언트 구현은 생성된 클록을 사용하여, 데이터 라인이 우선 하이이고 그 후 로우인 클록 사이클의 수를 계산할 수 있다. 하이 상태로 구동된 데이터 라인 모두에서 발생할 필요가 있는 클록 사이클의 수는 150 이고 로우 상태로 구동되는 데이터 라인에서 요구되는 클록 사이클의 수는 50 이다. 이것은, 적절한 웨이크업 시퀀스에 대해, 클라이언트가, 로우인 데이터 라인의 적어도 50 개의 연속적 클록 사이클이 후속하는, 하이인 데이터 라인의 적어도 150 개의 연속적 클록 사이클을 카운트할 수 있어야 함을 의미한다. 이러한 2 조건이 충족되면, 클라이언트는 최초 서브 프레임의 고유 워드의 검색을 시작할 수 있다. 이 패턴에서는, 카운터를 초기 상태로 복귀시키는 기반으로서, 클라이언트가 하이인 데이터 라인의 최초 150 개의 클록 사이클을 다시 검색하는 중지 (break) 가 사용된다.
하이버네이션으로부터 호스트 기반 웨이크업에 대한 본 발명의 클라이언트 구현은, 전술한 바와 같이, 클록 레이트가 1 Mbps 에서 시작하도록 강요되지 않는 점을 제외하고는 초기 시작의 경우와 매우 유사하다. 대신에, 클록 레이트는 통신 링크가 하이버네이션으로 진입할 때 활성이었던 이전의 레이트로 복귀하도록 설정될 수 있다. 전술한 바와 같이 호스트가 스트로브 신호의 송신을 시작하면, 클라이언트는, 로우인 데이터 라인의 적어도 50 개의 연속적 클록 사이클이 후속하는 하이인 데이터 라인의 적어도 150 개의 연속적 클록 사이클을 다시 카운트할 수 있어야 한다. 이 2 조건이 만족되면, 클라이언트는 고유 워드의 검색을 시작할 수 있다.
하이버네이션으로부터 호스트 기반 웨이크업에 대한 본 발명의 클라이언트 구현은, 클라이언트가 데이터 라인을 구동시키게 함으로써 시작하는 점을 제외하고는 호스트 기반 웨이크업과 유사하다. 클라이언트는 호스트 디바이스를 웨이크업시키기 위한 클록 없이, 데이터 라인을 비동기적으로 구동시킬 수 있다. 데이터 라인이 클라이언트에 의해 하이로 구동하고 있음을 호스트가 인식하면, 웨이크업 시퀀스를 시작할 수 있다. 클라이언트는 호스트 시작에 의해 또는 웨이크업 프로세스동안 생성된 클록 사이클의 수를 카운트할 수 있다. 클라이언트가 하이인 데이터의 70 개의 연속적 클록 사이클을 카운트하면, 데이터 라인을 하이로 구동시키는 것을 정지시킬 수 있다. 이 때, 호스트도 이미 데이터 라인을 하이로 구동시키고 있어야 한다. 그 후, 클라이언트는 하이인 데이터 라인이 150 개의 클록 사이클에 도달하도록 하이인 데이터 라인의 또 다른 80 개의 연속적 클록 사이클을 카운트할 수 있고, 그 후 로우인 데이터 라인의 50 개의 클록 사이클을 검색할 수 있다. 이 3 개의 조건이 만족되면, 클라이언트는 고유 워드의 검색을 시작할 수 있다.
웨이크업 프로세스의 이러한 새로운 구현의 이점은, 시간 측정 디바이스의 필요성이 제거된다는 것이다. 오실레이터이든, 커패시터 방전 회로이든 또는 또 다른 공지의 디바이스이든, 클라이언트는 시작 조건을 결정하기 위한 이러한 외부 디바이스를 더 이상 필요로하지 않는다. 이것은 클라이언트 디바이스 보드 상에 제어기, 카운터 등을 구현할 때 비용 및 회로 영역을 절감하게 한다. 이것은 클라이언트에는 이점이 아닐 수도 있지만, 호스트에 대해서, 이 기술은 코어 회로에 사용되고 있는 VHDL (very high density logic) 면에서 호스트를 잠재적으로 단순화할 수 있다. 또한, 어느 외부 회로도 호스트 기반 웨이크업을 대기하고 있는 코어 엘리먼트를 위해 실행되고 있을 필요성이 없기 때문에, 웨이크업 통지 및 측정 소스로서 데이터 및 스트로브 라인을 사용한 전력 소모는 더 낮아질 것이다.
사용되는 사이클 또는 클록 주기의 수는 예시적이며, 또 다른 주기가 사용될 수 있음은 당업자에게 자명할 것이다.
웨이크업 프로세스의 이러한 새로운 구현의 이점은, 시간 측정 디바이스의 필요성이 제거된다는 것이다. 오실레이터이든, 커패시터 방전 회로이든 또는 또 다른 공지의 디바이스이든, 클라이언트는 시작 조건을 결정하기 위한 이러한 외부 디바이스를 더 이상 필요로하지 않는다. 이것은 클라이언트 디바이스 보드 상에 제어기, 카운터 등을 구현할 때 비용 및 회로 영역을 절감하게 한다. 이것은 클라이언트에는 이점이 아닐 수도 있지만, 호스트에 대해서, 이 기술은 코어 회로에 사용되고 있는 VHDL (very high density logic) 면에서 호스트를 잠재적으로 단순화할 수 있다. 또한, 어느 외부 회로도 호스트 기반 웨이크업을 대기하고 있는 코어 엘리먼트를 위해 실행되고 있을 필요성이 없기 때문에, 웨이크업 통지 및 측정 소스로서 데이터 및 스트로브 라인을 사용한 전력 소모는 더 낮아질 것이다.
이 새로운 기술의 동작을 명확화하고 설명하기 위해, MDDI_Data0, MDDI_Stb 및 클록 주기에 관련된 다양한 동작들이 도 68a, 68b 및 68c 에 도시되어 있다.
경합이 없는 통상적인 호스트 개시 웨이크업의 프로세싱 단계의 예가 도 68a 에 도시되어 있으며, 여기서 이벤트는 편의를 위해 문자 A, B, C, D, E, F 및 G 를 사용하여 나타낸다. 링크 셧다운 패킷을 클라이언트 디바이스에 전송하여, 링크가 저전력 하이버네이션 상태로 전이할 것임을 통지하는 지점 A 에서 프로세스가 시작한다. 다음 단계인 지점 B 에서, 호스트는 MDDI_Stb 를 약 64 사이클 (또는 소망하는 시스템 설계에 따라) 동안 토글하여, 클라이언트에 의한 프로세싱이, MDDI_Stb 가 토글을 정지시키기 전에 완료되게 하며, 이는 클라이언트 디바이스에서 복구된 클록을 정지시킨다. 또한, 호스트는 MDDI_Data0 을 로직 0 레벨로 설정하고, 그 후 CRC 후에 16 내지 48 사이클 (일반적으로 출력 사용불가 전파 딜레이를 포함함) 범위에서 MDDI_Data0 출력을 디세이블시킨다. CRC 후 및 다음 단계 (C) 이전에 48 사이클 후 일정 시간동안 클라이언트 내의 MDDI_Data0 및 MDDI_Stb 를 위한 고속 수신기를 저전력 상태로 두는 것이 바람직할 수도 있다.
호스트는 MDDI_Data0 및 MDDI_Stb 드라이버를 디세이블시키고 호스트 제어기를 저전력 하이버네이션 상태에 둠으로써, 지점 또는 단계 C 에서 저전력 하이버네이션 상태에 진입한다. 또한, MDDI_Stb 드라이버를 (고임피던스 바이어스 네트워크를 사용하여) 로직 0 레벨로 설정할 수도 있다. 또는 소망에 따라 하이버네이션동안 토글을 계속하도록 설정할 수도 있다.
일정 시간 주기 후, 호스트는 MDDI_Data0 및 MDDI_Stb 드라이버 출력을 인에이블시킴으로써 지점 D 에서 링크 재시작 시퀀스를 시작한다. 드라이버가 각각의 출력을 완전하게 인에이블시킬 때까지, 호스트는 MDDI_Data0 을 로직 1 레벨로 구동하고 MDDI_Stb 를 로직 0 레벨로 구동한다. 호스트는 통상적으로 이러한 출력이 소망하는 로직 레벨에 도달한 후 MDDI_Stb 상에서 펄스를 구동하기 전에 약 200 나노세컨드를 대기한다. 이는, 클라이언트 시간이 수신할 준비를 하게한다.
호스트 드라이버가 인에이블되고, MDDI_Data0 이 로직 1 레벨로 구동되며, 호스트는 지점 E 에 나타난 바와 같이 150 MDDI_Stb 사이클의 지속기간동안 MDDI_Stb 토글을 시작한다. 지점 F 에 나타난 바와 같이, 호스트는 MDDI_Data0 을 50 사이클동안 로직 0 레벨로 구동시키고, 클라이언트는, MDDI_Data0 이 40 MDDI_Stb 사이클동안 로직 0 레벨에 있은 후 서브 프레임 헤더 패킷 검색을 시작한다. 지점 G 에 나타난 바와 같이, 호스트는 서브 프레임 헤더 패킷을 전송함으로써 순방향 링크에서 데이터 송신을 시작한다.
경합이 없는 통상적인 클라이언트 개시 웨이크업에 대한 프로세싱 단계의 예가 도 68b 에 도시되어 있으며, 여기서 이벤트는 편의를 위해 문자 A, B, C, D, E, F, G, H 및 I 를 사용하여 나타낸다. 전술한 바와 같이, 호스트가 링크 셧다운 패킷을 전송하여, 링크가 저전력 상태로 전이할 것임을 클라이언트에 통지하는 지점 A 에서 프로세스가 시작한다.
지점 B 에서, 호스트는 약 64 사이클 (또는 소망하는 시스템 설계에 따라) 동안 MDDI_Stb 를 토글하여, 클라이언트에 의한 프로세싱이, MDDI_Stb 가 토글을 정지시키기 전에 완료되게 하며, 이는 클라이언트 디바이스에서 복구된 클록을 정지시킨다. 또한, 호스트는 초기에 MDDI_Data0 을 로직 0 레벨로 설정하고, 그 후, CRC 후에 16 내지 48 사이클 (일반적으로 출력 디세이블 전파 딜레이를 포함함) 의 범위에서 MDDI_Data0 출력을 디세이블시킨다. CRC 후 및 다음 단계 (C) 의 전에 48 사이클 후 일정 시간동안 클라이언트의 MDDI_Data0 및 MDDI_Stb 를 위한 고속 수신기를 저전력 상태에 두는 것이 바람직할 수도 있다.
호스트는 MDDI_Data0 및 MDDI_Stb 드라이버를 디세이블시키고 호스트 제어기를 저전력 하이버네이션 상태에 둠으로써 지점 또는 단계 C 에서 저전력 하이버네이션 상태에 진입한다. 또한, MDDI_Stb 드라이버를 (고임피던스 바이어스 네트워크를 사용하여) 로직 0 레벨로 설정하거나, 소망에 따라 하이버네이션동안 토글을 계속하도록 설정할 수도 있다. 또한, 클라이언트는 저전력 하이버네이션 상태에 존재한다.
일정 시간 주기 후, MDDI_Stb 수신기를 인에이블시키고, 또한 MDDI_Stb 수신기의 오프셋을 인에이블시켜, 호스트가 MDDI_Stb 드라이버를 인에이블시키기 전에 MDDI_Stb 의 수신 버전 상태가 클라이언트에서 로직 0 레벨에 존재함을 보장하게 함으로써, 클라이언트는 지점 D 에서 링크 재시작 시퀀스를 시작한다. 수신기가 유효한 차동 신호의 수신을 보장하고, 소망에 따라 잘못된 신호를 금지하게 하기 직전에 클라이언트가 오프셋을 인에이블시키는 것이 바람직할 수도 있다. 클라이언트는 MDDI_Data0 라인을 로직 1 레벨로 구동시키면서 MDDI_Data0 드라이버를 인에이블시킨다.
약 1 msec 내인 지점 E 에서, 호스트는 클라이언트로부터의 서비스 요청 펄스를 인식하고, MDDI_Data0 및 MDDI_Stb 드라이버 출력을 인에이블시킴으로써 링크 재시작 시퀀스를 시작한다. 드라이버가 각각의 출력을 인에이블시키는 동안, 호스트는 MDDI_Data0 을 로직 1 레벨로 구동시키고 MDDI_Stb 를 로직 0 레벨로 구동시킨다. 이러한 출력이 소망하는 로직 레벨에 도달한 후 호스트는 통상적으로 MDDI_Stb 상에서 펄스를 구동하기 전에 약 200 나노세컨드를 대기한다. 이는, 클라이언트 시간이 수신을 준비하게 한다.
호스트 드라이버가 인에이블되고, MDDI_Data0 이 로직 1 레벨로 구동되며, 호스트는 지점 F 에 나타난 바와 같이, 150 MDDI_Stb 사이클의 지속기간동안 MDDI_Stb 상에서 펄스 출력을 시작한다. 클라이언트가 MDDI_Stb 상에서 최초 펄스를 인식한 경우, MDDI_Stb 수신기 내에 오프셋을 디세이블시킨다. 클라이언트는 70 MDDI_Stb 사이클동안 MDDI_Data0 을 로직 1 레벨로 계속 구동시키고, 지점 G 에서 MDDI_Data0 드라이버를 디세이블시킨다.
지점 G 및 H 에 나타난 바와 같이, 호스트는 MDDI_Data0 을 50 사이클동안 로직 0 레벨로 구동하고, 클라이언트는, MDDI_Data0 이 40 MDDI_Stb 사이클동안 로직 0 레벨에 존재한 후 서브 프레임 헤더 패킷 검색을 시작한다. 호스트는 지점 I 에 나타난 바와 같이, 서브 프레임 헤더 패킷을 전송함으로써 순방향 링크 상에서 데이터 송신을 시작한다.
클라이언트로부터의 경합을 갖는, 즉 클라이언트 또한 링크 웨이크업을 원하는 통상의 호스트 개시 웨이크업에 대한 프로세싱 단계의 예가 도 68c 에 도시되어 있다. 이벤트는 편의를 위해 문자 A, B, C, D, E, F, G, H 및 I 를 사용하여 나타낸다. 전술한 바와 같이, 호스트가 링크 셧다운 패킷을 전송하여, 링크가 저전력 상태로 전이할 것임을 클라이언트에 통지하는 지점 A 에서 프로세스가 시작하며, 64 사이클 (또는 소망하는 시스템 설계에 따라) 동안 MDDI_Stb 가 토글되는 지점 B 로 진행하고, 그 후, MDDI_Data0 및 MDDI_Stb 드라이버를 디세이블시키고 호스트 제어기를 저전력 하이버네이션 상태로 둠으로써 호스트가 저전력 하이버네이션 상태로 진입하는 지점 C 로 진행한다. 일정 시간 주기 후, 호스트는 MDDI_Data0 및 MDDI_Stb 드라이버 출력을 인에이블시킴으로써 지점 D 에서 링크 재시작 시퀀스를 시작하고, 지점 E 에 나타난 바와 같이, 150 MDDI_Stb 사이클의 지속기간동안 MDDI_Stb 토글을 시작한다.
지점 E 후 70 MDDI_Stb 사이클까지의 지점에서 (여기서는 지점 F 에서), 호스트가 MDDI_Data0 을 로직 1 레벨로 구동하고 있음을 클라이언트는 아직 인식하지 못하므로, 클라이언트 또한 MDDI_Data0 을 로직 1 레벨로 구동한다. 이것은, 클라이언트가 서비스 요청을 원하지만, 통신하고 있는 호스트가 링크 재시작 시퀀스를 이미 시작했음을 클라이언트가 인식하지 못하기 때문에 발생한다. 지점 G 에서, 클라이언트는 MDDI_Data0 구동을 종료하고, 출력을 디세이블시킴으로써 드라이버를 고임피던스 상태로 둔다. 호스트는 80 의 추가 사이클동안 MDDI_Data0 을 로직 1 레벨로 구동하기를 계속한다.
지점 H 에 나타난 바와 같이, 호스트는 50 사이클동안 MDDI_Data0 을 로직 0 레벨로 구동하고, 클라이언트는, MDDI_Data0 을 40 MDDI_Stb 사이클동안 로직 0 레벨에 존재한 후 서브 프레임 헤더 패킷 검색을 시작한다. 지점 I 에 나타난 바와 같이, 호스트는 서브 프레임 헤더 패킷을 전송함으로써 순방향 링크에서 데이터 전송을 시작한다.
VI . 인터페이스의 전기적 사양
예시적인 실시형태에서는, 데이터-스트로브 신호 또는 DATA-STB 포맷을 사용하여 넌-리턴-투-제로 (NRZ) 포맷의 데이터가 인코딩되며, 이는 클록 정보가 데이터 및 스트로브 신호에 구현되게 한다. 클록은 복잡한 위상 동기 루프 회로없이 복구될 수 있다. 전술한 바와 같이, 또 다른 도전체, 프린트 와이어 또는 전송 엘리먼트가 사용될 수 있지만, 일반적으로 와이어-라인 케이블을 사용하여 구현될 수 있는 양방향 차동 링크상에서 데이터는 반송된다. 스트로브 신호 (STB) 는 호스트에 의해서만 구동되는 일방향 링크 상에서 반송된다. 계속하여 상태 0 또는 1 이 존재하는 경우에는 스트로브 신호는 값 (0 또는 1) 을 토글하고, 이는 데이터 라인 또는 신호 상에서 동일하게 잔류한다.
비트 "1110001011" 과 같은 데이터 시퀀스가 DATA-STB 인코딩을 사용하여 송신되는 방법의 예가 도 40 에 도식적 형태로 도시되어 있다. 도 40 에서, 각각 적절하게 시간 정렬되어 (공통의 시작점), DATA 신호 (4002) 는 신호 타이밍 차트의 상위 라인에 도시되어 있고, STB 신호 (4004) 는 2 번째 라인에 도시되어 있다. 시간이 경과함에 따라, DATA 라인 (4002) (신호) 상에서 발생한 상태의 변화가 존재하면, STB 라인 (4004) (신호) 은 이전의 상태를 유지하며, 따라서, DATA 신호의 최초 '1' 상태가 STB 신호에 대한 시작값인 최초 '0' 상태와 상관된다. 그러나, DATA 신호의 상태, 레벨이 변화하지 않는 경우, STB 신호는, DATA 에 또 다른 '1' 값이 제공되는 도 40 의 경우에서와 같이 반대의 상태, 이 예에서는 '1' 로 토글한다. 즉, DATA 와 STB 사이에서 사이클당 1 회의 전이만이 존재한다. 따라서, DATA 신호가 '1' 로 유지되면, STB 신호는 다시, 이 경우엔 '0' 으로 전이하고, DATA 신호가 레벨 '0' 으로 변경되면 이 레벨 또는 값을 유지한다. DATA 신호가 '1' 로 유지되면, STB 신호는 반대의 상태, 또는 이 예에서는 '1' 로 토글하고, DATA 신호가 레벨 또는 값을 변경하거나 유지하면, 계속 이와 같이 동작한다.
이 신호의 수신시에, DATA 및 STB 신호에 대해 배타적 OR (XOR) 연산이 수행되어 클록 신호 (4006) 를 생성하고, 이것은 소망하는 데이터 및 스트로브 신호와의 상대적 비교를 위해 타이밍 차트의 바닥에 도시되어 있다. 호스트에서 입력 데이터로부터 DATA 및 STB 출력 또는 신호를 생성하여, 클라이언트에서 DATA 및 STB 신호로부터 데이터를 복구하거나 리캡처하는데 유용한 회로의 예가 도 41 에 도시되어 있다.
도 41 에서는, 송신부 (4100) 가 사용되어 중간 신호 경로 (4102) 상에서 원시 DATA 및 STB 신호를 생성 및 송신하고, 수신부 (4120) 가 사용되어 신호를 수신하고 데이터를 복구한다. 도 41 에 도시된 바와 같이, 호스트로부터 클라이언트로 데이터를 전송하기 위해, DATA 신호는, 회로를 트리거하기 위한 클록 신호와 함께 2 개의 D-타입 플리플롭 회로 엘리먼트 (4104 및 4106) 에 입력된다. 그 후, 2 개의 플리플롭 회로 출력 (Q) 은 2 개의 차동 라인 드라이버 (4108 및 4110) (전압 모드) 를 사용하여, 각각 MDDI_Data0+, MDDI_Data0- 및 MDDI_Stb+, MDDI_Stb- 로 분할된다. 3-입력 배타적 NOR (XNOR) 게이트, 회로 또는 로직 엘리먼트 (4112) 가 접속되어 DATA 및 2 개의 플리플롭의 출력을 수신하고, MDDI_Stb+, MDDI_Stb- 신호를 교대로 생성하는 제 2 플리플롭에 대한 데이터 입력을 제공하는 출력을 생성한다. 편이를 위해, XNOR 게이트는, 스트로브를 생성하는 플리플롭의 Q 출력을 효과적으로 반전시키는 것을 나타내도록 배치된 반전 원형표시를 가진다.
도 41 의 수신부 (4120) 에서, MDDI_Data0+, MDDI_Data0- 및 MDDI_Stb+, MDDI_Stb- 신호는, 차동 신호로부터 단일 출력을 생성하는 2 개의 차동 라인 수신기 (4122 및 4124) 에 의해 각각 수신된다. 그 후, 증폭기의 출력은, 클록 신호를 생성하는 2-입력 배타적 OR (XOR) 게이트, 회로 또는 로직 엘리먼트 (4126) 의 입력부 각각에 입력된다. 클록 신호는, 딜레이 엘리먼트 (4132) 를 통해 DATA 신호의 딜레이된 버전을 수신하는 2 개의 D-타입 플리플롭 회로 (4128 및 4130) 각각을 트리거하는데 사용되며, 플리플롭 중 하나 (4128) 는 데이터 '0' 값을 생성하고 다른 하나 (4130) 는 데이터 '1' 값을 생성한다. 또한, 클록은 XOR 로부터의 독립 출력을 가진다. 클록 정보가 DATA 및 STB 라인 사이에 분포되기 때문에, 클록 레이트의 1/2 보다 빠른 상태들 사이에서는 신호가 전이하지 않는다. DATA 및 STB 신호의 배타적 OR 프로세싱을 사용하여 클록이 재생성되기 때문에, 시스템은, 클록 신호가 단일 전용데이터 라인을 통해 직접 전송되는 상황에 비해 입력 데이터와 클록 사이의 스큐 양의 2 배를 효과적으로 허용한다.
MDDI 데이터 쌍, 즉 MDDI_Stb+ 및 MDDI_Stb- 신호는 차동 모드에서 동작되어, 잡음의 부정적 영향으로부터 내성을 최대화한다. 차동 신호 경로의 각 부분은 신호를 전송하는데 사용되는 케이블 또는 도전체의 고유 임피던스의 1/2 로 종단된 소스이다. MDDI 데이터 쌍은 호스트 및 클라이언트 말단 모두에서 종단된 소스이다. 이 2 개의 드라이버 중 하나만이 소정 시간에 활성이기 때문에, 종단은 전송 링크동안 계속하여 소스에 존재한다. MDDI_Stb+ 및 MDDI_Stb- 신호는 호스트에 의해서만 구동된다.
드라이버, 수신기, 및 본 발명의 MDD 인터페이스의 일부로서 신호 전송을 위한 종단부를 달성하는데 유용한 엘리먼트의 예시적인 구성이 도 42 에 도시되어 있으며, MDDI_Data0 및 MDDI_Stb 의 대응 DC 전기적 사양은 표 7 에 나타나 있다. 이 예시적인 인터페이스는, 1 볼트 미만의 전력 스윙 및 저전력 드레인을 가진 저전압 감지 (여기서는 200 mV) 를 사용한다.
Figure 112011040607250-pat00003
차동 라인 드라이버 및 라인 수신기의 전기적 파라미터 및 특징이 표 8 에 설명되어 있다. 기능상, 드라이버는 입력 상의 로직 레벨을 포지티브 출력부에 직접 전송하고, 입력의 반전을 네거티브 출력부에 전송한다. 입력으로부터 출력까지의 딜레이는 차동적으로 구동되는 차동 라인에 양호하게 매칭된다. 대부분의 구현에서, 출력상의 전압 스윙은 입력상의 스윙보다 적어서 전력 소모 및 전자기적 방출을 최소화한다. 표 8 은 약 0.5 V 에서 스윙하는 최소 전압 스윙을 제공한다. 그러나, 당업자에게 공지된 바와 같이 다른 값이 사용될 수 있으며, 발명자는 설계 제약에 따라 일부 실시형태에서 더 작은 값을 고려하였다.
차동 라인 수신기는 고속 전압 비교기와 동일한 특성을 가진다. 도 41 에서, 원형표시없는 입력이 포지티브 입력이고, 원형표시를 가진 입력이 네거티브 입력이다. (Vinput+)-(Vinput-) 가 0 보다 크면 출력은 로직 1 이다. 이를 설명하는 또 다른 방법은 로직 0 및 1 전압 레벨에서 클리핑된 출력을 갖는 매우 큰 (가상적으로는 무한한) 이득을 가진 차동 증폭기이다.
차동 쌍 사이의 딜레이는 가장 빠른 잠재적 속도에서 차동 송신 시스템을 동작시키기 위해 최소화되어야 한다.
도 42 에서, 호스트 제어기 (4202) 및 클라이언트 또는 디스플레이 제어기 (4204) 가 통신 링크 (4206) 를 통해 패킷을 전송하는 것으로 도시되어 있다. 호스트 제어기는 일련의 3 개의 드라이버 (4210, 4212 및 4214) 를 이용하여, 전송될 DATA 및 STB 신호를 수신하고 전송될 클라이언트 데이터 신호를 수신한다. 호스트 DATA 의 전달을 책임지는 드라이버는 인에이블 신호 입력을 이용하여, 호스트로부터 클라이언트로 전송이 기대되는 경우에만 일반적으로 통신 링크를 활성화시킨다. STB 신호가 데이터 전송의 일부로서 형성되기 때문에, 어떠한 추가적인 인에이블 신호도 그 드라이버 (4212) 에 이용되지 않는다. DATA 및 STB 드라이버 각각의 출력은 종단 임피던스 또는 저항 (4216a, 4216b, 4216c 및 4216d) 에 각각 접속된다.
또한, 종단 저항 (4216a 및 4216b) 은 STB 신호 프로세싱을 위해 클라이언트측 수신기 (4220) 의 입력상에서 임피던스로서 동작할 것이고, 추가 종단 저항 (4216e 및 4216f) 은 클라이언트 데이터 프로세싱 수신기 (4222) 의 입력상에서 각각 저항 (4216c 및 4216d) 와 직렬로 배치된다. 클라이언트 제어기의 제 6 드라이버 (4226) 는 클라이언트로부터 호스트로 전송되는 데이터 신호를 준비하는데 사용되고, 드라이버 (4214) 는 입력층상에서 종단 저항 (4216c 및 4216d) 을 통해 프로세싱을 통해 호스트에 전송될 데이터를 프로세싱한다.
2 개의 추가 저항 (4218a 및 4218b) 은 다른 부분에서 설명하는 하이버네이션 제어의 일부로서 종단 저항과 접지 및 전압원 (4220) 사이에 각각 배치된다. 전압원은 데이터 흐름을 관리하기 위해, 전송 라인을 전술한 하이 또는 로우 레벨로 구동시키는데 사용된다.
전술한 드라이버 및 임피던스는 개별적 구성요소로서 형성될 수 있고, 또는 회로 모듈, 또는 더 효과적인 인코더 또는 디코더 솔루션으로서 동작하는 주문형 집적회로 (ASIC) 의 일부로서 형성될 수 있다.
전력은, MDDI_Pwr 및 MDDI_Gnd 로 표시되는 신호를 사용하여 호스트 디바이스로부터 1 쌍의 도전체를 통해 클라이언트 디바이스 또는 디스플레이로 전송되는 것을 쉽게 알 수 있다. 신호의 MDDI_Gnd 부분은 기준 접지 및 디스플레이 디바이스를 위한 전압 공급 리턴 경로 또는 신호로서 동작한다. MDDI_Pwr 신호는 호스트 디바이스에 의해 구동되는 디스플레이 디바이스 전원으로서 동작한다. 예시적인 구성에서는, 저전력 애플리케이션에 대해, 디스플레이 디바이스가 500 mA 까지 허용된다. MDDI_Pwr 신호는, 리튬-이온 타입 배터리 또는 호스트 디바이스에 상주하는 배터리 팩과 같은 휴대용 전원으로부터 제공될 수 있지만 이에 한정되지는 않으며, MDDI_Gnd 에 대해 3.2 내지 4.3 볼트일 수도 있다.
VII . 타이밍 특성
A. 개요
호스트로부터 서비스를 보호하기 위해 클라이언트에 의해 이용되고, 이러한 서비스를 제공하기 위해 호스트에 의해 이용되는 단계 및 신호 레벨이 도 43 에 도시되어 있다. 도 43 에서, 도시된 신호의 최초 부분은 호스트로부터 전송되고 있는 링크 셧다운 패킷을 도시하며, 데이터 라인은 고임피던스 바이어스 회로를 사용하여 로직 0 상태로 구동된다. 클라이언트 디스플레이 또는 호스트에 의해 송신되는 데이터는 없으며, 이는 드라이버를 디세이블시킨다. MDDI_Stb 가 링크 셧다운 패킷동안 활성이기 때문에, MDDI_Stb 신호 라인에 대한 일련의 스트로브 펄스가 바닥에 표시될 수 있다. 이 패킷이 종료되고, 호스트가 바이어스 회로 및 로직을 0 으로 구동시킴에 따라 로직 레벨이 0 으로 변경되면, MDDI_Stb 신호 라인 또한 0 레벨로 변경된다. 이것은 호스트로부터의 최종 신호 전송 또는 서비스의 종단을 나타내고, 경과한 임의의 시간에 발생할 수도 있었으며, 서비스 시작 이전의 신호 상태 및 서비스의 이전의 중단을 나타내는데 포함된다. 소망한다면, 신호와 같은 것이 이러한 호스트 디바이스에 의해 착수되었던 '알려진' 이전의 통신없이 통신 링크를 적절한 상태로 재설정하기 위해 단지 전송될 수 있다.
도 43 에 도시된 바와 같이, 클라이언트로부터의 신호 출력은 초기에 0 의 로직 레벨로 설정된다. 즉, 클라이언트 출력은 고임피던스이고, 드라이버는 디세이블된다. 서비스가 요청되는 경우, 클라이언트는 드라이버를 인에이블시키고 서비스 요청을 호스트에 전송하며, 이는 라인이 로직 1 레벨로 구동되는 시간동안의 주기이며 tservice 로 지정된다. thost-detect 로 표시된 요청을 호스트가 검출하기 전에 특정량의 시간이 경과하거나 요구될 수도 있고, 그 후 호스트는 신호를 로직 1 레벨로 구동시킴으로써 링크 시작 시퀀스에 응답한다. 이 시점에서, 클라이언트는 요청을 디어서트하고, 서비스 요청 드라이버를 디세이블시켜, 클라이언트로부터의 출력 라인은 다시 0 로직 레벨이 된다. 이 시간동안, MDDI_Stb 신호는 로직 0 레벨에 존재한다.
trestart-high 로 표시된 주기동안 호스트가 호스트 데이터 출력을 '1' 레벨에서 구동시키고, 그 후, 호스트가 로직 레벨을 0 으로 구동시키며 trestart-low 로 표시된 주기동안 MDDI_Stb 를 활성화시키고, 그 후, 제 1 순방향 트래픽이 서브 프레임 헤더 패킷을 시작하고, 그 후 순방향 트래픽 패킷이 전송된다. MDDI_Stb 신호는 trestart-low 주기 및 후속 서브 프레임 헤더 패킷동안 활성이다.
표 8 은 전술한 다양한 시간의 길이에 대한 대표 시간 및 예시적인 최소 및 최대 데이터 레이트의 관계를 나타내며, 여기서
Figure 112011040607250-pat00004
이다.
Figure 112011040607250-pat00005
도 41 및 42 에 도시된 개별 엘리먼트의 기능은 공지되어 있으며, 도 42 에 도시된 엘리먼트의 기능은 도 43 의 타이밍도에 의해 확인될 수 있음을 당업자는 쉽게 이해할 것이다. 데이터 스트로브 인코딩을 수행하고 이로부터 클록을 복구하는 방법에 관한 설명은 불필요하기 때문에, 도 42 에 도시된 일련의 종단 및 하이버네이션 저항에 대한 세부사항은 도 41 에서 생략되어 있다.
B. 데이터 스트로브 타이밍 순방향 링크
호스트 드라이버 출력으로부터 순방향 링크상에서 데이터를 전송하는 스위칭 특성이 표 9 에 설명되어 있다. 표 9 는 소정의 신호 전이가 발생하는 통상의 시간에 대해 소망하는 최소 및 최대값의 표 형태를 제공한다. 예를 들어, ttdd-(host-output) 으로 표시된, 데이터값 ('0' 또는 '1' 의 출력) 의 시작으로부터 종료까지 발생하는 전이, 즉 Data0 에서 Data0 으로의 전이에 대한 시간의 통상적 길이는 ttbit 이며, 최소 시간은 약 ttbit-0.5 nsec 이고, 최대 시간은 약 ttbit+0.5 nsec 이다. Data0, 또 다른 데이터 라인 (DataX) 및 스트로브 라인 (Stb) 간의 상대적인 간격은 도 44 에 도시되어 있으며, 도 44 에는, Data0 에서 스트로브, 스트로브에서 스트로브, 스트로브에서 Data0, Data0 에서 넌-Data0, 넌-Data0 에서 넌-Data0, 넌-Data0 에서 스트로브 및 스트로브에서 넌-Data0 으로의 전이가 도시되어 있고, 이들은 각각 ttds-(host-output), ttss-(host-output), ttsd-(host-output), ttddx-(host-output), ttdxdx-(host-output), ttdxs-(host-output) 및 ttsdx-(host-output) 로 표시되어 있다.
Figure 112011040607250-pat00006
순방향 링크 상에서 데이터를 전송하는 동일한 신호에 대한 클라이언트 수신기 입력에 대한 통상의 MDDI 타이밍 요건이 표 10 에 도시되어 있다. 딜레이된 시간을 제외하고 동일한 신호가 설명되기 때문에, 당업자가 인식하는 바와 같이, 각 표시의 신호 특징 또는 의미를 설명하기 위한 새로운 도면은 불필요하다.
Figure 112011040607250-pat00007
도 45 및 46 은, 호스트가 호스트 드라이버를 인에이블시키거나 디세이블시키는 경우 각각 발생할 수 있는 응답에서의 딜레이의 존재를 도시한다. 호스트가 역방향 링크 캡슐화 패킷 또는 라운드트립 딜레이 측정 패킷과 같은 특정한 패킷을 포워딩하는 경우, 호스트는, 도 45 에 도시된 전송되었던 파라미터 CRC, 스트로브 정렬 및 올 0 패킷과 같은 소망하는 패킷이 포워딩된 후 라인 드라이버를 디세이블시킨다. 그러나, 도 45 에 도시된 바와 같이, 라인의 상태는 반드시 '0' 으로부터 소망하는 더 높은 값으로 순간적으로 전환하지는 않으며, 비록 이는 제공된 특정한 제어 또는 회로 소자로 잠재적으로 달성될 수는 있지만, 반응하기 위해 호스트 드라이버 디세이블 딜레이 주기로 표시된 시간 주기만큼을 소요한다. 이 시간 주기가 0 나노세컨드 (nsec.) 의 길이인 것처럼 가상적으로는 순간에 발생하는 반면, 시간 주기는 기대되는 최대 주기 길이인 10 nsec. 의 더 긴 주기에 연장될 수도 있으며, 이것은 가드 시간 1 또는 턴어라운드 1 패킷 주기동안 발생한다.
도 46 을 참조하면, 호스트 드라이버가 역방향 링크 캡슐화 패킷 또는 라운드트립 딜레이 측정 패킷과 같은 패킷을 전송하는 동안 인에이블되는 경우 신호 레벨 변화가 발생하는 것을 알 수 있다. 여기서, 가드 시간 2 또는 턴어라운드 2 패킷 주기 후, 호스트 드라이버는 인에이블되고, 제 1 패킷이 전송되기 전 드라이버 리-인에이블 주기동안 발생하는 호스트 드라이버 사용가능 딜레이 주기로 표시된 시간 주기 동안 접근되거나 도달되는 레벨 (여기서는 '0') 을 구동시키기 시작한다.
유사한 프로세스가, 드라이버에 대해, 및 클라이언트 디바이스 (여기서는 디스플레이) 로의 신호 전달에 대해 발생한다. 이 주기의 길이에 대한 일반적 가이드라인 및 각각의 관계가 아래의 표 11 에 나타나 있다.
설명 최소값 최대값 단위
호스트 드라이버 디세이블 딜레이 0 10 nsec
호스트 드라이버 인에이블 딜레이 0 2.0 nsec
디스플레이 디라이버 디세이블 딜레이 0 10 nsec
디스플레이 드라이버 인에이블 딜레이 0 2.0 nsec
C. 데이터 스트로브 타이밍 역방향 링크
클라이언트 드라이버 출력으로부터 역방향 링크 상에서 데이터를 전송하는데 사용되는 데이터 및 스트로브 신호에 대한 스위칭 특징 및 타이밍 관계가 도 47 및 48 에 도시되어 있다. 이하, 특정한 신호 전이에 대한 통상의 시간을 설명한다. 도 47 은 호스트 수신기에서 전송되는 데이터의 타이밍과 스트로브 펄스의 선두 및 후미 에지간의 관계를 도시한다. 즉, 스트로브 신호의 상승 또는 선두 에칭에 대한 셋-업 시간을 tsu-sr, 스트로브 신호의 후미 또는 하강 에칭에 대한 셋-업 시간을 tsu-sf 라 한다. 이러한 셋-업 주기에 대한 통상의 시간 길이는 최소 8 나노세컨드 단위이다.
도 48 은 역방향 데이터 타이밍에 의해 개발된 스위칭 특징 및 대응하는 클라이언트 출력 딜레이를 도시한다. 도 48 에서, 전송되는 데이터의 타이밍과 유도된 딜레이를 설명하기 위한 스트로브 펄스의 선두 및 후미 에지의 관계를 알 수 있다. 즉, 스트로브 신호의 상승 또는 선두 에지와 데이터 (유효) 간의 전파 딜레이를 tpd-sr, 데이터와 스트로브 신호의 후미 또는 하강 에지간의 전파 딜레이를 tpd-sf 라 한다. 이 전파 딜레이 주기에 대한 통상적인 최대 길이는 8 나노세컨드 단위이다.
VIII . 링크 제어 (링크 제어기 동작) 의 구현
A. 상태 머신 패킷 프로세서
MDDI 링크를 통해 전송되는 패킷은, 소망에 따라 저속 레이트도 분명 수용될 수 있지만, 매우 고속으로, 통상적으로는 400 Mbps 와 같은 300 Mbps 이상의 단위에서 발송된다. 이러한 타입의 버스 또는 전송 링크 속도는 현재의 상업적으로 사용가능한 (경제적인) 범용 마이크로프로세서 등이 제어하기에는 너무 빠르다. 따라서, 이러한 타입의 신호 전송을 달성하기 위한 실용적인 구현은, 의도되는 적절한 오디오-비주얼 서브시스템에 전송되거나 재지시되는 패킷을 생성하기 위해 입력 패킷 스트림을 파싱 (parsing) 하는 프로그램가능 상태 머신을 이용하는 것이다. 이러한 디바이스는 널리 공지되어 있으며, 일반적으로 한정된 수의 동작, 기능 또는 상태에 전용되는 회로를 사용하여 소망하는 고속 또는 초고속 동작을 달성한다.
범용 제어기, 프로세서, 또는 프로세싱 엘리먼트가, 더 저속 요구를 가진 제어 또는 상태 패킷과 같은 일부 정보를 더 적절하게 동작하거나 조작하는데 사용될 수 있다. 이러한 패킷 (제어, 상태 또는 다른 미리 규정된 패킷) 이 수신되는 경우, 상태 머신이 이들을 데이터 버퍼 또는 유사한 프로세싱 엘리먼트를 통해 범용 프로세서에 전송하여, 오디오 및 비주얼 패킷이 동작을 위한 적절한 수신지에 전송되는 동안 소망하는 결과 (효과) 를 제공하도록 동작될 수 있다. 장래에, 마이크로프로세서 또는 다른 범용 제어기, 프로세서, 또는 프로세싱 엘리먼트가 더 고속의 데이터 레이트 프로세싱 능력을 달성하기 위해 제조되면, 또한, 이하 설명하는 상태 머신은, 통상적으로 저장 엘리먼트 또는 매체에 저장된 프로그램과 같은, 이러한 디바이스의 소프트웨어 제어를 사용하여 구현될 수도 있을 것이다.
일부 기능을 수행하고 하드웨어 복잡성 및 비용을 감소시키기 위해, 일부 모뎀 또는 그래픽 프로세서가, 컴퓨터 내에서 발견되는 CPU 의 프로세싱 전력을 이용하는 것과 동일한 방식으로, 일부 실시형태에서는, 컴퓨터 애플리케이션의 마이크로프로세서 (CPU), 또는 제어기, 프로세서, 디지털 신호 프로세서 (DSP), 특수 회로, 또는 무선 디바이스에서 발견되는 ASIC 에 사용가능한 프로세싱 전력 또는 초과 사이클을 이용하여, 범용 프로세서 기능이 실현될 수 있다. 그러나, 이러한 사이클 공유 또는 사용은 프로세싱 속도, 타이밍 또는 이러한 엘리먼트의 전반적인 동작에 부정적인 영향을 미칠 수 있어서, 다양한 애플리케이션에서는, 이러한 범용 프로세싱을 위해 전용 회로 또는 엘리먼트가 바람직하다.
디스플레이 (마이크로-디스플레이) 에서 이미지 데이터가 검사되기 위해, 또는 호스트 디바이스에 의해 전송되는 모든 패킷을 확실하게 수신하기 위해, 디스플레이 신호 프로세싱은 순방향 링크 채널 타이밍과 동기화된다. 즉, 디스플레이에 도달하는 신호 및 디스플레이 회로는 발생하는 적절한 신호 프로세싱을 위해 실질적으로 시간 동기화될 것이 요구된다. 신호 프로세싱 단계에 의해 달성되는 상태의 고레벨 다이어그램 또는 이러한 동기화가 구현될 수 있는 방법이 도 49 에 도시되어 있다. 도 49 에서는, 상태 머신 (4900) 에 대한 가능한 순방향 링크 동기화 "상태" 가, 하나의 비동기 프레임 상태 (4904), 2 개의 SYNC 획득 상태 (4902 및 4906) 및 3 개의 In-SYNC 상태 (4908, 4910 및 4912) 로 카테고리화되어 도시되어 있다.
시작 단계 또는 상태 (4902) 에 도시된 바와 같이, 프리젠테이션 디바이스와 같은 디스플레이 또는 클라이언트는 미리 선택된 "동기화 없음" 상태에서 시작하고, 검출된 제 1 서브 프레임 헤더 패킷에서 고유의 워드를 검색한다. 동기화 없음 상태는, 타입 Ⅰ 인터페이스가 선택된 최소 통신 설정 또는 "폴-백 (poll-back)" 설정을 나타낸다. 검색동안 고유 워드가 발견되면, 디스플레이는 서브 프레임 길이 필드를 저장한다. 제 1 프레임에 대한 프로세싱 동안 또는 동기화가 얻어질 때까지는 CRC 비트를 체크하지 않는다. 서브 프레임 길이가 0 이면, 동기화 상태 프로세싱은, 동기화가 아직 달성되지 않았음을 나타내는 "비동기 프레임" 상태로 표시된 상태 (4904) 에 따라 진행한다. 프로세싱에서 이 단계는 도 49 에서 조건 3 에 직면한 것으로 표시된다. 프레임 길이가 0 보다 크면, 동기화 상태 프로세싱은, 인터페이스 상태가 "하나의 동기화 프레임 발견" 으로 설정된 상태 (4906) 로 진행한다. 프로세싱에서 이 단계는 도 49 에서 조건 5 에 직면한 것으로 표시된다. 또한, 상태 머신이 0 보다 큰 프레임 길이에 대해 프레임 헤더 패킷 및 양호한 CRC 결정을 발견하면, 프로세싱은 "하나의 동기화 프레임 발견" 으로 진행한다. 이것은 도 49 에서 조건 6 에 직면한 것으로 표시된다.
시스템이 "동기화 없음" 과는 다른 상태에 존재하는 이러한 상황에서, 서브 프레임 헤더 패킷에 대해 고유 워드가 검출되고 양호한 CRC 결과가 결정되는 경우, 인터페이스 상태는 "In-SYNC" 상태 (4908) 로 변경된다. 프로세싱에서 이러한 상태는 도 49 에서 조건 1 에 직면한 것으로 표시된다. 한편, 서브 프레임 헤더 패킷에서 고유 워드 또는 CRC 가 정확하지 않으면, 동기화 상태 프로세싱은 "동기화 프레임 없음" 상태의 인터페이스 상태 (4902) 로 진행하거나 복귀한다. 프로세싱의 이러한 부분은 도 49 의 상태도에서 조건 2 에 직면한 것으로 표시된다.
B. 동기화 획득 시간
인터페이스는, 동기화가 손실되고 "동기화 프레임 없음" 상태로 복귀되었음을 결정하기 전에, 임의의 수의 "동기화 에러" 를 수용하도록 구성될 수 있다. 도 49 에서, 상태 머신이 "In-SYNC 상태" 에 도달하고 에러가 발견되지 않으면, 계속하여 조건 1 결과에 직면하고, "In-SYNC" 상태로 유지된다. 그러나, 조건 2 결과가 검출되면, 프로세싱은 이 상태에서 "1 동기화 에러" 상태 (4910) 로 변경된다. 이 때, 프로세싱이 또 다른 조건 1 결과를 검출하면, 상태 머신은 "In-SYNC" 상태로 복귀하고, 반대로 또 다른 조건 2 결과를 발견하면, "2 동기화 에러" 상태 (4912) 로 이동한다. 또한, 조건 1 이 발생하면, 프로세싱은 상태 머신을 "In-SYNC" 상태로 복귀시킨다. 반대로, 또 다른 조건 2 이 발견되면, 상태 머신은 "동기화 없음" 상태로 복귀한다. 또한, 인터페이스가 "링크 셧다운 패킷" 을 발견하면, 링크는 데이터 전송을 종료시키고 동기화된 것이 없는 경우와 같이 "동기화 프레임 없음" 상태로 복귀하며, 이것은 도 49 의 상태 다이어그램에서 조건 4 에 직면하는 것으로 표시된다.
서브 프레임 내 일부 고정된 위치에 나타날 수도 있는 고유 워드의 "거짓 복사본" 반복이 존재할 수도 있다. 이러한 상황에서는, MDDI 인터페이스 프로세싱이 "In-SYNC" 상태로 진행하기 위해 프로세싱될 때 서브 프레임 헤더 패킷에 대한 CRC 가 또한 유효일 것이기 때문에, 상태 머신이 서브 프레임과 동기화될 가능성이 매우 높다.
서브 프레임 헤더 패킷의 서브 프레임 길이는, 링크가 셧다운 되기 전에 호스트가 하나의 서브 프레임만을 송신한다는 것을 나타내는 0 으로 설정될 수도 있고, MDD 인터페이스는 휴지 하이버네이션 상태로 배치되거나 구성된다. 이 경우, 링크가 휴지 상태로 전이하기 전에 단일 서브 프레임만이 전송되기 때문에, 서브 프레임 헤더 패킷을 검출한 후 디스플레이는 순방향 링크를 통해 패킷을 즉시 수신해야 한다. 정규의 또는 통상의 동작에서, 서브 프레임 길이는 0 이 아니며, 디스플레이는, 인터페이스가 도 49 에 "In-SYNC" 상태로 전체적으로 표시된 상태에 있는 동안 순방향 링크 패킷만을 프로세싱한다.
디스플레이가 순방향 링크 신호에 동기화하는데 요구되는 시간은 서브 프레임 크기 및 순방향 링크 데이터 레이트에 따라 가변적이다. 순방향 링크의 랜덤, 또는 더 랜덤한 데이터의 일부로서 고유 워드의 "거짓 복사본" 을 검출할 가능성은 서브 프레임 크기가 큰 경우에 더 크다. 이와 동시에, 순방향 링크 데이터 레이트가 더 느린 경우, 거짓 검출로부터 복구할 능력은 더 작고, 소요되는 시간은 더 길다.
C. 초기화
전술한 바와 같이, "시작" 시에, 호스트는 순방향 링크를, 최소로 요구되는, 또는 소망하는 1 Mbps 의 데이터 레이트 이하에서 동작하도록 구성되고, 소정 애플리케이션에 적합하게 서브 프레임 길이 및 미디어 프레임 레이트를 구성한다. 즉, 순방향 및 역방향 링크는 타입 Ⅰ 인터페이스를 사용하여 동작을 시작한다. 일반적으로 이러한 파라미터는, 호스트가 클라이언트 디스플레이 (또는 다른 타입의 클라이언트 디바이스) 를 위한 또는 소망하는 구성을 결정하면서 일시적으로만 사용될 것이다. 디스플레이 또는 클라이언트가 디스플레이 능력 패킷에 응답하는 것을 요청하기 위해, 호스트는, 1 의 값으로 설정된 요청 플래그의 비트 '0' 을 가진 역방향 링크 캡슐화 패킷에 후속하여 서브 프레임 헤더 패킷을 순방향 링크를 통해 전송한다. 디스플레이가 순방량 링크 상에서 (또는 순방향 링크와 함께) 동기화를 획득하면, 디스플레이는 역방향 링크 또는 채널을 통해 디스플레이 능력 패킷 및 디스플레이 요청 및 상태 패킷을 전송한다.
호스트는 최적의 또는 소망하는 레벨의 성능으로 링크를 재구성하는 방법을 결정하기 위해 디스플레이 능력 패킷의 콘텐츠를 조사한다. 호스트 및 디스플레이가 서로 호환가능한 버전의 프로토콜을 사용하는지를 확인하기 위해 호스트는 프로토콜 버전 및 최소 프로토콜 버전 필드를 조사한다. 일반적으로 프로토콜 버전은 디스플레이 능력 패킷의 최초 2 개의 파라미터로서 잔류하여, 프로토콜의 다른 엘리먼트가 호환되지 않거나 완벽하게는 호환되지 않는 경우에도, 호환성이 결정될 수 있다.
D. CRC 프로세싱
모든 패킷 타입에 대하여, 패킷 프로세서 상태 머신은 CRC 체커가 적절하게 제어되는 것을 보장한다. 또한, CRC 비교결과 하나 이상의 에러가 검출되는 경우 CRC 에러 카운터를 증가시키고, 프로세싱되는 각 서브 프레임의 시작시에 CRC 카운터를 재설정한다.
E. 동기화 체크의 대체적 손실
전술한 일련의 단계 또는 상태는 더 고속의 데이터 레이트 또는 처리율 속도를 생성하도록 동작하며, 출원인들은, 클라이언트가 호스트와의 동기화에 손실이 있음을 선언하는데 사용하는 조건에서의 대체적 배열 또는 변경이, 더 고속의 데이터 레이트 또는 처리율을 달성하기 위해 효과적으로 사용될 수 있음을 발견하였다. 새로운 실시형태는 동일한 기본 구조를 가지지만, 상태를 변경하는 조건은 다르다. 또한, 새로운 카운터가 서브 프레임 동기화의 체크를 보조하기 위해 구현된다. 이러한 단계 및 조건들은, 방법 또는 상태 머신의 동작을 확립하는데 유용한 일련의 상태 및 조건을 도시하는 도 63 에 제공되어 있다. 명확화를 위해, "SYNC 획득 상태" 및 "In-SYNC 상태" 부분만 도시되어 있다. 또한, 상태 머신 자체가 동일하여, 결과로 얻어진 상태는 실질적으로 동일하기 때문에, 동일한 넘버링을 사용한다. 그러나, 상태를 변경하는 조건은 다소 상이하며, 따라서 차이점을 식별하는데 용이하도록 2 도면간의 명확화를 위해 모두 리넘버링되어 있다 (1, 2, 3, 4, 5 및 6, 대 61, 62, 63, 64 및 65). 이 설명에서, 비동기 프레임 상태는 고려하지 않기 때문에, 1 상태 (4904) 및 조건 6 은 더 이상 이 도면에서는 사용하지 않는다.
도 63 에서, (디스플레이 또는 프리젠테이션에 대한) 시스템 또는 클라이언트는 도 49 에서와 같이, 미리 선택된 "동기화 없음" 상태 (4902) 에서 상태 머신 (5000) 를 시작한다. 동기화 없음 (4902) 으로부터 상태를 변경하기 위한 제 1 상태 변경 조건은, 동기화 패턴에서의 발견인 조건 64 이다. 또한, 이 패킷에서 서브 프레임 헤더의 CRC 가 전달되었다고 가정하면 (조건 61 만족), 패킷 프로세서 상태 머신의 상태는 In-SYNC 상태 (4908) 로 변경될 수 있다. 동기화 에러 (조건 62) 는, 상태 머신이 상태 (4910) 으로 시프트하게 하고, 제 2 발생은 상태 (4912) 로 시프트하게 한다. 그러나, MDDI 패킷의 임의의 CRC 실패는, 상태 머신이 In-SYNC 상태 (4908) 로부터 1 동기화 에러 상태 (4910) 로 이동하게할 것이라는 것이 발견되었다. MDDI 패킷의 또 다른 CRC 실패는 2 동기화 실패 상태 (4912) 로 이동하게할 것이다. 정확한 CRC 값으로 디코딩된 패킷은 상태 머신을 In-SYNC 상태 (4908) 로 복귀하게 한다.
변경된 것은 '모든' 패킷에 대한 CRC 값 또는 결정을 이용한다는 것이다. 즉, 동기화 손실을 결정하기 위해, 상태 머신이 단지 서브 프레임 헤더 패킷만을 관찰하는 것 대신에 모든 패킷에 대한 CRC 값을 관찰하게 한다. 이러한 구성 또는 프로세스에서는, 동기화 손실이 고유 워드 및 단지 서브 프레임 헤더 CRC 값만을 사용하여 결정되지는 않는다.
이러한 새로운 인터페이스 구현은, MDD 인터페이스 링크가 동기화 실패를 더 빠르게 인식하게 하고, 따라서, 더 빠르게 복구하게 한다.
이러한 시스템을 더 견고하게 하기 위해, 클라이언트는 또한 서브 프레임 카운터를 추가하거나 이용할 수 있다. 클라이언트는, 고유 워드가 신호에서 도달하거나 발생하는 것이 기대되는 때에 고유 워드의 존재를 체크한다. 고유 워드가 정확한 시간에 발생하지 않으면, 클라이언트는, 서브 프레임 길이보다 더 긴 다수의 (여기서는 3) 패킷 시간 또는 주기를 대기해야 하는 것보다 더 빠르게, 동기화 실패가 발생했음을 인식할 수 있다. 고유 워드에 대한 테스트가, 고유 워드가 존재하지 않음을 나타내면, 즉 타이밍이 부정확함을 나타내면, 클라이언트는 링크 동기화 손실을 즉시 선언하고 동기화 없음 상태로 이동한다. 적절한 고유 워드 존재를 위한 체크 프로세스는, 고유 워드가 부정확함을 나타내는 조건 65 를 상태 머신에 추가한다. 서브 프레임 패킷이 클라이언트에 수신되도록 기대되고 매칭되지 않으면, 클라이언트는 즉시 동기화 없음 상태 (4902) 로 이동하여, 정상적으로 상태 (4910 및 4912) 를 횡단하면서 발견하게 되는 다수의 동기화 에러 (조건 62) 를 대기하는 추가 시간을 절약할 수 있다.
이러한 변경은 서브 프레임 길이를 카운팅하기 위해 클라이언트 코어에서 추가 카운터 및 카운팅 기능을 사용한다. 일 실시형태에서는, 카운트다운 기능이 사용되고, 카운트가 만료되면, 서브 프레임 고유 워드를 체크하기 위해 현재 프로세싱중인 패킷의 전송이 인터럽트된다. 또한, 카운터는 카운트업되어, 소망하는 최대값 또는 특정한 기대값과 카운트가 비교되고, 그 지점에서 현재 패킷이 체크될 수도 있다. 이러한 프로세스는, 과도하게 긴 패킷 길이로 클라이언트에 부정확하게 수신된 패킷을 디코딩하는 것으로부터 클라이언트를 보호한다. 서브 프레임 길이 카운터가, 디코딩되고 있는 일부 다른 패킷을 인터럽트하도록 요구하면, 어떠한 패킷도 서브 프레임 경계를 통과하지 않기 때문에 동기화 손실이 결정될 수 있다.
IX . 패킷 프로세싱
상태 머신이 수신하는, 전술한 패킷의 각 타입에 대하여, 상태 머신은 인터페이스의 동작을 구현하기 위해 특정한 프로세싱 단계 또는 일련의 단계를 착수한다. 일반적으로 순방향 링크 패킷은 아래의 표 12 에 리스트된 예시적인 프로세싱에 따라 프로세싱된다.
패킷 타입 패킷 프로세서 상태 머신 응답
서브 프레임 헤더 (SH) 양호한 패킷을 확인하고, 서브 프레임 길이 필드를 캡처하고 패킷 파라미터를 범용 프로세서에 전송함.
필러 (F) 데이터를 무시함
비디오 스트림 (VS) 비디오 데이터 포맷 디스크립터 및 또 다른 파라미터를 해석하고, 필요하다면 패킹된 픽셀 데이터를 언패킹하고, 필요하다면 컬러 맵을 통해 픽셀을 해석하고, 픽셀 데이터를 비트맵의 적절한 위치에 기록함.
오디오 스트림 (AS) 오디오 샘플 레이트 설정을 오디오 샘플 클록 생성기에 전송하고, 특수한 크기의 오디오 샘플을 분리하고, 필요하다면 오디오 샘플 데이터를 언패킹하고, 오디오 샘플을 적절한 오디오 샘플 FIFO 에 라우팅함.
컬러 맵 (CM) 컬러 맵 크기 및 오프셋 파라미터를 판독하고, 컬러 맵 데이터를 컬러 맵 메모리 또는 저장 위치에 기록함.
역방향 링크 캡슐화 (REL) 적절한 시간에 역방향에서 패킷 전송을 촉진함. 역방향 링크 플래그가 조사되고, 필요하다면 디스플레이 능력 패킷이 전송됨. 또한 디스플레이 요청 및 상태 패킷이 적절하게 전송됨.
디스플레이 능력 (DC) 역방향 링크 캡슐화 패킷의 역방향 링크 플래그 필드를 사용하여 호스트에 의해 요청된 경우 이러한 타입의 패킷을 전송함.
키보드 (K) 키보드 타입 디바이스가 제공되고 사용이 필요하다면, 키보드 타입 디바이스와 통신하는 범용 프로세서로/로부터 이러한 패킷을 전달함.
포인팅 디바이스 (PD) 포인팅 타입 디바이스가 제공되고 사용이 필요하다면, 포인팅 타입 디바이스와 통신하는 범용 프로세서로/로부터 이러한 패킷을 전달함.
링크 셧다운 (LS) 링크가 셧다운된 사실을 기록하고 범용 프로세서에 통지함.
디스플레이 서비스 요청 및 상태 (DSRS) 역방향 링크 캡슐화 패킷에서 최초 패킷으로서 이러한 패킷을 전송함.
비트 블록 전송 (BPT) 비디오 데이터 포맷 디스크립터와 같은 패킷 파라미터를 해석하고, 어떠한 픽셀이 우선 이동해야 하는지를 결정하고, 요구에 따라 픽셀을 비트맵으로 이동시킴.
비트맵 영역 충전 (BAF) 패킷 파라미터를 해석하고, 필요하다면, 컬러 맵을 통해 픽셀을 해석하고, 픽셀 데이터를 비트맵의 적절한 위치에 기록함.
비트맵 패턴 충전 (BPF) 패킷 파라미터를 해석하고, 필요하다면 픽셀 데이터를 언패킹하고, 필요하다면 컬러 맵을 통해 픽셀을 해석하고, 픽셀 데이터를 비트맵의 적절한 위치에 기록함.
통신 링크 채널 (CLC) 이 데이터를 범용 프로세서에 직접 전송함.
하이버네이션동안 디스플레이 서비스 요청 (DSR) 범용 프로세서가 요청 전송의 저레벨 기능을 제어하고, 고유의 링크 재시작을 가진 콘텐츠를 검출함.
인터페이스 타입 핸드오프 요청 (ITHR) 및 인터페이스 타입 긍정응답 (ITA) 범용 프로세서로/로부터 이 패킷을 전송할 수도 있음. 이러한 타입의 패킷을 수신하고 긍정응답에의 응답을 공식화하는 로직은 실질적으로 최소임. 따라서, 이러한 동작 또한 패킷 프로세서 상태 머신내에 구현될 수 있음. 결과로 생성된 핸드오프는 저레벨 물리층 동작으로서 발생하고, 범용 프로세서의 기능 또는 기능성에 영향을 미치지 않을 것임.
수행 타입 핸드오프 (PTH) 직접적으로, 또는 범용 프로세서에 전송하고 하드웨어가 모드 변경을 겪도록 명령함으로써 이러한 패킷을 동작시킬 수도 있음.
X. 역방향 링크 데이터 레이트 감소
호스트 링크 제어기에 사용되는 임의의 파라미터들은, 매우 바람직한 최대의 또는 더 최적의 역방향 링크 데이터 레이트를 달성하기 위한 특정한 방식으로 조절되거나 구성될 수 있다는 것이 발명자들에 의해 발견되었다. 예를 들어, 역방향 링크 캡슐화 패킷의 역방향 데이터 패킷 필드를 전송하는데 사용되는 시간동안, MDDI_Stb 신호 쌍은 순방향 링크 데이터 레이트의 1/2 에 주기적 데이터 클록을 생성하도록 토글된다. 이것은, 호스트 링크 제어기가, 모두 0 을 전송하고 있는 것처럼 MDDI_Data0 신호에 대응하는 MDDI_Stb 신호를 생성하기 때문에 발생한다. 역방향 데이터가 호스트로 역전송되는 디스플레이로부터 역방향 링크 데이터를 전송하기 위한 클록 신호를 생성하는데 사용되는 MDDI_Stb 신호는 호스트로부터 클라이언트로 전송된다. MDDI 를 이용하는 시스템에서 신호 전송 및 순방향 및 역방향 경로에서 프로세싱을 위해 만족되는 딜레이의 통상적인 양이 도 50 에 도시되어 있다. 도 50 에서, 일련의 딜레이 값 1.5 nsec., 8.0 nsec., 2.5 nsec., 2.0 nsec., 1.0 nsec., 1.5 nsec., 8.0 nsec. 및 2.5 nsec. 가, Stb+/- 생성을 위한 프로세싱부, 디스플레이로의 전송 케이블, 디스플레이 수신기, 클록 생성, 신호 클로킹, Data0+/- 생성, 호스트로의 전송 케이블 및 호스트 수신기 스테이지 각각의 근처에 도시되어 있다.
순방향 링크 데이터 레이트 및 직면한 신호 프로세싱 딜레이에 따라, 완료될 이러한 "라운드트립" 효과 또는 일련의 이벤트에 대한 MDDI_Stb 신호에 대해 1 사이클보다 긴 시간이 요구될 수도 있고, 이는 바람직하지 못한 양의 시간 및 사이클의 소모를 발생시킨다. 이러한 문제를 피하기 위해, 역방향 레이트 제수는, 역방향 링크 상의 1 비트 시간이 MDDI_Stb 신호의 다수의 사이클에 걸쳐 스팬되는 것을 가능하게 한다. 이것은, 역방향 링크 데이터 레이트가 순방향 링크 레이트보다 작음을 의미한다.
인터페이스를 통한 신호 딜레이의 실제 길이는 사용되는 각각의 특정한 호스트 클라이언트 시스템 또는 하드웨어에 따라 다를 수도 있다. 요구되지 않는 경우에도, 일반적으로 각 시스템은, 역방향 레이트 제수가 최적값으로 설정될 수 있도록 시스템의 실제 딜레이를 측정하기 위해, 라운드트립 딜레이 측정 패킷을 사용함으로써 더 양호하게 수행될 수 있다.
호스트가 라운드트립 딜레이 측정 패킷을 디스플레이에 전송하게 함으로써 라운드트립 딜레이가 측정된다. 디스플레이는 측정 주기 필드로 불리는 패킷에서 미리 선택된 측정 윈도우 내부 또는 동안의 호스트에 패킷의 시퀀스를 역전송함으로써 이러한 패킷에 응답한다. 이러한 측정의 상세한 타이밍은 전술하였다. 역방향 링크 데이터가 안전하게 샘플링될 수 있는 레이트를 결정하는데 라운드트립 딜레이가 사용된다.
라운드트립 딜레이 측정은, 측정 주기 필드의 시작과, 0xff, 0xff, 0x00 응답 시퀀스가 클라이언트로부터 호스트에 역으로 수신되는 시간 주기의 시작 사이에 발생하는 순방향 링크 데이터 클록 간격의 수를 결정, 검출 또는 카운팅하는 것을 포함한다. 측정 카운트가 증가하기 전에 순방향 링크 클록의 작은 부분동안 클라이언트로부의 응답이 수신될 수도 있다. 이러한 정정되지 않은 값이 역방향 레이트 제수를 계산하는데 사용되면, 신뢰할 수 없는 데이터 샘플링에 기인하여 역방향 링크 상에서 비트 에러를 유발할 수 있다. 이러한 상황의 예가 도 51 에 도시되어 있으며, 호스트에서의 MDDI_Data, 호스트에서의 MDDI_Stb, 호스트 내의 순방향 링크 데이터 클록 및 딜레이 카운트를 나타내는 신호가 도식적 형태로 설명되어 있다. 도 51 에서는, 딜레이 카운트가 6 으로부터 7 로 증가하기 전에, 순방향 링크 클록 주기의 일부 동안 응답 시퀀스가 디스플레이로부터 수신된다. 딜레이를 6 으로 가정하면, 호스트는 비트 전이의 직후 또는 가능하게는 비트 전이의 중간에 역방향 데이터를 샘플링할 것이다. 이것은 호스트에서 잘못된 샘플링을 유발한다. 이 때문에, 측정된 딜레이는 역방향 레이트 제수를 계산하는데 사용되기 전에 통상적으로 1 만큼 증가되어야 한다.
역방향 레이트 제수는 호스트가 역방향 링크 데이터를 샘플링하기 전에 대기해야 하는 MDDI_Stb 사이클의 수이다. MDDI_Stb 는 순방향 링크 레이트의 1/2 인 레이트에서 순환하기 때문에, 정정된 라운드트립 딜레이 측정값은 2 로 제산된 후 다음 정수로 올림 (round up) 될 필요가 있다. 공식으로서 표현하면, 이러한 관계식은:
Figure 112011040607250-pat00008
이다. 주어진 예에서, 이것은:
Figure 112011040607250-pat00009
이 된다.
이 예에서 사용된 라운드트립 딜레이 측정값이 6 이 아닌 7 인 경우에도, 역방향 레이트 제수는 또한 4 일 것이다.
역방향 링크 데이터가 역방향 링크 클록의 상승 에지에서 호스트에 의해 샘플링된다. 역방향 링크 클록을 생성하기 위해 호스트 및 클라이언트 (디스플레이) 모두에 제공되는 카운터 또는 유사한 공지 회로 또는 디바이스가 존재한다. 이 카운터는, 역방향 링크 클록의 최초 상승 에지가 역방향 링크 캡슐화 패킷의 역방향 링크 패킷 필드 내 최초 비트의 시작시에 발생하도록 초기화된다. 이하 주어진 예에서 이것이 도 52 에 설명되어 있다. 이 카운터는 MDDI_Stb 신호의 각 상승 에지에서 증가하고, 랩어라운드 (wrap around) 될 때까지 발생하는 카운트의 수는 역방향 링크 캡슐화 패킷의 역방향 레이트 제수 파라미터에 의해 설정된다. MDDI_Stb 신호는 순방향 링크 레이트의 1/2 에서 토글하기 때문에, 역방향 링크 레이트는 역방향 레이트 제수에 의해 제산된 순방향 링크 레이트의 1/2 이다. 예를 들어, 순방향 링크 레이트가 200 Mbps 이고, 역방향 레이트 제수가 4 이면, 역방향 링크 데이터 레이트는:
이다.
역방향 링크 캡슐화 패킷의 MDDI_Data0 및 MDDI_Stb 신호 라인의 타이밍을 도시하는 예가 도 52 에 도시되어 있으며, 설명을 위해 사용되는 패킷 파라미터는 다음의 값:
패킷 길이 = 1024 (0x0400) 턴어라운드 1 길이 = 1
패킷 타입 = 65 (0x41) 턴어라운드 2 길이 = 1
역방향 링크 플래그 = 0 역방향 레이트 제수 = 2
파라미터 CRC = 0xdb43 올 0 은 0x00
을 가진다. 패킷 길이 및 파라미터 CRC 필드간의 패킷 데이터는: 0x00, 0x04, 0x41, 0x00, 0x02, 0x01, 0x01, 0x43, 0xdb, 0x00,... 이다.
디스플레이로부터 리턴되는 최초 역방향 링크 패킷은 7 의 패킷 길이 및 70 의 패킷 타입을 가지는 디스플레이 요청 및 상태 패킷이다. 이 패킷은 0x07, 0x00, 0x46,... 등의 바이트값으로 시작한다. 그러나, 도 52 에는 최초 바이트 (0x07) 만이 나타나 있다. 이 최초 역방향 링크 패킷은 실제 역방향 링크 딜레이를 설명하기 위한 도면에서 거의 하나의 역방향 링크 클록 주기만큼 시간 시프트된다. 0 의 호스트 투 디스플레이 라운드트립 딜레이의 이상적인 파형이 점선으로 도시되어 있다.
파라미터 CRC 필드의 MS 바이트가 패킷 타입 후에 전송되고, 그 후 올 0 필드가 전송된다. 호스트로부터의 스트로브는 1 로부터 0 으로 스위칭되고, 호스트로부터의 데이터가 레벨을 변경할 때 다시 1 로 스위칭되어, 넓은 펄스를 형성한다. 데이터가 0 이 됨에 따라, 스트로브는 고속 레이트에서 스위칭하고, 데이터 라인의 데이터에서의 변경만이 정렬 필드의 말단 근처에서의 변경을 유발한다. 연장된 시간 주기 동안 데이터 신호의 고정된 0 또는 1 레벨에 기인하여 도면의 나머지 동안 스트로브는 고속 레이트에서 스위칭하고, 이 전이는 펄스 패턴 (에지) 을 형성한다.
호스트에 대한 역방향 링크 클록은, 역방향 링크 패킷을 수용하기 위해 클록이 시작되는 턴 어라운드 1 주기의 말단까지 0 이다. 도면에서 하부의 화살표는, 본 명세서의 나머지 부분으로부터 명백해지는 바와 같이, 데이터가 샘플링되는 때를 표시한다. 전송되는 패킷 필드의 최초 바이트 (여기서는 11000000) 는 턴어라운드 1 후에 시작하는 것으로 도시되어 있고, 라인 레벨은 디세이블된 호스트 드라이버로부터 안정화된다. 최초 비트 전달의 딜레이는 비트 3 으로 나타난 바와 같이, 데이터 신호에 대한 점선으로 표시되어 있다.
도 53 에서는, 순방향 링크 데이터 레이트에 기초한 역방향 링크 제수의 통상적인 값을 발견할 수 있다. 실제 역방향 레이트 제수는 적절한 역방향 링크 동작을 보장하기 위해 라운드트립 링크 측정의 결과로서 결정된다. 제 1 영역 (5302) 은 안전한 동작 영역에 대응하고, 제 2 영역 (5304) 은 마진 성능 영역에 대응하고, 제 3 영역 (5306) 은 적절하게 기능하지 않는 설정을 나타낸다.
라운드트립 딜레이 측정 및 역방향 레이트 제수 설정은, 송신되거나 수신되는 비트의 수보다 실제 클록 주기의 단위로 표현되고 동작되기 때문에, 순방향 또는 역방향 링크 상에서 임의의 인터페이스 타입 설정으로 동작하는 동안 동일하다.
XI . 턴어라운드 및 가드 시간
전술한 바와 같이, 역방향 링크 캡슐화 패킷의 턴어라운드 1 필드 및 라운드트립 딜레이 측정 패킷의 가드 시간 1 필드는, 디스플레이 인터페이스 드라이버가 인에이블되기 전 호스트 인터페이스 드라이버가 디세이블되게 하는 시간의 길이 값을 지정한다. 턴어라운드 2 및 가드 시간 2 필드는, 호스트 드라이버가 인에이블되기 전 디스플레이 드라이버가 디세이블되게 하는 시간 값을 제공한다. 가드 시간 1 및 가드 시간 2 필드는 일반적으로, 조절된 것을 의미하지 않는 미리 설정된 또는 미리 선택된 길이 값으로 충전된다. 사용되는 인터페이스 하드웨어에 따라, 이 값들은 실험적 데이터를 사용하여 개발되고 동작을 개선하기 위한 일부 인스턴스에서 조절될 수도 있다.
수개의 팩터가 턴어라운드 1 의 길이 결정에 기여하고, 이는 순방향 링크 데이터 레이트 및 호스트의 MDDI_Data 드라이버의 최대 디세이블 시간이다. 최대 호스트 드라이버 디세이블 시간이 표 11 에 특정되어 있으며, 여기서 드라이버는 디세이블인 최대 약 10 nsec. 및 인에이블인 약 2 nsec. 를 가진다. 호스트 드라이버가 디세이블되기 위해 요구되는 순방향 링크 클록의 최소 수는 관계식:
Figure 112011040607250-pat00011
에 따라 표현된다.
턴어라운드 1 의 허용값 범위는 관계식:
Figure 112011040607250-pat00012
에 따라 표현된다.
여기서 인터페이스 타입 팩터는 타입 Ⅰ 에 대해서는 1, 타입 Ⅱ 에 대해서는 2, 타입 Ⅲ 에 대해서는 4 및 타입 Ⅳ 에 대해서는 8 이다.
전술한 2 개의 식을 조합하면, 인터페이스 타입 팩터 항이 소거되고 턴어라운드 1 은:
Figure 112011040607250-pat00013
로 정의된다.
예를 들어, 1500 Mbps 타입 Ⅲ 순방향 링크는:
Figure 112011040607250-pat00014
의 턴어라운드 1 딜레이를 사용한다.
라운드트립 딜레이가 증가함에 따라, 타이밍 마진은, 호스트가 디세이블된 시점으로부터 디스플레이가 인에이블된 시점으로 개선된다.
일반적으로 턴어라운드 2 에 사용되는 시간 길이를 결정하는 팩터는, 순방향 링크 데이터 레이트, 디스플레이에서 MDDI_Data 드라이버의 최대 디세이블 시간 및 통신 링크의 라운드트립 딜레이이다. 디스플레이 드라이버를 디세이블시키는데 요구되는 시간의 계산은 전술한 호스트 드라이버에 대한 계산과 필수적으로 동일하며, 다음의 관계식:
Figure 112011040607250-pat00015
에 따라 정의되며, 턴어라운드 2 에 대한 허용값 범위는:
Figure 112011040607250-pat00016
로서 표현된다.
예를 들어, 10 의 순방향 링크 클록의 라운드트립 딜레이를 가진 1500 Mbps 타입 Ⅲ 순방향 링크는 통상적으로:
Figure 112011040607250-pat00017
Figure 112011040607250-pat00018
단위에서 턴어라운드 2 딜레이를 사용한다.
XII . 대체적 역방향 링크 타이밍
전술한 타이밍 및 가드 대역의 사용은 고속 데이터 전송 레이트 인터페이스를 달성하도록 동작하지만, 발명자는, 역방향 타이밍 발견을 변경함으로써 라운드트립 시간보다 짧은 역방향 비트 길이를 고려하는 기술을 발견하였다.
전술한 바와 같이, 역방향 링크의 타이밍에 대한 이전의 접근방식에서는, IO 클록의 상승 에지에서 최초 비트가 샘플링될 때까지 역방향 타이밍 패킷의 가드 시간 1 의 최후 비트로부터 클록 사이클의 수가 카운팅되도록 구성된다. 이것은 MDD 인터페이스에 대한 입력 및 출력의 시간을 정하는데 사용되는 클록 신호(들)이다. 역방향 레이트 제수에 대한 계산은:
Figure 112011040607250-pat00019
로 주어진다.
이것은 매우 신뢰할 만한 역방향 링크를 생성하는 라운드트립 딜레이와 동일한 비트 폭을 제공한다. 그러나, 역방향 링크는 더 고속으로, 또는 더 고속의 데이터 전송 레이트에서 실행될 수 있는 것으로 보였으며, 발명자는 이것을 이용하길 원했다. 새로운 기술은 더 고속에 도달하는 인터페이스의 추가 능력을 이용하는 것을 허용한다.
이것은, 1 이 샘플링될 때까지 호스트가 클록 사이클의 수를 카운팅하게 함으로써 달성되지만, 호스트는 역방향 타이밍 패킷동안 상승 및 하강 에지 모두에서 데이터 라인을 샘플링한다. 이것은, 호스트가 역방향 비트에서 가장 유용한 또는 최적의 샘플링 지점을 선택하여, 비트가 안정하다는 것을 보장하게 한다. 즉, 역방향 트래픽에 대해 역방향 캡슐화 패킷 상에서 샘플 데이터에 대한 가장 유용한 또는 최적의 상승 에지를 발견하게 한다. 최적 샘플링 지점은, 최초로 상승 에지에서 검출되는지 또는 하강 에지에서 검출되는지 여부, 및 역방향 링크 제수 모두에 의존한다. 이 새로운 타이밍 방법은, 역방향 캡슐화 패킷의 어디에서 샘플링되는지를 결정하기 위해, 호스트가 역방향 링크 타이밍동안 클라이언트에 의해 전송된 0xFF 0xFF 0x00 패턴의 최초 에지만을 검색하게 한다.
도달하는 역방향 비트와 그 비트가 다양한 역방향 레이트 제수를 어떻게 검색하는지의 예가, 가드 시간 1 의 최후 비트후에 발생한 클록 사이클의 수와 함께 도 64 에 설명되어 있다. 도 64 에서는, 최초 에지가 상승 및 하강 에지 (상승/하강으로 표시) 사이에서 발생하면, 1 의 역방향 레이트 제수에 대한 최적 샘플링인 최적 샘플 지점은, 역방향 비트의 주기 내에서 발생하는 유일한 상승 에지인 'b' 로 표시된 클록 사이클 에지이다. 2 의 역방향 레이트 제수에 대하여, 클록 에지 'c' 가 'b' 보다 비트 에지에 더 근접하기 때문에 최적 샘플링 지점은 여전히 클록 사이클 선두 에지 'b' 일 것이다. 4 의 역방향 레이트 제수에 대하여, 값이 안정화된 역방향 비트의 후방 에지에 더 근접하기 때문에, 최적 샘플링 지점은 클록 사이클 에지 'd' 일 것이다.
그러나, 도 64 로 돌아가, 최초 에지가 하강 및 상승 에지 (하강/상승으로 표시) 사이에서 발생하는 경우, 1 의 역방향 제수에 대한 최적 샘플링 지점은, 역방향 비트 시간 주기 내 유일한 상승 에지인 샘플링 지점, 클록 사이클 에지 'a' 이다. 2 의 역방향 레이트 제수에 대하여, 최적 샘플링 지점은 에지 'b' 이고, 4 의 역방향 레이트 제수에 대하여 최적 샘플링 지점은 에지 'c' 이다.
역방향 레이트 제수가 커지면 커질수록, 최적 샘플링 지점은 중앙에 가장 근접한 상승 에지이므로, 확인하거나 선택하기에 용이해진다.
호스트는 이 기술을 사용하여, 타이밍 패킷 데이터의 상승 데이터 에지가 데이터 라인에서 발견되기 전에 상승 클록 에지의 수를 발견한다. 그 후, 에지가 상승 및 하강 에지에서 발생하는지 또는 하강 및 상승 에지에서 발생하는지 여부, 및 역방향 레이트 제수가 무엇인지에 기초하여, 수 카운터에 얼마나 많은 추가 클록 사이클이 추가되는지를 결정하고, 비트가 항상 가능한 한 중앙에 근접하여 샘플링됨을 타당하게 보장할 수 있다.
호스트가 클록 사이클의 수를 선택하거나 결정하면, 특정한 역방향 레이트 제수가 잘 동작할지 여부를 결정하기 위해, 클라이언트를 사용하여 다양한 역방향 레이트 제수를 "조사"할 수 있다. 호스트 (및 클라이언트) 는 1 의 제수로 시작하고, 이 역방향 레이트가 데이터를 전송하는데 적절하게 기능하는지 여부를 결정하기 위해 클라이언트로부터 수신된 역방향 상태 패킷의 CRC 를 체크할 수 있다. CRC 가 손상되면, 샘플링 에러가 존재할 수 있고, 호스트는 역방향 레이트 제수를 증가시키고 상태 패킷 요청을 다시 시도할 수 있다. 2 차로 요청된 패킷이 손상되면, 제수는 다시 증가되고 요청이 다시 수행될 수 있다. 이 패킷이 정확하게 디코딩되면, 역방향 레이트 제수는 모든 장래의 역방향 패킷에 대해 사용될 수 있다.
이 방법은, 역방향 타이밍이 초기 라운드트립 타이밍 추정치로부터 변경할 수 없기 때문에 효과적이고 유용하다. 순방향 링크가 안정되면, 클라이언트는 역방향 링크 실패가 존재하는 경우에도 순방향 링크 패킷 디코딩을 계속할 것이다. 물론, 이 방법은 완벽한 역방향 링크를 보장하지 않기 때문에, 링크에 대한 역방향 링크 제수를 설정하는 것은 여전히 호스트의 책임이다. 또한, 제수는, IO 클록을 생성하는데 사용되는 클록의 품질에 주로 의존할 것이다. 클록이 현저한 양의 지터 (jitter) 를 가지면, 샘플링 에러가 존재할 가능성이 크다. 이 에러의 확률은 라운드트립 딜레이에서의 클록 사이클 양에 따라 증가한다.
이러한 구현은 타입 Ⅰ 역방향 데이터에 대해서는 최상으로 동작하는 것처럼 보이지만, 단지 하나의 데이터 쌍에서 최상으로 동작하는 레이트로 링크를 실행하기에는 잠재적으로 너무 큰 데이터 라인들간의 스큐에 기인하여 타입 Ⅱ 내지 타입 Ⅳ 에 대해서는 문제점을 제공할 수도 있다. 그러나, 동작을 위해 타입 Ⅱ 내지 타입 Ⅳ 에서조차, 데이터 레이트가 이전 방법까지 감소될 필요는 없다. 또한, 이상적인 또는 최적의 클록 샘플링 위치를 선택하기 위해 각 데이터 라인에 복사되는 경우 이 방법은 최상으로 동작할 수도 있다. 이들이 각 데이터 쌍에 대해 동일한 샘플링 시간에 존재하면, 이 방법은 동작을 계속할 것이다. 이들이 상이한 샘플링 주기에 존재하면, 2 개의 상이한 접근방식이 사용될 수도 있다. 하나는, 각 데이터 쌍에 대해 동일하지 않다 하더라도, 각 데이터 지점에 대해 소망하는 또는 더 최적의 샘플링 위치를 선택하는 것이다. 그 후, 호스트는 데이터 쌍의 세트로부터 모든 비트 (타입 Ⅱ 에 대해서는 2 비트, 타입 Ⅲ 에 대해서는 4 비트 및 타입 Ⅳ 에 대해서는 8 비트) 를 샘플링한 후 데이터 스트림을 재구성할 수 있다. 다른 하나의 옵션은, 모든 데이터 쌍에 대한 데이터 비트가 동일한 클록 에지에서 샘플링될 수 있도록 호스트가 역방향 레이트 제수를 증가시키는 것이다.
XIII . 링크 딜레이 및 스큐의 효과
MDDI_Data 쌍과 MDDI_Stb 사이에서 순방향 링크 상의 딜레이 스큐는, 딜레이 스큐 보상이 사용되지 않으면 최대 가능 데이터 레이트를 한정할 수도 있다. 타이밍 스큐를 유발하는 딜레이에서의 차이는 제어기 로직, 라인 드라이브 및 수신기, 및 이하 설명하는 케이블 및 접속기에 기인한다.
A. 스큐에 의해 한정되는 링크 타이밍 분석 ( MDDI 타입 Ⅰ)
1. 타입 Ⅰ링크의 딜레이 및 스큐의 예
도 41 에 도시된 것과 유사한 통상의 인터페이스 회로가 타입 Ⅰ 인터페이스 링크를 수용하는 도 57 에 도시되어 있다. 도 57 에서는, MDDI 타입 Ⅰ 순방향 링크의 다양한 프로세싱 또는 인터페이스 상태 각각에 대해, 전파 딜레이 및 스큐에 대한 예시적이거나 통상적인 값이 도시되어 있다. MDDI_Stb 와 MDDI_Data0 간의 딜레이에서의 스큐는 출력 클록의 듀티 사이클이 왜곡되게 한다. 플리플롭 (5728, 5730) 을 사용하는 수신기 플리플롭 (RXFF) 스테이지의 D 입력에서의 데이터는 신뢰할 수 있게 샘플링될 수 있도록 클록 에지의 직후에 변경되어야 한다. 이 도면은 이러한 타이밍 관계를 생성하는 2 개의 상이한 문제를 해결하도록 사용되는 2 개의 직렬접속된 딜레이 라인 (5732a 및 5732b) 을 도시하고 있다. 실제 구현에서, 이들은 단일 딜레이 엘리먼트로 결합될 수도 있다.
인터페이스를 통한 예시적인 신호 프로세싱에 대한 타입 Ⅰ 링크상의 데이터, Stb, 및 클록 복구 타이밍이 도 58 에 도시되어 있다.
현저한 총 딜레이 스큐는 일반적으로 다음의 스테이지: 플리플롭 (5704, 5706) 을 가진 송신기 플리플롭 (TXFF); 드라이버 (5708, 5710) 를 가진 송신기 드라이버 (TXDRVR); 케이블 (5702); 수신기 (5722, 5724) 를 가진 수신기 라인 수신기 (RXRCVR); 및 수신기 XOR 로직 (RXXOR) 에서의 스큐의 합으로부터 발생하거나 유래한다. 딜레이1 (5732a) 은 관계식:
Figure 112011040607250-pat00020
에 의해 결정되는 RXXOR 스테이지에서의 XOR 게이트 (5736) 의 딜레이와 매칭되거나 초과해야 한다.
수신기 플리플롭 (5728, 5730) 의 D 입력이 클록 입력 이전에 변경되지 않도록 이 요건을 충족시키는 것이 바람직하다. RXFF 의 유지 시간이 0 이면 이것이 유효하다.
딜레이2 의 목적 또는 기능은 다음의 관계식:
Figure 112011040607250-pat00021
을 따라 RXFF 플리플롭의 유지시간을 보상하는 것이다.
다양한 시스템에서, 유지 시간이 0 이기 때문에 이것은 0 일 것이고, 물론 이 경우 딜레이2 의 최대 딜레이 또한 0 이 될 수 있다.
수신기 XOR 스테이지에서의 스큐에 대한 최악의 기여는, 딜레이1 이 최대값이고 XOR 게이트로부터의 클록 출력은 다음의 관계식:
Figure 112011040607250-pat00022
에 따라 가능한 한 빨리 도달하는 데이터-느림/스트로브-빠름의 경우이다.
이 상황에서, 데이터는, 비트 n+1 이 수신기 플리플롭으로 클로킹되는 시간에 매우 근접한 2 비트 주기, 즉 n 과 n+1 사이에서 변경될 수도 있다.
MDDI 타입 Ⅰ 링크의 최대 데이터 레이트 (최소 비트 주기) 는 MDDI 링크의 모든 드라이버, 케이블 및 수신기를 통해 직면되는 최대 스큐 및 RXFF 스테이지로의 총 데이터 셋업의 기능이다. RXRCVR 스테이지의 출력까지의 링크에서 총 딜레이 스큐는:
Figure 112011040607250-pat00023
로 표현될 수 있으며, 최소 비트 주기는:
Figure 112011040607250-pat00024
에 의해 주어진다.
도 57 에 도시된 예에서, tSKEW-max(LINK) = 1.4 nsec 이고, 최소 비트 주기는:
tBIT - min = 1.4+0.3+0.2+0.5 = 2.4 nsec 또는 약 416 Mbps 로 표현될 수 있다.
B. MDDI 타입 Ⅱ, Ⅲ 및 Ⅳ 에 대한 링크 타이밍 분석
도 41 및 57 에 도시된 것과 유사한 통상의 인터페이스 회로가, 타입 Ⅱ, Ⅲ 및 Ⅳ 인터페이스 링크를 수용하는 도 59 에 도시되어 있다. 추가 신호 프로세싱을 수용하기 위해 TXFF (5904), TXDRVR (5908), RXRCVCR (5922) 및 RXFF (5932, 5928, 5930) 스테이지에 추가 엘리먼트가 사용된다. 도 59 에서는, MDDI 타입 Ⅱ 순방향 링크의 다수의 프로세싱 또는 인터페이스 스테이지 각각에 대해, 전파 딜레이 및 스큐에 대한 예시적인 또는 통상의 값이 도시되어 있다. 출력 클록의 듀티 사이클에 영향을 미치는 MDDI_Stb 및 MDDI_Data0 사이의 딜레이의 스큐에 추가하여, 이 2 개의 신호 모두와 또 다른 MDDI_Data 신호간의 스큐 또한 존재한다. 플리플롭 (5928 및 5930) 으로 구성되는 수신기 플리플롭 B (RXFFB) 스테이지의 D 입력에서의 데이터는 신뢰할 수 있게 샘플링되도록 클록 에지 직후에 변경된다. MDDI_Data1 이 MDDI_Stb 또는 MDDI_Data0 보다 빨리 도달하면, MDDI_Data1 은 적어도 딜레이 스큐의 양만큼 샘플링되도록 딜레이되어야 한다. 이를 달성하기 위해, 데이터는 딜레이 3 딜레이 라인을 사용하여 딜레이된다. MDDI_Data1 이 MDDI_Stb 및 MDDI_Data0 보다 늦게 도달하고 딜레이3 만큼 딜레이되면, MDDI_Data1 이 변경되는 지점은 다음 클록 에지에 더 근접하게 이동된다. 이러한 프로세스는 MDDI 타입 Ⅱ, Ⅲ 또는 Ⅳ 링크의 데이터 레이트의 상한을 결정한다. 2 개의 신호와 서로에 대한 MDDI_Stb 간의 타이밍 또는 스큐 관계식에 대한 일부 예시적인 상이한 가능성이 도 60a, 60b 및 60c 에 도시되어 있다.
MDDI_DataX 가 가능한 한 빨리 도달하는 경우, RXFFB 에서 신뢰할 수 있게 데이터를 샘플링하기 위해, 딜레이3은 다음의 관계식:
Figure 112011040607250-pat00025
에 따라 설정된다.
최대 링크 속도는 최소 허용 비트 주기에 의해 결정된다. 이것은 MDDI_DataX 가 가능한 한 늦게 도달하는 경우 최대로 영향받을 수 있다. 이 경우, 최소 허용 사이클 시간은:
Figure 112011040607250-pat00026
로 주어진다.
링크 속도의 상한은:
Figure 112011040607250-pat00027
이며, 다음의 가정:
Figure 112011040607250-pat00028
이 주어진다.
전술한 예에서, 최소 비트 주기의 하한은 다음의 관계식:
Figure 112011040607250-pat00029
에 의해 주어지며, 이것은 거의 208 Mbps 이다.
이것은 타입 Ⅰ 링크로 사용될 수 있는 최대 데이터 레이트보다 훨씬 느리다. MDDI 의 자동 딜레이 스큐 보상 능력은, 최대 링크 레이트에 대해 딜레이 스큐가 가지는 영향을 현저하게 감소시킨다.
XIV . 물리층 상호접속 설명
본 발명에 따른 인터페이스를 구현하는데 유용한 물리적 접속은, Hirose Electric Company Ltd. 에 의해 제조된 부품번호 3260-8S2(01) 과 같은 상업적으로 사용가능한 부품을 호스트측에 사용하고, Hirose Electric Company Ltd. 에 의해 제조된 부품번호 3240-8P-C 를 디스플레이 디바이스측에 사용하여 실현될 수 있다. 타입 Ⅰ/타입 Ⅱ 인터페이스에 사용되는 이러한 접속기에 대한 예시적인 인터페이스 핀 할당 또는 "핀아웃" 이 표 13 에 리스트되어 있으며, 도 61 에 도시되어 있다.
Figure 112011040607250-pat00030
쉴드는 호스트 인터페이스에서 MDDI_Gnd 에 접속되고, 케이블의 쉴드 드레인 와이어는 디스플레이 접속기의 쉴드에 접속된다. 그러나, 쉴드 및 드레인 와이어는 디스플레이 내 회로 접지에는 접속되지 않는다.
상호접속 엘리먼트 또는 디바이스는, 상대적인 디바이스 크기에 비해 거슬리거나 불쾌하지 않고 PDA 및 무선 전화와 같은 이동 통신 및 연산 디바이스, 또는 휴대용 게임 디바이스에 사용하기에 충분할 만큼 소형이 되도록 선택 또는 설계된다. 임의의 접속기 및 케이블은 통상의 고객 환경에서 사용하기에 충분할 만큼 내구성이 있어야 하고, 특히 케이블에 있어서 소형이며 비교적 저비용이어야 한다. 전송 엘리먼트는, 타입 Ⅰ 및 타입 Ⅱ 에 대해 약 450 Mbps 까지, 8 비트 평행 타입 Ⅳ 버전에 대해서는 3.6 Gbps 까지의 전송 레이트를 가지는 차동 NRZ 데이터인 데이터 및 스트로브 신호를 수용해야 한다.
XV . 동작
본 발명의 실시형태를 사용하여, 인터페이스의 동작동안 데이터 및 패킷을 프로세싱하는데 착수되는 일반적 단계의 요약이, 도 55 의 패킷을 프로세싱하는 인터페이스 장치의 개요와 함께 도 54a 및 54b 에 도시되어 있다. 이 도면에서, 통신 경로 (여기서는 케이블) 를 사용하여 클라이언트 및 호스트가 접속되는지 여부에 관한 결정하는 단계 5402 에서 프로세스는 시작한다. 이것은, 접속기 또는 케이블의 존재, 또는 호스트로의 입력에서의 신호를 검출하는 (USB 인터페이스에서와 같은) 소프트웨어 또는 하드웨어, 또는 또 다른 공지의 기술을 사용하여, 호스트에 의한 주기적 폴링의 사용을 통해 발생할 수 있다. 호스트에 접속된 클라이언트가 없는 경우, 일부 소정 길이의 대기 상태로 단순히 진입할 수 있고, 애플리케이션에 따라서는 하이버네이션 모드로 진입하거나, 사용자에게 호스트를 재활성화시키는 행동을 취하게 요구할 수도 있는 장래의 사용을 대기하기 위해 비활성화될 수도 있다. 예를 들어, 호스트가 컴퓨터 타입 디바이스에 상주하는 경우, 사용자는 클라이언트를 검색하기 위해 호스트 프로세싱을 활성화시키는 프로그램을 요청하거나 스크린 아이콘을 클릭해야 할 것이다. 또한, 타입 U 인터페이스에 사용되는 것과 같은 USB 타입 접속의 단순한 플러그 인은 호스트 또는 상주하는 호스트 소프트웨어의 능력 및 구성에 따라 호스트 프로세싱을 활성화시킬 수 있다.
클라이언트가 호스트에 접속되거나, 또는 제공되고 있는 클라이언트가 검색되면, 클라이언트 또는 호스트는 단계 5405 및 5406 에서 적절한 패킷 요청 서비스를 전송한다. 클라이언트는 단계 5404 에서 디스플레이 서비스 요청 또는 상태 패킷을 전송할 수 있다. 전술한 바와 같이, 링크가 미리 셧다운되었거나 하이버네이션 모드에 존재하여, 후속하는 통신 링크의 완전한 초기화가 되지 않을 수도 있다. 통신 링크가 동기화되고 호스트가 클라이언트와의 통신을 시도하면, 또한 클라이언트는 단계 5408 에서와 같이 디스플레이 능력 패킷을 호스트에 제공한다. 호스트는, 클라이언트가 수용할 수 있는 전송 레이트를 포함하는 지원 타입의 결정을 시작할 수 있다.
일반적으로, 호스트 및 클라이언트는 사용되는 서비스 모드의 타입 (레이트/속도), 예를 들어 타입 Ⅰ, 타입 U, 타입 Ⅱ 등을 단계 5410 에서 협상한다. 서비스 타입이 확립되면, 호스트는 정보 전송을 시작할 수 있다. 또한, 호스트는 라운드트립 딜레이 측정 패킷을 사용하여, 단계 5411 에 나타난 바와 같이 다른 신호 프로세싱과 함께 통신 링크의 타이밍을 최적화할 수도 있다.
전술한 바와 같이, 모든 전송은 단계 5412 에서 전송되는 것으로 나타나는 서브 프레임 헤더 패킷으로 시작하고, 데이터 타입, 여기서는 단계 5414 에서 전송되는 것으로 나타나는 비디오 및 오디오 스트림 패킷, 및 필러 패킷이 후속된다. 오디오 및 비디오 데이터는 미리 준비되거나 패킷으로 매핑될 것이고, 필요에 따라 또는 소망에 따라 필러 패킷이 삽입되어, 미디어 프레임에 대한 요구되는 수의 비트를 충전한다. 호스트는 순방향 오디오 채널 인에이블 패킷과 같은 패킷을 전송하여 음향 디바이스를 활성화시킬 수 있다. 또한, 호스트는 또 다른 패킷 타입, 여기서는 단계 5416 의 컬러 맵의 전송, 비트 블록 전송 또는 다른 패킷으로서 나타나는 패킷 타입을 사용하여 커맨드 및 정보를 전송할 수 있다. 또한, 호스트 및 클라이언트는 적절한 패킷을 사용하여 키보드 또는 포인팅 디바이스에 관련된 데이터를 교환할 수 있다.
동작하는 동안, 상이한 데이터 레이트 또는 타입의 인터페이스 모드를 소망하는 호스트 또는 클라이언트에 유도되는 다수의 상이한 이벤트 중 하나가 발생할 수 있다. 예를 들어, 컴퓨터 또는 다른 디바이스 통신 데이터는, 패킷의 준비 또는 프리젠테이션에서 감속을 발생시키는, 데이터 프로세싱에서의 로딩 조건에 직면할 수 있다. 데이터를 수신하는 디스플레이는 전용 AC 전원으로부터 더 한정된 배터리 전원으로 변경될 수 있고, 데이터를 빠르게 전송하거나 커맨드를 용이하게 프로세싱하지 못하게 되거나, 더 한정된 전력 설정하에 동일한 정도의 해상도 또는 색 심도를 사용하지 못하게될 수도 있다. 또한, 제한적 조건이 감소되거나 사라져서, 또 다른 디바이스가 더 고속의 레이트에서 데이터를 전송하게 할 수도 있다. 이것은 더 바람직하며, 더 고속의 전송 레이트 모드로 변경되도록 요청될 수 있다.
이러한 타입 또는 다른 타입의 공지된 조건이 발생하거나 변경되면, 호스트 또는 클라이언트는 이들을 검출하고, 인터페이스 모드의 재협상을 시도할 수도 있다. 이것은, 핸드오프를 또 다른 모드로 요청하는 클라이언트에 호스트가 인터페이스 타입 핸드오프 요청 패킷을 전송하고, 변경이 요구되고 있음을 확인하는 인터페이스 타입 긍정응답 패킷을 클라이언트가 전송하고, 호스트가 수행 타입 핸드오프 패킷을 전송하여 특정한 모드로 변경시키는, 단계 5420 에 나타나 있다.
프로세싱의 특정한 명령이 요구되지 않는 경우에도, 클라이언트 및 호스트는, 포인팅 디바이스, 키보드, 또는 호스트측에 제공될 수도 있지만 주로 클라이언트에 관련되는 또 다른 타입의 입력 디바이스로 향하거나, 수신되는 데이터에 관련된 패킷을 교환할 수도 있다. 이러한 패킷은 통상적으로, 상태 머신이 아닌 범용 프로세서 타입의 엘리먼트를 사용하여 프로세싱된다 (5502). 또한, 전술한 일부 커맨드도 범용 프로세서에 의해 프로세싱될 것이다 (5504, 5508).
호스트와 클라이언트간에 데이터 및 커맨드가 교환된 후, 어떠한 시점에서, 추가 데이터가 전송될지 여부 또는 호스트 또는 클라이언트가 전송 서비스를 종료할지 여부가 결정된다. 이것은 단계 5422 에 나타나 있다. 링크가 하이버네이션 상태 또는 셧다운으로 완전하게 진입하려는 경우, 호스트는 링크 셧다운 패킷을 클라이언트에 전송하고, 2 측 모두 데이터 전송을 종료한다.
상기 동작 프로세싱에서 전송되는 패킷은 호스트 및 클라이언트 제어기에 관해 전술한 드라이버 및 수신기를 사용하여 전송될 것이다. 이러한 라인 드라이버 및 또 다른 로직 엘리먼트는 도 55 의 개요에서 도시된 바와 같이 전술한 상태 머신 및 범용 프로세서에 접속된다. 도 55 에서, 상태 머신 (5502) 및 범용 프로세서 (5504 및 5508) 는, 전용 USB 인터페이스, 메모리 엘리먼트, 또는 데이터 소스 및 뷰 디스플레이 디바이스를 위한 비디오 제어 칩 등 (이에 한정되지는 않음) 과 상호작용하는 링크 제어기의 외부에 상주하는 또 다른 콤포넌트와 같은 미도시된 다른 엘리먼트에 더 접속될 수도 있다.
프로세서 및 상태 머신은 가드 시간 등에 관해 전술한 바와 같이 드라이버의 인에이블 및 디세이블에 대한 제어를 제공하여, 효율적인 통신 링크의 확립 및 해제, 및 패킷 전송을 보장한다.
XVI . 부록
본 발명의 실시형태를 위한 아키텍처 및 프로토콜을 구현하는데 사용되는 다양한 패킷에 대해 전술한 포맷, 구조 및 콘텐츠에 추가하여, 일부 패킷 타입에 대해 더 상세한 필드 콘텐츠 또는 동작을 설명한다. 이것은 그 각각의 용도 및 동작을 더 명확하게 하여, 당업자가 다양한 애플리케이션에 대해 본 발명을 더 용이하게 이해하고 실시할 수 있도록 제공된다. 이미 설명하지 않은 단지 일부의 필드만을 여기서 더 설명한다. 또한, 전술한 실시형태에 관한 예시적인 규정 및 값들이 이러한 필드에 제공된다. 그러나, 이러한 값들은 본 발명의 한계로서 선택된 것은 아니지만, 인터페이스 및 프로토콜을 구현하는데 유용한 하나 이상의 실시형태를 나타내며, 모든 실시형태가 함께 또는 동시에 실시될 필요는 없다. 당업자가 이해하듯, 또 다른 실시형태에 또 다른 값들이 사용되어 바람직한 데이터 프리젠테이션 또는 데이터 레이트 전송 결과를 달성할 수 있다.
A. 비디오 스트림 패킷
일 실시형태에서, 디스플레이 속성 필드 (1 바이트) 는 다음과 같이 해석되는 일련의 비트 값을 가진다. 비트 1 및 0 은, 디스플레이 픽셀 데이터가 라우팅되는 방법을 선택한다. 비트 값 '00' 또는 '11' 데이터는 양쪽 눈에 대해 디스플레이되고, 비트 값 '10' 에 대해 데이터는 좌측 눈에만 라우팅되고, 비트 값 '01' 에 대해 데이터는 우측 눈에만 라우팅된다. 비트 2 는 픽셀 데이터가 인터레이스 (interlace) 포맷으로 제공되는지 여부를 나타내고, '0' 의 값은, 픽셀 데이터가 표준 프로그래시브 포맷이며, 행 번호 (픽셀 Y 좌표값) 가 하나의 행으로부터 다음 행으로 진행한 경우 1 만큼 증가됨을 나타낸다. 이 비트가 '1' 의 값을 가지는 경우, 픽셀 데이터는 인터레이스 포맷이며, 행 번호는 하나의 행으로부터 다음 행으로 진행한 경우 2 만큼 증가된다. 비트 3 은 픽셀 데이터가 알터네이트 픽셀 포맷임을 나타낸다. 이것은 비트 2 에 의해 인에이블되는 표준 인터레이스 모드와 유사하지만, 인터레이싱은 수평적인 대신에 수직적이다. 비트 3 이 0 인 경우, 픽셀 데이터는 표준 프로그래시브 포맷이며, 열 번호 (픽셀 X 좌표값) 는 각각의 연속적 픽셀이 수신됨에 따라 1 만큼 증가된다. 비트 3 이 1 인 경우, 픽셀 데이터는 알터네이트 픽셀 포맷이며, 열 번호는 각 픽셀이 수신됨에 따라 2 씩 증가된다. 비트 7 내지 4 가 장래의 사용을 위해 예약되고 일반적으로 0 으로 설정된다.
2 바이트 X 시작 및 Y 시작 필드는 픽셀 데이터 필드의 최초 픽셀에 대한 지점 (X 시작, Y 시작) 의 Y 및 Y 좌표의 절대값을 특정한다. 2 바이트 X 좌측 에지 및 Y 상위 에지 필드는 픽셀 데이터 필드에 의해 충전되는 스크린 윈도우의 좌측 에지의 X 좌표 및 상위 에지의 Y 좌표를 특정하며, X 우측 에지 및 Y 바닥 에지 필드는 갱신되는 윈도우의 우측 에지의 X 좌표 및 바닥 에지의 Y 좌표를 특정한다.
픽셀 카운트 필드 (2 바이트) 는 아래의 픽셀 데이터 필드에서 픽셀의 수를 특정한다.
파라미터 CRC 필드 (2 바이트) 는 패킷 길이로부터 픽셀 카운트까지의 모든 바이트에 대한 CRC 를 포함한다. 이 CRC 가 체크를 실패하면, 전체 패킷은 폐기된다.
픽셀 데이터 필드는, 비디오 데이터 포맷 디스크립터 필드에 의해 설명되는 방식으로 포맷되고 디스플레이될 원시 비디오 정보를 포함한다. 데이터는 다른 부분에서 설명한 바와 같이 하나의 "행" 으로 일시에 송신된다.
픽셀 데이터 CRC 필드 (2 바이트) 는 픽셀 데이터만의 16 비트 CRC 를 포함한다. 이 값의 CRC 입증이 실패하면, 픽셀 데이터는 계속 사용될 수 있지만 CRC 에러 카운트는 증가된다.
B. 오디오 스트림 패킷
일 실시형태에서, 오디오 채널 ID 필드 (1 바이트) 는, 클라이언트 디바이스에 의해 오디오 데이터가 전송되는 특정한 오디오 채널을 식별한다. 물리적 오디오 채널은, 각각 좌측 전면, 우측 전면, 좌측 후면, 우측 후면, 전면 중앙, 서브 우퍼, 좌측 서라운드 및 우측 서라운드 채널을 나타내는 0, 1, 2, 3, 4, 5, 6 또는 7 의 값으로서 이 필드에 특정되거나 매핑된다. 254 의 오디오 채널 ID 값은, 디지털 오디오 샘플의 단일 스트림이 좌측 전면 및 우측 전면 채널에 전송됨을 나타낸다. 이것은, 음성 통신에 스테레오 헤드셋이 사용되고, 생산성 강화 애플리케이션이 PDA 에 사용되는 애플리케이션, 또는 단순한 사용자 인터페이스가 경고음을 생성하는 또 다른 애플리케이션을 단순화시킨다. 8 내지 253 까지의 범위, 및 255 의 ID 필드의 값은 현재, 추가 지정을 위한 새로운 설계 용도로 예약되어 있다.
오디오 샘플 카운트 필드 (2 바이트) 는 이 패킷에서 오디오 샘플의 수를 특정한다.
샘플 및 패킹당 비트 필드는, 오디오 데이터의 페이싱 (pacing) 포맷을 특정하는 1 바이트를 포함한다. 일반적으로 이용되는 포맷은 PCM 오디오 샘플당 비트의 수를 규정하는 비트 4 내지 0 이다. 비트 5 는 디지털 오디오 데이터 샘플이 패킹되었는지 여부를 특정한다. 전술한 바와 같이, 도 12 는 패킹된 오디오 샘플과 바이트 정렬된 오디오 샘플간의 차이를 도시한다. 비트 5 에 대한 '0' 의 값은, 디지털오디오 데이터 필드의 PCM 오디오 샘플 각각이 인터페이스 바이트 경계로 바이트 정렬되었음을 나타내고, '1' 의 값은, 샘플이 이전의 오디오 샘플에 대해 패킹되었음을 나타낸다. 이 비트는 비트 4 내지 0 에 규정된 값 (PCM 오디오 샘플당 비트의 수) 이 8 의 배수가 아닌 경우에만 효과적이다. 비트 7 내지 6 은 추가 지정을 위한 시스템 설계 용도로 예약되며, 일반적으로 0 의 값으로 설정되어 있다.
오디오 샘플 레이트 필드 (1 바이트) 는 오디오 PCM 샘플 레이트를 특정한다. 이용되는 포맷에서, 0 의 값은 8,000 의 초당 샘플 (sps) 레이트를 나타내고, 1 의 값은 16,000 sps 를 나타내고, 2 의 값은 24,000 sps, 3 의 값은 32,000 sps, 4 의 값은 40,000 sps, 5 의 값은 48,000 sps, 6 의 값은 11,025 sps, 7 의 값은 22,050 sps 및 8 의 값은 44,100 sps 의 값을 각각 나타내며, 9 내지 15 의 값은 장래의 사용을 위해 예약되어, 현재는 0 으로 설정되어 있다.
파라미터 CRC 필드 (2 바이트) 는 패킷 길이로부터 오디오 샘플 레이트까지의 모든 바이트에 대한 16 비트의 CRC 를 포함한다. 이 CRC 가 적절한 체크를 실패하면, 전체 패킷은 폐기된다. 디지털 오디오 데이터 필드는 플레이될 원시 오디오 샘플을 포함하며, 통상적으로 부호화되지 않은 정수로서 선형 포맷의 형태이다. 오디오 데이터 CRC 필드 (2 바이트) 는 오디오 데이터만의 16 비트 CRC 를 포함한다. 이 CRC 가 체크를 실패하면, 오디오 데이터는 계속 사용되지만, CRC 에러 카운트는 증가된다.
C. 사용자 정의 스트림 패킷
일 실시형태에서는, 2 바이트 스트림 ID 번호 필드가 사용되어 특정한 사용자 정의 스트림을 식별한다. 스트림 파라미터 및 스트림 데이터 필드의 콘텐츠는 통상적으로 MDDI 설비 제조자에 의해 규정된다. 2 바이트 스트림 파라미터 CRC 필드는 패킷 길이로부터 오디오 코딩 바이트까지 스트림 파라미터 시작의 모든 바이트에 대한 16 비트 CRC 를 포함한다. CRC 가 체크를 실패하면, 전체 패킷은 폐기된다. 2 바이트 스트림 데이터 CRC 필드는 스트림 데이터만의 CRC 를 포함한다. CRC 가 적절한 체크를 실패하면, 스트림 데이터의 사용은 애플리케이션의 요건에 따라 옵션이다. CRC 에 부수하는 스트림 데이터의 사용은 양호하며, 일반적으로, CRC 가 양호한 것으로 확인될 때까지 스트림 데이터가 버퍼링될 것을 요구한다. CRC 가 체크되지 않으면 CRC 에러 카운트는 증가된다.
D. 컬러 맵 패킷
컬러 맵 데이터 크기 필드 (2 바이트) 는, 이 패킷 내 컬러 맵 데이터에 존재하는 컬러 맵 테이블 엔트리의 총 수를 특정한다. 이 실시형태에서, 컬러 맵 데이터의 바이트의 수는 컬러 맵 크기의 3 배이다. 컬러 맵 크기는 0 으로 설정되어 어떠한 컬러 맵 데이터도 전송하지 않는다. 컬러 맵크기가 0 이면, 컬러 맵 오프셋은 일반적으로 계속 전송되지만, 디스플레이에 의해서는 무시된다. 컬러 맵 오프셋 필드 (2 바이트) 은 디스플레이 디바이스에서 컬러 맵 테이블의 시작으로부터 이 패킷의 컬러 맵 데이터의 오프셋을 특정한다.
2 바이트 파라미터 CRC 필드는 패킷 길이로부터 오디오 코딩 바이트까지의 모든 바이트에 대한 CRC 를 포함한다. 이 CRC 가 체크를 실패하면, 전체 패킷은 폐기된다.
컬러 맵 데이터 필드에 있어서, 컬러 맵 위치는 3 바이트 값이며, 여기서 제 1 바이트는 청색의 크기를 특정하고, 제 2 바이트는 녹색의 크기를 특정하고, 제 3 바이트는 적색의 크기를 특정한다. 컬러 맵 크기 필드는 컬러 맵 데이터 필드에 존재하는 3 바이트 컬러 맵 테이블 아이템의 수를 특정한다. 단일 컬러 맵이 하나의 비디오 데이터 포맷 및 컬러 맵 패킷에 적합할 수 없으면, 전체 컬러 맵은 각각의 패킷에서 상이한 컬러 맵 데이터 및 컬러 맵 오프셋을 가진 다수의 패킷을 전송함으로써 특정될 수도 있다.
2 바이트 컬러 맵 데이터 CRC 필드는 컬러 맵 데이터만의 CRC 를 포함한다. 이 CRC 가 체크를 실패하면, 컬러 맵 데이터는 계속 사용되지만 CRC 에러 카운트가 증가된다.
E. 역방향 링크 캡슐화 패킷
일 실시형태에서, 역방향 링크 플래그 필드 (1 바이트) 는 디스플레이로부터 정보를 요청하는 일련의 플래그를 포함한다. 하나의 비트 (예를 들어, 비트 0) 가 1 로 설정되면, 호스트는 디스플레이 능력 패킷을 사용하여 디스플레이로부터 특정 정보를 요청한다. 비트가 0 이면, 호스트는 디스플레이로부터 정보를 요구하지 않는다. 나머지 비트들 (여기서는 비트 1 내지 7) 은 장래의 사용을 위해 예약되고 0 으로 설정된다. 그러나, 소망에 따라 더 많은 비트가 역방향 링크에 대한 플래그를 설정하는데 사용될 수 있다.
역방향 레이트 제수 필드 (1 바이트) 는 역방향 링크 데이터 클록에 관련하여 발행하는 MDDI_Stb 사이클의 수를 특정한다. 역방향 링크 데이터 클록은 역방향 레이트 제수의 2 배로 제산된 순방향 링크 데이터 클록과 동일하다. 역방향 링크 데이터 레이트는 역방향 링크상의 역방향 링크 데이터 클록 및 인터페이스 타입과 관련된다. 타입 Ⅰ 인터페이스에 대하여, 역방향 데이터 레이트는 역방향 링크 데이터 클록과 동일하고, 타입 Ⅱ, 타입 Ⅲ 및 타입 Ⅳ 인터페이스에 대하여, 역방향 데이터 레이트는 각각 역방향 링크 데이터 클록의 2 배, 4 배 및 8 배와 동일하다.
턴어라운드 1 길이 필드 (1 바이트) 는 턴어라운드 1 에 할당된 바이트의 총 수를 특정한다. 턴어라운드 1 의 권장 길이는, 출력을 디세이블시키기 위해 호스트에서 MDDI_Data 드라이버에 대해 요구되는 바이트의 수이다. 이것은 전술한 출력 디세이블 시간, 순방향 링크 데이터 레이트 및 사용되는 순방향 링크 인터페이스 타입의 선택에 기초한다. 턴어라운드 1 의 설정에 대한 더 완전한 설명은 전술하였다.
턴어라운드 2 길이 필드 (1 바이트) 는, 턴어라운드에 할당되는 바이트의 총 수를 특정한다. 턴어라운드 2 의 권장 길이는 그 출력과 라운드트립 딜레이의 합을 디세이블시키도록 디스플레이에서 MDDI_Data 드라이버에 요구되는 바이트의 수이다. 턴어라운드 2 의 설정에 대한 설명은 전술하였다.
파라미터 CRC 필드 (2 바이트) 는 패킷 길이로부터 턴어라운드 길이까지의 모든 바이트에 대한 16 비트의 CRC 를 포함한다. 이 CRC 가 체크를 실패하면, 전체 패킷은 폐기된다.
올 0 필드 (1 바이트) 가 0 으로 설정되고, 최초 가드 시간 주기동안 라인 드라이버를 디세이블시키기 전에 모든 MDDI_Data 신호가 0 상태에 있음을 보장하는데 사용된다.
턴어라운드 1 필드는 최초 턴어라운드 주기를 확립하는데 사용된다. 턴어라운드 길이 파라미터에 의해 특정되는 바이트의 수는, 클라이언트 (디스플레이) 의 라인 드라이버가 인에이블되기 전에 호스트의 MDDI_Data 라인 드라이버가 디세이블되도록 이 필드에 의해 할당된다. 호스트는 턴어라운드 1 의 비트동안 MDDI_Data 라인 드라이버를 디세이블시키고, 클라이언트 (디스플레이) 는 턴어라운드 1 의 최후 비트 직후에 라인 드라이버를 인에이블시킨다. MDDI_Stb 신호는 턴어라운드 주기가 모두 0 인 것처럼 동작한다.
역방향 데이터 패킷 필드는 클라이언트로부터 호스트로 전송되는 일련의 데이터 패킷을 포함한다. 전술한 바와 같이, 필러 패킷은 또 다른 패킷 타입에 의해서는 사용되지 않는 나머지 공간을 충전하도록 전송된다.
턴어라운드 2 필드는 제 2 턴어라운드 주기를 확립하는데 사용된다. 턴어라운드 길이 파라미터에 의해 특정되는 바이트의 수는 이 필드에 의해 할당된다.
드라이버 리-인에이블 필드는, 다음 패킷의 패킷 길이 필드 이전에 모든 MDDI_Data 신호가 리-인에이블임을 보장하기 위해 0 과 동일한 1 바이트를 사용한다.
F. 디스플레이 능력 패킷
일 실시형태에서, 프로토콜 버전 필드는 2 바이트를 사용하여 클라이언트에의해 사용되는 프로토콜을 특정한다. 초기 버전은 0 으로 설정되고, 최소 프로토콜 버전 필드는 2 바이트를 사용하여, 클라이언트가 이용하거나 해석할 수 있는 최소 프로토콜 버전을 특정한다. 디스플레이 데이터 레이트 능력 필드 (2 바이트) 는, 디스플레이가 인터페이스의 순방향 링크 상에서 수신할 수 있는 최대 데이터 레이트를 특정하며, 초당 메가비트 (Mbps) 의 형태로 특정된다. 인터페이스 타입 능력 필드 (1 바이트) 는, 순방향 링크 및 역방향 링크 상에서 지원되는 인터페이스 타입을 특정한다. 이것은 현재 비트 0, 비트 1 또는 비트 2 를 선택함으로써 순방향 링크 상에서 타입 Ⅱ, 타입 Ⅲ 또는 타입 Ⅳ 모드를 각각 선택하고, 비트 3, 비트 4 또는 비트 5 를 선택함으로써 역방향 링크 상에서 타입 Ⅱ, 타입 Ⅲ 또는 타입 Ⅳ 모드를 각각 선택하며; 비트 6 및 7 은 예약되어 0 으로 설정된다. 비트맵 폭 및 높이 필드 (2 바이트) 는 픽셀에서 비트맵의 폭 및 높이를 특정한다.
단색 능력 필드 (1 바이트) 는, 단색 포맷에서 디스플레이될 수 있는 해상도의 비트 수를 특정하는데 사용된다. 디스플레이가 단색 포맷을 사용할 수 없으면, 이 값은 0 으로 설정된다. 비트 7 내지 4 는 장래의 사용을 위해 예약되고, 따라서, 0 으로 설정된다. 비트 3 내지 0 은, 각 픽셀에 대해 존재할 수 있는 그레이스케일 비트의 최대 수를 규정한다. 이러한 4 개의 비트는 각 픽셀에 대해 1 내지 15 의 값을 특정할 수 있게 한다. 값이 0 이면, 단색 포맷은 디스플레이에 의해 지원되지 않는다.
컬러맵 능력 필드 (3 바이트) 는, 디스플레이에서 컬러맵 테이블에 존재하는 테이블 아이템의 최대 수를 특정한다. 디스플레이가 컬러맵 포맷을 사용할 수 없으면, 이 값은 0 이다.
RGB 능력 필드 (2 바이트) 는, RGB 포맷에서 디스플레이될 수 있는 해상도의 비트 수를 특정한다. 디스플레이가 RGB 포맷을 사용할 수 없으면, 이 값은 0 과 동일하다. RGB 능력 워드는 3 개의 개별적인 부호화되지 않은 값으로 구성되어: 각각의 비트에서, 비트 3 내지 0 은 챙색 비트의 최대 수를 규정하고, 비트 7 내지 4 는 녹색 비트의 최대 수를 규정하고, 비트 11 내지 8 은 적색 비트의 최대 수를 규정한다. 현재, 비트 15 내지 12 는 장래의 사용을 위해 예약되어 일반적으로 0 으로 설정된다.
Y Cr Cb 능력 필드 (2 바이트) 는, Y Cr Cb 포맷에서 디스플레이될 수 있는 해상도의 비트 수를 특정한다. 디스플레이가 Y Cr Cb 포맷을 사용할 수 없으면, 이 값을 0 으로 설정된다. Y Cr Cb 능력 워드는 3 개의 개별적인 부호화되지 않은 값으로 구성되어: 비트 3 내지 0 은 Cb 샘플에서 비트의 최대 수를 규정하고, 비트 7 내지 4 는 Cr 샘플에서 비트의 최대 수를 규정하고, 비트 11 내지 8 은 Y 샘플에서 비트의 최대 수를 규정하며, 비트 15 내지 12 는 장래의 사용을 위해 예약되어 0 으로 설정된다.
디스플레이 특성 능력 표시자 필드는, 지원되는 디스플레이에서 특정한 특성을 나타내는 일련의 플래그를 포함하는 4 바이트를 사용한다. 1 로 설정된 비트는 지원되는 능력을 나타내고, 0 으로 설정된 비트는 지원되지 않는 능력을 나타낸다. 비트 0 에 대한 값은 비트맵 블록 전송 패킷 (패킷 타입 71) 이 지원되는지 여부를 나타낸다. 비트 1, 2 및 3 에 대한 값은 각각 비트맵 영역 충전 패킷 (패킷 타입 72), 비트맵 패턴 충전 패킷 (패킷 타입 73) 또는 통신 링크 데이터 채널 패킷 (패킷 타입 74) 이 지원되는지 여부를 나타낸다. 비트 4 에 대한 값은, 디스플레이가 하나의 색을 투명하게 할 수 있는 능력을 가졌는지 여부를 나타내고, 비트 5 및 6 에 대한 값은, 디스플레이가 비디오 데이터 또는 오디오 데이터를 패킹된 포맷으로 수용할 수 있는지 여부를 각각 나타내고, 비트 7 에 대한 값은, 디스플레이가 카메라로부터 역방향 링크 비디오 스트림을 전송할 수 있는지 여부를 나타낸다. 비트 11 및 12 에 대한 값은 각각, 클라이언트가 포인팅 디바이스와 통신하며 포인팅 디바이스 데이터 패킷을 전송하고 수신할 수 있는 경우, 또는 키보드와 통신하며 키보드 데이터 패킷을 전송하고 수신할 수 있는 경우를 나타낸다. 비트 13 내지 31 은 현재 장래의 사용 또는 시스템 설계자에게 유용한 또 다른 지정을 위해 예약되어 일반적으로 0 으로 설정된다.
디스플레이 비디오 프레임 레이트 능력 필드 (1 바이트) 는 초당 프레임에서 디스플레이의 최대 비디오 프레임 갱신 능력을 특정한다. 호스트는 이 필드에 특정된 값보다 느린 레이트에서 이미지를 갱신하도록 선택될 수도 있다.
오디오 버퍼 심도 필드 (2 바이트) 는, 각 오디오 스트림에 전용되는 디스플레이에서 탄력적인 버퍼의 심도를 특정한다.
오디오 채널 능력 필드 (2 바이트) 는, 어떠한 오디오 채널이 디스플레이 (클라이언트) 에 의해 지원되는지를 나타내는 플래그의 그룹을 포함한다. 1 로 설정된 비트는 채널이 지원되는 것을 나타내고, 0 으로 설정된 비트는 채널이 지원되지 않음을 나타낸다. 비트 위치는 상이한 채널로 할당되어, 예를 들어, 비트 위치 0, 1, 2, 3, 4, 5, 6 및 7 은 각각 좌측 전면, 우측 전면, 좌측 후면, 우측 후면, 전면 중앙, 서브 우퍼, 좌측 서라운드 및 우측 서라운드를 나타낸다. 비트 8 내지 15 는 현재 장래의 사용을 위해 예약되어 일반적으로 0 으로 설정된다.
순방향 링크에서 2 바이트 오디오 샘플 레이트 능력 필드는, 클라이언트 디바이스의 오디오 샘플 레이트 능력을 나타내는 일련의 플래그를 포함한다. 비트 0, 1, 2, 3, 4, 5, 6, 7 및 8 이 각각 8,000, 16,000, 24,000, 32,000, 40,000, 48,000, 11,025, 22,050 및 44,100 의 초당 샘플 (SPS) 에 할당되는 것과 같이, 비트 위치는 상이한 레이트에 따라서 할당되며, 비트 9 내지 15 는 소망에 따라, 장래의 또는 대체적인 레이트 사용을 위해 예약되어 현재는 '0' 으로 설정된다. 이러한 비트들 중 하나에 대한 비트 값을 '1' 로 설정하는 것은, 특정 샘플 레이트가 지원되는 것을 나타내고, 비트를 '0' 으로 설정하는 것은 샘플 레이트가 지원되지 않음을 나타낸다.
최소 서브 프레임 레이트 필드 (2 바이트) 는 초당 프레임에서 최소 서브 프레임 레이트를 특정한다. 최소 서브 프레임 레이트는, 디스플레이에서 특정한 센서 또는 포인팅 디바이스를 판독하기에 충분한 디스플레이 상태 갱신 레이트를 유지시킨다.
역방향 링크에서 2 바이트 마이크로폰 샘플 레이트 능력 필드는, 클라이언트 디바이스에서 마이크로폰의 오디오 샘플 레이트 능력을 나타내는 일련의 플래그를 포함한다. MDDI 를 위해, 클라이언트 디바이스 마이크로폰은 최소 8,000 의 초당 샘플 레이트를 지원하도록 구성된다. 이러한 필드에 대한 비트 위치는 상이한 레이트에 할당되며, 예를 들어, 비트 위치 0, 1, 2, 3, 4, 5, 6, 7 및 8 이 각각 8,000, 16,000, 24,000, 32,000, 40,000, 48,000, 11,025, 22,050 및 44,100 의 초당 샘플 (SPS) 을 나타내는데 사용되고, 비트 9 내지 15 는 소망에 따라 장래의 또는 대체적인 레이트 사용을 위해 예약되어, 현재는 '0' 으로 설정된다. 이ㄹ헌 비트 중 하나에 대한 비트 값을 '1' 로 설정하는 것은, 특정 샘플 레이트가 지원되는 것을 나타내고, 이 비트를 '0' 으로 설정하는 것은, 샘플 레이트가 지원되지 않음을 나타낸다. 마이크로폰이 접속되지 않으면, 마이크로폰 샘플 레이트 능력 비트 각각은 0 으로 설정된다.
콘텐츠 보호 타입 필드 (2 타입) 는, 디스플레이에 의해 지원되는 디지털 콘텐츠 보호의 타입을 나타내는 일련의 플래그를 포함한다. 현재, 비트 위치 0 은, DTCP 가 지원되는 경우를 나타내는데사용되고, 비트 위치 1 은, HDCP 가 지원되는 경우를 나타내는데 사용되고, 비트 위치 2 내지 15 는, 소망에 따라 다른 보호 방식으로의 사용을 위해 예약되어 현재 0 으로 설정된다.
G. 디스플레이 요청 및 상태 패킷
역방향 링크 요청 필드 (3 바이트) 는, 호스트에 정보를 전송하기 위해 다음 서브 프레임의 역방향 링크에서 디스플레이에 의해 요구되는 바이트의 수를 특정한다.
CRC 에러 카운트 필드 (1 바이트) 는, 미디어 프레임의 시작 이후에 얼마나 많은 CRC 에러가 발생했는지를 나타낸다. CRC 카운트는, 0 의 서브 프레임 카운트를 가진 서브 프레임 헤더 패킷이 전송되는 경우 리셋된다. CRC 에러의 실제 수가 255 를 초과하면, 이 값은 일반적으로 255 에서 포화된다.
능력 변경 필드는 1 바이트를 사용하여 디스플레이 능력의 변경을 나타낸다. 이것은, 사용자가 마이크로폰, 키보드 또는 디스플레이와 같은 주변 디바이스를 접속시키는 경우 또는 일부 다른 이유로 발생할 수 있다. 비트[7:0] 가 0 과 동일한 경우, 최종 디스플레이 능력 패킷이 전송되었기 때문에 능력이 변경되지 않는다. 그러나, 비트[7:0] 가 1 내지 255 와 동일하면, 능력은 변경되지 않는다. 디스플레이 능력 패킷은 새로운 디스플레이 특성을 결정하기 위해 조사된다.
H. 비트 블록 전송 패킷
윈도우 상위 좌측 좌표 X 값 및 Y 값 필드는 각각 2 바이트를 사용하여, 이동될 윈도우의 상위 좌측 코너의 X 및 Y 좌표값을 특정한다. 윈도우 폭 및 높이 필드가 각각 2 바이트를 사용하여 이동될 윈도우의 폭 및 높이를 특정한다. 윈도우 X 이동 및 Y 이동 필드는 각각 2 바이트를 사용하여, 윈도우가 각각 수평 및 수직으로 이동될 픽셀의 수를 특정한다. 통상적으로, X 에 대한 양수값은 윈도우를 우측으로 이동하게 하고, 음수값은 좌측으로 이동하게 하며, Y 에 대한 양수값은 윈도우를 하방으로 이동하게 하며, 음수값은 상방으로 이동하게 하도록 좌표가 구성된다.
I. 비트맵 영역 충전 패킷
윈도우 상위 좌측 좌표 X 값 및 Y 값 필드는 각각 2 바이트를 사용하여, 충전될 윈도우의 상위 좌측 코너의 X 및 Y 좌표값을 특정한다. 윈도우 폭 및 높이 필드 (각각 2 바이트) 는 충전될 윈도우의 폭 및 높이를 특정한다. 비디오 데이터 포맷 디스크립터 필드 (2 바이트) 가 픽셀 영역 충전 값의 포맷을 특정한다. 포맷은 비디오 스트림 패킷에서의 동일한 필드와 동일하다. 픽셀 영역 충전 값 필드 (4 바이트) 는 전술한 필드에 의해 특정되는 윈도우에 충전될 픽셀 값을 포함한다. 이러한 픽셀의 포맷은 비디오 데이터 포맷 디스크립터 필드에서 특정된다.
J. 비트맵 패턴 충전 패킷
윈도우 상위 좌측 좌표 X 값 및 Y 값 필드는 각각 2 바이트를 사용하여, 충전될 윈도우의 상위 좌측 코너의 X 및 Y 좌표값을 특정한다. 윈도우 폭 및 높이 필드 (각각 2 바이트) 는 충전될 윈도우의 폭 및 높이를 특정한다. 패턴 폭 및 패턴 높이 필드 (각각 2 바이트) 는 각각 충전 패턴의 폭 및 높이를 특정한다. 2 바이트 비디오 데이터 포맷 디스크립터 필드는 픽셀 영역 충전 값의 포맷을 특정한다. 도 11 은 비디오 데이터 포맷 디스크립터가 코딩되는 방법을 도시한다. 포맷은 비디오 스트림 패킷에서의 동일한 필드와 동일하다.
파라미터 CRC 필드 (2 바이트) 는 패킷 길이로부터 비디오 포맷 디스크립터까지의 모든 바이트에 대한 CRC 를 포함한다. 이 CRC 가 체크를 실패하면, 전체 패킷은 폐기된다. 패턴 픽셀 데이터 필드는, 비디오 데이터 포맷 디스크립터에 의해 특정되는 포맷에서 충전 패턴을 특정하는 원시 비디오 정보를 포함한다. 데이터는 바이트로 패킹되고, 각 열의 최초 픽셀은 바이트 정렬되어야 한다. 충전 패턴은 하나의 행에서 일시에 송신된다. 패턴 픽셀 데이터 CRC 필드 (2 바이트) 는 패턴 픽셀 데이터만의 CRC 를 포함한다. 이 CRC 가 체크를 실패하면, 패턴 픽셀 데이터는 계속 사용될 수 있지만 CRC 에러 카운트는 증가된다.
K. 통신 링크 데이터 채널 패킷
파라미터 CRC 필드 (2 바이트) 는 패킷 길이로부터 패킷 타입까지의 모든 바이트에 대한 16 비트 CRC 를 포함한다. 이 CRC 가 체크를 실패하면, 전체 패킷은 폐기된다.
통신 링크 데이터 필드는 통신 채널로부터의 원시 데이터를 포함한다. 이 데이터는 디스플레이의 연산 디바이스로 단순하게 전달된다.
통신 링크 데이터 CRC 필드 (2 바이트) 는 통신 링크 데이터만의 16 비트 CRC 를 포함한다. 이 CRC 가 체크를 실패하면, 통신 링크 데이터는 계속 사용되거나 유용하지만, CRC 에러 카운트는 증가된다.
L. 인터페이스 타입 핸드오프 요청 패킷
인터페이스 타입 필드 (1 바이트) 는 사용할 새로운 인터페이스 타입을 특정한다. 이 필드의 값은 다음의 방식으로 인터페이스 타입을 특정한다. 비트 7 의 값이 '0' 이면, 타입 핸드오프 요청은 순방향 링크에 대한 것이고, 값이 '1' 이면, 타입 핸드오프 요청은 역방향 링크에 대한 것이다. 비트 6 내지 3 은 장래의 사용을 위해 예약되고 일반적으로 0 으로 설정된다. 비트 2 내지 0 은, 1 의 값은 타입 Ⅰ 모드로의 핸드오프를 의미하고, 2 의 값은 타입 Ⅱ 모드로의 핸드오프, 3 의 값은 타입 Ⅲ 모드로의 핸드오프, 및 4 의 값은 타입 Ⅳ 모드로의 핸드오프를 의미하게 하여, 사용될 인터페이스 타입을 규정하는데 사용된다. '0' 및 5 내지 7 의 값은 대체적 모드 또는 모드의 조합을 위한 장래의 지정을 위해 예약된다.
M. 인터페이스 타입 긍정응답 패킷
인터페이스 타입 필드 (1 바이트) 는, 사용될 새로운 인터페이스 타입을 확인하는 값을 가진다. 이 필드의 값은 다음의 방식으로 인터페이스 타입을 특정한다. 비트 7 이 '0' 이면, 타입 핸드오프 요청은 순방향 링크에 대한 것이고, 이 값이 '1' 이면, 타입 핸드오프 요청은 역방향 링크에 대한 것이다. 비트 위치 6 내지 3 은 소망에 따라 다른 핸드오프 타입을 지정하는데 사용하기 위해 현재 예약되어 있고, 일반적으로 0 으로 설정된다. 그러나, 비트 위치 2 내지 0 은, '0' 의 값은 부정적인 응답을 나타내거나, 또는 요청된 핸드오프가 수행될 수 없는 것을 나타내고, '1','2','3' 및 '4' 의 값은 각각 타입 Ⅰ, 타입 Ⅱ, 타입 Ⅲ 및 타입 Ⅳ 모드로의 핸드오프를 나타내게 하여, 사용될 인터페이스 타입을 규정하는데 사용된다. 5 내지 7 의 값은 소망에 따라 모드의 대체적 지정과의 사용을 위해 예약되어 있다.
N. 수행 타입 핸드오프 패킷
1 바이트 인터페이스 타입 필드는 사용될 새로운 인터페이스 타입을 나타낸다. 이 필드에 제공되는 값은, 우선 비트 7 의 값을 사용함으로써 인터페이스 타입을 특정하여, 타입 핸드오프가 순방향 링크에 대한 것인지 역방향 링크에 대한 것인지 여부를 결정한다. '0' 의 값은 타입 핸드오프 요청이 순방향 링크에 대한 것임을 나타내고, '1' 의 값은 타입 핸드오프 요청이 역방향 링크에 대한 것임을 나타낸다. 비트 6 내지 3 은 장래의 사용을 위해 예약되어 있고, 일반적으로 0 의 값으로 설정된다. 그러나, 비트 2 내지 0 은, 값 1, 2, 3 및 4 가 각각 타입 Ⅰ, 타입 Ⅱ, 타입 Ⅲ 및 타입 Ⅳ 모드로의 핸드오프 사용을 특정하게 하여, 사용될 인터페이스 타입을 규정하는데 사용된다. 이 비트에 대한 값 0 및 5 내지 7 은 장래의 사용을 위해 예약되어 있다.
O. 순방향 오디오 채널 인에이블 패킷
오디오 채널 인에이블 마스크 필드 (1 바이트) 는, 클라이언트에서 어떤 오디오 채널이 인에이블될지를 나타내는 플래그의 그룹을 포함한다. 1 로 설정된 비트는 대응하는 채널을 인에이블시키고, 0 으로 설정된 비트는 대응하는 채널을 디세이블시킨다. 비트 0 내지 5 는 각각 좌측 전면, 우측 전면, 좌측 후면, 우측 후면, 전면 중앙 및 서브 우퍼 채널에 어드레스되는 채널 0 내지 5 를 지정한다. 비트 6 및 7 은 장래의 사용을 위해 예약되고, 일반적으로 0 으로 설정된다.
P. 역방향 오디오 샘플링 레이트 패킷
오디오 샘플링 레이트 필드 (1 바이트) 는 디지털 오디오 샘플링 레이트를 특정한다. 이러한 필드에 대한 값은, 0, 1, 2, 3, 4, 5, 6, 7 및 8 의 값이 각각 8,000, 16,000, 24,000, 32,000, 40,000, 48,000, 11,025, 22,050 및 44,100 의 초당 샘플 (SPS) 을 지정하는데 사용되게 하여 상이한 레이트에 할당되며, 9 내지 254 의 값은 소망에 따라 대체적 레이트와의 사용을 위해 예약되어 현재 '0' 으로 설정된다. 255 의 값은 역방향 링크 오디오 스트림을 디세이블시키는데 사용된다.
샘플 포맷 필드 (1 바이트) 는 디지털 오디오 샘플의 포맷을 특정한다. 비트[1:0] 가 '0' 인 경우, 디지털 오디오 샘플은 선형 포맷이고, 1 인 경우, 디지털 오디오 샘플은 μ-Law 포맷이고, 2 인 경우, 디지털 오디오 샘플은 A-Law 포맷이다. 비트[7:2] 는 소망에 따라, 오디오 포맷을 지정하는 대체적 사용을 위해 예약되어 있고, 일반적으로 0 으로 설정된다.
Q. 디지털 콘텐츠 보호 오버헤드 패킷
콘텐츠 보호 타입 필드 (1 바이트) 는 사용되는 디지털 콘텐츠 보호 방법을 특정한다. '0' 의 값은 디지털 송신 콘텐츠 보호 (DTCP) 를 나타내며, 1 의 값은 고-대역폭 디지털 콘텐츠 보호 시스템 (HDCP) 를 나타낸다. 2 내지 255 의 범위의 값은 현재 특정되지 않았으며, 소망에 따라 대체적인 보호 방식과의 사용을 위해 예약되어 있다. 콘텐츠 보호 오버헤드 메시지 필드는, 호스트와 클라이언트간에 전송되는 콘텐츠 보호 메시지를 포함하는 가변 길이 필드이다.
R. 투명색 인에이블 패킷
투명색 인에이블 필드 (1 바이트) 는 투명색 모드가 인에이블되거나 디세이블된 경우를 특정한다. 비트 0 이 0 이면, 투명색 모드는 디세이블이고, 1 이면, 투명색 모드는 인에이블되고, 투명색은 다음의 2 파라미터에 의해 특정된다. 이 바이트의 비트 1 내지 7 은 장래의 사용을 위해 예약되어 있고 통상적으로 0 으로 설정된다.
비디오 데이터 포맷 디스크립터 필드 (2 바이트) 는 픽셀 영역 충전 값의 포맷을 특정한다. 도 11 은, 비디오 데이터 포맷 디스크립터가 코딩되는 방법을 설명한다. 일반적으로 포맷은 비디오 스트림 패킷에서의 동일한 필드와 동일하다.
픽셀 영역 충전 값 필드는 위에서 특정된 윈도우로 충전될 픽셀 값에 할당된 4 바이트를 사용한다. 이 픽셀의 포맷은 비디오 데이터 포맷 디스크립터 필드에 특정되어 있다.
S. 라운드트립 딜레이 측정 패킷
일 실시형태에서, 파라미터 CRC 필드 (2 바이트) 는 패킷 길이로부터 패킷 타입까지의 모든 바이트에 대한 16 비트 CRC 를 포함한다. 이 CRC 가 체크를 실패하면, 전체 패킷은 폐기된다.
올 0 필드 (1 바이트) 는, 최초 가드 시간 주기동안 라인 드라이버를 디세이블시키기 전에 모든 MDDI_Data 신호가 0 상태에 있음을 보장하기 위해 0 을 포함한다.
가드 시간 1 필드 (8 바이트) 는, 클라이언트 (디스플레이) 의 라인 드라이버가 인에이블되기 전에 호스트의 MDDI_Data 라인 드라이버가 디세이블되게 하는데 사용된다. 호스트는 가드 시간 1 의 비트 0 동안 MDDI_Data 라인 드라이버를 디세이블시키고 디스플레이 디스플레이는 가드 시간 1 의 최후 비트 직후에 라인 드라이버를 인에이블시킨다.
측정 주기 필드는, 순방향 링크에서 사용되는 데이터 레이트의 1/2 에서 디스플레이가 0xff, 0xff, 0x00 에 대응하게 하는데 사용되는 512 바이트 윈도우이다. 이 레이트는 1 의 역방향 링크 레이트 제수에 대응한다. 디스플레이는 측정 주기의 시작시에 이 응답을 즉시 리턴한다. 이 응답은, 호스트에서 측정 주기의 최초 비트의 시작 후에, 링크의 정확한 라운드트립 딜레이에서 호스트에 수신될 것이다. 디스플레이에서의 MDDI_Data 라인 데이터 드라이버는 디스플레이로부터의 0xff, 0xff, 0x00 응답 직전 및 직후에 디세이블된다.
가드 시간 2 필드 (8 바이트) 의 값은, 호스트의 라인 드라이버가 인에이블되기 전에 클라이언트 MDDI_Data 라인 드라이버가 디세이블되게 한다. 가드 시간 2 는 항상 제공되지만, 라운드트립 딜레이가 측정 주기에서 측정될 수 있는 최대값인 경우에만 요구된다. 클라이언트는 가드 시간 2 의 비트 0 동안 라인 드라이버를 디세이블시키고 호스트는 가드 시간 2 의 최후 비트 직후에 라인 드라이버를 인에이블시킨다.
드라이버 리-인에이블 필드 (1 바이트) 는, 다음 패킷의 패킷 길이 필드 이전에 모든 MDDI_Data 신호가 리-인에이블되는 것을 보장하기 위해 0 으로 설정된다.
T. 순방향 링크 스큐 교정 패킷
일 실시형태에서, 파라미터 CRC 필드 (2 바이트) 는 패킷 길이로부터 패킷 타입까지의 모든 바이트에 대한 16 비트의 CRC 를 포함한다. 이 CRC 가 체크를 실패하면, 전체 패킷은 폐기된다.
교정 데이터 시퀀스 필드는, MDDI_Data 신호가 모든 데이터 주기에서 토글되게 하는 512 바이트 데이터 시퀀스를 포함한다. 교정 데이터 시퀀스의 프로세싱동안, MDDI 호스트 제어기는 모든 MDDI_Data 신호를 스트로브 신호와 동일하게 설정한다. 디스플레이 클록 복구 회로는, 교정 데이터 시퀀스 필드가 클라이언트 디스플레이에 의해 수신되는 동안 데이터 클록을 복구하기 위해, MDDI_Stb XOR MDDI_Data0 보다 MDDI_Stb 만을 사용할 것이다. 교정 데이터 시퀀스 필드의 시작시에 MDDI_Stb 신호의 정확한 위상에 따라, 일반적으로 교정 데이터 시퀀스는 이 패킷이 전송될 때 사용되는 다음의 인터페이스 타입 중 하나일 것이다.
타입 Ⅰ - 0xaa, 0xaa... 또는 0x55, 0x55...
타입 Ⅱ - 0xcc, 0xcc... 또는 0x33, 0x33...
타입 Ⅲ - 0xf0, 0xf0... 또는 0x0f, 0x0f...
타입 Ⅳ - 0xff, 0x00, 0xff, 0x00... 또는 0x00, 0xff, 0x00, 0xff...
타입 Ⅰ 및 타입 Ⅱ 인터페이스에 대한 가능한 MDDI_Data 및 MDDI_Stb 파형의 예가 도 62a 및 62b 에 각각 도시되어 있다.
XVII . 결론
이상, 본 발명의 다양한 실시형태들을 설명하였으나, 이것은 단지 예시로서 제공된 것이며, 한정적인 것이 아니다. 따라서, 본 발명의 범위 및 범주는 전술한 예시적인 실시형태에 의해 한정되지 않으며, 다음의 청구항 및 그 균등물에 따라서만 규정되어야 한다.

Claims (4)

  1. 통신 경로를 통해 호스트 디바이스와 클라이언트 디바이스 사이에서 패킷의 형태로 디지털 데이터가 전송되는 통신 시스템에서 에러 코드를 전송하는 방법으로서,
    상기 패킷의 각각은 CRC 값을 갖는 CRC 필드를 포함하고,
    상기 방법은,
    상기 통신 시스템에서 에러의 존재를 검출하는 단계;
    상기 에러에 대응하는 소정의 에러 코드를 선택하는 단계;
    상기 에러 코드로 전송을 위해 프로세싱되는 패킷의 CRC 값을 오버라이트 (overwrite) 하는 단계; 및
    상기 에러가 정정될 때까지, 상기 에러 코드로 전송을 위해 프로세싱되는 연속적인 패킷의 CRC 값들을 오버라이트하는 단계를 포함하는, 에러 코드 전송 방법.
  2. 삭제
  3. 사용자에게의 프리젠테이션을 위해 통신 경로를 통해 통신 시스템 내의 호스트 디바이스와 클라이언트 디바이스 사이에서 디지털 데이터를 고속 레이트로 전송하는 방법으로서,
    복수의 소정의 패킷 구조들의 각각이 CRC 값을 갖는 하나 이상의 CRC 필드를 포함하는, 상기 복수의 소정의 패킷 구조들을 하나 이상 생성하고, 상기 복수의 소정의 패킷 구조들 중에서 하나 이상을 함께 링크하여, 소정의 통신 프로토콜을 형성하는 단계;
    상기 통신 프로토콜을 사용하여 상기 통신 경로를 통해 상기 호스트 디바이스와 상기 클라이언트 디바이스 사이에서 미리 선택된 세트의 디지털 제어 및 프리젠테이션 데이터를 통신하는 단계;
    상기 통신 경로를 통해 상기 호스트 디바이스에 상주하는 하나 이상의 호스트 링크 제어기를 상기 클라이언트 디바이스에 커플링하는 단계로서, 상기 호스트 링크 제어기는, 상기 통신 프로토콜을 형성하는 패킷을 생성, 송신 및 수신하고, 디지털 프리젠테이션 데이터를 하나 이상의 타입의 데이터 패킷으로 형성하도록 구성되는, 상기 커플링하는 단계;
    상기 호스트 링크 제어기를 사용하여 상기 통신 경로를 통해 데이터를 패킷의 형태로 전송하는 단계;
    상기 통신 시스템에서 에러의 존재를 검출하는 단계;
    상기 에러에 대응하는 소정의 에러 코드를 선택하는 단계; 및
    상기 에러 코드로 전송을 위해 프로세싱되는 패킷의 CRC 값을 오버라이트하는 단계를 포함하는, 디지털 데이터 전송 방법.
  4. 제 3 항에 있어서,
    상기 에러가 정정될 때까지, 상기 에러 코드로 전송을 위해 프로세싱되는 연속적인 패킷의 CRC 값들을 오버라이트하는 단계를 더 포함하는, 디지털 데이터 전송 방법.
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