KR101137736B1 - 반도체 센싱용 전계 효과형 트랜지스터, 반도체 센싱디바이스, 반도체 센서 칩 및 반도체 센싱 장치 - Google Patents
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Abstract
게이트 절연층 상에 유기 단분자막을 형성하여 사용하는 반도체 센싱 디바이스용 전계 효과형 트랜지스터로서, 게이트 절연층이 제1 실리콘 산화물층 상에 실리콘 질화물층을 통하여 제2 실리콘 산화물층이 적층되어 이루어지는 적층 구조를 구비하는 반도체 센싱 및 반도체 센싱 디바이스, 및 게이트 절연층, 소스 전극 및 드레인 전극이 실리콘 기판 상에 집적된 전계 효과형 트랜지스터 칩과, 소스 전극과 접속된 소스 전극 단자 배선과, 드레인 전극과 접속된 드레인 전극 단자 배선을 구비하며, 트랜지스터 칩, 소스 전극 단자 배선 및 드레인 전극 단자 배선이 트랜지스터 칩의 게이트 절연층, 소스 전극 단자 배선의 소스 전극과 접속되지 않은 단부 및 드레인 전극 단자 배선의 드레인 전극과 접속되지 않은 단부가 노출되도록 봉지되어 있는 것을 특징으로 하는 반도체 센서 칩 및 반도체 센싱 장치.
게이트 절연층, 반도체 센서 칩, 반도체 센싱 장치, 전계 효과, 트랜지스터, 유기 단분자막, 실리콘 기판, 보드
Description
본 발명은 이온 센싱, 바이오 센싱에 적합하게 사용할 수 있는 반도체 센싱에 사용하는 전계 효과형 트랜지스터, 특히 바이오 마이크로 시스템, 마이크로 화학 분석 시스템에 유효한 반도체 센싱에 사용하는 전계 효과형 트랜지스터 및 이를 이용한 반도체 센싱 디바이스에 관한 것이다.
또한 본 발명은, 이온 센싱, 바이오 센싱에 적합하게 사용할 수 있으며, 바이오 마이크로 시스템, 마이크로 화학 분석 시스템에 유효한 반도체 센서 칩, 특히 액체 분석에 대하여 충분한 방수성, 방액성을 구비하는 실용성이 뛰어난 반도체 센서 칩 및 반도체 센싱 장치에 관한 것이다.
이온 센싱 시스템, 바이오 센싱 시스템은 식품 제조 및 관리, 환경 계측 등 광범위한 분야에 적용되고 있다. 이온 및 바이오 센싱에 있어서는 일 분자 인식, 일 염기 인식 등 이온, 분자 수준에서의 센싱의 요구가 점점 높아지고 있으며, 그것을 감지할 수 있는 시스템, 디바이스가 필요해지고 있다. 또한 미량 측정, 다종 동시 측정을 위하여 시스템, 디바이스의 미세화, 집적화 및 온칩화가 필요해진다.
이온 센싱 디바이스로는 실리콘 질화막/실리콘 산화막/실리콘 구조를 갖는 이온 감응성 전계 효과 트랜지스터(ISFET)를 대표적인 예로 들 수 있는데, 종래의 것은 pH 측정을 위한 참조 전극은 별도 유리 전극이 사용되고 있어 온칩화, 미세화가 도모되어 있지 않다. 이 경우, 이온 감응막인 실리콘 질화막의 두께가 100～200nm(나노미터)로 두꺼운 것이 사용되고 있는 상황에 있다.
한편으로, 효소, 면역, DNA 센싱에 있어서는 레이저 스캐너를 이용한 형광 및 발광에 의한 센싱이 주류를 이루고 있으며, 최근에는 전기 화학 반응을 이용한 전류 및 전위 검출도 시도되게 되었다. 또한 반도체 검출에 있어서는 상기한 ISFET과의 조합에 의한 효소, 면역 센서 제작의 사례가 약간 있다. 이들 센서에서의 기본적인 검출 스탠스는 반응부(전극부)의 실효 표면적을 증대시키고, 또한 반응 물질의 양을 증가시킨다는 소위 양적인 효과에 의해 검출을 가능하게 하는 것이다. 또한 레이저 스캐너를 이용한 검출이나 전기 화학 검출은 집적화 및 미세화에 의해 응답 감도(강도, 응답 속도 등)가 감소하는 경향이 있어 문제점을 안고 있다.
이와 같이 종래 기술에서는 온칩화, 미세화, 집적화라는 요구를 만족시키는 데 어려움이 있으며, 일 분자, 이온 인식 및 검출에 있어서 최대한의 효과를 이끌어내려면 발본적인 개량이 필요해지는 것으로 사료된다. 더욱이 이온 센싱 시스템, 바이오 센싱 시스템에 있어서는 예를 들어 액중에 센서를 침지하고, 검출부가 액에 접한 상태를 장시간 유지하여 측정할 수 있는 용액 중에서의 측정을 상정한 반도체 디바이스가 특히 필요해진다.
전계 효과형 트랜지스터로서 본 발명자들은 Jpn. J. Appl. Phys., Vol. 43, No. 1A/B, 2004, pp.L105-107(비 특허 문헌 1)에 있어서, 실리콘 기판(P-Si(100), 8～12Ωcm))을 이용하여 게이트 길이 10μm, 게이트 폭 1mm인 전계 효과형 트랜지스터를 보고한 바 있다.
이 전계 효과형 트랜지스터는 도 19(C)에 도시한 바와 같이 게이트 절연층으로서 실리콘 산화물막이 형성된 것이다. 이러한 전계 효과형 트랜지스터를 제작하는 경우에는, 먼저 1% HF 수용액으로 30초 정도 전세정한 실리콘 기판(500)을 1000℃의 온도 하에서 드라이 산화하여 실리콘 기판(500)의 표면에 두께 100nm의 SiO2막(필드 산화막)(501)을 성막하고(도 17(A)), 이 SiO2막(501) 상에 레지스트를 코팅하고 UV에 의해 패터닝(노광, 현상)하여 소정 부분에 레지스트 패턴(502)을 형성하고(도 17(B)), 이 레지스트 패턴(502)을 마스크로 하여 SiO2막(501)의 하층이 잔류할 정도로 1% HF 수용액으로 식각하고(도 17(C)), 레지스트 패턴(502)을 박리하여 채널 게이트부(501a)를 형성한다(도 17(D)).
다음, SiO2막(501) 상에 알루미늄막(두께 300nm)을 증착(도달 진공도 2.0×10-6Torr, 전류값 30mA, 성막 속도 약 5nm/sec)으로 성막하여 알루미늄막을 후술하는 이온 주입의 마스크로서 기능하는 소정의 알루미늄막 패턴(503)에 포토레지스트법에 의해 형성하고(도 18(A)), 이 알루미늄막 패턴(503)을 마스크로 하여 이온 주입(P-dope, 40kV, 1.0×1015ion/cm2)에 의해 실리콘 기판(500)의 상층의 소정 부분 에 N채널(504, 504)을 형성하여 알루미늄막 패턴(503)을 박리(50% 인산에 80℃에서 5분간 침지)한다.
다음, 알루미늄막 패턴(503)을 박리한 후(도 18(B)), SiO2막(501) 표면을 N2 분위기 하에서 어닐링(900℃ 5분)함으로써 활성화 처리하고, 이 SiO2막(501) 상에 레지스트를 코팅하고 UV에 의해 패터닝(노광, 현상)하여 SiO2막(501)의 N 채널(504, 504) 상방에 위치하는 부분 이외를 피복하는 레지스트 패턴(505)을 형성하고(도 18(C)), 이 레지스트 패턴(505)을 마스크로 하여 N 채널(504, 504) 상의 SiO2막(501)을 식각(1% HF 수용액)하고, 레지스트 패턴(505)을 제거하여 콘택트 개구부(504a, 504a)를 형성한다(도 18(D)).
다음, 증착(EB 증착, 도달 진공도 2.0×10-8Torr)에 의해 전극 메탈층(506)을 형성한다. 이 경우, Ti막(두께 20nm, 성막 시 진공도 4.0×10-8, 전류값 70mA, 성막 속도 0.13nm/sec)과 Pt막(두께 120nm, 성막시 진공도 8.0×10-8Torr, 전류값 220mA, 성막 속도 0.067nm/sec)을 성막하여 전극 메탈층(506)을 형성하고(도 19(A)), 질소 분위기 하에서 어닐링(800℃, 10분)하여 전극 메탈층(506)의 Ti막과 N 채널(504, 504)과의 접합 부분에 TiSi2를 생성시켜 콘택트를 형성한다.
그리고, 전극 메탈층(506) 상에 보호용 산화막(507)(두께 200nm)을 플라즈마 CVD(PECVD, 200W, 400℃, 0.39Torr, 테트라에톡시실란(TEOS) 6sccm, O2 100sccm)로 형성하고(도 19(B)), 산소 분위기 하에서 어닐링(800℃, 10분)함으로써 CVD 산화막의 구조 회복 처리를 실시하고, 게이트/전극 접점 개구(508, 508)를 CHF3 가스를 이용한 리액티브 이온 식각(RIE)에 의해 형성하여 도 19(C)에 도시한 바와 같은 전계 효과형 트랜지스터를 제작하였다.
이러한 전계 효과형 트랜지스터를 반도체 센싱 디바이스로서 이용하는 경우, 게이트 절연층 상을 유기 단분자막 등에 의해 수식하게 되는데, 도 19(C)에 도시한 바와 같은 타입의 센서는 실리콘 산화막으로 이루어지는 게이트 절연층이 노출된 구조로 되어 있기 때문에, 수분이나 이온 등의 진입으로 인해 트랜지스터 특성을 해칠 우려가 있어, 검출부가 액에 접한 상태에서 장시간 측정할 경우에는 적합하지 않다.
더욱이 이온 센싱 시스템, 바이오 센싱 시스템에 있어서는, 예를 들어 센서 부분과 함께 센서 부분에 의해 검출된 전기 신호를 계측하는 계측기 부분도 액에 접한 상태를 장시간 유지하여 측정할 수 있는 용액 중에서의 측정을 상정한 반도체 디바이스가 특히 필요해진다.
특히, 반도체 센싱에 있어서 향후 커다란 수요가 예상되는 의료용 분야에 있어서는 안전 위생의 관점에서 센서 부분을 세정하여 재이용할 가능성은 낮다. 그럼에도 불구하고, 종래의 반도체 센싱 디바이스는 전자 부품에 수용액 등의 액체를 접촉시키는 것을 전제로 하여 방수성, 방액성의 관점에서 센서 부분과 계측기 부분이 용이하게 분리될 수 없도록 일체화시킨 것으로 되어 있어 센서 부분의 교환 작 업은 매우 번잡하며 일회용은 현실적이지 않다.
더욱이 센서 부분과 계측기 부분을 간단히 분리할 수 있게 하려면 이러한 방수성, 방액성이 요구되는 반도체 센싱 장치에 있어서는 센서 부분과 계측기 부분과의 접속 부분의 방수성, 방액성도 중요하여, 센서 부분과 계측기 부분으로부터 간단히 떼내어 센서 부분을 원유스(one use)로 교환하는 소위 디스포잘(disposable)로 하면, 그 접속부로부터 수분 등이 침입하면 디바이스의 파괴로 이어지기 때문에 강한 밀폐가 필요해지는데, 외력에 의해 특히 파괴되기 쉬운 반도체 센서에 있어서는 그 강도에 맞춘 확실한 밀폐 방법이 요구된다.
특허 문헌 1 : 일본 특허 공개 2004-4007호 공보
비 특허 문헌 1 : Daisuke Niwa 외 2명, Jpn. J. Appl. Phys., Vol. 43, No. 1A/B, 2004, pp.L105-107
(발명이 해결하고자 하는 과제)
본 발명은 상기 사정을 감안하여 이루어진 것으로서, 게이트 절연층으로부터의 수분이나 이온의 침입으로 인한 트랜지스터 특성의 열화를 방지한 액중 측정용으로 특히 적합한 반도체 센싱용 전계 효과형 트랜지스터 및 이를 이용한 반도체 센싱 디바이스를 제공하는 것을 첫 번째 목적으로 한다.
또한 본 발명은, 센서 부분과 계측기 부분을 간단히 분리할 수 있고, 센서 부분의 디스포잘을 가능하게 하며, 액체 분석에 대한 충분한 방수성, 방액성을 구비하는 실용성이 뛰어난 반도체 센서 칩 및 반도체 센싱 장치를 제공하는 것을 두 번째 목적으로 한다.
(과제를 해결하기 위한 수단)
반도체 센싱에 사용하는 전계 효과형 트랜지스터에 있어서는 전술한 바와 같이, 반도체 상에 실리콘 산화물이 존재하는 구성, 및 실리콘 산화물 상에 직접적인 검출부를 이루는 유기 단분자막을 형성할 수 있는 구성이 채용되며, 반도체 센싱 디바이스에 있어서는 반도체와 실리콘 산화물이 접하고, 또한 실리콘 산화물과 유기 단분자막이 접해 있는 것이 극한 감도를 갖는 반도체 센싱 디바이스로 하기 위하여 유효하다.
본 발명은 상기 첫 번째 목적을 달성하는 제1 발명으로서, 실리콘 상에 게이트 절연층이 형성된 반도체 센싱용 전계 효과형 트랜지스터이며, 이 게이트 절연층 상에 직접적인 검출부로서 유기 단분자막을 형성하여 이용하는 반도체 센싱 디바이스용 전계 효과성 트랜지스터로서, 상기 게이트 절연층이, 제1 실리콘 산화물층 상에 실리콘 질화물층을 통하여 제2 실리콘 산화물층이 적층되어 이루어지는 적층 구조를 구비하는 것을 특징으로 하는 반도체 센싱용 전계 효과형 트랜지스터 및 이 반도체 센싱용 전계 효과형 트랜지스터의 상기 게이트 절연층 상에 유기 단분자막을 직접적인 검출부로서 형성하여 이루어지는, 유기 단분자막/게이트 절연층/반도체 구조를 갖는 반도체 센싱 디바이스를 제공한다.
반도체 센싱용 전계 효과형 트랜지스터에 있어서, 그 게이트 절연층을 제1 실리콘 산화물층 상에 실리콘 질화물층을 통하여 제2 실리콘 산화물층이 적층되어 이루어지는 적층 구조, 바꾸어 말하면, 실리콘 산화물/실리콘 질화물/실리콘 산화물 적층 구조로 함으로써 실리콘 질화물층에 의해 게이트 절연층을 통과하여 침입하는 트랜지스터 부분으로의 수분이나 이온의 침입을 차단하고, 또한 게이트 절연층도 실리콘 측 및 유기 단분자막 측 모두 실리콘 산화물이 되어, 유기 단분자막과의 적합성도 유지하면서 종래의 실리콘 산화물 단층막으로 이루어지는 게이트 절연층과 동등한 센싱 기능을 구비하는 반도체 센싱 디바이스를 얻는 것이 가능해진다.
또한 본 발명은, 상기 두 번째 목적을 달성하는 제2 발명으로서, 게이트 절연층, 소스 전극 및 드레인 전극이 실리콘 기판 상에 집적된 전계 효과형 트랜지스터 칩과, 상기 소스 전극과 접속된 소스 전극 단자 배선과, 상기 드레인 전극과 접속된 드레인 전극 단자 배선을 구비하는 반도체 센서 칩으로서, 상기 전계 효과형 트랜지스터 칩, 소스 전극 단자 배선 및 드레인 전극 단자 배선이 상기 전계 효과형 트랜지스터 칩의 게이트 절연층, 상기 소스 전극 단자 배선의 소스 전극과 접속 되지 않은 단부 및 상기 드레인 전극 단자 배선의 드레인 전극과 접속되지 않은 단부가 노출되도록 봉지재에 의해, 또는 상기 전계 효과형 트랜지스터 칩, 소스 전극 단자 배선 및 드레인 전극 단자 배선이 설치되는 보드와 봉지재에 의해 봉지되어 있는 것을 특징으로 하는 반도체 센서 칩, 및 상기 반도체 센서 칩을 구비하는 반도체 센싱 장치로서, 상기 반도체 센서 칩과, 이 반도체 센서 칩이 그 소스 전극 단자 배선 및 드레인 전극 단자 배선의 각각의 노출 부분과 직접 또는 이방성 도전 고무를 통하여 착탈 가능하게 접속되는 전기 신호 출력 단자를 구비하며 상기 반도체 센서 칩을 접속하여 그 전계 효과형 트랜지스터 칩에 의해 검출된 전기 신호를 계측하는 계측기를 구비하는 것을 특징으로 하는 반도체 센싱 장치를 제공한다.
본 발명의 반도체 센서 칩은 계측기로서 기능하는 부분을 가지고 있지 않으며, 센서 부분으로서 필수적인 구성인 전계 효과형 트랜지스터 칩, 및 소스 전극 단자 배선 및 드레인 전극 단자 배선을 기본 구성으로 구비하는 것이다. 따라서, 이 반도체 센서 칩은 센서 부분의 보다 실용적인 디스포잘이 가능하다. 또한 미소한 정밀 부품인 전계 효과형 트랜지스터 칩이나 여기에 접속되는 미세한 소스 전극 단자 배선 및 드레인 전극 단자 배선을 봉지재에 의해, 또는 전계 효과형 트랜지스터 칩, 소스 전극 단자 배선 및 드레인 전극 단자 배선이 설치되는 보드와 봉지재에 의해 봉지함으로써 반도체 센서 칩이 그 취급 상 필요한 충분한 강도를 구비하게 된다.
더욱이 본 발명의 반도체 센서 칩은, 반도체 센서 칩에 있어서, 그 기능 상 외부에 노출되어 있을 것이 필수적인 전계 효과형 트랜지스터 칩의 게이트 절연층과, 반도체 센서 칩에서 검출된 전기 신호의 계측기로의 도통 경로를 이루는 소스 전극 단자 배선 및 드레인 전극 단자 배선의 단부가 외부에 노출된 것이며, 소스 전극 단자 배선 및 드레인 전극 단자 배선의 단부를 전기 신호 입출력 단자와 접속함으로써 센서 부분과 계측기 부분을 구비하는 반도체 센싱 장치가 구성되며, 전계 효과형 트랜지스터 칩의 게이트 절연층 상에 직접적인 검출부로서 유기 단분자막을 형성하고, 검출부를 피검액과 접촉시킴으로써 반도체 센싱이 가능해진다.
특히, 소스 전극 단자 배선 및 드레인 전극 단자 배선의 노출된 단부와 전기 신호 입출력 단자를 이방성 도전 고무를 통하여 접촉시키면, 이방성 도전 고무의 도전성에 의해 도통을 확보할 수 있음과 동시에, 이방성 도전 고무의 탄성에 의해 높은 밀착성과, 외력에 약한 반도체 센서 칩을 밀착시키기 위한 누름력에 대한 완충 작용을 얻을 수 있고, 보다 확실하고 안정적으로 센서 칩과 계측기와의 도통을 확보할 수 있다.
또한, 본 발명의 반도체 센서 칩으로 적합한 제1 태양으로서 게이트 절연층, 소스 전극 및 드레인 전극이 실리콘 기판 상에 집적된 전계 효과형 트랜지스터 칩이, 보드 상에 형성된 요함부에 매설됨과 동시에, 상기 보드 상에 상기 소스 전극과 하나의 리드 세선을 통하여 접속된 소스 전극 단자 배선 패턴 및 상기 드레인 전극과 다른 리드 세선을 통하여 접속된 드레인 전극 단자 배선 패턴이 형성된 반도체 센서 칩으로서, 상기 전계 효과형 트랜지스터 칩, 소스 전극 단자 배선 패턴, 드레인 전극 단자 배선 패턴 및 상기 하나 및 다른 리드 세선이 상기 전계 효과형 트랜지스터 칩의 게이트 절연층, 상기 소스 전극 단자 배선 패턴의 소스 전극과 접속되지 않은 단부 및 상기 드레인 전극 단자 배선 패턴의 드레인 전극과 접속되지 않은 단부가 노출되도록 상기 보드 상면과 봉지재층 사이에 봉지되어 있는 것을 특징으로 하는 반도체 센서 칩, 및 이 반도체 센서 칩을 구비하는 반도체 센싱 장치로서, 상기 반도체 센서 칩과, 이 반도체 센서 칩이 그 소스 전극 단자 배선 패턴 및 드레인 전극 단자 배선 패턴의 각각의 노출 부분과 직접 또는 이방성 도전 고무를 통하여 착탈 가능하게 접속되는 전기 신호 입출력 단자를 구비하며 상기 반도체 센서 칩을 접속하여 그 전계 효과형 트랜지스터 칩에 의해 검출된 전기 신호를 계측하는 계측기를 구비하는 것을 특징으로 하는 반도체 센싱 장치를 제공한다.
더욱이 본 발명의 반도체 센서 칩으로 적합한 제2 태양으로서, 게이트 절연층, 소스 전극 및 드레인 전극이 실리콘 기판 상에 집적된 전계 효과형 트랜지스터 칩이, 보드 상에 형성된 요함부에 매설됨과 동시에, 상기 보드 상에 상기 소스 전극과 하나의 리드 세선을 통하여 접속된 소스 전극 단자 배선 패턴 및 상기 드레인 전극과 다른 리드 세선을 통하여 접속된 드레인 전극 단자 배선 패턴이 형성된 반도체 센서 칩으로서, 상기 전계 효과형 트랜지스터 칩, 소스 전극 단자 배선 패턴, 드레인 전극 단자 배선 패턴 및 상기 하나 및 다른 리드 세선이 상기 전계 효과형 트랜지스터 칩의 게이트 절연층이 노출되도록 상기 보드 상면과 봉지재층 사이에 봉지되어 있음과 동시에, 상기 보드의 두께 방향으로 관통하여 상기 소스 전극 단자 배선 패턴에 접속되고, 상기 보드 하면 측에서 단부가 노출되는 소스 전극 단자 배선 패턴의 연장 배선 및 상기 보드의 두께 방향으로 관통하여 상기 드레인 전극 단자 배선 패턴에 접속되며, 상기 보드 하면 측에서 단부가 노출되는 드레인 전극 단자 배선 패턴의 연장 배선이 배열 설치되어 있는 것을 특징으로 하는 반도체 센서 칩, 및
이 반도체 센서 칩을 구비하는 반도체 센싱 장치로서, 상기 반도체 센서 칩과, 이 반도체 센서 칩이 그 소스 전극 단자 배선 패턴의 연장 배선 및 드레인 전극 단자 배선 패턴의 연장 배선의 각각의 노출 부분과 직접 또는 이방성 도전 고무를 통하여 착탈 가능하게 접속되는 전기 신호 입출력 단자를 구비하며 상기 반도체 센서 칩을 접속하여 그 전계 효과형 트랜지스터 칩에 의해 검출된 전기 신호를 계측하는 계측기를 구비하는 것을 특징으로 하는 반도체 센싱 장치를 제공한다.
이들 제1 및 제2 태양에 있어서는, 보드 상에 전계 효과형 트랜지스터 칩과 소스 전극 단자 배선 및 드레인 전극 단자 배선이 고정되어 봉지되어 있어, 보다 높은 강도를 얻을 수 있다. 또한 전계 효과형 트랜지스터 칩이 보드 상에 형성된 요함부에 매설됨과 동시에, 소스 전극 단자 배선 및 드레인 전극 단자 배선이 배선 패턴으로서 보드 상에 형성되어 있으므로 봉지재로 봉지하는 면이 대략 편평해지며, 따라서 이러한 반도체 센서 칩에 있어서는 봉지재에 의한 봉지를 예를 들어 자외선 경화성 수지 조성물 등을 스크린 인쇄 등의 방법으로 도포하여 자외선 경화성 수지 조성물을 경화시키는 방법을 채용할 수 있으므로 특히 적합하다.
(발명의 효과)
본 발명에 따르면, 게이트 절연층에서 트랜지스터 부분으로의 수분이나 이온의 침입을 차단하는 것이 가능하며, 액중 측정용으로 특히 적합한 높은 검출 감도를 나타내는 반도체 센싱 디바이스 및 이를 제공하는 전계 효과형 트랜지스터를 제공할 수 있다.
또한 본 발명에 따르면, 센서 부분과 계측기 부분을 간단히 분리할 수 있고, 센서 부분의 디스포잘을 가능하게 한다. 또한 액체 분석에 대한 충분한 방수성, 방액성을 구비하는 실용성이 뛰어난 반도체 센서 칩 및 반도체 센싱 장치를 제공할 수 있다.
도 1은 본 발명(제1 발명)의 일례(제1 태양)에 따른 반도체 센싱용 전계 효과형 트랜지스터 및 반도체 센싱 디바이스를 도시한 단면도이다.
도 2는 본 발명(제1 발명)의 일례(제2 태양)에 따른 반도체 센싱용 전계 효 과형 트랜지스터를 제조하는 공정(소자 분리 공정)을 설명하기 위한 단면도이다.
도 3은 본 발명(제1 발명)의 일례(제2 태양)에 따른 반도체 센싱용 전계 효과형 트랜지스터를 제조하는 공정(소자 분리 공정)을 설명하기 위한 단면도이다.
도 4는 본 발명(제1 발명)의 일례(제2 태양)에 따른 반도체 센싱용 전계 효과형 트랜지스터를 제조하는 공정(소자 분리 공정부터 게이트 형성 및 익스텐션 형성 공정)을 설명하는 단면도이다.
도 5는 본 발명(제1 발명)의 일례(제2 태양)에 따른 반도체 센싱용 전계 효과형 트랜지스터를 제조하는 공정(게이트 형성 및 익스텐션 형성 공정부터 측벽 형성 및 소스/드레인 형성 공정)을 설명하기 위한 단면도이다.
도 6은 본 발명(제1 발명)의 일례(제2 태양)에 따른 반도체 센싱용 전계 효과형 트랜지스터를 제조하는 공정(측벽 형성 및 소스/드레인 형성 공정)을 설명하기 위한 단면도이다.
도 7은 본 발명(제1 발명)의 일례(제2 태양)에 따른 반도체 센싱용 전계 효과형 트랜지스터를 제조하는 공정(M0 배선(W 플러그) 형성 공정)을 설명하기 위한 단면도이다.
도 8은 본 발명(제1 발명)의 일례(제2 태양)에 따른 반도체 센싱용 전계 효과형 트랜지스터를 제조하는 공정(M0 배선(W 플러그) 형성 공정)을 설명하기 위한 단면도이다.
도 9는 본 발명(제1 발명)의 일례(제2 태양)에 따른 반도체 센싱용 전계 효과형 트랜지스터를 제조하는 공정(M0 배선(W 플러그) 형성 공정부터 M1 배선 형성 공정)을 설명하기 위한 단면도이다.
도 10은 본 발명(제1 발명)의 일례(제2 태양)에 따른 반도체 센싱용 전계 효과형 트랜지스터를 제조하는 공정(M1 배선 형성 공정)을 설명하기 위한 단면도이다.
도 11은 본 발명(제1 발명)의 일례(제2 태양)에 따른 반도체 센싱용 전계 효과형 트랜지스터를 제조하는 공정(M1 배선 형성 공정)을 설명하기 위한 단면도이다.
도 12는 본 발명(제1 발명)의 일례(제2 태양)에 따른 반도체 센싱용 전계 효과형 트랜지스터 및 이를 제조하는 공정(패시베이션막 형성 및 게이트 형성 공정)을 설명하기 위한 단면도이다.
도 13은 본 발명(제1 발명)의 일례(제3 태양)에 따른 반도체 센싱용 전계 효과형 트랜지스터를 제조하는 공정(실리사이드화 공정부터 M0 배선(W 플러그) 형성 공정)을 설명하기 위한 단면도이다.
도 14는 본 발명(제1 발명)의 일례(제3 태양)에 따른 반도체 센싱용 전계 효과형 트랜지스터를 제조하는 공정(M0 배선(W 플러그) 형성 공정)을 설명하기 위한 단면도이다.
도 15는 본 발명(제1 발명)의 일례(제3 태양)에 따른 반도체 센싱용 전계 효과형 트랜지스터 및 이를 제조하는 공정(M0 배선(W 플러그) 형성 공정)을 설명하기 위한 단면도이다.
도 16은 기판 상에 본 발명(제1 발명)의 반도체 센싱용 전계 효과형 트랜지 스터를 복수 개 설치한 상태를 도시한 설명도이다.
도 17은 종래의 반도체 센싱용 전계 효과형 트랜지스터를 제조하는 공정을 설명하기 위한 단면도이다.
도 18은 종래의 반도체 센싱용 전계 효과형 트랜지스터를 제조하는 공정을 설명하기 위한 단면도이다.
도 19는 종래의 반도체 센싱용 전계 효과형 트랜지스터를 제조하는 공정을 설명하기 위한 단면도이다.
도 20은 전계 효과형 트랜지스터와 이를 구비하는 반도체 센싱 장치를 도시한 도면으로서, (A)는 전계 효과형 트랜지스터를 도시한 단면도, (B)는 전계 효과형 트랜지스터를 이용한 반도체 센싱 장치의 구성을 도시한 개념도이다.
도 21은 본 발명(제2 발명)의 반도체 센서 칩의 제1 태양의 일 실시예를 도시한 도면으로서, (A)는 평면도, (B)는 측면도, (C)는 봉지재층으로 봉지하기 전(봉지재층을 제거한 상태)을 도시한 평면도이다.
도 22는 도 21의 반도체 센서 칩의 단면도로서,(A), (B) 및 (C)는 각각 도 21의 A-A선, B-B선 및 C-C선을 따른 단면도이다.
도 23은 도 21의 반도체 센서 칩의 단면도로서, (A), (B) 및 (C)는 각각 도 21의 D-D선, E-E선 및 F-F선을 따른 단면도이다.
도 24는 도 21의 반도체 센서 칩의 전계 효과형 트랜지스터 칩을 도시한 도면으로서, (A)는 평면도, (B)는 측면도, (C)는 (A)의 X-X선을 따른 단면도이다.
도 25는 본 발명(제2 발명)의 반도체 센서 칩의 제2 태양의 일 실시예를 도 시한 평면도이다.
도 26은 도 25의 반도체 센서 칩의 확대도로서, (A)는 도 25의 Y 부분의 확대 평면도, (B)는 (C)의 봉지재층으로 봉지하기 전(봉지재층을 제거한 상태)을 도시한 평면도이다.
도 27은 도 25의 반도체 센서 칩 및 이것과 계측기를 접속한 상태를 도시한 도면으로서, (A)는 도 25의 Z-Z선을 따른 단면도, (B)는 (A)의 전계 효과형 트랜지스터 칩의 확대 단면도, (C)는 (A)의 반도체 센서 칩과 계측기를 접속한 상태를 도시한 단면도이다.
도 28은 본 발명(제2 발명)의 반도체 센서 칩의 제2 태양의 다른 실시예를 도시한 도면으로서, (A)는 평면도, (B)는 (A)의 Z-Z선을 따른 단면도이다.
도 29는 본 발명(제2 발명)의 다른 태양의 반도체 센서 칩(카테터 타입의 반도체 센서 칩)을 도시한 도면으로서, (A)는 평면도, (B)는 (A)의 W-W선을 따른 단면도, (C)는 전계 효과형 트랜지스터 칩을 도시한 단면도이다.
<부호의 설명>
1 : 실리콘 기판 2 : 게이트 절연층
2a : 제1 실리콘 산화물층 2b : 실리콘 질화물층
2c : 제2 실리콘 산화물층 3 : 유기 단분자막
4 : 게이트 전극 5 : 소스 전극
6 : 드레인 전극 7 : 채널 영역
100 : 실리콘 기판 106a : 실리콘 산화물층
114 : 실리콘 질화물막(실리콘 질화물층) 114a : 실리콘 질화물층
117a : 실리콘 산화물층 111a : 불순물 주입층
111b : 금속 실리사이드층 116a : W층
200 : 저저항층 K1 : 반도체 센서 칩
K11 : 보드 K12 : 요함부
K2 : 전계 효과형 트랜지스터 칩 K21 : 게이트 절연층
K22 : 소스 전극 K220 : 소스 전극 관통 배선
K23 : 드레인 전극 K230: 드레인 전극 관통 배선
K32 : 소스 전극 단자 배선 패턴 K320 : 소스 전극 단자 배선
K321 : 소스 전극 단자 배선 패턴의 연장 배선
K33 : 드레인 전극 단자 배선 패턴
K330 : 드레인 전극 단자 배선
K331 : 드레인 전극 단자 배선 패턴의 연장 배선
K42 : 리드 세선(하나의 리드 세선)
K43 : 리드 세선(다른 리드 세선)
K5 : 봉지재층 K50 : 봉지재
K61 : 댐 부재층 K62 : 고무층
K63 : 덮개 K7 : 계측기
K72, K73 : 전기 신호 입출력 단자 K8 : 이방성 도전 고무
K91 : 리저버 K92 : 캐비티
이하, 본 발명에 대하여 더욱 상세하게 설명한다.
[제1 발명]
먼저, 본 발명의 제1 발명에 대하여 설명한다.
본 발명의 제1 발명에 있어서, 반도체 센싱용 전계 효과형 트랜지스터는 실리콘 상에 게이트 절연층이 형성된 전계 효과형 트랜지스터로서, 이 게이트 절연층 상에 직접적인 검출부로서 유기 단분자막을 형성하여 사용하는 반도체 센싱 디바이스용 전계 효과형 트랜지스터에 있어서, 상기 게이트 절연층이 제1 실리콘 산화물층 상에 실리콘 질화물층을 통하여 제2 실리콘 산화물층이 적층되어 이루어지는 실리콘 산화물층/실리콘 질화물층/실리콘 산화물층의 적층 구조를 갖는 것이다. 한편, 이 적층 구조는 적층 구조를 구성하는 상기한 층과 층 사이에 게이트 절연층으로서의 기능을 방해하지 않을 정도의 두께의 다른 층, 예를 들어 각 층의 가공 시의 식각의 정밀도 향상을 목적으로 하여 상용되는 식각 정지층 등이 존재하는 것이어도 좋다.
이러한 전계 효과형 트랜지스터는 반도체 이온 센싱, 바이오 센싱 디바이스용으로 적합하게 사용되는 것으로서, 실리콘 상에 형성된 게이트 절연층 상에 유기 실란 단분자막 등의 유기 단분자막을 직접적인 검출부로서 형성하여, 센싱 디바이스로 이용할 수 있다. 즉, 이러한 반도체 센싱용 전계 효과형 트랜지스터의 상기 게이트 절연층 상에 유기 단분자막을 직접적인 검출부로서 형성하여 이루어지는 유기 단분자막/게이트 절연층/반도체 구조를 갖는 반도체 센싱 디바이스를 구성할 수 있다.
도 1(A)는 본 발명의 제1 발명의 반도체 센싱용 전계 효과형 트랜지스터의 일례(제1 태양)를 나타내고, 도 1(B)는 이를 이용하여 게이트 절연층 상에 유기 단분자막을 형성한 반도체 센싱 디바이스를 나타낸다. 한편, 도 1에서 1은 실리콘 기판, 2는 게이트 절연층, 3은 유기 단분자막이며, 또한 4는 게이트 전극, 5는 소스 전극, 6은 드레인 전극, 7은 채널 영역을 나타낸다. 그리고, 본 발명의 제1 발명에 있어서는, 이 게이트 절연층(2)이 도 1(C)에 도시한 바와 같이, 제1 실리콘 산화물층(2a) 상에 실리콘 질화물층(2b)을 통하여 제2 실리콘 산화물층(2c)이 적층 되어 이루어지는 실리콘 산화물층/실리콘 질화물층/실리콘 산화물층의 적층 구조를 가지고 있다. 즉 이 경우, 제1 실리콘 산화물층(2a)은 실리콘 기판(1)과 접하고, 제2 실리콘 산화물층(2c)은 검출부를 이루는 유기 단분자막이 형성되는 면으로서 외부에 노출되어 있으며, 수분이나 이온 등의 물질 이동을 차단하도록 제1 실리콘 산화물층(2a)과 제2 실리콘 산화물층(2c) 사이에 실리콘 질화물층(2b)이 형성되어 있다.
그리고, 본 발명의 제1 발명의 전계 효과형 트랜지스터를 사용함으로써 그 게이트 절연층 상에 유기 단분자막을 액면과 접하는 곳에 국소적으로 형성하고, 이것을 직접적인 검출부로 하는 디바이스를 구성하고, 기본 원리에 의해 표면 상의 이온 흡착, 바이오 반응 등에 수반되는 표면 전위 변화를 전기 신호로서 검출하는 반도체 센싱 디바이스로 할 수 있다.
한편 이 경우, 상기 유기 단분자막은 DNA, 효소, 면역 등으로 수식할 수 있 고, 또한 필요에 따라 리포터 분자를 사용하는 것도 가능하다.
유기 단분자막으로는 유기 실란 단분자막이 바람직하며, 적당한 패터닝 방법에 의해 패터닝하여 형성할 수 있다.
이 유기 실란 단분자막에 관해서는, 유기 실란 분자를 이용하여 게이트 절연층 상에 기상 화학 반응 또는 액상 반응에 의해 형성하고, 유기 실란 단분자막은 그 최적화에 의해 세밀 패킹된 막이 형성된다.
이 경우, 유기 실란 단분자막으로는 반응성의 작용기, 특히 아미노계의 작용기(NH2-, -NH-, C5H5N-, C4H4N- 등) 또는 카르복실계의 작용기(-COOH 등)를 적어도 하나 함유하는 탄소 수 3～20의 직쇄상 탄화 수소기(알킬기 등)를 갖는 알콕시실란의 단분자막, 비반응성의 탄소 수 8～20의 직쇄 알킬기 또는 불소화 알킬기를 갖는 알콕시실란의 단분자막을 들 수 있다.
이 경우, 아미노계의 작용기, 카르복실계의 작용기 등의 반응성 작용기의 도입은 이러한 작용기를 갖는 알콕시실란을 이용하는 것 이외에, 이러한 작용기로 치환 가능한 기, 예를 들어 -Br, -CN 등의 아미노 유도기를 갖는 알콕시실란을 이용하여 단분자막을 형성 후, 이들 아미노 유도기를 아미노기로 치환하는 방법으로 도입할 수 있다.
한편, 알콕시실란으로는 밀착성 등의 점에서 트리알콕시실란이 바람직하며,또한 알콕시기로는 탄소 수 1～4의 알콕시기, 특히 메톡시기, 에톡시기가 바람직하다.
한편, 상기 알콕시실란의 구체적인 예로는 NH2(CH2)3Si(OC2H5)3, CH3(CH2)17Si(OCH3)3, CF3(CF2)7(CH2)2Si(OCH3)3 등을 들 수 있다.
다음, 도 2～12를 참조하여 본 발명의 제1 발명의 반도체 센싱용 전계 효과형 트랜지스터의 다른 태양(제2 태양)과 그 적합한 제조 방법에 대하여 설명한다. 도 12(B)는 반도체 센싱용 전계 효과형 트랜지스터의 일례를 나타내며, 이 반도체 센싱용 전계 효과형 트랜지스터는 이하의 방법으로 제조할 수 있다.
소자 분리 형성 공정
먼저, 소자 분리 구조를 형성한다. 기판으로 p형 실리콘 기판(100)을 사용할 수 있으며, 이 실리콘 기판(100)을 확산로에 넣고, 산소 또는 수증기 분위기 하에서 가열하여 실리콘 기판(100)의 표면에 실리콘 산화물막(열 산화막)(101)을 형성하고(도 2(A)), 이어서, 가열 하 CVD에 의해 실란 및 아르곤 가스를 도입하여 실리콘 질화물(Si3N4)막(102)을 성막한다(도 2(B)).
다음, 실리콘 질화물막(102) 상에 레지스트막을 형성하고, 리소그래피법에 의해 레지스트를 패터닝하여 소정의 부분에 레지스트 패턴(103)을 형성한다(도 2(C)). 이 레지스트 패턴(103)이 적층되어 있는 영역이 소자 영역, 레지스트 패턴(103)이 적층되지 않은 영역이 소자 분리 영역이 된다.
다음, 이 레지스트 패턴(103)을 마스크로 하여 식각에 의해 실리콘 질화물막(102), 실리콘 산화물막(열 산화막)(101)을 패터닝하고, 다시 실리콘 기판(100)의 상부도 식각하여 레지스트 패턴(103)으로 마스킹된 부분 이외의 부분이 함몰되 도록 함몰부(얕은 홈)(100a)를 형성한다(도 2(D)). 이 경우, 이 함몰부(얕은 홈)(100a)의 측면은 경사도가 80도 정도인 테이퍼면으로 하는 것이 바람직하다.
다음, 레지스트 패턴(103)을 박리하고, 노출된 함몰부(100a)의 표면(측면 및 바닥면)에 열 산화에 의해 실리콘 산화물막(내벽 산화막)(101a)을 형성한다(도 3(A)). 이에 따라, 상기한 식각에 의해 제거되지 않은 실리콘 산화물막(열 산화막)(101)과 연속되는 실리콘 산화물막이 된다.
다음, CVD에 의해 실란 및 아르곤 가스를 도입하여 실리콘 산화물막(104)을 기판 상의 전면에 성막하고(도 3(B)), 이어서 이 실리콘 산화물막(104)을 CMP(Chemical Mechanical Polishing)법에 의해 실리콘 질화물막(102)의 상부와 함께 연마 제거하고(도 3(C)), 다시 노출된 실리콘 질화물막(102)을 그 하방의 실리콘 산화물막(101)과 함께 식각에 의해 제거한다(도 3(D)). 이 식각은 선택성의 관점에서 습식 식각이 적합하다.
그리고 마지막으로, 노출된 실리콘 기판(100) 표면에 실리콘 산화물막(희생 산화막)(105)을 형성한다(도 4(A)). 이는 이온 주입 시의 메탈 컨테미네이션이나 표면 데미지를 방지하기 위한 산화막이다. 이와 같이 하여 소자 분리가 완료되어 STI(Shallow Trench Isolation)가 형성된다.
게이트 형성 및 익스텐션 형성 공정
다음, 상법(常法) 또는 RTP(Rapid Thermal Processing)법에 의해 실리콘 산화물막(희생 산화막)(105) 상에 실리콘 산화물을 적층하여, 실리콘 산화물막(희생 산화막)(105)으로부터 연속되는 제1 실리콘 산화물층이 될 실리콘 산화물막(106)을 형성한다(도 4(B)). 이 경우, 실리콘 산화물막(106)의 박막화를 도모하기 위해서는 RTP법을 채용하는 것이 바람직하다. 이 방법의 채용이 100～130nm 노드를 훨씬 밑도는 미세 소자 형성에는 중요하다.
다음, CVD에 의해 자기 정렬 마스크로서 기능하는 Al막(107)을 기판 상의 전면에 성막하고(도 4(C)), 다시 Al막(107) 상에 원하는 크기의 게이트를 형성하기 위한 레지스트 패턴(108)을 포토리소그래피법에 의해 형성하고(도 5(A)), 레지스트 패턴(108)을 마스크로 하여 Al막(107), 실리콘 산화물막(106) 및 실리콘 산화물막(104) 상부를 식각에 의해 제거하고, 레지스트 패턴(108)을 제거함으로써 게이트 부분에 실리콘 산화물층(106a)과 패터닝된 Al막(107a)의 적층 구조가 형성됨과 동시에, 소스/드레인 형성 부분의 실리콘 기판(100)이 다시 노출된다(도 5(B)).
다음, 소스 드레인 익스텐션(SD 익스텐션)을 형성한다. 먼저 이 경우, p-MOS 구조로서 실리콘 기판의 노출된 표면부에 이온 주입법에 의해 익스텐션 BF2 주입 및 포켓 비소 주입에 의해 불순물을 주입하여 불순물 주입층(109)을 형성한다(도 5(C)).
측벽 형성 및 소스/드레인 형성 공정
다음, CVD에 의해 실리콘 산화물 또는 실리콘 질화물로 이루어지는 절연막(110)을 성막하고(도 5(D)), 에칭백에 의해 실리콘 산화물층(106a) 및 Al막(107a)의 측면에 측벽(110a)을 형성한다(도 6(A)). 이에 따라 Al막(107a) 상면이 다시 노출된다. 다음, 이온 주입에 의해 p-MOS 구조로서 노출된 실리콘 기판의 표면부에 p형 불순물인 붕소를 주입함으로써 불순물 주입층(112)이 형성됨과 동시에, Al막(107a)에도(도 6(B)) 붕소가 주입되어, 붕소가 도입된 Al막(111)이 형성된다. 그리고, 이온 주입 후, 열처리에 의한 확산 프로세스(불순물의 활성화)를 거쳐 소스/드레인이 형성된다. 일반적으로, 전술한 익스텐션 BF2 주입 및 포켓 비소 주입을 얕은 접합이라고 하는데 반해, 이 소스/드레인 형성을 깊은 접합이라고 한다.
M0 배선(W 플러그) 형성 공정
다음, M0 배선(W 플러그)을 형성한다. 먼저, 자기 정렬 마스크인 붕소가 도입된 Al막(111)을 습식 식각에 의해 제거한다(도 7(A)).
그리고, 컨택홀을 형성하기 위하여, 예를 들어 실리콘 질화물 등으로 이루어지는 식각 정지층(113)을 기판 상의 전면에 형성하고(도 7(B)), 그 위에 실리콘 질화물막(층간 절연막)(114)을 적층한다(도 7(C)). 이에 따라 붕소가 도입된 Al막(111)이 제거되어 형성된 공동부에 실리콘 질화물이 충전된다. 한편, 식각 정지층(113)으로 실리콘 질화물을 이용한 경우에는 실리콘 질화물막(층간 절연막)(114)은 식각 정지층(113)과 일체로 실리콘 질화물층을 이루게 된다.
다음, CMP법에 의해 실리콘 질화물막(층간 절연막)(114)의 표면을 평탄화한 후, 포토리소그래피법에 의해 소스 및 드레인의 컨택홀(115)을 형성한다(도 8(A)). 한편, 식각 정지층(113)의 형성은 반드시 필요는 없지만, 소정 부분의 과도 식각을 방지하는 관점에서 식각 정지층(113)의 형성은 적합하다.
다음, 컨택홀(115) 바닥부의 식각 정지층(113)을 식각에 의해 제거함으로써 불순물 주입층(112) 표면을 컨택홀(115)에 노출시키고(도 8(B)), 이어서 컨택홀(115) 내면에 Ti 배리어 메탈층을 형성한 후, 컨택홀(115) 내부를 메탈 CVD에 의해 W로 충전하여 기판 상의 전면에 W막(116)을 형성한다(도 8(C)). 그리고, CMP에 의해 측벽(110)의 상단을 제거하는 위치까지 연마 제거하여 M0 배선(W 플러그)이 형성된다(도 9(A)). 이에 따라 붕소가 도입된 Al막(111)이 제거되어 형성된 공동부에 충전된 실리콘 질화물층(114a)의 상면이 노출된다.
M1 배선 형성 공정
다음, p-TEOS를 이용한 CVD법에 의해 기판 상의 전면에 실리콘 산화물(SiO2)막(117)을 형성하고(도 9(B)), 포토리소그래피법에 의해 컨택홀(118)을 형성하고(도 10(A)), 컨택홀(118) 내부를 CVD에 의해 Al로 충전하고, 기판 상의 전면에 Al막(119)을 스파터링에 의해 형성한다(도 10(B)).
다음, 컨택홀(118)의 상방의 Al막(119) 상에 Al막(119)을 배선 패턴으로서 형성하기 위한 레지스트 패턴(120)을 형성하고(도 11(A)), 포토리소그래피법에 의해 Al막(119)을 패터닝하고, 레지스트 패턴(120)을 제거함으로써 M1 배선(Al 배선)(121)이 형성된다(도 11(B)).
패시베이션막 형성 및 게이트 형성 공정
마지막으로 Al 배선(121)을 피복하도록 기판 상의 전면에 패시베이션막(passivation film)(실리콘 질화물막)(122)을 형성하고(도 12(A)), 포토리소그래 피법에 의해 Al 배선을 노출시킴과 동시에, 실리콘 산화물(SiO2)막(117)의 실리콘 질화물층(114a) 상방에 위치하는 부분을 노출(이 경우에는 실리콘 산화물(SiO2)막(117)의 상부가 함몰되도록) 시켜 실리콘 질화물층(114a) 상의 실리콘 산화물층(117a)을 제2 실리콘 산화물층으로 하여 게이트(123)가 형성된다(도 12(B)).
이상의 공정에 의해 이 반도체 센싱용 전계 효과형 트랜지스터를 제조할 수 있고, 이 태양에 있어서는 실리콘 기판(100) 상에 제1 실리콘 산화물층으로서 실리콘 산화물층(106a), 실리콘 질화물층으로서 실리콘 질화물층(114a), 제2 실리콘 산화물층으로서 실리콘 산화물층(117a)이 적층되어 있으며, 이들에 의해 실리콘 산화물층/실리콘 질화물층/실리콘 산화물층의 적층 구조에 의해 게이트 절연층이 구성되어 있다. 그리고, 게이트(123)의 실리콘 산화물층(117a) 상에 유기 단분자막을 형성하면 반도체 센싱 디바이스로 할 수 있다.
또한 본 발명의 제1 발명의 반도체 센싱용 전계 효과형 트랜지스터로는 그 게이트 절연층 내에 저저항층이 더 매설되어 있는 것도 적합하다. 이러한 것으로는 제1 실리콘 산화물층 상에 실리콘 질화물층을 통하여 제2 실리콘 산화물층이 적층되어 이루어지는 적층 구조의 내부, 특히 실리콘 질화물층의 일부가 저저항층으로 치환된 구조인 것을 들 수 있다.
이러한 저저항층을 형성한 반도체 센싱용 전계 효과형 트랜지스터(제3 태양)와 그 적합한 제조 방법에 대하여 도 13～15를 참조하여 설명한다. 도 15(B)는 저저항층이 매설된 반도체 센싱용 전계 효과형 트랜지스터의 일례를 나타낸다. 이 반도체 센싱용 전계 효과형 트랜지스터의 경우에는, 제1 실리콘 산화물층을 이루는 실리콘 산화물층(106a)과 제2 실리콘 산화물층을 이루는 실리콘 산화물층(117a) 사이의 실리콘 질화물층을 이루는 실리콘 질화물막(층간 절연막)(114) 중을 관통하여 실리콘 산화물층(106a) 및 실리콘 산화물층(117a)에 접하는 저저항층(200)이 형성되어 있고, 이 경우 저저항층(200)은 실리콘 산화물층(106a) 측부터 불순물 주입층(붕소가 주입된 Si막)(111a), 금속 실리사이드층(111b) 및 W층(116a)이 순서대로 적층된 구성으로 되어 있다. 이러한 반도체 센싱용 전계 효과형 트랜지스터는 이하의 방법으로 제조할 수 있다.
소자 분리 형성, 게이트 형성 및 익스텐션 형성, 및 측벽 형성 및 소스/드레인 형성의 각 공정은 전술한 제2 태양(도 2(A)～도 6(B))과 동일하게 할 수 있으며, 특히 전술한 제2 태양에 있어서 형성한 Al막을 다결정 실리콘(폴리실리콘)으로 할 수도 있고, 이 경우 붕소의 이온 주입에 의해 불순물 주입층(112)이 형성됨과 동시에, 붕소가 주입된 Al막 대신 붕소가 주입된 Si막(111a)이 형성된다.
이 경우, 소스/드레인 형성 공정에 이어 실리사이드화 공정을 거쳐 M0 배선 형성 공정을 실시한다.
실리사이드화 공정
전술한 붕소를 주입한 소스, 드레인 및 게이트의 저항을 저하시키고, 나아가 시그널 검출의 고속화를 도모하기 위하여 실리사이드화 공정을 실시한다. 이 경우, 먼저 스파터링에 의해 기판 상의 전면에 금속 박막을 성막하여 열처리를 함으로써 불순물 주입층(붕소가 주입된 Si막)(111a)의 상부가 실리사이드화되어 금속 실리사이드층(111b)이 됨과 동시에, 불순물 주입층(112)의 상부가 실리사이드화되어 금속 실리사이드층(112a)이 된다(도 13(A)). 한편, 실리사이드화에 기여하지 않은 금속 박막은 습식 식각의 선택성을 이용하여 제거된다. 금속 박막의 재질로는 Co, Ni, Pt 등을 사용하는 것이 가능하며, 각각 코발트 실리사이드, 니켈 실리사이드, 백금 실리사이드가 형성된다.
M0 배선(W 플러그) 형성 공정
다음, M0 배선(W 플러그)을 형성한다. 먼저, 컨택홀을 형성하기 위하여 예를 들어 실리콘 질화물 등으로 이루어지는 식각 정지층(113)을 기판 상의 전면에 형성하고(도 13(B)), 그 위에 실리콘 질화물막(층간 절연막)(114)을 적층한다(도 13(C)).
다음, CMP법에 의해 실리콘 질화물막(층간 절연막)(114)의 표면을 평탄화한 후, 포토리소그래피법에 의해 소스, 드레인 및 게이트의 상방에 컨택홀(115)을 형성한다(도 14(A)). 한편, 식각 정지층(113)의 형성은 반드시 필요는 없으나, 소정 부분의 과도한 식각을 방지하는 관점에서 식각 정지층(113)의 형성은 적합하다.
다음, 컨택홀(115) 바닥부의 식각 정지층(113)을 식각에 의해 제거함으로써 금속 실리사이드층(111b) 및 금속 실리사이드층(112a)을 컨택홀(115)에 노출시키고(도 14(B)), 이어서 컨택홀(115) 내면에 Ti/TiN 배리어 메탈층을 형성한 후, 컨택홀(115) 내부를 메탈 CVD에 의해 W로 충전하여 기판 상의 전면에 W막(116)을 형성한다(도 14(C)). 그리고, CMP에 의해 실리콘 질화물막(114) 상의 W막(116)을 제거하는 위치까지 연마 제거하여 M0 배선(W 플러그)이 형성된다(도 15(A)).
M0 배선 형성 공정 이후는 전술한 제2 태양과 동일하게 할 수 있으며, M1 배선 형성, 및 패시베이션막 및 게이트의 형성의 각 공정을 거쳐 이러한 반도체 센싱용 전계 효과형 트랜지스터를 제조할 수 있다. 한편, 도 13～15에 있어서 전술한 제2 태양과 동일한 공정으로 형성된 부분에 대해서는 동일한 부호를 붙여 그 설명을 생략한다.
이 태양에 있어서는, 실리콘 기판(100) 상에 제1 실리콘 산화물층으로서 실리콘 산화물층(106a), 실리콘 질화물층으로서 실리콘 질화물막(114), 제2 실리콘 산화물층으로서 실리콘 산화물층(117a)이 적층됨과 동시에, 실리콘 질화물막(114)의 일부가 불순물 주입층(111a), 금속 실리사이드층(111b) 및 W층(116a)이 차례대로 적층된 저저항층(200)에 의해 치환되고, 이 저저항층(200)이 실리콘 산화물층/실리콘 질화물층/실리콘 산화물층의 적층 구조 내부에 매설된 게이트 절연층이 형성되어 있다. 그리고, 게이트(123)의 실리콘 산화물층(117a) 상에 유기 단분자막을 형성하면 반도체 센싱 디바이스로 할 수 있다.
한편, p형 실리콘 기판 대신 n형 실리콘 기판을 사용하는 것도 가능하다. 이 경우, 소스 드레인 익스텐션(SD 익스텐션)의 형성은 n-MOS 구조로서, 실리콘 기판의 노출된 표면부에 이온 주입법에 의해 익스텐션 비소 주입 및 포켓 BF2 주입 또는 포켓 이리듐 주입에 의해 불순물을 도입하여 불순물 도입층(109)을 형성하면 되고, 또한 n-MOS(실리콘 기판의 노출된 표면부)에 n형 불순물인 비소를 주입함으로써 불순물 주입층(112)을 형성하면 된다.
더욱이, 도 16(A), (B)에 도시한 바와 같이, 전술한 전계 효과형 트랜지스터 구조를 실리콘 기판 상에 복수 마련하면, 동시에 복수의 센싱이 가능한 디바이스를 구성하는 것도 가능하다. 이 경우, 도 16(A)에 도시한 바와 같이 개개의 센서부(게이트, 소스 및 드레인)에 각각 소스 전극과 드레인 전극을 형성하는 것도, 도 16(B)에 도시한 바와 같이 소스 전극과 드레인 전극을 공통화하여 센서부를 집적하는 것도 가능하다. 또한 기판을 p형 실리콘 기판 또는 n형 실리콘 기판으로 한 것뿐만 아니라, p-MOS와 n-MOS를 교대로 배치한 c-MOS로서 구성하는 것도 가능하다. 한편, 도 16에서 21은 게이트, 22는 소스, 22a는 소스 전극, 23은 드레인, 23a는 드레인 전극이다.
[제2 발명]
다음, 본 발명의 제2 발명에 대하여 설명한다.
본 발명의 제2 발명의 반도체 센서 칩은 게이트 절연층, 소스 전극 및 드레인 전극이 실리콘 기판 상에 집적된 전계 효과형 트랜지스터 칩과, 상기 소스 전극과 접속된 소스 전극 단자 배선과, 상기 드레인 전극과 접속된 드레인 전극 단자 배선을 구비하는 반도체 센서 칩이며, 상기 전계 효과형 트랜지스터 칩, 소스 전극 단자 배선 및 드레인 전극 단자 배선이 상기 전계 효과형 트랜지스터 칩의 게이트 절연층, 상기 소스 전극 단자 배선의 소스 전극과 접속되지 않은 단부 및 상기 드레인 전극 단자 배선의 드레인 전극과 접속되지 않은 단부가 노출되도록 봉지재에 의해, 또는 상기 전계 효과형 트랜지스터 칩, 소스 전극 단자 배선 및 드레인 전극 단자 배선이 설치되는 보드와 봉지재에 의해 봉지되어 있는 것이다.
본 발명의 제2 발명의 반도체 센서 칩의 전계 효과형 트랜지스터 칩으로는 예를 들어 일본 특허 공개 2004-4007호 공보(특허 문헌 1)나 Jpn. J. Appl. Phys., Vol. 43, No. 1A/B, 2004, pp.L105-107(비 특허 문헌 1)에서 본 발명자들이 보고한 구성의 전계 효과형 트랜지스터를 들 수 있으며, 예를 들어 도 20(A)에 도시한 바와 같이 실리콘 기판(K20) 상에 실리콘 산화물막 등으로 이루어지는 게이트 절연층(K21), 소스 전극(K22), 드레인 전극(K23)을 적층함과 동시에, 소스 전극(K22) 및 소스 전극(K23)의 각각의 하방에 채널 영역(K24, K24)을 마련하고, 피검물질의 유무 또는 그 양을 소스 전극(K22) 및 소스 전극(K23)의 각각의 하방에 마련된 채널 영역(K24, K24)을 통하여 각각의 전극 측에서 측정되는 표면 전위 변화에 의해 검출하도록 구성한 것이다. 한편, 도 20에서 K25는 필드 산화막, K26은 보호용 산화막이다. 또한 전술한 제1 발명의 전계 효과형 트랜지스터도 적합하다.
이러한 전계 효과형 트랜지스터를 이용하여 반도체 센싱을 실시하는 경우, 예를 들어 도 20(B)에 도시한 바와 같이, 상기한 바와 같은 전계 효과형 트랜지스터의 게이트 절연층(K21) 상에 직접적인 검출부로서 유기 단분자막(K27)을 형성함과 동시에, 유기 단분자막(K27)의 근방에 게이트 전극(K28)을 마련하고, 이 게이트 전극(K28)과, 소스 전극(K22) 및 드레인 전극(K23)을 전원 및 전류계 등의 계기를 통하여 접속한 반도체 센싱 장치를 구성하고, 피검액(s)을 유기 단분자막(K27)과 게이트 전극(K28)의 쌍방에 접촉시킴으로써 센싱이 가능한데, 본 발명의 제2 발명의 반도체 센서 칩은 이러한 반도체 센싱 장치의 센서 부분, 즉 전계 효과형 트랜지스터와 소스 전극 및 드레인 전극의 각각에 접속되는 배선의 일부를 계측기 부분 으로부터 계측기 부분과 착탈 가능하게 분리한 구성인 것이다. 한편, 도 20(B)에서 a는 전류계, e는 접지(어스), p는 직류 전원이다.
본 발명의 제2 발명의 반도체 센서 칩은 계측기(전원, 측정 계기 등이 포함됨)로서 기능하는 부분을 가지고 있지 않으며, 센서 부분으로서 필수적인 구성인 전계 효과형 트랜지스터 칩 및 소스 전극 단자 배선 및 드레인 전극 단자 배선을 기본 구성으로서 구비하는 것이다. 따라서, 이 반도체 센서 칩은 센서 부분의 보다 실용적인 디스포잘이 가능하다. 또한 미소한 정밀 부품인 전계 효과형 트랜지스터 칩이나 여기에 접속되는 미세한 소스 전극 단자 배선 및 드레인 전극 단자 배선을 봉지재에 의해, 또는 전계 효과형 트랜지스터 칩, 소스 전극 단자 배선 및 드레인 전극 단자 배선이 설치되는 보드와 봉지재에 의해 봉지함으로써 반도체 센서 칩이 그 취급 상 필요한 충분한 강도를 구비하게 된다.
더욱이 본 발명의 제2 발명의 반도체 센서 칩은, 반도체 센서 칩에 있어서, 그 기능 상 외부에 노출되어 있을 것이 필수적인 전계 효과형 트랜지스터의 게이트 절연층과, 반도체 센서 칩에서 검출된 전기 신호의 계측기로의 도통 경로를 이루는 소스 전극 단자 배선 및 드레인 전극 단자 배선의 단부가 외부에 노출된 것이며, 소스 전극 단자 배선 및 드레인 전극 단자 배선의 단부를 전기 신호 입출력 단자와 접속함으로써 센서 부분과 계측기 부분을 구비하는 반도체 센싱 장치가 구성되고, 전계 효과형 트랜지스터 칩의 게이트 절연층 상에 직접적인 검출부로서 유기 단분자막을 형성하고, 검출부를 피검액과 접촉시킴으로써 반도체 센싱이 가능해진다.
다음, 본 발명의 제2 발명의 반도체 센서 칩으로서 적합한 태양에 대하여 도 면을 참조하여 더욱 상세하게 설명한다.
먼저, 본 발명의 제2 발명의 반도체 센서 칩으로서 적합한 제1 태양에 대하여 설명한다. 이 제1 태양은 게이트 절연층, 소스 전극 및 드레인 전극이 실리콘 기판 상에 집적된 전계 효과형 트랜지스터 칩이 보드 상에 형성된 요함부에 매설됨과 동시에, 보드 상에 소스 전극과 하나의 리드 세선을 통하여 접속된 소스 전극 단자 배선 패턴 및 드레인 전극과 다른 리드 세선을 통하여 접속된 드레인 전극 단자 배선 패턴이 형성된 반도체 센서 칩이며, 전계 효과형 트랜지스터 칩, 소스 전극 단자 배선 패턴, 드레인 전극 단자 배선 패턴 및 하나 및 다른 리드 세선이 전계 효과형 트랜지스터 칩의 게이트 절연층, 소스 전극 단자 배선 패턴의 소스 전극과 접속되지 않은 단부 및 드레인 전극 단자 배선 패턴의 드레인 전극과 접속되지 않은 단부가 노출되도록 보드 상면과 봉지재층 사이에 봉지되어 있는 것이다.
도 21～24에 이 제1 태양의 구체적인 실시예를 도시하였다. 이 반도체 센서 칩(K1)은 보드(K11) 상에 전계 효과형 트랜지스터 칩(K2), 소스 전극 단자 배선 패턴(K32), 드레인 전극 단자 배선 패턴(K33), 리드 세선(하나의 리드 세선)(K42) 및 리드 세선(다른 리드 세선)(K43)이 배열 설치되고, 이들이 봉지재층(K5)으로 보드(K11)와의 사이에 봉지된 구조의 것이며, 이 제1 태양은 액체에 검출부를 침지하여 이용하는 것, 검출부에 액체를 적하하여 이용하는 것의 어느 것에도 적합하다.
보드(K11)는 평판형의 작은 조각으로서, 배선 패턴의 형성이나 가공성 등의 관점에서 유리 에폭시 기판을 적합하게 이용할 수 있다. 이 보드(K11) 상에는 전계 효과형 트랜지스터 칩(K2)을 매설하기 위하여 깊이가 전계 효과형 트랜지스터 칩(K2)의 두께 정도인 요함부(자리파기)(K12)가 형성되어 있으며, 전계 효과형 트랜지스터 칩(K2)은 이 요함부(K12)에 다이스 본딩 등의 방법에 의해 매설된다.
본 발명의 제2 발명에 있어서, 반도체 센서 칩의 전계 효과형 트랜지스터 칩으로는 전술한 바와 같은 것을 사용할 수 있는데, 본 예의 반도체 센서 칩의 경우, 소스 전극(K22) 및 드레인 전극(K23)은 도 24에 도시한 바와 같이, 각각 전계 효과형 트랜지스터 칩(K2)의 상면으로 뻗어나와 전계 효과형 트랜지스터 칩(K2)의 상면에 형성한 배선 패턴(알루미늄 배선 패턴)(K22a, K23a)의 일단과 접속되고, 또한 배선 패턴(알루미늄 배선 패턴)(K22a, K23a)의 타단부는 리드 세선(K42, K43)과의 접속부로서 본딩 패드(알루미늄 패드)(K22b, K23b)로서 형성되어, 이들에 리드 세선(K42, K43)이 각각 접속되어 있다. 한편, 도 21 내지 24에서, K20은 실리콘 기판, K21은 게이트 절연층, K24는 채널 영역, K25는 필드 산화막, K26은 보호용 산화막이다.
또한 보드(K11) 상에는 소스 전극 단자 배선 패턴(K32) 및 드레인 전극 단자 배선 패턴(K33)이 형성되어 있다. 이 경우, 소스 전극 단자 배선 패턴(K32) 및 드레인 전극 단자 배선 패턴(K33)은 각각 구리선 패턴(K32a, K33a)을 베이스로 하며, 이 구리선 패턴(K32a, K33a)의 양단부 상에는 Ni-P층(K32b, K33b)과 골드층(K32c, K33c)이 적층되어 있다. 이러한 배선 패턴은 도금 등의 종래 공지의 방법으로 형성 가능하다. 그리고, 소스 전극 단자 배선 패턴(K32) 및 드레인 전극 단자 배선 패턴(K33)의 전계 효과형 트랜지스터 칩(K2) 측의 단부의 골드층(K32c, K33c)과 전술한 본딩 패드(알루미늄 패드)(K22b, K23b) 사이에 리드 세선(K42, K43)이 각각 가교되어 양자가 접속되어 있다. 이 리드 세선(K42, K43)의 접속은 와이어 본딩의 방법에 의해 가능하다.
그리고, 전계 효과형 트랜지스터 칩(K2), 소스 전극 단자 배선 패턴(K32), 드레인 전극 단자 배선 패턴(K33) 및 리드 세선(K42, K43)은 전계 효과형 트랜지스터 칩(K2)의 게이트 절연층(K21), 소스 전극 단자 배선 패턴(K32)의 리드 세선(하나의 리드 세선)(K42)과 접속되지 않은 단부 및 드레인 전극 단자 배선 패턴(K32)의 리드 세선(다른 리드 세선)(K43)과 접속되지 않은 단부가 노출되도록(이들 부분이 봉지되지 않도록) 보드(K11) 상면과 봉지재층(K5) 사이에 봉지되고, 봉지되지 않은 게이트 절연층(K21) 부분에 후술하는 바와 같이 검출부가 형성되고, 또한 봉지되지 않은 소스 전극 단자 배선 패턴(K32) 및 드레인 전극 단자 배선 패턴(K33)의 노출된 단부가 후술하는 계측기의 전기 신호 입출력 단자와 접속된다.
또한 이러한 반도체 센서 칩을 사용함으로써, 반도체 센서 칩과, 반도체 센서 칩이 그 소스 전극 단자 배선 패턴 및 드레인 전극 단자 배선 패턴의 각각의 노출 부분과 직접 또는 이방성 도전 고무를 통하여 착탈 가능하게 접속되는 전기 신호 입출력 단자를 구비하며 반도체 센서 칩을 접속하여 그 전계 효과형 트랜지스터 칩에 의해 검출된 전기 신호를 계측하는 계측기를 구비하는 반도체 센싱 장치를 구성할 수 있다. 이 경우, 반도체 센서 칩과 계측기 본체와의 접속에는 접속부의 방수성, 방액성을 얻을 수 있는 방법, 예를 들어 O링 등에 의한 실링을 적용할 수 있고, 접속부의 고정에는 나사나 클램프를 사용할 수 있다.
특히, 반도체 센서 칩의 소스 전극 단자 배선 패턴 및 드레인 전극 단자 배 선 패턴의 각각의 노출 부분과 계측기의 전기 신호 입출력 단자와의 접속에 이방성 도전 고무를 사용하는 것이 적합하다. 이방성 도전 고무를 소스 전극 단자 배선 패턴 및 드레인 전극 단자 배선 패턴의 노출 부분과 계측기의 전기 신호 입출력 단자로 협지하도록 하여 접속하면, 이방성 도전 고무의 도전성에 의해 도통을 확보할 수 있음과 동시에, 이방성 도전 고무의 탄성에 의한 높은 밀착성과, 외력에 약한 반도체 센서 칩을 밀착시켜 접속하기 위한 누름력에 대한 완충 작용을 얻을 수 있고, 보다 확실하고 안정적인 센서 칩과 계측기와의 도통을 확보할 수 있다.
다음, 본 발명의 제2 발명의 반도체 센서 칩으로서 적합한 제2 태양에 대하여 설명한다.
이 제2 태양은, 게이트 절연층, 소스 전극 및 드레인 전극이 실리콘 기판 상에 집적된 전계 효과형 트랜지스터 칩이 보드 상에 형성된 요함부에 매설됨과 동시에, 보드 상에 소스 전극과 하나의 리드 세선을 통하여 접속된 소스 전극 단자 배선 패턴 및 드레인 전극과 다른 리드 세선을 통하여 접속된 드레인 전극 단자 배선 패턴이 형성된 반도체 센서 칩이며, 전계 효과형 트랜지스터 칩, 소스 전극 단자 배선 패턴, 드레인 전극 단자 배선 패턴 및 하나 및 다른 리드 세선이, 전계 효과형 트랜지스터 칩의 게이트 절연층이 노출되도록 보드 상면과 봉지재층 사이에 봉지되어 있음과 동시에, 보드의 두께 방향으로 관통하여 소스 전극 단자 배선 패턴에 접속되고, 보드 하면 측에서 단부가 노출되는 소스 전극 단자 배선 패턴의 연장 배선 및 보드의 두께 방향으로 관통하여 드레인 전극 단자 배선 패턴에 접속되고, 보드 하면 측에서 단부가 노출되는 드레인 전극 단자 배선 패턴의 연장 배선이 배 열 설치되어 있는 것이다.
도 25～28에 이 제2 태양의 구체적인 실시예를 도시하였다. 이 반도체 센서 칩(K1)은, 보드(K11) 상에 전계 효과형 트랜지스터 칩(K2), 소스 전극 단자 배선 패턴(K32, K32), 드레인 전극 단자 배선 패턴(K33, K33), 리드 세선(하나의 리드 세선)(K42, K42), 리드 세선(다른 리드 세선)(K43, K43)이 배열 설치되고, 이들이 봉지재층(K5)으로 보드(K11)와의 사이에 봉지된 구조의 것이며, 이 제2 태양은 특히 검출부에 액체를 적하하여 사용하는 것으로서 적합하다.
보드(K11)는 평판형의 작은 조각으로서, 배선 패턴의 형성이나 가공성 등의 관점에서 유리 에폭시 기판을 적합하게 사용할 수 있다. 이 보드(K11) 상에는 전계 효과형 트랜지스터 칩(K2)을 매설하기 위하여 깊이가 전계 효과형 트랜지스터 칩(K2)의 두께 정도인 요함부(자리파기)(K12)가 형성되어 있고, 이 요함부(K12)에 전계 효과형 트랜지스터 칩(K2)이 다이스 본딩 등의 방법에 의해 매설된다.
본 발명의 제2 발명에 있어서, 반도체 센서 칩의 전계 효과형 트랜지스터 칩으로는 전술한 바와 같은 것을 사용할 수 있는데, 본 예의 반도체 센서 칩의 경우, 도 26(B)에 도시한 바와 같이, 전계 효과형 트랜지스터 칩(K2) 상에 2개의 게이트 절연층(K21, K21)이 형성된 것을 나타내고 있다. 또한 소스 전극(K22, K22) 및 드레인 전극(K23, K23)은 각각 전계 효과형 트랜지스터 칩(K2)의 상면으로 뻗어나와 전계 효과형 트랜지스터 칩(K2)의 상면에 형성한 배선 패턴(알루미늄 배선 패턴)(K22a, K22a, K23a, K23a)의 일단과 접속되고, 또한 배선 패턴(알루미늄 배선 패턴)(K22a, K22a, K23a, K23a)의 타단부는 리드 세선(K42, K42, K43, K43)과의 접 속부로서 본딩 패드(알루미늄 패드)(K22b, K22b, K23b, K23b)로서 형성되어, 이들에 리드 세선(K42, K42, K43, K43)이 각각 접속되어 있다. 한편, 도 25～27에서 K20은 실리콘 기판, K24는 채널 영역, K25는 필드 산화막, K26은 보호용 산화막이다.
또한 보드(K11) 상에는 소스 전극 단자 배선 패턴(K32, K32) 및 드레인 전극 단자 배선 패턴(K33, K33)이 형성되어 있다. 이 경우, 소스 전극 단자 배선 패턴(K32, K32) 및 드레인 전극 단자 배선 패턴(K33, K33)은 구리선 패턴(K32a, K32a, K33a, K33a)을 베이스로 하며, 이 구리선 패턴(K32a, K32a, K33a, K33a) 상에는 Ni-P층(K32b, K32b, K33b, K33b)과 골드층(K32c, K32c, K33c, K33c)이 적층된 것으로 되어 있다. 이러한 배선 패턴은 도금 등의 종래 공지의 방법으로 형성 가능하다. 그리고, 소스 전극 단자 배선 패턴(K32, K32) 및 드레인 전극 단자 배선 패턴(K33, K33) 각각의 전계 효과형 트랜지스터 칩(K2) 측의 단부의 골드층(K32c, K32c, K33c, K33c)과 전술한 본딩 패드(알루미늄 패드)(K22b, K22b, K23b, K23b) 사이에 리드 세선(K42, K42, K43, K43)이 각각 접속되어 있다. 이 리드 세선의 접속은 와이어 본딩의 방법에 의해 가능하다.
그리고, 전계 효과성 트랜지스터 칩(K2), 소스 전극 단자 배선 패턴(K32, K32), 드레인 전극 단자 배선 패턴(K33, K33) 및 리드 세선(K42, K42, K43, K43)은 전계 효과형 트랜지스터 칩(K2)의 게이트 절연층(K21, K21)이 노출되도록(이 부분이 봉지되지 않도록) 보드(K11) 상면과 봉지재층(K5) 사이에 봉지되고, 봉지되지 않은 게이트 절연층(K21)의 부분에 후술하는 바와 같이 검출부가 형성된다.
이 제2 태양에 있어서는, 보드(K11)의 두께 방향으로 관통하여 소스 전극 단자 배선 패턴(K32, K32)(구리선 패턴(K32a, K32a))의 하면에 접속되고, 보드(K11)하면 측에서 단부가 노출되는 소스 전극 단자 배선 패턴의 연장 배선(K321, K321) 및 보드(K11)의 두께 방향으로 관통하여 드레인 전극 단자 배선 패턴(K33, K33)(구리선 패턴(K33a, K33a))의 하면에 접속되고, 보드(K11) 하면 측에서 단부가 노출되는 드레인 전극 단자 배선 패턴의 연장 배선(K331, K331)이 배열 설치되어 있다. 이들 소스 전극 단자 배선 패턴의 연장 배선(K321, K321) 및 드레인 전극 단자 배선 패턴의 연장 배선(K331, K331)의 각각의 노출된 측의 단부는 패드 형태로 형성되어 있으며, 소스 전극 단자 배선 패턴의 연장 배선(K321, K321) 및 드레인 전극 단자 배선 패턴의 연장 배선(K331, K331)의 노출된 단부(패드 형태의 단자)가 후술하는 계측기의 전기 신호 입출력 단자와 접속된다.
또한 이러한 반도체 센서 칩을 사용함으로써, 반도체 센서 칩과, 상기 반도체 센서 칩이 그 소스 전극 단자 배선 패턴의 연장 배선 및 드레인 전극 단자 배선 패턴의 연장 배선의 각각의 노출 부분과 직접 또는 이방성 도전 고무를 통하여 착탈 가능하게 접속되는 전기 신호 입출력 단자를 구비하며 반도체 센서 칩을 접속하여 그 전계 효과형 트랜지스터 칩에 의해 검출된 전기 신호를 계측하는 계측기를 구비하는 반도체 센싱 장치를 구성할 수 있다. 이 경우, 반도체 센서 칩과 계측기 본체와의 접속에는 접속부의 방수성, 방액성을 얻을 수 있는 방법, 예를 들어 O링 등에 의한 실링을 적용할 수 있고, 접속부의 고정에는 나사나 클램프를 사용할 수 있다.
특히, 반도체 센서 칩의 소스 전극 단자 배선 패턴의 연장 배선 및 드레인 전극 단자 배선 패턴의 연장 배선의 각각의 노출 부분과 계측기의 전기 신호 입출력 단자와의 접속에 이방성 도전 고무를 사용하는 것이 적합하다. 이방성 도전 고무를 소스 전극 단자 배선 패턴의 연장 배선 및 드레인 전극 단자 배선 패턴의 연장 배선의 노출 부분과 계측기의 전기 신호 입출력 단자로 협지하도록 하여 접속하면, 이방성 도전 고무의 도전성에 의해 도통을 확보할 수 있음과 동시에, 이방성 도전 고무의 탄성에 의한 높은 밀착성과 외력에 약한 반도체 센서 칩을 밀착시켜 접속하기 위한 압력에 대한 완충 작용력을 얻을 수 있고, 보다 확실하고 안정적으로 센서 칩과 계측기와의 도통을 확보할 수 있다.
구체적으로는, 도 27(C)에 도시한 바와 같이, 반도체 센서 칩(K1)의 소스 전극 단자 배선 패턴의 연장 배선(K321, K321) 및 드레인 전극 단자 배선 패턴의 연장 배선(K331, K331)과 이들 각각에 대향하는 위치에 설치된 계측기(K7)의 전기 신호 입출력 단자(K72, K72, K73, K73)와의 사이에 이방성 도전 고무(K8, K8, K8, K8)를 각각 배치하고, 반도체 센서 칩(K1)과 계측기(K7)를 양측에서 눌러 소스 전극 단자 배선 패턴의 연장 배선(K321, K321) 및 드레인 전극 단자 배선 패턴의 연장 배선(K331, K331)과, 이방성 도전 고무(K8, K8, K8, K8)와, 전기 신호 입출력 단자(K72, K72, K73, K73)를 각각 밀착시킴으로써 반도체 센서 칩(K1)과 계측기(K7)를 도통시킬 수 있다. 한편, 도 27(C)에서 c는 반도체 센서 칩(K1)과 검출기(K7)와의 누름력을 유지하는 클램프이다.
전술한 제1 및 제2 태양에 있어서는, 전계 효과형 트랜지스터 칩이 보드 상 에 형성된 요함부에 매설됨과 동시에, 소스 전극 단자 배선 및 드레인 전극 단자 배선이 배선 패턴으로서 보드 상에 형성되어 있으므로, 봉지재로 봉지하는 면이 거의 편평하다. 따라서, 이러한 반도체 센서 칩에 있어서는, 봉지재에 의한 봉지를 예를 들어 자외선 경화성 수지 조성물 등을 스크린 인쇄 등의 방법으로 도포하여 자외선 경화성 수지 조성물을 경화시키는 방법을 채용할 수 있다.
또한 전술한 제1 및 제2 태양에 있어서는, 검출부에 액체를 적하하는 방법으로 반도체 센서 칩을 사용하는 경우, 봉지재층 상에 리저버(디핑 영역)를 형성하는 것도 적합하다.
구체적으로는, 도 25～27에 도시한 바와 같이, 게이트 절연층(K21, K21)의 노출부를 둘러싸는 반도체 센서 칩(K1)의 봉지재층(K5) 상에 소정의 용적의 리저버(K91)를 형성하도록 댐 부재층(K61)을 적층할 수 있다. 특히, 반도체 센서 칩(K1)과 계측기(K7)를 양측에서 눌러 배선 패턴 또는 배선 패턴의 연장 배선과 전기 신호 입출력 단자를 접속하는 경우, 도 27에 도시한 바와 같이, 댐 부재층(K61)의 봉지재층(K5)과의 사이에 고무층(K62)을 마련하면 소스 전극 단자 배선 패턴의 연장 배선(K321, K321) 및 드레인 전극 단자 배선 패턴의 연장 배선(K331, K331)의 단부와 전기 신호 입출력 단자(K72, K72, K73, K73)와의 접속 시의 누름력에 대하여 반도체 센서 디바이스에 대한 충격 완충 기능을 부여하는 것이 가능하므로 특히 적합하다.
더욱이 게이트 절연층(K21, K21)의 노출부를 둘러싸는 반도체 센서 칩(K1)의 봉지재층(K5) 상에 피검액의 유로가 되도록 소정의 용적의 캐비티(K92)를 형성하는 것도 적합하다.
구체적으로는, 도 28에 도시한 바와 같이, 게이트 절연층(K21, K21)의 노출부를 포함하는 반도체 센서 칩(K1)의 봉지재층(K5) 상에 피검액의 유로가 될 피검액의 유입구(K63a) 및 배출구(K63b)를 갖는 캐비티(K92)를 형성하는 덮개(K63)를 설치하면, 피검액을 반도체 센서 칩의 검출부에 연속적으로 유통시켜 접촉시킬 수 있다. 한편 이 경우에도, 도 28에 도시한 바와 같이, 덮개(K63)의 봉지재층(K5) 측에 고무층(K62)을 마련하면 전술한 댐 부재층(K61)과 마찬가지로 충격 완충 기능을 부여하는 것이 가능하다. 한편 도 28에서, 도 25～27에 도시한 것과 동일한 부위는 동일한 부호를 붙여 그 설명을 생략한다.
더욱이 본 발명의 제2 발명의 반도체 센서 칩으로는, 도 29(A) 및 (B)에 도시한 바와 같은 카테터 타입의 것도 적합하다. 이 경우, 전계 효과형 트랜지스터 칩(K2)과, 소스 전극(도시 생략)과 접속된 소스 전극 단자 배선(K320)과, 드레인 전극(도시 생략)과 접속된 드레인 전극 단자 배선(K330)이 트랜지스터 칩(K2)의 게이트 절연층(K21), 소스 전극 단자 배선(K320)의 소스 전극(도시 생략)과 접속되지 않은 단부 및 드레인 전극 단자 배선(K330)의 드레인 전극(도시 생략)과 접속되지 않은 단부가 노출되도록 봉지재(K50)에 의해 봉지되어 있다. 한편, 도 29(A) 및 (B)에서 w는 카테터의 코어축이다.
이러한 카테터 타입의 반도체 센서 칩의 경우, 전계 효과형 트랜지스터로서 전술한 바와 같은 것을 이용하는 것도 가능하지만, 소스 전극과 소스 전극 배선, 및 드레인 전극과 드레인 전극 배선의 접속부를 카테터의 중심부에 설치하는 것이 바람직하므로, 전계 효과형 트랜지스터의 실리콘 기판의 두께 방향으로 관통하여 일단이 소스 전극에 접속되고, 타단이 실리콘 기판 하면 측에서 노출되는 소스 전극 관통 배선, 및 실리콘 기판의 두께 방향으로 관통하여 일단이 드레인 전극 단자에 접속되고, 타단이 실리콘 기판 하면 측에서 노출되는 드레인 전극 관통 배선을 형성하고, 소스 전극의 소스 전극 배선과의 접속부 및 드레인 전극의 드레인 전극 배선과의 접속부를 실리콘 기판의 하면 측에 설치한 것이 적합하다.
이와 같은 것으로서, 구체적으로는, 도 29(C)에 도시한 바와 같이 실리콘 기판(K20)의 두께 방향으로 관통하여 일단이 소스 전극(K22) 하면에 접속되고, 타단이 실리콘 기판(K20) 하면 측에서 노출되는 소스 전극 관통 배선(K220) 및 실리콘 기판(K20)의 두께 방향으로 관통하여 일단이 드레인 전극(K23)의 하면에 접속되고, 타단이 실리콘 기판(K20)의 하면 측에서 노출되는 드레인 전극 관통 배선(K230)이 배열 설치된 것을 들 수 있다. 한편, 도 29에서 K21은 게이트 절연층, K24는 채널 영역, K26은 보호용 산화막이다.
이러한 카테터 타입의 반도체 센서 칩의 경우, 혈관 속을 흐르는 혈액 중의 성분 변화를 실시간으로 신속하게 계측하는 것이 가능하며, 예를 들어 혈중의 pH, 이산화 탄소 농도, 산소 농도의 변화나 특정 생체 물질의 증감 등을 실시간으로 계측하는 것이 가능하다.
본 발명의 제2 발명의 반도체 센서 칩을 이용하여 반도체 센싱을 행하는 경우, 도 20(B)에 도시한 바와 같이, 전계 효과형 트랜지스터 칩(K2)의 게이트 절연층(K21) 상에 직접적인 검출부로서 유기 단분자막(K27)을 형성하고, 이 검출부에 피검액(s)을 접촉시켜 센싱을 행할 수 있다. 한편, 센싱 시에는 게이트 전극(K28)을 피검액(s)과 접촉하도록 마련한다.
이와 같이 전계 효과형 트랜지스터를 사용함으로써, 그 게이트 절연층 상에 유기 단분자막을 액면과 접하는 곳에 국소적으로 형성하고, 이것을 직접적인 검출부로 하는 디바이스를 구성하고, 표면 상의 이온 흡착, 바이오 반응 등에 수반되는 표면 전위 변화를 전기 신호로서 계측하는 것을 기본 원리로 하는 반도체 센싱을 행할 수 있다.
한편 이 경우, 상기 유기 단분자막은 DNA, 효소, 면역 등으로 수식할 수 있고, 또한 필요에 따라 리포터 분자를 이용하는 것도 가능하다.
유기 단분자막으로는 유기 실란 단분자막이 바람직하며, 적당한 패터닝 방법에 의해 패터닝하여 형성할 수 있다.
이러한 유기 실란 단분자막에 관해서는 유기 실란 분자를 이용하여, 공지의 방법으로 게이트 절연층 상에 기상 화학 반응 또는 액상 반응에 의해 형성하고, 유기 실란 단분자막은 그 최적화에 의해 세밀 패킹된 막이 형성된다.
이러한 경우, 유기 실란 단분자막으로는 반응성의 작용기, 특히 아미노계의 작용기(NH2-, -NH-, C5H5N-, C4H4N- 등) 또는 카르복실계의 작용기(-COOH 등)를 적어도 하나 함유하는 탄소 수 3～20의 직쇄상 탄화 수소기(알킬기 등)를 갖는 알콕시실란의 단분자막, 비 반응성의 탄소 수 8～20의 직쇄 알킬기 또는 불소화 알킬기를 갖는 알콕시실란의 단분자막을 들 수 있다.
이러한 경우, 아미노계의 작용기, 카르복실계의 작용기 등의 반응성 작용기의 도입은 이러한 작용기를 갖는 알콕시실란을 이용하는 것 이외에, 이러한 작용기로 치환 가능한 기, 예를 들어 -Br, -CN 등의 아미노 유도기를 갖는 알콕시실란을 이용하여 단분자막을 형성 후, 이들 아미노 유도기를 아미노기로 치환하는 방법으로 도입할 수 있다.
한편, 알콕시실란으로는 밀착성 등의 점에서 트리알콕시실란이 바람직하며,또한 알콕시기로는 탄소 수 1～4의 알콕시기, 특히 메톡시기, 에톡시기가 바람직하다.
상기 알콕시실란의 구체적인 예로는, NH2(CH2)3Si(OC2H5)3, CH3(CH2)17Si(OCH3)3, CF3(CF2)7(CH2)2Si(OCH3)3 등을 들 수 있다.
본 발명의 제2 발명에 의하면, 센서 칩과 계측기를 용이하게 접속, 분리할 수 있으므로, 계측기는 계속 사용하여 저렴한 센서 칩을 디스포잘할 수 있으므로, 의료용 등 원유스가 기본으로 여겨지는 분야에 있어서 적합하게 사용할 수 있다. 또한 의료 계측, 환경 측정, 식품 관리, 생화학 분석(DNA 해석, 단백 해석, 세포 해석, 분비 물질의 동정 등) 등에 안전하고 위생적으로 응용할 수 있다.
한편 전술한 본 발명의 제2 발명의 구체적 태양에 있어서는, 검출부가 하나또는 두 개인 것을 예로 들어 설명하였으나, 검출부를 동일 실리콘 기판 상에 다수 더 형성하여 멀티화하는 것도 가능하다. 또한 본 발명의 제2 발명의 반도체 센서 칩을 이용하여 센싱을 실시하는 경우, 게이트 전극을 유기 단분자막 근방에 설치하 게 되는데, 이 게이트 전극을 반도체 센서 칩과 미리 일체화해 둘 수도 있고, 이에 따라 센서 부분과 게이트 전극의 디스포잘이 가능해져 센싱의 작업성이 보다 향상되므로 적합하다.
본 발명에 따르면, 게이트 절연층에서 트랜지스터 부분으로의 수분이나 이온의 침입을 차단하는 것이 가능하며, 액중 측정용으로 특히 적합한 높은 검출 감도를 나타내는 반도체 센싱 디바이스 및 이를 제공하는 전계 효과형 트랜지스터를 제공할 수 있다.
또한 본 발명에 따르면, 센서 부분과 계측기 부분을 간단히 분리할 수 있고, 센서 부분의 디스포잘을 가능하게 한다. 또한 액체 분석에 대한 충분한 방수성, 방액성을 구비하는 실용성이 뛰어난 반도체 센서 칩 및 반도체 센싱 장치를 제공할 수 있다.
Claims (11)
- 실리콘 상에 게이트 절연층이 형성된 반도체 센싱용 전계 효과형 트랜지스터이며, 이 게이트 절연층 상에 직접적인 검출부로서 유기 단분자막을 형성하여 사용하는 반도체 센싱 디바이스용 전계 효과형 트랜지스터로서, 상기 게이트 절연층이, 제1 실리콘 산화물층 상에 실리콘 질화물층을 통하여 제2 실리콘 산화물층이 적층되어 이루어지는 적층 구조를 구비하고,상기 게이트 절연층 내에 저저항층을 더 매설하여 이루어지는 것을 특징으로 하는 반도체 센싱용 전계 효과형 트랜지스터.
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- 제 1 항에 기재된 반도체 센싱용 전계 효과형 트랜지스터의 상기 게이트 절연층 상에 유기 단분자막을 직접적인 검출부로서 형성하여 이루어지는 것을 특징으로 하는 유기 단분자막/게이트 절연층/반도체 구조를 갖는 것을 특징으로 하는 반도체 센싱 디바이스.
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