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KR101078358B1 - 비정질 실리콘 박막 트랜지스터 및 이를 제조하는 방법 - Google Patents

비정질 실리콘 박막 트랜지스터 및 이를 제조하는 방법 Download PDF

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KR101078358B1
KR101078358B1 KR1020077007603A KR20077007603A KR101078358B1 KR 101078358 B1 KR101078358 B1 KR 101078358B1 KR 1020077007603 A KR1020077007603 A KR 1020077007603A KR 20077007603 A KR20077007603 A KR 20077007603A KR 101078358 B1 KR101078358 B1 KR 101078358B1
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KR
South Korea
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amorphous silicon
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dielectric layer
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칼루리 알. 사르마
찰스 에스. 챈레이
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허니웰 인터내셔널 인코포레이티드
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Abstract

본 발명은 액티브 매트릭스 표시장치와 함께 사용되는 비정질 실리콘 박막 트랜지스터 및 이러한 트랜지스터의 제조방법을 제공한다. 특히, 본 발명의 일 측면은, 비정질 실리콘층 두께와 채널 길이가 최적화될 수 있는, 채널 패시베이트 구조에 기초한 구조를 갖는 트랜지스터를 제공한다. 본 발명의 다른 측면에서, 낮은 문턴 전압을 제공할 수 있는 콘택 강화층을 포함하는 박막 트랜지스터 구조가 제공된다.
비정질 실리콘, 박막 트랜지스터, 액정 표시장치

Description

비정질 실리콘 박막 트랜지스터 및 이를 제조하는 방법{AMORPHOUS SILICON THIN-FILM TRANSISTORS AND METHODS OF MAKING THE SAME}
본 발명은 일반적으로 액티브 매트릭스 액정 표시장치 및 그러한 액정표시 장치의 제조방법에 관한 것이다. 더 상세하게는, 본 발명은 액티브 매트릭스 액정 표시장치에 사용되는 비정질 실리콘 박막 트랜지스터에 관한 것이다.
액정 표시장치는 항공전자 조정실 디스플레이 등의 많은 노력을 요하는 응용례뿐만이 아니라, 휴대폰 및 다른 휴대용 전자기기, 랩탑 및 데스크탑 컴퓨터, 비디오 카메라, 대형화면 텔레비전을 위한 표시장치를 제공하기 위해 자주 사용된다. 액정 표시장치는 고화질을 실현할 수 있는 작고, 튼튼하고, 가볍고, 전력효율이 높은 장치를 제공할 수 있다. 더욱이, 액정표시 장치의 일종인, 액티브 매트릭스 액정 표시장치(active matrix liquid crystal display)는 디지털 텔레비전에 잘 맞도록 높은 응답속도(reaction speed)와 최소의 잔상(residual images)을 표시장치에 제공할 수 있다.
액정 액티브 매트릭스 표시장치에서, 발광 디스플레이 픽셀들은 각 디스플레 이 픽셀에 관련된 박막 트랜지스터를 선택적으로 활성화시킴으로써 독립적으로 구동된다. 종래의 액티브 매트릭스 액정 표지장치 구조(10)가 도 1에 개략적으로 도시되어 있다. 표시장치 구조(10)는 게이트 드라이버 회로(16)와 데이터 드라이버 회로(18)에 각각 연결된 게이트 버스 라인(12)과 데이터 버스 라인(14)을 포함한다. 박막 트랜지스터(20)는 각 게이트 버스 라인(12)과 데이터 버스 라인(14)의 교차점에 형성되어 있고, 각각 특정 디스플레이 픽셀과 관련되어 동작한다. 이러한 구조에서는, 박막 트랜지스터(20)의 게이트 전극은 게이트 버스 라인(12)에 연결되고, 소스 전극은 데이터 버스 라인(14)과 연결되고, 드레인은 픽셀 전극(22)에 연결된다. 각 픽셀 전극은 매트릭스의 특정 발광 디스플레이 픽셀과 관련된다. 관련된 게이트 버스 라인(12)을 통해 박막 트랜지스터(20)의 게이트 전극에 전압이 인가될 때, 박막 트랜지스터(20)는 턴온되어, 데이터 드라이버 회로(18)로부터 데이터 버스 라인(14)을 통해 픽셀 전극(22)에 입력 신호 전압을 제공한다. 그 결과, 액정의 배열이 변화되어 디스플레이 픽셀에 의해 발광되는 빛의 양을 조절한다.
액티브 매트릭스 액정 표시장치용 박막 트랜지스터는 전형적으로 반도체 재료, 통상적으로 다결정 실리콘 또는 비정질 실리콘을 포함한다. 비정질 실리콘으로 만들어진 트랜지스터는 통상적으로 백 채널 식각 구조(back channel etched structure) 또는 채널 패시베이트 구조(channel passivated structure)로 형성된다. 종래의 백 채널 식각 박막 트랜지스터(24)의 단면도가 도 2에 도시되어 있다. 일반적으로, 트랜지스터(24)는 박막의 층구조를 구비하며, 유리 기판(26) 상에 형성되고 게이트 전극(28), 게이트 유전체층(30), 비정질 실리콘층(32), 소스 콘택 영역(34) , 드레인 콘택 영역(36), 채널 영역(38), 및 패시베이션층(40)을 포함한다. 소스 콘택 영역(34)과 드레인 콘택 영역(38)은 또한 전형적으로 콘택 강화층(42, 44)를 각각 포함하는데, 이에 대하여 아래에서 더 자세히 설명한다.
통상적으로, 박막 트랜지스터 등의 반도체 소자는 기설정된 세트의 설계규칙에 따라 설계되고 제조된다. 일반적으로, 특정 세트의 설계규칙은 표준화된 제조 공정을 제공하기 위해 소자 설계자가 따를 것을 동의한 소정의 소자 파라미터를 특정한다. 예를 들어, 전형적인 세트의 설계규칙은 허용된 최소 선폭(smallest feature size), 허용된 최소 선 간격(smallest feature spacing), 허용된 다른 층 상에서의 배선의 최소 오버랩(minimal overlap of features), 및 기타 다른 많은 파라미터 등의 파라미터들을 특정한다. 이러한 최소 설계규칙을 결정하는 데에 사용되는 하나의 인자는 포토리소그래피 등의 패터닝 기술을 위한 최소 처리가능 배선폭(minimum processable feature sizes)에 의해 정의된다.
백 채널 식각 구조의 한가지 장점은, 트랜지스터에 비교적 작은 채널 길이를 제공할 수 있다는 것이다. 이 방법에 의하여, 기설정된 세트의 설계규칙에 따라 허용된 최소 선폭을 갖는 채널 길이로 구조들이 형성될 수 있다. 도 2를 참조하면, 트랜지스터(24)의 채널 길이는 도면번호 46에 의해 표시되고 콘택 강화층(42)과 콘택 강화층(44)의 엣지에 의해 적어도 부분적으로 정의된다. 작은 채널 길이는 충분한 온 전류(on-current)를 갖는 트랜지스터가 비교적 작은 소자 영역 내에 형성될 수 있기 때문에 바람직하다. 그러나, 이러한 형태의 구조는 제조하기가 어려울 수 있다. 일반적으로, 소스 및 드레인 콘택 영역(34, 36)을 위한 콘택 물질은 비정질 실리콘층의 표면 상에 형성된 콘택 강화층 상에 박막으로 증착되고, 그 후 패터닝되고 소스와 드레인 콘택 영역(34, 36)을 정의하도록 식각된다. 이러한 식각 단계는, 콘택 강화층이 충분히 제거되어 채널을 정의하고 식각 단계가 비정질 실리콘층을 지나치게 얇게하지 않도록, 정확한 제어를 요한다. 전형적으로, 이것은 필요이상 더 두꺼운 비정질 실리콘층으로 시작함으로써 수행된다. 그러나, 실제 요구되는 것보더 더 두꺼운 비정질 실리콘층은, 강화된 광감도(photosensitivity)와 더 낮은 소자 온 전류를 초래함으로써 소자의 성능에 악영향을 줄 수 있다. 더욱이, 이러한 식각 단계는 일반적으로 증착 공정보다 제어하기가 어렵기 때문에, 충분한 공차를 갖는 성능 사양을 만족시키는 소자를 형성하기가 어려울 수 있다.
채널 패시베이트 구조에 관하여, 종래의 채널 패시베이트 박막 트랜지스터(48)의 단면도가 도 3에 도시되어 있다. 백 채널 식각 트랜지스터(24)와 마찬가지로, 전형적인 트랜지스터(48)는 박막의 층구조를 구비하고, 유리 기판(50) 상에 형성된다. 트랜지스터(48)는 게이트 전극(52), 게이트 유전체층(54), 비정질 실리콘층(56), 식각 정지층(58), 소스 콘택 영역(60), 드레인 콘택 영역(62), 채널 영역(64), 및 캡층(66)을 포함한다. 소스 콘택 영역(60)과 드레인 콘택 영역(62)은 또한 통상적으로 콘택 강화층(68, 70)을 각각 포함하며, 이에 대하여 아래에서 더 자세히 설명한다.
이 구조의 한가지 장점은, 백 채널 식각 구조와 달리, 비정질 실리콘층(56)의 두께가 소자 성능을 위해 최적화될 수 있다는 것이다. 즉, 채널 패시베이트 구조에서는, 소스 및 드레인 콘택 영역(68, 70)은 식각 영역(72)에 의해 정의되고, 그 영역(70)이 식각될 때 비정질 실리콘층(56)이 바람직하지 않게 얇아지는 것을 방지하기 위해 식각 정지층(58)이 사용된다. 다시 말해서, 비정질 실리콘층(56)의 두께는 순전히 제어된 증착 공정에 의해 조절되고 식각 공정에 의해서는 변하지 않는다. 그러나, 채널 패시베이트 구조에 있어서의 최소 채널 길이는, 백 채널 식각 구조에서 얻을 수 있는 채널 길이보다 필연적으로 더 크다. 특히, 영역(72)은 설계규칙에 의해 정의된 바와 같이 최소 소자 형상 치수(minimum device geometry dimension: 74)를 갖도록 설계될 수 있는 부분(feature)이다. 이 구조에서는, 식각 정지층(58)의 길이는, 포토리소그래피 정합 공차(registration tolerance)를 허용하기 위해 영역(72)의 길이보다 더 클 필요가 있다. 따라서, 채널 길이(76)는 식각 정지층(58)에 의해 정의되고 콘택 강화층(68)과 콘택 강화층(70)의 엣지간의 거리로 정의되지 않는다. 이러한 형태의 소자가 갖는 더 큰 채널 길이는 액정 표시장치에서 특정한 픽셀 구동 전류에 대해 더 큰 트랜지스터 사이즈를 초래하게 되고, 또한 픽셀 개구율(aperture ratio)과 휘도를 감소시킬 수 있다.
종래의 백 채널 식각 구조와 채널 패시베이트 구조는 소스 및 드레인 영역을 위해 콘택 강화층을 사용한다. 이러한 콘택 강화층의 사용은, 콘택 강화층이 없을 경우의 15 V를 넘는 값으로부터 콘택 강화층이 있을 경우의 5 V 미만으로, 트랜지터의 문턱 전압(threshold votage)을 감소시킬 수 있다. 더욱이, 문턱 전압 아래의 기울기(subthreshold voltage slope)는 또한 증가할 수 있고, 감소된 문턱 전압과 함께 액정 디스플레이 픽셀의 효율적인 차징(charging)을 제공할 수 있다.
전형적으로, 콘택 강화층은 플라즈마 강화 화학증착(plasma enhanced chemical vapor deposition)에 의해 형성된 고농도로 도핑된 n형 비정질 실리콘을 포함한다. 이러한 공정에서, n형 도펀트로서 인을 제공하도록 수소화인이 제공되는 동안 실리콘을 공급하도록 실란 가스가 사용된다. 이 가스들은 모두 다루기가 어려울 수 있다. 특히, 수소화인 가스는 복잡하고 값비싼 가스 처리 기술과 시스템을 요한다. 더욱이, 전형적인 트랜지스터는 도핑된 비정질 실리콘뿐만 아니라 진성 비정질 실리콘도 포함하기 때문에, 도펀트 물질이 진성 비정질 실리콘으로 도입되는 것을 막기위해, 각각의 상기 재료에 대해 분리된 증착 시스템이 요구된다.
따라서, 본 발명의 일 측면은 백 채널 식각 구조와 채널 패시베이트 구조의 장점이 동일 박막 트랜지스터 구조에 제공될 수 있는 비정질 실리콘 박막 트랜지스터와 그러한 트랜지스터를 제조하는 방법을 제공한다. 특히, 본 발명은, 채널 길이가 기설정된 세트의 반도체 제조 설계규칙에 따른 최소 선폭을 갖도록 형성될 수 있는, 채널 패시베이트 구조에 기초하는 구조를 갖는 트랜지스터를 제공한다. 따라서, 비정질 실리콘층 두께 및 채널 길이 양자 모두는 동일 소자에서 최적화될 수 있다. 그러나, 채널 길이는 특정 트랜지스터에 대한 원하는 성능 사양 등 임의의 원하는 인자를 기초로 할 수 있다는 점에 유의한다. 본 발명의 다른 측면에서, 수소화인 가스의 사용 없이 낮은 문턴 전압을 제공할 수 있는 콘택 강화층을 구비하는 박막 트랜지스터 구조가 제공된다.
더 상세하게는, 본 발명의 일 측면은 액티브 매트릭스 액정 표시장치용 비정질 박막 실리콘 트랜지스터의 제조방법을 제공한다. 그러한 것으로서, 본 발명의 일 측면에서, 액티브 매트릭스 액정 표시장치용 채널 패시베이트 비정질 박막 트랜지스터의 제조방법이 제공된다. 이 방법의 처음 단계(initial step)는 예를 들어 유리 기판 등의 기판 상에 트랜지스터 본체(transistor body)를 형성하는 단계를 포함한다. 상기 트랜지스터 본체는 바람직하게는 게이트 전극과 비정질 실리콘층 사이에 샌드위칭된 게이트 절연체층를 포함한다. 박막 유전체층은 바람직하게는, 비정질 실리콘층 상에 형성된다. 소스 콘택 영역은 바람직하게는, 비정질 실리콘층의 제1 부분을 노출시키도록 상기 박막 유전체층 내에 제1 개구를 제공함으로써 형성된다. 그 후 상기 비정질 실리콘층의 제1 부분에 소스 콘택을 형성하도록 소스 콘택 물질이 상기 박막 유전체층 내의 제1 개구 안에 제공될 수 있다. 또한, 드레인 콘택 영역은 바람직하게는, 비벙질 실리콘층의 제2 부분을 노출시키도록 상기 박막 유전체층 내에 제2 개구를 제공함으로써 형성된다. 그 후 상기 비정질 실리콘층의 제2 부분에 드레인 콘택을 형성하도록 드레인 콘택 물질이 상기 박막 유전체층 내의 제2 개구 안으로 제공될 수 있다. 바람직하게는, 이러한 구조에서, 소스 콘택 물질의 엣지는, 박막 트랜지스터의 채널 영역의 채널 길이를 정의하는 기설정된 길이만큼 드레인 콘택 물질의 엣지로부터 이격된다.
본 발명의 다른 측면에서, 기설정된 선폭을 갖는 채널 패시베이트 비정질 실리콘 박막 트랜지스터의 제조방법이 제공된다. 이러한 트랜지스터는 본 발명에 따라 액티브 매트릭스 액정 표시장치를 위해 사용될 수 있다. 이 방법의 처음 단계는, 예를 들어 유리 기판 등의 기판 상에 트랜지스터 본체를 형성하는 단계를 포함한다. 상기 트랜지스터 본체는 바람직하게는, 게이트 전극과 비정질 실리콘층 사이에 샌드위칭된 게이트 유전체층을 포함한다. 바람직하게는, 패시베이션층의 길이가 기설정된 선폭에 의해 정의되도록 상기 패시베이션층이 비정질 실리콘층 상에 형성된다. 예를 들어, 기설정된 세트의 반도체 공정 설계규칙으로부터의 최소 선폭이 사용될 수 있다. 추가적으로, 소스 콘택 영역과 드레인 콘택 영역은 바람직하게는, 상기 패시베이션층이 소스 콘택 영역과 드레인 콘택 영역 사이에 배치되어 상기 패시베이션층의 길이가 박막 트랜지스터의 채널 길이를 정의하도록 형성된다.
본 발명의 또다른 측면에서, 액티브 매트릭스 액정 표시장치에서의 사용을 위한 콘택 강화층을 포함하는 비정질 실리콘 박막 트랜지스터의 제조방법이 제공된다. 이 방법은 일반적으로 기판 상에 트랜지스터 본체를 형성하는 단계, 콘택 강화층을 형성하는 단계, 소스 및 드레인 콘택 영역을 형성하는 단계, 및 채널 영역을 형성하는 단계를 포함한다. 바람직하게는, 상기 트랜지스터 본체는 게이트 전극과 반도체층 사이에 샌드위칭된 게이트 유전체층을 포함한다. 본 발명에 따르면, 콘택 강화층을 형성하는 상기 단계는, 바람직하게는 상기 반도체층의 적어도 일부 상에 이테르븀(ytterbium)을 증착하는 단계를 포함한다. 상기 소스 콘택 영역 및 드레인 콘택 영역은, 바람직하게는 소스 콘택 영역 및 드레인 콘택 영역 중 적어도 하나가 상기 이테르븀 박막의 적어도 일부를 포함하는 콘택 강화부를 포함하도록 형성된다.
다른 측면에서, 본 발명은 또한 비정질 실리콘 트랜지스터 구조를 제공한다. 본 발명의 다른 측면에서, 액티브 매트릭스 액정 표시장치용 채널 패시베이트 비정질 실리콘 박막 트랜지스터가 제공된다. 이러한 박막 트랜지스터는, 바람직하게는 기판 상에 형성된 트랜지스터 본체를 포함한다. 상기 트랜지스터 본체는, 바람직하게는 게이트 전극과 비정질 실리콘층 사이에 샌드위칭된 게이트 유전체층을 포함하는 박막 구조를 포함한다. 바람직하게는, 박막 유전체층이 상기 비정질 실리콘층 상에 형성된다. 또한 상기 트랜지스터는, 바람직하게는 상기 박막 유전체층 내에 제1 개구와, 상기 박막 유전체층 내의 상기 제1 개구 내에서 상기 비정질 실리콘층의 제1 부분과 접촉하는 소스 콘택 물질을 구비하는 소스 콘택 영역을 포함한다. 또한, 상기 트랜지스터는, 상기 박막 유전체층 내에 제2 개구와, 상기 박막 유전체층 내의 상기 제2 개구 내에서 상기 비정절 실리콘층의 제2 부분과 접촉하는 드레인 콘택 물질을 구비하는 드레인 콘택 영역을 포함한다. 본 발명의 일 측면에 따르면, 상기 소스 콘택 물질의 엣지는 바람직하게는 박막 트랜지스터의 채널 영역의 채널 길이를 정의하는 기설정된 거리만큼 상기 드레인 콘택 물질의 엣지로부터 이격된다.
본 발명의 또다른 측면에서, 액티브 매트릭스 액정 표시장치에서의 사용을 위해 콘택 강화층을 포함하는 비정질 실리콘 박막 트랜지스터가 제공된다. 이 트랜지스터는, 바람직하게는 기판 상에 형성된 트랜지스터 본체를 포함한다. 상기 트랜지스터 본체는, 바람직하게는 게이트 전극과 비정질 실리콘층 사이에 샌드위칭된 게이트 유전체층을 포함하는 박막 구조를 포함한다. 바람직하게는, 이 트랜지스터는 또한, 소스 콘택 영역과 드레인 콘택 영역 - 소스 콘택 영역과 드레인 콘택 영역 중 적어도 하나가 이테르븀 박막을 포함하는 콘택 강화층을 포함함 -을 포함한다.
추가적으로, 본 발명의 또다른 측면은 액적 표시장치 디바이스를 제공한다. 따라서, 본 발명의 또다른 측면에서, 액정 표시장치 디바이스가 제공된다. 바람직하게는, 상기 액정 표시장치 디바이스는 적어도 하나의 픽셀 영역(pixel area)을 포함한다. 픽셀 영역은 바람직하게는 게이트 라인과 데이터 라인에 의해 어드레스되는 픽셀 전극을 포함한다. 박막 트랜지스터가, 바람직하게는 상기 픽셀 영역 내에 형성된다. 상기 박막 트랜지스터는, 바람직하게는 상기 게이트 라인으로부터 게이트 신호를 수신하기 위해 게이트 라인에 연결된 게이트 전극을 포함한다. 게이트 유전체층이 바람직하게는 상기 게이트 전극 상에 형성된다. 비정질 실리콘층이 바람직하게는 상기 게이트 유전체층 상에 형성되고 상기 게이트 신호에 의해 활성화될 수 있다. 소스 콘택이 바람직하게는 상기 비정질 실리콘층 상에 형성되고 상기 소스 콘택은 상기 데이터 라인으로부터 데이터 신호를 수신하기 위해 상기 데이터 라인에 연결될 수 있다. 드레인 콘택이 바람직하게는 상기 비정질 실리콘층 상에 형성되고 상기 드레인 콘택은 상기 픽셀 전극에 연결될 수 있다. 바람직하게는, 본 발명의 일 측면에 따라, 상기 소스 콘택과 드레인 콘택 중 적어도 하나는 박막 이테르븀 콘택 강화층을 포함한다.
본 발명의 또다른 측면에서, 액정 표시장치 디바이스가 제공된다. 바람직하게는, 액정 표시장치 디바이스는 적어도 하나의 픽셀 영역을 포함한다. 픽셀 영역은 바람직하게는 게이트 라인과 데이터 라인에 의해 어드레스되는 픽셀 전극을 포함한다. 박막 트랜지스터가 바람직하게는 상기 픽셀 영역 내에 형성된다. 상기 박막 트랜지스터는 바람직하게는 상기 게이트 라인으로부터 게이트 신호를 수신하기 위해 상기 게이트 라인에 연결된 게이트 전극을 포함한다. 게이트 유전체층이 바람직하게는 상기 게이트 전극 상에 형성된다. 비정질 실리콘층이 바람직하게는 상기 게이트 유전체층 상에 형성되고 상기 게이트 신호에 의해 활성화될 수 있다. 박막 유전체층이 바람직하게는 상기 비정질 유전체층 상에 형성된다. 상기 트랜지스터는 또한 바람직하게는 상기 박막 유전체층 내에 제1 개구와, 상기 박막 유전체층 내의 상기 제1 개구 내에서 상기 비정질 실리콘층의 제1 부분과 접촉하는 소스 콘택 물질을 구비하는 소스 콘택 영역을 포함한다. 또한, 상기 트랜지스터는 바람직하게는 상기 박막 유전체층 내에 제2 개구와, 상기 박막 유전체층 내의 상기 제2 개구 내에서 상기 비정질 실리콘층의 제2 부분과 접촉하는 드레인 콘택 물질을 구비하는 소스 콘택 영역을 포함한다. 본 발명의 일 측면에 따르면, 상기 소스 콘택 물질의 엣지는 바람직하게는, 박막 트랜지스터의 채널 영역의 채널 길이를 정의하는 기설정된 거리만큼 상기 드레인 콘택 물질의 엣지로부터 이격된다.
본 발명의 상기한 그리고 그외 다른 특징, 양태 및 장점들은 아래의 상세한 설명, 첨부된 청구항 및 첨부된 도면을 통하여 더 잘 이해될 것이다.
도 1은 복수의 게이트 및 데이터 버스 라인과, 각 게이트 및 데이터 버스 라인의 교차점에서 픽셀 전극에 연결된 박막 트랜지스터를 보여주는 액티브 매트릭스 액정 표시장치의 개략도이다.
도 2는 종래의 백 채널 식각 비정질 실리콘 박막 트랜지스터 구조의 단면도이다.
도 3은 종래의 채널 패시베이트 비정질 실리콘 박막 트랜지스터 구조의 단면도이다.
도 4는, 도 1에 개략적으로 도시된 바와 같은 액티브 매트릭스 액정 표시장치에 사용될 수 있는 본 발명에 따른 채널 패시베이트 비정질 실리콘 박막 트랜지스터 구조의 일례를 나타낸 단면도이다.
도 5는 게이트 전극, 게이트 유전체층 및 비정질 실리콘층을 구비한 박막 구조를 나타내고 도 4의 박막 트랜지스터의 일부가 형성된 상태를 나타내는 단면도이다.
도 6은 게이트 유전체층 및 비정질 실리콘층 상에 형성된 유전체 박막층과 유전체 박막층 상에 형성된 포토레지스트층을 갖는 도 5의 박막 구조의 단면도이다.
도 7은 게이트 유전체층, 비정질 실리콘층 및 포토레지스트층 상에 형성된 콘택 강화층을 갖는 도 6의 박막 구조의 단면도이다.
도 8은 포토레지스트층을 제거하여 소스 콘택 강화층 및 드레인 콘택 강화층이 정의된 도 7의 박막 구조의 단면도이다.
도 9는 소스 콘택 강화층 상에 형성된 소스 콘택과 드레인 콘택 강화층 상에 형성된 드레인 콘택을 갖는 도 8의 박막 구조의 단면도이다.
도 10은 도 1에 개략적으로 도시된 바와 같은 액티브 매트릭스 액정 표시장 치에 사용될 수 있는 본 발명에 따른 채널 패시베이트 비정질 실리콘 박막 트랜지스터 구조의 다른 예를 나타낸 단면도이다.
도 4에는, 본 발명에 따른 채널 패시베이트 비정질 박막 트랜지스터(100)의 일 실시예가 개략적으로 단면도로 도시되어 있다. 트랜지스터(100)는 도 1에 도시된 액티브 매트릭스 액정 표시장치(10)의 트랜지스터(20)와 같이 액티브 매트릭스 액정 표시장치(10) 내의 트랜지스터로 사용될 수 있다. 상기 배경기술 항목에서 상세히 설명한 바와 같이, 이러한 표시장치는 각 픽셀을 제어하기 위해 표시장치의 각 픽셀과 관련된 박막 트랜지스터(20)의 어레이를 이용한다. 그러나, 트랜지스터(100)는 또한 예를 들어, 유기 발광 표시장치와 전기영동 표시장치(electrophoretic display) 등의 임의의 다른 액티브 매트릭스 표시장치에 사용될 수 있다. 트랜지스터(100)는 또한 실리콘 집적 회로, 디바이스 등과 같은 임의의 다른 전기회로 및 소자에 사용될 수 있다.
도시된 바와 같이, 트랜지스터(100)는 기판(102), 바람직하게는 유리 기판 상에 형성되고, 박막 층구조를 포함한다. 알려진 또는 장래에 개발될 임의의 적절한 기판 재료가 사용될 수 있다. 바람직하게는, 트랜지스터(100)는 게이트 전극(104), 게이트 유전체층(106), 비정질 실리콘층(108), 소스 콘택(110) 및 드레인 콘택(112)을 포함한다. 소스 콘택(110)은 바람직하게는 콘택 강화층(114) 및 소스 전극(116)을 포함한다. 또한 드레인 콘택(112)은 바람직하게는 콘택 강화층(118) 및 드레인 전극(120)을 포함한다. 아래 설명되는 바와 같이, 트랜지스터(100)는 또한 바람직하게는 콘택 강화층(114, 118)과 채널 길이(124)를 정의하는 데에 사용되는 박막 유전체층(122)을 포함한다. 추가적으로, 트랜지스터(100)는, 도시된 바와 같이, 바람직하게는 패시베이션 또는 보호 목적으로 사용될 수 있는 캡층(126)을 포함한다.
아래 더 상세히 기술되는 바와 같이, 트랜지스터(100)는 바람직하게는 채널 길이(124)가 기설정된 선폭을 갖도록 형성된다. 채널 길이(124)는 임의의 원하는 소자 성능 파라미터과 같은 인자에 기초할 수 있다. 즉, 트랜지스터(100)는 임의의 소자 성능 사양에 따라 만들어질 수 있다. 본 발명의 일 측면에서, 기설정된 세트의 반도체 제조 설계규칙을 위한 최소 선폭이 채널 길이(124)를 정의하기 위해 사용될 수 있다.
유리하게는, 본 발명에 따른 방법은, 종래의 백 채널 방법에 의해 행해진 바와 같이 비정질 실리콘층(108)을 식각할 필요가 없이 채널 길이(124)를 정의하기 위해 사용될 수 있다. 즉, 비정질 실리콘층(108)은 최적 소자 성능을 위해 (제공되는) 원하는 두께로 형성될 수 있고, 채널 길이를 정의할 때 비정질 실리콘층(108)의 이후의 식각 편의를 도모하기 위해 더 두꺼울 필요가 없다. 이러한 식각은 제어하기 어려울 수 있고 비정질 실리콘층에 최적두께를 제공하는 것을 어렵게 만들 수 있다. 따라서, 본 발명에 따르면, 절충안 없이 비정질 실리콘층(108)의 두께를 최적화시키는 것이 가능하다. 더욱이, 채널 길이(124)는, 기설정된 세트의 반도체 제조 설계규칙에 따른 최소 선폭 등의 기설정된 치수를 갖도록 정의될 수 있으며, 이 에 대해 아래에서 더 상세히 설명한다.
도 4에 도시된 박막 트랜지스터(100) 등의, 본 발명에 따른 박막 트랜지스터는, 아래와 같이 설명될 수 있다. 바람직하게는, 종래의 상보적 금속 산화물 반도체(complementary metal oxide semiconductor: CMOS) 프로세싱 기술이 사용되지만, 다른 임의의 적절한 박막 프로세싱 기술이 사용될 수도 있다. 도 5-9를 참조하면, 박막 트랜지스터(100)를 제조하기 위한 방법의 일례를 아래와 같이 설명한다. 트랜지스터(100)에 관한 일례가 되는 공정을 기술하고 있으나, 도 1에 도시된 액티브 매트릭스 디스플레이(10) 등의 본 발명에 따른 액티브 매트릭스 디스플레이를 제조하기 위해, 트랜지스터(100)와 유사한, 복수 개의 트랜지스터가 동일 기판 상에 함께 형성될 수 있다. 즉, 트랜지스터(100)는 트랜지스터(20)로 사용될 수 있다.
도 5를 참조하면, 게이트 전극(104), 게이트 유전체층(106), 및 비정질 실리콘층(108)이 기판(102) 상에 형성되어 있는 것으로 도시되어 있다. 바람직하게는, 기판(102)은 액티브 매트릭스 액정 표시장치를 제조하기에 적절한 유리를 포함하나, 그 외 임의의 재료가 사용될 수 있다. 예를 들어, 기판(102)은 석영, 사파이어, 또는 세라믹 재료를 포함할 수 있다. 게이트 전극(104)은 바람직하게는 적절한 전극 물질의 진공증착(vacuum deposition)에 의해 형성될 수 있다. 또한 게이트 전극(104)은 바람직하게는 금속 등의 도전체를 포함한다. 예를 들어, 니켈-크롬이 게이트 전극(104)용으로 사용될 수 있다. 게이트 전극(104)은 바람직하게는 포토리소그래피와 종래 알려진 습식 식각 등의 적절한 기술에 의해 패터닝되고 식각된다. 트랜지스터(100)가, 도 1에 도시된 액정 표시장치(10)와 같은 액정 표시장치에 사 용될 때, 게이트 전극(104)은, 동일 패터닝 공정의 일부로서 게이트 버스 라인(12)을 포함하도록 패터닝될 수 있다.
게이트 전극(104)가 형성된 후에, 게이트 유전체층(106)이 바람직하게는 패터닝된 게이트 전극(104)의 상면에 증착된다. 임의의 종래의 또는 개발되는 증착 공정이 사용될 수 있으며 유전체층(106)은 예를 들어 실리콘 산화물 또는 질화물 등의 임의의 적절한 유전체 물질을 포함할 수 있다. 비정질 실리콘층(108)은 바람직하게는 그 후에 적절한 증착 공정에 의해 게이트 유전체층(106)의 상면에 증착된다. 예를 들어, 플라즈마 강화 화학증착이 사용될 수 있다. 게이트 유전체층(106)과 비정질 실리콘층(108)은 2개의 분리된 공정에 의해 서로 독립적으로 증착되거나, 또는 종래 알려진 단일 증착 공정의 일부로서 순차적으로 증착될 수 있다. 또한, 트랜지스터(100)의 특정 설계에 따라, 게이트 유전체층(106) 및/또는 비정질 실리콘층(108)은 패터닝되고 에칭되어 임의의 원하는 디바이스 형태를 정의할 수 있다. 도시된 바와 같이, 비정질 실리콘층(108)은 바람직하게는, 종래의 패터닝 및 식각에 의해 수행될 수 있는 바와 같이, 게이트 전극(104)과 정렬된 비정질 실리콘 아일랜드(island)로서 제공된다. 박막 트랜지스터의 활성부(active poriton)용으로 적절한 임의의 비정절 실리콘 재료가 사용될 수 있고 임의의 원하는 전기적 특성을 제공하도록 임의의 방식으로 도핑될 수 있다. 더욱이, 다결정 실리콘이 트랜지스터(100)의 활성부로 사용될 수도 있을 것이다. 바람직하게는, 증가된 공정 온도를 다룰 수 있는 적당한 공정 기술과 기판 재료가 사용될 수 있다.
다음으로, 박막 유전체층(122)이 바람직하게는 게이트 유전체층(106)과 패터 닝된 비정질 실리콘층(108) 상에 증착된다. 바람직하게는, 상기 박막 유전체층(122)은, 도 6에 도시된 바와 같이 포토레지스트층(128)으로 패터닝되고 식각되어 소스 비아(source via: 130)과 드레인 비아(drain via: 132)를 형성한다. 예를 들어, 임의의 종래 알려진 또는 장래 개발되는 리소그래피 공정 기술이, 임의의 원하는 종래의 알려진 또는 장래 개발되는 식각 기술과 함께 사용될 수 있다. 그러나, 박막 유전체층(122) 내의 어떠한 개구(openings)도 비정질 실리콘층(108)으로의 콘택을 위한 비정질 실리콘층(108)으로의 접근(access)를 제공하도록 사용될 수 있다. 그런한 것으로서, 박막 유전체층(122)의 일부(134)가 소스 비아(130)와 드레인 비아(130) 사이에 제공될 수 있다. 본 발명에 따르면, 박막 유전체층(122)의 일부(134)의 길이(136)는 바람직하게는 아래에 더 상세히 설명하는 바와 같이, 채널 길이(124)를 정의한다. 따라서, 본 발명의 일 측면에서, 박막 유전체층(122)의 일부(134)의 길이는 특정 세트의 설계규칙에 의해 허용될 수 있는 최소 선폭으로 만들어질 수 있다. 그라나, 박막 유전체층(122)의 일부(134)는 본 발명에 따른 박막 트랜지스터를 형성하기 위한 임의의 원하는 길이를 가질 수 있다. 도시된 바와 같이, 소스 비아(130)의 형성은 바람직하게는 비정질 실리콘층(108)의 일부(137)를 노출시키며, 드레인 비아(132)의 형성은 바람직하게는 비정질 실리콘층(108)의 일부(138)를 노출시킨다.
본 발명의 다른 측면에서, 예를 들어, 문턱 전압을 감소시키고 문턱 전압 아래의 기울기를 증가시킴으로써 소자 성능을 개선하도록 콘택 강화층(114, 118)이 제공될 수 있다. 그러나, 콘택 강화층(114, 118)이 요구되는 것은 아니며 소스 콘 택(110)과 드레인 콘택(112)를 제공하기 위해 임의의 콘택 구조가 사용될 수 있다는 점에 유의한다. 예를 들어, 인(phosphorus)으로 고농도 도핑된(5×1017/cm3와 2×1018/cm3 사이) 비정질 실리콘층이 콘택 강화층으로 사용될 수 있다. 바람직하게는, 본 발명에 따르면, 콘택 강화층(114 및 118)중 적어도 하나는 이테르븀(ytterbium)을 포함한다. 더 바람직하게는, 양쪽 콘택 강화층(114 및 118) 모두가 이테르븀을 포함한다. 예를 들어, 아래에서 더 상세히 설명하는 바와 같이, 콘택 강화층(114, 118)은 증착된 이테르븀 박막층을 포함할 수 있다.
본 발명에 따르면, 비정질 실리콘과의 높은 신뢰성의 오믹 콘택을 형성하기 위해 이테르븀이 사용될 수 있다. 이테르븀을 포함하는 콘택 강화층을 사용함으로써, 2 V 정도로 낮은 문턱 전압을 갖는 박막 트랜지스터가 제공될 수 있다. 더욱이, 이테르븀을 포함하는 콘택 강화층은 증가형 모드(enhancement mode)의 n 채널 비정질 실리콘 박막 트랜지스터에서 정공 차단층(hole-blocking layer)으로서 유리하게 기능한다. 즉, 이테르븀을 포함하는 콘택 강화층은 박막 트랜지스터의 p 채널 동작을 억제하도록 기능할 수 있고, 이에 의해 소자의 오프 전류(off current)를 감소시켜 낮은 누설 전류 수준을 제공할 수 있다. 또한, 콘택 강화층은, 유사하게 기능하는 임의의 금속을 포함할 수도 있을 것이다. 더욱 상세하게는, 이러한 콘택 내에 정공의 흐름을 차단함으로써 p 채널 동작의 억제를 제공하도록 기능할 수 있는 임의의 금속층(들)이 본 발명에 따른 콘택 강화층으로서 사용될 수 있다.
도 7을 참조하면, 박막층(140)이 바람직하게는 콘택 강화층(114, 118)을 형 성하기 위해 제공될 수 있다. 바람직하게는, 전술한 바와 같이, 콘택 강화층(114 및 118)은 이테르븀을 포함하지만, 콘택 강화층을 형성하기 위한 임의의 원하는 재료를 포함할 수 있다. 따라서, 일례로서, 이테르븀은, 박막층(140)을 제공하기 위해, 열증발(thermal evaporation) 또는 전자빔 증발(electron-beam evaporation) 등의 진공 증착에 의해 증착될 수 있다. 바람직하게는, 박막층(140)은, 비정질 실리콘층(108)의 일부(136)를 적어도 부분적으로 도포하도록 소스 비아(130) 내에 증착된다. 또한 바람직하게는 박막층(140)은, 비정질 실리콘층(108)의 일부(138)을 적어도 부분적으로 도포하도록 드레인 비아(132) 내에 증착된다. 추가적으로, 박막층(140)은 바람직하게는, 소스 비아(130) 및 드레인 비아(132)의 형성 후에 박막 유전체층(122) 상에 남아 있는 포토레지스트층(128) 상에 증착된다.
바람직하게는, 도 8에 도시된 박막 구조를 형성하기 위해, 리프트 오프(lift-off) 공정을 사용하여 포토레지스트층(128)과 그 포토레지스트층(128) 상에 증착된 박막층(140)을 제거한다. 전형적인 리프트 오프 공정에서, 우선 포토레지스트가, 박막층의 표면과 같은, 공정 처리될 원하는 표면 상에 제공된다. 그 다음에, 그 포토레지스트층을 패터닝하기 위해 포토리소그래피가 사용된다. 즉, 소정의 패턴에 따라 포토레지스트 물질의 일부가 제거되어 그 아래층의 부분들을 노출시키고 남은 포토레지스트층은 마스크로 기능할 수 있도록 한다. 그 포토레지스트층의 노출부는 소망하는 박막층이 형성될 영역을 정의한다. 다음으로, 박막 물질이 포토레지스트층 및 노출부 상에 증착된다. 그 공정의 마지막 단계는 포토레지스트 물질을 용해하고 이에 의해 포토레지스트층 상에 형성된 박막 물질을 들어내 고(lifting off), 노출부 상에 있는 박막 물질은 남겨놓는 것이다. 이러한 리프트 오프 기술은 잘 알려져 있으며 임의의 적절한 기술을 사용할 수 있다. 도 8에 도시된 바와 같이, 이러한 리프트 오프 공정을 사용함으로써, 콘택 강화층(114)은 이에 따라 소스 비아(130) 내에 제공되고 비정질 실리콘층(108)의 노출부(137)에 전기적인 콘택을 제공할 수 있다. 또한 콘택 강화층(118)은 드레인 비아(132) 내에 제공되고, 비정질 실리콘층(108)의 노출부(138)에 전기적인 콘택을 제공할 수 있다.
다음으로, 소스 전극(116) 및 드레인 전극(120)이 바람직하게는 도 9에 도시된 바와 같이 형성된다. 이것은 전체 구조 위에 박막 도전체 물질을 증착하고, 그 후 임의의 알려진 또는 장래 개발되는 포토리소그래피 및 식각 기술을 사용하여 상기 박막을 패터닝함으로써 수행될 수 있다. 스퍼터링과 같은 임의의 소망하는 증착 기술이 사용되고 임의의 소망하는 도전체가 사용될 수 있다. 예를 들어, 니켈-크롬이 사용될 수 있다. 바람직하게는, 소스 및 드레인 전극(116, 120)은 콘택 강화층(114, 118)과 정렬되고, 액티브 매트릭스 액정 표시장치의 임의의 소망하는 도전 라인(conducting lines)에 연결되거나 또는 그러한 도전 라인을 포함하도록 패터닝될 수 있다.
도 4를 다시 참조하면, 트랜지스터(100)의 채널 길이(124)는 콘택 강화층(114)의 엣지(142)와 콘택 강화층(118)의 엣지(144)에 의해 정의된다. 유전체층(122)은 바람직하게는 리프트 오프 기술을 사용하여 콘택 강화층(114, 118)을 형성하기 위한 마스크(mask)로 기능한다는 점에서, 박막 유전체층(122)의 사용은 이러한 구조의 형성을 용이하게 한다. 그러나, 다른 종래의 또는 장래 개발되는 반도 체 공정 기술을 사용하여, 도 4에 도시된 바와 같은, 트랜지스터(100)의 박막 구조를 형성할 수 있음에 유의하며, 이러한 점은 본 발명에서 고려된다.
또한, 이러한 방식으로 박막 유전체층(122)을 사용하는 것은, 채널 길이(124)가 박막 유전체층(122)의 일부(134)의 길이에 의해 정의되는 것을 허용한다. 본 발명의 일 측면에 따르면, 유리하게는, 그 일부(134)는 기설정된 세트의 반도체 제조 설계규칙에 따른 최소 선폭으로 형성될 수 있다. 예를 들어, 전형적인 평판 디스플레이 디바이스에서 사용되며 3 마이크론 미만의 채널 길이를 갖는 트랜지스터는 본 발명에 따라 제조될 수 있다. 실리콘 집적 회로 응용에 사용될 경우, 0.5 마이크론 미만의 채널 길이를 갖는 트랜지스터가 형성될 수 있다. 어쨌든, 기설정된 세트의 설계규칙에 대한 최소 선폭에 의해 정의되는 채널 길이를 갖는 트랜지스터가 제조될 수 있다.
소스와 드레인 전극(116, 120)이 형성된 후에, 바람직하게는 캡층(126)이 도 9에 도시된 박막 구조 위에 증착되어 도 4에 도시된 트랜지스터(100)를 형성한다. 임의의 소망하는 패시베이션층이 사용될 수 있다. 예를 들어, 실리콘 산화물 또는 질화물이 플라즈마 강화 화학증착에 의해 증착될 수 있다. 트랜지스터(100)가, 도 1에 도시된 바와 같은, 액정 표시장치에 사용될 때, 소스 전극(116)은, 동일한 패터닝 공정의 일부로서 데이터 버스 라인(14)을 포함하도록 패터닝될 수 있다. 또한 드레인 전극(120)은, 원한다면, 픽셀 전극(22)을 포함하도록 패터닝될 수 있다.
도 10에서, 본 발명에 따른 채널 패시베이트 비정질 실리콘 박막 트랜지스터(100)의 다른 실시예가 단면도로 개략적으로 도시되어 있다. 트랜지스터(100)에 관하여 상술한 바와 같이, 트랜지스터(200)는, 예를 들어, 도 1에 도시된 액티브 매트릭스 액정 표시장치(10)의 트랜지스터와 같은, 액티브 매트릭스 액정 표시장치에서의 트랜지스터로서 사용될 수 있다.
도시된 바와 같이, 트랜지스터(200)가, 바람직하게는 유리로 된 기판(200) 상에 형성되고 박막 층구조를 포함한다. 바람직하게는, 트랜지스터(200)는 게이트 전극(204), 게이트 유전체층(206), 비정질 실리콘층(208), 소스 콘택(210), 및 드레인 콘택(212)를 포함한다. 소스 콘택(210)은 바람직하게는 콘택 강화층(214)과 소스 전극(216)을 포함한다. 또한, 드레인 콘택(212)은 바람직하게는 콘택 강화층(218)과 드레인 전극(220)을 포함한다. 트랜지스터(200)는 또한 바람직하게는, 트랜지스터(100)에 관하여 상술한 바와 같이, 콘택 강화층(214, 218)과 채널 길이(224)를 정의하기 위해 사용되는 박막 유전체층(222)을 포함한다. 트랜지스터(200)와 트랜지스터(100) 간의 차이점은, 도시된 바와 같이, 트랜지스터(200)의 유전체층(222)이 비정질 실리콘층(208) 상으로 연장된다는 점이다. 추가적으로, 트랜지스터(200)는 바람직하게는, 도시된 바와 같이, 패시베이션 또는 보호 목적으로 사용될 수 있는 캡층(226)을 포함한다. 트랜지스터(100)에 관하여 상술한 바와 같이, 트랜지스터(200)는 바람직하게는 채널 길이(224)가 기설정된 선폭을 갖도록 형성된다.
이상, 여러 실시예에 관하여 본 발명을 설명하였다. 본 명세서에서 확인된 임의의 특허 또는 특허출원의 전체 개시는 이에 의해 원용된다. 전술한 상세한 설명과 예들은 단지 이해를 분명히 하기 위해 제공된 것이다. 이로부터 불필요하게 한정되지 않는 것으로 이해되어야 한다. 본 발명의 범위를 벗어나지 않고서 다양한 변형례가 이루어질 수 있다는 것은 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 분명하다. 따라서, 본 발명의 범위는 상세한 설명에서 기술된 구조에 한정되지 않으며, 특허청구범위에 의해 기술된 구조 및 그 구조의 균등물에 의해 한정된다.

Claims (15)

  1. 액티브 매트릭스 액정 표시장치용 채널 패시베이트 비정질 실리콘 박막 트랜지스터를 제조하는 방법에 있어서,
    게이트 전극과 비정질 실리콘층 사이에 샌드위칭된 게이트 유전체층을 구비하는 박막 구조를 포함하는 트랜지스터 본체를 기판 상에 형성하는 단계;
    상기 비정질 실리콘층 상에 박막 유전체층을 형성하는 단계;
    소스 콘택 영역을 제공하도록 상기 박막 유전체층의 일부를 선택적으로 제거함으로써 상기 비정질 실리콘층의 제1 부분을 노출시키는 단계;
    상기 비정질 실리콘층의 상기 제1 부분과의 소스 콘택을 형성하도록 상기 비정질 실리콘층의 상기 제1 부분 상의 제1 위치에 소스 콘택 물질을 제공하는 단계;
    드레인 콘택 영역을 제공하도록 상기 박막 유전체층의 일부를 선택적으로 제거함으로써 상기 비정질 실리콘층의 제2 부분을 노출시키는 단계; 및
    상기 비정질 실리콘층의 상기 제2 부분과의 드레인 콘택을 형성하도록 상기 비정질 실리콘층의 상기 제2 부분 상의 제2 위치에 드레인 콘택 물질을 제공하는 단계;를 포함하고,
    상기 드레인 콘택 물질은 상기 비정질 실리콘층의 채널 영역의 채널 길이를 정의하기 위해 상기 제1 위치로부터 이격된 기설정된 거리에 제공되는, 채널 패시베이트 비정질 실리콘 박막 트랜지스터의 제조방법.
  2. 제1항에 있어서,
    기설정된 세트의 반도체 제조 설계규칙을 위한 최소 선폭으로부터 상기 박막 트랜지스터의 상기 채널 영역의 채널 길이를 결정하는 단계를 더 포함하는 것을 특징으로 하는 채널 패시베이트 비정질 실리콘 박막 트랜지스터의 제조방법.
  3. 액티브 매트릭스 액정 표시장치용 채널 패시베이트 비정질 실리콘 박막 트랜지스터를 제조하는 방법에 있어서,
    게이트 전극과 비정질 실리콘층 사이에 샌드위칭된 게이트 유전체층을 구비하는 박막 구조를 포함하는 트랜지스터 본체를 기판 상에 형성하는 단계;
    기설정된 선폭에 의해 길이가 정의되는 패시베이션층을 상기 비정질 실리콘층 상에 형성하는 단계; 및
    소스 콘택 영역과 드레인 콘택 영역을 형성하는 단계;를 포함하고,
    상기 소스 콘택 영역 및 드레인 콘택 영역 형성 단계에서, 상기 패시베이션층의 길이가 상기 박막 트랜지스터의 채널 길이를 정의하도록 상기 패시베이션층은 상기 소스 콘택 영역과 드레인 콘택 영역 사이에 배치되는, 채널 패시베이트 비정질 실리콘 박막 트랜지스터의 제조방법.
  4. 제3항에 있어서,
    상기 소스 콘택 영역 및 드레인 콘택 영역 형성 단계는, 상기 소스 콘택 영역 및 드레인 콘택 영역 내에 이테르븀 박막 콘택 강화층을 제공하는 단계를 포함하는 것을 특징으로 하는 채널 패시베이트 비정질 실리콘 박막 트랜지스터의 제조방법.
  5. 제3항에 있어서,
    상기 소스 콘택 영역 및 드레인 콘택 영역 형성 단계는, 상기 소스 콘택 영역 및 드레인 콘택 영역 내에 도핑된 비정질 실리콘 콘택 강화층을 제공하는 단계를 포함하는 것을 특징으로 하는 채널 패시베이트 비정질 실리콘 박막 트랜지스터의 제조방법.
  6. 액티브 매트릭스 액정 표시장치용 비정질 실리콘 박막 트랜지스터를 제조하는 방법에 있어서,
    게이트 전극과 비정질 실리콘층 사이에 샌드위칭된 게이트 유전체층을 구비하는 박막 구조를 포함하는 트랜지스터 본체를 기판 상에 형성하는 단계;
    상기 비정질 실리콘층의 적어도 일부 상에 이테르븀 박막을 증착하는 단계; 및
    소스 콘택 영역 및 드레인 콘택 영역을 형성하는 단계;를 포함하고,
    상기 소스 콘택 영역과 드레인 콘택 영역 중 적어도 하나는 상기 이테르븀 박막의 적어도 일부를 구비하는 콘택 강화층을 포함하고, 상기 소스 콘택 영역과 드레인 콘택 영역 간의 간격은 상기 소스 콘택 영역과 드레인 콘택 영역 사이의 채널 영역을 정의하는, 비정질 실리콘 박막 트랜지스터의 제조방법.
  7. 제6항에 있어서,
    상기 소스 콘택 영역 및 드레인 콘택 영역 형성 단계는, 상기 비정질 실리콘층 상에 박막 유전체층을 형성하는 단계를 포함하는 것을 특징으로 하는 비정질 실리콘 박막 트랜지스터의 제조방법.
  8. 액티브 매트릭스 액정 표시장치용 채널 패시베이트 비정질 실리콘 박막 트랜지스터에 있어서,
    기판 상에 형성되며, 게이트 전극과 비정질 실리콘층 사이에 샌드위칭된 게이트 유전체층을 구비하는 박막 구조를 포함하는 트랜지스터 본체;
    상기 비정질 실리콘층 상에 형성된 박막 유전체층;
    상기 박막 유전체층 내에 제1 개구부와, 상기 박막 유전체층 내의 상기 제1 개구부 내에서 상기 비정질 실리콘층의 제1 부분과 접촉하는 소스 콘택 물질을 구비하는 소스 콘택 영역; 및
    상기 박막 유전체층 내에 제2 개구부와, 상기 박막 유전체층 내의 상기 제2 개구부 내에서 상기 비정질 실리콘층의 제2 부분과 접촉하는 드레인 콘택 물질을 구비하는 드레인 콘택 영역;을 포함하고,
    상기 소스 콘택 물질의 엣지는 상기 박막 트랜지스터의 채널 영역의 채널 길이를 정의하는 기설정된 거리만큼 상기 드레인 콘택 물질의 엣지로부터 이격되어 있는, 채널 패시베이트 비정질 실리콘 박막 트랜지스터.
  9. 제8항에 있어서,
    상기 소스 콘택 영역의 상기 소스 콘택 물질은 콘택 강화층을 포함하는 것을 특징으로 하는 채널 패시베이트 비정질 실리콘 박막 트랜지스터.
  10. 제8항에 있어서,
    상기 콘택 강화층은 도핑된 비정질 실리콘 박막층을 포함하는 것을 특징으로 하는 채널 패시베이트 비정질 실리콘 박막 트랜지스터.
  11. 제8항에 있어서,
    상기 콘택 강화층은 이테르븀 박막층을 포함하는 것을 특징으로 하는 채널 패시베이트 비정질 실리콘 박막 트랜지스터.
  12. 액티브 매트릭스 액정 표시장치용 비정질 실리콘 박막 트랜지스터에 있어서,
    기판 상에 형성되며, 게이트 전극과 비정질 실리콘층 사이에 샌드위칭된 게이트 유전체층을 구비하는 박막 구조를 포함하는 트랜지스터 본체; 및
    소스 콘택 영역 및 드레인 콘택 영역;을 포함하고,
    상기 소스 콘택 영역과 드레인 콘택 영역 중 적어도 하나는 이테르븀 박막을 구비하는 콘택 강화 부분을 포함하는, 비정질 실리콘 박막 트랜지스터.
  13. 제12항에 있어서,
    상기 소스 콘택 영역과 드레인 콘택 영역은 둘다 이테르븀 박막을 구비하는 콘택 강화 부분을 포함하는 것을 특징으로 하는 비정질 실리콘 박막 트랜지스터.
  14. 게이트 라인과 데이터 라인에 의해 어드레스되는 픽셀 전극을 포함하는 적어도 하나의 픽셀 영역; 및
    상기 적어도 하나의 픽셀 영역 내에 형성된 박막 트랜지스터;를 포함하고,
    상기 박막 트랜지스터는,
    상기 게이트 라인으로부터 게이트 신호를 수신하기 위해 상기 게이트 라인에 연결된 게이트 전극;
    상기 게이트 전극 상에 형성된 게이트 유전체층;
    상기 게이트 유전체층 상에 형성되고, 상기 게이트 신호에 의해 활성화되는 비정질 실리콘층;
    상기 활성 반도체층 상에 형성되고, 상기 데이터 라인으로부터 데이터 신호를 수신하기 위해 상기 데이터 라인에 연결된 소스 콘택; 및
    상기 활성 반도체층 상에 형성되고, 상기 픽셀 전극에 연결된 드레인 콘택;을 포함하고,
    상기 소스 콘택과 드레인 콘택 중 적어도 하나는 박막의 이테르븀 콘택 강화층을 포함하는,
    액정 표시장치 디바이스.
  15. 게이트 라인과 데이터 라인에 의해 어드레스되는 픽셀 전극을 포함하는 적어도 하나의 픽셀 영역; 및
    상기 적어도 하나의 픽셀 영역 내에 형성된 박막 트랜지스터;를 포함하고,
    상기 박막 트랜지스터는,
    상기 게이트 라인으로부터 게이트 신호를 수신하기 위해 상기 게이트 라인에 연결된 게이트 전극;
    상기 게이트 전극 상에 형성된 게이트 유전체층;
    상기 게이트 유전체층 상에 형성되고, 상기 게이트 신호에 의해 활성화되는 비정질 실리콘층;
    상기 비정질 실리콘층 상에 형성된 박막 유전체층;
    상기 박막 유전체층 내에 제1 개구와, 상기 박막 유전체층 내의 상기 제1 개구 내에서 상기 비정질 실리콘층의 제1 부분과 접촉하는 소스 콘택 물질을 구비하는 소스 콘택 영역; 및
    상기 박막 유전체층 내에 제2 개구와, 상기 박막 유전체층 내의 상기 제2 개구 내에서 상기 비정질 실리콘층의 제2 부분과 접촉하는 드레인 콘택 물질을 구비하는 드레인 콘택 영역;을 포함하고,
    상기 소스 콘택 물질의 엣지는 상기 박막 트랜지스터의 채널 영역의 채널 길이를 정의하는 기설정된 거리만큼 상기 드레인 콘택 물질의 엣지로부터 이격되어 있는,
    액정 표시장치 디바이스.
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