[go: up one dir, main page]

KR100779395B1 - 반도체소자 및 그 제조방법 - Google Patents

반도체소자 및 그 제조방법 Download PDF

Info

Publication number
KR100779395B1
KR100779395B1 KR1020060083916A KR20060083916A KR100779395B1 KR 100779395 B1 KR100779395 B1 KR 100779395B1 KR 1020060083916 A KR1020060083916 A KR 1020060083916A KR 20060083916 A KR20060083916 A KR 20060083916A KR 100779395 B1 KR100779395 B1 KR 100779395B1
Authority
KR
South Korea
Prior art keywords
ion implantation
indium
gate
substrate
sides
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020060083916A
Other languages
English (en)
Inventor
전행림
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060083916A priority Critical patent/KR100779395B1/ko
Priority to US11/848,640 priority patent/US7763956B2/en
Application granted granted Critical
Publication of KR100779395B1 publication Critical patent/KR100779395B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/022—Manufacture or treatment of FETs having insulated gates [IGFET] having lightly-doped source or drain extensions selectively formed at the sides of the gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/015—Manufacture or treatment removing at least parts of gate spacers, e.g. disposable spacers

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명에 따른 반도체 소자는 기판상에 순차적으로 형성된 게이트절연막과 게이트; 상기 게이트 양측과 하측에 소정 깊이로 형성된 포켓이온주입영역; 상기 포켓이온주입영역과 상기 기판의 표면 사이에 형성된 엘디디(LDD) 이온주입영역; 상기 게이트 양측에 형성된 스페이서; 및 상기 스페이서 양측의 상기 기판 내에 BF2를 이온주입하여 형성된 딥 소스/드레인 영역;을 포함하는 것을 특징으로 한다.
본 발명에 의하면 PMOS 에서 측면확산(lateral diffusion)에 의한 소자의 성능감소를 줄일 수 있고, 무거운 인듐(In)의 이온주입에 의해 예비 비정질화이온주입(Preamorphization implantation)되는 장점이 있다.
측면확산(lateral diffusion), 비정질화이온주입(Preamorphization implantation), 암전류(leakage current).

Description

반도체소자 및 그 제조방법{Semiconductor device and Method for manufacturing thereof}
도 1 내지 도4는 본발명의 실시예에 따른 반도체소자의 제조공정의 단면도.
<도면의 주요 부분에 대한 설명>
110: 기판 120: 게이트절연막
130: 게이트 140: 포켓 이온주입영역
150: 엘디디 이온주입영역 160: 딥 소스/드레인영역
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
현재의 CMOS 펫(FET)소자의 제작 공정에서는 소자의 크기가 점점 작아짐에 따라서 딥 소스/드레인(Deep Source/Drain) 이온주입(implant)에서 하드마스크(hard mask)로 적용되는 사이드스웨이스 월(sidespacer wall)의 폭(width)도 작아지게 된다.
이로 인해서 딥 소스/드레인(Deep Source/Drain) 도펀트(dopant)의 측면확산(lateral diffusion)에 의한 영향이 소자의 전기적 특성에 반영되게 된다(Vth 의 감소 및 암전류(leakage current)의 증가).
특히, PMOS의 경우는 딥 소스/드레인(Deep Source/Drain) 이온주입(implant)공정에서는 가벼운 보론(Boron)이 적용되고 있으며, NMOS 에 비하여 딥 소스/드레인(Deep Source/Drain)에 의한 측면확산(lateral diffusion)의 영향에 더욱 취약하다고 할 수 있다.
한편, 최근에는, 소스/드레인에 도펀트를 주입하는 동안 채널링을 수직 또는 깊이 방향으로 감소시키는 노력이 있어왔고, 기판은 기판에 수직인 이온을 바람직한 위치로 주입함에 의해 프리아몰피즈되었다. 이러한 이온주입을 예비 비정질화이온주입(Preamorphization implantation) 이라고 한다.
그 결과로서 접합부를 수직 방향으로 얇게 하여 소자의 짧은 채널 특성을 개선시켰다.
그러나, 접합 깊이가 예컨대, 약 30 나노미터 이하로 크기 축소되었을 때, 그 감소된 접합 깊이에 의해 단점이 발생한다.
즉, 실리사이드화에 의해 도펀트 활동성을 제한하고 소스/드레인 저항(Rsd)를 증가시키는 단점이 있다. 얇게 접합해서 이루어진 장점은 상기 단점에 의해 상쇄된다. 그러므로, 소스/드레인 저항을 증가시키는 바와 같은 종래 기술의 문제 및 단점 없이 ULSI 회로 설계에서 MOSFETs 특히 CMOS 소자의 스컬러빌리티 (scalability)를 양호하게 하는 동시에 임계 전압(Vt) 롤오프를 포함하는 짧은 채널 특성을 개선 시키는 것이 기술이 요청되고 있다.
본 발명은 상기 PMOS 의 단점을 극복하기 위한 방법을 제시하고자한다.
즉, 위에서 언급한 바와 같이 본 발명에서는 CMOS FET 소자, 특히 PMOS의 사이드월 스페이서(sidewall spacer)의 폭(width)이 작아짐에 소자의 성능에 많은 영향을 주게 되는 딥 소스/드레인(Deep Source/Drain)의 측면확산(lateral diffusion)에 의한 영향을 줄이고, 사이드월 스페이서(sidespacer wall) 형성공정의 마진(margin)을 확보하기 위한 방안을 제시하고자 한다.
이는 기존의 PMOS 소자에서는 보론(Boron) 만을 적용하여 딥 소스/드레인(Deep Source/Drain)을 형성하던 공정에서 Boron 보다 상대적으로 무거운 인듐(Indium)과 BF2를 적용하여 측면확산(lateral diffusion)에 의한 PMOS 소자의 성능 감소를 최소화하고, 사이드스페이서 월의 폭(sidespacer wall width)의 공정마진(margin)을 확보할 수 있는 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 기판상에 순차적으로 형성된 게이트절연막과 게이트; 상기 게이트 양측과 하측에 소정 깊이로 형성된 포켓이온주입영역; 상기 포켓이온주입영역과 상기 기판의 표면 사이에 형성된 엘디디(LDD) 이온주입영역; 상기 게이트 양측에 형성된 스페이서; 및 상기 스페이서 양측의 상기 기판 내에 BF2를 이온주입하여 형성된 딥 소스/드레인 영역;을 포함하는 것을 특징으로 한다.
또한, 상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법 은 기판상에 게이트절연막과 게이트를 순차적으로 형성하는 단계; 상기 게이트 양측과 하측에 소정 깊이로 포켓이온주입영역을 형성하는 단계; 상기 포켓이온주입영역과 상기 기판의 표면 사이에 엘디디(LDD) 이온주입영역을 형성하는 단계; 상기 게이트 양측에 스페이서를 형성하는 단계; 및 상기 스페이서를 이온주입마스크로 하여 상기 스페이서 양측의 상기 기판 내에 BF2를 이온주입하여 딥 소스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
이와 같은 본 발명에 의하면 PMOS 에서 측면확산(lateral diffusion)에 의한 소자의 성능감소를 줄일 수 있고, 무거운 인듐(In)의 이온주입에 의해 예비 비정질화이온주입(Preamorphization implantation)되는 장점이 있다.
이하, 본 발명에 따른 반도체 소자 및 그 제조방법의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
(실시예 1)
도4는 본 발명의 제1 실시예에 따른 반도체소자 단면도이다.
본 발명의 제1 실시예에 따른 반도체소자는 기판(110)상에 순차적으로 게이트절연막(120)과 게이트(130)이 형성된다.
그 후, 상기 게이트(130) 양측과 하측에 소정 깊이로 포켓이온주입영역(140)이 형성된다. 그리고, 상기 포켓이온주입영역(140)과 상기 기판의 표면 사이에 엘디디(LDD) 이온주입영역(150)이 형성된다.
다음으로, 상기 게이트(130) 양측에 스페이서(140)가 형성되고, 상기 스페이 서(140) 양측의 상기 기판 내에 BF2를 이온주입하여 딥 소스/드레인 영역(160)이 형성된다.
이때, 상기 딥 소스/드레인 영역(160)에는 상기 BF2 외에 인듐(In:Indium)이 더 이온주입될 수 있다.
상기 인듐(In:Indium)은 상기 BF2 보다 무거우므로 더 얕은 깊이에 이온주입된다.
또한, 상기 인듐(In:Indium)과 BF2 의 이온주입으로 인해 상기 기판(110)의 표면으로부터 50~100nm의 깊이에 딥 소스/드레인 영역(160)이 형성된다.
이때, 상기 딥 소스/드레인 영역(160)을 형성하가 위한 인듐(Indium)과 BF2 의 이온주입(implant) 공정조건은 정션뎁스(junction depth) 및 게이트 폴리두께(gate poly thickness)와 액티베이션(activation) 조건, 졍션리키지(junction leakage) 등이 고려되어서 결정되게 된다.
본 발명의 제1 실시예와 같이, Indium 과 BF2를 적용하게 되면 앞서 설명한 바와 같이 측면확산(lateral diffusion)에 의한 소자의 성능감소를 막을 수 있으며, 샐로우 졍션(shallow junction의 형성을 보다 용이하게 할 수 있는 장점을 가진다.
뿐만 아니라 사이드월 폭(sidespacer wall width)의 변화에 대하여 공정의 마진(margin)을 충분히 확보할 수 있는 장점도 가지게 된다.
또한, 본 발명의 제1 실시예와 같이, Indium 과 BF2를 적용하게 되면 상기 인듐(In:Indium)의 이온주입에 의해 상기 이온주입된 영역은 예비 비정질화 이온주입(Preamorphization implantation)된 효과를 누릴 수 있는 큰 장점이 있다.
(실시예 2)
도 1 내지 도4는 본발명의 실시예에 따른 반도체소자의 제조공정의 단면도이다.
본발명의 제2 실시예에 따른 반도체소자의 제조공정은 다음과 같다.
우선, 도 1과 같이, 기판(110)상에 게이트절연막(120)과 게이트(130)를 순차적으로 형성한다.
그 후, 상기 게이트(130) 양측과 하측에 소정 깊이로 포켓이온주입영역(140)을 형성한다. 포켓이온주입영역(140)은 상기 게이트(130) 형성이후, 불순물 주입 시에 불순물이 주입되지 않아야 하는 부위, 즉 불순물 주입 차단 영역에 감광막 패턴(145)을 형성한다. 그리고, 기판(110)과 일정 각도를 가진 상태에서 비스듬한 각도로 불순물을 주입하는 포켓 이온주입을 하게 된다.
다음으로, 도 2와 같이, 상기 포켓이온주입영역(140)과 상기 기판(110)의 표면 사이에 엘디디(LDD) 이온주입영역(150)을 형성한다. 다음으로, 상기 게이트(130) 양측에 스페이서(140)를 형성한다.
다음으로, 도 3과 같이, 상기 스페이서(140)를 이온주입마스크로 하여 상기 스페이서(140) 양측의 상기 기판(110) 내에 BF2를 이온주입하여 딥 소스/드레인 영 역(160)을 형성한다.
이후, 상기 BF2를 이온주입하고 급속열처리(RTA 또는 SKIP) 단계를 더 포함할 수 있다. SKIP는 RTA보다 훨씬 급속의 열처리로서 도펀트의 이동을 거의 허용하지않는 열처리이다.
또한, 상기 소스/드레인 영역을 형성하는 단계에서 상기 BF2 외에 인듐(In:Indium)을 이온주입할 수 있다.
이때, 상기 인듐(In:Indium)으로 이온주입을 먼저 진행하고, 그 후 BF2 로 이온주입하는 단계로 진행하는 것을 특징으로 한다.
특히, 상기 인듐(In:Indium)으로 이온주입을 먼저 진행됨으로써 예비 비정질화 이온주입(Preamorphization implantation)된 효과를 누릴 수 있으므로, BF2 이온주입시 예비 비정질화 이온주입(Preamorphization implantation)을 진행하지 않아도 된다.
또한, 상기 인듐(In:Indium)은 10~150K eV로 이온주입하고, 상기 BF2 로는 20~40 K eV로 이온주입함으로써, 상기 기판의 표면으로부터 50~100nm의 깊이에 딥 소스/드레인 영역(160)이 형성되는 것을 특징으로 한다.
본 발명의 제2 실시예와 같이, Indium 과 BF2를 적용하게 되면 앞서 설명한 바와 같이 측면확산(lateral diffusion)에 의한 소자의 성능감소를 막을 수 있으며, 샐로우 졍션(shallow junction의 형성을 보다 용이하게 할 수 있는 장점을 가 진다.
뿐만 아니라 사이드월 폭(sidespacer wall width)의 변화에 대하여 공정의 마진(margin)을 충분히 확보할 수 있는 장점도 가지게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자 및 그 제조방법에 의하면 PMOS 에서 측면확산(lateral diffusion)에 의한 소자의 성능감소를 줄일 수 있는 효과가 있다.
또한, 본 발명에 의하면 ultrashallow junction의 형성을 보다 용이하게 할 수 있는 효과가 있다.
또한, 본 발명에 의하면 사이드스페이서 월의 폭(sidespacer wall width)의 마진(margin)을 충분히 확보할 수 있는 효과가 있다.
그리고, 본 발명에 의하면 무거운 인듐(In)의 이온주입에 의해 예비 비정질화이온주입(Preamorphization implantation)되는 효과가 있다.

Claims (11)

  1. 기판상에 순차적으로 형성된 게이트절연막과 게이트;
    상기 게이트 양측과 하측에 소정 깊이로 형성된 포켓이온주입영역;
    상기 포켓이온주입영역과 상기 기판의 표면 사이에 형성된 엘디디(LDD) 이온주입영역;
    상기 게이트 양측에 형성된 스페이서; 및
    상기 스페이서 양측의 상기 기판 내에 BF2 및 인듐(In:Indium)을 이온주입하여 형성된 딥 소스/드레인 영역;을 포함하는 것을 특징으로 하는 반도체소자.
  2. 삭제
  3. 제1 항에 있어서,
    상기 인듐(In:Indium)은 상기 BF2 보다 더 얕은 깊이에 이온주입되는 것을 특징으로 하는 반도체소자.
  4. 제1 항에 있어서,
    상기 인듐(In:Indium)과 BF2 의 이온주입으로 인해
    상기 기판의 표면으로부터 50~100nm의 깊이에 딥 소스/드레인 영역이 형성된 것을 특징으로 하는 반도체소자.
  5. 제1 항에 있어서,
    상기 인듐(In:Indium)의 이온주입에 의해 상기 이온주입된 영역은 예비 비정질화 이온주입(Preamorphization implantation)된 것을 특징으로 하는 반도체소자.
  6. 기판상에 게이트절연막과 게이트를 순차적으로 형성하는 단계;
    상기 게이트 양측과 하측에 소정 깊이로 포켓이온주입영역을 형성하는 단계;
    상기 포켓이온주입영역과 상기 기판의 표면 사이에 엘디디(LDD) 이온주입영역을 형성하는 단계;
    상기 게이트 양측에 스페이서를 형성하는 단계; 및
    상기 스페이서를 이온주입마스크로 하여 상기 스페이서 양측의 상기 기판 내에 BF2 및 인듐(In:Indium)을 이온주입하여 딥 소스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제6 항에 있어서,
    상기 BF2 및 인듐(In:Indium)을 이온주입하고 급속열처리 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 삭제
  9. 제6 항에 있어서,
    상기 인듐(In:Indium)으로 이온주입을 먼저 진행하는 단계;
    그 후 BF2 로 이온주입하는 단계;로 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제6 항에 있어서,
    상기 인듐(In:Indium)은 10~150K eV로 이온주입하고,
    상기 BF2 로는 20~40 K eV로 이온주입하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제6 항에 있어서,
    상기 인듐(In:Indium)과 BF2 의 이온주입으로 인해
    상기 기판의 표면으로부터 50~100nm의 깊이에 딥 소스/드레인 영역이 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
KR1020060083916A 2006-08-31 2006-08-31 반도체소자 및 그 제조방법 Expired - Fee Related KR100779395B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060083916A KR100779395B1 (ko) 2006-08-31 2006-08-31 반도체소자 및 그 제조방법
US11/848,640 US7763956B2 (en) 2006-08-31 2007-08-31 Semiconductor and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060083916A KR100779395B1 (ko) 2006-08-31 2006-08-31 반도체소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR100779395B1 true KR100779395B1 (ko) 2007-11-23

Family

ID=39080817

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060083916A Expired - Fee Related KR100779395B1 (ko) 2006-08-31 2006-08-31 반도체소자 및 그 제조방법

Country Status (2)

Country Link
US (1) US7763956B2 (ko)
KR (1) KR100779395B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030001942A (ko) * 2001-06-28 2003-01-08 동부전자 주식회사 반도체소자 및 그 제조방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6331458B1 (en) * 1994-10-11 2001-12-18 Advanced Micro Devices, Inc. Active region implant methodology using indium to enhance short channel performance of a surface channel PMOS device
TW304301B (ko) * 1994-12-01 1997-05-01 At & T Corp
US5821147A (en) * 1995-12-11 1998-10-13 Lucent Technologies, Inc. Integrated circuit fabrication
US5924088A (en) * 1997-02-28 1999-07-13 Oracle Corporation Index selection for an index access path
US6063682A (en) * 1998-03-27 2000-05-16 Advanced Micro Devices, Inc. Ultra-shallow p-type junction having reduced sheet resistance and method for producing shallow junctions
US6366902B1 (en) * 1998-09-24 2002-04-02 International Business Machines Corp. Using an epoch number to optimize access with rowid columns and direct row access
US6631366B1 (en) * 1998-10-20 2003-10-07 Sybase, Inc. Database system providing methodology for optimizing latching/copying costs in index scans on data-only locked tables
US6362063B1 (en) * 1999-01-06 2002-03-26 Advanced Micro Devices, Inc. Formation of low thermal budget shallow abrupt junctions for semiconductor devices
US7366708B2 (en) * 1999-02-18 2008-04-29 Oracle Corporation Mechanism to efficiently index structured data that provides hierarchical access in a relational database system
US6381607B1 (en) * 1999-06-19 2002-04-30 Kent Ridge Digital Labs System of organizing catalog data for searching and retrieval
KR100332871B1 (ko) 1999-10-20 2002-04-17 이형도 램버스용 인쇄회로기판
JP4846167B2 (ja) * 2000-04-12 2011-12-28 エヌエックスピー ビー ヴィ 半導体装置の製造方法
EP1211610A1 (en) * 2000-11-29 2002-06-05 Lafayette Software Inc. Methods of organising data and processing queries in a database system
JP4665141B2 (ja) * 2001-06-29 2011-04-06 富士通セミコンダクター株式会社 半導体装置とその製造方法
US6965894B2 (en) * 2002-03-22 2005-11-15 International Business Machines Corporation Efficient implementation of an index structure for multi-column bi-directional searches
US7548935B2 (en) * 2002-05-09 2009-06-16 Robert Pecherer Method of recursive objects for representing hierarchies in relational database systems
US7171404B2 (en) * 2002-06-13 2007-01-30 Mark Logic Corporation Parent-child query indexing for XML databases
AU2003236543A1 (en) * 2002-06-13 2003-12-31 Mark Logic Corporation A subtree-structured xml database
US7634498B2 (en) * 2003-10-24 2009-12-15 Microsoft Corporation Indexing XML datatype content system and method
US7454428B2 (en) * 2003-10-29 2008-11-18 Oracle International Corp. Network data model for relational database management system
JP2005141650A (ja) * 2003-11-10 2005-06-02 Seiko Epson Corp 構造化文書符号化装置及び構造化文書符号化方法ならびにそのプログラム
US7499915B2 (en) * 2004-04-09 2009-03-03 Oracle International Corporation Index for accessing XML data
US7398265B2 (en) * 2004-04-09 2008-07-08 Oracle International Corporation Efficient query processing of XML data using XML index
US7211516B2 (en) * 2005-04-01 2007-05-01 Texas Instruments Incorporated Nickel silicide including indium and a method of manufacture therefor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030001942A (ko) * 2001-06-28 2003-01-08 동부전자 주식회사 반도체소자 및 그 제조방법

Also Published As

Publication number Publication date
US7763956B2 (en) 2010-07-27
US20080054376A1 (en) 2008-03-06

Similar Documents

Publication Publication Date Title
US5593907A (en) Large tilt angle boron implant methodology for reducing subthreshold current in NMOS integrated circuit devices
JP4708563B2 (ja) 薄くドープされたドレイントランジスタの有効なチャネル長さを減じる方法およびトランジスタを形成する方法
US5360749A (en) Method of making semiconductor structure with germanium implant for reducing short channel effects and subthreshold current near the substrate surface
US20010036713A1 (en) Sidewall process and method of implantation for improved CMOS with benefit of low CGD, improved doping profiles, and insensitivity to chemical processing
US6008099A (en) Fabrication process employing a single dopant implant for formation of a drain extension region and a drain region of an LDD MOSFET using enhanced lateral diffusion
US5744371A (en) Asymmetrical p-channel transistor having a boron migration barrier and LDD implant only in the drain region
US5909622A (en) Asymmetrical p-channel transistor formed by nitrided oxide and large tilt angle LDD implant
US5893739A (en) Asymmetrical P-channel transistor having a boron migration barrier and a selectively formed sidewall spacer
JPH10200110A (ja) 半導体装置及びその製造方法
US7163867B2 (en) Method for slowing down dopant-enhanced diffusion in substrates and devices fabricated therefrom
US5985724A (en) Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer
CN101136409A (zh) 双栅cmos半导体器件及其制造方法
US10186598B2 (en) Semiconductor structure and fabrication method thereof
TW201230205A (en) CMOS devices with reduced short channel effects
US7151032B2 (en) Methods of fabricating semiconductor devices
US6380021B1 (en) Ultra-shallow junction formation by novel process sequence for PMOSFET
KR100840661B1 (ko) 반도체 소자 및 그의 제조방법
KR100779395B1 (ko) 반도체소자 및 그 제조방법
CN108878526B (zh) 半导体结构及其形成方法
KR100519507B1 (ko) 반도체 소자의 제조방법
US7160783B2 (en) MOS transistor and method of manufacturing the same
KR100835519B1 (ko) 반도체 소자의 제조 방법
KR20050108197A (ko) 엔모스 트랜지스터 형성방법
KR20030000497A (ko) Ｎｍｏｓ 트랜지스터의 제조방법
KR100806791B1 (ko) 두 단계 포켓 임플란트를 이용한 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

G170 Re-publication after modification of scope of protection [patent]
PG1701 Publication of correction

St.27 status event code: A-5-5-P10-P19-oth-PG1701

Patent document republication publication date: 20080415

Republication note text: Request for Correction Notice (Document Request)

Gazette number: 1007793950000

Gazette reference publication date: 20071123

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

FPAY Annual fee payment

Payment date: 20121026

Year of fee payment: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R14-asn-PN2301

L13-X000 Limitation or reissue of ip right requested

St.27 status event code: A-2-3-L10-L13-lim-X000

U15-X000 Partial renewal or maintenance fee paid modifying the ip right scope

St.27 status event code: A-4-4-U10-U15-oth-X000

FPAY Annual fee payment

Payment date: 20131017

Year of fee payment: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

FPAY Annual fee payment

Payment date: 20141010

Year of fee payment: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

FPAY Annual fee payment

Payment date: 20151007

Year of fee payment: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

FPAY Annual fee payment

Payment date: 20161013

Year of fee payment: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

FPAY Annual fee payment

Payment date: 20181011

Year of fee payment: 12

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

FPAY Annual fee payment

Payment date: 20190923

Year of fee payment: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 14

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 15

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 16

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 17

R17-X000 Change to representative recorded

St.27 status event code: A-5-5-R10-R17-oth-X000

PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20241120

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

H13 Ip right lapsed

Free format text: ST27 STATUS EVENT CODE: N-4-6-H10-H13-OTH-PC1903 (AS PROVIDED BY THE NATIONAL OFFICE); TERMINATION CATEGORY : DEFAULT_OF_REGISTRATION_FEE

Effective date: 20241120

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20241120