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JP4665141B2 - 半導体装置とその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にショートチャネル効果を抑制するポケット領域を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の微細化に伴い、トランジスタの閾値に対するショートチャネル効果が問題となる。その対策として、ポケット構造が提案されている。ｎチャネルＭＯＳトランジスタにおいては、ゲート両端の下方にp型のポケット領域を設ける。ポケット領域形成のための不純物としてボロンが広く用いられている。最近、p型ポケット領域を形成する不純物としてインジウムも用いられてきている。
【０００３】
ポケット領域形成用不純物として、インジウムを用いたｎチャネルＭＯＳトランジスタは、以下に挙げるような利点を有する。
【０００４】
ショートチャネル効果の抑制能力が大きい。
【０００５】
トランジスタ駆動能力を向上することができる。
【０００６】
これらの利点は、インジウムの原子量（１１５）がボロンの原子量（１１）より大きく、注入位置からの偏析、拡散を生じ難いことによりもたらされるものと考えられる。
【０００７】
図５（Ａ）〜（Ｄ）を参照して、従来技術によるポケット領域を有する半導体装置の製造方法を説明する。
【０００８】
図５（Ａ）に示すように、シリコン基板１の主表面に素子分離領域２を形成する。図の構成においては、シリコン基板１表面に素子分離用溝を形成し、素子分離用溝を酸化シリコンなどの絶縁物で埋め込み、表面上に堆積した余分の絶縁物を化学機械研磨（ＣＭＰ）等により除去してシャロートレンチアイソレーション（ＳＴＩ）を形成している。
【０００９】
なお、ＳＴＩに代え、シリコン局所酸化（ＬＯＣＯＳ）による素子分離領域を形成してもよい。素子分離領域２により、多数の活性領域が画定される。以下、ｎチャネルＭＯＳトランジスタを形成する活性領域を例にとって説明する。
【００１０】
活性領域のシリコン基板表面に、ボロンイオンを加速エネルギ３００ｋｅＶ、ドース量３．０×１０13ｃｍ-2程度で注入し、ｐ型ウェル３を形成する。次に、ボロンイオンを加速エネルギ３０ｋｅＶ、ドース量５．０×１０12ｃｍ-2程度で注入し、閾値を調整したチャネル領域を形成する。
【００１１】
活性領域表面上にゲート絶縁膜４を形成し、その上に多結晶シリコン、ポリサイド等のゲート電極層を形成する。ゲート電極層、ゲート絶縁膜をレジストマスクを用いてパターニングし、ゲート絶縁膜４を備えた絶縁ゲート電極５を形成する。
【００１２】
図５（Ｂ）に示すように、絶縁ゲート電極をマスクとし、砒素イオンを加速エネルギ５ｋｅＶ、ドース量３．０×１０15ｃｍ-2程度で注入し、浅いエクステンション領域６を形成する。
【００１３】
図５（Ｃ）に示すように、エクステンション領域６の下側にポケット領域７を形成する。例えば、インジウムイオンを加速エネルギ１００ｋｅＶ、ドース量６．３×１０13ｃｍ-2程度で基板法線から３０度チルトさせた４方向から注入し、インジウム添加領域を形成する。
【００１４】
図５（Ｄ）に示すように、絶縁ゲート電極５を覆うように酸化シリコン等の絶縁層を堆積し、異方性エッチングを行なうことによって絶縁ゲート電極５の側壁上にのみ側壁スペーサ８を残す。
【００１５】
絶縁ゲート電極と側壁スペーサをマスクとし、ｎ型不純物をイオン注入して深いソース／ドレイン領域９を形成する。例えば、燐イオンを加速エネルギ１５ｋｅＶ、ドース量５．０×１０15ｃｍ-2程度で注入する。深いソース／ドレイン領域９は、金属電極とのコンタクト形成のために利用される。また、ソース／ドレインの抵抗を低減するためにシリサイドを形成する場合には、金属とシリコンの化合物を形成する領域として利用される。
【００１６】
イオン注入を終えた半導体基板に対し、ランプ加熱を行ない、不純物を活性化する。例えば、１０２５℃、約３秒の熱処理をランプ加熱により行う。
【００１７】
【発明が解決しようとする課題】
ポケット領域を形成するためにインジウムを用いたｎチャネルＭＯＳトランジスタは、ショートチャネル効果を抑制し、駆動能力を向上する等の利点を有するが、接合リーク電流が増大してしまう。また、逆狭チャネル効果により狭チャネルトランジスタのリーク電流も増大する。
【００１８】
本発明の目的は、ｎチャネルＭＯＳトランジスタのポケット領域をインジウムを用いて形成し、かつインジウムを用いたことによるリーク電流の増加を低減することのできる半導体装置を提供することである。
【００１９】
本発明の他の目的は、ポケット領域形成のため、インジウムのイオン注入を採用し、かつインジウムを用いることによるリーク電流の増加を低減することのできる半導体装置の製造方法を提供することである。
【００２０】
本発明の１観点によれば、
主表面を有するシリコン基板と、
前記シリコン基板の主表面に形成された素子分離領域によって画定された第１、第２活性領域と、
前記第１の活性領域上に形成され、第１の幅および第１の長さを有し、ゲート絶縁膜を備えた第１の絶縁ゲートと、
前記第１の絶縁ゲートの前記第１の長さ方向両側で前記第１の幅方向に沿って前記第１の活性領域に形成された第１のエクステンション領域と、前記第１の絶縁ゲートの前記第１の幅方向に沿って整列して前記第１のエクステンション領域より深い位置で前記第１の活性領域内に形成され、第１の濃度のインジウムを添加した第１のポケット領域と、を有する第１のｎチャネルＭＯＳトランジスタと、
前記第２の活性領域上に形成され、第２の幅および第２の長さを有し、ゲート絶縁膜を備えた第２の絶縁ゲートと、
前記第２の絶縁ゲートの前記第２の長さ方向両側で前記第２の幅方向に沿って前記第２の活性領域に形成された第２のエクステンション領域と、前記第２の絶縁ゲートの前記第２の幅方向に沿って整列して前記第２のエクステンション領域より深い位置で前記第２の活性領域内に形成され、前記第１の濃度より低濃度の第２の濃度のインジウムを添加した第２のポケット領域とを有する第２のｎチャネルＭＯＳトランジスタと、を有し、
前記第２のポケット領域にのみ、さらにボロンがドープされている半導体装置、が提供される。
【００２２】
本発明の他の観点によれば、
（ａ）主表面を有するシリコン基板に素子分離領域を形成し、第１、第２の活性領域を含む複数の活性領域を画定する工程と、
（ｂ）前記第１、２の活性領域上に、それぞれ第１の厚さを有するゲート絶縁膜を含む第１、２の絶縁ゲートを形成する工程と、
（ｃ）前記第１、第２の活性領域に第１のｎ型不純物を第１の深さでイオン注入し、前記第１、第２の絶縁ゲート両側に第１、第２のエクステンション領域を形成する工程と、
（ｄ）前記第１の絶縁ゲートをマスクとして、前記第１の活性領域にインジウムを第１のドース量で前記第１の深さより深い第２の深さでイオン注入し、第１のポケット領域を形成する工程と、
（ｅ）前記第２の絶縁ゲートをマスクとして、前記第２の活性領域にインジウムを前記第１のドース量より低い第２のドース量で前記第１の深さより深い第３の深さでイオン注入し、さらにボロンを前記第１の深さより深い第４の深さでイオン注入し、第２のポケット領域を形成する工程と、
を備える半導体装置の製造方法、が提供される。
【００２３】
ポケット領域形成のためのＩｎドープ量を制限することにより、リーク電流の増大を抑制することができる。アモルファス相発生を抑制することができる。
【００２４】
さらに、Ｂをドープすることにより、ショートチャネル効果抑制の効果が不足する分を補うことができる。
【００２５】
【発明の実施の形態】
本発明の実施例の説明に先立ち、ポケット領域形成のためにインジウムを用いたｎチャネルＭＯＳトランジスタについて説明する。インジウムを用いてポケット領域を形成したｎチャネルＭＯＳトランジスタの接合リーク電流が増大することは、アモルファス相の残留との関連が示唆されている。
【００２６】
イオン注入時に発生するアモルファス相は、イオン注入後の活性化熱処理において回復されていた。近年、トランジスタの微細化に伴い、活性化熱処理のサーマルバジェットが低下している。このため、十分なアモルファス相の回復が出来なくなって来ている。インジウムを注入し接合リーク電流が増大したトランジスタにおいては、側壁スペーサ下部にアモルファス相が残留していることが指摘されている。
【００２７】
インジウムの活性化率はボロンに比べて低い。トランジスタ閾値調整に用いられるインジウムのドース量当りの影響は、ボロンに比べて小さくなる傾向がある。同一のトランジスタ閾値を得るためには、ボロンよりもドーズ量を増やしたインジウムをドープする必要がある。ドーズ量を増大することは、アモルファス相の形成を助長することになる。
【００２８】
スタティックランダムアクセスメモリ（ＳＲＡＭ）等のメモリセルは、集積度向上のためロジック回路のトランジスタなどと較べ、狭いゲート幅のトランジスタを用いて形成される。
【００２９】
シャロートレンチアイソレーションを用いた半導体デバイスにおいては、トランジスタのゲート幅が狭くなるに従い閾値電圧が低下する。トランジスタのゲート幅が狭くなるに従い、閾値電圧が増大する狭チャネル効果に対し、閾値電圧が低下する現象は逆狭チャネル効果と呼ばれる。ｐ型ポケット領域を形成するためにインジウムを用いたデバイスにおいては、ボロンを用いたデバイスに比べ逆狭チャネル効果がより顕著になる。閾値電圧が低下するため、リーク電流増大につながり易い。
【００３０】
図６は、本発明者等が行なったサーマルウェーブの実験結果を示す。図５（Ｄ）に示すようなｎチャネルＭＯＳトランジスタにおいて、ポケット領域７を、種々のドース量のインジウムイオン注入により形成した。また、イオン注入後行なう活性化熱処理の条件を変化させた。
【００３１】
これらのサンプルに対し、ある周波数の熱波を与え、反射した熱波を測定することにより反射率を測定し、サーマルウェーブユニットを得る。半導体基板内にアモルファス領域があると、このアモルファス領域は熱波の反射を増大させる機能を有する。従って、熱波の反射率が高いことは、基板中にアモルファス相が発生していることを示唆する。サーマルウェーブユニットの増大は、アモルファス相の領域の増大を示唆する。
【００３２】
図６において、横軸はインジウムのドース量であり、縦軸はサーマルウェーブユニット（反射率）を示す。インジウムのドース量は、１．５×１０13ｃｍ-2、２．０×１０13ｃｍ-2、２．５×１０13ｃｍ-2、３．０×１０13ｃｍ-2、４．０×１０13ｃｍ-2に変化させ、熱処理条件は１０２５℃３秒、１０２５℃２０秒、１１００℃３秒、９００℃２０秒の４条件で行った。
【００３３】
１０２５℃、３秒間の熱処理を行ったサンプルの測定結果は曲線ｃ１で示されている。１０２５℃、２０秒間の熱処理を行ったサンプルの測定結果は曲線ｃ２で示されている。曲線ｃ１においては、インジウムドース量が２．５×１０13ｃｍ-2を越えると、サーマルウェーブユニットは徐々に増大する。約３．５×１０13ｃｍ-2を越えるインジウムドース量では、低ドープ領域での変化のないサーマルウェーブユニットと比較し、約２０％以上のサーマルウェーブユニットの増大が認められる。
【００３４】
１０２５℃での熱処理時間を３秒から２０秒に増加させると、曲線ｃ２に示すように、サーマルウェーブユニットはＩｎドープ量に拘わらず、ほぼ平坦な値を示す。Ｉｎのイオン注入により発生したアモルファス相は、ほぼ完全に結晶相に回復していると考えられる。しかしながら、この熱処理条件は微細デバイスに対し接合形状等他の点で与える影響が大きくなる。
【００３５】
熱処理温度を低減した９００℃、２０秒間の熱処理に対しては、曲線ｄ１で示される特性が得られた。曲線ｄ１においては、インジウムドース量が２．０×１０13ｃｍ-2を越えると、サーマルウェーブユニットは明瞭な増大を示している。低ドース領域でほぼ平坦なサーマルウェーブユニットを基準として、インジウムドース量２．５×１０13ｃｍ-2において、約３０％のサーマルウェーブユニットの増大が認められる。
【００３６】
熱処理温度を高くした１１００℃、３秒間の熱処理に対しては、曲線ｄ２で示される特性が得られた。曲線ｄ２においては、インジウムドース量を増大してもサーマルウェーブユニットの増大は認められず、ほぼ平坦な特性が得られている。しかしながら、１１００℃、３秒間の熱処理は、微細デバイスに対し、接合形状等他の点で与える影響が大きい。
【００３７】
図６に示す測定結果からは、熱処理を１０２５℃、３秒間で行なう場合、インジウムのドース量は約３．５×１０13ｃｍ-2以下とすることがアモルファス相抑制の点から好ましいと判る。９００℃、２０秒間の熱処理を行なう場合は、インジウムドース量はさらに低く約２．５×１０13ｃｍ-2以下にすることが望ましい。
【００３８】
以下、本発明の実施例について説明する。図１（Ａ）〜図２（Ｅ）は、単一の半導体チップ上にＩｎでポケット領域を形成し、リーク電流の増加を許容する標準トランジスタと、Ｉｎを用いるが、リーク電流を低減した低リークトランジスタとを製造する方法の主要工程を示す半導体チップの断面図である。
【００３９】
図１（Ａ）に示すように、シリコン基板１の主表面に、ＳＴＩにより素子分離領域２を形成する。素子分離領域２は、シリコン基板１主表面に多数の活性領域ＡＲを画定する。
【００４０】
ｐチャネル領域をレジスト等のマスクで覆い、ｎチャネル領域にＢ+イオンを加速エネルギ３００ｋｅＶ、ドース量３．０×１０13ｃｍ-2でイオン注入し、ｐ型ウェル３を形成する。さらに、表面部分にＢ+イオンを加速エネルギ３０ｋｅＶ、ドース量５．０×１０12ｃｍ-2でイオン注入し、閾値を調整したチャネルを形成する。
【００４１】
ｐチャネル領域に対しては、ｎチャネル領域をレジスト等のマスクで覆い、別個のイオン注入を行なう。
【００４２】
活性領域上に薄いゲート絶縁膜４、例えば厚さ約５〜１０ｎｍの酸化シリコン膜を熱酸化などで形成し、その表面上に多結晶シリコン、ポリサイド等の導電性ゲート電極層を形成する。ゲート電極層上にレジストマスクＰＲを形成し、パターニングすることにより、絶縁ゲート電極５、ゲート絶縁膜４を形成する。その後、レジストマスクＰＲは除去する。
【００４３】
図１（Ｂ）に示すように、絶縁ゲート電極５、ＳＴＩ領域２をマスクとし、ｎチャネル領域の活性領域にＡｓ+イオンを加速エネルギ５ｋｅＶ、ドース量３．０×１０15ｃｍ-2程度でイオン注入し、浅いソース／ドレインエクステンション領域６を形成する。
【００４４】
なお、このイオン注入の際、ｐチャネル領域はレジストマスクで覆って置く。
ｐチャネル領域に対しては、ｎチャネル領域をレジスト等のマスクで覆って、別個のイオン注入を行なう。
【００４５】
なお、以上の工程は、標準トランジスタ、低リークトランジスタに共通である。
【００４６】
図１（Ｃ）は、左側に標準トランジスタ、右側に低リークトランジスタを示す。図に示すように、低リークトランジスタの活性領域をレジストマスクＰＲ１で覆い、ｎチャネル標準トランジスタの活性領域にＩｎ+イオンを加速エネルギ１００ｋｅＶ、ドース量６．３×１０13ｃｍ-2程度イオン注入し、浅いエクステンション領域の下にポケット領域７を形成する。その後レジストマスクＰＲ１は除去する。
【００４７】
イオン注入の方向は、基板法線から約３０度チルトした４方向から行なう。チルトさせる事により絶縁ゲート端部下方に入り込んだｐ型ポケット領域を作成する。
【００４８】
図２（Ｄ）に示すように、標準トランジスタ領域をレジストマスクＰＲ２で覆い、ｎチャネル低リークトランジスタの活性領域に対し、ポケット領域形成のためのイオン注入を行なう。先ず、Ｉｎ+イオンを加速エネルギ１００ｋｅＶ、トータルドース量３．４×１０13ｃｍ-2程度イオン注入する。さらに、Ｂ+イオンを加速エネルギ１０ｋｅＶ、ドース量２．０×１０13ｃｍ-2程度イオン注入する。このイオン注入も、基板法線から３０度チルトした４方向から行う。
【００４９】
このように、低リークｎチャネルＭＯＳトランジスタのポケット領域に対しては、Ｉｎのイオン注入量を制限し、アモルファス相の発生を抑制する。ショートチャネル効果抑制の効果が不足する分はＢをイオン注入することによって補う。その後レジストマスクＰＲ２は除去する。なお、図１（Ｃ）、図２（Ｄ）の工程は、ｎチャネルＭＯＳトランジスタに対するものであり、ｐチャネルＭＯＳトランジスタに対しては、別個のイオン注入を行なう。
【００５０】
図２（Ｅ）に示すように、絶縁ゲート電極５を覆うように、酸化シリコン層等の絶縁層を堆積し、異方性エッチングを行なうことによって絶縁ゲート電極の側壁上にのみ側壁スペーサ８を残す。
【００５１】
絶縁ゲート電極５、側壁スペーサ８をマスクとし、ｎ型不純物、例えばＰ+イオンを加速エネルギ１５ｋｅＶ、ドース量５．０×１０15ｃｍ-2程度でイオン注入し、深いソース／ドレイン領域９を作成する。深いソース／ドレイン領域９は、側壁スペーサの外側に形成されるため、側壁スペーサの下方には、エクステンション領域６、ポケット領域７が残る。
【００５２】
図３（Ａ）〜（Ｃ）は、ｐチャネル領域におけるｐチャネルＭＯＳトランジスタの製造工程を示す断面図である。
【００５３】
図３（Ａ）に示すように、シリコン基板１の主表面に前述の工程によりＳＴＩの素子分離領域２を形成する。ｐチャネル活性領域に対し、ｎ型不純物例えばＰ+イオンを加速エネルギ６００ｋｅＶ、ドース量３．０×１０13ｃｍ-2程度でイオン注入し、ｎ型ウェル１３を形成する。さらに、Ｐ+イオンを加速エネルギ８０ｋｅＶ、ドース量２．０×１０12ｃｍ-2程度でイオン注入し、閾値調整を行なったチャネルを形成する。
【００５４】
活性領域上に酸化シリコン等のゲート絶縁膜４を形成した後、多結晶シリコン、シリサイド等のゲート電極層を形成し、パターニングすることによりゲート絶縁膜４を備えた絶縁ゲート電極１５を形成する。なお、ゲート電極１５に含まれる多結晶シリコン層は、ｐ型にドープされる。
【００５５】
図３（Ｂ）に示すように、ゲート電極１５、素子分離領域２をマスクとし、例えばＢ+イオンを加速エネルギ１ｋｅＶ、ドース量３．０×１０14ｃｍ-2程度でイオン注入し、浅いソース／ドレインエクステンション領域１６を形成する。
【００５６】
図３（Ｃ）に示すように、Ａｓ+イオンを加速エネルギ８０ｋｅＶ、ドース量３．０×１０13ｃｍ-2程度でイオン注入し、ソース／ドレインエクステンション領域の下側にｎ型ポケット領域１７を形成する。なお、ポケット領域形成のためのイオン注入は、基板法線に対し３０度チルトした４方向から行う。
【００５７】
図３（Ｄ）に示すように、前述の工程により絶縁ゲート電極１５側壁上に側壁スペーサ８を形成する。
【００５８】
その後、Ｂ+イオンを加速エネルギ５ｋｅＶ、ドース量５．０×１０15ｃｍ-2程度でイオン注入し、深いソース／ドレイン領域１９を形成する。
【００５９】
Ａｓで形成するポケット領域には、Ｉｎで形成するポケット領域のように、リーク電流発生等の問題が生じない。このため、標準トランジスタと低リークトランジスタを作り分ける必要はない。
【００６０】
図４（Ａ）〜（Ｃ）は、入出力回路等に形成される高耐圧トランジスタの製造工程を示す。
【００６１】
図４（Ａ）に示すように、前述の実施例同様の工程により、素子分離領域２が形成される。以下、ｎチャネルＭＯＳトランジスタを製造する場合を例にとって説明する。
【００６２】
Ｂ+イオンを加速エネルギ３００ｋｅＶ、ドース量３．０×１０13ｃｍ-2程度でイオン注入し、ｐ型ウェル２３を形成する。さらに、Ｂ+イオンを加速エネルギ３０ｋｅＶ、ドース量７．０×１０12ｃｍ-2程度でイオン注入し、チャネル領域を形成する。
【００６３】
活性領域上に厚いゲート絶縁膜１４を形成し、その上にゲート電極層を形成する。厚いゲート絶縁膜は、所望の耐圧を得るようにその厚さが制御される。例えば、活性領域表面の酸化工程を２段階に分け、その中間段階において厚膜のゲート絶縁膜を形成する領域以外の酸化膜を除去する。このようにして、厚いゲート絶縁膜と薄いゲート絶縁膜を形成する。
【００６４】
ゲート電極層、ゲート絶縁膜をレジストマスクを用いてパターニングすることにより、ゲート電極２５、ゲート絶縁膜１４を形成する。
【００６５】
図４（Ｂ）に示すように、Ａｓ+イオンを加速エネルギ１０ｋｅＶ、ドース量３．０×１０14ｃｍ-2程度でイオン注入し、ソース／ドレインエクステンション領域を形成する。
【００６６】
図４（Ｃ）に示すように、前述の実施例同様の工程により、ゲート電極２５側壁上に側壁スペーサ８を形成した後、例えばＰ+イオンを加速エネルギ１５ｋｅＶ、ドース量５×１０15ｃｍ-2程度でイオン注入し、深いソース／ドレイン領域２９を形成する。
【００６７】
高耐圧トランジスタは、さほど微細化されず、ポケット領域も設けられない。
【００６８】
図４（Ｄ）は、上述のような工程により形成される半導体チップの平面構成を概略的に示す。半導体チップ３０は、入出力回路３１、メモリ回路３２、ロジック回路３３を含む。入出力回路３１は、図４（Ｃ）に示すような高耐圧トランジスタを含む。メモリ領域３２は、例えばスタチックランダムアクセスメモリ（ＳＲＡＭ）で形成され、低リークｎチャネルトランジスタを用いて形成される。ロジック回路３３は、ＣＭＯＳ回路で構成され、メモリセルの低リークトランジスタよりゲート幅の広いｎチャネル標準トランジスタと、ポケット領域を備えたｐチャネルトランジスタで形成される。
【００６９】
図７は、上述の実施例に従って形成した標準トランジスタと低リークトランジスタのリーク特性を示す。図中横軸は、リーク電流を単位Ａで示し、縦軸は累積確率を示す。曲線ｒがポケット領域を３．４×１０13ｃｍ-2のインジウムと２．０×１０13ｃｍ-2のボロンのイオン注入で形成した低リークトランジスタの特性である。曲線ｓは、ポケット領域を６．２８×１０13ｃｍ-2のインジウムのイオン注入で作成した標準トランジスタの特性である。
【００７０】
図から明らかなように、リーク電流は１桁以上の大きな差を示している。Ｉｎのドープ量を制限したことにより、リーク電流が大幅に減少していることが明らかである。Ｉｎのドープ量を低減すると、アモルファス化される量が減少し、熱処理により満足できる程度まで結晶相に回復するものと考えられる。Ｉｎのドープ量を一定値以上に増加させると、回復できないアモルファス領域が増加し、リーク電流を増大させるものと考えられる。
【００７１】
図８（Ａ）〜（Ｃ）は、閾値電圧のゲート長及びゲート幅依存性を示す。
【００７２】
図８（Ａ）に示すように、活性領域ＡＲ上にゲート電極Ｇが形成されている場合、ゲート電極の幅（電流方向の長さ）をゲート長Ｌとし、それと直交方向の活性領域の幅をゲート幅Ｗとする。
【００７３】
図８（Ｂ）は、トランジスタの閾値電圧のゲート長依存性を示すグラフである。図中横軸はゲート長Ｌを単位μｍで示し、縦軸はトランジスタの閾値Ｖｔｈを単位Ｖで示す。ポケット領域をＩｎのみで形成した標準トラジスタと、ポケット領域をＩｎとＢとの２種類の不純物で形成した低リークトランジスタの特性が示されている。これら２種類のトラジスタの閾値は、ほぼ同等であり、低リークトランジスタが標準トランジスタとほぼ同様のショートチャネル効果を抑制した特性を維持していることを示している。
【００７４】
図８（Ｃ）は、閾値のゲート幅依存性を示す。図中横軸はゲート幅Ｗを単位μｍで示し、縦軸は閾値Ｖｔｈを単位Ｖで示す。標準トランジスタの閾値Ｖｓは、ゲート幅Ｗの減少と共に減少を続け、ほぼ０まで達している。これに対し、ポケット領域をＩｎとＢとの混合により形成した低リークトランジスタＶγの閾値は、ゲート幅Ｗの減少（狭チャネル化）に対しても、有限の値を維持している。このように、低リークトランジスタにより逆狭チャネル効果の影響を低減したトランジスタが得られる。
【００７５】
ＳＲＡＭ等のメモリ回路は、集積度向上のため狭いゲート幅の、例えば０．０５〜０．５μｍの、低リークトランジスタで形成される。ロジック回路はゲート幅がより広い、例えば１〜１０μｍの、標準トランジスタを用いて形成される。
【００７６】
なお、ｐ型不純物としてＢを用いる場合、イオン種としてボロンの他ＢＦ2、デカボラン等ボロン化合物を用いてもよい。論理回路を標準トランジスタで作る場合を説明したが、論理回路を標準トランジスタと低リークトランジスタとの組み合わせ、または、低リークトランジスタのみで作ることもできる。ゲートとしてノッチゲートを用いてもよい。
【００７７】
以上に実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能な事は当業者に自明であろう。
【００７８】
【発明の効果】
以上説明したように、本発明によれば、インジウムを用いてポケット領域を形成し、その利点を維持したまま、インジウムを用いることによって生じ得るリーク電流増大を低減することができる。
【図面の簡単な説明】
【図１】 本発明の実施例によるｎチャネルＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図である。
【図２】 本発明の実施例によるｎチャネルＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図である。
【図３】 ｐチャネルＭＯＳトランジスタの製造工程を示す断面図である。
【図４】 高耐圧トランジスタの製造工程を示す断面図及び半導体チップの平面図である。
【図５】 従来の技術による半導体装置の製造工程を示す半導体チップの断面図である。
【図６】 ポケット領域をインジウムで形成した場合のサーマルウェーブの測定結果を示すグラフである。
【図７】 ポケット領域をインジウムで形成した場合と、インジウムとボロンを混合して形成した場合のリーク電流特性を示すグラフである。
【図８】 標準トランジスタと低リークトランジスタの閾値のゲート幅及びゲート長依存性を示すグラフである。
【符号の説明】
１ シリコン基板
２ 素子分離領域
３ ウェル／チャネル領域
４ ゲート絶縁膜
５ ゲート電極
６ エクステンション領域
７ ポケット領域
８ 側壁スペーサ
９ 深いソース／ドレイン領域
１３ ウェル／チャネル領域
１５ ゲート電極
１６ イクステンション領域
１７ ポケット領域
１９ 深いソース／ドレイン領域
２３ ウェル／チャネル領域
２５ ゲート電極
２９ 深いソース／ドレイン領域
３０ 半導体チップ
３１ 入出力回路
３２ メモリ回路
３３ ロジック回路

Claims (7)

  1. 主表面を有するシリコン基板と、
    前記シリコン基板の主表面に形成された素子分離領域によって画定された第１、第２活性領域と、
    前記第１の活性領域上に形成され、第１の幅および第１の長さを有し、ゲート絶縁膜を備えた第１の絶縁ゲートと、
    前記第１の絶縁ゲートの前記第１の長さ方向両側で前記第１の幅方向に沿って前記第１の活性領域に形成された第１のエクステンション領域と、前記第１の絶縁ゲートの前記第１の幅方向に沿って整列して前記第１のエクステンション領域より深い位置で前記第１の活性領域内に形成され、第１の濃度のインジウムを添加した第１のポケット領域と、を有する第１のｎチャネルＭＯＳトランジスタと、
    前記第２の活性領域上に形成され、第２の幅および第２の長さを有し、ゲート絶縁膜を備えた第２の絶縁ゲートと、
    前記第２の絶縁ゲートの前記第２の長さ方向両側で前記第２の幅方向に沿って前記第２の活性領域に形成された第２のエクステンション領域と、前記第２の絶縁ゲートの前記第２の幅方向に沿って整列して前記第２のエクステンション領域より深い位置で前記第２の活性領域内に形成され、前記第１の濃度より低濃度の第２の濃度のインジウムを添加した第２のポケット領域とを有する第２のｎチャネルＭＯＳトランジスタと、を有し、
    前記第２のポケット領域にのみ、さらにボロンがドープされている半導体装置。
  2. 前記第２の絶縁ゲートの第２の幅は、前記第１の絶縁ゲートの第１の幅よりも狭い請求項１記載の半導体装置。
  3. さらに、前記素子分離領域によって画定された第３の活性領域と、
    前記第３の活性領域上に形成され、前記第１および第２の絶縁ゲートのゲート絶縁膜よりも厚いゲート絶縁膜を有する第３の絶縁ゲートと、前記第３の絶縁ゲート両側で第３の活性領域に形成され、ポケット領域を伴わない第３のエクステンション領域とを有する第３のｎチャネルＭＯＳトランジスタと、
    を有する請求項１または２記載の半導体装置。
  4. （ａ）主表面を有するシリコン基板に素子分離領域を形成し、第１、第２の活性領域を含む複数の活性領域を画定する工程と、
    （ｂ）前記第１、第２の活性領域上に、それぞれ第１の厚さを有するゲート絶縁膜を含む第１、第２の絶縁ゲートを形成する工程と、
    （ｃ）前記第１、第２の活性領域に第１のｎ型不純物を第１の深さでイオン注入し、前記第１、第２の絶縁ゲート両側に第１、第２のエクステンション領域を形成する工程と、
    （ｄ）前記第１の絶縁ゲートをマスクとして、前記第１の活性領域にインジウムを第１のドース量で前記第１の深さより深い第２の深さでイオン注入し、第１のポケット領域を形成する工程と、
    （ｅ）前記第２の絶縁ゲートをマスクとして、前記第２の活性領域にインジウムを前記第１のドース量より低い第２のドース量で前記第１の深さより深い第３の深さでイオン注入し、さらにボロンを前記第１の深さより深い第４の深さでイオン注入し、第２のポケット領域を形成する工程と、
    を備える半導体装置の製造方法。
  5. さらに、
    （ｆ）前記第１、第２の絶縁ゲート側壁上に側壁スペーサを形成する工程と、
    （ｇ）前記側壁スペーサ外側で前記第１、第２の活性領域へ第２のｎ型不純物をイオン注入する工程と、
    （ｈ）前記第２のｎ型不純物を活性化する工程と、
    を備える請求項４記載の半導体装置の製造方法。
  6. 前記工程（ａ）は、さらに、第３の活性領域を画定する工程と、を含み、
    前記工程（ｂ）は、さらに、前記第３の活性領域上に前記第１の厚さより厚い膜厚のゲート絶縁膜を含む第３の絶縁ゲートを形成する工程と、を含む請求項４または５記載の半導体装置の製造方法。
  7. 前記工程（ａ）は、さらに、第４の活性領域を画定する工程と、を含み、
    前記工程（ｂ）は、さらに、前記第４の活性領域上に第４の絶縁ゲートを形成する工程と、を含み
    さらに、
    （ｉ）前記第４の活性領域にｐ型不純物を第５の深さでイオン注入し、前記第４の絶縁ゲート両側に第４のエクステンション領域を形成する工程と、
    （ｊ）前記第４の絶縁ゲート両側で前記第４の活性領域に砒素を前記第５の深さより深い第６の深さでイオン注入する工程と、
    を備える請求項４〜６のいずれか１項記載の半導体装置の製造方法。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7148131B1 (en) * 2002-08-23 2006-12-12 Lsi Logic Corporation Method for implanting ions in a semiconductor
US6756619B2 (en) * 2002-08-26 2004-06-29 Micron Technology, Inc. Semiconductor constructions
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
JP3713020B2 (ja) * 2003-02-17 2005-11-02 松下電器産業株式会社 半導体装置及びその製造方法
JP2005136258A (ja) 2003-10-31 2005-05-26 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US7348229B2 (en) * 2003-12-18 2008-03-25 Nxp B.V. Method of manufacturing a semiconductor device and semiconductor device obtained with such a method
US8090914B2 (en) 2004-01-20 2012-01-03 Hewlett-Packard Development Company, L.P. System and method for creating ordering points
US7620696B2 (en) 2004-01-20 2009-11-17 Hewlett-Packard Development Company, L.P. System and method for conflict responses in a cache coherency protocol
US7818391B2 (en) 2004-01-20 2010-10-19 Hewlett-Packard Development Company, L.P. System and method to facilitate ordering point migration
US7769959B2 (en) 2004-01-20 2010-08-03 Hewlett-Packard Development Company, L.P. System and method to facilitate ordering point migration to memory
US8145847B2 (en) 2004-01-20 2012-03-27 Hewlett-Packard Development Company, L.P. Cache coherency protocol with ordering points
US8468308B2 (en) 2004-01-20 2013-06-18 Hewlett-Packard Development Company, L.P. System and method for non-migratory requests in a cache coherency protocol
US8176259B2 (en) 2004-01-20 2012-05-08 Hewlett-Packard Development Company, L.P. System and method for resolving transactions in a cache coherency protocol
EA200601904A1 (ru) * 2004-04-15 2007-02-27 Алкермес, Инк. Система отсроченного высвобождения лекарственного средства на основе полимеров
JP2006173438A (ja) * 2004-12-17 2006-06-29 Yamaha Corp Ｍｏｓ型半導体装置の製法
JP2007012988A (ja) * 2005-07-01 2007-01-18 Sharp Corp トランジスタ及びトランジスタの製造方法
US20070057329A1 (en) * 2005-09-09 2007-03-15 Sinan Goktepeli Semiconductor device having a p-MOS transistor with source-drain extension counter-doping
CN100373585C (zh) * 2006-03-17 2008-03-05 中国科学院上海微系统与信息技术研究所 提高金属氧化物半导体器件场区抗总剂量的加固方法
KR100779395B1 (ko) * 2006-08-31 2007-11-23 동부일렉트로닉스 주식회사 반도체소자 및 그 제조방법
JP2008288366A (ja) * 2007-05-17 2008-11-27 Panasonic Corp 半導体装置及びその製造方法
JP2009182089A (ja) * 2008-01-30 2009-08-13 Panasonic Corp 半導体装置の製造方法
JP4911158B2 (ja) * 2008-10-30 2012-04-04 ソニー株式会社 半導体装置および固体撮像装置
CN102087961B (zh) * 2009-12-04 2012-10-31 中芯国际集成电路制造(上海)有限公司 P型掺杂超浅结及pmos晶体管的制作方法
JP5499780B2 (ja) * 2010-03-04 2014-05-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5778900B2 (ja) * 2010-08-20 2015-09-16 富士通セミコンダクター株式会社 半導体装置の製造方法
CN102487007A (zh) * 2010-12-01 2012-06-06 中芯国际集成电路制造(北京)有限公司 半导体器件的形成方法
CN104752220B (zh) * 2013-12-31 2018-03-23 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
CN106298657B (zh) * 2016-11-17 2019-06-28 上海华力微电子有限公司 Pmos器件及其集成工艺方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650340A (en) * 1994-08-18 1997-07-22 Sun Microsystems, Inc. Method of making asymmetric low power MOS devices
KR19980027761A (ko) * 1995-10-24 1998-07-15 윌리엄 이. 힐러 Mosfet 특성인 동작 및 채널 길이 제어 개선을 위한 복수의 포켓 주입
US5821147A (en) * 1995-12-11 1998-10-13 Lucent Technologies, Inc. Integrated circuit fabrication
JPH10107160A (ja) * 1995-12-27 1998-04-24 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JPH09246396A (ja) * 1996-03-07 1997-09-19 Hitachi Ltd 半導体集積回路装置およびその製造方法
EP0847078A4 (en) * 1996-06-24 2000-10-04 Matsushita Electric Industrial Co Ltd MANUFACTURING METHOD OF SEMICONDUCTOR ARRANGEMENTS
JP3314683B2 (ja) 1997-09-12 2002-08-12 松下電器産業株式会社 半導体装置の製造方法
US6306712B1 (en) 1997-12-05 2001-10-23 Texas Instruments Incorporated Sidewall process and method of implantation for improved CMOS with benefit of low CGD, improved doping profiles, and insensitivity to chemical processing
US6207999B1 (en) * 1998-05-04 2001-03-27 Texas Instruments-Acer Incorporated Double coding mask read only memory (mask ROM) for minimizing band-to-band leakage
KR100290884B1 (ko) * 1998-05-04 2001-07-12 김영환 반도체소자및그제조방법
JP3144385B2 (ja) * 1998-07-15 2001-03-12 日本電気株式会社 半導体装置とその製造方法
JP2000036082A (ja) 1998-07-16 2000-02-02 Hyper Electronics:Kk 進入物監視装置
JP2000040747A (ja) * 1998-07-21 2000-02-08 Seiko Epson Corp 半導体装置
JP2000040749A (ja) * 1998-07-24 2000-02-08 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2000150885A (ja) * 1998-09-07 2000-05-30 Seiko Epson Corp Ｍｏｓトランジスタの閾値電圧設定方法および半導体装置
US6281555B1 (en) * 1998-11-06 2001-08-28 Advanced Micro Devices, Inc. Integrated circuit having isolation structures
US6258644B1 (en) * 1999-02-08 2001-07-10 Texas Instruments Incorporated Mixed voltage CMOS process for high reliability and high performance core and I/O transistors with reduced mask steps
JP3535805B2 (ja) * 1999-05-14 2004-06-07 松下電器産業株式会社 半導体装置及びその製造方法
KR20010002286A (ko) * 1999-06-14 2001-01-15 윤종용 반도체소자의 제조방법
TW466704B (en) * 1999-09-10 2001-12-01 Koninkl Philips Electronics Nv Integrated circuit
JP3426573B2 (ja) * 1999-09-17 2003-07-14 松下電器産業株式会社 半導体装置及びその製造方法

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