JPH0927612A - 量子効果半導体装置とその製造方法 - Google Patents
量子効果半導体装置とその製造方法Info
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- JPH0927612A JPH0927612A JP17365395A JP17365395A JPH0927612A JP H0927612 A JPH0927612 A JP H0927612A JP 17365395 A JP17365395 A JP 17365395A JP 17365395 A JP17365395 A JP 17365395A JP H0927612 A JPH0927612 A JP H0927612A
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Abstract
(57)【要約】
【目的】 １次元、２次元または３次元のキャリア閉じ
込めを行う量子効果半導体装置とその製造方法に関し、
所望の位置にダメージの少ない領域ドットを作成するこ
とのできる半導体装置の製造方法を提供することを目的
とする。 【構成】 一定の面方位を有する基板表面上に開口を有
するマスクを形成する工程と、前記マスクの開口を通し
て基板表面をエッチングし、深さと共に頂部に向かって
収束する側面を有する凹みを形成するエッチング工程
と、前記凹み内に混晶半導体の成長を行う工程であっ
て、前記頂部上と頂部を囲む前記側面上とでキャリアの
バンド構造が異なる連続した混晶半導体層の成長を行う
量子効果層成長工程とを含む。
込めを行う量子効果半導体装置とその製造方法に関し、
所望の位置にダメージの少ない領域ドットを作成するこ
とのできる半導体装置の製造方法を提供することを目的
とする。 【構成】 一定の面方位を有する基板表面上に開口を有
するマスクを形成する工程と、前記マスクの開口を通し
て基板表面をエッチングし、深さと共に頂部に向かって
収束する側面を有する凹みを形成するエッチング工程
と、前記凹み内に混晶半導体の成長を行う工程であっ
て、前記頂部上と頂部を囲む前記側面上とでキャリアの
バンド構造が異なる連続した混晶半導体層の成長を行う
量子効果層成長工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に１次元、２次元または３次元
のキャリア閉じ込めを行う量子効果半導体装置とその製
造方法に関する。
その製造方法に関し、特に１次元、２次元または３次元
のキャリア閉じ込めを行う量子効果半導体装置とその製
造方法に関する。
【０００２】
【従来の技術】半導体デバイスに対して微細化や新機能
の要求が強い。半導体デバイスの微細化を進めていく
と、キャリアの存在し得る領域が制限されることによっ
て量子効果が生じる構造に行き着く。
の要求が強い。半導体デバイスの微細化を進めていく
と、キャリアの存在し得る領域が制限されることによっ
て量子効果が生じる構造に行き着く。
【０００３】キャリアの自由度を１次元で閉じ込める
と、キャリアは２次元空間（面）内で運動することにな
る。このような構造は、量子井戸や超格子と呼ばれ、レ
ーザや高電子移動度トランジスタ（ＨＥＭＴ）に利用さ
れている。
と、キャリアは２次元空間（面）内で運動することにな
る。このような構造は、量子井戸や超格子と呼ばれ、レ
ーザや高電子移動度トランジスタ（ＨＥＭＴ）に利用さ
れている。
【０００４】キャリアの自由度を２次元で閉じ込める
と、キャリアは１次元空間（線）内で運動することにな
る。このような構造は量子細線と呼ばれる。キャリアの
自由度を３次元で閉じ込めると、キャリアは０次元空間
（点）での自由度しか有さなくなる。このような構造は
量子箱（量子ドット）と呼ばれる。量子箱や量子細線に
おいては、状態密度が離散化し、さらにデルタ関数化
し、３次元自由度を有するキャリアとは大きく異なる振
る舞いが期待できる。
と、キャリアは１次元空間（線）内で運動することにな
る。このような構造は量子細線と呼ばれる。キャリアの
自由度を３次元で閉じ込めると、キャリアは０次元空間
（点）での自由度しか有さなくなる。このような構造は
量子箱（量子ドット）と呼ばれる。量子箱や量子細線に
おいては、状態密度が離散化し、さらにデルタ関数化
し、３次元自由度を有するキャリアとは大きく異なる振
る舞いが期待できる。
【０００５】図１１は、従来技術による３つの量子箱作
成技術を示す。図１１（Ａ）、（Ｃ）、（Ｅ）は３つの
方法を説明するための断面図であり、図１１（Ｂ）、
（Ｄ）（Ｆ）はそれぞれ対応する平面図である。
成技術を示す。図１１（Ａ）、（Ｃ）、（Ｅ）は３つの
方法を説明するための断面図であり、図１１（Ｂ）、
（Ｄ）（Ｆ）はそれぞれ対応する平面図である。
【０００６】図１１（Ａ）、（Ｂ）は、ドライエッチン
グによる量子ドットの作成技術を示す。基板１０１上に
広いバンドギャップの第１のバリア層１０２、狭いバン
ドギャップの井戸層１０３、広いバンドギャップの第２
のバリア層１０４を積層し、その上にマスク１０５を形
成する。マスク１０５の平面形状は、図１１（Ｂ）に示
すように、たとえば円形である。
グによる量子ドットの作成技術を示す。基板１０１上に
広いバンドギャップの第１のバリア層１０２、狭いバン
ドギャップの井戸層１０３、広いバンドギャップの第２
のバリア層１０４を積層し、その上にマスク１０５を形
成する。マスク１０５の平面形状は、図１１（Ｂ）に示
すように、たとえば円形である。
【０００７】このマスク１０５をエッチングマスクとし
て用い、下のバリア層１０２、１０４および井戸層１０
３をドライエッチングする。ドライエッチングされた井
戸層１３０は、上下をバリア層１０２、１０４によって
画定され、その周囲をマスク１０５に従ってエッチング
した空間によって画定されている。
て用い、下のバリア層１０２、１０４および井戸層１０
３をドライエッチングする。ドライエッチングされた井
戸層１３０は、上下をバリア層１０２、１０４によって
画定され、その周囲をマスク１０５に従ってエッチング
した空間によって画定されている。
【０００８】井戸層１０３の厚さおよびマスク１０５の
寸法を制御することにより、井戸層１０３で形成された
量子箱が提供される。しかしながら、ドライエッチング
によって量子箱を作成すると、ドライエッチングによ
り、井戸層１０３がダメージを受け、良好な結晶状態、
電子状態を得ることが困難となる。
寸法を制御することにより、井戸層１０３で形成された
量子箱が提供される。しかしながら、ドライエッチング
によって量子箱を作成すると、ドライエッチングによ
り、井戸層１０３がダメージを受け、良好な結晶状態、
電子状態を得ることが困難となる。
【０００９】図１１（Ｃ）、（Ｄ）は、選択成長による
量子箱の作成技術を示す。基板１０１の表面上に開口を
有するＳｉＯ2 マスク１０６が形成されている。このＳ
ｉＯ 2 マスク１０６は、図１１（Ｄ）に示すように、た
とえば正方形の開口１０７を有する。開口１０７の各辺
は、下地基板１０１の結晶面方位に合わせて方向付けら
れている。
量子箱の作成技術を示す。基板１０１の表面上に開口を
有するＳｉＯ2 マスク１０６が形成されている。このＳ
ｉＯ 2 マスク１０６は、図１１（Ｄ）に示すように、た
とえば正方形の開口１０７を有する。開口１０７の各辺
は、下地基板１０１の結晶面方位に合わせて方向付けら
れている。
【００１０】ＳｉＯ2 マスク１０６の開口１０７内に露
出された基板１０１表面上にエピタキシャル成長を行
う。面方位を選択することにより、エピタキシャル成長
は開口１０７内で上方に向かうに従って、断面積が小さ
くなるピラミッド状に成長する。
出された基板１０１表面上にエピタキシャル成長を行
う。面方位を選択することにより、エピタキシャル成長
は開口１０７内で上方に向かうに従って、断面積が小さ
くなるピラミッド状に成長する。
【００１１】エピタキシャル成長によってバリア層１０
２、井戸層１０３を成長すると、小さな領域の井戸層１
０３が得られる。開口１０７の形状およびバリア層１０
２、井戸層１０３の層厚を選択することにより、井戸層
１０３によって量子箱が形成される。しかしながら、こ
の方法によって得られる量子箱１０３は、ピラミッドの
頂上部分に形成され、外部の配線を接続することが容易
ではない。
２、井戸層１０３を成長すると、小さな領域の井戸層１
０３が得られる。開口１０７の形状およびバリア層１０
２、井戸層１０３の層厚を選択することにより、井戸層
１０３によって量子箱が形成される。しかしながら、こ
の方法によって得られる量子箱１０３は、ピラミッドの
頂上部分に形成され、外部の配線を接続することが容易
ではない。
【００１２】このように、ドライエッチングや選択成長
によって量子ドットを形成する技術は、所望の位置に微
細構造を形成することはできるが、量子ドットの形成自
体が難しく、満足する結果が得られていない。
によって量子ドットを形成する技術は、所望の位置に微
細構造を形成することはできるが、量子ドットの形成自
体が難しく、満足する結果が得られていない。
【００１３】図１１（Ｅ）、（Ｆ）は、量子ドットの自
然形成技術を示す。（００１）表面を有するＧａＡｓ基
板１１１上に、ＡｌＧａＡｓバッファ層１１２をエピタ
キシャル成長し、その上にＧａＡｓ層１１３をエピタキ
シャル成長する。ＧａＡｓ層１１３の上に、Ｉｎ組成が
約０．５程度に設定された格子不整合が大きいＩｎＧａ
Ａｓ層１１４を成長し、さらにその上にＧａＡｓ層１１
５を成長する。成長温度を選択するか、成長後にアニー
ルを行うことにより、ＩｎＧａＡｓ層１１４内にＩｎ組
成が大きい球状領域１１６が発生する。この球状領域１
１６は自然に発生するものであり、かつその大きさは量
子ドットを実現する大きさである。
然形成技術を示す。（００１）表面を有するＧａＡｓ基
板１１１上に、ＡｌＧａＡｓバッファ層１１２をエピタ
キシャル成長し、その上にＧａＡｓ層１１３をエピタキ
シャル成長する。ＧａＡｓ層１１３の上に、Ｉｎ組成が
約０．５程度に設定された格子不整合が大きいＩｎＧａ
Ａｓ層１１４を成長し、さらにその上にＧａＡｓ層１１
５を成長する。成長温度を選択するか、成長後にアニー
ルを行うことにより、ＩｎＧａＡｓ層１１４内にＩｎ組
成が大きい球状領域１１６が発生する。この球状領域１
１６は自然に発生するものであり、かつその大きさは量
子ドットを実現する大きさである。
【００１４】レオナルド等は、分子線エピタキシ（ＭＢ
Ｅ）によってこのような球状領域を形成できることを報
告している（D. Leonard et al, Appl. Phys. Lett. 63
(1993) pp. 3203 - 3205 ）。
Ｅ）によってこのような球状領域を形成できることを報
告している（D. Leonard et al, Appl. Phys. Lett. 63
(1993) pp. 3203 - 3205 ）。
【００１５】また、向井等は、減圧有機金属気相成長法
（ＬＰ−ＭＯＶＰＥ）を用いた原子層成長（ＡＬＥ）を
用い、ＩｎＡｓ／ＧａＡｓ積層からこのようなＩｎ0.5
Ｇａ 0.5 Ａｓ量子ドットを作成できることを報告してい
る（K. Mukai et al, Jpn. J. Appl. Phys, 33 (1994)
pp. L1710 - L1712 ）。
（ＬＰ−ＭＯＶＰＥ）を用いた原子層成長（ＡＬＥ）を
用い、ＩｎＡｓ／ＧａＡｓ積層からこのようなＩｎ0.5
Ｇａ 0.5 Ａｓ量子ドットを作成できることを報告してい
る（K. Mukai et al, Jpn. J. Appl. Phys, 33 (1994)
pp. L1710 - L1712 ）。
【００１６】また、オシノオ等は有機金属化学気相成長
（ＭＯＣＶＤ）を用い、ＧａＡｓ基板上にＩｎＧａＡｓ
層を成長し、同様の量子ドットを得られることを報告し
ている（J. Oshinowo et al, Appl. Phys. Lett. 65
(1994) pp. 1421 - 1423 ）。
（ＭＯＣＶＤ）を用い、ＧａＡｓ基板上にＩｎＧａＡｓ
層を成長し、同様の量子ドットを得られることを報告し
ている（J. Oshinowo et al, Appl. Phys. Lett. 65
(1994) pp. 1421 - 1423 ）。
【００１７】同様に、マルザン等は、（１００）ＧａＡ
ｓ基板上にＭＢＥを用いてＩｎＡｓ層とＧａＡｓ層を成
長し、量子ドットが得られることを報告している（J.
Y. Marzin et al, Phys. Rev. Lett. 73 (1994) pp. 7
16 - 719 ）。
ｓ基板上にＭＢＥを用いてＩｎＡｓ層とＧａＡｓ層を成
長し、量子ドットが得られることを報告している（J.
Y. Marzin et al, Phys. Rev. Lett. 73 (1994) pp. 7
16 - 719 ）。
【００１８】このような、量子ドットの自然形成技術
は、ドライエッチングプロセスを用いないため、量子ド
ットにダメージが入りにくく、かつ量子ドットを作成し
た後の基板表面を平坦に保てる利点を有する。
は、ドライエッチングプロセスを用いないため、量子ド
ットにダメージが入りにくく、かつ量子ドットを作成し
た後の基板表面を平坦に保てる利点を有する。
【００１９】しかしながら、量子ドットが作成される平
面内位置は制御することができず、量子ドットが基板平
面内にランダムに分布する。電子デバイスを作成しよう
とする場合、量子ドットにキャリアを注入したり、量子
ドットからキャリアを引き出すことが望まれる。量子ド
ットの位置が制御できなければ、このような電子デバイ
ス動作を実現することが困難となる。
面内位置は制御することができず、量子ドットが基板平
面内にランダムに分布する。電子デバイスを作成しよう
とする場合、量子ドットにキャリアを注入したり、量子
ドットからキャリアを引き出すことが望まれる。量子ド
ットの位置が制御できなければ、このような電子デバイ
ス動作を実現することが困難となる。
【００２０】
【発明が解決しようとする課題】このように、量子ドッ
トを作成する技術はいくつか提案されているが、ダメー
ジの少ない量子ドットを所望の位置に得ることは困難で
あった。
トを作成する技術はいくつか提案されているが、ダメー
ジの少ない量子ドットを所望の位置に得ることは困難で
あった。
【００２１】本発明の目的は、所望の位置にダメージの
少ない領域ドットを作成することのできる半導体装置の
製造方法を提供することである。本発明の他の目的は、
作成の容易な量子ドットを利用した半導体装置を提供す
ることである。
少ない領域ドットを作成することのできる半導体装置の
製造方法を提供することである。本発明の他の目的は、
作成の容易な量子ドットを利用した半導体装置を提供す
ることである。
【００２２】
【課題を解決するための手段】本発明の一観点によれ
ば、一定の面方位を有する基板表面上に開口を有するマ
スクを形成する工程と、前記マスクの開口を通して基板
表面をエッチングし、深さと共に頂部に向かって収束す
る側面を有する凹みを形成するエッチング工程と、前記
凹み内に混晶半導体の成長を行う工程であって、前記頂
部上と頂部を囲む前記側面上とでキャリアのバンド構造
が異なる連続した混晶半導体層の成長を行う量子効果層
成長工程とを含む量子効果半導体装置の製造方法が提供
される。
ば、一定の面方位を有する基板表面上に開口を有するマ
スクを形成する工程と、前記マスクの開口を通して基板
表面をエッチングし、深さと共に頂部に向かって収束す
る側面を有する凹みを形成するエッチング工程と、前記
凹み内に混晶半導体の成長を行う工程であって、前記頂
部上と頂部を囲む前記側面上とでキャリアのバンド構造
が異なる連続した混晶半導体層の成長を行う量子効果層
成長工程とを含む量子効果半導体装置の製造方法が提供
される。
【００２３】本発明の他の観点によれば、一定の面方位
の表面を有する基板と、前記基板の表面に形成され、深
さと共に頂部に向かって収束する側面を有する凹みと、
前記凹み内に形成され、前記頂部上と頂部を囲む前記側
面上とでキャリアのバンド構造が異なる連続した第１の
混晶半導体層とを有する量子効果半導体装置が提供され
る。
の表面を有する基板と、前記基板の表面に形成され、深
さと共に頂部に向かって収束する側面を有する凹みと、
前記凹み内に形成され、前記頂部上と頂部を囲む前記側
面上とでキャリアのバンド構造が異なる連続した第１の
混晶半導体層とを有する量子効果半導体装置が提供され
る。
【００２４】半導体基板表面に形成した凹み内に量子ド
ットを作成できるため、量子ドットの位置が正確に定ま
る。また、量子ドットを結晶成長技術により自動的に作
成するため、量子ドットにダメージを与えることが少な
い。
ットを作成できるため、量子ドットの位置が正確に定ま
る。また、量子ドットを結晶成長技術により自動的に作
成するため、量子ドットにダメージを与えることが少な
い。
【００２５】成長層の数および厚さを制御することによ
り、種々の量子ドットを用いた半導体装置を作成するこ
とができる。
り、種々の量子ドットを用いた半導体装置を作成するこ
とができる。
【００２６】
【発明の実施の形態】本発明の実施例の説明に先立ち、
まず基礎となった実験から説明する。図１は、半導体基
板表面に正四面体（テトラヘドラル）形状のリセス（Ｔ
ＳＲ）を作成するエッチング工程を示す。
まず基礎となった実験から説明する。図１は、半導体基
板表面に正四面体（テトラヘドラル）形状のリセス（Ｔ
ＳＲ）を作成するエッチング工程を示す。
【００２７】図１（Ａ）に示すように、（１１１）Ｂ表
面を有するｎ+ 型ＧａＡｓ基板１の表面上に、ＳｉＯ2
膜２を化学気相成長（ＣＶＤ）により厚さ約１００ｎｍ
堆積する。ホトレジストを用い、ＳｉＯ2 膜２中に直径
約２μｍの開口部３を形成する。
面を有するｎ+ 型ＧａＡｓ基板１の表面上に、ＳｉＯ2
膜２を化学気相成長（ＣＶＤ）により厚さ約１００ｎｍ
堆積する。ホトレジストを用い、ＳｉＯ2 膜２中に直径
約２μｍの開口部３を形成する。
【００２８】図１（Ｂ）に示すように、１体積（Ｖ）％
の臭素を含むエタノール溶液でＳｉＯ2 マスク２を通し
てＧａＡｓ基板１を異方性エッチングする。１Ｖ％Ｂｒ
2 −エタノール溶液は、ＧａＡｓの（１１１）Ａ面はほ
とんどエッチングしない。このため、マスク２の開口３
に露出されたＧａＡｓ面は次第にエッチングされるが、
（１１１）Ａ面が露出するとエッチングはそれ以上進行
しなくなる。エッチングを継続していくと、図１（Ｂ）
に示すように、開口３に外接する三角錐が形成された時
点でエッチングは自動停止する。この状態において、開
口３下部には、（１１１）Ａ面で形成された３回対称の
側面を有する三角錐形状の空洞４が形成される。なお、
三角錐の頂点６においては、３本の稜が会合し、その部
分での面方位は正確には定まらず、緩やかに変化する。
の臭素を含むエタノール溶液でＳｉＯ2 マスク２を通し
てＧａＡｓ基板１を異方性エッチングする。１Ｖ％Ｂｒ
2 −エタノール溶液は、ＧａＡｓの（１１１）Ａ面はほ
とんどエッチングしない。このため、マスク２の開口３
に露出されたＧａＡｓ面は次第にエッチングされるが、
（１１１）Ａ面が露出するとエッチングはそれ以上進行
しなくなる。エッチングを継続していくと、図１（Ｂ）
に示すように、開口３に外接する三角錐が形成された時
点でエッチングは自動停止する。この状態において、開
口３下部には、（１１１）Ａ面で形成された３回対称の
側面を有する三角錐形状の空洞４が形成される。なお、
三角錐の頂点６においては、３本の稜が会合し、その部
分での面方位は正確には定まらず、緩やかに変化する。
【００２９】図１（Ｃ）は、三角錐の頂部付近の拡大写
真を示す。面方位が徐々に変化する三角錐の頂部は、ほ
ぼ２０ｎｍ以下の寸法となる。この部分においては、面
方位は（１１１）Ａ面ではなく、基板表面と同様の（１
１１）Ｂ面が支配的となる。なお、稜線は、２つの（１
１１）Ａ面の中間にあり、（００１）面と見なすことも
できよう。
真を示す。面方位が徐々に変化する三角錐の頂部は、ほ
ぼ２０ｎｍ以下の寸法となる。この部分においては、面
方位は（１１１）Ａ面ではなく、基板表面と同様の（１
１１）Ｂ面が支配的となる。なお、稜線は、２つの（１
１１）Ａ面の中間にあり、（００１）面と見なすことも
できよう。
【００３０】図２は、このように作成した正四面体型凹
み（ＴＳＲ）の中に、エピタキシャル成長を行う工程を
示す。ＧａＡｓ原料としてトリメチルガリウム（ＴＭＧ
ａ）、Ｉｎ原料としてトリメチルインジウム（ＴＭＩ
ｎ）、およびＡｓ原料としてアルシン（ＡｓＨ3 ）を用
い、圧力５０ｔｏｒｒの減圧有機金属気相成長法（ＬＰ
−ＭＯＶＰＥ）により、成長温度６００℃、７００℃、
Ｖ／ＩＩＩ比をＧａＡｓ層に対して１９１、１９、Ｉｎ
ＧａＡｓ層に対して１７０、１７でエピタキシャル成長
を行った。なお、Ｖ／ＩＩＩ比はＡｓＨ3 の流量を変え
て調整した。初期の正四面体型形状を維持できる成長条
件は、この４通りの条件のうち、成長温度６００℃、Ｖ
／ＩＩＩ比１９（１７）の時であった。以下、この条件
の時のエピタキシャル成長の結果について説明する。
み（ＴＳＲ）の中に、エピタキシャル成長を行う工程を
示す。ＧａＡｓ原料としてトリメチルガリウム（ＴＭＧ
ａ）、Ｉｎ原料としてトリメチルインジウム（ＴＭＩ
ｎ）、およびＡｓ原料としてアルシン（ＡｓＨ3 ）を用
い、圧力５０ｔｏｒｒの減圧有機金属気相成長法（ＬＰ
−ＭＯＶＰＥ）により、成長温度６００℃、７００℃、
Ｖ／ＩＩＩ比をＧａＡｓ層に対して１９１、１９、Ｉｎ
ＧａＡｓ層に対して１７０、１７でエピタキシャル成長
を行った。なお、Ｖ／ＩＩＩ比はＡｓＨ3 の流量を変え
て調整した。初期の正四面体型形状を維持できる成長条
件は、この４通りの条件のうち、成長温度６００℃、Ｖ
／ＩＩＩ比１９（１７）の時であった。以下、この条件
の時のエピタキシャル成長の結果について説明する。
【００３１】図２（Ａ）に示すように、ＳｉＯ2 マスク
２で覆われたＧａＡｓ基板１の凹み４の表面上に、Ｇａ
Ａｓバッファ層７を厚さ約３０ｎｍ、その上にＩｎＧａ
Ａｓ井戸層８、さらにその上にＧａＡｓキャップ層９を
厚さ約２０ｎｍ成長した。ＩｎＧａＡｓ井戸層８の厚さ
は２．５〜５０ｎｍの間で変化させた。正四面体型凹み
（ＴＳＲ）の密度は、１０6 ｃｍ-2程度であった。
２で覆われたＧａＡｓ基板１の凹み４の表面上に、Ｇａ
Ａｓバッファ層７を厚さ約３０ｎｍ、その上にＩｎＧａ
Ａｓ井戸層８、さらにその上にＧａＡｓキャップ層９を
厚さ約２０ｎｍ成長した。ＩｎＧａＡｓ井戸層８の厚さ
は２．５〜５０ｎｍの間で変化させた。正四面体型凹み
（ＴＳＲ）の密度は、１０6 ｃｍ-2程度であった。
【００３２】図２（Ｂ）に示すように、ＳｉＯ2 マスク
２を残したまま、成長を行うと、マスク２下の凹み４内
にエピタキシャル層が成長し、ＳｉＯ2 マスク２の下部
にも均一な厚さの層が成長した。
２を残したまま、成長を行うと、マスク２下の凹み４内
にエピタキシャル層が成長し、ＳｉＯ2 マスク２の下部
にも均一な厚さの層が成長した。
【００３３】エピタキシャル層を成長した後、ＳｉＯ2
マスク２を除去し、ホトルミネッセンス（ＰＬ）を温度
５Ｋ、励起光エネルギ２５Ｗ／ｃｍ2 で測定した。図３
（Ａ）は、ＰＬ測定の結果を示す。横軸は発光のホトン
エネルギをｅＶ単位で示し、縦軸はＰＬ光の強度を任意
単位で示す。ＩｎＧａＡｓ層８の（１１１）Ａ面上の厚
さが５０ｎｍの場合のＰＬ強度を、図３（Ａ）の曲線ｐ
ｌ１に示す。図中、１．４ｅＶおよび１．４６ｅＶの位
置に２つのピークが観測される。２つのピークのエネル
ギ差６０ｍｅＶは、量子サイズ効果では説明できない。
量子サイズ効果は、２．２ｍｅＶ程度である。１．４０
ｅＶのピークは、ＴＳＲ密度に依存して変化した。
マスク２を除去し、ホトルミネッセンス（ＰＬ）を温度
５Ｋ、励起光エネルギ２５Ｗ／ｃｍ2 で測定した。図３
（Ａ）は、ＰＬ測定の結果を示す。横軸は発光のホトン
エネルギをｅＶ単位で示し、縦軸はＰＬ光の強度を任意
単位で示す。ＩｎＧａＡｓ層８の（１１１）Ａ面上の厚
さが５０ｎｍの場合のＰＬ強度を、図３（Ａ）の曲線ｐ
ｌ１に示す。図中、１．４ｅＶおよび１．４６ｅＶの位
置に２つのピークが観測される。２つのピークのエネル
ギ差６０ｍｅＶは、量子サイズ効果では説明できない。
量子サイズ効果は、２．２ｍｅＶ程度である。１．４０
ｅＶのピークは、ＴＳＲ密度に依存して変化した。
【００３４】図３（Ａ）の試料と同様の構造でＩｎＧａ
Ａｓ井戸層８の層厚が薄いサンプルも作成し、同様にＰ
Ｌ測定を行った。図３（Ｂ）は、ＩｎＧａＡｓ／ＧａＡ
ｓダブルヘテロ接合のＰＬ測定の結果を示す。ＩｎＧａ
Ａｓ層の厚さは、（１１１）Ａ面上で約２．５ｎｍであ
る。図３（Ａ）同様、横軸は発光のエネルギをｅＶ単位
で示し、縦軸はＰＬ発光強度を任意単位で示す。
Ａｓ井戸層８の層厚が薄いサンプルも作成し、同様にＰ
Ｌ測定を行った。図３（Ｂ）は、ＩｎＧａＡｓ／ＧａＡ
ｓダブルヘテロ接合のＰＬ測定の結果を示す。ＩｎＧａ
Ａｓ層の厚さは、（１１１）Ａ面上で約２．５ｎｍであ
る。図３（Ａ）同様、横軸は発光のエネルギをｅＶ単位
で示し、縦軸はＰＬ発光強度を任意単位で示す。
【００３５】図３（Ａ）のダブルヘテロ構造の場合と同
様、ＰＬ強度を示す曲線ｐｌ２には２つの発光ピークが
認められた。ただし、これら２つのピークのエネルギ位
置は１．４５ｅＶと１．４８ｅＶであった。１．４５ｅ
Ｖのピークは、ＩｎＧａＡｓ層の層厚が薄くなると増大
する傾向が認められた。
様、ＰＬ強度を示す曲線ｐｌ２には２つの発光ピークが
認められた。ただし、これら２つのピークのエネルギ位
置は１．４５ｅＶと１．４８ｅＶであった。１．４５ｅ
Ｖのピークは、ＩｎＧａＡｓ層の層厚が薄くなると増大
する傾向が認められた。
【００３６】図３（Ａ）、（Ｂ）に示す２つのＰＬピー
クは、成長したＩｎＧａＡｓ層が２種類の性質を有する
ことを示唆している。図４は、ＩｎＧａＡｓ／ＧａＡｓ
ダブルヘテロ接合のサンプルのカソードルミネッセンス
（ＣＬ）測定の結果を示す。ＣＬ測定は温度５０Ｋで行
った。図４（Ａ）は、１．４５ｅＶの発光を行っている
結晶の写真であり、図４（Ｂ）は、１．４８ｅＶの発光
を行っている結晶の写真である。
クは、成長したＩｎＧａＡｓ層が２種類の性質を有する
ことを示唆している。図４は、ＩｎＧａＡｓ／ＧａＡｓ
ダブルヘテロ接合のサンプルのカソードルミネッセンス
（ＣＬ）測定の結果を示す。ＣＬ測定は温度５０Ｋで行
った。図４（Ａ）は、１．４５ｅＶの発光を行っている
結晶の写真であり、図４（Ｂ）は、１．４８ｅＶの発光
を行っている結晶の写真である。
【００３７】図４（Ａ）の発光個所と、図４（Ｂ）の発
光個所が相補的な関係にあることが判る。図４（Ａ）の
１．４５ｅＶの発光は、ＴＳＲの頂部で生じている。さ
らに、この発光個所の周囲に、対称的な３方向に細い発
光が認められる。この発光個所は、ＴＳＲの（１１１）
Ａ面が合する稜の位置に対応している。
光個所が相補的な関係にあることが判る。図４（Ａ）の
１．４５ｅＶの発光は、ＴＳＲの頂部で生じている。さ
らに、この発光個所の周囲に、対称的な３方向に細い発
光が認められる。この発光個所は、ＴＳＲの（１１１）
Ａ面が合する稜の位置に対応している。
【００３８】図４（Ｂ）に示す１．４８ｅＶの発光は、
ＴＳＲの（１１１）Ａ面に相当している。このように、
ＣＬ測定の結果から、ＴＳＲの壁面に成長したエピタキ
シャル層は、少なくとも頂部と（１１１）Ａ側面におい
て異なる発光機構を有することが判る。
ＴＳＲの（１１１）Ａ面に相当している。このように、
ＣＬ測定の結果から、ＴＳＲの壁面に成長したエピタキ
シャル層は、少なくとも頂部と（１１１）Ａ側面におい
て異なる発光機構を有することが判る。
【００３９】この異なる波長の発光は、頂部と側面にお
いて、ＩｎＧａＡｓ層が異なるバンド構造を有すると考
えることによって説明できる。たとえば、側面ではＩｎ
0.1 Ｇａ0.9 Ａｓが成長しているが、頂部においてはＩ
ｎ組成のより高い（バンドギャップのより狭い）ＩｎＧ
ａＡｓが成長していると考えることができる。
いて、ＩｎＧａＡｓ層が異なるバンド構造を有すると考
えることによって説明できる。たとえば、側面ではＩｎ
0.1 Ｇａ0.9 Ａｓが成長しているが、頂部においてはＩ
ｎ組成のより高い（バンドギャップのより狭い）ＩｎＧ
ａＡｓが成長していると考えることができる。
【００４０】また、ＩｎＧａＡｓ層が正四面体形状を有
するため、結晶内のポテンシャル分布はピラミッド型の
境界条件を有する。このような場合、臨界厚ｒc ＝ａB
・（１＋ｃｏｔ2 α）以下の層厚において、ピラミッド
の頂部にポテンシャルの安定点が生じることが知られて
いる。なお、ａB はボーア半径を示し、αは半頂角を示
す。臨界厚は少なくとも３・ａB あると推測される。量
子効果を十分発揮させるためには、ＩｎＧａＡｓ層は２
ａB 以下の厚さに成長することが好ましい。
するため、結晶内のポテンシャル分布はピラミッド型の
境界条件を有する。このような場合、臨界厚ｒc ＝ａB
・（１＋ｃｏｔ2 α）以下の層厚において、ピラミッド
の頂部にポテンシャルの安定点が生じることが知られて
いる。なお、ａB はボーア半径を示し、αは半頂角を示
す。臨界厚は少なくとも３・ａB あると推測される。量
子効果を十分発揮させるためには、ＩｎＧａＡｓ層は２
ａB 以下の厚さに成長することが好ましい。
【００４１】以上説明したいずれの理由によっても、２
つの発光ピークが発生することを説明できる。ＴＳＲ頂
部から低いエネルギの発光が生じることは、ＴＳＲ頂部
にバンドギャップの狭い状態が生じていることを示して
いる。このバンドギャップの狭い状態が十分小さな寸法
を有するため、この頂部でのキャリアは量子ドットの状
態を実現していると考えられる。
つの発光ピークが発生することを説明できる。ＴＳＲ頂
部から低いエネルギの発光が生じることは、ＴＳＲ頂部
にバンドギャップの狭い状態が生じていることを示して
いる。このバンドギャップの狭い状態が十分小さな寸法
を有するため、この頂部でのキャリアは量子ドットの状
態を実現していると考えられる。
【００４２】このように、三角錐形状の凹みの壁面に、
混晶半導体のエピタキシャル層を成長すると、凹み頂部
において量子ドットを形成できることが判る。凹みの形
状は、正四面体形状で実験的に検証されたが、他の形状
であっても先端が十分に狭い形状であれば同様の効果が
発生するものと考えられる。
混晶半導体のエピタキシャル層を成長すると、凹み頂部
において量子ドットを形成できることが判る。凹みの形
状は、正四面体形状で実験的に検証されたが、他の形状
であっても先端が十分に狭い形状であれば同様の効果が
発生するものと考えられる。
【００４３】バンドギャップの狭い半導体装置と、バン
ドギャップの広い半導体層を交互にエピタキシャル成長
すれば、バンドギャップの狭い半導体装置の頂部に量子
ドットを形成できるであろう。バンドギャップの狭い半
導体層の厚さを厚くすれば、厚さ方向に長い量子状態が
実現でき、量子細線を作成することもできるであろう。
ドギャップの広い半導体層を交互にエピタキシャル成長
すれば、バンドギャップの狭い半導体装置の頂部に量子
ドットを形成できるであろう。バンドギャップの狭い半
導体層の厚さを厚くすれば、厚さ方向に長い量子状態が
実現でき、量子細線を作成することもできるであろう。
【００４４】基板上の凹みの位置は、マスクの開口位置
によって画定できるため、所望の位置に量子ドットを作
成することができる。また、このような量子ドットの作
成はドライエッチングを用いずに形成でき、良好な結晶
性を実現できる。
によって画定できるため、所望の位置に量子ドットを作
成することができる。また、このような量子ドットの作
成はドライエッチングを用いずに形成でき、良好な結晶
性を実現できる。
【００４５】図５、図６は、本発明の実施例による量子
効果半導体装置の製造方法を説明するための断面図であ
る。図５（Ａ）に示すように、（１１１）Ｂ面を有する
ｎ+ 型ＧａＡｓ基板１１の表面上に、ＣＶＤにより厚さ
１００ｎｍのＳｉＯ2 膜１２を堆積する。なお、ＳｉＯ
2 膜１２は、成長マスクとして機能する膜であり、他の
絶縁物で形成することも可能である。
効果半導体装置の製造方法を説明するための断面図であ
る。図５（Ａ）に示すように、（１１１）Ｂ面を有する
ｎ+ 型ＧａＡｓ基板１１の表面上に、ＣＶＤにより厚さ
１００ｎｍのＳｉＯ2 膜１２を堆積する。なお、ＳｉＯ
2 膜１２は、成長マスクとして機能する膜であり、他の
絶縁物で形成することも可能である。
【００４６】図５（Ｂ）に示すように、ＳｉＯ2 膜１２
の上にホトレジスト層５２を塗布し、ホトリソグラフィ
により直径２μｍの開口部５３を形成する。このレジス
トマスク５２をエッチングマスクとし、その下のＳｉＯ
2 膜１２を開口５３に従ってパターニングする。このパ
ターニングは、ウェットエッチングで行ってもドライエ
ッチングで行ってもよい。その後、レジストパターン５
２は除去する。
の上にホトレジスト層５２を塗布し、ホトリソグラフィ
により直径２μｍの開口部５３を形成する。このレジス
トマスク５２をエッチングマスクとし、その下のＳｉＯ
2 膜１２を開口５３に従ってパターニングする。このパ
ターニングは、ウェットエッチングで行ってもドライエ
ッチングで行ってもよい。その後、レジストパターン５
２は除去する。
【００４７】図５（Ｃ）は、レジストパターンを転写し
たＳｉＯ2 マスクの形状を示す。ＳｉＯ2 マスク１２
は、直径２μｍの開口１３を備える。開口１３内には、
基板１１の（１１１）Ｂ面が露出する。
たＳｉＯ2 マスクの形状を示す。ＳｉＯ2 マスク１２
は、直径２μｍの開口１３を備える。開口１３内には、
基板１１の（１１１）Ｂ面が露出する。
【００４８】図５（Ｄ）に示すように、ＳｉＯ2 膜１２
をエッチングマスクとし、基板１１の露出した表面を１
Ｖ％Ｂｒ2 エタノール溶液で異方性エッチングする。こ
の異方性エッチングは、（１１１）Ａ面でエッチング速
度は極めて低くなる。したがって、露出面が（１１１）
Ａ面になった時、エッチングは自動停止する。
をエッチングマスクとし、基板１１の露出した表面を１
Ｖ％Ｂｒ2 エタノール溶液で異方性エッチングする。こ
の異方性エッチングは、（１１１）Ａ面でエッチング速
度は極めて低くなる。したがって、露出面が（１１１）
Ａ面になった時、エッチングは自動停止する。
【００４９】開口１３を、（１１１）Ａ面が表面の（１
１１）Ｂ面と交差する辺の形状とすれば、図に示すよう
に開口１３の縁を通る（１１１）Ａ面１５が形成された
時、エッチングは自動停止する。
１１）Ｂ面と交差する辺の形状とすれば、図に示すよう
に開口１３の縁を通る（１１１）Ａ面１５が形成された
時、エッチングは自動停止する。
【００５０】この時、基板１１表面には正四面体型の凹
み１４が形成される。ただし、凹み１４の頂部１６は、
厳密に（１１１）Ａ面のみで形成されるわけではなく、
面方位が徐々に変化したなだらかな曲線となる。頂部１
６においては、基板面方位である（１１１）Ｂ面が支配
的な面となる。
み１４が形成される。ただし、凹み１４の頂部１６は、
厳密に（１１１）Ａ面のみで形成されるわけではなく、
面方位が徐々に変化したなだらかな曲線となる。頂部１
６においては、基板面方位である（１１１）Ｂ面が支配
的な面となる。
【００５１】なお、マスク１２の開口は、円形、三角
形、多角形等どのような形状でもよい。開口に外接する
形状に（１１１）Ａ面の三角錐形状の凹みがエッチング
される。
形、多角形等どのような形状でもよい。開口に外接する
形状に（１１１）Ａ面の三角錐形状の凹みがエッチング
される。
【００５２】次に、凹み１４内にエピタキシャル成長を
行う。図１、図２を参照して説明したように、マスクが
庇状に残った状態においても、マスク下部の凹み側面に
良好なエピタキシャル成長を行うことができる。
行う。図１、図２を参照して説明したように、マスクが
庇状に残った状態においても、マスク下部の凹み側面に
良好なエピタキシャル成長を行うことができる。
【００５３】エピタキシャル成長は、たとえば成長温度
６００℃で、原料ガスとしてトリメチルガリウム（ＴＭ
Ｇａ）、トリメチルインジウム（ＴＭＩｎ）、アルシン
（ＡｓＨ3 ）を用い、ｎ型不純物源としてシラン（Ｓｉ
Ｈ4 ）を用いて減圧ＭＯＣＶＤで行う。
６００℃で、原料ガスとしてトリメチルガリウム（ＴＭ
Ｇａ）、トリメチルインジウム（ＴＭＩｎ）、アルシン
（ＡｓＨ3 ）を用い、ｎ型不純物源としてシラン（Ｓｉ
Ｈ4 ）を用いて減圧ＭＯＣＶＤで行う。
【００５４】図５（Ｅ）に示すように、まず凹み表面上
にｎ型ＧａＡｓバッファ層１７を厚さ約３０ｎｍ成長す
る。ｎ型不純物濃度はたとえば１×１０18ｃｍ-3とす
る。図６（Ｆ）に示すように、ＧａＡｓバッファ層１７
の表面上に、（１１１）Ａ面上での組成がＡｌ0.2 Ｇａ
0.8 ＡｓのＡｌＧａＡｓバリア層１８を厚さ約５ｎｍ成
長する。
にｎ型ＧａＡｓバッファ層１７を厚さ約３０ｎｍ成長す
る。ｎ型不純物濃度はたとえば１×１０18ｃｍ-3とす
る。図６（Ｆ）に示すように、ＧａＡｓバッファ層１７
の表面上に、（１１１）Ａ面上での組成がＡｌ0.2 Ｇａ
0.8 ＡｓのＡｌＧａＡｓバリア層１８を厚さ約５ｎｍ成
長する。
【００５５】次に、図６（Ｇ）に示すように、バリア層
１８の表面上に、（１１１）Ａ面上での組成がＩｎ0.1
Ｇａ0.9 ＡｓのＩｎＧａＡｓ井戸層１９を厚さ約５ｎｍ
成長する。以下、組成は（１１１）Ａ面上での組成を指
すものとする。
１８の表面上に、（１１１）Ａ面上での組成がＩｎ0.1
Ｇａ0.9 ＡｓのＩｎＧａＡｓ井戸層１９を厚さ約５ｎｍ
成長する。以下、組成は（１１１）Ａ面上での組成を指
すものとする。
【００５６】次に、図６（Ｈ）に示すように、井戸層１
９の表面上にＡｌ0.2 Ｇａ0.8 Ａｓバリア層２０を厚さ
約５ｎｍ成長する。図６（Ｉ）に示すように、ｎ型Ｇａ
Ａｓ電極取出層５１を基板表面の凹みがなくなるまで成
長する。ｎ型不純物密度は、たとえば、２×１０18ｃｍ
-3とする。このようにして、井戸層１９を一対のバリア
層１８、２０で挟んだ積層構造が形成される。なお、図
中左下方に結晶方位を合わせて示す。凹みの頂部１６に
おいては、支配的な面方位は（１１１）Ｂ面であり、そ
の他の側面では（１１１）Ａ面が露出する。
９の表面上にＡｌ0.2 Ｇａ0.8 Ａｓバリア層２０を厚さ
約５ｎｍ成長する。図６（Ｉ）に示すように、ｎ型Ｇａ
Ａｓ電極取出層５１を基板表面の凹みがなくなるまで成
長する。ｎ型不純物密度は、たとえば、２×１０18ｃｍ
-3とする。このようにして、井戸層１９を一対のバリア
層１８、２０で挟んだ積層構造が形成される。なお、図
中左下方に結晶方位を合わせて示す。凹みの頂部１６に
おいては、支配的な面方位は（１１１）Ｂ面であり、そ
の他の側面では（１１１）Ａ面が露出する。
【００５７】井戸層１９においては、前述のように頂部
に量子ドットＱＤが形成される。この量子ドットＱＤ
は、電極取出し領域５１とバリア層２０を挟んで結合し
ている。基板１１と電極取出領域５１との間のバイアス
電圧を調整することにより、量子ドットＱＤに電子を出
し入れすることができる。
に量子ドットＱＤが形成される。この量子ドットＱＤ
は、電極取出し領域５１とバリア層２０を挟んで結合し
ている。基板１１と電極取出領域５１との間のバイアス
電圧を調整することにより、量子ドットＱＤに電子を出
し入れすることができる。
【００５８】たとえば、ジャーナルオブクリスタルグロ
ース（J. Crystal. Growth 107 (1991) pp. 989 - 998
）のケイサー（Ｋａｙｓｅｒ）の論文中、第９９５頁
に示されているように、ＩｎＧａＡｓを（１１１）Ａ面
と（１１１）Ｂ面で同時に成長すると、（１１１）Ａ面
においては、（１１１）Ｂ面よりＧａＡｓ組成が高くな
る。
ース（J. Crystal. Growth 107 (1991) pp. 989 - 998
）のケイサー（Ｋａｙｓｅｒ）の論文中、第９９５頁
に示されているように、ＩｎＧａＡｓを（１１１）Ａ面
と（１１１）Ｂ面で同時に成長すると、（１１１）Ａ面
においては、（１１１）Ｂ面よりＧａＡｓ組成が高くな
る。
【００５９】すなわち、（１１１）Ｂ面においては、
（１１１）Ａ面よりもＩｎ組成の高いＩｎＧａＡｓ混晶
が成長する。したがって、量子ドットＱＤは、（１１
１）Ａ面上のＩｎＧａＡｓ混晶よりも高いＩｎ組成を有
するＩｎＧａＡｓで形成されていると考えられる。
（１１１）Ａ面よりもＩｎ組成の高いＩｎＧａＡｓ混晶
が成長する。したがって、量子ドットＱＤは、（１１
１）Ａ面上のＩｎＧａＡｓ混晶よりも高いＩｎ組成を有
するＩｎＧａＡｓで形成されていると考えられる。
【００６０】また、前述のように、このようなピラミッ
ド型領域においては、その頂上部分にキャリアの安定状
態が実現されるため、たとえ組成が等しくても凹み頂部
において安定なエネルギ状態が実現されると考えられ
る。いずれの理由によっても頂部に量子ドットＱＤが形
成される。
ド型領域においては、その頂上部分にキャリアの安定状
態が実現されるため、たとえ組成が等しくても凹み頂部
において安定なエネルギ状態が実現されると考えられ
る。いずれの理由によっても頂部に量子ドットＱＤが形
成される。
【００６１】なお、凹み内にバッファ層、バリア層、井
戸層を成長する場合、不純物をドープした層とバリア層
との間に他の層を介在させることもできる。また、電気
的コンタクトを容易に形成するために、他の層を介在さ
せることもできる。その他、上述以外の種々の層を混在
させてエピタキシャル成長を行うことができる。
戸層を成長する場合、不純物をドープした層とバリア層
との間に他の層を介在させることもできる。また、電気
的コンタクトを容易に形成するために、他の層を介在さ
せることもできる。その他、上述以外の種々の層を混在
させてエピタキシャル成長を行うことができる。
【００６２】図７は、上述の成長方法の変形例、修正例
を示す。図７（Ａ）は、庇状に張り出したマスク層を用
いる場合を示す。ＳｉＯ2 マスク層１２は、たとえば図
１（Ａ）で示したような円形状の開口１３を有し、その
下に円形開口１３に外接するような三角錐型凹み１４が
形成される。
を示す。図７（Ａ）は、庇状に張り出したマスク層を用
いる場合を示す。ＳｉＯ2 マスク層１２は、たとえば図
１（Ａ）で示したような円形状の開口１３を有し、その
下に円形開口１３に外接するような三角錐型凹み１４が
形成される。
【００６３】開口１３は、三角形、四角形、円形等種々
の形状で実現できる。また、規則的な形状以外の不規則
な形状としてもよい。図７（Ｂ）、（Ｃ）は、表面上の
電極形成工程を示す。図６（Ｉ）に示した構造の上に、
上部電極層２５を蒸着等によって作成する。電極層２５
は、たとえばＴｉ下層とＡｕ上層の積層によって形成す
ることができる。たとえば、厚さ約１０ｎｍのＴｉ層と
厚さ約２００ｎｍのＡｕ層を積層する。
の形状で実現できる。また、規則的な形状以外の不規則
な形状としてもよい。図７（Ｂ）、（Ｃ）は、表面上の
電極形成工程を示す。図６（Ｉ）に示した構造の上に、
上部電極層２５を蒸着等によって作成する。電極層２５
は、たとえばＴｉ下層とＡｕ上層の積層によって形成す
ることができる。たとえば、厚さ約１０ｎｍのＴｉ層と
厚さ約２００ｎｍのＡｕ層を積層する。
【００６４】その後、電極層５５上にレジストマスクを
形成し、エッチングによって電極層５５をパターニング
する。図７（Ｃ）は、パターニング後、レジストマスク
を除去した電極の形状を示す。電極５５ａは、電極取出
領域５１にオーミック接触し、ＳｉＯ2 マスク１２上に
延在している。
形成し、エッチングによって電極層５５をパターニング
する。図７（Ｃ）は、パターニング後、レジストマスク
を除去した電極の形状を示す。電極５５ａは、電極取出
領域５１にオーミック接触し、ＳｉＯ2 マスク１２上に
延在している。
【００６５】図７（Ｄ）は、量子ドットＱＤに結合する
下部電極構造の形成例を示す。ｎ（ｐ）型基板１１上に
ｐ（ｎ）型層５７をエピタキシャル成長し、さらにｎ
（ｐ）型層１１ａをエピタキシャル成長する。このよう
にして形成して基板表面上にＳｉＯ2 マスク１２を形成
し、上述の実施例同様にエッチング、エピタキシャル成
長を行う。
下部電極構造の形成例を示す。ｎ（ｐ）型基板１１上に
ｐ（ｎ）型層５７をエピタキシャル成長し、さらにｎ
（ｐ）型層１１ａをエピタキシャル成長する。このよう
にして形成して基板表面上にＳｉＯ2 マスク１２を形成
し、上述の実施例同様にエッチング、エピタキシャル成
長を行う。
【００６６】ここで、井戸層１９の頂部に形成される量
子ドットＱＤの深さがｐ（ｎ）型層５７の深さとほぼ一
致するようにする。量子ドットＱＤはバリア層１８、バ
ッファ層１７を介してｐ（ｎ）型層５７と結合する。基
板１１がＧａＡｓの場合、ｐ（ｎ）型層５７はＧａＡｓ
でもＡｌＧａＡｓでも他の材料でもよい。
子ドットＱＤの深さがｐ（ｎ）型層５７の深さとほぼ一
致するようにする。量子ドットＱＤはバリア層１８、バ
ッファ層１７を介してｐ（ｎ）型層５７と結合する。基
板１１がＧａＡｓの場合、ｐ（ｎ）型層５７はＧａＡｓ
でもＡｌＧａＡｓでも他の材料でもよい。
【００６７】図８は、２つの量子ドットが結合された結
合量子ドット半導体装置の構成を示す。ｎ+ 型ＧａＡｓ
基板１１の表面上にＳｉＯ2 マスク１２が形成され、Ｓ
ｉＯ 2 マスク１２内に開口１３が形成されている。
合量子ドット半導体装置の構成を示す。ｎ+ 型ＧａＡｓ
基板１１の表面上にＳｉＯ2 マスク１２が形成され、Ｓ
ｉＯ 2 マスク１２内に開口１３が形成されている。
【００６８】開口１３下部に前述の実施例同様三角錐型
の凹み１４が形成され、凹み１４内に積層構造がエピタ
キシャル成長されている。エピタキシャル積層は、厚さ
約３０ｎｍのｎ型ＧａＡｓバッファ層２１、厚さ５ｎｍ
のＧａＡｓ層２２、厚さ５ｎｍのＡｌ0.2 Ｇａ0.8 Ａｓ
バリア層２３、厚さ５ｎｍのＩｎ0.1 Ｇａ0.9 Ａｓ井戸
層２４、厚さ５ｎｍのＡｌ0.2 Ｇａ0.8 Ａｓバリア層２
５、厚さ５ｎｍのＩｎ 0.1 Ｇａ0.9 Ａｓ井戸層２６、厚
さ５ｎｍのＡｌ0.2 Ｇａ0.8 Ａｓバリア層２７、厚さ５
ｎｍのＧａＡｓ層２８および残りの領域を埋め込むｎ型
ＧａＡｓ電極取出領域２９を含む。
の凹み１４が形成され、凹み１４内に積層構造がエピタ
キシャル成長されている。エピタキシャル積層は、厚さ
約３０ｎｍのｎ型ＧａＡｓバッファ層２１、厚さ５ｎｍ
のＧａＡｓ層２２、厚さ５ｎｍのＡｌ0.2 Ｇａ0.8 Ａｓ
バリア層２３、厚さ５ｎｍのＩｎ0.1 Ｇａ0.9 Ａｓ井戸
層２４、厚さ５ｎｍのＡｌ0.2 Ｇａ0.8 Ａｓバリア層２
５、厚さ５ｎｍのＩｎ 0.1 Ｇａ0.9 Ａｓ井戸層２６、厚
さ５ｎｍのＡｌ0.2 Ｇａ0.8 Ａｓバリア層２７、厚さ５
ｎｍのＧａＡｓ層２８および残りの領域を埋め込むｎ型
ＧａＡｓ電極取出領域２９を含む。
【００６９】さらに、表面上には、厚さ１０ｎｍのＴｉ
層と厚さ２００ｎｍのＡｕ層を積層した電極３０が形成
されている。井戸層２４と２６の頂部には、量子ドット
ＱＤ１、ＱＤ２が形成される。これらの量子ドットは互
いに結合し、上部の量子ドットＱＤ２はさらに電極取出
領域２９に結合している。
層と厚さ２００ｎｍのＡｕ層を積層した電極３０が形成
されている。井戸層２４と２６の頂部には、量子ドット
ＱＤ１、ＱＤ２が形成される。これらの量子ドットは互
いに結合し、上部の量子ドットＱＤ２はさらに電極取出
領域２９に結合している。
【００７０】２つの量子ドットが直列に結合する構造を
示したが、井戸層とバリア層の繰り返し回数を増加して
３つ以上の量子ドットを直列に接続する構造を作成する
こともできる。
示したが、井戸層とバリア層の繰り返し回数を増加して
３つ以上の量子ドットを直列に接続する構造を作成する
こともできる。
【００７１】図９は、単一の量子ドットを含む構造を示
す。図８に示す構造のうち上側の量子ドットを作成する
ための井戸層２６およびその下のバリア層２５が省略さ
れた構造となっている。その他の点は、図８の構造と同
様である。
す。図８に示す構造のうち上側の量子ドットを作成する
ための井戸層２６およびその下のバリア層２５が省略さ
れた構造となっている。その他の点は、図８の構造と同
様である。
【００７２】図９（Ｂ）は、量子ドットに基板内でバイ
アスを印加する電極層を設けた構成を示す。ｎ+ 型Ｇａ
Ａｓ１１の表面上に、高抵抗層３１、ｐ+ 型層３２、高
抵抗層３３がエピタキシャルに積層されている。高抵抗
ＧａＡｓ３３表面上にＳｉＯ 2 マスク１２が形成され、
図９（Ａ）と同様の構成が作成されている。
アスを印加する電極層を設けた構成を示す。ｎ+ 型Ｇａ
Ａｓ１１の表面上に、高抵抗層３１、ｐ+ 型層３２、高
抵抗層３３がエピタキシャルに積層されている。高抵抗
ＧａＡｓ３３表面上にＳｉＯ 2 マスク１２が形成され、
図９（Ａ）と同様の構成が作成されている。
【００７３】ここで、井戸層２４頂部に形成される量子
ドットＱＢの深さと、ｐ+ 型ＧａＡｓ層３２の深さが同
一レベルになるように調整されている。基板表面の凹み
内を埋め込むエピタキシャル成長の後、ＳｉＯ2 層１２
および下部の高抵抗ＧａＡｓ層３３、ｎ+ 型ＧａＡｓ層
３２および高抵抗層３１の一部をエッチングしてメサ構
造を作る。メサの側面にはｐ+ 型ＧａＡｓ層３２が露出
する。
ドットＱＢの深さと、ｐ+ 型ＧａＡｓ層３２の深さが同
一レベルになるように調整されている。基板表面の凹み
内を埋め込むエピタキシャル成長の後、ＳｉＯ2 層１２
および下部の高抵抗ＧａＡｓ層３３、ｎ+ 型ＧａＡｓ層
３２および高抵抗層３１の一部をエッチングしてメサ構
造を作る。メサの側面にはｐ+ 型ＧａＡｓ層３２が露出
する。
【００７４】このメサ型構造の側面に、電極３５が蒸着
等によって形成され、ｐ+ 型ＧａＡｓ層３２とオーミッ
クに接続する。ｎ型ＧａＡｓ埋込領域２９と、ｎ+ 型Ｇ
ａＡｓ基板１１とはソース・ドレイン構造を形成する。
このソース・ドレイン間に含まれる量子ドットＱＤにバ
イアス印加可能なゲート電極が電極３５、ｐ+ 型層３２
によって付加されている。
等によって形成され、ｐ+ 型ＧａＡｓ層３２とオーミッ
クに接続する。ｎ型ＧａＡｓ埋込領域２９と、ｎ+ 型Ｇ
ａＡｓ基板１１とはソース・ドレイン構造を形成する。
このソース・ドレイン間に含まれる量子ドットＱＤにバ
イアス印加可能なゲート電極が電極３５、ｐ+ 型層３２
によって付加されている。
【００７５】たとえば、負荷抵抗Ｒが電極３０に接続さ
れ、抵抗Ｒとソース・ドレイン構造の直列接続が電源電
圧間に接続される。入力信号ＶG は、ゲート電極に印加
される。なお、ゲート電極領域としてｎ型領域を埋め込
むこともできる。
れ、抵抗Ｒとソース・ドレイン構造の直列接続が電源電
圧間に接続される。入力信号ＶG は、ゲート電極に印加
される。なお、ゲート電極領域としてｎ型領域を埋め込
むこともできる。
【００７６】図１０（Ａ）、（Ｂ）は、量子ドットと量
子細線を組み合わせた量子効果半導体装置の構成を示
す。図１０（Ａ）において、ｎ+ 型ＩｎＰ基板１１の表
面上にＳｉＯ2 マスク１２が形成され、前述の実施例同
様、正四面体形状の凹み１４がエッチングによって作成
される。この凹み１４内に、以下の各層がエピタキシャ
ルに成長される。
子細線を組み合わせた量子効果半導体装置の構成を示
す。図１０（Ａ）において、ｎ+ 型ＩｎＰ基板１１の表
面上にＳｉＯ2 マスク１２が形成され、前述の実施例同
様、正四面体形状の凹み１４がエッチングによって作成
される。この凹み１４内に、以下の各層がエピタキシャ
ルに成長される。
【００７７】まず、厚さ約２００ｎｍのｎ型ＩｎＧａＡ
ｓ層４１が成長される。ＩｎＰ下地結晶上においても、
ＩｎＧａＡｓを（１１１）Ａ面と（１１１）Ｂ面に同時
に形成すると、（１１１）Ａ面に比べ、（１１１）Ｂ面
においてはＩｎ組成の高い混晶組成が成長する。したが
って、ＩｎＧａＡｓ層４１の頂部にはＩｎ組成の高い細
線領域が成長する。よって、頂部に量子細線ＱＷ２が形
成される。
ｓ層４１が成長される。ＩｎＰ下地結晶上においても、
ＩｎＧａＡｓを（１１１）Ａ面と（１１１）Ｂ面に同時
に形成すると、（１１１）Ａ面に比べ、（１１１）Ｂ面
においてはＩｎ組成の高い混晶組成が成長する。したが
って、ＩｎＧａＡｓ層４１の頂部にはＩｎ組成の高い細
線領域が成長する。よって、頂部に量子細線ＱＷ２が形
成される。
【００７８】ＩｎＧａＡｓ層４１の上に、厚さ７ｎｍの
ＩｎＰバリア層４３、厚さ５ｎｍのＩｎ0.53Ｇａ0.47Ａ
ｓ井戸層４４、厚さ７ｎｍのＩｎＰバリア層４５が積層
される。井戸層４４の頂部には量子ドットＱＤが形成さ
れる。
ＩｎＰバリア層４３、厚さ５ｎｍのＩｎ0.53Ｇａ0.47Ａ
ｓ井戸層４４、厚さ７ｎｍのＩｎＰバリア層４５が積層
される。井戸層４４の頂部には量子ドットＱＤが形成さ
れる。
【００７９】さらにこの上に、厚さ２００ｎｍのＩｎ
0.53Ｇａ0.47Ａｓ層４２が成長される。このＩｎＧａＡ
ｓ層４２には、ＩｎＧａＡｓ層４１と同様に量子細線Ｑ
Ｗ１が形成される。残りの凹み部分にはｎ型Ｉｎ0.53Ｇ
ａ0.47Ａｓ電極取出領域４９が成長される。
0.53Ｇａ0.47Ａｓ層４２が成長される。このＩｎＧａＡ
ｓ層４２には、ＩｎＧａＡｓ層４１と同様に量子細線Ｑ
Ｗ１が形成される。残りの凹み部分にはｎ型Ｉｎ0.53Ｇ
ａ0.47Ａｓ電極取出領域４９が成長される。
【００８０】ｎ型量子細線ＱＷ２はｎ型基板１１に電気
的に接続され、ｎ型量子細線ＱＷ１はｎ型電極取出領域
４９と接続される。ｎ型量子細線ＱＷ１とＱＷ２との間
に量子ドットＱＤが直列に接続された量子効果半導体装
置が形成される。量子ドットの数は任意に増加すること
ができる。量子ドットの側方に図９（Ｂ）に示すｐ+型
層３２のような導電層を形成し、量子ドットにキャパシ
ティブにバイアス電圧を印加することもできる。
的に接続され、ｎ型量子細線ＱＷ１はｎ型電極取出領域
４９と接続される。ｎ型量子細線ＱＷ１とＱＷ２との間
に量子ドットＱＤが直列に接続された量子効果半導体装
置が形成される。量子ドットの数は任意に増加すること
ができる。量子ドットの側方に図９（Ｂ）に示すｐ+型
層３２のような導電層を形成し、量子ドットにキャパシ
ティブにバイアス電圧を印加することもできる。
【００８１】図１０（Ａ）の構造は、ｎ型領域間に量子
ドットと量子細線が接続された構造であった。量子細
線、量子ドットにｐｎ接合を組み合わせることもでき
る。図１０（Ｂ）は、図１０（Ａ）の構造にｐｎ接合を
組み合わせた構成を示す。ｎ+ 型（またはｐ+ 型）Ｉｎ
Ｐ基板１１の表面上に、ＳｉＯ2 マスク１２が形成さ
れ、ＳｉＯ2 マスクの開口部から正四面体形状の凹み１
４が形成されるまでは図１０（Ａ）の構成と同様であ
る。
ドットと量子細線が接続された構造であった。量子細
線、量子ドットにｐｎ接合を組み合わせることもでき
る。図１０（Ｂ）は、図１０（Ａ）の構造にｐｎ接合を
組み合わせた構成を示す。ｎ+ 型（またはｐ+ 型）Ｉｎ
Ｐ基板１１の表面上に、ＳｉＯ2 マスク１２が形成さ
れ、ＳｉＯ2 マスクの開口部から正四面体形状の凹み１
４が形成されるまでは図１０（Ａ）の構成と同様であ
る。
【００８２】凹み１４内に厚さ２００ｎｍのｎ型ＩｎＧ
ａＡｓ層４１、厚さ７ｎｍのＩｎＰ層４３、厚さ５ｎｍ
のＩｎ0.53Ｇａ0.47Ａｓ層４４、厚さ７ｎｍのＩｎＰ層
４５、厚さ２００ｎｍのＩｎ0.53Ｇａ0.47Ａｓ層４２が
連続的に成長され、残りの凹み部分をｐ型Ｉｎ0.53Ｇａ
0.47Ａｓ電極取出領域４９が埋め込む。
ａＡｓ層４１、厚さ７ｎｍのＩｎＰ層４３、厚さ５ｎｍ
のＩｎ0.53Ｇａ0.47Ａｓ層４４、厚さ７ｎｍのＩｎＰ層
４５、厚さ２００ｎｍのＩｎ0.53Ｇａ0.47Ａｓ層４２が
連続的に成長され、残りの凹み部分をｐ型Ｉｎ0.53Ｇａ
0.47Ａｓ電極取出領域４９が埋め込む。
【００８３】ｐ型埋込領域４９とｎ型量子細線ＱＷ２
（およびｎ型基板１１）は、ｐｎダイオード構造を構成
している。このｐｎダイオード構造の接合部分に、量子
細線ＱＷ１と量子ドットＱＤが直列に結合されている。
たとえば、電極３０は抵抗Ｒを介して入力端子に接続さ
れ、基板１１は接地される。
（およびｎ型基板１１）は、ｐｎダイオード構造を構成
している。このｐｎダイオード構造の接合部分に、量子
細線ＱＷ１と量子ドットＱＤが直列に結合されている。
たとえば、電極３０は抵抗Ｒを介して入力端子に接続さ
れ、基板１１は接地される。
【００８４】ｐｎ接合構造と量子ドット、量子細線とを
組み合わせた構造においては、量子細線、量子ドットに
ｐ型領域、ｎ型領域から両極性のキャリアを注入し、発
光性再結合を生じさせることもできる。したがって、こ
れらの構造は、レーザ等の発光半導体装置を構成するこ
ともできる。
組み合わせた構造においては、量子細線、量子ドットに
ｐ型領域、ｎ型領域から両極性のキャリアを注入し、発
光性再結合を生じさせることもできる。したがって、こ
れらの構造は、レーザ等の発光半導体装置を構成するこ
ともできる。
【００８５】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
量子ドット、量子細線の組み合わせ方は自由である。基
板表面上に形成する凹みは正四面体形状に限定されな
い。側面の性質と頂部の性質が大きく異なる結晶面を用
いるものであれば、種々の凹み形状を利用することがで
きる。結晶成長方法は、ＭＯＶＰＥに限らず、分子線成
長（ＭＢＥ）やガスソースＭＢＥ等を用いてもよい。用
いる半導体材料も上述のものに限定されない。
本発明はこれらに制限されるものではない。たとえば、
量子ドット、量子細線の組み合わせ方は自由である。基
板表面上に形成する凹みは正四面体形状に限定されな
い。側面の性質と頂部の性質が大きく異なる結晶面を用
いるものであれば、種々の凹み形状を利用することがで
きる。結晶成長方法は、ＭＯＶＰＥに限らず、分子線成
長（ＭＢＥ）やガスソースＭＢＥ等を用いてもよい。用
いる半導体材料も上述のものに限定されない。
【００８６】たとえば、ＧａＡｓ基板上で井戸層をＩｎ
ＧａＡｓとする時、バリア層としてＡｌＧａＡｓ同様、
ＩｎＧａＰを用いることもできる。また、ＩｎＰ基板上
で井戸層をＩｎＧａＡｓＰ、バリア層をＩｎＡｌＧａＡ
ｓＰとしてもよい。
ＧａＡｓとする時、バリア層としてＡｌＧａＡｓ同様、
ＩｎＧａＰを用いることもできる。また、ＩｎＰ基板上
で井戸層をＩｎＧａＡｓＰ、バリア層をＩｎＡｌＧａＡ
ｓＰとしてもよい。
【００８７】その他、種々の変更、改良、組み合わせ等
が可能なことは当業者に自明であろう。このように、マ
スクの開口部分にエッチングによって所定形状の凹みを
形成し、この凹み内にエピタキシャル成長を行うことに
より、所望の位置に量子ドット、量子細線等の量子構造
を作成することができる。このようにして作成する量子
構造は、エッチング等によるダメージを受けず、良好な
結晶状態、電子状態を実現することができる。これらの
量子構造を用い、種々の半導体装置を作成することがで
きる。
が可能なことは当業者に自明であろう。このように、マ
スクの開口部分にエッチングによって所定形状の凹みを
形成し、この凹み内にエピタキシャル成長を行うことに
より、所望の位置に量子ドット、量子細線等の量子構造
を作成することができる。このようにして作成する量子
構造は、エッチング等によるダメージを受けず、良好な
結晶状態、電子状態を実現することができる。これらの
量子構造を用い、種々の半導体装置を作成することがで
きる。
【図１】本発明の基礎となる実験を説明するための斜視
図、上面図、および薄膜の結晶構造を示す写真である。
図、上面図、および薄膜の結晶構造を示す写真である。
【図２】図１に示す工程に続くエピタキシャル成長を説
明するための断面図、および成長した薄膜の結晶構造を
示す写真である。
明するための断面図、および成長した薄膜の結晶構造を
示す写真である。
【図３】実験結果を示すグラフである。
【図４】実験結果による基板上に形成された薄膜の結晶
構造を示すＣＬ写真である。
構造を示すＣＬ写真である。
【図５】実施例による半導体装置の製造工程を示す断面
図である。
図である。
【図６】実施例による半導体装置の製造工程を示す断面
図である。
図である。
【図７】実施例による半導体装置の製造工程を示す断面
図である。
図である。
【図８】実施例による半導体装置の断面図である。
【図９】実施例による半導体装置の断面図である。
【図１０】実施例による半導体装置の断面図である。
【図１１】従来技術を説明するための断面図および上面
図である。
図である。
１ 基板 ２ マスク ３ 開口 ４ 凹み ５ （１１１）Ａ側面 ６ 頂部 ７ バリア層 ８ 井戸層 ９ バリア層 １１ 基板 １２ マスク １３ 開口 １４ 凹み １５ （１１１）Ａ側面 １６ 頂部 １７ バッファ層 １８ バリア層 １９ 井戸層 ２０ バリア層 ２１ ｎ型ＧａＡｓ層 ２２ ＧａＡｓ層 ２３ ＡｌＧａＡｓ層 ２４ ＩｎＧａＡｓ層 ２５ ＡｌＧａＡｓ層 ２６ ＩｎＧａＡｓ層 ２７ ＡｌＧａＡｓ層 ２８ ＧａＡｓ層 ２９ ｎ型ＧａＡｓ領域 ３０ 電極 ４１ ｎ型ＩｎＧａＡｓ層 ４２ ｎ型ＩｎＧａＡｓ領域 ４３ ＩｎＰ層 ４４ ＩｎＧａＡｓ層 ４５ ＩｎＰ層 ４９ａ ｎ型ＩｎＧａＡｓ領域 ４９ｂ ｐ型ＩｎＧａＡｓ領域 ５０ レジスト膜 ５３ レジスト膜の開口 ５１ 電極取出領域 ５５ 電極層
Claims (18)
- 【請求項１】 一定の面方位を有する基板表面上に開口
を有するマスクを形成する工程と、 前記マスクの開口を通して基板表面をエッチングし、深
さと共に頂部に向かって収束する側面を有する凹みを形
成するエッチング工程と、 前記凹み内に混晶半導体の成長を行う工程であって、前
記頂部上と頂部を囲む前記側面上とでキャリアのバンド
構造が異なる連続した混晶半導体層の成長を行う量子効
果層成長工程とを含む量子効果半導体装置の製造方法。 - 【請求項２】 前記凹みが倒立した角錐形状を有する請
求項１記載の量子効果半導体装置の製造方法。 - 【請求項３】 前記エッチング工程が、前記マスクの開
口に外接する底面を有する角錐形状をエッチングする請
求項２記載の量子効果半導体装置の製造方法。 - 【請求項４】 前記基板が（１１１）Ｂ表面を有する閃
亜鉛型結晶構造を有する化合物半導体基板であり、前記
凹みが３つの（１１１）Ａ面を側面とする３回対称の三
角錐側面である請求項３記載の量子効果半導体装置の製
造方法。 - 【請求項５】 さらに、前記量子効果層成長工程前に、
前記混晶半導体よりもバンドギャップの広い半導体層を
凹み内に成長するバリア層成長工程を含み、前記混晶半
導体層の頂部が量子箱ないし量子細線を形成する請求項
１〜４のいずれかに記載の量子効果半導体装置の製造方
法。 - 【請求項６】 さらに、前記バリア層成長工程と前記量
子効果成長工程とを繰り返す繰り返し工程を含む請求項
５記載の量子効果半導体装置の製造方法。 - 【請求項７】 一定の面方位の表面を有する基板と、 前記基板の表面に形成され、深さと共に頂部に向かって
収束する側面を有する凹みと、 前記凹み内に形成され、前記頂部上と頂部を囲む前記側
面上とでキャリアのバンド構造が異なる連続した第１の
混晶半導体層とを有する量子効果半導体装置。 - 【請求項８】 さらに、前記混晶半導体層の下に形成さ
れ、混晶半導体層よりもバンドギャップの広い第１のバ
リア層を有する請求項７記載の量子効果半導体装置。 - 【請求項９】 さらに、前記混晶半導体層の上に形成さ
れた第２のバリア層と前記第２のバリア層の上に形成さ
れ、前記頂部上と頂部を囲む前記側面上とでキャリアの
バンド構造が異なる連続した第２の混晶半導体層とを少
なくとも１周期有する請求項８記載の量子効果半導体装
置。 - 【請求項１０】 前記第１または第２の混晶半導体層の
上に、混晶半導体層よりもバンドギャップの広いキャッ
プ層を有する請求項７〜９のいずれかに記載の量子効果
半導体装置。 - 【請求項１１】 前記第１または第２の混晶半導体層の
少なくとも１つの前記側面上の厚さがボーア半径の２倍
より小さい請求項９記載の量子効果半導体装置。 - 【請求項１２】 前記第１または第２の混晶半導体層の
少なくとも１つが不純物をドープされ、量子ドットまた
は量子細線を構成する請求項９または１１記載の量子効
果半導体装置。 - 【請求項１３】 前記基板が（１１１）Ｂ表面を有する
閃亜鉛型結晶構造を有する化合物半導体基板であり、前
記凹みが３つの（１１１）Ａ面を側面とする３回対称の
三角錐側面である請求項９、１１、１２のいずれかに記
載の量子効果半導体装置。 - 【請求項１４】 前記基板がＧａＡｓで、前記混晶半導
体層がＩｎＧａＡｓ層である請求項１３記載の量子効果
半導体装置。 - 【請求項１５】 前記バリア層がＡｌＧａＡｓまたはＩ
ｎＧａＰである請求項１４記載の量子効果半導体装置。 - 【請求項１６】 前記基板がＩｎＰで、前記混晶半導体
層がＩｎＧａＡｓＰ層である請求項１３記載の量子効果
半導体装置。 - 【請求項１７】 前記バリア層がＩｎＰまたはＩｎＡｌ
ＧａＡｓＰである請求項１６記載の量子効果半導体装
置。 - 【請求項１８】 さらに一対の電極を含み、前記量子ド
ットまたは量子細線が電極間に結合された請求項１２〜
１７のいずれかに記載の量子効果半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17365395A JPH0927612A (ja) | 1995-07-10 | 1995-07-10 | 量子効果半導体装置とその製造方法 |
| US08/678,549 US6011271A (en) | 1994-04-28 | 1996-07-09 | Semiconductor device and method of fabricating the same |
| US09/366,564 US6235547B1 (en) | 1994-04-28 | 1999-08-04 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17365395A JPH0927612A (ja) | 1995-07-10 | 1995-07-10 | 量子効果半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0927612A true JPH0927612A (ja) | 1997-01-28 |
Family
ID=15964611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17365395A Pending JPH0927612A (ja) | 1994-04-28 | 1995-07-10 | 量子効果半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0927612A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001119012A (ja) * | 1999-10-15 | 2001-04-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2002141548A (ja) * | 2000-11-02 | 2002-05-17 | Fujitsu Ltd | 量子半導体装置、波長多重化光信号受信装置、光メモリ装置 |
| US6821805B1 (en) | 1999-10-06 | 2004-11-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, semiconductor substrate, and manufacture method |
| US6982435B2 (en) * | 1999-03-31 | 2006-01-03 | Toyoda Gosei Co., Ltd. | Group III nitride compound semiconductor device and method for producing the same |
| JP2013175755A (ja) * | 2010-05-10 | 2013-09-05 | Toshiba Corp | 半導体素子 |
| WO2016125435A1 (ja) * | 2015-02-02 | 2016-08-11 | スタンレー電気株式会社 | 量子ドットの製造方法および量子ドット |
-
1995
- 1995-07-10 JP JP17365395A patent/JPH0927612A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6982435B2 (en) * | 1999-03-31 | 2006-01-03 | Toyoda Gosei Co., Ltd. | Group III nitride compound semiconductor device and method for producing the same |
| US6821805B1 (en) | 1999-10-06 | 2004-11-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, semiconductor substrate, and manufacture method |
| KR100751617B1 (ko) * | 1999-10-06 | 2007-08-22 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치 및 반도체 기판과 그들의 제조방법 |
| CN100435436C (zh) * | 1999-10-06 | 2008-11-19 | 松下电器产业株式会社 | 半导体基板的制造方法 |
| JP2001119012A (ja) * | 1999-10-15 | 2001-04-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2002141548A (ja) * | 2000-11-02 | 2002-05-17 | Fujitsu Ltd | 量子半導体装置、波長多重化光信号受信装置、光メモリ装置 |
| JP2013175755A (ja) * | 2010-05-10 | 2013-09-05 | Toshiba Corp | 半導体素子 |
| WO2016125435A1 (ja) * | 2015-02-02 | 2016-08-11 | スタンレー電気株式会社 | 量子ドットの製造方法および量子ドット |
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