JP7667810B2 - 超薄バリア層を有する抵抗型メモリ装置及びその形成方法 - Google Patents

Description

本開示は、抵抗型メモリ装置及び抵抗型メモリ装置の製造方法に関する。

抵抗型メモリ装置には、少なくとも２つの抵抗状態を提供可能なメモリ素子が使用される。異なる抵抗状態は、異なる抵抗レベルを提供可能である。抵抗型ランダムアクセスメモリ（ＲＲＡＭ又はＲｅＲＡＭ）は、新規な抵抗型メモリ装置技術である。ＲｅＲＡＭ装置は、不揮発性メモリ装置であり、固体誘電材料の抵抗を変更することで動作する。抵抗が増加して電流のノードへの流れが阻止されるにつれて、メモリ状態は、「オフ」又は「０」状態を指示することができる。逆に、抵抗が減少して電流が流れられるようにつれて、「オン」又は「１」状態を指示することができる。類似した抵抗スイッチ原理を利用した他の新規な不揮発性メモリ技術としては、相変化メモリ（ｐｈａｓｅ－ｃｈａｎｇｅ ｍｅｍｏｒｙ；ＰＣＭ）、磁気抵抗ランダムアクセスメモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＭＲＡＭ）、導電性ブリッジＲＡＭ（ｃｏｎｄｕｃｔｉｖｅ－ｂｒｉｄｇｉｎｇ ＲＡＭ；ＣＢＲＡＭ）及びカーボンナノチューブメモリを含む。これらの新規な技術は、通常、フラッシュメモリの潜在的な代替品として認められる。しかしながら、今まで、これらの技術はまだ広く採用されていない。抵抗型メモリ技術は、依然として改善される必要がある。

本開示の各種の実施例によれば、抵抗型メモリ装置は、金属部と、金属部の上方における６ｎｍ以下の厚さを有するバリア層と、バリア層の上方にある下部電極と、下部電極の上方にあるスイッチ層と、スイッチ層の上方にある上部電極と、上部電極に接触する導電性ビアと、を備える。

別の実施例において、誘電材料層と、誘電材料層の第１の部分の上方にあり、バリア層と、バリア層の上方にある下部電極と、下部電極の上方にあるスイッチ層と、スイッチ層の上方にある上部電極と、を含む積層と、を備え、誘電材料層の第２の部分は、横方向に積層を取り囲み、且つ、誘電材料層の第２の部分の上面と積層の上部電極の上面との最大段差は、８０ｎｍより小さい抵抗型メモリ装置が提案される。

別の実施例において、金属部の上方に誘電材料層を形成する工程と、誘電材料層を通過して開口を形成するように誘電材料層をエッチングして、開口の底部に金属部の表面を露出させる工程と、開口の底部に露出する金属部の表面の上方に、６ｎｍ以下の厚さを有するバリア層を形成する工程と、バリア層の上方に下部電極を形成する工程と、下部電極の上方にスイッチ層を形成する工程と、スイッチ層の上方に上部電極を形成する工程と、上部電極に接触する導電性ビアを形成する工程と、を含む抵抗型メモリ装置の製造方法が提案される。

本開示の態様は、添付図面に合わせて読まれる際に、以下の詳細な記述内容から最もよく理解される。注意すべきなのは、業界における標準仕様によると、各種の特徴が縮尺通りに描かれていないことである。実際には、明らかに説明するために、各種の特徴の寸法は任意に増減可能である。
本開示の実施例によるメモリ装置アレイの形成前の第１の例示的構造の垂直横断面図である。 本開示の実施例によるメモリ装置アレイの形成中の第１の例示的構造の垂直横断面図である。 本開示の実施例による、上部階層の金属相互接続構造を形成した後の第１の例示的中間構造の垂直横断面図である。 本開示の一実施例による、第１の誘電材料層及び第１の誘電材料層に嵌め込まれる金属部を含む抵抗型メモリ装置の形成プロセス中の第１の例示的中間構造の垂直横断面図である。 本開示の実施例による、第１の誘電材料層の上面の上方に堆積される第２の誘電材料層及び金属部を含む抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。 本開示の実施例による、第２の誘電材料層の上面の上方に形成されるパターニングされたマスクを含む抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。 本開示の実施例による、第２の誘電材料層を通過して金属部の上面を露出させるための開口を形成することを示す抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。 第２の誘電材料層の上面と側面の上方、及び開口の底面上に堆積される金属部の露出した上面の上方に堆積される連続バリア層を示す抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。 本開示の実施例による、連続バリア層の上面の上方に堆積される連続下部電極層を示す抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。 本開示の実施例による、連続下部電極層の上方に堆積される連続スイッチ層を示す抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。 本開示の実施例による、連続スイッチ層の上方に堆積される選択的な連続キャップ層を示す抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。 本開示の実施例による、選択的な連続キャップ層の上方に堆積される連続上部電極層を示す抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。 本開示の実施例による、連続上部電極層の上方に堆積される連続ハードマスク層を示す抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。 本開示の実施例による、連続ハードマスク層の上方に位置するパターニングされたマスクを含む抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。 本開示の実施例による、連続スイッチ層の上方に第１の積層を提供するように連続ハードマスク層、連続上部電極層及び選択的な連続キャップ層の部分を除去するエッチングプロセスの後に抵抗型メモリ装置を形成するプロセス中の例示的中間構造の垂直横断面図である。 本開示の実施例による、連続スイッチ層の露出した上面の上方及び第１の積層の上面と側面の上方に堆積される連続間隔材料層を示す抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。 本開示の実施例による、第１の積層の側面の上方に少なくとも１つのスペーサを形成するように連続間隔材料層の部分を除去するエッチングプロセスの後に抵抗型メモリ装置を形成するプロセス中の例示的中間構造の垂直横断面図である。 本開示の実施例による、ハードマスク及び少なくとも１つのスペーサの上面の上方に位置するパターニングされたマスクを含む抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。 本開示の実施例による、第２の積層を提供するように連続スイッチ層、連続下部電極層及び連続バリア層の部分を除去するエッチングプロセスの後に抵抗型メモリ装置を形成するプロセス中の例示的中間構造の垂直横断面図である。 本開示の実施例による、第２の誘電材料層の露出した上面の上方にある第３の誘電材料層及び第２の積層の側面と上面の上方にある第３の誘電材料層を含む抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。 本開示の各種の実施例による、第３の誘電材料層の上方にある緩衝層を含む抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。 本開示の各種の実施例による、緩衝層の上方にある第４の誘電材料層を含む抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。 本開示の各種の実施例による、金属配線及び金属配線から第４の誘電材料層、緩衝層、第３の誘電材料層及びハードマスクを通過するように延伸するとともに上部電極の上面に接触する導電性ビアを含む抵抗型メモリ装置の垂直横断面図である。 本開示の別の実施例による抵抗型メモリ装置の垂直横断面図である。 本開示の別の実施例による抵抗型メモリ装置の垂直横断面図である。 本開示の別の実施例による抵抗型メモリ装置の垂直横断面図である。 本開示の別の実施例による抵抗型メモリ装置の垂直横断面図である。 本開示の別の実施例による抵抗型メモリ装置の垂直横断面図である。 本開示の実施例による抵抗型メモリ装置の製造方法を示すフローチャートである。

以下の開示内容により、提供される対象物を実施するための異なる特徴の多くの異なる実施例又は実例を提供する。以下、本開示を簡略化するように、コンポーネントと配置の特定の実例を記述する。勿論、これらは単に実例に過ぎず、制限しようとするものではない。例えば、以下の記述では、第１の特徴が第２の特徴の上方又はその上に形成されることは、第１の特徴と第２の特徴が直接接触するように形成される実施例を含んでもよく、別の特徴が第１の特徴と第２の特徴の間に形成されて第１の特徴と第２の特徴が直接接触しないことを可能にする実施例を含んでもよい。また、本開示の各種の実例において、数字及び／又はアルファベットを繰り返して参照してよい。この繰り返しは、簡単且つ明瞭にするためのものであり、且つそれ自身は、説明される各種の実施例及び／又は構成の間の関係を指示しない。

また、記述しやすくするために、本明細書において「…下方に」、「…の下に」、「下部」、「…の上に」、「上部」及び類似するものなどの空間相対用語を使用して、各図面に図示される１つの素子又は特徴と別（複数）の素子又は特徴の関係を記述してよい。空間相対用語は、各図面に描かれている配置以外の装置の使用又は動作時の異なる配置を網羅することを意図する。デバイスは、他の形で配置されてもよく（９０度回転又は他の配置）、且つ、本明細書において使用される空間相対記述子はそれに応じて類似するように解釈されてよい。

一般的には、本明細書に開示された各種の実施例は、抵抗型ランダムアクセスメモリ（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＲｅＲＡＭ）装置などの抵抗型メモリ装置、及び下部電極と抵抗型メモリ装置への電気接点の間に超薄バリア層を有する抵抗型メモリ装置の形成方法を含んでよい。

本明細書において使用される「抵抗型メモリ装置」は、メモリ素子の抵抗を変更することでデータをメモリ素子に記憶可能なメモリ装置を含む。メモリ素子の抵抗の変更は、（例えば、１秒よりも短い場合を含め、１分よりも短いなど、１０分よりも短い時間内に）迅速に発生可能であり、不揮発性であってよく（即ち、メモリ素子は、２４時間よりも長いような長時間に電力が印加されていない場合にその抵抗状態を維持する）、且つ可逆的であってよい。抵抗型メモリ装置は、通常、メモリアレイに編成された大量の独立動作するメモリセル（例えば１０３以上、１０５以上、１０６以上、又は１０９以上のメモリセル）を備え、メモリアレイの各メモリセルは、少なくとも２つの抵抗状態を提供（異なるレベルの抵抗を提供）可能なメモリ素子を含んでよい。

電気的ストレスをメモリ素子に印加することで（例えば電圧又は電流パルスを介して）、抵抗型メモリ装置の単独のメモリ素子の抵抗状態を変えることができる。例えば、ＲｅＲＡＭメモリ装置の場合、メモリ素子は、抵抗の第１の初期状態を有してよい。実施例において、メモリ素子は、誘電材料を含んでよく、且つその抵抗の初期状態は、比較的高い抵抗状態であってよい。メモリ素子の材料においてソフトブレークダウンを誘導するために、十分に高い電圧で１つ又は複数の電圧パルスを印加することで、初期の一括「形成」工程（「電鋳」工程とも呼ばれる）を実行してよい。「形成」工程の後に、メモリ素子は、抵抗が顕著に低下することができ、安定的な低抵抗状態（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ；ＬＲＳ）になる。

このプロセスを逆転させるために、１つ又は複数の更なる電圧パルスを印加することで「リセット」プロセスを実行してよく、これらの電圧パルスは、「形成」工程中に使用される電圧パルスと逆である極性を有してよく、これによって、メモリ素子は、抵抗が増加し、安定的な高抵抗状態（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ；ＨＲＳ）になる。「リセット」プロセスは、メモリ素子を経由する伝導経路、又は「フィラメント」を破壊し、メモリ素子を再び比較的高い抵抗にすることができる。「リセット」後のメモリ素子の抵抗率は、「形成」工程の前の初期抵抗状態に近い可能性がある。１つ又は複数の更なる電圧パルスを印加することで「設定」プロセスを実行してよく、更なる電圧パルスは、初期「形成」工程中に使用される電圧パルスと同じ極性を有する可能性があり、それによって伝導経路が改めて形成され、メモリ素子を低抵抗状態に変換する。

従って、セルのメモリ素子を高抵抗状態（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ；ＨＲＳ）から低抵抗状態（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ；ＬＲＳ）に変更することでメモリアレイの単独のメモリセルをプログラミングすることができ、その逆も同じである。読み取り動作中に、低電圧をメモリ素子に印加することができ、且つメモリセルを流れる電流に基づいて各メモリセルの論理状態を判定することができる。比較的高い電流の流れは、セルにおけるメモリ素子が低抵抗状態（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ；ＬＲＳ）を有することを示し、比較的低い電流の流れは、メモリ素子が高抵抗状態（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ；ＨＲＳ）を有することを示す。高抵抗状態（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ；ＨＲＳ）と低抵抗状態（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ；ＬＲＳ）を有するメモリ素子の間に検出された電流差は、抵抗型メモリ装置の「メモリウィンドウ」と呼ばれてよい。幾つかの実施例において、高い電流の流れ（即ち、ＬＲＳ）は、記憶されたデータ値「１」を指示してよく、低い電流の流れ（即ち、ＨＲＳ）は、記憶されたデータ値「０」を指示してよい。

１つのタイプの抵抗型メモリ装置は、誘電材料で形成されたスイッチ層（「記憶層」と呼ばれてもよい）と、スイッチ層の一側に位置する第１の導電層（「下部電極」と呼ばれてもよい）と、スイッチ層の他側に位置する第２の導電層（「上部電極」と呼ばれてもよい）と、を含む積層からなる単独のメモリ素子（即ち、メモリセル）を備えてよい。電気接点は、積層の対向する側における上部電極及び下部電極に電気的に接触することができる。スイッチ層と上部電極と下部電極が水平方向（即ち、支持基板の表面に平行）に延伸する実施例において、積層への電気接点は、金属配線又は金属ビアなどの、誘電材料に嵌め込まれる金属部を含んでよい。単独のメモリ素子を製造しやすいため、後工程（ｂａｃｋ－ｅｎｄ－ｏｆ－ｌｉｎｅ；ＢＥＯＬ）での統合に対して、この構成を有する抵抗型メモリ装置は、魅力的な選択肢であり得る。

上記のように抵抗型メモリ素子を形成する場合、通常、下部電極層を堆積する前にバリア層を堆積する。バリア層は、材料が下部電気接点（例えば、金属配線又はビア）からメモリ素子の下部電極に拡散し、下部電極を汚染してメモリ素子の性能を低下させる可能性を防止するためである。バリア層は、通常、物理気相堆積（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）などの物理堆積技術により形成される。バリア層は、１８ｎｍ以上の厚さを有してよい。

比較的厚いバリア層が存在すれば、抵抗型メモリ素子が比較的大きい垂直高さ（又は大きい「段差」と称される）を有するようになりやすい。メモリ素子のより大きい段差によって、処理時間が増加し、製造コストがより高くなり、収量がより低くなり、抵抗型メモリ装置の先端技術ノードにおける統合を抑制する可能性もある。

また、抵抗型メモリ素子を形成するには、単独のメモリ素子を形成する積層のそれぞれの間から、バリア層の部分を含め、材料を除去するために、エッチングプロセスを必要とする可能性がある。比較的厚いバリア層の部分を除去するためのエッチングプロセスによって、処理時間を増加させるおそれがあり、且つ厚さが不均一になり、部分的にメモリ素子の下にあるとともにメモリ素子の間に延伸する誘電エッチングストップ層を損害するおそれがある。これは、装置の歩留まりに悪影響を与える可能性がある。

抵抗型ランダムアクセスメモリ（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＲｅＲＡＭ）などの抵抗型メモリ装置における上記問題を解決するために、本明細書において開示された各種の実施例は、下部電極とメモリ装置への下部電気接点との間に設けられる超薄バリア層を備える抵抗型メモリ装置を含む。各種の実施例において、バリア層の厚さは、６ｎｍ以下であってよく、例えば、約１ｎｍ～約４．５ｎｍの間を含む約０．３ｎｍ～約６ｎｍの間である。超薄バリア層によって、抵抗型メモリ素子の総段差を、約２０％以上と多く低下させる場合を含め、１５％以上低下させることができる。各種の実施例によれば、超薄バリア層を使用すれば、部分的にメモリ素子の下にあるとともにメモリ素子の間に延伸する誘電エッチングストップ層の厚さの均一性を少なくとも約１５％更に向上させることができる。各種の実施例において、原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）などのコンフォーマル堆積プロセスにより超薄バリア層を形成してよい。超薄バリア層の各種の実施例によれば、製造可能性を改善し、抵抗型メモリ装置のために低下したコストとより高い歩留まりを提供することができ、且つ抵抗型メモリ装置の先端技術ノードにおける統合を促進することができる。

図１Ａを参照し、本開示の各実施例により、メモリ装置アレイの形成前の本開示の実施例による第１の例示的構造の垂直横断面図を示す。第１の例示的構造は、半導体材料層１０を含有する基板８を含んでよい。基板８は、半導体材料層が基板８の上面から基板８の底面まで連続的に延伸するシリコン基板などのバルク半導体基板、又は半導体材料層１０を埋め込み型絶縁体層（例えば酸化ケイ素層）の上にある上部半導体層として含む絶縁体上半導体層を含んでよい。例示的構造は、様々な装置領域を含んでよく、装置領域は、その中に後で少なくとも１つの不揮発性メモリセルアレイを形成可能なメモリアレイ領域５０を含んでよい。

例示的構造は、その中に後で各不揮発性メモリセルアレイと電界効果トランジスタを含む周辺回路との間の電気的接続を形成可能な周辺論理領域５２を含んでもよい。メモリアレイ領域５０及び論理領域５２の領域は、周辺回路の各種の素子を形成するために用いられてよい。

前工程（ｆｒｏｎｔ－ｅｎｄ－ｏｆ－ｌｉｎｅ；ＦＥＯＬ）動作中に、半導体材料層１０の上、及び／又はその中に電界効果トランジスタ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）などの半導体装置を形成してよい。例えば、シャロートレンチを形成し、後で酸化ケイ素などの誘電材料でシャロートレンチに充填することで、半導体材料層１０の上部部分にシャロートレンチアイソレーション構造１２を形成してよい。他の適切な誘電材料は、本開示の予期の範疇内にある。マスクイオン注入プロセスを実行することで、半導体材料層１０の上部部分の各領域に各種のドーピングウェル（明確に示されていない）を形成してよい。

ゲート構造２０は、ゲート誘電層、ゲート電極層及びゲートキャップ誘電層を堆積してパターニングすることで基板８の上面の上方に形成されてよい。各ゲート構造２０は、本明細書においてゲートスタック（ゲート誘電体２２、ゲート電極２４、ゲートキャップ誘電体２８）と呼ばれるゲート誘電体２２、ゲート電極２４とゲートキャップ誘電体２８の垂直スタックを含んでよい。イオン注入プロセスを実行することで、ソース拡張領域及びドレイン拡張領域を含み得る拡張注入領域を形成してよい。誘電ゲートスペーサ２６は、ゲートスタック（ゲート誘電体２２、ゲート電極２４、ゲートキャップ誘電体２８）の周囲に形成されてよい。ゲートスタック（ゲート誘電体２２、ゲート電極２４、ゲートキャップ誘電体２８）及び誘電ゲートスペーサ２６の各コンポーネントは、ゲート構造２０を構成する。ゲート構造２０を自己整合注入マスクとして使用することでディープ能動領域を形成する更なるイオン注入プロセスを実行してよい。このようなディープ能動領域は、ディープソース領域及びディープドレイン領域を含んでよい。ディープ能動領域の上部部分は、拡張注入領域の部分と重なってよい。拡張注入領域とディープ能動領域の各組み合わせは、電気バイアスによってソース領域又はドレイン領域であり得る能動領域１４を構成することができる。半導体チャネル１５は、隣り合う一対の能動領域１４の間の各ゲートスタック（ゲート誘電体２２、ゲート電極２４、ゲートキャップ誘電体２８）の下方に形成されてよい。金属半導体合金領域１８は、各能動領域１４の上面上に形成されてよい。電界効果トランジスタは、半導体材料層１０上に形成されてよい。各電界効果トランジスタは、ゲート構造２０、半導体チャネル１５、一対の能動領域１４（そのうちの一方がソース領域として用いられ、他方がドレイン領域として用いられる）、及び選択的な金属半導体合金領域１８を含んでよい。相補型金属酸化膜半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＣＭＯＳ）回路７５は、半導体材料層１０上に提供されてよく、薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）及び後で形成されるメモリ装置のトランジスタアレイ（複数）などに用いられる周辺回路を含んでよい。

その後、各種の相互接続階層構造を形成してよく、それらは、メモリ装置アレイを形成する前に形成され、本明細書において下部相互接続階層構造（Ｌ０、Ｌ１、Ｌ２）と呼ばれる。後で２つの階層の相互接続階層金属配線の上方に形成されるメモリ装置の二次元アレイの実施例において、下部相互接続階層構造（Ｌ０、Ｌ１、Ｌ２）は、接触階層構造Ｌ０、第１の相互接続階層構造Ｌ１、及び第２の相互接続階層構造Ｌ２を含んでよい。接触階層構造Ｌ０は、平坦化誘電層３１Ａ（酸化ケイ素などの平坦化可能な誘電材料を含む）及び各種のコンタクトビア構造４１Ｖ（能動領域１４又はゲート電極２４のうちの個別の１つに接触するとともに、平坦化誘電層３１Ａ内に形成される）を含んでよい。第１の相互接続階層構造Ｌ１は、第１の相互接続階層誘電（ｉｎｔｅｒｃｏｎｎｅｃｔ ｌｅｖｅｌ ｄｉｅｌｅｃｔｒｉｃ；ＩＬＤ）層３１Ｂ及び第１のＩＬＤ層３１Ｂ内に形成される第１の金属配線４１Ｌを含む。第１のＩＬＤ層３１Ｂは、第１の配線階層誘電層とも呼ばれる。第１の金属配線４１Ｌは、コンタクトビア構造４１Ｖの個別の１つに接触してよい。第２の相互接続階層構造Ｌ２は、第１のビア階層誘電材料層と第２の配線階層誘電材料層又は配線とビア階層誘電材料層のスタックを含み得る第２のＩＬＤ層３２を含む。第２のＩＬＤ層３２は、第１の金属ビア構造４２Ｖ及び第２の金属配線４２Ｌを含む第２の相互接続階層金属相互接続構造（４２Ｖ、４２Ｌ）内に形成されてよい。第２の金属配線４２Ｌの上面は、第２のＩＬＤ層３２の上面と面一であってよい。

図１Ｂは、本開示の実施例によるメモリ装置アレイの形成中の第１の例示的構造の垂直横断面図である。図１Ｂを参照し、第２の相互接続階層構造Ｌ２の上方のメモリアレイ領域５０に抵抗型メモリ装置などの不揮発性メモリセルアレイ９５を形成してよい。以下、不揮発性メモリセルアレイ９５の構造及び処理工程の細部を詳しく述べる。第３のＩＬＤ層３３は、不揮発性メモリセルアレイ９５の形成中に形成されてよい。不揮発性メモリセルアレイ９５の階層で形成された全ての構造の集合は、本明細書において第３の相互接続階層構造Ｌ３と呼ばれる。

図１Ｃは、本開示の実施例による、上部階層の金属相互接続構造を形成した後の第１の例示的構造の垂直横断面図である。図１Ｃを参照し、第３のＩＬＤ層３３に第３の相互接続階層金属相互接続構造（４３Ｖ、４３Ｌ）を形成してよい。第３の相互接続階層金属相互接続構造（第２の金属ビア構造４３Ｖ、第３の金属配線４３Ｌ）は、第２の金属ビア構造４３Ｖ及び第３の金属配線４３Ｌを含んでよい。その後、本明細書において上部相互接続階層構造（Ｌ４、Ｌ５、Ｌ６、Ｌ７）と呼ばれる更なる相互接続階層構造を形成してよい。例えば、上部相互接続階層構造（Ｌ４、Ｌ５、Ｌ６、Ｌ７）は、第４の相互接続階層構造Ｌ４、第５の相互接続階層構造Ｌ５、第６の相互接続階層構造Ｌ６及び第７の相互接続階層構造Ｌ７を含んでよい。第４の相互接続階層構造Ｌ４は、その中に第４の相互接続階層金属相互接続構造（４４Ｖ、４４Ｌ）（第３の金属ビア構造４４Ｖ及び第４の金属配線４４Ｌを含んでよい）が形成される第４のＩＬＤ層３４を含んでよい。第５の相互接続階層構造Ｌ５は、その中に第５の相互接続階層金属相互接続構造（４５Ｖ、４５Ｌ）（第４の金属ビア構造４５Ｖ及び第５の金属配線４５Ｌを含んでよい）が形成される第５のＩＬＤ層３５を含んでよい。第６の相互接続階層構造Ｌ６は、その中に第６の相互接続階層金属相互接続構造（４６Ｖ、４６Ｌ）（第５の金属ビア構造４６Ｖ及び第６の金属配線４６Ｌを含んでよい）が形成される第６のＩＬＤ層３６を含んでよい。第７の相互接続階層構造Ｌ７は、その中に第６の金属ビア構造４７Ｖ（第７の相互接続階層金属相互接続構造である）及び金属接合パッド４７Ｂが形成される第７のＩＬＤ層３７を含んでよい。金属接合パッド４７Ｂは、溶接接合（Ｃ４ボール接合又はワイヤ接合を使用可能である）に用いられるように構成可能であり、又は金属対金属接合（例えば銅対銅接合）に用いられるように構成可能である。

各ＩＬＤ層は、ＩＬＤ層３０と呼ばれてよい。相互接続階層金属相互接続構造のそれぞれは、金属相互接続構造４０と呼ばれてよい。同一の相互接続階層構造（Ｌ２～Ｌ７）内に位置する金属ビア構造と金属配線の上にある各々の連続的な組み合わせは、２つのシングルダマシンプロセス手順により２つの異なる構造として形成されてもよく、又はデュアルダマシンプロセスにより単一構造として同時に形成されてもよい。金属相互接続構造４０のそれぞれは、個別の金属ライナ（例えば厚さが２ナノメートル（ｎａｎｏｍｅｔｅｒ；ｎｍ）～２０ｎｍの範囲内にあるＴｉＮ、ＴａＮ、又はＷＮ層）及び個別の金属充填材料（例えばＷ、Ｃｕ、Ｃｏ、Ｍｏ、Ｒｕ、他の元素金属、或いはそれらの合金又は組み合わせ）を含んでよい。金属ライナ及び金属充填材料として用いられる他の適切な材料は、本開示の予期の範疇内にある。各種のエッチングストップ誘電層及び誘電キャップ層は、垂直に隣り合うペアになるＩＬＤ層３０の間に挿入されてもよく、又は１つ又は複数のＩＬＤ層３０内に組み込まれてもよい。

本開示において抵抗型メモリ装置などの不揮発性メモリセルアレイ９５が第３の相互接続階層構造Ｌ３のコンポーネントとして形成可能である実施例を利用して記述したが、本明細書において不揮発性メモリセルアレイ９５が任意の他の相互接続階層構造（例えば、Ｌ１～Ｌ７）のコンポーネントとして形成可能である実施例が明確に想定されている。また、本開示において８つの相互接続階層構造の集合を形成する実施例を利用して記述したが、本明細書において異なる数の相互接続階層構造を使用する実施例が明確に想定されている。また、本明細書においてメモリアレイ領域５０における複数の相互接続階層構造内に２つ以上の不揮発性メモリセルアレイ９５を提供可能である実施例が明確に想定されている。本開示において不揮発性メモリセルアレイ９５が単一の相互接続階層構造中に形成可能である実施例を利用して記述したが、本明細書において不揮発性メモリセルアレイ９５が２つの垂直に隣り合う相互接続階層構造の上方に形成可能である実施例が明確に想定されている。また、本明細書において不揮発性メモリセルアレイ９５が半導体材料層１０上又は半導体材料層１０内（例えば、前工程（ｆｒｏｎｔ－ｅｎｄ－ｏｆ－Ｌｉｎｅ；ＦＥＯＬ）動作中）に形成可能である実施例が明確に想定されている。

図２～図２１は、本開示の各種の実施例による抵抗型メモリ装置の形成プロセス中の例示的構造の順次的な垂直横断面図である。抵抗型メモリ装置には、図１Ｂ及び図１Ｃに示すように、メモリセルアレイ９５の一部であるメモリセルが形成されてよい。図２を参照し、第１の誘電材料層１０１は、基板、例えば図１Ａ～図１Ｃに示すように半導体材料層１０を含有する基板８の上方に堆積されてよい。基板８は、ＦＥＯＬプロセス中に形成された制御素子を含んでよい。幾つかの実施例において、基板８と第１の誘電材料層１０１の間にＩＬＤ層などの１つ又は複数の更なる誘電材料層が堆積されてよい。このような実施例において、第１の誘電材料層１０１を省いてもよい。例えば、上記で図１Ｂ及び図１Ｃについて検討されたＩＬＤ層３２は、第１の誘電材料層１０１の代わりとされてよい。

第１の誘電材料層１０１は、酸化ケイ素（ＳｉＯ_２）、窒化ケイ素（ＳｉＮ_４）、酸化ハフニウム（ＨｆＯ_２）、ケイ酸ハフニウム（ＨｆＳｉＯ）、酸化ハフニウムタンタル（ＨｆＴａＯ）、チタン酸ハフニウム（ＨｆＴｉＯ）、酸化ハフニウムジルコニウム（Ｈｆ_０．５Ｚｒ_０．５Ｏ_２）、酸化タンタル（Ｔａ_２Ｏ_５）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム－酸化アルミニウム（ＨｆＯ_２－Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）、炭化ケイ素（ＳｉＣ）又は類似するものなどの任意の適切な誘電材料で形成されてよい。幾つかの実施例において、第１の誘電材料層１０１は、フルオロシリケートガラス（ＦＳＧ）、水素シルセスキオキサン（ＨＳＱ）、ベンゾシクロブテン（ＢＣＢ）、有機ポリマー誘電材料、炭素ドープ酸化ケイ素、多孔質二酸化ケイ素、ポリマーフォーム、及び類似するものなどの低ｋ誘電材料で形成されてよい。幾つかの実施例において、第１の誘電材料層１０１は、基板８上に形成される真性酸化物層であってよい。他の適切な誘電材料も、本開示の予期の範疇内にある。

任意の適切な堆積プロセスにより第１の誘電材料層１０１を堆積してもよい。ここで、適切な堆積プロセスは、化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、物理気相堆積（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）、原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）、高密度プラズマＣＶＤ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ ＣＶＤ；ＨＤＰＣＶＤ）、有機金属ＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃ ＣＶＤ；ＭＯＣＶＤ）、プラズマ強化ＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ＣＶＤ；ＰＥＣＶＤ）、スパッタリング、レーザアブレーション、又は類似するものを含んでよい。

図２を再び参照し、金属配線又はビアなどの金属部１０３は、第１の誘電材料層１０１に嵌め込まれてよい。幾つかの実施例において、基板８と金属部１０３の間に金属ビア構造及び金属配線などの１つ又は複数の更なる金属相互接続構造を堆積してよい。これらの実施例において、金属部１０３を省いてもよい。例えば、上記で図１Ｂ及び図１Ｃについて検討された金属配線４２Ｌ又はビア４２Ｖは、金属部１０３の代わりとされてよい。

各種の実施例において、金属部１０３は、第１の誘電材料層１０１により横方向に取り囲まれる。各種の実施例において、金属部１０３の上面は、第１の誘電材料層１０１の上面と実質的に面一であってよい。下記で更に詳しく述べられるように、後で金属部１０３の上面の上方に少なくとも１つの抵抗型メモリ装置を形成してよい。従って、金属部１０３は、底部金属部１０３と呼ばれてもよい。

金属部１０３は、銅（Ｃｕ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、イリジウム（Ｉｒ）、鉄（Ｆｅ）、ベリリウム（Ｂｅ）、クロム（Ｃｒ）、アンチモン（Ｓｂ）、オスミウム（Ｏｓ）、トリウム（Ｔｈ）、バナジウム（Ｖ）、それらの合金、及びそれらの組み合わせなどの任意の適切な導電性材料を含んでよい。幾つかの実施例において、金属部１０３は、第１の誘電材料層１０１に接触する金属ライナ（例えばＴｉＮ、ＴａＮ、又はＷＮ）、及び金属ライナの上方に位置する金属充填材料（例えばＷ、Ｃｕ、Ｃｏ、Ｍｏ、Ｒｕ、他の元素金属、又はそれらの合金又は組み合わせ）を含んでよい。金属部１０３に用いられる他の適切な導電性材料は、本開示の予期の範疇内にある。

金属部１０３は、フォトリソグラフィでパターニングされたマスクを介して第１の誘電材料層１０１を選択的にエッチングすることで、第１の誘電材料層１０１中に１つ又は複数のグルーブ又は開口を形成し、第１の誘電材料層１０１の上面の上方及び１つ又は複数のグルーブ又は開口内に１つ又は複数の金属材料（例えば、金属ライナ層及び金属充填材料）を堆積し、且つ化学機械平坦化（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉｚａｔｉｏｎ；ＣＭＰ）プロセスなどの平坦化プロセスを実行することで、第１の誘電材料層１０１の上面の上方から金属材料（複数）を除去し、且つ第１の誘電材料層１０１に嵌め込まれる１つ又は複数の金属部１０３を提供することにより形成されてよい。金属部１０３の金属材料（複数）は、任意の適切な堆積プロセスで堆積されてよい。例えば、適切な堆積プロセスは、物理気相堆積（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）、スパッタリング、化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）、プラズマ強化化学気相堆積（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ＣＶＤ；ＰＥＣＶＤ）、電気化学堆積、又はそれらの組み合わせを含んでよい。

幾つかの実施例において、第１の誘電材料層１０１中に複数の金属部１０３を形成してよく、各金属部１０３は、第１の誘電材料層１０１に嵌め込まれ、且つ第１の誘電材料層１０１により横方向に取り囲まれてよい。複数の金属部１０３は、少なくとも第１の水平方向ｈｄ１に沿って互いに隔てられてよい。

図３は、本開示の実施例による、第１の誘電材料層１０１の上面の上方に堆積される第２の誘電材料層１０５及び金属部１０３を含む抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。図３を参照し、第２の誘電材料層１０５は、以上に記載の適切な誘電材料からなってよく、且つ以上に記載の適切な堆積プロセスで堆積されてよい。各種の実施例において、第２の誘電材料層１０５は、第１の誘電材料層１０１と異なる誘電材料からなってよい。幾つかの実施例において、第２の誘電材料層１０５は、後続のエッチング工程に使用されるエッチング薬品と異なるエッチング特性（即ち、高いエッチング耐性）を有するエッチングストップ層であってよい。非限定的な一実施例において、第２の誘電材料層１０５は、炭化ケイ素を含んでよい。第２の誘電材料層１０５は、第１の誘電材料層１０１の厚さより小さい厚さを有してよい。幾つかの実施例において、第２の誘電材料層１０５は、約５ｎｍ～約３０ｎｍの間の厚さを有してよいが、第２の誘電材料層１０５のより大きい厚さ及びより小さい厚さは、本開示の予期の範疇内にある。

図４は、本開示の実施例による、第２の誘電材料層１０５の上面の上方に形成されるパターニングされたマスク１０７を含む抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。図４を参照し、マスク１０７を通過して１つ又は複数の開口を形成するように、フォトリソグラフィによりフォトレジスト層及び／又はハードマスクを含み得るマスク１０７をパターニングしてよい。

図５は、本開示の実施例による、第２の誘電材料層１０５を通過して金属部１０３の上面を露出させるための開口１０８を形成することを示す抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。図５を参照し、例示的中間構造としては、パターニングされたマスク１０７を通過するようにエッチングすることで、第２の誘電材料層１０５の部分を除去し、金属部１０３の上面を露出させてよい。エッチングプロセスの後、適切なプロセスにより（例えば、アッシング又は溶媒を使用して溶解することにより）パターニングされたマスク１０７を除去してよい。

幾つかの実施例において、エッチングプロセスにより第２の誘電材料層１０５を通過して複数の開口１０８を形成してよい。開口１０８のそれぞれによって、金属部１０３の上面の一部を露出させることができる。開口１０８のそれぞれは、後で形成される抵抗型メモリ素子アレイの抵抗型メモリ素子の位置に対応してよい。

図６は、第２の誘電材料層１０５の上面と側面の上方、及び開口１０８の底面の上方にある金属部１０３の露出した上面の上方に堆積される連続バリア層１０９Ｌを示す抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。図６を参照し、堆積プロセスにより連続バリア層１０９Ｌを堆積してよい。各種の実施例において、原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）により連続バリア層１０９Ｌを堆積してよい。ＡＬＤ堆積プロセスは、表面をガス種の交互シーケンス（前駆体パルスと呼ばれてよい）に露出させて表面に薄膜を生長させる薄膜堆積プロセスである。薄膜を生成可能な他の適切な堆積プロセスは、本開示の予期の範囲内にある。

連続バリア層１０９Ｌは、導電性材料からなってよく、導電性材料は、金属部１０３の材料（複数）が後で連続バリア層１０９Ｌ上に形成される抵抗型メモリ装置の下部電極に拡散することを防止又は基本的に抑制する拡散バリア層として用いられる。各種の実施例において、連続バリア層１０９Ｌは、導電性酸化物、窒化物及び／又は酸窒化物材料を含んでよい。幾つかの実施例において、連続バリア層１０９Ｌの導電性酸化物、窒化物及び／又は酸窒化物材料は、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）及びマグネシウム（Ｍｇ）から選択される少なくとも１つの金属を含んでよい。非限定的な一実施例において、連続バリア層１０９Ｌは、窒化タンタル（ＴａＮ）を含んでよい。

図６を再び参照し、連続バリア層１０９Ｌは、６ｎｍ以下である厚さＴ１を有してよく、例えば、約１ｎｍ～約４．５ｎｍの間を含む約０．３ｎｍ～約６ｎｍの間である。連続バリア層１０９Ｌのより大きい厚さ及びより小さい厚さＴ１は、本開示の予期の範疇内にある。連続バリア層１０９Ｌの厚さＴ１は、効果的な拡散バリアを提供するために十分でありながら、大き過ぎるため連続バリア層１０９Ｌの抵抗が大き過ぎるようになることはない。非限定的な一実施例において、連続バリア層１０９Ｌの厚さＴ１は、約２ｎｍ～約３ｎｍの間であってよい。

連続バリア層１０９ＬがＡＬＤにより形成される実施例において、堆積プロセスは、熱ＡＬＤプロセス及び／又はプラズマ強化ＡＬＤプロセスを含んでよい。各種の実施例において、１５０℃と３００℃の間の温度でＡＬＤ堆積プロセスを実行してよい。ＴａＮを含む連続バリア層１０９Ｌを形成するためのＡＬＤプロセス中に使用される適切な前駆体は、例えばタンタル前駆体であるペンタキス（ジメチルアミノ）タンタル（Ｖ）（ＰＤＭＡＴ）及び／又は塩化タンタル（ＴａＣｌ５）、及び窒素前駆体であるアンモニア（ＮＨ３）を含んでよい。他の適切な前駆体材料は、本開示の予期の範疇内にある。

各種の実施例において、ＡＬＤにより形成される連続バリア層１０９Ｌの密度は、物理気相堆積（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）により形成される等価バリア層の密度より大きくなることができる。従って、各種の実施例によれば、ＡＬＤにより形成される連続バリア層１０９Ｌは、効果的な拡散バリアを提供しながら、相当に薄くされてよい（例えば≦６ｎｍであるが、ＰＶＤにより形成される層は約１８ｎｍである）。各種の実施例による比較的薄いバリア層によって、後で形成される抵抗型メモリ素子（複数）の総段差が減少可能になる。また、ＡＬＤなどのコンフォーマル堆積プロセスを使用することで、連続バリア層１０９Ｌの厚さＴ１をより効果的に制御することができ、且つ、厚さＴ１は、例示的中間構造において最も小さく変化するか又は変化しない。

図７は、本開示の実施例による、連続バリア層１０９Ｌの上面の上方に堆積される連続下部電極層１１１Ｌを示す抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。連続下部電極層１１１Ｌは、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、金（Ａｕ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、アルミニウム銅（ＡｌＣｕ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、イリジウム（Ｉｒ）、鉄（Ｆｅ）、ベリリウム（Ｂｅ）、クロム（Ｃｒ）、アンチモン（Ｓｂ）、オスミウム（Ｏｓ）、トリウム（Ｔｈ）、バナジウム（Ｖ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、それらの合金、及びそれらの組み合わせなどの任意の適切な導電性材料を含んでよい。連続下部電極層１１１Ｌに用いられる他の適切な導電性材料は、本開示の予期の範疇内にある。連続下部電極層１１１Ｌは、単層の導電性材料又は同じか異なる組成を有し得る多層の導電性材料を含んでよい。以上に記載の適切な堆積方法により連続下部電極層１１１Ｌを堆積してよい。

図８は、本開示の実施例による、連続下部電極層１１１Ｌの上方に堆積される連続スイッチ層１１３Ｌを示す抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。各種の実施例において、連続スイッチ層１１３Ｌは、連続下部電極層１１１Ｌの上面の上方にコンフォーマルに堆積されてよい。以上に記載の適切な堆積プロセスにより連続スイッチ層１１３Ｌを堆積してよい。

連続スイッチ層１１３Ｌは、高抵抗状態（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ；ＨＲＳ）と低抵抗状態（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ；ＬＲＳ）との間で切替可能な固体誘電材料を含んでよい。連続スイッチ層１１３Ｌに用いられる適切な材料は、例えば、酸化チタン（ＴｉＯ_２）、酸化ハフニウム（ＨｆＯ_２）、酸化ハフニウムアルミニウム（ＨＦ_ｘＡｌ_１－ｘＯ_２）、酸化タンタル（Ｔａ_２Ｏ_５）、酸化タングステン（ＷＯ_２）、酸化ジルコニウム（ＺｒＯ_２）、酸化ハフニウムジルコニウム（Ｈｆ_ｘＺｒ_１－ｘＯ_２、０．１≦ｘ≦０．９）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ニッケル（ＮｉＯ）、酸化亜鉛（ＺｎＯ）及び酸化ケイ素（ＳｉＯ_２）などの誘電材料、金属酸化物及び／又は高ｋ材料を含んでよい。抵抗スイッチ性質を有する他の適切な材料は、本開示の予期の範疇内にある。連続スイッチ層１１３Ｌは、単層材料又は同じか異なる組成を有する多層材料を含んでよい。

図９は、本開示の実施例による、連続スイッチ層１１３Ｌの上方に堆積される選択的な連続キャップ層１１５Ｌを示す抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。各種の実施例において、選択的な連続キャップ層１１５Ｌは、連続スイッチ層１１３Ｌの上面の上方にコンフォーマルに堆積されてよい。選択的な連続キャップ層１１５Ｌは、以上に記載の適切な堆積プロセスにより堆積されてよい。

選択的な連続キャップ層１１５Ｌは、酸素貯蔵機能を提供する材料を含んでよく、酸素貯蔵機能は、連続スイッチ層１１３Ｌの誘電材料における相変化に寄与する。幾つかの実施例において、連続キャップ層１１５Ｌは、酸素濃度が比較的低い金属又は金属酸化物であってよい。選択的な連続キャップ層１１５Ｌに用いられる適切な金属材料は、例えばチタン（Ｔｉ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、タンタル（Ｔａ）及びアルミニウム（Ａｌ）、それらの組み合わせ及び合金を含んでよい。選択的な連続キャップ層１１５Ｌに用いられる適切な金属酸化物材料は、例えば酸化チタン（ＴｉＯ_ｘ）、酸化ハフニウム（ＨｆＯ_ｘ）、酸化ジルコニウム（ＺｒＯ_ｘ）、酸化ゲルマニウム（ＧｅＯ_ｘ）、酸化セリウム（ＣｅＯ_ｘ）及び酸化タンタル（ＴａＯ_ｘ）、それらの組み合わせを含んでよい。酸素貯蔵機能を有する他の適切なキャップ層材料は、本開示の予期の範疇内にある。

図１０は、本開示の実施例による、選択的な連続キャップ層１１５Ｌの上方に堆積される連続上部電極層１１７Ｌを示す抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。選択的なキャップ層１１５Ｌが存在しない実施例において、連続上部電極層１１７Ｌは、連続スイッチ層１１３Ｌの上面の上方に堆積されてよい。以上に記載の適切な堆積プロセスにより連続上部電極層１１７Ｌを堆積してよい。

連続上部電極層１１７Ｌは、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、金（Ａｕ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、アルミニウム銅（ＡｌＣｕ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、イリジウム（Ｉｒ）、鉄（Ｆｅ）、ベリリウム（Ｂｅ）、クロム（Ｃｒ）、アンチモン（Ｓｂ）、オスミウム（Ｏｓ）、トリウム（Ｔｈ）、バナジウム（Ｖ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、それらの合金、及びそれらの組み合わせなどの任意の適切な導電性材料を含んでよい。連続上部電極層１１７Ｌに用いられる他の適切な材料は、本開示の予期の範疇内にある。幾つかの実施例において、連続上部電極層１１７Ｌは、連続下部電極層１１１Ｌと同じ材料（複数）からなってもよい。又は、連続上部電極層１１７Ｌと連続下部電極層１１１Ｌは、異なる材料からなってもよい。連続上部電極層１１７Ｌは、単層の導電性材料又は同じか異なる組成を有し得る多層の導電性材料を含んでよい。

図１１は、本開示の実施例による、連続上部電極層１１７Ｌの上方に堆積される連続ハードマスク層１１９Ｌを示す抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。連続ハードマスク層１１９Ｌは、炭化ケイ素（ＳｉＣ）、酸窒化ケイ素（ＳｉＯＮ）、窒化ケイ素（ＳｉＮ）及び類似するものなどの適切な誘電材料からなってよい。連続ハードマスク層１１９Ｌに用いられる他の適切な材料は、本開示の予期の範疇内にある。以上に記載の適切な堆積プロセスにより連続ハードマスク層１１９Ｌを堆積してよい。実施例において、図１１に示すように、連続ハードマスク層１１９Ｌの平坦上面１２０を提供するように、化学機械平坦化（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉｚａｔｉｏｎ；ＣＭＰ）プロセスなどの平坦化プロセスを実行してよい。

図１２は、本開示の実施例による、連続ハードマスク層１１９Ｌの上方に位置するパターニングされたマスク１２１を含む抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。図１２を参照し、パターニングされたマスク１２１は、フォトリソグラフィでパターニングされたフォトレジスト層を含んでよく、例示的構造の第１の領域１２２がパターニングされたマスク１２１により覆われ、且つ例示的構造の第２の領域１２４がパターニングされたマスク１２１により露出する。第１の領域１２２は、金属部１０３の上にあってよく、且つ後で形成される抵抗型メモリ素子の位置に対応してよい。各種の実施例において、例示的中間構造は、パターニングされたマスク１２１がその上にある複数の第１の領域１２２を含んでよく、第１の領域１２２のそれぞれは、金属部１０３の上にあり、且つ後で形成される抵抗型メモリ素子の位置に対応する。パターニングされたマスク１２１により露出した第２の領域１２４は、個別の第１の領域１２２の間で連続的に延伸可能である。

図１３は、本開示の実施例による、連続スイッチ層１１３Ｌの上方に第１の積層１２６を提供するように連続ハードマスク層１１９Ｌ、連続上部電極層１１７Ｌ及び選択的な連続キャップ層１１５Ｌの部分を除去するエッチングプロセスの後に抵抗型メモリ装置を形成するプロセス中の例示的中間構造の垂直横断面図である。図１３を参照し、異方性エッチングプロセスなどのエッチングプロセスを利用してパターニングされたマスク１２１により露出した例示的中間構造の第２の領域１２４から連続ハードマスク層１１９Ｌ、連続上部電極層１１７Ｌ及び選択的な連続キャップ層１１５Ｌの部分を除去してよい。幾つかの実施例において、エッチングプロセスは、複数のエッチング工程を含んでよい。例えば、連続ハードマスク層１１９Ｌの部分を除去し、且つ第１の領域１２２内に離散ハードマスク１１９を提供するように、初期エッチング工程を実行してよい。パターニングされたマスク１２１は、選択的にアッシング又は溶媒を使用して溶解するなどの適切なプロセスにより除去されてよい。続いて、連続上部電極層１１７Ｌ及び選択的な連続キャップ層１１５Ｌの部分を除去し、連続スイッチ層１１３Ｌの上方にある離散ハードマスク１１９、離散上部電極１１７及び選択的な離散キャップ層１１５を含む第１の積層１２６を提供するように、１つ又は複数の後続のエッチング工程を実行してよい。後続のエッチング工程（複数）には初期エッチング工程と異なるエッチング薬品を使用可能であり、それによってハードマスク１１９は上部電極１１７及び選択的なキャップ層１１５が例示的中間構造の第１の領域１２２においてエッチングされないように保護することができる。

各種の実施例において、エッチングプロセスの後、例示的中間構造は、連続スイッチ層１１３Ｌの上方にある複数の第１の積層１２６を含むようになることができ、各第１の積層１２６は、金属部１０３の上にあってよく、且つ後で形成される抵抗型メモリ素子の位置に対応してよい。

図１４は、本開示の実施例による、連続スイッチ層１１３Ｌの露出した上面の上方及び第１の積層１２６の上面と側面の上方に堆積される連続間隔材料層１２３Ｌを示す抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。図１４を参照し、連続間隔材料層１２３Ｌは、酸化物及び／又は窒化物材料（例えば、ＳｉＮ）を含む以上に記載の適切な誘電材料からなってよく、且つ以上に記載の適切な堆積プロセスにより堆積されてよい。

図１５は、本開示の実施例による、第１の積層１２６の側面の上方に少なくとも１つのスペーサ１２３を形成するように連続間隔材料層１２３Ｌの部分を除去するエッチングプロセスの後に抵抗型メモリ装置を形成するプロセス中の例示的中間構造の垂直横断面図である。図１５を参照し、ハードマスク１１９の上面の上方及び連続スイッチ層１１３Ｌの部分の上方から連続間隔材料層１２３Ｌを除去するように、エッチングプロセスを実行してよい。エッチングプロセスの後、連続間隔材料層１２３Ｌの残りの部分は、少なくとも１つのスペーサ１２３を形成可能である。幾つかの実施例において、単一のスペーサ１２３は、第１の積層１２６の周辺を取り囲むように連続的に延伸してもよい。又は、複数のスペーサ１２３は、第１の積層１２６の異なる側面に位置してもよい。少なくとも１つのスペーサ１２３は、連続スイッチ層１１３Ｌの上方に位置してよく、且つ第１の積層１２６の側面に沿って延伸してよい。

図１６は、本開示の実施例による、ハードマスク１１９の上面の上方に位置するパターニングされたマスク１２５及び少なくとも１つのスペーサ１２３を含む抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。図１６を参照し、パターニングされたマスク１２５は、パターニングされたマスク１２５が第１の積層１２６及び第１の積層１２６の側面の上方に延伸する少なくとも１つのスペーサ１２３を覆うように、フォトリソグラフィによりパターニングされたフォトレジスト層を含んでよい。連続スイッチ層１１３Ｌの上面は、パターニングされたマスク１２５により露出可能である。例示的構造が複数の第１の積層１２６を含む実施例において、パターニングされたマスク１２５は、第１の積層１２６及び積層１２６の側面の上方に延伸するスペーサ１２３のそれぞれを覆ってよい。

図１７は、本開示の実施例による、第２の積層１２７を提供するように連続スイッチ層１１３Ｌ、連続下部電極層１１１Ｌ及び連続バリア層１０９Ｌの部分を除去するエッチングプロセスの後に抵抗型メモリ装置を形成するプロセス中の例示的中間構造の垂直横断面図である。図１７を参照し、異方性エッチングプロセスなどのエッチングプロセスを利用してパターニングされたマスク１２５により露出した連続スイッチ層１１３Ｌ、連続下部電極層１１１Ｌ及び連続バリア層１０９Ｌの部分を除去してよい。エッチングプロセスは、第２の誘電材料層１０５でストップしてよい。パターニングされたマスク１２５は、ハードマスク１１９、上部電極１１７、選択的なキャップ層１１５及び少なくとも１つのスペーサ１２３がエッチングプロセス中にエッチングされないように保護することができる。各種の実施例において、第２の誘電材料層１０５は、エッチングストップ層であってよく、連続バリア層１０９Ｌの部分を除去するためのエッチング薬品に対するエッチング耐性が連続バリア層１０９Ｌの材料よりも高い。エッチングプロセスの後、適切なプロセスにより（例えば、アッシング又は溶媒を使用して溶解することにより）パターニングされたマスク１２５を除去してよい。

エッチングプロセスにより、離散バリア層１０９と、バリア層１０９の上方にある離散下部電極１１１と、下部電極１１１の上方にある離散スイッチ層１１３と、スイッチ層１１３の上方にある選択的なキャップ層１１５と、選択的なキャップ層１１５の上方にある上部電極１１７と、上部電極１１７の上方にあるハードマスク１１９と、を含む第２の積層１２７を形成することができる。第２の積層１２７は、スイッチ層１１３の上面の上方及び選択的なキャップ層１１５、上部電極１１７とハードマスク１１９の側面の上方にある少なくとも１つのスペーサ１２３を含んでもよい。第２の積層１２７は、例示的中間構造の第３の領域１２８に位置してよい。第３の領域１２８は、少なくとも１つの水平方向（例えば、図１７における第１の水平方向ｈｄ１）に沿って上記で図１２を参照して記載した第１の領域１２２よりも大きい横方向範囲を有してよい。第２の誘電材料層１０５の上面は、例示的中間構造の第４の領域１３０に露出してよい。第４の領域１３０は、横方向に第２の積層１２７を取り囲んでよい。

各種の実施例において、例示的中間構造は、複数の第３の領域１２８を含んでよく、各第３の領域１２８は、図１７に示すように、第２の積層１２７を含んでよい。第２の誘電材料層１０５の上面を露出させる第４の領域１３０は、第３の領域１２８のそれぞれにおける第２の積層１２７の間で連続的に延伸してよい。

図１７を再び参照し、第２の積層１２７のバリア層１０９は、６ｎｍ以下である厚さＴ１を有してよく、例えば、約１ｎｍ～約４．５ｎｍの間を含む約０．３ｎｍ～約６ｎｍの間である。各種の実施例において、バリア層１０９は、第２の誘電材料層１０５の上面の上方において水平方向に延伸する外部部分１３４、及び外部部分１３４に対して垂直に凹むとともに金属部１０３の上面の上方において水平方向に延伸する中央部分１３６を含んでよい。凹んだ中央部分１３６は、金属部１０３と下部電極１１１の間に位置してよい。各種の実施例において、バリア層１０９の凹んだ中央部分１３６は、金属部１０３の上面に直接接触してよく、且つ下部電極１１１の下面に直接接触してもよい。

各種の実施例において、バリア層１０９の凹んだ中央部分１３６の下面は、第２の誘電材料層１０５の下面と面一であってよい。各種の実施例において、例示的中間構造の第４の領域１３０における第２の誘電材料層１０５の上面１３８は、バリア層１０９の外部部分１３４の下面と面一であってもよく、又は垂直にその下に位置してもよい。図１７に示される例示的中間構造において、下部電極１１１、スイッチ層１１３、選択的なキャップ層１１５及び上部電極１１７のそれぞれは、いずれもバリア層１０９に類似する形状を有してよく、且つバリア層１０９の外部部分１３４の上方において水平方向に延伸する外部部分、及びバリア層１０９の凹んだ中央部分１３６の上に位置する外部部分に対して垂直に凹む中央部分を含んでよい。

第２の誘電材料層１０５は、例示的中間構造の第４の領域１３０において厚さＴ２を有してよい。幾つかの実施例において、例示的中間構造の第３の領域１２８に第２の積層１２７を形成するエッチングプロセスの後に、第４の領域１３０における第２の誘電材料層１０５の厚さＴ２は、第３の領域１２８における第２の誘電材料層１０５の厚さより小さくてよい。幾つかの実施例において、第４の領域１３０における第２の誘電材料層１０５の厚さＴ２は、第３の領域１２８における第２の誘電材料層１０５の厚さより少なくとも約１ｎｍ小さくてよい。例示的中間構造の第４の領域１３０において、第２の誘電材料層１０５の厚さＴ２の均一性は、ハーフ均一性パーセンテージで特徴付けられてよく、ハーフ均一性パーセンテージは、誘電材料層１０５の最大厚さと最小厚さの間の範囲の半分を誘電材料層１０５の平均厚さで割ってから、１００をかけたものに等しい。各種の実施例において、適切な厚さ計測技術（例えば通常ナノメートルスケールの薄膜厚さを計測するための分光反射率計測技術）を利用して計測する場合、厚さＴ２のハーフ均一性パーセンテージは、８％より小さいことを含め、９％より小さくてよい。幾つかの実施例において、厚さＴ２は、１２％より小さいような１４％より小さい３シグマ均一性メトリック（３－ｓｉｇｍａ ｕｎｉｆｏｒｍｉｔｙ ｍｅｔｒｉｃ）を有してよい。

各種の実施例において、第２の誘電材料層１０５の厚さＴ２は、所定の厚さ（例えば、≧１８ｎｍ）のバリア層１０９を有する等価構造に対して改良された均一性を有することができる。各種の実施例によれば、超薄（例えば、≦６ｎｍ）バリア層１０９を備えることで、連続バリア層１０９Ｌの部分を除去して第２の誘電材料層１０５の上面１３８を露出させるためのエッチングプロセスにおいてより大幅に制御可能にする。バリア層１０９が比較的厚くなるにつれて、エッチングプロセス中の不均一性によって第２の誘電材料層１０５の部分が過剰にエッチングされるおそれがある。これは、第２の誘電材料層１０５の損傷を招くおそれがあり、装置の歩留まりに悪影響を与えるおそれがある。逆に、本開示の各種の実施例によれば、第２の誘電材料層１０５の厚さＴ２の均一性の少なくとも約１５％の改善を提供することができる。従って、第２の誘電材料層１０５への損傷を軽減することができ、且つ装置の歩留まりを向上させることができる。

図１７を再び参照し、第２の積層１２７のそれぞれの段差Ｈは、第２の誘電材料層１０５の上面１３８と第２の積層１２７における上部電極１１７の上面との最大垂直距離として定義されてよい。各種の実施例において、例示的中間構造における段差（複数）Ｈは、約６７ｎｍなどの７０ｎｍより小さい場合を含め、８０ｎｍより小さくてよい。超薄（例えば、≦６ｎｍ）バリア層１０９を利用することで、所定の厚さ（例えば、≧１８ｎｍ）のバリア層１０９を有する、少なくとも約８２ナノメートルの段差Ｈを有する可能性のある等価構造に比べ、段差Ｈは、約２０％と高く減少する場合を含め、少なくとも約１５％減少することができる。段差Ｈの減少によって、処理時間を減少させ、製造コストを低下させ、収量を向上させることができ、且つ各種の実施例による抵抗型メモリ装置と先端技術ノードの統合を促進することができる。

図１８は、本開示の実施例による、第２の誘電材料層１０５の露出した上面１３８の上方及び第２の積層１２７の側面と上面の上方にある第３の誘電材料層１２９を含む抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。図１８を参照し、以上に記載の適切な堆積プロセスにより、第３の誘電材料層１２９を第２の誘電材料層１０５の上面１３８の上方及び第２の積層１２７の側面と上面の上方にコンフォーマルに堆積してよい。第３の誘電材料層１２９は、以上に記載の適切な誘電材料からなってよい。各種の実施例において、第３の誘電材料層１２９は、後続のエッチング工程に使用されるエッチング薬品と異なるエッチング特性（即ち、高いエッチング耐性）を有するエッチングストップ層であってよい。

図１９は、本開示の各種の実施例による、第３の誘電材料層１２９の上方にある選択的な緩衝層１３１を含む抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。図１９を参照し、選択的な緩衝層１３１は、以上に記載の適切な堆積プロセスにより第３の誘電材料層１２９の上面の上方に堆積されてよい。幾つかの実施例において、緩衝層１３１は、第３の誘電材料層１２９と後で例示的中間構造の上方に堆積可能な第４の誘電層（例えば、低ｋ誘電材料層）の間のストレスを減少させるように、第３の誘電材料層１２９の上方にコンフォーマルに堆積されてよい。選択的な緩衝層は、例えば、オルトケイ酸テトラエチル（ＴＥＯＳ）前駆体を使用して形成された酸化ケイ素を含めた酸化ケイ素を含んでよい。選択的な緩衝層１３１に用いられる他の適切な材料は、本開示の予期の範疇内にある。

図２０は、本開示の各種の実施例による、緩衝層１３１の上方にある第４の誘電材料層１３３を含む抵抗型メモリ装置の形成プロセス中の例示的中間構造の垂直横断面図である。図２０を参照し、以上に記載の適切な堆積プロセスにより緩衝層１３１の上面の上方に第４の誘電材料層１３３を堆積してよい。化学機械平坦化（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉｚａｔｉｏｎ；ＣＭＰ）プロセスなどの平坦化プロセスは、選択的に第４の誘電材料層１３３の平坦上面を提供するために用いられてよい。第４の誘電材料層１３３は、以上に記載の適切な誘電材料を含んでよい。幾つかの実施例において、第４の誘電材料層１３３は、フルオロシリケートガラス（ＦＳＧ）、水素シルセスキオキサン（ＨＳＱ）、ベンゾシクロブテン（ＢＣＢ）、有機ポリマー誘電材料、炭素ドープ酸化ケイ素、多孔質二酸化ケイ素、ポリマーフォーム、及び類似するものなどの低ｋ誘電材料を含んでよい。他の適切な誘電材料は、本開示の予期の範疇内にある。幾つかの実施例において、第４の誘電材料層１３３は、第１の誘電材料層１０１と同じ材料からなってもよい。又は、第４の誘電材料層１３３は、第１の誘電材料層１０１と異なる組成を有してもよい。

図２１は、本開示の各種の実施例による、金属配線１３５及び金属配線１３５から第４の誘電材料層１３３、緩衝層１３１、第３の誘電材料層１２９及びハードマスク１１９を通過するように延伸するとともに上部電極１１７の上面に接触する導電性ビア１３７を含む抵抗型メモリ装置１００の垂直横断面図である。図２１を参照し、金属配線１３５及び導電性ビア１３７は、フォトリソグラフィでパターニングされたマスクを介して選択的に例示的中間構造をエッチングすることで、第４の誘電材料層１３３、緩衝層１３１、第３の誘電材料層１２９及びハードマスク１１９を通過するように延伸するビア開口を形成し、且つフォトリソグラフィでパターニングされたマスクを介して選択的に第４の誘電材料層１３３をエッチングすることで、金属配線１３５に用いられるグルーブ開口を形成することにより形成されてよい。以上に記載の１つ又は複数の金属材料（例えば、金属ライナ層及び金属充填材料）は、第４の誘電材料層１３３の上面の上方及びビア開口とグルーブ開口内に堆積されてよい。以上に記載の適切な堆積プロセスにより金属材料（複数）を堆積してよい。化学機械平坦化（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉｚａｔｉｏｎ；ＣＭＰ）プロセスなどの平坦化プロセスは、図２１に示すように、金属配線１３５及び導電性ビア１３７を提供するように、余分な金属材料（複数）を除去するために用いられてよい。幾つかの実施例において、金属配線１３５と導電性ビア１３７を同時に形成してもよい（例えば、デュアルダマシンプロセスを利用する）。又は、別々のエッチング、堆積と平坦化工程を利用して（例えば、別々のシングルダマシンプロセスを利用して）金属配線１３５と導電性ビア１３７を形成してもよい。

幾つかの実施例において、ビア開口を形成するためのエッチングプロセスは、第４の誘電材料層１３３及び緩衝層１３１を通過する開口を形成するように、初期エッチングを含んでよい。初期エッチングは、第３の誘電材料層１２９でストップしてよく、第３の誘電材料層１２９は、以上に記載のエッチングストップ層であってよい。第３の誘電層１２９及びハードマスク１１９を通過するように延伸して上部電極１１７の上面を露出させるビア開口に１つ又は複数の更なるエッチングが用いられてよい。１つ又は複数の更なるエッチングには、初期エッチングと異なるエッチング薬品を使用する場合がある。

図２１を再び参照し、本実施例におけるメモリ装置１００は、底部金属部１０３の上方にあるバリア層１０９と、バリア層１０９の上方にある下部電極１１１と、下部電極１１１の上方にあるスイッチ層１１３と、スイッチ層１１３の上方にある選択的なキャップ層１１５と、選択的なキャップ層１１５の上方にある上部電極１１７と、上部電極１１７の上方にあるハードマスク１１９と、を含む第２の積層１２７を備える。第２の積層１２７は、スイッチ層１１３の上面の上方及び選択的なキャップ層１１５、上部電極１１７とハードマスク１１９の側面の上方にある少なくとも１つのスペーサ１２３を含んでもよい。第２の誘電材料層１０５は、第２の積層１２７の一部の下方に延伸してよい。導電性ビア１３７は、ハードマスク１１９を通過するように延伸するとともに、上部電極１１７の上面に接触してよい。

図２１を再び参照し、抵抗型メモリ装置１００は、底部金属部１０３と下部電極１１１の間に位置するバリア層１０９を備えてよい。バリア層１０９は、６ｎｍ以下の厚さを有してよく、例えば、約１ｎｍ～約４．５ｎｍの間を含む約０．３ｎｍ～約６ｎｍの間である。バリア層１０９は、第２の誘電材料層１０５の上面の上方において水平方向に延伸する外部部分１３４、及び外部部分１３４に対して垂直に凹むとともに底部金属部１０３の上面の上方において水平方向に延伸する中央部分１３６を含んでよい。

底部金属部１０３及び導電性ビア１３７は、第２の積層１２７に電圧を印加することで、スイッチ層１１３を高抵抗状態（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ；ＨＲＳ）から低抵抗状態（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ；ＬＲＳ）に変更するために用いられてよく、その逆も同じである。例示的構造において図２１に示される複数のメモリ装置１００を形成してよい。各メモリ装置１００は、上記で図１Ｂ及び図１Ｃを参照して述べたように、抵抗型メモリ装置アレイ９５の単独のメモリ素子（例えば、メモリセル）を形成可能である。

図２２は、本開示の別の実施例による抵抗型メモリ装置２００の垂直横断面図である。図２２に示される抵抗型メモリ装置２００は、上記で図２１を参照して述べた抵抗型メモリ装置１００に類似してよく、且つ底部金属部１０３の上方にあるバリア層１０９と、バリア層１０９の上方にある下部電極１１１と、下部電極１１１の上方にあるスイッチ層１１３と、スイッチ層１１３の上方にある上部電極１１７と、上部電極１１７の上方にあるハードマスク１１９と、を有する第２の積層１２７を備えてよい。第２の積層１２７は、スイッチ層１１３の上面、上部電極１１７及びハードマスク１１９の上方にある少なくとも１つのスペーサ１２３を含んでもよい。第２の誘電材料層１０５は、第２の積層１２７の一部の下方に延伸してよい。導電性ビア１３７は、第４の誘電材料層１３３、緩衝層１３１、第３の誘電材料層１２３及びハードマスク１１９を通過するように延伸してよく、且つ上部電極１１７の上面に接触してよい。

図２２に示される抵抗型メモリ装置２００は、選択的なキャップ層１１５が第２の積層１２７から省かれてもよいため、図２１における抵抗型メモリ装置１００と異なってもよい。図２２に示される抵抗型メモリ装置２００は、下部電極１１１が平面である上面を有してもよいため、図２１における抵抗型メモリ装置１００と異なってもよい。従って、第２の積層１２７における下部電極１１１の上方に位置するスイッチ層１１３、上部電極１１７及びハードマスク１１９も、平面である上面を有してもよく、且つ凹んだ中央部分を含まなくてもよい。

図２２の実施例における抵抗型メモリ装置２００は、底部金属部１０３と下部電極１１１の間に位置するバリア層１０９を備えてよい。バリア層１０９は、６ｎｍ以下の厚さを有してよく、例えば、約１ｎｍ～約４．５ｎｍの間を含む約０．３ｎｍ～約６ｎｍの間である。バリア層１０９は、第２の誘電材料層１０５の上面の上方において水平方向に延伸する外部部分１３４、及び外部部分１３４に対して垂直に凹むとともに底部金属部１０３の上面の上方において水平方向に延伸する中央部分１３６を含んでよい。バリア層１０９は、バリア層１０９の外部部分１３４と凹んだ中央部分１３６の間で垂直方向に延伸する少なくとも１つの垂直部分１３９を更に含んでよい。少なくとも１つの垂直部分１３９は、横方向に下部電極１１１の下部部分を取り囲んでよく、且つ下部電極１１１の下部部分と第２の誘電材料層１０５の間に位置してよい。

図２３は、本開示の別の実施例による抵抗型メモリ装置３００の垂直横断面図である。図２３に示される抵抗型メモリ装置３００は、上記で図２１を参照して述べた抵抗型メモリ装置１００に類似してよく、且つ、バリア層１０９と、バリア層１０９の上方にある下部電極１１１と、下部電極１１１の上方にあるスイッチ層１１３と、スイッチ層１１３の上方にある上部電極１１７と、上部電極１１７の上方にあるハードマスク１１９と、を含む第２の積層１２７を備えてよい。第２の誘電材料層１０５は、第２の積層１２７の一部の下方に延伸してよい。導電性ビア１３７は、第４の誘電材料層１３３、緩衝層１３１、第３の誘電材料層１２３及びハードマスク１１９を通過するように延伸してよく、且つ上部電極１１７の上面に接触してよい。

図２３に示される抵抗型メモリ装置３００は、選択的なキャップ層１１５が第２の積層１２７から省かれてもよいため、図２１における抵抗型メモリ装置１００と異なってもよい。図２３に示される抵抗型メモリ装置３００は、第２の積層１２７が第２の誘電材料層１０５の上面の上方、及び下部電極１１１、スイッチ層１１３、上部電極１１７とハードマスク１１９の側面の上方にある少なくとも１つのスペーサ１２３を含んでもよいため、図２１における抵抗型メモリ装置１００と異なってもよい。

図２３の抵抗型メモリ装置３００は、バリア層１０９が底部金属部１０３の上方において水平方向に延伸する中央部分１３６及びバリア層の中央部分１３６と下部電極１１１の下面の間で垂直方向に延伸する少なくとも１つの垂直部分１３９を含んでもよいため、図２１の抵抗型メモリ装置１００と異なってもよい。図２３の実施例におけるバリア層１０９は、第２の誘電材料層１０５の上面の上方において水平方向に延伸する外部部分を含まなくてもよい。バリア層１０９は、６ｎｍ以下の厚さを有してよく、例えば、約１ｎｍ～約４．５ｎｍの間を含む約０．３ｎｍ～約６ｎｍの間である。

また、図２３の実施例における抵抗型メモリ装置３００は、延伸電極１４０を含んでよく、延伸電極１４０は、バリア層１０９の中央部分１３６の上方に位置してよく、且つバリア層１０９の少なくとも１つの垂直部分１３９により横方向に取り囲まれてよい。バリア層１０９の中央部分１３６は、延伸電極１４０の下面と底部金属部１０３の上面の間で水平方向に延伸してよい。バリア層１０９の少なくとも１つの垂直部分１３９は、延伸電極１４０の側面（複数）と第２の誘電材料層１０５の間で延伸してよい。延伸電極１４０の上面は、下部電極１１１の下面に電気的に接触してよい。延伸電極１４０は、以上に記載の適切な金属材料を含んでよい。幾つかの実施例において、延伸電極１４０は、下部電極１１１と同じ金属材料からなってもよい。又は、延伸電極１４０は、下部電極１１１と異なる金属材料からなってもよい。

図２４は、本開示の別の実施例による抵抗型メモリ装置４００の垂直横断面図である。図２４を参照し、抵抗型メモリ装置４００は、バリア層１０９と、バリア層１０９の上方にある下部電極１１１と、下部電極１１１の上方にあるスイッチ層１１３と、スイッチ層１１３の上方にある上部電極１１７と、を含む積層１４２を備えてよい。図２４に示される抵抗型メモリ装置４００において、第１の水平方向ｈｄ１に平行な平面に沿う横断面で観察する時、下部電極１１１は、アルファベット「Ｕ」に類似する形状を有してよい。具体的には、下部電極１１１は、底部金属部１０３の上方において水平方向に延伸する中央部分１４４及び下部電極１１１の中央部分１４４の何れか１つの側から垂直に上へ延伸する一対の垂直部分１４３、１４５を有してよい。この一対の垂直部分１４３、１４５は、第２の誘電材料層１０５の上面を含有する平面の上で延伸してよい。スイッチ層１１３は、第２の誘電材料層１０５の上面の上方において水平に延伸し、且つ「Ｕ」字状の下部電極１１１の上方にコンフォーマルに延伸してよく、それにより、スイッチ層１１３は、下部電極１１１の垂直部分１４３、１４５のそれぞれの側面と上面の上方において延伸し、且つ下部電極１１１の中央部分１４４の上方において水平に延伸する。上部電極１１７は、スイッチ層１１３の上方にコンフォーマルに延伸してよい。図２４に示される実施例における積層１４２は、キャップ層１１５、ハードマスク１１９又はスペーサ１２９を含まない。また、図２４に示される実施例は、第３の誘電材料層１２３又は積層１４２の上方にある緩衝層１３１を含まない。

図２４の抵抗型メモリ装置４００は、底部金属部１０３の上方において水平方向に延伸する中央部分１３６及びバリア層の中央部分１３６と下部電極１１１の下面の間で垂直方向に延伸する少なくとも１つの垂直部分１３９を有するバリア層１０９を備える。バリア層１０９の中央部分１３６は、底部金属部１０３と下部電極１１１の中央部分１４４の間に位置してよく、且つ、バリア層１０９の垂直部分は、下部電極１１１の個別の垂直部分１４３、１４５と第２の誘電材料層１０５の側面の間に位置してよい。バリア層１０９は、６ｎｍ以下の厚さを有してよく、例えば、約１ｎｍ～約４．５ｎｍの間を含む約０．３ｎｍ～約６ｎｍの間である。

バリア層１０９及び下部電極１１１は、第２の誘電材料層１０５を通過する開口内に位置してよく、且つ第２の誘電材料層１０５の上面の上方において水平に延伸しなくてよい。従って、第２の誘電材料層１０５の上面の上方にある積層１４２は、第２の誘電材料層１０５の上方にあるスイッチ層１１３、及びスイッチ層１１３の上方にある上部電極１１７を含んでよい。

図２４を再び参照し、抵抗型メモリ装置４００は、金属配線１３５及び金属配線１３５から第４の誘電材料層１３３を通過するように延伸するとともに上部電極１１７の上面に接触する導電性ビア１３７を更に備えてよい。しかしながら、図２４に示される実施例に係る抵抗型メモリ装置４００において、金属配線１３５及び導電性ビア１３７は、底部金属部１０３、下部電極１１１及びバリア層１０９に対して横方向にシフトしてよい。

図２５は、本開示の別の実施例による抵抗型メモリ装置５００の垂直横断面図である。図２５に示される抵抗型メモリ装置５００は、上記で図２１を参照して述べた抵抗型メモリ装置１００に類似してよく、且つ底部金属部１０３の上方にあるバリア層１０９と、バリア層１０９の上方にある下部電極１１１と、下部電極１１１の上方にあるスイッチ層１１３と、スイッチ層１１３の上方にある上部電極１１７と、上部電極１１７の上方にあるハードマスク１１９と、を有する第２の積層１２７を備えてよい。少なくとも１つのスペーサ１２３は、第２の誘電材料層１０５の上面の上方、及びバリア層１０９、下部電極１１１、スイッチ層１１３、上部電極１１７とハードマスク１１９の側面の上方に位置してよい。選択的なキャップ層１１５は、抵抗型メモリ装置５００の第２の積層１２７に存在しない。

図２５の実施例における抵抗型メモリ装置５００は、底部金属部１０３と下部電極１１１の間に位置するバリア層１０９を備えてよい。バリア層１０９は、６ｎｍ以下の厚さを有してよく、例えば、約１ｎｍ～約４．５ｎｍの間を含む約０．３ｎｍ～約６ｎｍの間である。バリア層１０９は、第２の誘電材料層１０５の上面の上方において水平方向に延伸する外部部分１３４、及び外部部分１３４に対して垂直に凹むとともに底部金属部１０３の上面の上方において水平方向に延伸する中央部分１３６を含んでよい。バリア層１０９は、バリア層１０９の外部部分１３４と凹んだ中央部分１３６の間で垂直方向に延伸する少なくとも１つの垂直部分１３９を更に含んでよい。少なくとも１つの垂直部分１３９は、横方向に下部電極１１１の下部部分を取り囲んでよく、且つ下部電極１１１の下部部分と第２の誘電材料層１０５の間に位置してよい。下部電極１１１、スイッチ層１１３及び上部電極１１７は、バリア層１０９に類似する形状を有してよく、且つそれぞれバリア層１０９の外部部分１３４の上方において水平方向に延伸する外部部分、及びバリア層１０９の凹んだ中央部分１３６の上に位置する外部部分に対して垂直に凹む中央部分を含んでよい。

図２５を再び参照し、抵抗型メモリ装置５００は、金属配線１３５及び金属配線１３５から第４の誘電材料層１３３、緩衝層１３１、第３の誘電材料層１２９及びハードマスク１１９を通過するように延伸するとともに上部電極１１７の上面に接触する導電性ビア１３７を更に備えてよい。図２５に示される抵抗型メモリ装置５００の実施例において、金属配線１３５及び導電性ビア１３７は、底部金属部１０３に対して横方向にシフトしてよい。導電性ビア１３７は、水平方向に延伸する上部電極１１７の外部部分において上部電極１１７に接触してよい。

図２６は、本開示の各種の実施例による基板８上の抵抗型メモリ装置１００及びアクセストランジスタ１０２の垂直横断面図である。図２６を参照し、以上に記載の抵抗型メモリ装置１００は、１トランジスタ１レジスタ（ｏｎｅ ｔｒａｎｓｉｓｔｏｒ－ｏｎｅ ｒｅｓｉｓｔｏｒ；１Ｔ１Ｒ）の構成において配置されてよく、各抵抗型メモリ装置１００（抵抗型メモリ素子又はセルと呼ばれてもよい）は、アクセストランジスタ１０２に接続される。各種の実施例において、メモリセル１００と対応するアクセストランジスタ１０２の二次元アレイは、上記で図１Ａ～図１Ｃを参照して述べた半導体基板などの基板８上に位置してよい。

アクセストランジスタ１０２は、抵抗型メモリセル１００を動作させるために必要とされる機能を提供することができる。具体的には、アクセストランジスタ１０２は、抵抗型メモリセル１００のプログラミング動作、消去動作と感知（読み取り）動作を制御するために用いられてよい。幾つかの実施例において、感知回路及び／又は上部電極バイアス回路システムは、基板８上に位置してよい。幾つかの実施例において、アクセストランジスタ１０２は、電界効果トランジスタ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であってよく、且つ相補型金属酸化膜半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＣＭＯＳ）トランジスタを含んでよい。図２６に示される実施例ではＣＭＯＳトランジスタ１０２が図示されているが、ｆｉｎ ＦＥＴ、薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）などの他のトランジスタを使用してもよい。

金属相互接続構造（例えば、４１Ｖ、４１Ｌ、４２Ｖ、４２Ｌ、４３Ｖ、１０３、１３５、１３７、１５３、１５５）は、各抵抗型メモリセル１００をアクセストランジスタ１０２に接続し、且つアクセストランジスタ１０２を対応する信号線に接続するために用いられてよい。例えば、アクセストランジスタ１０２の第１の能動領域１４（例えば、ドレイン領域）は、例えば金属相互接続構造のサブセットを介してメモリセル１００の下部電極に電気的に接続されてよい。アクセストランジスタ１０２のゲート構造２０は、金属相互接続構造（例えば金属配線１５５）として具現化され得るワード線に電気的に接続されてよい。メモリセル１００の上部電極は、金属相互接続構造（例えば金属配線１３５）として具現化され得るビット線に電気的に接続されてよい。アクセストランジスタ１０２の第２の能動領域１４（例えば、ソース領域）は、金属相互接続構造（例えば金属配線１５３）として具現化され得るソース線に電気的に接続されてよい。図２６には４つの階層の金属配線のみが図示されているが、図２６に示される階層の上により多くの金属配線階層を形成してよいことが理解されるであろう。また、設計パラメータに基づいてソース線、ワード線及びビット線の位置する階層、及びこれらの配線の相対的配置を選択してよいことが理解されるであろう。

図２７は、本開示の実施例による抵抗型メモリ装置１００、２００、３００、４００、５００の製造方法３０１を示すフローチャートである。図３及び図２７を参照し、方法３０１の工程３０２において、金属部１０３の上方に誘電材料層１０５を形成してよい。図４、図５及び図２７を参照し、方法３０１の工程３０４において、誘電材料層１０５を通過する開口１０８を形成するように誘電材料層１０５をエッチングして、開口１０８の底部に金属部１０３の表面を露出させてよい。図６及び図２７を参照し、方法３０１の工程３０６において、開口１０８の底部に露出する金属部１０３の表面の上方に、６ｎｍ以下の厚さＴ１を有するバリア層１０９を形成してよい。幾つかの実施例において、バリア層１０９は、原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）により形成されてよい。

図７及び図２７を参照し、方法３０１の工程３０８において、バリア層１０９の上方に下部電極１１１を形成してよい。図８及び図２７を参照し、方法３０１の工程３１０において、下部電極１１１の上方にスイッチ層１１３を形成してよい。図１９及び図２７を参照し、方法３０１の工程３１２において、スイッチ層１１３の上方に上部電極１１７を形成してよい。図２１及び図２７を参照し、方法３０１の工程３１４において、上部電極１１７に接触する導電性ビア１３７を形成してよい。

全ての図面を参照し、本開示の各種の実施例により、抵抗型メモリ装置１００、２００、３００、４００、５００は、金属部１０３と、金属部１０３の上方における６ｎｍ以下の厚さＴ１を有するバリア層１０９と、バリア層１０９の上方にある下部電極１１１と、下部電極１１１の上方にあるスイッチ層１１３と、スイッチ層１１３の上方にある上部電極１１７と、上部電極１１７に接触する導電性ビア１３７と、を備える。

一実施例において、バリア層１０９は、金属部１０３の材料の下部電極１１１内への拡散を防止するための導電性酸化物、窒化物及び／又は酸窒化物材料を含む。

別の実施例において、スイッチ層１１３は、高抵抗状態（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ；ＨＲＳ）と低抵抗状態（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ；ＬＲＳ）との間で切替可能な固体誘電材料を含む。

別の実施例において、抵抗型メモリ装置は、横方向に金属部１０３を取り囲む第１の誘電材料層１０１と、第１の誘電材料層１０１の上方にあり、且つ第２の誘電材料層１０５を通過する開口１０８を有する第２の誘電材料層１０５と、第２の誘電材料層１０５を通過して開口１０８の底部における金属部１０３の上方に延伸する部分１３６を含むバリア層１０９と、を更に備える。

別の実施例において、バリア層１０９は、第２の誘電材料層１０５を通過する開口１０８の側壁に沿って延伸する少なくとも１つの垂直部分１３９を更に含む。

別の実施例において、下部電極１１１は、第２の誘電材料層１０５を通過して開口１０８内において水平方向に延伸する中央部分１４４と、下部電極１１１の中央部分１４４の対向する側から垂直に上へ延伸するとともに第２の誘電材料層１０５の上面を含有する平面の上に延伸する一対の垂直部分１４３、１４５と、垂直部分１４３のそれぞれの側面と上面の上方及び下部電極１１１の中央部分１４５の上方にコンフォーマルに延伸するスイッチ層１１３と、スイッチ層１１３の上方にコンフォーマルに延伸する上部電極１１７と、を含むＵ字状横断面形状を有する。

別の実施例において、抵抗型メモリ装置は、第２の誘電材料層１０５を通過する開口１０８内に位置し、且つ底部及び側面においてバリア層１０９により取り囲まれる延伸電極１４０を更に備え、下部電極１１１は、延伸電極１４０の上面の上方に位置する。

別の実施例において、バリア層１０９は、第２の誘電材料層１０５の上面の上方に延伸する外部部分１３４を更に含み、第２の誘電材料層１０５を通過して開口１０８の底部における金属部１０３の上方に延伸するバリア層１０９の部分１３６は、バリア層１０９の外部部分１３４に対して垂直に凹むバリア層１０９の中央部分１３６である。

別の実施例において、抵抗型メモリ装置は、第２の誘電材料層１０５の第１の部分及び第２の誘電材料層１０５を通過する開口１０８の上方にあり、且つ、バリア層１０９と、下部電極１１１と、スイッチ層１１３と、上部電極１１７と、上部電極１１７の上方にあるハードマスク１１９と、ハードマスク１１９を通過するように延伸するとともに上部電極１１７に接触する導電性ビア１３７と、を含む積層１２７を備える。

別の実施例において、積層１２７は、スイッチ層１１３と上部電極１１７の間にあり、スイッチ層１１３における相変化に寄与する酸素貯蔵機能を提供するためのキャップ層１１５と、キャップ層１１５、上部電極１１７及びハードマスク１１９の側面の上方に位置する少なくとも１つのスペーサ１２３と、を更に含む。

別の実施例において、抵抗型メモリ装置は、第２の誘電材料層１０５の上面及び積層１２７の側面と上面の上方にある第３の誘電材料層１２９と、第３の誘電材料層１２９の上方にある緩衝層１３１と、緩衝層１３１の上方にある第４の誘電材料層１３３と、を更に備え、導電性ビア１３７は、第４の誘電材料層１３３、緩衝層１３１、第３の誘電材料層１２９及びハードマスク１１９を通過するように延伸するとともに、上部電極１１７に接触する。

別の実施例において、第２の誘電材料層１０５の第２の部分は、横方向に積層１２７を取り囲み、且つ第２の誘電材料層１０５の第２の部分の厚さＴ２は、９％より小さいハーフ均一性パーセンテージを有する。

別の実施例において、導電性ビア１３７は、金属部１０３に対して横方向にシフトする。

別の実施例において、誘電材料層１０５と、誘電材料層１０５の第１の部分の上方にあり、且つ、バリア層１０９と、バリア層１０９の上方にある下部電極１１１と、下部電極１１１の上方にあるスイッチ層１１３と、スイッチ層１１３の上方にある上部電極１１７と、を含む積層１２７と、を備え、誘電材料層１０５の第２の部分は、横方向に積層１２７を取り囲み、且つ、誘電材料層１０５の第２の部分の上面１３８と積層１２７の上部電極１１７の上面との最大段差Ｈは、８０ｎｍより小さい抵抗型メモリ装置１００、２００、３００、４００、５００が提案される。

一実施例において、誘電材料層１０５はエッチングストップ層であり、バリア層１０９の少なくとも一部は、エッチングストップ層１０５を通過して開口１０８内に位置し、且つ積層１２７の下にある金属部１０３に電気的に接触し、抵抗型メモリ装置は、上部電極１１７に接触する導電性ビア１３７を更に備える。

別の実施例において、抵抗型メモリ装置は、バリア層１０９と、バリア層１０９の上方にある下部電極１１１と、下部電極１１１の上方にあるスイッチ層１１３と、スイッチ層１１３の上方にある上部電極１１７と、をそれぞれ含み、且つそれぞれ抵抗型メモリ素子アレイの単独の抵抗型メモリ素子を形成する複数の積層１２７を備え、エッチングストップ層１０５は、各積層１２７の間で連続的に延伸し、且つ、エッチングストップ層１０５の上面と積層１２７のそれぞれにおける上部電極１１７の上面との最大段差は、８０ｎｍより小さい。別の実施例において、エッチングストップ層は、炭化ケイ素を含む。

別の実施例において、金属部１０３の上方に誘電材料層１０５を形成する工程と、誘電材料層１０５を通過して開口１０８を形成するように誘電材料層１０５をエッチングして、開口１０８の底部に金属部１０３の表面を露出させる工程と、開口１０８の底部に露出する金属部１０３の表面の上方に、６ｎｍ以下の厚さＴ１を有するバリア層１０９を形成する工程と、バリア層１０９の上方に下部電極１１１を形成する工程と、下部電極１１１の上方にスイッチ層１１３を形成する工程と、スイッチ層１１３の上方に上部電極１１７を形成する工程と、上部電極１１７に接触する導電性ビア１３７を形成する工程と、を含む抵抗型メモリ装置１００、２００、３００、４００、５００の製造方法が提案される。

一実施例において、バリア層１０９は、原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）により形成される。

別の実施例において、バリア層１０９を形成することは、誘電材料層１０５の上面１３８の上方及び誘電材料層１０５を通過する開口１０８内に連続バリア層１０９Ｌを形成することと、連続バリア層１０９Ｌの一部を除去して誘電材料層１０５の上面１３８を露出させるように、パターニングされたマスク１２５を介して連続バリア層１０９Ｌをエッチングすることと、を含み、連続バリア層１０９Ｌをエッチングした後、第２の誘電材料層１０５の厚さＴ２は、９％より小さいハーフ均一性パーセンテージを有する。

当業者が本開示の態様をよりよく理解できるように、前述した内容をもって複数の実施例の特徴を概説した。当業者であれば、本明細書において援用された実施例と同じ目的を実施するか及び／又は同じメリットを達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解すべきである。当業者であれば、このような等価構造は、本開示の精神及び範疇から逸脱しておらず、且つ、本開示の精神及び範疇から逸脱することなく本明細書において様々な変更、置換と代替を行えることをも意識すべきである。

８ 基板
１０ 半導体材料層
１２ シャロートレンチアイソレーション構造
１４ 能動領域
１５ 半導体チャネル
１８ 合金領域
２０ ゲート構造
２２ ゲート誘電体
２４ ゲート電極
２６ 誘電ゲートスペーサ
２８ ゲートキャップ誘電体
３１Ａ 平坦化誘電層
３１Ｂ、３２、３３、３４、３５、３６、３７ ＩＬＤ層
４１Ｌ、４２Ｌ、４３Ｌ、４４Ｌ、４５Ｌ、４６Ｌ、１５３、１５５ 金属配線
４１Ｖ コンタクトビア構造
４２Ｖ 金属ビア構造／ビア
４３Ｖ、４４Ｖ、４５Ｖ、４６Ｖ、４７Ｖ 金属ビア構造
４７Ｂ 金属接合パッド
５０ メモリアレイ領域
５２ 周辺論理領域
７５ ＣＭＯＳ回路
９５ メモリセルアレイ
１００ メモリ装置／メモリセル
１０１、１０５ 誘電材料層
１０３ 金属部
１０７ マスク
１０８ 開口
１０９ バリア層
１０９Ｌ 連続バリア層
１１１ 下部電極
１１１Ｌ 連続下部電極（層）
１１３ スイッチ層
１１３Ｌ 連続スイッチ層
１１５ キャップ層
１１５Ｌ 連続キャップ層
１１７ 上部電極
１１７Ｌ 連続上部電極層
１１９、１２１ マスク
１１９Ｌ 連続ハードマスク層
１２０ 平坦上面
１２２ 第１の領域
１２３ スペーサ
１２３Ｌ 連続間隔材料層
１２４ 第２の領域
１２５ パターニングされたマスク
１２６、１２７、１４２ 積層
１２８ 第３の領域
１２９ 第３の誘電材料層
１３０ 第４の領域
１３１ バッファ層
１３３ 第４の誘電材料層
１３４ 外部部分
１３５ 金属配線
１３６ （中央）部分
１３７ 導電性ビア
１３８ 上面
１３９、１４３、１４５ 垂直部分
１４０ 延伸電極
１４４ 中央部分
２００、３００、４００、５００ 抵抗型メモリ装置
３０１ 方法
３０２～３１４ 工程
Ｌ０、Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７ 階層構造

Claims (7)

1. 金属部と、
   前記金属部の上方における６ｎｍ以下の厚さを有するバリア層と、
   前記バリア層の上方にある下部電極と、
   前記下部電極の上方にあるスイッチ層と、
   前記スイッチ層の上方にある上部電極と、
   前記上部電極に接触する導電性ビアと、
   横方向に前記金属部を取り囲む第１の誘電材料層と、
   前記第１の誘電材料層の上方にあり、且つ第２の誘電材料層を通過する開口を含む第２の誘電材料層と、
   を備え、
   前記バリア層は、前記第２の誘電材料層を通過する前記開口の底部における前記金属部の上方に延伸する部分を含み、
   前記第２の誘電材料層の厚さは、前記下部電極を越えた領域では前記下部電極の真下の領域よりも薄く、前記厚さのハーフ均一性パーセンテージは９％未満であり、前記ハーフ均一性パーセンテージは、前記第２の誘電材料層の最大厚さと最小厚さの間の範囲の半分を、前記第２の誘電材料層の平均厚さで割ってから１００をかけたものであり、
   前記第２の誘電材料層を通過する前記開口内に位置し、且つ底部及び複数の横方向側面において前記バリア層により取り囲まれる延伸電極を更に備え、
   前記下部電極は、前記延伸電極の上面の上方に位置することを特徴とする抵抗型メモリ装置。
2. 前記バリア層は、前記金属部の材料の前記下部電極内への拡散を防止するための導電性酸化物、窒化物及び／又は酸窒化物材料を含む請求項１に記載の抵抗型メモリ装置。
3. 前記スイッチ層は、高抵抗状態と低抵抗状態との間で切替可能な固体誘電材料を含む請求項１又は２に記載の抵抗型メモリ装置。
4. 前記バリア層は、前記第２の誘電材料層を通過する前記開口の側壁に沿って延伸する少なくとも１つの垂直部分を更に含む請求項１に記載の抵抗型メモリ装置。
5. 誘電材料層を通過する開口を含む誘電材料層と、
   前記誘電材料層の第１の部分の上方にあり、６ｎｍ以下の厚さを有するバリア層と、前記バリア層の上方にある下部電極と、前記下部電極の上方にあるスイッチ層と、前記スイッチ層の上方にある上部電極と、を含む積層と、
   を備え、
   前記誘電材料層の第２の部分は、横方向に前記積層を取り囲み、且つ、前記誘電材料層の上面と前記積層の前記上部電極の上面との最大段差は、８０ｎｍより小さいものであり、
   前記誘電材料層の厚さは、前記下部電極を越えた領域では前記下部電極の真下の領域よりも薄く、前記厚さのハーフ均一性パーセンテージは９％未満であり、前記ハーフ均一性パーセンテージは、前記誘電材料層の最大厚さと最小厚さの間の範囲の半分を、前記誘電材料層の平均厚さで割ってから１００をかけたものであり、
   前記誘電材料層を通過する前記開口内に位置し、且つ底部及び複数の横方向側面において前記バリア層により取り囲まれる延伸電極を更に備え、
   前記下部電極は、前記延伸電極の上面の上方に位置することを特徴とする抵抗型メモリ装置。
6. 金属部の上方に誘電材料層を形成する工程と、
   前記誘電材料層を通過する開口を形成するように前記誘電材料層をエッチングして、前記開口の底部に前記金属部の表面を露出させる工程と、
   前記開口の前記底部に露出する前記金属部の前記表面の上方に、６ｎｍ以下の厚さを有するバリア層を形成する工程と、
   前記誘電材料層を通過する前記開口内に、底部及び複数の横方向側面において前記バリア層により取り囲まれる延伸電極を形成する工程と、
   前記バリア層の上方であって、前記延伸電極の上面の上方に位置する下部電極を形成する工程と、
   前記下部電極の上方にスイッチ層を形成する工程と、
   前記スイッチ層の上方に上部電極を形成する工程と、
   前記上部電極に接触する導電性ビアを形成する工程と、
   を含み、
   前記誘電材料層の厚さは、前記下部電極を越えた領域では前記下部電極の真下の領域よりも薄く、前記厚さのハーフ均一性パーセンテージは９％未満であり、前記ハーフ均一性パーセンテージは、前記誘電材料層の最大厚さと最小厚さの間の範囲の半分を、前記誘電材料層の平均厚さで割ってから１００をかけたものとする、ことを特徴とする抵抗型メモリ装置の製造方法。
7. 前記バリア層は、原子層堆積により形成される請求項６に記載の方法。

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