[go: up one dir, main page]

JP7509849B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7509849B2
JP7509849B2 JP2022165010A JP2022165010A JP7509849B2 JP 7509849 B2 JP7509849 B2 JP 7509849B2 JP 2022165010 A JP2022165010 A JP 2022165010A JP 2022165010 A JP2022165010 A JP 2022165010A JP 7509849 B2 JP7509849 B2 JP 7509849B2
Authority
JP
Japan
Prior art keywords
chip
main surface
layer
substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022165010A
Other languages
English (en)
Other versions
JP2022179747A (ja
Inventor
正俊 明田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of JP2022179747A publication Critical patent/JP2022179747A/ja
Priority to JP2024099685A priority Critical patent/JP7723151B2/ja
Application granted granted Critical
Publication of JP7509849B2 publication Critical patent/JP7509849B2/ja
Priority to JP2025127895A priority patent/JP2025142349A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group subclass H10D
    • H01L25/072—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group subclass H10D the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/11013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the bump connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H01L2224/1148—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/116—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/1162—Manufacturing methods by patterning a pre-deposited material using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1183—Reworking, e.g. shaping
    • H01L2224/1184—Reworking, e.g. shaping involving a mechanical process, e.g. planarising the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29344—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29347—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3738—Semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、半導体装置に関する。
特許文献１には、電子部品の一例としてのパワーモジュール半導体装置が開示されている。このパワーモジュール半導体装置は、セラミック基板を含む。セラミック基板の上には、半導体デバイスおよび端子電極が配置されている。
端子電極は、セラミック基板の側面を横切って、セラミック基板の内側の領域から外側の領域に引き出されている。端子電極は、ボンディングワイヤを介して半導体デバイスに電気的に接続されている。
半導体デバイスの上には、柱状電極が立設されている。セラミック基板、半導体デバイス、柱状電極および端子電極の一部は、樹脂層によって封止されている。樹脂層は、セラミック基板の外面の全域に亘って形成されている。
特開２０１３－１７２０４４号公報
従来のパワーモジュール半導体装置では、セラミック基板の外面の全面が樹脂層によって被覆されているため、半導体デバイスで生じた熱が樹脂層に籠り易い。そのため、樹脂層外に端子電極を引き出すことによって、樹脂層内の熱を樹脂層外に放散させている。端子電極は、ボンディングワイヤ等の接続部材を介して半導体デバイスに接続される必要がある。電子部品の小型化は、この種のデザインによって阻害される。
そこで、一実施形態は、放熱性を向上できる半導体装置を提供する。
一実施形態は、一方側の第１主面および他方側の第２主面を有する基板と、一方側の第１チップ主面および他方側の第２チップ主面、ならびに、前記第１チップ主面および／または前記第２チップ主面に形成された複数の電極を有し、前記基板の前記第１主面に配置されたチップと、前記基板の前記第２主面を露出させるように前記基板の前記第１主面の上で前記チップを封止し、前記基板の前記第１主面に対向する封止主面を有する封止絶縁層と、前記封止絶縁層の前記封止主面から露出するように前記封止絶縁層を貫通して形成され、前記チップの前記複数の電極にそれぞれ電気的に接続された複数の外部端子と、を含む、電子部品を提供する。
この電子部品によれば、基板の第２主面が封止絶縁層から露出している。したがって、基板の側面から外部端子を引き出さなくても、チップで生じた熱を基板の第２主面から外部に放散させることができる。
しかも、基板の側面から外部端子を引き出す必要がないので、ボンディングワイヤ等の接続部材を使用しなくて済む。これにより、部品点数の削減によるシュリンク化を達成できる。よって、小型化および放熱性の向上の両立を図ることができる電子部品を提供できる。
一実施形態は、一方側の第１主面および他方側の第２主面を有する半導体基板と、前記半導体基板の前記第１主面に形成された主面絶縁層と、複数の電極を有し、前記主面絶縁層に配置された半導体チップと、前記半導体基板の前記第２主面を露出させるように前記半導体基板の前記第１主面において前記半導体チップを封止し、前記半導体基板の前記第１主面に対向する封止主面を有する封止絶縁層と、前記封止絶縁層の前記封止主面から露出するように前記封止絶縁層を貫通して形成され、前記半導体チップの前記複数の電極にそれぞれ電気的に接続された複数の外部端子と、を含む、半導体装置を提供する。
この半導体装置によれば、半導体基板の第２主面が封止絶縁層から露出している。したがって、半導体基板の側面から外部端子を引き出さなくても、半導体チップで生じた熱を半導体基板の第２主面から外部に放散させることができる。
しかも、半導体基板の側面から外部端子を引き出す必要がないので、ボンディングワイヤ等の接続部材を使用しなくて済む。これにより、部品点数の削減によるシュリンク化を達成できる。よって、小型化および放熱性の向上の両立を図ることができる半導体装置を提供できる。
特に、この半導体装置によれば、半導体基板の第１主面に主面絶縁層が形成されている。これにより、半導体基板による放熱効果の利益を享受しながら、半導体チップの印加電圧に対する絶縁耐量を向上できる。
一実施形態は、一方側の第１主面および他方側の第２主面を有する半導体基板と、前記第１主面を被覆する主面絶縁層と、前記主面絶縁層の上に配置された第１チップであって、前記主面絶縁層側の第１裏面および前記第１裏面とは反対側の第１表面を有し、前記第１表面側に配置された少なくとも１つの第１電極を含む前記第１チップと、前記第１チップから間隔を空けて前記主面絶縁層の上に配置された第２チップであって、前記主面絶縁層側の第２裏面および前記第２裏面とは反対側の第２表面を有し、前記第２裏面側に配置された第２電極を含む前記第２チップと、前記半導体基板の上で前記第１チップの前記第１表面側の前記第１電極および前記第２チップの前記第２裏面側の前記第２電極を電気的に接続する接続配線と、前記半導体基板の上で前記第１チップ、前記第２チップおよび前記接続配線を封止する封止絶縁層と、を含む、半導体装置を提供する。
この半導体装置によれば、第１チップや第２チップで生じた熱を半導体基板によって吸収し、外部に放散させることができる。特に、この半導体装置によれば、第１チップおよび第２チップが主面絶縁層を挟んで第１主面の上に配置されている。したがって、半導体基板による放熱効果の利益を享受しながら、第１チップや第２チップに係る印加電圧に対する絶縁耐量を主面絶縁層によって向上できる。
上述のまたはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の第１実施形態に係る電子部品の斜視図である。 図２は、図１の電子部品の内部構造を説明するための平面図である。 図３は、図２のIII-III線に沿う断面図である。 図４は、図２のIV-IV線に沿う断面図である。 図５Ａは、図１の電子部品の製造方法の一例を説明するための断面図である。 図５Ｂは、図５Ａの後の工程を示す断面図である。 図５Ｃは、図５Ｂの後の工程を示す断面図である。 図５Ｄは、図５Ｃの後の工程を示す断面図である。 図５Ｅは、図５Ｄの後の工程を示す断面図である。 図５Ｆは、図５Ｅの後の工程を示す断面図である。 図５Ｇは、図５Ｆの後の工程を示す断面図である。 図５Ｈは、図５Ｇの後の工程を示す断面図である。 図５Ｉは、図５Ｈの後の工程を示す断面図である。 図５Ｊは、図５Ｉの後の工程を示す断面図である。 図５Ｋは、図５Ｊの後の工程を示す断面図である。 図６は、図３に対応する部分の断面図であって、本発明の第２実施形態に係る電子部品の構造を説明するための図である。 図７は、図４に対応する部分の断面図であって、図６の電子部品の構造を説明するための図である。 図８は、図３に対応する部分の断面図であって、本発明の第３実施形態に係る電子部品の構造を説明するための図である。 図９は、図４に対応する部分の断面図であって、図８の電子部品の構造を説明するための図である。 図１０Ａは、図８の電子部品の製造方法の一例を説明するための断面図である。 図１０Ｂは、図１０Ａの後の工程を示す断面図である。 図１０Ｃは、図１０Ｂの後の工程を示す断面図である。 図１０Ｄは、図１０Ｃの後の工程を示す断面図である。 図１０Ｅは、図１０Ｄの後の工程を示す断面図である。 図１１は、図３に対応する部分の断面図であって、本発明の第４実施形態に係る電子部品の構造を説明するための図である。 図１２Ａは、図１１の電子部品の製造方法の一例を説明するための断面図である。 図１２Ｂは、図１２Ａの後の工程を示す断面図である。 図１２Ｃは、図１２Ｂの後の工程を示す断面図である。 図１３は、図３に対応する部分の断面図であって、本発明の第５実施形態に係る電子部品の構造を説明するための図である。 図１４は、本発明の第６実施形態に係る電子部品の構造を説明するための図である。 図１５は、本発明の第７実施形態に係る電子部品の内部構造を説明するための平面図である。 図１６は、図１５のXVI-XVI線に沿う断面図である。 図１７は、図１５に示す電子部品の電気的構造を説明するための回路図である。 図１８は、図３に対応する部分の断面図であって、本発明の第８実施形態に係る電子部品の構造を説明するための図である。
図１は、本発明の第１実施形態に係る電子部品１の斜視図である。
電子部品１は、半導体スイッチング素子の一例としてのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む半導体装置である。電子部品１は、大電流のスイッチング制御を行うＭＩＳＦＥＴを含んでいてもよい。ＭＩＳＦＥＴは、この形態では、チップの一方面側にゲート電極、ソース電極およびソースセンス電極を有し、チップの他方面側にドレイン電極を有する所謂縦型構造を有している。
図１を参照して、電子部品１は、直方体形状の部品本体２を含む。部品本体２は、一方側の実装面３、他方側の非実装面４、ならびに、実装面３および非実装面４を接続する側面５を含む。実装面３は、電子部品１が実装基板等の接続対象物に実装される場合に、接続対象物と対向する対向面である。
実装面３および非実装面４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において、四角形状（この形態では長方形状）に形成されている。部品本体２の側面５は、研削面であってもよい。側面５は、研削加工痕を有していてもよい。
部品本体２は、基板６、主面絶縁層７および封止絶縁層８を含む積層構造を有している。基板６は、直方体形状に形成されている。基板６は、一方側の第１基板主面９、他方側の第２基板主面１０、ならびに、第１基板主面９および第２基板主面１０を接続する基板側面１１を含む。基板６は、第１基板主面９および第２基板主面１０の双方において回路素子を有さない素子未形成基板であり、ＭＩＳＦＥＴで発生した熱を効率良く外部に放散させる。
第１基板主面９および第２基板主面１０は、平面視において四角形状（この形態では長方形状）に形成されている。基板６の第２基板主面１０は、部品本体２の非実装面４を形成している。基板６の基板側面１１は、部品本体２の側面５の一部を形成している。
基板６は、１００Ｗ／ｍＫ以上の熱伝導率を有する材料によって形成されていることが好ましい。基板６は、半導体素子や半導体装置等の製造の用に供する材料によって形成された基板を含んでいてもよい。つまり、基板６は、半導体基板を含んでいてもよい。
半導体基板は、熱伝導率、入手性、加工性、コスト面等の観点から、他の材料よりも優れている。基板６として半導体基板を用いた場合、その厚さは、ＭＩＳＦＥＴへの応力およびや放熱性を考慮して５０μｍ以上１０００μｍ以下であることが好ましい。
基板６は、不純物が添加された半導体基板であってもよいし、不純物が添加されていない半導体基板であってもよい。半導体基板は、単結晶基板であってもよいし、多結晶基板であってもよい。
半導体基板は、シリコン基板、炭化シリコン基板、サファイア基板または化合物半導体基板を含んでいてもよい。化合物半導体基板には、窒化物半導体基板および酸化物半導体基板が含まれてもよい。この形態では、基板６が、半導体基板の一例としてのシリコン基板からなる例について説明する。
主面絶縁層７は、基板６の第１基板主面９の全域を被覆している。主面絶縁層７は、ＭＩＳＦＥＴおよび基板６の間を絶縁するために設けられている。主面絶縁層７は、本実施形態では、単層構造を有している。基板６に放熱板等が取り付けられる場合、主面絶縁層７は、ＭＩＳＦＥＴおよび放熱板等の間も絶縁する。主面絶縁層７は、部品本体２の側面５の一部を形成している。主面絶縁層７は、少なくとも１ＭＶ／ｃｍ以上の絶縁破壊電界強度を有していることが好ましい。
主面絶縁層７は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも１種を含んでいてもよい。
主面絶縁層７は、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法やＰＶＤ（Physical Vapor Deposition：物理気相成長）法等の半導体製造プロセスによって形成されていることが好ましい。これらの方法によれば、主面絶縁層７の膜質を向上できる。
これにより、比較的小さい厚さを有していながらも、充分に高い絶縁破壊電界強度を有する主面絶縁層７を形成できる。また、主面絶縁層７の厚さを小さくすることにより、熱伝導率の低下を抑制できる。したがって、第２基板主面１０側に放熱器等を接続させることにより、さらなる放熱効果を得ることができる。
主面絶縁層７の厚さは、０．１μｍ以上１００μｍ以下であってもよい。主面絶縁層７の厚さは、熱伝導率および製造効率からみて０．１μｍ以上１０μｍ以下であることが好ましい。主面絶縁層７は、比較的高い熱伝導率を有する絶縁材料によって形成されていることが好ましい。
たとえば、窒化シリコンの熱伝導率は、酸化シリコンの熱伝導率よりも高い。したがって、主面絶縁層７の絶縁材料としては、窒化シリコンが採用されることが好ましい。窒化シリコンの他、酸化シリコンの熱伝導率よりも高い熱伝導率を有する絶縁材料は、主面絶縁層７の絶縁材料として適切である。
封止絶縁層８は、直方体形状に形成されている。封止絶縁層８は、たとえばＭＩＳＦＥＴを湿気等から保護する。封止絶縁層８は、一方側の第１封止主面１２、他方側の第２封止主面１３、ならびに、第１封止主面１２および第２封止主面１３を接続する封止側面１４を含む。第１封止主面１２および第２封止主面１３は、平面視において四角形状（この形態では長方形状）に形成されている。
封止絶縁層８の第１封止主面１２は、部品本体２の実装面３を形成している。封止絶縁層８の第２封止主面１３は、主面絶縁層７に接続されている。封止絶縁層８の封止側面１４は、部品本体２の側面５の一部を形成している。封止絶縁層８の封止側面１４および基板６の基板側面１１は、ほぼ面一に形成されている。
封止絶縁層８は、酸化シリコン、窒化シリコン、ポリイミド樹脂またはエポキシ樹脂のうちの少なくとも一種を含んでいてもよい。封止絶縁層８は、ポジティブタイプまたはネガティブタイプのフォトレジストを含んでいてもよい。封止絶縁層８は、この形態では、エポキシ樹脂を含む封止樹脂層からなる。
封止絶縁層８の厚さは、主面絶縁層７の厚さよりも大きい。封止絶縁層８の厚さは、１０μｍ以上８０００μｍ以下（本実施形態では３００μｍ程度）であってもよい。
電子部品１は、ゲート外部端子１５、ソース外部端子１６、ソースセンス外部端子１７およびドレイン外部端子１８を含む。ゲート外部端子１５、ソース外部端子１６およびソースセンス外部端子１７は、それぞれチップ側外部端子として形成されている。ドレイン外部端子１８は、配線層側外部端子として形成されている。
ゲート外部端子１５、ソース外部端子１６、ソースセンス外部端子１７およびドレイン外部端子１８は、後述するＭＩＳＦＥＴ２４のゲート端子電極層２８、ソース端子電極層２９、ソースセンス端子電極層３０およびドレイン端子電極層３１にそれぞれ電気的に接続される（図５等も併せて参照）。
ゲート外部端子１５、ソース外部端子１６およびソースセンス外部端子１７は、平面視において部品本体２の一端部側の領域に形成されている。ドレイン外部端子１８は、平面視において部品本体２の他端部側の領域に形成されている。
ゲート外部端子１５、ソース外部端子１６、ソースセンス外部端子１７およびドレイン外部端子１８は、いずれも封止絶縁層８を貫通しており、封止絶縁層８の第１封止主面１２から露出している。つまり、ゲート外部端子１５、ソース外部端子１６、ソースセンス外部端子１７およびドレイン外部端子１８は、いずれも部品本体２の実装面３から露出している。
ゲート外部端子１５、ソース外部端子１６、ソースセンス外部端子１７およびドレイン外部端子１８は、いずれも、基板６の周縁によって取り囲まれた領域内に形成されている。つまり、ゲート外部端子１５、ソース外部端子１６、ソースセンス外部端子１７およびドレイン外部端子１８は、基板６の基板側面１１を横切ることなく、基板６の第１基板主面９の上の領域に配置されている。
ゲート外部端子１５、ソース外部端子１６、ソースセンス外部端子１７およびドレイン外部端子１８は、平面視において四角形状にそれぞれ形成されている。ゲート外部端子１５、ソース外部端子１６、ソースセンス外部端子１７およびドレイン外部端子１８は、平面視において四角形状以外の任意の形状にそれぞれ形成されていてもよい。ゲート外部端子１５、ソース外部端子１６、ソースセンス外部端子１７およびドレイン外部端子１８は、平面視において円形状にそれぞれ形成されていてもよい。
このように、電子部品１は、部品本体２の実装面３から複数の外部端子が露出し、部品本体２の非実装面４および側面５からはいずれの外部端子も露出していない構造を有している。
図２は、図１の電子部品１の内部構造を説明するための平面図である。図３は、図２のIII-III線に沿う断面図である。図４は、図２のIV-IV線に沿う断面図である。
図２～図４を参照して、電子部品１は、配線層２０およびＭＩＳＦＥＴチップ２１を含む。配線層２０は、主面絶縁層７の上に形成されている。具体的には、配線層２０は、主面絶縁層７を直接被覆し、主面絶縁層７によって基板６から電気的に絶縁されている。配線層２０は、平面視において四角形状に形成されている。配線層２０は、より具体的には、基板６の長手方向に沿って延びる長方形状に形成されている。配線層２０は、銅を主成分に含む銅配線層であってもよい。
配線層２０は、主面絶縁層７側からこの順に積層された銅シード層および銅めっき層を含んでいてもよい。配線層２０は、チタンを含むバリア層を含んでいてもよい。この場合、銅シード層は、バリア層の上に形成されていてもよい。
配線層２０は、第１接続領域２２および第２接続領域２３を含む。第１接続領域２２および第２接続領域２３は、それぞれ、異なる部材が接続される領域である。第１接続領域２２は、平面視において基板６の一端部側の領域に形成されている。第２接続領域２３は、平面視において第１接続領域２２に対して基板６の他端部側の領域に形成されている。
配線層２０は、第１接続領域２２および第２接続領域２３を含む限り、任意の形態を取り得る。たとえば、配線層２０は、島状の第１接続領域２２、島状の第２接続領域２３、ならびに、第１接続領域２２および第２接続領域２３を接続するライン状の接続領域を含んでいてもよい。
この場合、第１接続領域２２および第２接続領域２３は、平面視において四角形状、円形状等の任意の形状に形成されていてもよい。また、接続領域は、第１接続領域２２および第２接続領域２３の間の領域において、選択的に引き回されていてもよい。
ＭＩＳＦＥＴチップ２１は、直方体形状のチップ本体２４を含む。チップ本体２４は、一方側の第１チップ主面２５、他方側の第２チップ主面２６、ならびに、第１チップ主面２５および第２チップ主面２６を接続するチップ側面２７を含む。ＭＩＳＦＥＴチップ２１の第１チップ主面２５は、回路素子（この形態ではＭＩＳＦＥＴ）が形成された素子形成面である。
ＭＩＳＦＥＴチップ２１は、Ｓｉを含むチップ本体２４を有するＳｉ－ＭＩＳＦＥＴチップであってもよい。Ｓｉ－ＭＩＳＦＥＴチップの耐圧は、３０Ｖ以上４５００Ｖ以下であってもよい。ＭＩＳＦＥＴチップの耐圧は、ドレイン／ソース間に印加可能な最大の電圧ＶＤＳによって定義される。
ＭＩＳＦＥＴチップ２１は、化合物半導体を含むチップ本体２４を有するＭＩＳＦＥＴチップであってもよい。チップ本体２４は、化合物半導体として、窒化物半導体または酸化物半導体を含んでいてもよい。
窒化物半導体は、窒化ガリウム（ＧａＮ）を含んでいてもよい。酸化物半導体は、酸化ガリウム（Ｇａ２Ｏ３）を含んでいてもよい。化合物半導体を含むＭＩＳＦＥＴチップの耐圧は、６００Ｖ以上１００００Ｖ以下であってもよい。
ＭＩＳＦＥＴチップ２１は、ＳｉＣを含むチップ本体２４を有するＳｉＣ－ＭＩＳＦＥＴチップであってもよい。ＳｉＣ－ＭＩＳＦＥＴチップの耐圧は、６００Ｖ以上１５０００Ｖ以下であってもよい。
とりわけ、化合物半導体を含むＭＩＳＦＥＴチップやＳｉＣ－ＭＩＳＦＥＴチップでは、大電流に起因する発熱によって高温になり得る。電子部品１は、これらハイパワー型のチップに対して有益な構造を有している。
ＭＩＳＦＥＴチップ２１は、ゲート端子電極層２８、ソース端子電極層２９、ソースセンス端子電極層３０およびドレイン端子電極層３１を含む。ゲート端子電極層２８、ソース端子電極層２９およびソースセンス端子電極層３０は、チップ本体２４の第１チップ主面２５の上に選択的に形成されている。ドレイン端子電極層３１は、チップ本体２４の第２チップ主面２６に接続されている。
ＭＩＳＦＥＴチップ２１は、基板６の第１基板主面９にチップ本体２４の第２チップ主面２６を対向させた姿勢で、配線層２０の第１接続領域２２に接合されている。ドレイン端子電極層３１は、導電性接合材３２を介して配線層２０の第１接続領域２２に接合されている。つまり、配線層２０は、ドレイン配線層を形成している。ＭＩＳＦＥＴチップ２１は、主面絶縁層７によって基板６から電気的に絶縁されている。
導電性接合材３２は、低融点金属または金属製ペーストを含んでいてもよい。低融点金属は、半田等を含んでいてもよい。金属製ペーストは、銅ペースト、銀ペースト、金ペースト等を含んでいてもよい。
ゲート端子電極層２８、ソース端子電極層２９、ソースセンス端子電極層３０およびドレイン端子電極層３１の配置、形状、大きさ等は、特定の形態に限定されるものではない。ゲート端子電極層２８、ソース端子電極層２９、ソースセンス端子電極層３０およびドレイン端子電極層３１の配置、形状、大きさ等は、ＭＩＳＦＥＴチップ２１の仕様に基づいて種々の形態を採り得る。
たとえば、ゲート端子電極層２８、ソース端子電極層２９および／またはソースセンス端子電極層３０は、島状のパッド部、および、パッド部からチップ本体２４の第１チップ主面２５の上に選択的に引き回された線状のライン部を含んでいてもよい。
ＭＩＳＦＥＴチップ２１は、チップ本体２４の第１チップ主面２５の上に形成された多層配線構造を含んでいてもよい。多層配線構造は、配線層および絶縁層が交互に積層された構造を有していてもよい。ゲート端子電極層２８、ソース端子電極層２９および／またはソースセンス端子電極層３０は、多層配線構造において最上配線層として形成されていてもよい。
図３および図４を参照して、封止絶縁層８は、基板６の第１基板主面９の上（より具体的には主面絶縁層７の上）においてＭＩＳＦＥＴチップ２１を封止している。さらに具体的には、封止絶縁層８は、主面絶縁層７の上において配線層２０のうちＭＩＳＦＥＴチップ２１から露出した部分を直接被覆し、ＭＩＳＦＥＴチップ２１を直接被覆している。封止絶縁層８には、ゲートパッド開口３３、ソースパッド開口３４、ソースセンスパッド開口３５およびドレインパッド開口３６が形成されている。
ゲートパッド開口３３は、ＭＩＳＦＥＴチップ２１のゲート端子電極層２８を選択的に露出させている。ソースパッド開口３４は、ＭＩＳＦＥＴチップ２１のソース端子電極層２９を選択的に露出させている。
ソースセンスパッド開口３５は、ＭＩＳＦＥＴチップ２１のソースセンス端子電極層３０を選択的に露出させている。ドレインパッド開口３６は、配線層２０の第２接続領域２３を選択的に露出させている。
ゲート外部端子１５は、ゲートパッド開口３３に埋め込まれている。ゲート外部端子１５は、ゲートパッド開口３３内において、ゲート端子電極層２８に接続されている。ゲート外部端子１５は、チップ本体２４の第１チップ主面２５の法線方向に沿って立設された柱状のゲート柱状電極層４０を含む。
ゲート柱状電極層４０は、外部接続されるゲート接続部４１を含む。ゲート接続部４１は、封止絶縁層８の第１封止主面１２から露出している。ゲート接続部４１は、封止絶縁層８の第１封止主面１２に対して面一な接続面を有している。
ゲート柱状電極層４０は、銅を主成分に含む銅電極層であってもよい。ゲート柱状電極層４０は、銅シード層、および、銅シード層の上に形成された銅めっき層を含んでいてもよい。ゲート柱状電極層４０は、チタンを含むバリア層をさらに含んでいてもよい。この場合、銅シード層は、バリア層の上に形成されていてもよい。
ソース外部端子１６は、ソースパッド開口３４に埋め込まれている。ソース外部端子１６は、ソースパッド開口３４内において、ソース端子電極層２９に接続されている。ソース外部端子１６は、チップ本体２４の第１チップ主面２５の法線方向に沿って立設された柱状のソース柱状電極層４２を含む。
ソース柱状電極層４２は、外部接続されるソース接続部４３を含む。ソース接続部４３は、封止絶縁層８の第１封止主面１２から露出している。ソース接続部４３は、封止絶縁層８の第１封止主面１２に対して面一な接続面を有している。ソース柱状電極層４２は、ゲート柱状電極層４０の構成と同様の構成を有していてもよい。
ソースセンス外部端子１７は、ソースセンスパッド開口３５に埋め込まれている。ソースセンス外部端子１７は、ソースセンスパッド開口３５内において、ソースセンス端子電極層３０に接続されている。ソースセンス外部端子１７は、チップ本体２４の第１チップ主面２５の法線方向に沿って立設された柱状のソースセンス柱状電極層４４を含む。
ソースセンス柱状電極層４４は、外部接続されるソースセンス接続部４５を含む。ソースセンス柱状電極層４４は、封止絶縁層８の第１封止主面１２から露出している。ソースセンス接続部４５は、封止絶縁層８の第１封止主面１２に対して面一な接続面を有している。ソースセンス柱状電極層４４は、ゲート柱状電極層４０の構成と同様の構成を有していてもよい。
ドレイン外部端子１８は、ドレインパッド開口３６に埋め込まれている。ドレイン外部端子１８は、ドレインパッド開口３６内において、配線層２０の第２接続領域２３に接続されている。
ドレイン外部端子１８は、配線層２０を介してＭＩＳＦＥＴチップ２１のドレイン端子電極層３１に電気的に接続されている。ドレイン外部端子１８は、基板６の第１基板主面９の法線方向に沿って立設された柱状のドレイン柱状電極層４６を含む。
ドレイン柱状電極層４６は、外部接続されるドレイン接続部４７を含む。ドレイン柱状電極層４６は、封止絶縁層８の第１封止主面１２から露出している。ドレイン接続部４７は、封止絶縁層８の第１封止主面１２に対して面一な接続面を有している。ドレイン柱状電極層４６は、ゲート柱状電極層４０の構成と同様の構成を有していてもよい。
以上、電子部品１では、基板６が、比較的高い熱伝導率を有する半導体基板からなる。基板６の基板側面１１は封止絶縁層８から露出している。しかも、電子部品１では、基板６の基板６の基板側面１１も封止絶縁層８から露出している。
したがって、基板６の基板側面１１から外部端子を引き出さなくても、ＭＩＳＦＥＴチップ２１で生じた熱を、基板６の第２基板主面１０および基板側面１１から外部に効率的に放散させることができる。これにより、封止絶縁層８の内部の温度上昇を適切に抑制できる。
しかも、基板６の基板側面１１からゲート外部端子１５、ソース外部端子１６、ソースセンス外部端子１７およびドレイン外部端子１８を引き出す必要がない。したがって、ＭＩＳＦＥＴチップ２１に対するこれらの外部端子の接続に、ボンディングワイヤ等の接続部材を使用しなくて済む。その結果、部品点数の削減によるシュリンク化を達成できる。よって、小型化および放熱性の向上の両立を図ることができる電子部品１を提供できる。
特に、電子部品１では、ゲート外部端子１５、ソース外部端子１６、ソースセンス外部端子１７およびドレイン外部端子１８は、いずれも、その全域が、基板６の周縁によって取り囲まれた領域内に形成されている。
さらに、ゲート外部端子１５、ソース外部端子１６およびソースセンス外部端子１７は、平面視においてＭＩＳＦＥＴチップ２１の周縁に取り囲まれた四角形状の領域内に収まっている。
これにより、基板６の第１基板主面９に沿って隣り合うように、ＭＩＳＦＥＴチップ２１、ゲート外部端子１５、ソース外部端子１６およびソースセンス外部端子１７を配置しなくて済む。よって、複数の外部端子のレイアウトの観点から、電子部品１の小型化を適切に図ることができる。
また、基板６が半導体基板からなる場合には、半導体装置の製造プロセスを利用して電子部品１を製造できる。つまり、微細化された基板６の上に、微細なＭＩＳＦＥＴチップ２１を配置できる。よって、基板６が半導体基板からなる場合には、半導体装置の製造プロセスの観点からも、電子部品１の小型化を図ることができる。
また、電子部品１では、基板６の第１基板主面９の上に主面絶縁層７が形成されている。これにより、半導体基板による放熱効果の利益を享受しながら、ＭＩＳＦＥＴチップ２１の印加電圧に対する絶縁耐量を向上できる。特に、主面絶縁層７が窒化シリコンからなる場合には、放熱性の向上および絶縁耐量の向上を適切に図ることができる。
また、電子部品１では、基板６の第１基板主面９の上に配線層２０が形成されている。この配線層２０は、ＭＩＳＦＥＴチップ２１の平面視面積よりも大きい平面視面積を有している。
これにより、ＭＩＳＦＥＴチップ２１で生じた熱を、配線層２０を介して主面絶縁層７および基板６に効率的に伝達できる。よって、封止絶縁層８の内部の温度上昇を効率的に抑制できる。
小型の電子部品では、電流経路の面積の縮小に起因して抵抗値が高まると考えられる。この点、電子部品１では、ゲート外部端子１５がゲート柱状電極層４０を含む。また、ソース外部端子１６がソース柱状電極層４２を含む。また、ソースセンス外部端子１７がソースセンス柱状電極層４４を含む。また、ドレイン外部端子１８がドレイン柱状電極層４６を含む。
これにより、ボンディングワイヤ等の接続部材と比べて比較的広い面積の電流経路を確保できる。よって、抵抗値の上昇を抑制できる。とりわけ、ゲート柱状電極層４０、ソース柱状電極層４２、ソースセンス柱状電極層４４およびドレイン柱状電極層４６が、いずれも銅を含む場合には、抵抗値の上昇を効果的に抑制できる。
さらに、電子部品１では、ゲート外部端子１５、ソース外部端子１６、ソースセンス外部端子１７およびドレイン外部端子１８は、いずれも部品本体２の実装面３から露出している。
これにより、電子部品１が実装基板等の接続対象物に実装された場合、これら複数の外部端子を介して、ＭＩＳＦＥＴチップ２１で生じた熱を接続対象物に伝達させることができる。よって、複数の外部端子を放熱性の向上に寄与させることもできる。
図５Ａ～図５Ｋは、図１の電子部品１の製造方法の一例を説明するための断面図である。電子部品１の製造工程では、複数の電子部品１が同時に製造されるが、図５Ａ～図５Ｋでは、説明の便宜上、２つの電子部品１が形成される領域のみが示されている。
まず、図５Ａを参照して、基板６のベースとなる板状のベース基板５１が準備される。ベース基板５１の材料は、基板６の材料に応じて選択される。ベース基板５１は、この形態では、シリコンウエハからなる。
ベース基板５１は、一方側の第１基板主面５２および他方側の第２基板主面５３を含む。ベース基板５１の第１基板主面５２は、基板６の第１基板主面９に対応している。ベース基板５１の第２基板主面５３は、基板６の第２基板主面１０に対応している。
ベース基板５１には、複数の部品形成領域５４および複数の部品形成領域５４を区画する境界領域５５が設定される。部品形成領域５４は、電子部品１が形成される領域である。境界領域５５は、ダイシングラインである。
次に、図５Ｂを参照して、ベース基板５１の第１基板主面５２の上に主面絶縁層７が形成される。ここでは、窒化シリコンからなる主面絶縁層７が形成される。主面絶縁層７は、達成すべき絶縁耐圧に応じた厚さで形成される。
主面絶縁層７の厚さは、０．１μｍ以上１００μｍ以下（好ましくは０．１μｍ以上１０μｍ以下）であってもよい。主面絶縁層７は、ＣＶＤ法またはＰＶＤ法によって形成されてもよい。
窒化シリコンに代えてまたはこれに加えて、酸化シリコンを含む主面絶縁層７が形成されてもよい。この場合、主面絶縁層７は、ＣＶＤ法によって形成されてもよい。主面絶縁層７は、酸化処理法によって、ベース基板５１の表面を酸化させることにより形成されてもよい。酸化処理法は、熱酸化処理法であってもよいし、ウェット酸化処理法であってもよい。
次に、図５Ｃを参照して、配線層２０が、各部品形成領域５４に形成される。この工程では、まず、チタンを含むバリア層（図示せず）および銅シード層（図示せず）が、主面絶縁層７の上に形成される。バリア層および銅シード層は、スパッタ法によってそれぞれ形成されてもよい。
次に、銅めっき層（図示せず）が、銅シード層の上に形成される。銅めっき層は、電解銅めっき法によって形成されてもよい。次に、バリア層、銅シード層および銅めっき層を含む積層膜が、レジストマスク（図示せず）を介するエッチング法によって選択的に除去される。これにより、配線層２０が、各部品形成領域５４に形成される。
次に、図５Ｄを参照して、ＭＩＳＦＥＴチップ２１が、各配線層２０に接合される。ＭＩＳＦＥＴチップ２１は、導電性接合材３２を介して、各配線層２０の第１接続領域２２に接合される。
導電性接合材３２は、半田であってもよい。ＭＩＳＦＥＴチップ２１の構成および各配線層２０に対するＭＩＳＦＥＴチップ２１の接続形態は、図１～図４において述べた通りである。
次に、図５Ｅを参照して、所定のパターンを有するレジストマスク５６が、主面絶縁層７の上に形成される。レジストマスク５６は、複数の開口５７を有している。複数の開口５７は、レジストマスク５６において、ゲート柱状電極層４０、ソース柱状電極層４２、ソースセンス柱状電極層４４およびドレイン柱状電極層４６を形成すべき領域をそれぞれ露出させている。
次に、図５Ｆを参照して、ゲート柱状電極層４０、ソース柱状電極層４２、ソースセンス柱状電極層４４およびドレイン柱状電極層４６が、複数の開口５７内に形成される。ゲート柱状電極層４０、ソース柱状電極層４２、ソースセンス柱状電極層４４およびドレイン柱状電極層４６は、レジストマスク５６の複数の開口５７を介する電解銅めっき法によって形成されてもよい。
次に、図５Ｇを参照して、レジストマスク５６が除去される。これにより、ゲート柱状電極層４０、ソース柱状電極層４２、ソースセンス柱状電極層４４およびドレイン柱状電極層４６が立設した状態で残存する。
ゲート柱状電極層４０、ソース柱状電極層４２、ソースセンス柱状電極層４４およびドレイン柱状電極層４６は、レジストマスク５６を介する電解銅めっき法に代えて、焼成プロセスを利用して形成されてもよい。
焼成プロセスでは、まず、柱状電極層のベースとなる導電性ペーストが主面絶縁層７の上に塗布される。導電性ペーストは、銅ペーストであってもよい。次に、ゲート柱状電極層４０、ソース柱状電極層４２、ソースセンス柱状電極層４４およびドレイン柱状電極層４６に対応するパターンで、導電性ペーストの不要な部分が除去される。
その後、導電性ペーストが焼成される。これにより、ゲート柱状電極層４０、ソース柱状電極層４２、ソースセンス柱状電極層４４およびドレイン柱状電極層４６が形成される。
次に、図５Ｈを参照して、封止絶縁層８のベースとなる封止樹脂５８が、主面絶縁層７の上に塗布される。封止樹脂５８は、エポキシ樹脂またはポリイミド樹脂を含んでいてもよい。
封止樹脂５８は、主面絶縁層７の上において、配線層２０、ＭＩＳＦＥＴチップ２１、ゲート柱状電極層４０、ソース柱状電極層４２、ソースセンス柱状電極層４４およびドレイン柱状電極層４６を一括して封止する。
封止絶縁層８は、酸化シリコンまたは窒化シリコンによって形成されてもよい。この場合、酸化シリコンまたは窒化シリコンは、ＣＶＤ法によって、主面絶縁層７の上に堆積されてもよい。
次に、図５Ｉを参照して、ＭＩＳＦＥＴチップ２１の第２チップ主面２６側から、封止樹脂５８の外面が部分的に除去される。封止樹脂５８の外面は、ゲート柱状電極層４０、ソース柱状電極層４２、ソースセンス柱状電極層４４およびドレイン柱状電極層４６が露出するまで除去される。封止樹脂５８の除去工程は、研削法によって行われてもよい。
これにより、図５Ｊを参照して、ゲート柱状電極層４０、ソース柱状電極層４２、ソースセンス柱状電極層４４およびドレイン柱状電極層４６が露出する封止絶縁層８が形成される。
次に、図５Ｋを参照して、境界領域５５に沿ってベース基板５１が切断される。ベース基板５１は、ダイシングブレードによる研削によって切断されてもよい。これにより、一枚のベース基板５１から複数の電子部品１が切り出される。
ベース基板５１は、エッチング法によって切断されてもよい。エッチング法は、プラズマエッチング法であってもよい。この場合、研削加工痕を有さない側面５を有する部品本体２が形成される。以上を含む工程を経て、電子部品１が製造される。
図６は、図３に対応する部分の断面図であって、本発明の第２実施形態に係る電子部品６１の構造を説明するための図である。図７は、図４に対応する部分の断面図であって、図６の電子部品６１の構造を説明するための図である。以下では、電子部品１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
ゲート外部端子１５は、この形態では、ゲート柱状電極層４０の上に形成されたゲート導電接合層６２を含む。ゲート導電接合層６２は、ゲート接続部４１に電気的に接続されている。ゲート導電接合層６２は、ゲート接続部４１の上に形成されている。
ゲート導電接合層６２は、封止絶縁層８の第１封止主面１２を被覆する被覆部を有していてもよい。ゲート導電接合層６２は、その全体が、ゲートパッド開口３３から露出している。ゲート導電接合層６２は、低融点金属を含んでいてもよい。低融点金属は、半田を含んでいてもよい。ゲート導電接合層６２は、凸湾曲状の外面を有していてもよい。
ソース外部端子１６は、ソース柱状電極層４２の上に形成されたソース導電接合層６３を含む。ソース導電接合層６３は、ソース接続部４３に電気的に接続されている。ソース導電接合層６３は、ソース接続部４３の上に形成されている。
ソース導電接合層６３は、封止絶縁層８の第１封止主面１２を被覆する被覆部を有していてもよい。ソース導電接合層６３は、その全体が、ソースパッド開口３４から露出している。ソース導電接合層６３は、低融点金属を含んでいてもよい。低融点金属は、半田を含んでいてもよい。ソース導電接合層６３は、凸湾曲状の外面を有していてもよい。
ソースセンス外部端子１７は、ソースセンス柱状電極層４４の上に形成されたソースセンス導電接合層６４を含む。ソースセンス導電接合層６４は、ソースセンス接続部４５に電気的に接続されている。ソースセンス導電接合層６４は、ソースセンス接続部４５の上に形成されている。
ソースセンス導電接合層６４は、封止絶縁層８の第１封止主面１２を被覆する被覆部を有していてもよい。ソースセンス導電接合層６４は、その全体が、ソースセンスパッド開口３５から露出している。
ソースセンス導電接合層６４は、低融点金属を含んでいてもよい。低融点金属は、半田を含んでいてもよい。ソースセンス導電接合層６４は、凸湾曲状の外面を有していてもよい。
ドレイン外部端子１８は、ドレイン柱状電極層４６の上に形成されたドレイン導電接合層６５を含む。ドレイン導電接合層６５は、ドレイン接続部４７に電気的に接続されている。ドレイン導電接合層６５は、ドレイン接続部４７の上に形成されている。
ドレイン導電接合層６５は、封止絶縁層８の第１封止主面１２を被覆する被覆部を有していてもよい。ドレイン導電接合層６５は、その全体が、ドレインパッド開口３６から露出している。ドレイン導電接合層６５は、低融点金属を含んでいてもよい。低融点金属は、半田を含んでいてもよい。ドレイン導電接合層６５は、凸湾曲状の外面を有していてもよい。
電子部品６１は、電子部品１の製造方法において、ゲート導電接合層６２、ソース導電接合層６３、ソースセンス導電接合層６４およびドレイン導電接合層６５を形成する工程をさらに実施することによって製造できる。
導電接合層の形成工程は、前述の封止樹脂５８の研削工程（図５Ｊ参照）の後、前述のベース基板５１の切断工程（図５Ｋ参照）に先立って実施され得る。導電接合層は、電解半田めっき法によって形成されてもよい。
以上、電子部品６１によっても、電子部品１に対して述べた効果と同様の効果を奏することができる。
図８は、図３に対応する部分の断面図であって、本発明の第３実施形態に係る電子部品７１の構造を説明するための図である。図９は、図４に対応する部分の断面図であって、図８の電子部品７１の構造を説明するための図である。以下では、電子部品１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
ゲート外部端子１５は、ゲート柱状電極層４０に代えて、ゲート電極膜７２およびゲート導電接合層７３を含む。ゲート電極膜７２は、ゲート導電接合層７３の下地を成す下地層であり、ＵＢＭ（under bump metal）層とも称される。ゲート電極膜７２は、ゲートパッド開口３３の内壁に沿って膜状に形成されている。ゲート電極膜７２は、ゲートパッド開口３３内において、凹状の空間を区画している。
ゲート電極膜７２は、ゲートパッド開口３３外の領域において、封止絶縁層８の第１封止主面１２を被覆する被覆部７４を有している。ゲート電極膜７２は、銅膜、金膜、チタン膜またはニッケル膜のうちの少なくとも一種を含んでいてもよい。
ゲート導電接合層７３は、ゲート電極膜７２の上に形成されている。ゲート導電接合層７３は、ゲートパッド開口３３を埋めている。ゲート導電接合層７３は、封止絶縁層８の第１封止主面１２よりも上方に突出している。
ゲート導電接合層７３は、ゲートパッド開口３３外の領域において、ゲート電極膜７２の被覆部７４を被覆している。ゲート導電接合層６２は、低融点金属を含んでいてもよい。低融点金属は、半田を含んでいてもよい。ゲート導電接合層６２は、凸湾曲状の外面を有していてもよい。
ソース外部端子１６は、ソース柱状電極層４２に代えて、ソース電極膜７５およびソース導電接合層７６を含む。ソース電極膜７５は、ソース導電接合層７６の下地を成す下地層であり、ＵＢＭ層とも称される。ソース電極膜７５は、ソースパッド開口３４の内壁に沿って膜状に形成されている。ソース電極膜７５は、ソースパッド開口３４内において、凹状の空間を区画している。
ソース電極膜７５は、ソースパッド開口３４外の領域において、封止絶縁層８の第１封止主面１２を被覆する被覆部７７を有している。ソース電極膜７５は、銅膜、金膜、チタン膜またはニッケル膜のうちの少なくとも一種を含んでいてもよい。
ソース導電接合層７６は、ソース電極膜７５の上に形成されている。ソース導電接合層７６は、ソースパッド開口３４を埋めて、封止絶縁層８の第１封止主面１２よりも上方に突出している。
ソース導電接合層７６は、ソースパッド開口３４外の領域において、ソース電極膜７５の被覆部７７を被覆している。ソース導電接合層７６は、低融点金属を含んでいてもよい。低融点金属は、半田を含んでいてもよい。ソース導電接合層７６は、凸湾曲状の外面を有していてもよい。
ソースセンス外部端子１７は、ソースセンス柱状電極層４４に代えて、ソースセンス電極膜７８およびソースセンス導電接合層７９を含む。ソースセンス電極膜７８は、ソースセンス導電接合層７９の下地を成す下地層であり、ＵＢＭ層とも称される。
ソースセンス電極膜７８は、ソースセンスパッド開口３５の内壁に沿って膜状に形成されている。ソースセンス電極膜７８は、ソースセンスパッド開口３５内において、凹状の空間を区画している。
ソースセンス電極膜７８は、ソースセンスパッド開口３５外の領域において、封止絶縁層８の第１封止主面１２を被覆する被覆部８０を有している。ソースセンス電極膜７８は、銅膜、金膜、チタン膜またはニッケル膜のうちの少なくとも一種を含んでいてもよい。
ソースセンス導電接合層７９は、ソースセンス電極膜７８の上に形成されている。ソースセンス導電接合層７９は、ソースセンスパッド開口３５を埋めて、封止絶縁層８の第１封止主面１２よりも上方に突出している。
ソースセンス導電接合層７９は、ソースセンスパッド開口３５外の領域において、ソースセンス電極膜７８の被覆部８０を被覆している。ソースセンス電極膜７８は、低融点金属を含んでいてもよい。低融点金属は、半田を含んでいてもよい。ソースセンス電極膜７８は、凸湾曲状の外面を有していてもよい。
ドレイン外部端子１８は、ドレイン柱状電極層４６（図３参照）に代えて、ドレイン電極膜８１およびドレイン導電接合層８２を含む。ドレイン電極膜８１は、ドレイン導電接合層８２の下地を成す下地層であり、ＵＢＭ層とも称される。
ドレイン電極膜８１は、ドレインパッド開口３６の内壁に沿って膜状に形成されている。ドレイン電極膜８１は、ドレインパッド開口３６内において、凹状の空間を区画している。
ドレイン電極膜８１は、ドレインパッド開口３６外の領域において、封止絶縁層８の第１封止主面１２を被覆する被覆部８３を有している。ドレイン電極膜８１は、銅膜、金膜、チタン膜またはニッケル膜のうちの少なくとも一種を含んでいてもよい。
ドレイン導電接合層８２は、ドレイン電極膜８１の上に形成されている。ドレイン導電接合層８２は、ドレインパッド開口３６を埋めて、封止絶縁層８の第１封止主面１２よりも上方に突出している。
ドレイン導電接合層８２は、ドレインパッド開口３６外の領域において、ドレイン電極膜８１の被覆部８３を被覆している。ドレイン導電接合層８２は、低融点金属を含んでいてもよい。低融点金属は、半田を含んでいてもよい。ドレイン導電接合層８２は、凸湾曲状の外面を有していてもよい。
図１０Ａ～図１０Ｅは、図８の電子部品７１の製造方法の一例を説明するための断面図である。ここでは、前述の第１実施形態に係る電子部品１の製造工程と共通の工程については、具体的な説明を省略する。
まず、図１０Ａを参照して、ＭＩＳＦＥＴチップ２１の接合工程後のベース基板５１が準備される（図５Ｄも併せて参照）。
次に、図１０Ｂを参照して、封止絶縁層８のベースとなる封止樹脂８４が、主面絶縁層７の上に塗布される。封止樹脂８４は、主面絶縁層７の上において、配線層２０およびＭＩＳＦＥＴチップ２１を一括して封止する。
次に、図１０Ｃを参照して、封止樹脂８４に、ゲートパッド開口３３、ソースパッド開口３４、ソースセンスパッド開口３５およびドレインパッド開口３６が形成される。封止樹脂８４がフォトレジストからなる場合、各開口は、露光および現像によって形成されてもよい。
封止樹脂８４は、酸化シリコンまたは窒化シリコン等の絶縁材料によって形成されてもよい。酸化シリコンまたは窒化シリコンは、ＣＶＤ法によって、主面絶縁層７の上に堆積されてもよい。封止樹脂８４が絶縁材料からなる場合、各開口は、エッチング法によって形成されてもよい。
次に、図１０Ｄを参照して、ゲート電極膜７２、ソース電極膜７５、ソースセンス電極膜７８およびドレイン電極膜８１が形成される。この工程では、まず、スパッタ法および／または電解めっき法によって導電材料層が形成される。
次に、導電材料層が、レジストマスク（図示せず）を介するエッチング法によって選択的に除去される。これにより、ゲート電極膜７２、ソース電極膜７５、ソースセンス電極膜７８およびドレイン電極膜８１が形成される。
次に、図１０Ｅを参照して、ゲート導電接合層６２、ソース導電接合層７６、ソースセンス導電接合層７９およびドレイン導電接合層８２が形成される。各導電接合層は、電解半田めっき法によって形成されてもよい。
その後、境界領域５５に沿ってベース基板５１が切断される（図５Ｋも併せて参照）。これにより、一枚のベース基板５１から複数の電子部品７１が切り出される。以上の工程を経て、電子部品７１が製造される。
以上、電子部品７１によっても、電子部品１に対して述べた効果と同様の効果を奏することができる。
図１１は、図３に対応する部分の断面図であって、本発明の第４実施形態に係る電子部品９１の構造を説明するための図である。以下では、電子部品１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
電子部品９１は、ＭＩＳＦＥＴチップ２１で生じた熱を外部に放散させる放熱構造９２を含む。放熱構造９２は、基板６の第２基板主面１０に設けられている。
放熱構造９２は、この形態では、基板６の第２基板主面１０に形成されたフィン構造９３を含む。フィン構造９３は、基板６の第２基板主面１０において、基板６の第２基板主面１０から第１基板主面９に向かって掘り下げられた１つのまたは複数のトレンチ９４を含む。各トレンチの深さは、１μｍ以上５００μｍ以下であってもよい。
フィン構造９３が１つのトレンチ９４を含む場合、１つのトレンチ９４は、平面視において格子状、葛折り状、櫛歯状または螺旋状に形成されていてもよい。フィン構造９３が複数のトレンチ９４を含む場合、複数のトレンチ９４は、平面視においてストライプ状またはドット状に形成されていてもよい。これら種々の平面視形状が組み合わされた１つのまたは複数のトレンチ９４が形成されていてもよい。
図１２Ａ～図１２Ｃは、図１１の電子部品９１の製造方法の一例を説明するための断面図である。ここでは、前述の第１実施形態に係る電子部品１の製造工程と共通の工程については、具体的な説明を省略する。
フィン構造９３を形成する工程は、前述のベース基板５１の切断工程（図５Ｋ参照）に先立って、任意のタイミングで実施され得る。以下では、フィン構造９３を形成する工程が、ベース基板５１の準備工程（図５Ａ参照）の後、主面絶縁層７の形成工程（図５Ｂ参照）に先立って実施される例について説明する。
図１２Ａを参照して、ベース基板５１の準備後、所定のパターンを有するレジストマスク９５が、ベース基板５１の第２基板主面５３に形成される。レジストマスク９５は、トレンチ９４を形成すべき領域を選択的に露出させる開口９６を有している。
次に、図１２Ｂを参照して、レジストマスク９５を介するエッチング法により、ベース基板５１の不要な部分が除去される。これにより、ベース基板５１の第２基板主面５３に１つのまたは複数のトレンチ９４を含むフィン構造９３が形成される。
次に、図１２Ｃを参照して、レジストマスク９５が除去される。その後、図５Ｂ～図５Ｋの工程が順に実行されて、電子部品９１が製造される。
以上、電子部品９１によっても、電子部品１に対して述べた効果と同様の効果を奏することができる。
また、電子部品９１によれば、基板６の第２基板主面１０にフィン構造９３を含む放熱構造９２が形成されている。フィン構造９３によれば、基板６の表面積を増加させることができる。これにより、ＭＩＳＦＥＴチップ２１から基板６に伝達された熱を、外部に効率よく放散させることができる。
また、電子部品９１によれば、基板６の一部の領域を利用して、フィン構造９３を形成できる。これにより、たとえば金属製ヒートシンクなどの放熱器具を、基板６の第２基板主面１０に取り付けなくて済む。したがって、実装面３および非実装面４の法線方向に沿って部品本体２が厚化することを抑制できる。よって、電子部品９１の小型化を図りながら、放熱性を向上できる。
放熱構造９２は、フィン構造９３に加えて、放熱部材としての金属膜を含んでいてもよい。金属膜は、基板６の第２基板主面１０およびトレンチ９４の内壁に沿って形成されていてもよい。
金属膜は、第２基板主面１０の全域を被覆し、トレンチ９４の内部の全域を満たしていてもよい。金属膜は、銅膜、金膜、銀膜、ニッケル膜、チタン膜、アルミニウム膜等を含んでいてもよい。
金属膜は、スパッタ法および／またはめっき法によって形成されてもよい。金属膜を形成する工程は、前述のレジストマスク９５の除去工程（図１２Ｃも併せて参照）の後、任意のタイミングで実施され得る。このような構造の放熱構造９２によれば、基板６の放熱性を一層高めることができる。
第２実施形態の構造、または、第３実施形態の構造、もしくは、第２実施形態の構造および第３実施形態の構造が組み合わされた構成が、電子部品９１に適用されてもよい。
図１３は、図３に対応する部分の断面図であって、本発明の第５実施形態に係る電子部品１０１の構造を説明するための図である。以下では、電子部品１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
電子部品１０１は、ＭＩＳＦＥＴチップ２１で生じた熱を外部に放散させる放熱構造１０２を含む。放熱構造１０２は、基板６の第２基板主面１０に設けられている。放熱構造１０２は、この形態では、基板６の第２基板主面１０を被覆する放熱部材１０３を含む。
放熱部材１０３は、基板６の第２基板主面１０に接続された放熱板であってもよい。放熱板は、金属板であってもよい。金属板は、銅板、金板、ニッケル板、チタン板、アルミニウム板等を含んでいてもよい。
放熱部材１０３は、放熱板に代えて、スパッタ法および／またはめっき法によって形成された金属膜であってもよい。金属膜は、銅膜、金膜、銀膜、ニッケル膜、チタン膜、アルミニウム膜等を含んでいてもよい。放熱部材１０３を形成する工程は、前述のベース基板５１の切断工程（図５Ｋも併せて参照）に先立って実施され得る。
以上、電子部品１０１によっても、電子部品１に対して述べた効果と同様の効果を奏することができる。
また、電子部品１０１によれば、基板６の第２基板主面１０に放熱部材１０３を含む放熱構造１０２が形成されている。これにより、ＭＩＳＦＥＴチップ２１から基板６に伝達された熱を、外部に効率よく放散させることができる。
特に、金属膜を含む放熱部材１０３によれば、実装面３および非実装面４の法線方向に沿って部品本体２が厚化することを抑制できる。よって、電子部品１０１の小型化を図りながら、放熱性を向上できる。
第２実施形態の構造、第３実施形態の構造、または、第４実施形態の構造、もしくは、第２～第４実施形態の構造の内の任意の２つの構成または３つの構成が組み合わされた構成が、電子部品１０１に適用されてもよい。
図１４は、本発明の第６実施形態に係る電子部品１１１の構造を説明するための図である。以下では、電子部品１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
電子部品１１１は、半導体整流素子の一例としてのダイオードを含む半導体装置である。ダイオードとしては、ｐｎ接合ダイオード、ファーストリカバリーダイオード、ツェナーダイオード、ショットキーバリアダイオード等の種々のダイオードが採用され得る。本実施形態では、ダイオードとしてショットキーバリアダイオードが採用されている。
電子部品１１１は、ＭＩＳＦＥＴチップ２１に代えてダイオードチップ１１２を含む。ダイオードチップ１１２は、直方体形状のチップ本体１１３を含む。チップ本体１１３は、一方側の第１チップ主面１１４、他方側の第２チップ主面１１５、ならびに、第１チップ主面１１４および第２チップ主面１１５を接続するチップ側面１１６を含む。
ダイオードチップ１１２は、Ｓｉを含むチップ本体１１３を有するＳｉ－ダイオードチップであってもよい。Ｓｉ－ダイオードチップの耐圧は、３０Ｖ以上６５００Ｖ以下であってもよい。Ｓｉ－ダイオードチップの耐圧は、アノード／カソード間に印加可能な最大の逆方向電圧ＶＲによって定義される。
ダイオードチップ１１２は、化合物半導体を含むチップ本体１１３を有するダイオードチップであってもよい。チップ本体１１３は、化合物半導体としての窒化物半導体または酸化物半導体を含んでいてもよい。
窒化物半導体は、窒化ガリウム（ＧａＮ）を含んでいてもよい。酸化物半導体は、酸化ガリウム（Ｇａ２Ｏ３）を含んでいてもよい。化合物半導体を含むダイオードチップの耐圧は、６００Ｖ以上１００００Ｖ以下であってもよい。
ダイオードチップ１１２は、ＳｉＣを含むチップ本体１１３を有するＳｉＣ－ダイオードチップであってもよい。ＳｉＣ－ダイオードチップの耐圧は、６００Ｖ以上１５０００Ｖ以下であってもよい。
とりわけ、化合物半導体を含むダイオードチップやＳｉＣ－ダイオードチップでは、大電流に起因する発熱によって高温になり得る。電子部品１１１は、これらハイパワー型のダイオードチップに対して有益な構造を有している。
ダイオードチップ１１２は、カソード端子電極層１１７およびアノード端子電極層１１８を含む。カソード端子電極層１１７は、チップ本体１１３の第１チップ主面１１４の上に形成されている。アノード端子電極層１１８は、チップ本体１１３の第２チップ主面１１５の上に形成されている。
ダイオードチップ１１２は、基板６の第１基板主面９にチップ本体１１３の第２チップ主面１１５を対向させた姿勢で、基板６の第１基板主面９の上に配置されている。アノード端子電極層１１８は、導電性接合材１１９を介して配線層２０の第１接続領域２２に接合されている。つまり、配線層２０は、アノード配線層を形成している。
導電性接合材１１９は、低融点金属または金属製ペーストを含んでいてもよい。低融点金属は、半田を含んでいてもよい。金属製ペーストは、銅ペースト、銀ペースト、金ペースト等を含んでいてもよい。
カソード端子電極層１１７およびアノード端子電極層１１８の配置、形状、大きさ等は、特定の形態に限定されるものではない。カソード端子電極層１１７およびアノード端子電極層１１８の配置、形状、大きさ等は、ダイオードチップ１１２の仕様に基づいて種々の形態が採用され得る。
カソード端子電極層１１７は、第１チップ主面１１４の上に形成された島状のパッド部、および、パッド部から第１チップ主面１１４の上に選択的に引き回された線状のライン部を含んでいてもよい。
アノード端子電極層１１８は、第１チップ主面１１４の上に形成された島状のパッド部、および、パッド部から第２チップ主面１１５の上に選択的に引き回された線状のライン部を含んでいてもよい。
ダイオードチップ１１２は、チップ本体１１３の第１チップ主面１１４および／または第２チップ主面１１５の上に形成された多層配線構造を含んでいてもよい。多層配線構造は、配線層および絶縁層が交互に積層された構造を有していてもよい。
第１チップ主面１１４の上に多層配線構造が形成されている場合、カソード端子電極層１１７は、多層配線構造において最上配線層として形成されていてもよい。第２チップ主面１１５の上に多層配線構造が形成されている場合、アノード端子電極層１１８は、多層配線構造において最上配線層として形成されていてもよい。
ダイオードチップ１１２は、複数（２つ以上）のカソード端子電極層１１７を含んでいてもよい。ダイオードチップ１１２は、複数（２つ以上）のアノード端子電極層１１８を含んでいてもよい。
封止絶縁層８には、カソードパッド開口１２０およびアノードパッド開口１２１が形成されている。カソードパッド開口１２０は、ダイオードチップ１１２のカソード端子電極層１１７を選択的に露出させている。アノードパッド開口１２１は、配線層２０の第２接続領域２３を選択的に露出させている。
電子部品１１１は、カソード外部端子１２２およびアノード外部端子１２３を含む。カソード外部端子１２２は、チップ側外部端子として形成されている。アノード外部端子１２３は、配線層側外部端子として形成されている。
カソード外部端子１２２は、カソードパッド開口１２０に埋め込まれている。カソード外部端子１２２は、カソードパッド開口１２０内において、カソード端子電極層１１７に接続されている。
カソード外部端子１２２は、チップ本体１１３の第１チップ主面１１４の法線方向に沿って立設された柱状のカソード柱状電極層１２４を含む。カソード柱状電極層１２４は、外部接続されるカソード接続部１２５を含む。
カソード接続部１２５は、封止絶縁層８の第１封止主面１２から露出している。カソード接続部１２５は、封止絶縁層８の第１封止主面１２に対して面一な接続面を有している。カソード柱状電極層１２４は、銅を含んでいてもよい。
アノード外部端子１２３は、アノードパッド開口１２１に埋め込まれている。アノード外部端子１２３は、アノードパッド開口１２１内において、配線層２０の第２接続領域２３に接続されている。アノード外部端子１２３は、配線層２０を介してダイオードチップ１１２のアノード端子電極層１１８に電気的に接続されている。
アノード外部端子１２３は、基板６の第１基板主面９の法線方向に沿って立設された柱状のアノード柱状電極層１２６を含む。アノード柱状電極層１２６は、外部接続されるアノード接続部１２７を含む。
アノード接続部１２７は、封止絶縁層８の第１封止主面１２から露出している。アノード接続部１２７は、封止絶縁層８の第１封止主面１２に対して面一な接続面を有している。アノード柱状電極層１２６は、銅を含んでいてもよい。
電子部品１１１は、前述の電子部品１の製造方法とほぼ同様の工程を経て製造できる。以上、ＭＩＳＦＥＴチップ２１に代えてダイオードチップ１１２を含む電子部品１１１によっても、電子部品１に対して述べた効果と同様の効果を奏することができる。
ダイオードチップ１１２は、基板６の第１基板主面９にチップ本体１１３の第１チップ主面１１４を対向させた姿勢で、基板６の第１基板主面９の上に配置されていてもよい。つまり、アノードおよびカソードの接続形態が入れ替わった構造が採用されてもよい。この場合、カソード端子電極層１１７が、導電性接合材１１９を介して配線層２０の第１接続領域２２に接合される。つまり、配線層２０は、カソード配線層を形成する。
第２実施形態の構造、第３実施形態の構造、第４実施形態の構造または第５実施形態の構造、もしくは、第２～第５実施形態の内の任意の２つの構造、３つの構造または４つの構造が組み合わされた構成が、電子部品１１１に適用されてもよい。
図１５は、本発明の第７実施形態に係る電子部品１３１の内部構造を説明するための平面図である。図１６は、図１５のXVI-XVI線に沿う断面図である。以下では、電子部品１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１５および図１６を参照して、電子部品１３１は、複数のチップを含む半導体パワーモジュールである。電子部品１３１は、ＭＩＳＦＥＴチップ２１に加えて、ダイオードチップ１１２およびＩＣチップ１３２（制御チップ）を含む。基板６の第１基板主面９に対するＭＩＳＦＥＴチップ２１、ダイオードチップ１１２およびＩＣチップ１３２の配置位置は任意であり、特定の配置位置に限定されるものではない。
電子部品１３１は、ＭＩＳＦＥＴチップ２１用の第１配線層１３３、ダイオードチップ１１２用の第２配線層１３４、および、ＩＣチップ１３２用の第３配線層１３５を含む。第１配線層１３３、第２配線層１３４および第３配線層１３５は、前述の配線層２０と同様の構造を有している。
第１配線層１３３には、ＭＩＳＦＥＴチップ２１およびドレイン外部端子１８が接続されている。第１配線層１３３に対するＭＩＳＦＥＴチップ２１およびドレイン外部端子１８の接続態様は、前述の電子部品１の場合と同様である。
第２配線層１３４には、ダイオードチップ１１２が接続されている。第２配線層１３４に対するダイオードチップ１１２の接続態様は、前述の電子部品１１１の場合と同様である。ただし、この形態では、カソード外部端子１２２およびアノード外部端子１２３は、設けられていない。
第３配線層１３５には、入力外部端子１３６およびＩＣチップ１３２が接続されている。入力外部端子１３６は、配線層側外部端子として形成されている。入力外部端子１３６は、ＩＣチップ１３２に電力を供給するための端子である。入力外部端子１３６は、第３配線層１３５を介してＩＣチップ１３２に電気的に接続されている。
入力外部端子１３６の構成は、ドレイン外部端子１８の構成とほぼ同様である。第３配線層１３５に対する入力外部端子１３６の接続態様は、第１配線層１３３に対するドレイン外部端子１８の接続態様と同様である。
ＩＣチップ１３２は、この形態では、ＭＩＳＦＥＴチップ２１のゲートを駆動制御するためのゲートドライバＩＣである。ＩＣチップ１３２は、直方体形状のチップ本体１４１を含む。チップ本体１４１は、一方側の第１チップ主面１４２、他方側の第２チップ主面１４３、ならびに、第１チップ主面１４２および第２チップ主面１４３を接続するチップ側面１４４を含む。
ＩＣチップ１３２は、出力端子電極層１４５および入力端子電極層１４６を含む。出力端子電極層１４５は、チップ本体１４１の第１チップ主面１４２の上に形成されている。入力端子電極層１４６は、チップ本体１４１の第２チップ主面１４３の上に形成されている。
入力端子電極層１４６は、導電性接合材１４７を介して第３配線層１３５に接合されている。これにより、ＩＣチップ１３２は、第３配線層１３５を介して入力外部端子１３６に電気的に接続されている。
導電性接合材１４７は、低融点金属または金属製ペーストを含んでいてもよい。低融点金属は、半田を含んでいてもよい。金属製ペーストは、銅ペースト、銀ペースト、金ペースト等を含んでいてもよい。
出力端子電極層１４５および入力端子電極層１４６の配置、形状、大きさ等は、特定の形態に限定されるものではない。出力端子電極層１４５および入力端子電極層１４６の配置、形状、大きさ等は、ＩＣチップ１３２の仕様に基づいて種々の形態が採用され得る。
複数の出力端子電極層１４５が、チップ本体１４１の第１チップ主面１４２の上に形成されていてもよい。１つまたは複数の出力端子電極層１４５は、島状のパッド部、および、パッド部から第１チップ主面１４２の上に選択的に引き回された線状のライン部を含んでいてもよい。
ＩＣチップ１３２は、チップ本体１４１の第１チップ主面１４２および／または第２チップ主面１４３の上に形成された多層配線構造を含んでいてもよい。多層配線構造は、配線層および絶縁層が交互に積層された構造を有していてもよい。
第１チップ主面１４２の上に多層配線構造が形成されている場合、出力端子電極層１４５は、多層配線構造において最上配線層として形成されていてもよい。第２チップ主面１４３の上に多層配線構造が形成されている場合、入力端子電極層１４６は、多層配線構造において最上配線層として形成されていてもよい。
図１６を参照して、電子部品１３１は、中間絶縁層１４８を含む。中間絶縁層１４８は、主面絶縁層７の上に形成されている。中間絶縁層１４８の周縁は、この形態では、基板６の周縁に対して基板６の内方領域に間隔を空けて形成されている。中間絶縁層１４８の周縁および基板６の周縁の間の領域には、段差部が形成されている。
中間絶縁層１４８は、基板６の第１基板主面９の全域を被覆していてもよい。この場合、中間絶縁層１４８は、基板６の基板側面１１に対してほぼ面一に形成されていてもよい。中間絶縁層１４８は、封止絶縁層８の封止側面１４および基板６の基板側面１１に対して面一な側面を有していてもよい。
中間絶縁層１４８は、ＭＩＳＦＥＴチップ２１、ダイオードチップ１１２およびＩＣチップ１３２を封止している。中間絶縁層１４８は、酸化シリコン、窒化シリコン、エポキシ樹脂またはポリイミド樹脂のうちの少なくとも一種を含んでいてもよい。中間絶縁層１４８は、この形態では、ポリイミド樹脂を含む中間封止樹脂層からなる。
中間絶縁層１４８には、ゲートコンタクト孔１４９、ソースコンタクト孔１５０、ソースセンスコンタクト孔１５１、ドレインコンタクト孔１５２およびカソードコンタクト孔１５３が形成されている。中間絶縁層１４８には、出力コンタクト孔１５４、第１配線コンタクト孔１５５、第２配線コンタクト孔１５６および入力コンタクト孔１５７が形成されている。
ゲートコンタクト孔１４９は、ＭＩＳＦＥＴチップ２１のゲート端子電極層２８を選択的に露出させている。ソースコンタクト孔１５０は、ＭＩＳＦＥＴチップ２１のソース端子電極層２９を選択的に露出させている。
ソースセンスコンタクト孔１５１は、ＭＩＳＦＥＴチップ２１のソースセンス端子電極層３０を選択的に露出させている。ドレインコンタクト孔１５２は、第１配線層１３３を選択的に露出させている。
カソードコンタクト孔１５３は、ダイオードチップ１１２のカソード端子電極層１１７を選択的に露出させている。出力コンタクト孔１５４は、ＩＣチップ１３２の出力端子電極層１４５を選択的に露出させている。
第１配線コンタクト孔１５５は、第１配線層１３３においてドレインコンタクト孔１５２とは異なる領域を選択的に露出させている。第２配線コンタクト孔１５６は、第２配線層１３４を選択的に露出させている。入力コンタクト孔１５７は、第３配線層１３５を選択的に露出させている。
電子部品１３１は、第１接続配線層１６１、第２接続配線層１６２および第３接続配線層１６３を含む。第１接続配線層１６１、第２接続配線層１６２および第３接続配線層１６３は、中間絶縁層１４８の上にそれぞれ形成されている。
第１接続配線層１６１は、中間絶縁層１４８の上において選択的に引き回されている。第１接続配線層１６１は、ソース端子電極層２９および第２配線層１３４の間の領域を選択的に引き回されている。第１接続配線層１６１は、第１接続部１６４および第２接続部１６５を含む。
第１接続部１６４は、ＭＩＳＦＥＴチップ２１のソース端子電極層２９に接続されている。第１接続部１６４は、より具体的には、中間絶縁層１４８の上からソースコンタクト孔１５０に入り込んでいる。第１接続部１６４は、ソースコンタクト孔１５０内においてソース端子電極層２９に接続されている。
第２接続部１６５は、第２配線層１３４に接続されている。第２接続部１６５は、より具体的には、中間絶縁層１４８の上から第２配線コンタクト孔１５６に入り込んでいる。第１接続配線層１６１の第２接続部１６５は、第２配線コンタクト孔１５６内において第２配線層１３４に接続されている。
第２接続配線層１６２は、中間絶縁層１４８の上において選択的に引き回されている。第２接続配線層１６２は、カソード端子電極層１１７および第１配線層１３３の間の領域を選択的に引き回されている。第２接続配線層１６２は、第１接続部１６６および第２接続部１６７を含む。
第１接続部１６６は、ダイオードチップ１１２のカソード端子電極層１１７に電気的に接続されている。第１接続部１６６は、より具体的には、中間絶縁層１４８の上からカソードコンタクト孔１５３に入り込んでいる。第１接続部１６６は、カソードコンタクト孔１５３内においてカソード端子電極層１１７に接続されている。
第２接続部１６７は、第１配線層１３３に電気的に接続されている。第２接続部１６７は、より具体的には、中間絶縁層１４８の上から第１配線コンタクト孔１５５に入り込んでいる。第２接続部１６７は、第１配線コンタクト孔１５５内において第１配線層１３３に接続されている。
第３接続配線層１６３は、中間絶縁層１４８の上において選択的に引き回されている。第３接続配線層１６３は、ゲート端子電極層２８および出力端子電極層１４５の間の領域を選択的に引き回されている。第３接続配線層１６３は、第１接続部１６８および第２接続部１６９を含む。
第１接続部１６８は、ＭＩＳＦＥＴチップ２１のゲート端子電極層２８に電気的に接続されている。第１接続部１６８は、より具体的には、中間絶縁層１４８の上からゲートコンタクト孔１４９に入り込んでいる。第１接続部１６８は、ゲートコンタクト孔１４９内においてゲート端子電極層２８に接続されている。
第２接続部１６９は、ＩＣチップ１３２の出力端子電極層１４５に電気的に接続されている。第２接続部１６９は、より具体的には、中間絶縁層１４８の上から出力コンタクト孔１５４に入り込んでいる。第３接続配線層１６３の第２接続部１６９は、出力コンタクト孔１５４内において出力端子電極層１４５に接続されている。
封止絶縁層８は、この形態では、基板６の第１基板主面９の上において、中間絶縁層１４８を封止している。これにより、ＭＩＳＦＥＴチップ２１、ダイオードチップ１１２およびＩＣチップ１３２は、中間絶縁層１４８および封止絶縁層８によって一括して封止されている。
封止絶縁層８には、ゲートパッド開口３３、ソースパッド開口３４、ソースセンスパッド開口３５、ドレインパッド開口３６および入力端子パッド開口１７０が形成されている。ドレインパッド開口３６は、ドレインコンタクト孔１５２に連通している。入力端子パッド開口１７０は、入力コンタクト孔１５７に連通している。
ゲート外部端子１５は、ゲートパッド開口３３に埋め込まれている。ゲート外部端子１５は、第３接続配線層１６３の第１接続部１６８を介して、ＭＩＳＦＥＴチップ２１のゲート端子電極層２８に電気的に接続されている。
ソース外部端子１６は、ソースパッド開口３４に埋め込まれている。ソース外部端子１６は、第１接続配線層１６１の第１接続部１６４を介して、ＭＩＳＦＥＴチップ２１のソース端子電極層２９に電気的に接続されている。
ソースセンス外部端子１７は、ソースセンスパッド開口３５に埋め込まれている。ドレイン外部端子１８は、ドレインパッド開口３６に埋め込まれている。入力外部端子１３６は、入力端子パッド開口１７０に埋め込まれている。
図１７は、図１５に示す電子部品１３１の電気的構造を説明するための回路図である。
図１７を参照して、ダイオードチップ１１２は、ＭＩＳＦＥＴチップ２１に接続されている。ダイオードチップ１１２は、フリーホイールダイオードとしてＭＩＳＦＥＴチップ２１に接続されている。ＩＣチップ１３２は、ＭＩＳＦＥＴチップ２１のゲートに接続されている。
以上、電子部品１３１によっても、電子部品１に対して述べた効果と同様の効果を奏することができる。
また、電子部品１３１によれば、ＭＩＳＦＥＴチップ２１、ダイオードチップ１１２およびＩＣチップ１３２がワンパッケージ化されている。これにより、電子部品１３１を実装基板等の接続対象物に実装することにより、ＭＩＳＦＥＴチップ２１、ダイオードチップ１１２およびＩＣチップ１３２を一度のステップで実装基板に実装できる。
また、電子部品１３１によれば、中間絶縁層１４８が、基板６の第１基板主面９および封止絶縁層８の間の領域に介在している。中間絶縁層１４８は、ＭＩＳＦＥＴチップ２１、ダイオードチップ１１２およびＩＣチップ１３２を被覆している。
この中間絶縁層１４８の上には、第１接続配線層１６１、第２接続配線層１６２および第３接続配線層１６３が形成されている。つまり、中間絶縁層１４８により、ＭＩＳＦＥＴチップ２１、ダイオードチップ１１２およびＩＣチップ１３２に対して基板６の第１基板主面９の法線方向に沿って積層した態様で、第１接続配線層１６１、第２接続配線層１６２および第３接続配線層１６３を作り込むことができる。
これにより、ＭＩＳＦＥＴチップ２１、ダイオードチップ１１２およびＩＣチップ１３２の間を接続する配線を、基板６の第１基板主面９に沿う横方向に大きく引き出す必要がなくなる。これにより、ＭＩＳＦＥＴチップ２１、ダイオードチップ１１２およびＩＣチップ１３２を互いに近接配置することができる。
よって、電子部品１３１によれば、実装基板等の接続対象物に個別的に実装する場合に比べて、ＭＩＳＦＥＴチップ２１、ダイオードチップ１１２およびＩＣチップ１３２を含む回路網が実装基板等の接続対象物に占める専有面積を低減できる。
電子部品１３１において、カソード外部端子１２２およびアノード外部端子１２３が形成された構造が採用されてもよい。電子部品１３１において、ＩＣチップ１３２の出力端子電極層１４５に出力外部端子（図示せず）が接続された構造が採用されてもよい。出力外部端子は、ゲート外部端子１５等と同様の構造を有していてもよい。
電子部品１３１において、第１接続配線層１６１、第２接続配線層１６２および第３接続配線層１６３が形成されていない構造が採用されてもよい。この場合、中間絶縁層１４８を省くことができる。
電子部品１３１において、ＭＩＳＦＥＴチップ２１に代えて、第２のダイオードチップ１１２が設けられていてもよい。電子部品１３１において、複数（２つ以上）のダイオードチップ１１２が設けられていてもよい。電子部品１３１において、ＭＩＳＦＥＴチップ２１は、省かれてもよい。
電子部品１３１において、ダイオードチップ１１２に代えて、第２のＭＩＳＦＥＴチップ２１が設けられていてもよい。電子部品１３１において、複数（２つ以上）のＭＩＳＦＥＴチップ２１が設けられていてもよい。電子部品１３１において、ダイオードチップ１１２は、省かれてもよい。
電子部品１３１において、ゲートドライバＩＣ以外の任意のＩＣチップが、ＩＣチップ１３２として採用されてもよい。電子部品１３１において、ＩＣチップ１３２は、省かれてもよい。
電子部品１３１において、ＩＣチップ１３２に代えてまたはこれに加えて、受動素子チップが設けられていてもよい。受動素子チップは、キャパシタ、抵抗またはインダクタのうちの少なくとも一種を含んでいてもよい。
受動素子チップの接続先は任意である。受動素子チップは、ＭＩＳＦＥＴチップ２１のゲート、ソースまたはドレインに電気的に接続されていてもよい。受動素子チップは、ダイオードチップ１１２のカソードまたはアノードに電気的に接続されていてもよい。
第２実施形態の構造、第３実施形態の構造、第４実施形態の構造、第５実施形態の構造または第６実施形態の構造、もしくは、これらの内の任意の２つ、３つ、４つまたは５つの構造が組み合わされた構成が、電子部品１３１に適用されてもよい。
図１８は、図３に対応する部分の断面図であって、本発明の第８実施形態に係る電子部品１８１の構造を説明するための図である。以下では、電子部品１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
電子部品１８１では、ＭＩＳＦＥＴチップ２１が、導電性接合材３２を介さずに、配線層２０に直接接合されている。より具体的には、ＭＩＳＦＥＴチップ２１のドレイン端子電極層３１が、配線層２０の第１接続領域２２に直接接合されている。
配線層２０は、焼成プロセスを利用して形成されている。配線層２０の焼成プロセスでは、まず、配線層２０のベースとなる導電性ペーストが主面絶縁層７の上に塗布される。導電性ペーストは、銅ペーストであってもよい。
次に、導電性ペーストにドレイン端子電極層３１が接続されるように、ＭＩＳＦＥＴチップ２１が導電性ペーストの上に配置される。その後、導電性ペーストが焼成される。これにより、ドレイン端子電極層３１が配線層２０に接合される。
以上、電子部品１８１によっても、電子部品１に対して述べた効果と同様の効果を奏することができる。
ＭＩＳＦＥＴチップ２１が、導電性接合材３２を介さずに、配線層２０に直接接合された形態は、第２実施形態の構造、第３実施形態の構造、第４実施形態の構造、第５実施形態の構造、第６実施形態の構造および第７実施形態の構造にも適用できる。
たとえば、第６実施形態において、ダイオードチップ１１２は、ＭＩＳＦＥＴチップ２１と同様に、導電性接合材１１９を介さずに配線層２０に直接接合されていてもよい。また、第７実施形態において、ダイオードチップ１１２およびＩＣチップ１３２は、ＭＩＳＦＥＴチップ２１と同様に、導電性接合材１４７を介さずに第３配線層１３５に直接接合されていてもよい。
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
前述の各実施形態において、ソースセンス端子電極層３０を備えないＭＩＳＦＥＴチップ２１が採用されてもよい。この場合、ソースセンス端子電極層３０に起因して形成される構造、たとえばソースセンス外部端子１７等を省くことができる。
前述の各実施形態において、ソース端子電極層２９よりもインダクタンスの大きいソースセンス端子電極層３０を備えないＭＩＳＦＥＴチップ２１が採用されてもよい。
前述の各実施形態において、基板６は、半導体基板に代えて金属基板を含んでいてもよい。金属基板は、銅基板、金基板またはアルミニウム基板を含んでいてもよい。むろん、金属基板は、これらの金属材料以外の金属材料によって形成されていてもよい。
前述の各実施形態において、基板６は、半導体基板に代えて絶縁基板を含んでいてもよい。絶縁基板は、ガラス基板、セラミック基板、または樹脂基板を含んでいてもよい。むろん、絶縁基板は、これらの絶縁材料以外の絶縁材料によって形成されていてもよい。
前述の各実施形態において、主面絶縁層７が省かれてもよい。前述の各実施形態において、基板６が絶縁体の場合は、主面絶縁層７が省かれてもよい。
前述の各実施形態では、いわゆる縦型デバイスからなるＭＩＳＦＥＴチップ２１について説明した。しかし、ＭＩＳＦＥＴチップ２１は、横型デバイスであってもよい。つまり、ＭＩＳＦＥＴチップ２１は、ゲート端子電極層２８、ソース端子電極層２９、ソースセンス端子電極層３０およびドレイン端子電極層３１が、チップ本体２４の第１チップ主面２５の上に形成された構造を有していてもよい。この場合、ドレイン外部端子１８は、チップ本体２４の第１チップ主面２５の上に形成される。
前述の各実施形態では、いわゆる縦型デバイスからなるダイオードチップ１１２について説明した。しかし、ダイオードチップ１１２は、横型デバイスであってもよい。つまり、ダイオードチップ１１２は、カソード端子電極層１１７およびアノード端子電極層１１８が、チップ本体１１３の第１チップ主面１１４の上に形成された構造を有していてもよい。この場合、アノード外部端子１２３は、チップ本体１１３の第１チップ主面１１４の上に形成される。
前述の各実施形態において、ＭＩＳＦＥＴチップ２１に代えて半導体スイッチング素子の一例としてのＩＧＢＴ（Insulated Gate Bipolar Transistor）を含むＩＧＢＴチップが採用されてもよい。この場合、ＭＩＳＦＥＴの「ソース」が、ＩＧＢＴの「エミッタ」に読み替えられる。また、ＭＩＳＦＥＴの「ドレイン」が、ＩＧＢＴの「コレクタ」に読み替えられる。
以下、この明細書および添付図面から抽出される特徴例が示される。以下では、放熱性の向上の寄与する構成、小型化に寄与する構成等が提供される。
［Ａ１］一方側の第１主面および他方側の第２主面を有する基板と、一方側の第１チップ主面および他方側の第２チップ主面、ならびに、前記第１チップ主面および／または前記第２チップ主面に形成された複数の電極を有し、前記基板の前記第１主面に配置されたチップと、前記基板の前記第２主面を露出させるように前記基板の前記第１主面の上で前記チップを封止し、前記基板の前記第１主面に対向する封止主面を有する封止絶縁層と、前記封止絶縁層の前記封止主面から露出するように前記封止絶縁層を貫通して形成され、前記チップの前記複数の電極にそれぞれ電気的に接続された複数の外部端子と、を含む、電子部品。
［Ａ２］前記封止絶縁層の前記封止主面は、実装面を形成しており、前記チップの前記複数の電極にそれぞれ電気的に接続された前記複数の外部端子の全てが、前記実装面から露出している、Ａ１に記載の電子部品。
［Ａ３］前記基板は、前記第１主面および前記第２主面を接続する側面を含み、前記封止絶縁層は、前記基板の前記側面を露出させている、Ａ１またはＡ２に記載の電子部品。
［Ａ４］前記封止絶縁層は、前記基板の前記側面に対して面一に形成された封止側面を含む、Ａ３に記載の電子部品。
［Ａ５］前記チップは、前記第１チップ主面側に形成された回路素子を含み、前記第２チップ主面を前記基板の前記第１主面に対向させた姿勢で前記第１主面の上に配置されており、前記複数の外部端子は、前記封止絶縁層を貫通して前記チップの前記複数の電極にそれぞれ電気的に接続されたチップ側外部端子を含む、Ａ１～Ａ４のいずれか一つに記載の電子部品。
［Ａ６］前記基板は、シリコン基板、炭化シリコン基板、サファイア基板または窒化物半導体基板を含む、Ａ１～Ａ５のいずれか一つに記載の電子部品。
［Ａ７］前記基板の前記第１主面の上に形成された配線層をさらに含み、前記チップは、前記第２チップ主面に形成され、前記配線層に電気的に接続された配線側電極を含む、Ａ１～Ａ６のいずれか一つに記載の電子部品。
［Ａ８］前記複数の外部端子は、前記封止絶縁層を貫通して前記配線層に接続された配線層側外部端子を含む、Ａ７に記載の電子部品。
［Ａ９］前記基板の前記第１主面に形成され、前記基板の前記第１主面および前記チップの間の領域に介在する主面絶縁層をさらに含む、Ａ１～Ａ８のいずれか一つに記載の電子部品。
［Ａ１０］前記主面絶縁層は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも１種を含む、Ａ９に記載の電子部品。
［Ａ１１］前記基板の前記第２主面に設けられ、前記チップで生じた熱を外部に放散させる放熱構造をさらに含む、Ａ１～Ａ１０のいずれか一つに記載の電子部品。
［Ａ１２］前記放熱構造は、前記基板の前記第２主面に形成されたフィン構造を含む、Ａ１１に記載の電子部品。
［Ａ１３］前記放熱構造は、前記基板の前記第２主面を被覆する放熱部材を含む、Ａ１１またはＡ１２に記載の電子部品。
［Ａ１４］前記複数の外部端子は、前記基板の前記第１主面の法線方向に沿って柱状に立設された柱状電極層をそれぞれ含む、Ａ１～Ａ１３のいずれか一つに記載の電子部品。
［Ａ１５］前記柱状電極層は、外部接続される接続部を含み、前記柱状電極層の前記接続部は、前記封止絶縁層の前記封止主面に対して面一に形成されている、Ａ１４に記載の電子部品。
［Ａ１６］前記複数の外部端子は、前記柱状電極層の上に形成された導電接合層をそれぞれ含む、Ａ１４またはＡ１５に記載の電子部品。
［Ａ１７］前記導電接合層の全体が、前記封止絶縁層の前記封止主面から露出している、Ａ１６に記載の電子部品。
［Ａ１８］前記封止絶縁層の前記封止主面には、複数の開口が形成されており、前記複数の外部端子は、前記開口の内壁に沿って膜状に形成された電極膜をそれぞれ含む、Ａ１～Ａ１３のいずれか一つに記載の電子部品。
［Ａ１９］前記複数の外部端子は、前記電極膜の上に形成された導電接合層をそれぞれ含む、Ａ１８に記載の電子部品。
［Ａ２０］前記電極膜は、前記開口の外側で前記封止絶縁層の前記封止主面を被覆する被覆部を含み、前記導電接合層は、前記開口を埋めて、前記開口の外側で前記電極膜の前記被覆部を被覆している、Ａ１９に記載の電子部品。
［Ａ２１］前記基板の前記第１主面の上に配置された第２チップをさらに含み、前記封止絶縁層は、前記基板の前記第１主面において前記チップおよび前記第２チップを封止している、Ａ１～Ａ２０のいずれか一つに記載の電子部品。
［Ａ２２］前記第２チップは、前記チップに電気的に接続されている、Ａ２１に記載の電子部品。
［Ａ２３］前記基板の前記第１主面および前記封止絶縁層の間の領域に介在し、前記チップおよび前記第２チップを被覆する中間絶縁層と、前記中間絶縁層および前記封止絶縁層の間の領域に介在し、前記チップおよび前記第２チップに電気的に接続されるように、前記中間絶縁層の上に引き回された接続配線層と、をさらに含む、Ａ２１またはＡ２２に記載の電子部品。
［Ａ２４］前記チップは、ソース、ドレインおよびゲートを有するＭＩＳＦＥＴを含み、前記第２チップは、前記チップの前記ドレインに電気的に接続されたカソード、および、前記チップの前記ソースに電気的に接続されたアノードを有するダイオードを含む、Ａ２１～Ａ２３のいずれか一つに記載の電子部品。
［Ａ２５］前記チップは、ソース、ドレインおよびゲートを有するＭＩＳＦＥＴを含み、前記第２チップは、前記ＭＩＳＦＥＴの前記ゲートを駆動制御する制御チップを含む、Ａ２１～Ａ２３のいずれか一つに記載の電子部品。
［Ａ２６］前記ＭＩＳＦＥＴは、シリコン、炭化シリコンまたは窒化物半導体に形成された縦型または横型のデバイスであり、６００Ｖ以上の耐圧を有している、Ａ２４またはＡ２５に記載の電子部品。
［Ａ２７］前記チップは、エミッタ、コレクタおよびゲートを有するＩＧＢＴを含み、前記第２チップは、前記チップの前記コレクタに電気的に接続されたカソード、および、前記チップの前記エミッタに電気的に接続されたアノードを有するダイオードを含む、Ａ２１～Ａ２３のいずれか一つに記載の電子部品。
［Ａ２８］前記ＩＧＢＴは、シリコン、炭化シリコンまたは窒化物半導体に形成された縦型または横型のデバイスであり、６００Ｖ以上の耐圧を有している、Ａ２７に記載の電子部品。
［Ａ２９］一方側の第１主面および他方側の第２主面を有する半導体基板と、前記半導体基板の前記第１主面に形成された主面絶縁層と、複数の電極を有し、前記主面絶縁層に配置された半導体チップと、前記半導体基板の前記第２主面を露出させるように前記半導体基板の前記第１主面において前記半導体チップを封止し、前記半導体基板の前記第１主面に対向する封止主面を有する封止絶縁層と、前記封止絶縁層の前記封止主面から露出するように前記封止絶縁層を貫通して形成され、前記半導体チップの前記複数の電極にそれぞれ電気的に接続された複数の外部端子と、を含む、半導体装置。
［Ａ３０］前記封止絶縁層の前記封止主面は、実装面を形成しており、前記半導体チップの前記複数の電極にそれぞれ電気的に接続された前記複数の外部端子の全てが、前記実装面から露出している、Ａ２９に記載の半導体装置。
［Ａ３１］前記半導体基板は、前記第１主面および前記第２主面を接続する側面を含み、前記封止絶縁層は、前記半導体基板の前記側面を露出させている、Ａ２９またはＡ３０に記載の半導体装置。
［Ａ３２］前記封止絶縁層は、前記半導体基板の前記側面に対して面一に形成された封止側面を含む、Ａ３１に記載の半導体装置。
［Ａ３３］前記半導体チップは、シリコン、炭化シリコンまたは窒化物半導体に形成された縦型または横型のトランジスタを有するデバイスであり、６００Ｖ以上の耐圧を有している、Ａ２９～Ａ３２のいずれか一つに記載の半導体装置。
［Ａ３４］前記半導体基板は、シリコン基板、炭化シリコン基板、サファイア基板または窒化物半導体基板のうちの少なくとも１種を含む、Ａ２９～Ａ３３のいずれか一つに記載の半導体装置。
［Ａ３５］前記主面絶縁層は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも１種を含み、かつ、０．１μｍ以上１００μｍ以下の厚さを有している、Ａ２９～Ａ３４のいずれか一つに記載の半導体装置。
［Ｂ１］一方側の第１主面および他方側の第２主面を有する半導体基板と、前記半導体基板の前記第１主面の全体を被覆する主面絶縁層と、一方側の第１チップ主面および他方側の第２チップ主面、ならびに、前記第１チップ主面および前記第２チップ主面のいずれか一方または双方に形成された少なくとも１つの電極を有し、前記主面絶縁層の上に配置されたチップと、前記半導体基板の前記第２主面を露出させ、かつ、前記主面絶縁層を直接被覆するように前記主面絶縁層の上で前記チップを封止し、前記半導体基板の前記第１主面に沿って延びる封止主面を有する封止絶縁層と、前記封止絶縁層の前記封止主面から露出し、かつ、少なくとも１つの前記電極に電気的に接続されるように前記封止絶縁層を貫通して形成された少なくとも１つの外部端子と、を含む、電子部品。
［Ｂ２］前記主面絶縁層の上に配置され、前記主面絶縁層によって前記半導体基板から電気的に絶縁された配線層をさらに含み、前記半導体基板は、回路素子を有さない素子未形成基板からなり、前記チップは、前記主面絶縁層によって前記半導体基板から電気的に絶縁され、前記封止絶縁層は、前記配線層のうち前記チップから露出した部分を直接被覆し、前記半導体基板から前記チップを電気的に絶縁させている、Ｂ１に記載の電子部品。
［Ｂ３］前記チップは、前記第２チップ主面側に形成された前記電極としての配線側電極を含み、前記配線側電極が前記配線層に電気的に接続されるように前記配線層の上に配置されている、Ｂ２に記載の電子部品。
［Ｂ４］少なくとも１つの前記外部端子は、前記配線層を介して前記配線側電極に電気的に接続されるように前記封止絶縁層を貫通して前記配線層に接続された配線層側外部端子を含む、Ｂ３に記載の電子部品。
［Ｂ５］前記配線側電極および前記配線層の間に介在され、前記配線側電極および前記配線層を電気的および機械的に接続する導電性接合材をさらに含む、Ｂ３またはＢ４に記載の電子部品。
［Ｂ６］前記チップは、前記第１チップ主面側に形成された回路素子、および、前記回路素子に電気的に接続されるように前記第１チップ主面の上に形成された前記電極としての回路側電極を含み、前記第２チップ主面を前記半導体基板の前記第１主面に対向させた姿勢で前記主面絶縁層の上に配置されており、少なくとも１つの前記外部端子は、前記封止絶縁層を貫通して前記回路側電極に直接接続されたチップ側外部端子を含む、Ｂ１～Ｂ５のいずれか一つに記載の電子部品。
［Ｂ７］前記回路素子は、縦型の素子構造または横型の素子構造を有している、Ｂ６に記載の電子部品。
［Ｂ８］前記半導体基板は、シリコン、炭化シリコン、サファイアまたは窒化物半導体を含む、Ｂ１～Ｂ７のいずれか一つに記載の電子部品。
［Ｂ９］前記チップは、半導体チップからなる、Ｂ１～Ｂ８のいずれか一つに記載の電子部品。
［Ｂ１０］前記チップは、シリコン、炭化シリコンまたは窒化物半導体を含むチップ本体を有している、Ｂ１～Ｂ９のいずれか一つに記載の電子部品。
［Ｂ１１］前記チップは、複数の前記電極を含み、前記封止絶縁層の前記封止主面は、実装面を形成しており、複数の前記外部端子の全てが、前記封止絶縁層の前記実装面から露出し、かつ、複数の前記電極に電気的に接続されるように前記封止絶縁層を貫通して形成されている、Ｂ１～Ｂ１０のいずれか一つに記載の電子部品。
［Ｂ１２］前記封止絶縁層は、前記半導体基板の側面を露出させている、Ｂ１～Ｂ１１のいずれか一項に記載の電子部品。
［Ｂ１３］前記封止絶縁層は、前記半導体基板の側面に対して面一に形成された封止側面を含む、Ｂ１～Ｂ１２のいずれか一つに記載の電子部品。
［Ｂ１４］前記主面絶縁層は、単層からなる、Ｂ１～Ｂ１３のいずれか一つに記載の電子部品。
［Ｂ１５］前記主面絶縁層は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、窒化アルミニウムおよび酸窒化アルミニウムのうちの少なくとも１種を含む、Ｂ１～Ｂ１４のいずれか一つに記載の電子部品。
［Ｂ１６］前記主面絶縁層は、０．１μｍ以上１００μｍ以下の厚さを有している、Ｂ１～Ｂ１５のいずれか一つに記載の電子部品。
［Ｂ１７］前記半導体基板の前記第２主面に設けられ、前記チップで生じた熱を外部に放散させる放熱構造をさらに含む、Ｂ１～Ｂ１６のいずれか一つに記載の電子部品。
［Ｂ１８］前記放熱構造は、前記半導体基板の前記第２主面側に形成されたフィン構造を含む、Ｂ１７に記載の電子部品。
［Ｂ１９］前記放熱構造は、前記半導体基板の前記第２主面を被覆する放熱部材を含む、Ｂ１７またはＢ１８に記載の電子部品。
［Ｂ２０］少なくとも１つの前記外部端子は、前記半導体基板の前記第１主面の法線方向に沿って柱状に立設された柱状電極層を含む、Ｂ１～Ｂ１９のいずれか一つに記載の電子部品。
［Ｂ２１］前記柱状電極層は、外部接続される接続部を含み、前記柱状電極層の前記接続部は、前記封止絶縁層の前記封止主面に対して面一に形成されている、Ｂ２０に記載の電子部品。
［Ｂ２２］少なくとも１つの前記外部端子は、前記柱状電極層の上に形成された導電接合層をそれぞれ含む、Ｂ２０またはＢ２１に記載の電子部品。
［Ｂ２３］前記導電接合層の全体が、前記封止絶縁層の前記封止主面から露出している、Ｂ２２に記載の電子部品。
［Ｂ２４］前記封止絶縁層の前記封止主面には、複数の開口が形成されており、少なくとも１つの前記外部端子は、前記開口の内壁に沿って膜状に形成された電極膜を含む、Ｂ１～Ｂ１９のいずれか一つに記載の電子部品。
［Ｂ２５］少なくとも１つの前記外部端子は、前記電極膜の上に形成された導電接合層を含む、Ｂ２４に記載の電子部品。
［Ｂ２６］前記電極膜は、前記開口の外側で前記封止絶縁層の前記封止主面を被覆する被覆部を含み、前記導電接合層は、前記開口を埋めて、前記開口の外側で前記電極膜の前記被覆部を被覆している、Ｂ２５に記載の電子部品。
［Ｂ２７］一方側の第１主面および他方側の第２主面を有する基板と、一方側の第１チップ主面および他方側の第２チップ主面、ならびに、前記第１チップ主面および前記第２チップ主面のいずれか一方または双方に形成された複数の電極を有し、前記第１主面の上に配置されたチップと、前記第１主面の上に配置された第２チップと、前記第２主面を露出させるように前記第１主面の上で前記チップおよび前記第２チップを封止し、前記第１主面に沿って延びる封止主面を有する封止絶縁層と、前記封止主面から露出するように前記封止絶縁層を貫通して形成され、前記チップの前記複数の電極にそれぞれ電気的に接続された複数の外部端子と、前記第１主面および前記封止絶縁層の間の領域に介在し、前記チップおよび前記第２チップを被覆する中間絶縁層と、前記中間絶縁層および前記封止絶縁層の間の領域に介在し、前記チップおよび前記第２チップに電気的に接続されるように前記中間絶縁層の上に引き回された接続配線層と、を含む、電子部品。
［Ｂ２８］前記第２チップは、前記チップに電気的に接続されている、Ｂ２７に記載の電子部品。
［Ｂ２９］前記チップは、ソース、ドレインおよびゲートを有するＭＩＳＦＥＴを含み、前記第２チップは、前記チップの前記ドレインに電気的に接続されたカソード、および、前記チップの前記ソースに電気的に接続されたアノードを有するダイオードを含む、請求項２７またはＢ２８に記載の電子部品。
［Ｂ３０］前記チップは、ソース、ドレインおよびゲートを有するＭＩＳＦＥＴを含み、前記第２チップは、前記ＭＩＳＦＥＴの前記ゲートを駆動制御する制御チップを含む、Ｂ２７またはＢ２８に記載の電子部品。
［Ｂ３１］前記ＭＩＳＦＥＴは、シリコン、炭化シリコンまたは窒化物半導体に形成された縦型または横型のデバイスであり、６００Ｖ以上の耐圧を有している、Ｂ２９またはＢ３０に記載の電子部品。
［Ｂ３２］前記チップは、エミッタ、コレクタおよびゲートを有するＩＧＢＴを含み、前記第２チップは、前記チップの前記コレクタに電気的に接続されたカソード、および、前記チップの前記エミッタに電気的に接続されたアノードを有するダイオードを含む、Ｂ２７またはＢ２８に記載の電子部品。
［Ｂ３３］前記ＩＧＢＴは、シリコン、炭化シリコンまたは窒化物半導体に形成された縦型または横型のデバイスであり、６００Ｖ以上の耐圧を有している、Ｂ３２に記載の電子部品。
［Ｂ３４］主面を有する素子未形成のシリコン基板と、前記シリコン基板の前記主面の全体を被覆する窒化シリコン膜と、前記窒化シリコン膜の上に形成された配線膜と、一方側の第１チップ主面および他方側の第２チップ主面を有する炭化シリコン製のチップ本体、前記第１チップ主面の上に形成された第１電極、ならびに、前記第２チップ主面の上に形成された第２電極を有し、前記第２電極を前記配線膜に対向させた姿勢で前記配線膜の上に配置された炭化シリコンチップと、前記配線膜および前記第２電極の間に介在され、前記配線膜および前記第２電極を電気的および機械的に接続する導電性接合材と、前記窒化シリコン膜、前記配線膜および前記炭化シリコンチップを直接被覆し、前記シリコン基板の前記主面に沿って延びる封止主面を有する封止絶縁層と、前記第１電極に電気的に接続され、かつ、前記封止主面から露出するように前記封止絶縁層内において前記第１電極の上に柱状に立設されたチップ側外部端子と、を含む、電子部品。
［Ｂ３５］前記配線膜を介して前記第２電極に電気的に接続され、かつ、前記封止主面から露出するように前記封止絶縁層内において前記配線膜の上に柱状に立設された配線側外部端子をさらに含む、Ｂ３４に記載の電子部品。
［Ｂ３６］前記窒化シリコン膜は、単層からなる、Ｂ３４またはＢ３５に記載の電子部品。
［Ｃ１］一方側の第１主面および他方側の第２主面を有する半導体基板と、前記第１主面を被覆する主面絶縁層と、前記主面絶縁層の上に配置された第１チップであって、前記主面絶縁層側の第１裏面および前記第１裏面とは反対側の第１表面を有し、前記第１表面側に配置された少なくとも１つの第１電極を含む前記第１チップと、前記第１チップから間隔を空けて前記主面絶縁層の上に配置された第２チップであって、前記主面絶縁層側の第２裏面および前記第２裏面とは反対側の第２表面を有し、前記第２裏面側に配置された第２電極を含む前記第２チップと、前記半導体基板の上で前記第１チップの前記第１表面側の前記第１電極および前記第２チップの前記第２裏面側の前記第２電極を電気的に接続する接続配線と、前記半導体基板の上で前記第１チップ、前記第２チップおよび前記接続配線を封止する封止絶縁層と、を含む、半導体装置。
［Ｃ２］前記封止絶縁層は、前記半導体基板の前記第２主面を露出させている、Ｃ１に記載の半導体装置。
［Ｃ３］前記半導体基板は、前記第１主面および前記第２主面を接続する側面を有し、前記封止絶縁層は、前記半導体基板の前記側面を露出させている、Ｃ１またはＣ２に記載の半導体装置。
［Ｃ４］前記封止絶縁層は、前記半導体基板の前記側面に対して面一に形成された封止側面を有している、Ｃ３に記載の半導体装置。
［Ｃ５］前記封止絶縁層は、前記半導体基板の厚さよりも小さい厚さを有している、Ｃ１～Ｃ４のいずれか一つに記載の半導体装置。
［Ｃ６］前記主面絶縁層は、前記第１チップの厚さおよび前記第２チップの厚さの双方よりも小さい厚さを有している、Ｃ１～Ｃ５のいずれか一つに記載の半導体装置。
［Ｃ７］前記主面絶縁層は、０．１μｍ以上１００μｍ以下の厚さを有している、Ｃ１～Ｃ６のいずれか一つに記載の半導体装置。
［Ｃ８］前記半導体基板は、シリコン基板、炭化シリコン基板、サファイア基板または窒化物半導体基板を含む、Ｃ１～Ｃ７のいずれか一つに記載の半導体装置。
［Ｃ９］前記主面絶縁層は、酸化シリコン層、窒化シリコン層、酸窒化シリコン層、酸化アルミニウム層、窒化アルミニウム層および酸窒化アルミニウム層のうちの少なくとも１つを含む、Ｃ１～Ｃ８のいずれか一つに記載の半導体装置。
［Ｃ１０］前記第１チップは、シリコン、炭化シリコンおよび窒化物半導体のうちの少なくとも１つを含む第１チップ本体を含む、Ｃ１～Ｃ９のいずれか一つに記載の半導体装置。
［Ｃ１１］前記第２チップは、シリコン、炭化シリコンおよび窒化物半導体のうちの少なくとも１つを含む第２チップ本体を含む、Ｃ１～Ｃ１０のいずれか一つに記載の半導体装置。
［Ｃ１２］前記主面絶縁層の上に配置された第１配線と、前記第１配線から間隔を空けて前記主面絶縁層の上に配置された第２配線と、をさらに含み、前記第１チップは、前記第１配線の上に配置され、前記第２チップは、前記第２配線の上に配置されている、Ｃ１～Ｃ１１のいずれか一つに記載の半導体装置。
［Ｃ１３］前記第２チップの前記第２電極は、前記第２配線に電気的に接続され、前記接続配線は、前記第２配線に電気的に接続され、前記第２配線を介して前記第２チップに電気的に接続されている、Ｃ１２に記載の半導体装置。
［Ｃ１４］前記第１チップおよび前記第２チップを選択的に被覆する中間絶縁層をさらに含み、前記接続配線は、前記中間絶縁層の上に配置され、前記封止絶縁層は、前記接続配線を挟んで前記中間絶縁層を被覆している、Ｃ１～Ｃ１３のいずれか一つに記載の半導体装置。
［Ｃ１５］前記第１主面に沿って延びる封止主面を有する前記封止絶縁層と、前記封止主面から露出するように前記封止絶縁層内に配置された少なくとも１つの外部端子をさらに含む、Ｃ１～Ｃ１４のいずれか一つに記載の半導体装置。
［Ｃ１６］前記外部端子は、少なくとも１つの前記第１電極に電気的に接続された少なくとも１つのチップ側外部端子をさらに含む、Ｃ１５に記載の半導体装置。
［Ｃ１７］前記第１チップは、前記第１表面側に形成された回路素子を有し、少なくとも１つの前記第１電極は、前記回路素子に電気的に接続され、少なくとも１つの前記チップ側外部端子は、少なくとも１つの前記第１電極を介して前記回路素子に電気的に接続されている、Ｃ１６に記載の半導体装置。
［Ｃ１８］前記第１チップは、複数の前記第１電極を含み、複数の前記チップ側外部端子が、複数の前記第１電極に電気的に接続されている、Ｃ１６またはＣ１７に記載の半導体装置。
［Ｃ１９］前記外部端子は、前記封止主面から露出するように前記封止絶縁層の一部を貫通し、前記接続配線に電気的に接続された接続配線側外部端子をさらに含む、Ｃ１５～Ｃ１８のいずれか一つに記載の半導体装置。
［Ｃ２０］前記封止主面は、実装面であり、複数の前記外部端子が、前記封止絶縁層内に配置されており、複数の前記外部端子の全てが、前記実装面から露出している、Ｃ１５～Ｃ１９のいずれか一つに記載の半導体装置。
［Ｃ２１］前記外部端子は、前記第１主面の法線方向に沿って柱状に延びる柱状電極を含む、Ｃ１５～Ｃ２０のいずれか一つに記載の半導体装置。
［Ｃ２２］前記外部端子は、前記柱状電極の上に形成された導電接合層を含む、Ｃ２１に記載の半導体装置。
［Ｃ２３］前記導電接合層の全体が、前記封止主面から露出している、Ｃ２２に記載の半導体装置。
［Ｃ２４］前記柱状電極は、前記封止主面に対して面一に形成された電極面を有している、Ｃ２１～Ｃ２３のいずれか一つに記載の半導体装置。
［Ｃ２５］前記封止絶縁層は、前記封止主面に形成された複数の開口を有し、前記外部端子は、前記開口の壁面を膜状に被覆する電極膜を含む、Ｃ１５～Ｃ２０のいずれか一つに記載の半導体装置。
［Ｃ２６］前記外部端子は、前記電極膜の上に配置された導電接合層を含む、Ｃ２５に記載の半導体装置。
［Ｃ２７］前記電極膜は、前記開口から前記封止主面の上に引き出された被覆部を含み、前記導電接合層は、前記電極膜を挟んで前記開口に埋設され、前記開口外において前記被覆部を挟んで前記封止主面を被覆する部分を有している、Ｃ２６に記載の半導体装置。
［Ｃ２８］前記半導体基板の前記第２主面側に設けられ、前記半導体基板の熱を外部に放散させる放熱構造をさらに含む、Ｃ１～Ｃ２７のいずれか一つに記載の半導体装置。
［Ｃ２９］前記放熱構造は、前記第２主面に形成されたフィン構造を含む、Ｃ２８に記載の半導体装置。
［Ｃ３０］前記放熱構造は、前記第２主面を被覆する放熱部材を含む、Ｃ２８またはＣ２９に記載の半導体装置。
［Ｃ３１］前記第１チップは、縦型または横型のＭＩＳＦＥＴを含む、Ｃ１～Ｃ３０のいずれか一つに記載の半導体装置。
［Ｃ３２］前記第１チップは、縦型または横型のＩＧＢＴを含む、Ｃ１～Ｃ３０のいずれか一つに記載の半導体装置。
［Ｃ３３］前記第２チップは、前記第１チップに電気的に接続されたダイオードを含む、Ｃ３１またはＣ３２に記載の半導体装置。
［Ｃ３４］前記第２チップは、前記第１チップを制御する制御チップを含む、Ｃ３１またはＣ３２に記載の半導体装置。
［Ｃ３５］前記第１チップは、６００Ｖ以上の耐圧を有している、Ｃ１～Ｃ３４のいずれか一つに記載の半導体装置。
この出願は、２０１７年４月２４日に日本国特許庁に提出された特願２０１７－０８５６１４に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１ 電子部品
６ 基板（半導体基板）
７ 主面絶縁層
８ 封止絶縁層
９ 基板の第１基板主面
１０ 基板の第２基板主面
１２ 封止絶縁層の第１封止主面
１４ 封止絶縁層の封止側面
１５ ゲート外部端子
１６ ソース外部端子
１７ ソースセンス外部端子
１８ ドレイン外部端子
２０ 配線層
２１ ＭＩＳＦＥＴチップ
２４ ＭＩＳＦＥＴチップのチップ本体
２５ ＭＩＳＦＥＴチップの第１チップ主面
２６ ＭＩＳＦＥＴチップの第２チップ主面
２８ ＭＩＳＦＥＴチップのゲート端子電極層
２９ ＭＩＳＦＥＴチップのソース端子電極層
３０ ＭＩＳＦＥＴチップのソースセンス端子電極層
３１ ＭＩＳＦＥＴチップのドレイン端子電極層
３３ ゲートパッド開口
３４ ソースパッド開口
３５ ソースセンスパッド開口
３６ ドレインパッド開口
４０ ゲート外部端子のゲート柱状電極層
４１ ゲート外部端子のゲート接続部
４２ ソース外部端子のソース柱状電極層
４３ ソース外部端子のソース接続部
４４ ソースセンス外部端子のソースセンス柱状電極層
４５ ソースセンス外部端子のソースセンス接続部
４６ ドレイン外部端子のドレイン柱状電極層
４７ ドレイン外部端子のドレイン接続部
６１ 電子部品
６２ ゲート外部端子のゲート導電接合層
６３ ソース外部端子のソース導電接合層
６４ ソースセンス外部端子のソースセンス導電接合層
６５ ドレイン外部端子のドレイン導電接合層
７１ 電子部品
７２ ゲート外部端子のゲート電極膜
７３ ゲート外部端子のゲート導電接合層
７４ ゲート外部端子の被覆部
７５ ソース外部端子のソース電極膜
７６ ソース外部端子のソース導電接合層
７７ ソース外部端子の被覆部
７８ ソースセンス外部端子のソースセンス電極膜
７９ ソースセンス外部端子のソースセンス導電接合層
８０ ソースセンス外部端子の被覆部
８１ ドレイン外部端子のドレイン電極膜
８２ ドレイン外部端子のレイン導電接合層
８３ ドレイン外部端子の被覆部
９１ 電子部品
９２ 放熱構造
９３ フィン構造
１０１ 電子部品
１０２ 放熱構造
１０３ 放熱部材
１１１ 電子部品
１１２ ダイオードチップ
１１３ ダイオードチップのチップ本体
１１４ ダイオードチップの第１チップ主面
１１５ ダイオードチップの第２チップ主面
１１７ ダイオードチップのカソード端子電極層
１１８ ダイオードチップのアノード端子電極層
１２０ カソードパッド開口
１２１ アノードパッド開口
１２２ カソード外部端子
１２３ アノード外部端子
１２４ カソード外部端子のカソード柱状電極層
１２５ カソード外部端子のカソード接続部
１２６ アノード外部端子のアノード柱状電極層
１２７ アノード外部端子のアノード接続部
１３１ 電子部品
１３２ ＩＣチップ
１３３ 第１配線層
１３４ 第２配線層
１３５ 第３配線層
１３６ 入力外部端子
１４１ ＩＣチップのチップ本体
１４２ ＩＣチップの第１チップ主面
１４３ ＩＣチップの第２チップ主面
１４５ ＩＣチップの出力端子電極層
１４６ ＩＣチップの入力端子電極層
１４８ 中間絶縁層
１６１ 第１接続配線層
１６２ 第２接続配線層
１６３ 第３接続配線層
１８１ 電子部品

Claims (41)

  1. 一方側の第１主面および他方側の第２主面を有する基板と、
    前記第１主面を被覆する主面絶縁層と、
    前記主面絶縁層の上に配置された第１チップであって、前記主面絶縁層側の第１裏面および前記第１裏面とは反対側の第１表面を有し、前記第１表面側に配置された少なくとも１つの第１電極を含む前記第１チップと、
    前記第１チップから間隔を空けて前記主面絶縁層の上に配置された第２チップであって、前記主面絶縁層側の第２裏面および前記第２裏面とは反対側の第２表面を有し、前記第２表面側に配置された少なくとも１つの第２電極を含む前記第２チップと、
    前記第１チップおよび前記第２チップから間隔を空けて前記主面絶縁層の上に配置された第３チップであって、前記主面絶縁層側の第３裏面および前記第３裏面とは反対側の第３表面を有し、前記第３表面側に配置された少なくとも１つの第３電極を含む前記第３チップと、
    前記基板の上で前記第１チップの前記第１電極および前記第３チップの前記第３表面側の前記第３電極を電気的に接続する接続配線と、
    前記基板の上で前記第１チップ、前記第２チップ、前記第３チップおよび前記接続配線を封止する封止絶縁層と、を含む、半導体装置。
  2. 前記封止絶縁層は、封止樹脂層からなる、請求項１に記載の半導体装置。
  3. 前記封止樹脂層は、ポリイミド樹脂およびエポキシ樹脂のいずれか一方または双方を含む、請求項２に記載の半導体装置。
  4. 前記基板は、前記第１主面側で生じた熱を外部に放散させる、請求項１～３のいずれか一項に記載の半導体装置。
  5. 前記基板は、１００Ｗ／ｍＫ以上の熱伝導率を有している、請求項１～４のいずれか一項に記載の半導体装置。
  6. 前記封止絶縁層は、前記基板の前記第２主面の少なくとも一部を露出させている、請求項１～５のいずれか一項に記載の半導体装置。
  7. 前記基板は、前記第１主面および前記第２主面を接続する側面を有し、
    前記封止絶縁層は、前記基板の前記側面を露出させている、請求項１～６のいずれか一項に記載の半導体装置。
  8. 前記封止絶縁層は、前記基板の前記側面に対して面一に形成された封止側面を有している、請求項７に記載の半導体装置。
  9. 前記封止絶縁層は、前記基板の厚さよりも小さい厚さを有している、請求項１～８のいずれか一項に記載の半導体装置。
  10. 前記主面絶縁層は、前記第１チップの厚さ、前記第２チップの厚さおよび前記第３チップの厚さよりも小さい厚さを有している、請求項１～９のいずれか一項に記載の半導体装置。
  11. 前記主面絶縁層は、０．１μｍ以上１００μｍ以下の厚さを有している、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 前記基板は、シリコン基板、炭化シリコン基板、サファイア基板または窒化物半導体基板を含む、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 前記主面絶縁層は、酸化シリコン層、窒化シリコン層、酸窒化シリコン層、酸化アルミニウム層、窒化アルミニウム層および酸窒化アルミニウム層のうちの少なくとも１つを含む、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 前記第１チップは、シリコン、炭化シリコンおよび窒化物半導体のうちの少なくとも１つを含む第１チップ本体を含む、請求項１～１３のいずれか一項に記載の半導体装置。
  15. 前記第１チップ本体は、炭化シリコンからなる、請求項１４に記載の半導体装置。
  16. 前記第２チップは、シリコン、炭化シリコンおよび窒化物半導体のうちの少なくとも１つを含む第２チップ本体を含む、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 前記第２チップ本体は、炭化シリコンからなる、請求項１６に記載の半導体装置。
  18. 複数の前記第１電極を含む前記第１チップと、
    前記第２裏面側に配置された裏面電極を含む前記第２チップと、
    前記第１チップの複数の前記第１電極のうちの１つの前記第１電極を前記第３チップの前記第３電極に電気的に接続させる前記接続配線と、
    前記基板の上で前記第１チップの複数の前記第１電極のうちの前記接続配線の接続対象とは異なる前記第１電極を前記第２チップの前記裏面電極に電気的に接続させる第２接続配線と、をさらに含む、請求項１～１７のいずれか一項に記載の半導体装置。
  19. 前記主面絶縁層の上に配置された第１配線と、
    前記第１配線から間隔を空けて前記主面絶縁層の上に配置された第２配線と、
    前記第１配線から間隔を空けて前記主面絶縁層の上に配置された第３配線と、をさらに含み、
    前記第１チップは、前記第１配線の上に配置され、
    前記第２チップは、前記第２配線の上に配置され、
    前記第３チップは、前記第３配線の上に配置されている、請求項１８に記載の半導体装置。
  20. 前記第２チップの前記裏面電極は、前記第２配線に電気的に接続され、
    前記第２接続配線は、前記第２配線に電気的に接続され、前記第２配線を介して前記第２チップの前記裏面電極に電気的に接続されている、請求項１９に記載の半導体装置。
  21. 前記第２接続配線は、前記第１チップの前記第１表面の上に位置された部分、および、前記第１チップの前記第１表面の高さ位置に対して前記基板側の領域に位置された部分を有している、請求項１８～２０のいずれか一項に記載の半導体装置。
  22. 前記第１チップ、前記第２チップおよび前記第３チップを選択的に被覆する中間絶縁層をさらに含み、
    前記接続配線は、前記中間絶縁層の上に配置され、
    前記封止絶縁層は、前記接続配線を挟んで前記中間絶縁層を被覆している、請求項１～２１のいずれか一項に記載の半導体装置。
  23. 前記中間絶縁層は、前記主面絶縁層の上で段差部を形成している、請求項２２に記載の半導体装置。
  24. 前記第１主面に沿って延びる封止主面を有する前記封止絶縁層と、
    前記封止絶縁層を貫通して前記封止主面から露出するように前記第１主面の法線方向に沿って柱状に延びる少なくとも１つの外部端子と、をさらに含む、請求項１～２３のいずれか一項に記載の半導体装置。
  25. 前記第１チップは、前記第１表面側に形成された回路素子、および、前記回路素子に電気的に接続された少なくとも１つの前記第１電極を有し、
    前記外部端子は、少なくとも１つの前記第１電極を介して前記回路素子に電気的に接続された少なくとも１つのチップ側外部端子を含む、請求項２４に記載の半導体装置。
  26. 前記第１チップは、複数の前記第１電極を含み、
    複数の前記チップ側外部端子が、複数の前記第１電極に電気的に接続されている、請求項２５に記載の半導体装置。
  27. 前記外部端子は、前記接続配線に電気的に接続された接続配線側外部端子を含む、請求項２４～２６のいずれか一項に記載の半導体装置。
  28. 前記外部端子は、前記封止絶縁層を貫通して前記封止主面から露出するように前記法線方向に柱状に延びる柱状電極、および、前記柱状電極の上に配置された導電接合層を含む、請求項２４～２７のいずれか一項に記載の半導体装置。
  29. 前記導電接合層の全体が、前記封止主面から露出している、請求項２８に記載の半導体装置。
  30. 前記柱状電極は、前記封止主面に対して面一に形成された電極面を有している、請求項２８または２９に記載の半導体装置。
  31. 前記封止絶縁層は、前記封止主面に形成された複数の開口を有し、
    前記外部端子は、前記開口の壁面を膜状に被覆する電極膜、および、前記電極膜の上に配置された導電接合層を含む、請求項２４～２７のいずれか一項に記載の半導体装置。
  32. 前記電極膜は、前記開口から前記封止主面の上に引き出された被覆部を含み、
    前記導電接合層は、前記電極膜を挟んで前記開口に埋設され、前記開口外において前記被覆部を挟んで前記封止主面を被覆する部分を有している、請求項３１に記載の半導体装置。
  33. 前記基板の前記第２主面側に設けられ、前記基板の熱を外部に放散させる放熱構造をさらに含む、請求項１～３２のいずれか一項に記載の半導体装置。
  34. 前記放熱構造は、前記第２主面に形成されたフィン構造を含む、請求項３３に記載の半導体装置。
  35. 前記放熱構造は、前記第２主面を被覆する放熱部材を含む、請求項３３または３４に記載の半導体装置。
  36. 前記第１チップは、前記第１表面に形成された制御電極を含む複数の前記第１電極、および、前記第１裏面に形成されたチップ裏面電極を有し、前記制御電極に入力される信号に応答して前記制御電極以外の前記第１電極および前記チップ裏面電極の間でスイッチング動作を行うスイッチングデバイスである、請求項１～３５のいずれか一項に記載の半導体装置。
  37. 前記第３チップは、前記第１チップ用の制御回路を含み、
    前記接続配線は、前記第１チップの前記制御電極および前記第３チップの前記第３電極を電気的に接続させている、請求項３６に記載の半導体装置。
  38. 前記第１チップは、電流検出用の前記第１電極としてのセンス端子電極を含む、請求項３６または３７に記載の半導体装置。
  39. 前記スイッチングデバイスは、ＭＩＳＦＥＴまたはＩＧＢＴを含む、請求項３６～３８のいずれか一項に記載の半導体装置。
  40. 前記第２チップは、前記第１チップ用のダイオードを含む、請求項１～３９のいずれか一項に記載の半導体装置。
  41. 前記第１チップは、６００Ｖ以上の耐圧を有している、請求項１～４０のいずれか一項に記載の半導体装置。
JP2022165010A 2017-04-24 2022-10-13 半導体装置 Active JP7509849B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2024099685A JP7723151B2 (ja) 2017-04-24 2024-06-20 半導体装置
JP2025127895A JP2025142349A (ja) 2017-04-24 2025-07-31 電子部品および半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2017085614 2017-04-24
JP2017085614 2017-04-24
PCT/JP2018/016373 WO2018198990A1 (ja) 2017-04-24 2018-04-20 電子部品および半導体装置
JP2019514471A JP7160797B2 (ja) 2017-04-24 2018-04-20 電子部品および半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2019514471A Division JP7160797B2 (ja) 2017-04-24 2018-04-20 電子部品および半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2024099685A Division JP7723151B2 (ja) 2017-04-24 2024-06-20 半導体装置

Publications (2)

Publication Number Publication Date
JP2022179747A JP2022179747A (ja) 2022-12-02
JP7509849B2 true JP7509849B2 (ja) 2024-07-02

Family

ID=63918227

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2019514471A Active JP7160797B2 (ja) 2017-04-24 2018-04-20 電子部品および半導体装置
JP2022165010A Active JP7509849B2 (ja) 2017-04-24 2022-10-13 半導体装置
JP2024099685A Active JP7723151B2 (ja) 2017-04-24 2024-06-20 半導体装置
JP2025127895A Pending JP2025142349A (ja) 2017-04-24 2025-07-31 電子部品および半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2019514471A Active JP7160797B2 (ja) 2017-04-24 2018-04-20 電子部品および半導体装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2024099685A Active JP7723151B2 (ja) 2017-04-24 2024-06-20 半導体装置
JP2025127895A Pending JP2025142349A (ja) 2017-04-24 2025-07-31 電子部品および半導体装置

Country Status (5)

Country Link
US (3) US11239189B2 (ja)
JP (4) JP7160797B2 (ja)
CN (2) CN116314045A (ja)
DE (2) DE112018003873T5 (ja)
WO (1) WO2018198990A1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018115326B3 (de) * 2018-06-26 2020-01-02 Infineon Technologies Dresden GmbH & Co. KG Halbleiteranordnung und verfahren zu deren herstellung
CN109461720A (zh) * 2018-12-12 2019-03-12 湖北方晶电子科技有限责任公司 一种功率半导体贴片封装结构
JP7368450B2 (ja) * 2019-03-05 2023-10-24 ローム株式会社 半導体装置および接合方法
JP2022107077A (ja) * 2019-05-31 2022-07-21 日立Astemo株式会社 半導体装置、および半導体装置の製造方法
WO2021006297A1 (ja) * 2019-07-10 2021-01-14 株式会社デンソー 半導体パッケージ、電子装置、および半導体パッケージの製造方法
CN115485858A (zh) * 2020-05-08 2022-12-16 罗姆股份有限公司 半导体装置
JP7313315B2 (ja) * 2020-05-19 2023-07-24 三菱電機株式会社 半導体装置の製造方法及び電力制御回路の製造方法
JP7325384B2 (ja) 2020-07-22 2023-08-14 三菱電機株式会社 半導体装置の製造方法
US20230245951A1 (en) * 2020-09-08 2023-08-03 Rohm Co., Ltd. Semiconductor device
CN115513179B (zh) * 2021-06-23 2025-04-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
DE102022200708A1 (de) 2022-01-24 2023-07-27 Zf Friedrichshafen Ag Leistungshalbleitermodul mit in sperrrichtung gepolter diode
CN114899171B (zh) * 2022-04-29 2025-10-03 佛山市国星光电股份有限公司 一种无焊线功率器件
CN115050656B (zh) * 2022-07-12 2024-01-19 南京芯干线科技有限公司 一种集成续流二极管的氮化镓功率器件以及封装方法
WO2024127935A1 (ja) * 2022-12-14 2024-06-20 ローム株式会社 半導体装置、半導体モジュール、および半導体装置の製造方法
CN119301761A (zh) * 2022-12-28 2025-01-10 富士电机株式会社 半导体器件、半导体模块以及制造方法
JP2024118861A (ja) * 2023-02-21 2024-09-02 株式会社日立製作所 半導体装置およびその製造方法
JP2025021070A (ja) * 2023-07-31 2025-02-13 株式会社東芝 半導体装置、及び半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223321A (ja) 1999-11-29 2001-08-17 Matsushita Electric Ind Co Ltd 半導体パッケージ及び半導体パッケージの製造方法
JP2005079431A (ja) 2003-09-02 2005-03-24 Matsushita Electric Ind Co Ltd 半導体装置
JP2007103716A (ja) 2005-10-05 2007-04-19 Sony Corp 半導体装置及びその製造方法
JP2016195178A (ja) 2015-03-31 2016-11-17 アイシン・エィ・ダブリュ株式会社 半導体モジュール

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3709200A1 (de) 1987-03-20 1988-09-29 Heraeus Gmbh W C Elektronisches bauteil
JPH06252300A (ja) 1992-12-28 1994-09-09 Hitachi Ltd 冷却装置を備えた集積回路チップ及びその製造方法
US6864574B1 (en) 1999-11-29 2005-03-08 Matsushita Electric Industrial Co., Ltd. Semiconductor package
JP4097417B2 (ja) * 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
JP3617647B2 (ja) * 2002-11-08 2005-02-09 沖電気工業株式会社 半導体装置及びその製造方法
US7029951B2 (en) * 2003-09-12 2006-04-18 International Business Machines Corporation Cooling system for a semiconductor device and method of fabricating same
JP4265997B2 (ja) * 2004-07-14 2009-05-20 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US7768075B2 (en) * 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
JP5071763B2 (ja) * 2006-10-16 2012-11-14 独立行政法人産業技術総合研究所 炭化ケイ素半導体装置およびその製造方法
JP5067056B2 (ja) 2007-07-19 2012-11-07 ソニー株式会社 半導体装置
US7799614B2 (en) * 2007-12-21 2010-09-21 Infineon Technologies Ag Method of fabricating a power electronic device
JP2009188376A (ja) * 2008-01-09 2009-08-20 Toyota Motor Corp 半導体装置とその製造方法
US8642394B2 (en) * 2008-01-28 2014-02-04 Infineon Technologies Ag Method of manufacturing electronic device on leadframe
JP5245485B2 (ja) 2008-03-25 2013-07-24 富士電機株式会社 半導体装置の製造方法
US8441804B2 (en) * 2008-07-25 2013-05-14 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device
US8410590B2 (en) * 2008-09-30 2013-04-02 Infineon Technologies Ag Device including a power semiconductor chip electrically coupled to a leadframe via a metallic layer
US8138587B2 (en) * 2008-09-30 2012-03-20 Infineon Technologies Ag Device including two mounting surfaces
JP2010165968A (ja) * 2009-01-19 2010-07-29 Kobe Steel Ltd パワー半導体モジュール
WO2010147202A1 (ja) 2009-06-19 2010-12-23 株式会社安川電機 電力変換装置
US8664043B2 (en) 2009-12-01 2014-03-04 Infineon Technologies Ag Method of manufacturing a laminate electronic device including separating a carrier into a plurality of parts
JP2011187473A (ja) * 2010-03-04 2011-09-22 Nec Corp 半導体素子内蔵配線基板
JP6000513B2 (ja) * 2011-02-17 2016-09-28 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
WO2012126374A1 (en) * 2011-03-22 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. 3d system-level packaging methods and structures
US9008170B2 (en) 2011-05-10 2015-04-14 Qualcomm Incorporated Offset type and coefficients signaling method for sample adaptive offset
JP5944688B2 (ja) 2012-02-22 2016-07-05 ローム株式会社 パワーモジュール半導体装置
KR101918608B1 (ko) * 2012-02-28 2018-11-14 삼성전자 주식회사 반도체 패키지
US9040346B2 (en) 2012-05-03 2015-05-26 Infineon Technologies Ag Semiconductor package and methods of formation thereof
JP2015005681A (ja) * 2013-06-24 2015-01-08 三菱電機株式会社 半導体装置及びその製造方法
US9064869B2 (en) 2013-08-23 2015-06-23 Infineon Technologies Ag Semiconductor module and a method for fabrication thereof by extended embedding technologies
JP2015056564A (ja) * 2013-09-12 2015-03-23 古河電気工業株式会社 半導体装置及びその製造方法
JP2015173225A (ja) * 2014-03-12 2015-10-01 株式会社東芝 半導体装置およびその製造方法
JP6263108B2 (ja) 2014-09-11 2018-01-17 株式会社日立製作所 半導体装置、並びにそれを用いたオルタネータ及び電力変換装置
TWI690083B (zh) * 2015-04-15 2020-04-01 杰力科技股份有限公司 功率金氧半導體場效電晶體及其製作方法
DE102015107109B4 (de) * 2015-05-07 2023-10-05 Infineon Technologies Ag Elektronische Vorrichtung mit einem Metallsubstrat und einem in einem Laminat eingebetteten Halbleitermodul

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223321A (ja) 1999-11-29 2001-08-17 Matsushita Electric Ind Co Ltd 半導体パッケージ及び半導体パッケージの製造方法
JP2005079431A (ja) 2003-09-02 2005-03-24 Matsushita Electric Ind Co Ltd 半導体装置
JP2007103716A (ja) 2005-10-05 2007-04-19 Sony Corp 半導体装置及びその製造方法
JP2016195178A (ja) 2015-03-31 2016-11-17 アイシン・エィ・ダブリュ株式会社 半導体モジュール

Also Published As

Publication number Publication date
JP2024111208A (ja) 2024-08-16
WO2018198990A1 (ja) 2018-11-01
JP7723151B2 (ja) 2025-08-13
US11239189B2 (en) 2022-02-01
US12051662B2 (en) 2024-07-30
JP7160797B2 (ja) 2022-10-25
JP2025142349A (ja) 2025-09-30
DE212018000072U1 (de) 2019-04-05
US20200144209A1 (en) 2020-05-07
US20220115342A1 (en) 2022-04-14
JPWO2018198990A1 (ja) 2020-02-27
JP2022179747A (ja) 2022-12-02
DE112018003873T5 (de) 2020-04-23
CN116314045A (zh) 2023-06-23
CN110546757A (zh) 2019-12-06
CN110546757B (zh) 2023-05-19
US20240339421A1 (en) 2024-10-10

Similar Documents

Publication Publication Date Title
JP7509849B2 (ja) 半導体装置
US10056319B2 (en) Power module package having patterned insulation metal substrate
US20120175755A1 (en) Semiconductor device including a heat spreader
JP2018078169A (ja) 電子部品
JP2017201659A (ja) 電子部品およびその製造方法
US10354936B2 (en) Electronic component having a heat dissipation member formed on a sealing member
JPWO2005024941A1 (ja) 半導体装置
JP2025029152A (ja) 露出したクリップを備える電子デバイスフリップチップパッケージ
WO2020012958A1 (ja) 半導体素子および半導体装置
US11646249B2 (en) Dual-side cooling semiconductor packages and related methods
US11948927B2 (en) Semiconductor die with improved thermal insulation between a power portion and a peripheral portion, method of manufacturing, and package housing the die
US8829692B2 (en) Multilayer packaged semiconductor device and method of packaging
JP7468208B2 (ja) 半導体装置および半導体モジュール
JP2020202313A (ja) 半導体装置および半導体装置の製造方法
US12451468B1 (en) III-N devices with improved reliability
US12444704B2 (en) Semiconductor device and method of manufacturing the semiconductor device
US9362221B2 (en) Surface mountable power components
JP4962409B2 (ja) 半導体装置及びその製法
CN105938871B (zh) 带有静电保护功能的倒装led模组封装结构及其制造方法
CN203300637U (zh) 半导体封装体
JP2003332507A (ja) 表面実装型半導体装置及びその製造方法
JP2008252114A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221017

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230622

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20230818

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230829

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231207

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20240124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240403

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240523

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240620

R150 Certificate of patent or registration of utility model

Ref document number: 7509849

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150