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JP6000513B2 - 絶縁ゲート型半導体装置 - Google Patents

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JP6000513B2
JP6000513B2 JP2011032342A JP2011032342A JP6000513B2 JP 6000513 B2 JP6000513 B2 JP 6000513B2 JP 2011032342 A JP2011032342 A JP 2011032342A JP 2011032342 A JP2011032342 A JP 2011032342A JP 6000513 B2 JP6000513 B2 JP 6000513B2
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gate
gate electrode
lead
electrode layer
layer
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晴好 八木
晴好 八木
学 矢島
学 矢島
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Semiconductor Components Industries LLC
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Description

本発明は、絶縁ゲート型半導体装置に係り、チップの素子領域の面積を向上しオン抵抗の低減を実現する絶縁ゲート型半導体装置に関する。
トレンチ構造の絶縁ゲート型半導体装置では、トレンチ内に埋設されたゲート電極は、基板の４辺に沿った周辺領域において基板表面に引き出され、基板の周辺領域に延在する配線を介して、ゲートパッド部に接続する（例えば特許文献１参照）。
図９の平面図を参照し、従来の絶縁ゲート型半導体装置について、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)）を例に説明する。
図９を参照して、ＭＯＳＦＥＴは例えば面実装が可能な構造である。チップを構成する基板ＳＢはｎ＋型の半導体基板の上にｎ−型半導体層を設けてなり、その主面の一点鎖線の内側の領域に既知の例えばトレンチ構造のＭＯＳＦＥＴの素子領域５２０が配置される。ＭＯＳＦＥＴのトランジスタセルの構造は既知のものと同様であるので図示および詳細な説明は省略するが、基板ＳＢ（ｎ−型半導体層）の表面にｐ型のチャネル層を配置し、これを貫通して例えば格子状に設けたトレンチにゲート電極５０７が埋設される。そしてゲート電極５０７の周囲にソース領域（不図示）が配置されたものである。
素子領域５２０の略全面にはソース領域と接続するソース電極（不図示）が設けられ、ソース電極上に略円形状のソースパッド部５２７が設けられる。更に素子領域５２０上に絶縁膜を介して略円形状のゲートパッド部５２８が設けられる。
素子領域５２０のゲート電極５０７は基板ＳＢの周辺領域においてゲート引き出し配線５０８に接続する。ゲート引き出し配線５０８は、引き出し部５０８ａと連結部５０８ｂを有する。引き出し部５０８ａは、基板ＳＢ（ｎ−型半導体層）に設けられたトレンチにポリシリコンを埋設してなり、ゲート電極５０７を基板ＳＢ表面に引き出す。引き出し部５０８ａは直近の基板ＳＢの各辺に対して直交する方向に互いに離間して延在する。連結部５０８ｂは、基板ＳＢの各辺に沿って、近接する引き出し部５０８ａに略直交するように基板ＳＢ表面に延在するポリシリコン層であり、複数の引き出し部５０８ａを接続する。
引き出し部５０８ａは例えば、素子領域５２０の格子状のゲート電極５０７の延在方向に平行な基板ＳＢの４辺に設けられる。連結部５０８ｂは、引き出し部５０８ａをすべて連結して基板ＳＢの周辺領域にほぼ環状に延在し、ゲートパッド部５２８直下に設けられた保護ダイオードＤｉに接続する。ゲート引き出し配線５０８と保護ダイオードＤｉとは、ポリシリコンに所望の不純物をドープした導電体（抵抗体）５０９によって接続される。更に、ゲート引き出し配線５０８上には、これと重畳してコンタクトし、ゲートパッド部５２８に接続する金属配線であるゲート電極層５１８が設けられる。
特開２００４−２８１５２４号公報
図１０は、図９の破線丸印部分を拡大した平面概略図であり、図１０（Ａ）が図９の破線α部分の拡大図、図１０（Ｂ）が破線β部分の拡大図である。
図１０（Ａ）を参照して、ゲート引き出し配線５０８の引き出し部５０８ａは、素子領域５２０内のゲート電極５０７を、素子領域５２０の外側の連結部５０８ｂに引き出して接続する領域（幅Ｗが例えば８μｍ〜１０μｍ）であり、基板ＳＢ内に設けられる領域ではあるが、ソース領域５１５は配置されず、トランジスタ動作を行わない領域である。以下、トランジスタセルＣが配置されて動作する素子領域５２０に対して、トランジスタセルＣが配置されない領域を非動作領域と称する。
つまり図９の如く、格子状のゲート電極５０７の延在方向のすべてに平行な半導体基板（チップ）の辺に沿って引き出し部５０８ａを配置する構造では、チップの４辺において非動作領域が形成されることになる。この面積は、例えばチップ面積全体の５％程度に及ぶため、素子領域５２０の面積の増加、およびこれによるオン抵抗の低減に限界があった。
更に、図１０（Ｂ）を参照して、チップのコーナー部では引き出し部５０８ａは配置されない。しかし、これらを接続する連結部５０８ｂはチップの外周部分に設けられるのでコーナー部では小さい曲率で曲折（湾曲）している。この場合、素子領域５２０は、曲折した部分から所定の離間距離Ｔを確保する必要があるため、連結部５０８ｂが曲折するコーナー部において非動作領域が更に増加する問題があった。
尚、コーナー部における非動作領域は、連結部５０８ｂに限らず、導電体５０９またはゲート電極層５１８が曲折する場合も同様に発生する。
本発明はかかる課題に鑑みてなされ、一導電型半導体層と、前記一導電型半導体層の表面に設けられ、絶縁ゲート型半導体素子のトランジスタセルが配置される素子領域と、該素子領域上に設けられ前記トランジスタセルのゲート電極と接続するゲートパッド部と、前記素子領域外であり、前記トランジスタセルのソース電極と前記ゲート電極間に接続される保護ダイオードと、前記一導電型半導体層の周辺部に配置され、前記ゲート電極を前記一導電型半導体層上に引き出して前記ゲートパッド部に接続するゲート引き出し配線と、該ゲート引き出し配線と前記保護ダイオードとに接続する導電体と、を具備し、前記ゲート引き出し配線は少なくとも前記ゲート電極を引き出す１つ以上の引き出し部と、前記素子領域外にて前記引き出し部と連結する連結部とを有し、前記ゲート引き出し配線の前記連結部および前記導電体は曲折せず、前記一導電型半導体層の一の辺に沿って一直線状に設けられることにより解決するものである。
本発明によれば、以下の効果が得られる、
第１に、ゲート引き出し配線の引き出し部の配置面積を低減することによって、非動作領域を低減できるので、同じチップサイズの従来構造と比較して、素子領域の面積を拡大でき、オン抵抗を低減できる。また素子領域の面積を従来構造と同等に維持する場合には、チップサイズを縮小できる。
第２に、ゲート引き出し配線（の連結部）および導電体を半導体基板の一辺に沿って曲折しないような一直線状に設けることにより、チップのコーナー部でこれらの湾曲した曲折部の形成を回避でき、これによる非動作領域の発生を低減できる。
第３に、保護ダイオードを導電体またはゲート引き出し配線と隣接して配置することにより、これらと重畳して接続する第１ゲート電極層の曲折部も最小限にすることができる。第１ゲート電極層の曲折部もゲート引き出し配線等と同様に非動作領域を発生させるため、これを最小限にすることで、非動作領域の増加を防止できる。
第４に、保護ダイオードを導電体またはゲート引き出し配線と隣接させ、且つ保護ダイオードをその一部がゲートパッド部の直近に配置される形状とすることにより、保護ダイオードとゲートパッド部と接続する第２ゲート電極層を最短にできる。第２ゲート電極層の下方は、２層構造のソース電極層が単層で（第１ソース電極層のみが）配置される領域であるので、この面積を低減することでソース抵抗の増加を抑制できる。
本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する平面図である。 本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する平面概要図である。 本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する平面概要図である。 本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する断面図である。 本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する断面図である。 本発明の効果を説明する比較表である。 本発明の第２の実施形態の絶縁ゲート型半導体装置を説明する平面図である。 本発明の第３の実施形態の絶縁ゲート型半導体装置を説明する平面図である。 従来の絶縁ゲート型半導体装置を説明する平面図である。 従来の絶縁ゲート型半導体装置を説明する平面図である。
本発明の実施の形態を、ｎチャネル型のＭＯＳＦＥＴを例に図１から図８を参照して説明する。
まず、図１から図６を参照して、第１の実施形態について説明する。
図１は、本実施形態のＭＯＳＦＥＴ１００を示す平面図であり、図１（Ａ）が全体図、図１（Ｂ）が１層目の電極構造を示す図、図１（Ｃ）が２層目の電極構造を示す図である。
図１（Ａ）を参照して、ＭＯＳＦＥＴ１００は、ｎ型半導体層２と、素子領域２０と、ゲートパッド部２８１と、保護ダイオードＤｉと、ゲート引き出し配線８と、導電体９とを有する。
基板ＳＢは、ｎ＋型シリコン半導体基板（ここでは不図示）の上にｎ−型半導体層２を積層してなり、ＭＯＳＦＥＴ１００のチップを構成する。ｎ−型半導体層２は例えば、ｎ＋型シリコン半導体基板上に例えばエピタキシャル成長などによって形成したシリコン半導体層である。基板ＳＢ（チップ）は例えば、平面視において長辺ＬＥと短辺ＳＥを有する矩形状に設けられる。素子領域２０（一点鎖線）は、ｎ−型半導体層２の表面に設けられ、ＭＯＳＦＥＴ１００のトランジスタセルＣが配置される。
素子領域２０上は、ＭＯＳＦＥＴ１００のソース領域（不図示）に接続するソース電極層ＳＭで覆われる。ソース電極層ＳＭは、１層目の第１ソース電極層１７と２層目の第２ソース電極層２７の２層構造である。第２ソース電極層２７の一部はソースパッド部２７１となる。
各トランジスタセルＣを構成するゲート電極７は基板ＳＢに平面視において格子状（多角形状）またはストライプ状に設けられたトレンチに埋設され、ゲート電極層ＧＭに接続する。ゲート電極層ＧＭは、１層目の第１ゲート電極層１８と２層目の第２ゲート電極層２８の２層構造である。第２ゲート電極層２８の一部はゲートパッド部２８１となる。
ゲート引き出し配線８は、ｎ−型半導体層２の周辺部の一辺に沿って配置され、ゲート電極７をゲートパッド部２８１に接続する。ゲート引き出し配線８は、素子領域２０のゲート電極７と同様の構成でゲート電極７を素子領域２０外に引き出す引き出し部８１と、素子領域２０外でこれらを接続する連結部８２とを有する。すなわち引き出し部８１は、ここでは基板ＳＢに設けられたトレンチに不純物をドープしたポリシリコンを埋設してなり、連結部８２は、基板ＳＢ表面に当該ポリシリコンを延在させた構成である。引き出し部８１は、平面視において例えばチップの長辺ＬＥに平行なストライプ状に設けられる。連結部８２は平面視において例えばチップ短辺ＳＥに沿って、曲折しない一直線状に延在し、隣り合う複数の引き出し部８１を連結する。
導電体９は、ゲート引き出し配線８と保護ダイオードＤｉとに接続する。導電体９はポリシリコンに不純物をドープして形成され、所望の抵抗値を有する抵抗体である。
保護ダイオードＤｉは、外周端を構成するポリシリコン層が長辺ｌｅと短辺ｓｅからなる矩形状に設けられ、長辺ｌｅおよび短辺ｓｅがそれぞれチップの長辺ＬＥおよび短辺ＳＥに沿うように、チップのコーナー部の基板ＳＢの表面に配置される。保護ダイオードＤｉは、ゲートパッド部２８１と非重畳で、素子領域２０外に設けられる。
図１（Ｂ）を参照して、１層目の電極構造について説明する。
第１ゲート電極層１８は、ゲート引き出し配線８および導電体９上に、これらと重畳してそれぞれに接続する。第１ゲート電極層１８は、保護ダイオードＤｉまで連続して延在し、保護ダイオードＤｉの一端、および第２ゲート電極層と接続する。第１ゲート電極層１８は、平面視において例えば曲折部１８ｃが１つのＬ字状に設けられる。
第１ソース電極層１７は、素子領域２０の略全面に設けられ、保護ダイオードＤｉの他端、および第２ソース電極層と接続する。
図１（Ｃ）を参照して、２層目の電極層について説明する。
第２ゲート電極層２８は、第１ソース電極層上に絶縁膜を介して設けられ、ゲートパッド部２８１、配線部２８２、接続部２８３からなる。接続部２８３は保護ダイオードＤｉ上において、第１ゲート電極層１８の一端と接続する。配線部２８２は、接続部２８３とゲートパッド部２８１を結ぶ配線であり、保護ダイオードＤｉとゲートパッド部２８１を最短の距離ＭＬで接続する。
配線部２８２の距離ＭＬとは、素子領域２０上に延在する配線部２８２の長さをいい、例えば図１の如く円形にゲートパッド部２８１を形成した場合はその外周端部から、素子領域２０端部までの距離をいう。
第２ソース電極層２７は、第２ゲート電極層２８の配置領域を除いて、第１ソース電極層１７上に直接設けられ、その一部がソースパッド部２７１となる。
図２は、本実施形態の保護ダイオードＤｉを示す平面図である。
保護ダイオードＤｉは、一例として、外周端を構成するポリシリコン層が長辺ｌｅと短辺ｓｅからなる矩形状に設けられ、矩形または円（楕円）形の環状にｎ型半導体領域およびｐ型半導体領域を設け、これらを、同心状に交互に配置してｐｎ接合を複数設けた、双方向ダイオードである。ここでは、一例としてｐｎ接合を同心状に設けた同じ構成の２つの保護ダイオードＤｉ１、Ｄｉ２を隣り合わせて配置した場合を示す。これらの保護ダイオードＤｉ１、Ｄｉ２はそれぞれ、例えば最内周部を第１ゲート電極層と接続し、最外周部を第１ソース電極層と接続することにより、ＭＯＳＦＥＴ１００のゲートＧ−ソースＳ間に並列接続され、ゲート絶縁膜（不図示）を静電破壊等から保護する。
保護ダイオードＤｉの長辺ｌｅは、保護ダイオードＤｉの一部がゲートパッド部２８１の直近に配置できる程度の長さとする（図１（Ｃ）参照）。保護ダイオードＤｉの短辺ｓｅは保護ダイオードＤｉの耐圧と長辺ｌｅの長さに応じて適宜選択されるが、一例として長辺ｌｅは短辺ｓｅの２倍以上の矩形状とする。尚、保護ダイオードＤｉの形状は図示のものに限らないが、本実施形態では保護ダイオードＤｉを矩形状（短冊状）としてその一部がゲートパッド部２８の直近に配置される形状とする。
このような構成とすることで、静電破壊耐圧、ブレークダウン電圧およびリーク電流などの保護ダイオードの特性が同等の、同心状の１つの保護ダイオードを設ける場合と比較して、保護ダイオードの占有面積を小さくできる。
再び図１を参照して、本実施形態では、ゲート引き出し配線８の連結部８２と導電体９がｎ−型半導体層２（チップ）の一の辺に沿って曲折部を有しない一直線状に設けられる。ここでは、チップの一つの短辺ＳＥに沿って、配置される例を示す。
素子領域２０のゲート電極７が平面視において格子状（多角形状）のパターンの場合には、ゲート引き出し配線８（連結部８２）は、チップの一辺に面する素子領域２０の全体にわたって配置されなくてもよい。つまり、ゲート電極７が格子状の場合、ゲート引き出し配線８は、ゲート電極７の一部（たとえばチップの短辺ＳＥに面する素子領域２０の半分程度のゲート電極７）と連続していれば、全てのゲート電極７にゲート電位を印加できる。つまり、連結部８２は曲折部が形成されない長さが適宜選択される。
また、保護ダイオードＤｉ、ゲート引き出し配線８および導電体９は互いに隣接して配置される。具体的には、保護ダイオードＤｉは上記の如く長辺ｌｅがチップの一の長辺ＬＥに沿うようにチップのコーナー部に配置される。一方、導電体９とゲート引き出し配線８の連結部８２とがチップの短辺ＳＥに沿って配置され、導電体９とゲート引き出し配線８の連結部８２は、いずれも曲折部を有しない。更に、これらに接続する第１ゲート電極層１８も、これらと重畳する形状とし、曲折部１８ｃは１以下とする（図１（Ｂ）参照）。
これらは間に他の構成要素を含まず互いに隣り合って配置される。例えば、保護ダイオードＤｉが配置されるチップのコーナー部は、保護ダイオードＤｉ（のコーナー部）で占有され、チップの長辺ＬＥ側には保護ダイオードＤｉのみが配置され、チップの短辺ＳＥ側には保護ダイオードＤｉと導電体９とゲート引き出し配線８の連結部８２とが並んで配置される（図１（Ｃ）参照）。
ゲート引き出し配線８を、チップの一つの短辺ＳＥのみに沿って配置することにより、ゲート引き出し配線８のチップ上の配置面積を低減できる。これにより、同じチップサイズで、チップの４辺に沿ってゲート引き出し配線が設けられていた従来構造と比較して、非動作領域を低減できるので、素子領域２０の面積を拡大でき、オン抵抗を低減できる。また素子領域２０の面積を従来構造と同等に維持する場合には、チップサイズの縮小が実現できる。
また、ゲート引き出し配線８の連結部８２および導電体９を半導体基板の一辺に沿って曲折しないような一直線状に設けることにより、チップのコーナー部でこれらの湾曲した曲折部の形成を回避でき、素子領域２０を拡張できる。
図３を参照して具体的に説明する。図３は、図１（Ｂ）の破線丸印部分の平面概略図である。
本実施形態ではチップのコーナー部に連結部８２および導電体９の曲折部が配置されないため、破線の如く連結部または導電体を曲折させた場合における、連結部（導電体）と素子領域との離間距離Ｔの制約（図１０（Ｂ）参照）が無くなる。これにより、素子領域２０を細一点鎖線から太一点鎖線のごとく拡大できる。
またこれにより、導電体９およびゲート引き出し配線８と重畳して接続する第１ゲート電極層１８の曲折部も最小限にすることができる。例えば保護ダイオードＤｉと接続するために、図１（Ｂ）のごとく第１ゲート電極層１８を曲折させる場合もあるが、図３に示すコーナー部においては第１ゲート電極層１８は配置されない。第１ゲート電極層１８の曲折部も非動作領域を発生させるため、これを最小限にすることで、非動作領域の増加を防止できる。
尚、保護ダイオードＤｉと接続するために、第１ゲート電極層１８を曲折する場合であっても、図１（Ｂ）の配置にすることで、非動作領域の発生を最小限にできる。すなわち、保護ダイオードＤｉのコーナー部とチップコーナー部とを合わせて、チップの短辺ＳＥに沿って保護ダイオードＤｉ、導電体９および連結部８２が隣接するように配置すると、保護ダイオードＤｉのコーナー部に沿って第１ゲート電極層１８の曲折部１８ｃが配置される。保護ダイオードＤｉの下方は、元々トランジスタセルを配置できない領域であるので、この上に第１ゲート電極層１８の唯一の曲折部を重ねることにより、他の領域において第１ゲート電極層１８の曲折による非動作領域が発生することを回避できる。
図４は、図１（Ｃ）のａ−ａ線断面図である。
基板ＳＢは、ｎ＋型シリコン半導体基板１上にｎ−型半導体層（例えばｎ−型シリコンエピタキシャル層）２を設けた構成である。ドレイン領域となるｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層４が設けられる。
トレンチ６は、チャネル層４を貫通してｎ−型半導体層２まで到達させる。トレンチ６の内壁にはゲート絶縁膜１１を設ける。ゲート絶縁膜１１の膜厚は、ＭＯＳＦＥＴ１００の駆動電圧に応じて数百Å程度とする。また、トレンチ６内部には導電材料を埋設してゲート電極７を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。
ソース領域１５は、トレンチ６に隣接したチャネル層４表面にｎ型不純物を注入したｎ＋型不純物領域である。また、隣接するソース領域１５間のチャネル層４表面には、ｐ＋型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接するトレンチ６で囲まれた部分が１つのトランジスタセルＣとなり、これが多数個集まってＭＯＳＦＥＴ１００の素子領域２０を構成している。
この断面において素子領域２０の外周端部には、ゲート引き出し配線８が設けられる。ゲート引き出し配線８は引き出し部８１と連結部８２からなる。引き出し部８１は、素子領域２０の外周端部から図４の断面において水平方向にのみ延在するトレンチ６に、ゲート電極７と同様のポリシリコンが埋設された領域である。引き出し部８１の幅Ｗは、例えば８μｍ〜１０μｍ程度である。また連結部８２は、引き出し部８１のポリシリコンをチャネル層４外周端部で基板ＳＢの表面に引き出した領域である。
尚、本実施形態の素子領域２０は、トランジスタセルＣが配置される領域をいい、図４においては引き出し部８１端部までの領域とする。
チャネル層４の外周には、高濃度のｐ型不純物領域２１が設けられる。ｐ型不純物領域２１は、素子領域２０に逆方向バイアスを印加した場合に、チャネル層４からｎ−型半導体層２に広がる空乏層の端部の曲率を緩和する、いわゆるガードリング領域である。
１層目の電極層は、第１ソース電極層１７と第１ゲート電極層１８である。第１ゲート電極層１８は、連結部８２の上にこれと重畳するように設けられ、層間絶縁膜１６に設けたコンタクトホールを介して連結部８２と接続する。第１ゲート電極層１８は、保護ダイオード（不図示）上まで延在し保護ダイオードの一端と接続する。
第１ソース電極層１７はアルミニウム（Ａｌ）等をスパッタして所望の形状にパターンニングした金属電極である。第１ソース電極層１７は素子領域２０上の全面を覆って設けられ、層間絶縁膜１６間のコンタクトホールを介してソース領域１５およびボディ領域１４と接続する。また第１ソース電極層１７は、保護ダイオード（不図示）の他端と接続する。
第１ソース電極層１７および第１ゲート電極層１８上には所望のパターンで絶縁膜（窒化膜）２３が設けられ、その上に２層目の電極層となる第２ソース電極層２７および第２ゲート電極層２８が設けられる。第２ソース電極層２７および第２ゲート電極層２８はアルミニウム（Ａｌ）等をスパッタして所望の形状にパターンニングした金属電極である。
第２ゲート電極層２８は、絶縁膜２３を介して、一部のトランジスタセルＣおよび第１ソース電極層１７上に配置される。第２ゲート電極層２８が配置される領域の下方は、第１ソース電極層１７のみが配置され、すなわちソース電極層ＳＭとしては、単層の領域となる。
第２ソース電極層２７は、第２ゲート電極２８の配置領域には設けられず、それ以外の領域で第１ソース電極層１７と略重畳する。
第２ソース電極層２７および第２ゲート電極層２８の表面に更に絶縁膜（窒化膜）２３が設けられ、その一部が開口されて、第２ソース電極層２７および第２ゲート電極層２８のそれぞれの一部がソースパッド部２７１およびゲートパッド部２８１として露出する。
ソースパッド部２７１およびゲートパッド部２８１には、それぞれＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）２４が設けられる。ＵＢＭ２４は、例えば無電解メッキ金属層である。また絶縁膜２３上には、ＵＢＭ２４が露出するポリイミド２５を設け、ＵＢＭ２４を下地電極とするスクリーン印刷を行う。これにより、ソースパッド部２７１およびゲートパッド部２８１上にそれぞれ、ソースバンプ電極３７およびゲートバンプ電極３８を設ける。外部接続電極としてバンプ電極を例に説明したが、ボンディングワイヤ等であってもよい。基板ＳＢの裏面側にはドレイン電極１９が設けられる。
図５は図１（Ｃ）のｂ−ｂ線断面図である。
第２ゲート電極層２８は、ゲートパッド部２８１、配線部２８２および接続部２８３からなる。ゲートパッド部２８１および配線部２８２の下方は、第１ソース電極層１７が単層で設けられる。配線部２８２の一部の下方にもトランジスタセルＣが配置される。接続部２８３の下方には、第１ゲート電極層１８が設けられる。接続部２８３は第１ゲート電極層１８を介してそのさらに下方の保護ダイオードＤｉの一端と接続する。保護ダイオードＤｉの他端は、第１ソース電極層１７と接続する。これにより、ＭＯＳＦＥＴ１００のゲート−ソース間に保護ダイオードＤｉを接続した構成が実現できる。これ以外の構成は、図４と同様であるので、説明は省略する。
第１ソース電極層１７が単層で配置される領域は、第１ソース電極層１７と第２ソース電極層２８の２層構造となっている領域に比べてソース電極層ＳＭの抵抗が増加する。しかし本実施形態では、保護ダイオードＤｉの一部がゲートパッド部２８１の直近に配置されるような形状とし、配線部２８２の距離ＭＬを最短にすることで、第１ソース電極層１７が単層で配置される領域を低減でき、ソース電極層ＳＭの抵抗の増加を抑制できる。
特に、図１（Ａ）の如く、面実装（フリップチップ実装）型のＭＯＳＦＥＴ１００では、ソースパッド部２７１およびゲートパッド部２８１の位置は、実装基板側の配線のパターンの制約を受け、自由に変更できない。更に、本実施形態では、ゲート引き出し配線８の連結部８２と導電体９をチップの同一辺に一直線状に設け、第１ゲート電極層１８の曲折部１８ｃも最小限となるように、例えば導電体９と隣接して保護ダイオードＤｉを配置する。
従って、上記の如く第２ゲート電極層２８の配線部２８２の距離ＭＬを最短にできるように、保護ダイオードＤｉの外形形状と配置を選択している。
尚、第１の実施形態では、チップの形状が長方形状であるが、これに限らず、正方形状であってもよい。また、素子領域２０のトレンチ６（ゲート電極７）が格子状の場合を例に説明したが、トレンチ６（ゲート電極７）は、チップの辺に平行なストライプ状であってもよい。
特にチップの形状が長方形状の場合で、素子領域２０のトレンチ６（ゲート電極７）がストライプ状の場合には、ゲート電極７をチップの長辺ＬＥに沿ってこれと平行になるように配置し、ゲート引き出し配線８は、チップの長辺ＬＥと平行に引き出し部８１を設け、チップの短辺ＳＥと平行に連結部８２を配置するとよい。
ゲート電極７がストライプ状の場合には、格子状（図１）の場合と異なり、全てのゲート電極７と引き出し部８１を連続させる必要がある。従って、連結部８２をチップの短辺ＳＥと平行に配置することにより、長辺ＬＥに平行に配置した場合と比較して、非動作面積を小さくできる。
図６は、ゲート引き出し配線８の配置面積を低減したことによる、本実施形態の効果を示す比較表である。図６（Ａ）が平面視におけるチップ形状が正方形（一辺の長さがＸｍｍ（Ｙｍｍ））の場合であり、図６（Ｂ）がチップ形状が長方形（辺の長さＸｍｍ、Ｙｍｍ）の場合である。
それぞれ３種類のチップ面積について、チップの４辺に沿ってゲート引き出し配線を設けた従来構造（図９）と、チップの１辺のみに沿ってゲート引き出し配線８を設けた本実施形態の構造について、素子領域面積とオン抵抗を比較した。
オン抵抗低減効果は、従来構造に対する本実施形態のオン抵抗の割合であり、数値が小さいほうが、よりオン抵抗が低いことを示す。これらから、ゲート引き出し配線８の配置面積を低減したことで明らかにオン抵抗が低減し、またいずれの場合も、チップサイズが小さいほど、オン抵抗の低減に有利であることがわかる。
図７を参照して、本発明の第２の実施形態について説明する。第２の実施形態は、第１ゲート電極層１８がＬ字状になる他の形態を示す。
例えば図７（Ａ）の如く、チップの短辺ＳＥに沿って保護ダイオードＤｉの長辺ｌｅが沿うように配置され、チップの長辺ＬＥに沿って導電体９およびゲート引き出し配線８の連結部８２が配置される構成としてもよい。
この場合も、ゲート引き出し配線８の連結部８２および導電体９は曲折せず同一辺（長辺ＬＥ）上に一直線状に配置され、保護ダイオードＤｉは一端がゲートパッド部２８１の直近に配置される。
また図７（Ｂ）の如く、チップの長辺ＬＥに保護ダイオードＤｉの長辺ｌｅと導電体９が沿うように隣接して配置され、チップの短辺ＳＥ側に連結部８２が配置される構成であってもよい。第１ゲート電極層１８が曲折することによる非動作領域は形成されるが、ゲート引き出し配線８の配置面積が小さく、ゲート引き出し配線８および導電体９が曲折しないため、従来構造と比較して非動作領域を低減できる。
図８を参照して、本発明の第３の実施形態について説明する。
第３の実施形態は、ゲート引き出し配線８の連結部８２、導電体９がいずれも曲折しない一直線状で、更にこれらと保護ダイオードＤｉの長辺ｌｅが同一辺上に配置される場合である。これらは離間せず、隣接して配置される。これらはチップの長辺ＬＥに沿って配置されてもよいし、短辺ＳＥに沿って配置されてもよい。この場合は、第１ゲート電極層１８も曲折部を有しない一直線状となる。
この場合は、例えば保護ダイオードＤｉの形状や導電体９又は連結部８２の長さを適宜変更するなどして、配線部２８２の距離ＭＬを最短にする。
更に、保護ダイオードＤｉは、ＭＯＳＦＥＴ１００のゲート−ソース間に接続され、導電体（抵抗体）９は、ゲートに直列に接続されるものであるので、この回路構成が実現できれば、ゲート引き出し配線８、導電体９および保護ダイオードＤｉの並びは図示したものに限らない。例えば、多層配線構造によって、保護ダイオードＤｉと導電体９の間に、ゲート引き出し配線８が配置される構成としてもよい。
尚、上記の実施形態では保護ダイオードＤｉは、同一構成の２つの同心状（中心が２つ）の保護ダイオードＤｉ１、Ｄｉ２を並列接続した場合（図２参照）を例に説明したが、これに限らない。すなわち、保護ダイオードＤｉ全体の外形が長辺ｌｅと短辺ｓｅを有する矩形状であって、１つの同心状（中心が１つ）にｐｎ接合を形成した保護ダイオードであってもよいし、３つ以上の同心状（中心が３つ以上）の保護ダイオードを並列接続した構成でもよい。また正方形状の複数の保護ダイオードＤｉ１、Ｄｉ２を一列に並べる形状であってもよい。
また、ｐｎ接合を形成する環状のパターンは矩形状、円（楕円）形状、多角形状などであってもよい。
更に、ｐｎ接合は環状のパターンに限らず、ｐｎ接合の端部がストライプ状に露出するように、一の方向に交互にｐｎ接合面を配置するものであってもよい。
以上、本実施形態では素子領域２０にｎチャネル型ＭＯＳＦＥＴ１００が配置される場合を例に説明したが、これと導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであってもよく、１つのチップにドレインを共通として２つのＭＯＳＦＥＴを配置した二次電池の保護回路用の絶縁ゲート型半導体装置であってもよく、同様の効果が得られる。
また、トレンチ構造のＭＯＳＦＥＴを例に説明したが、ゲート電極７が基板表面に設けられるプレーナ構造であっても同様に実施できる。
更に、図４に示すｎ＋型シリコン半導体基板１の下層にｐ型半導体領域を設けた、ｎチャネル型ＩＧＢＴ（(Insulated Gate Bipolar Transistor）又はこれと導電型を逆にしたｐチャネル型ＩＧＢＴであっても同様に実施でき、同様の効果が得られる。
１ ｎ＋型シリコン半導体基板
２ ｎ−型半導体層
７ ゲート電極
８ ゲート引き出し配線
８１ 引き出し部
８２ 連結部
９ 導電体
１７ 第１ゲート電極
１８ 第１ソース電極
２７ 第２ゲート電極
２８ 第２ソース電極
２８１ ゲートパッド部
２８２ 配線部
２８３ 接続部

Claims (6)

  1. 一導電型半導体層と、
    前記一導電型半導体層の表面に設けられ、絶縁ゲート型半導体素子のトランジスタセルが配置される素子領域と、
    該素子領域上に設けられ前記トランジスタセルのゲート電極と接続するゲートパッド部と、
    前記素子領域外であり、前記トランジスタセルのソース電極と前記ゲート電極間に接続される保護ダイオードと、
    前記一導電型半導体層の周辺部に配置され、前記ゲート電極を前記一導電型半導体層上に引き出して前記ゲートパッド部に接続するゲート引き出し配線と、
    該ゲート引き出し配線と前記保護ダイオードとに接続する導電体と、
    を具備し、
    前記ゲート引き出し配線は少なくとも前記ゲート電極を引き出す１つ以上の引き出し部と、前記素子領域外にて前記引き出し部と連結する連結部とを有し、
    前記ゲート引き出し配線の前記連結部および前記導電体は曲折せず、前記一導電型半導体層の一の辺に沿って一直線状に設けられることを特徴とする絶縁ゲート型半導体装置。
  2. 前記保護ダイオード、前記ゲート引き出し配線の前記連結部および前記導電体は隣接して配置されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  3. 前記保護ダイオードは前記ゲートパッド部と最短距離にて接続する領域に配置されることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
  4. 前記ゲート引き出し配線の前記連結部、前記導電体上に延在し前記保護ダイオードの一端に接続する第１ゲート電極層が設けられ、該第１ゲート電極層は１つの曲折部を有するＬ字形状または直線状であることを特徴とする請求項１から請求項３のいずれかに記載の絶縁ゲート型半導体装置。
  5. 前記保護ダイオード上で前記第１ゲート電極層と接続する第２ゲート電極層が設けられ、前記ゲートパッド部は前記第２ゲート電極層の一部であることを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
  6. 前記一導電型半導体層は、短辺と長辺を有する矩形状であり、前記ゲート電極は前記長辺に沿ってストライプ状に延在し、前記ゲート引き出し配線の前記連結部は前記短辺に沿って配置されることを特徴とする請求項１から請求項５のいずれかに記載の絶縁ゲート型半導体装置。
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