JP7305005B2 - 記憶装置 - Google Patents

Description

本発明の一形態は、記憶装置、半導体装置またはこれらを用いた電子機器に関する。

また、本発明の一形態は、物、方法、または、製造方法に関する。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。

なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、表示装置、発光装置、電気光学装置、蓄電装置、半導体回路、および電子機器は、半導体装置を有する場合がある。

近年、チャネルが形成される領域（以下、チャネル形成領域とも呼ぶ。）に酸化物半導体または金属酸化物を用いたトランジスタ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ、以下、ＯＳトランジスタと呼ぶ）が注目されている（特許文献１）。

特許文献２には、ＯＳトランジスタをＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に応用した例が開示されている。ＯＳトランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいので、リフレッシュ期間が長く消費電力の少ないメモリを作製することができる。ＯＳトランジスタを用いたＤＲＡＭをＤＯＳＲＡＭ（登録商標）と呼ぶ場合がある。ＤＯＳＲＡＭとは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有する。

特開２００７－１２３８６１号公報 特開２０１７―２８２３７号公報

特許文献２に記載の記憶装置は、ビット線がセンスアンプを構成するトランジスタのゲートに接続されている。センスアンプに用いられるトランジスタは、ばらつきを抑えるためにサイズが大きく、それに伴ってゲート容量も大きい。そのため、ビット線に付加される寄生容量が大きくなり、記憶装置の動作速度の低下や誤動作を引き起こす。

本発明の一形態は動作速度の速い記憶装置を提供することを課題の一とする。また、本発明の一形態は信頼性の高い記憶装置を提供することを課題の一とする。また、本発明の一形態は消費電力の小さい記憶装置を提供することを課題の一とする。また、本発明の一形態は新規な半導体装置を提供することを課題の一とする。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面などの記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、および他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、および他の課題について、すべての課題を解決する必要はない。

本発明の一態様は、第１メモリセルと、第２メモリセルと、第１配線と、第２配線と、第１スイッチと、第２スイッチと、センスアンプと、を有し、第１メモリセルは、第１トランジスタおよび第１容量素子を有し、第１トランジスタのソースまたはドレインの一方は、第１配線に電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第１容量素子に電気的に接続され、第２メモリセルは、第２トランジスタおよび第２容量素子を有し、第２トランジスタのソースまたはドレインの一方は、第２配線に電気的に接続され、第２トランジスタのソースまたはドレインの他方は、第２容量素子に電気的に接続され、センスアンプは第１ノードおよび第２ノードを有し、第１配線は、第１スイッチを介して、第１ノードに電気的に接続され、第２配線は、第２スイッチを介して、第２ノードに電気的に接続され、センスアンプは、第１ノードと第２ノードの電位差を増幅する記憶装置である。

または、上記態様において、第１スイッチおよび第２スイッチは、トランジスタを含んでもよい。

または、上記態様において、第１スイッチおよび第２スイッチは、ｎチャネル型のトランジスタによって構成され、センスアンプは、ｎチャネル型のトランジスタを用いた単極性回路によって構成されていてもよい。

または、上記態様において、第１トランジスタおよび第２トランジスタは、チャネル形成領域に酸化物半導体を含んでもよい。

または、上記態様において、第１メモリセルおよび第２メモリセルは、センスアンプよりも上層に設けられてもよい。

または、上記態様において、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、を有し、第３トランジスタのソースまたはドレインの一方は、第１ノードと電気的に接続され、第３トランジスタのソースまたはドレインの他方は、第４トランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのゲートは、第１配線と電気的に接続され、第５トランジスタのソースまたはドレインの一方は、第２ノードと電気的に接続され、第５トランジスタのソースまたはドレインの他方は、第６トランジスタのソースまたはドレインの一方と電気的に接続され、第５のトランジスタのゲートは、第２配線と電気的に接続されていてもよい。

または、上記態様において、第１配線の電位を、第１メモリセルに保持されたデータに対応する電位とした後、第４トランジスタ、および第６トランジスタをオンにする機能を有してもよい。

または、上記態様において、第１配線、および第２配線をプリチャージした後、第１配線の電位を、第１メモリセルに保持されたデータに対応する電位とする機能を有してもよい。

または、本発明の一態様は、第１乃至第４メモリセルと、第１乃至第４配線と、第１乃至第４スイッチと、センスアンプと、を有し、第１メモリセルは、第１トランジスタおよび第１容量素子を有し、第１トランジスタのソースまたはドレインの一方は、第１配線に電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第１容量素子に電気的に接続され、第２メモリセルは、第２トランジスタおよび第２容量素子を有し、第２トランジスタのソースまたはドレインの一方は、第２配線に電気的に接続され、第２トランジスタのソースまたはドレインの他方は、第２容量素子に電気的に接続され、第３メモリセルは、第３トランジスタおよび第３容量素子を有し、第３トランジスタのソースまたはドレインの一方は、第３配線に電気的に接続され、第３トランジスタのソースまたはドレインの他方は、第３容量素子に電気的に接続され、第４メモリセルは、第４トランジスタおよび第４容量素子を有し、第４トランジスタのソースまたはドレインの一方は、第４配線に電気的に接続され、第４トランジスタのソースまたはドレインの他方は、第４容量素子に電気的に接続され、センスアンプは第１ノードおよび第２ノードを有し、第１配線は、第１スイッチを介して、第１ノードに電気的に接続され、第２配線は、第２スイッチを介して、第２ノードに電気的に接続され、第３配線は、第３スイッチを介して、第１ノードに電気的に接続され、第４配線は、第４スイッチを介して、第２ノードに電気的に接続され、センスアンプは、第１ノードと第２ノードの電位差を増幅する記憶装置である。

または、上記態様において、第１乃至第４スイッチは、トランジスタを含んでもよい。

または、上記態様において、第１乃至第４スイッチは、ｎチャネル型のトランジスタによって構成され、センスアンプは、ｎチャネル型のトランジスタを用いた単極性回路によって構成されていてもよい。

または、上記態様において、第１乃至第４トランジスタは、チャネル形成領域に酸化物半導体を含んでもよい。

または、上記態様において、第１乃至第４メモリセルは、センスアンプよりも上層に設けられてもよい。

または、上記態様において、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第９トランジスタと、第１０トランジスタと、第１１トランジスタと、第１２トランジスタと、を有し、第５トランジスタのソースまたはドレインの一方は、第１ノードと電気的に接続され、第５トランジスタのソースまたはドレインの他方は、第６トランジスタのソースまたはドレインの一方と電気的に接続され、第５のトランジスタのゲートは、第１配線と電気的に接続され、第７トランジスタのソースまたはドレインの一方は、第２ノードと電気的に接続され、第７トランジスタのソースまたはドレインの他方は、第８トランジスタのソースまたはドレインの一方と電気的に接続され、第７のトランジスタのゲートは、第２配線と電気的に接続され、第９トランジスタのソースまたはドレインの一方は、第１ノードと電気的に接続され、第９トランジスタのソースまたはドレインの他方は、第１０トランジスタのソースまたはドレインの一方と電気的に接続され、第９のトランジスタのゲートは、第３配線と電気的に接続され、第１１トランジスタのソースまたはドレインの一方は、第２ノードと電気的に接続され、第１１トランジスタのソースまたはドレインの他方は、第１２トランジスタのソースまたはドレインの一方と電気的に接続され、第１１のトランジスタのゲートは、第４配線と電気的に接続されていてもよい。

または、上記態様において、第１配線の電位を、第１メモリセルに保持されたデータに対応する電位とした後、第６トランジスタ、および第８トランジスタをオンにする機能を有してもよい。

または、上記態様において、第１配線、および第２配線をプリチャージした後、第１配線の電位を、第１メモリセルに保持されたデータに対応する電位とする機能を有してもよい。

本発明の一形態により、動作速度の速い記憶装置を提供することができる。また、本発明の一形態により、信頼性の高い記憶装置を提供することができる。また、本発明の一形態により、消費電力の小さい記憶装置を提供することができる。また、本発明の一形態により、新規な半導体装置を提供することができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書または図面などの記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、および他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

記憶装置の構成例を示すブロック図。 セル１０の構成例を示すブロック図、およびセル１０が有するメモリセルの構成例を示す回路図。 セル１０の構成例を示す回路図。 セル１０の動作例を示すタイミングチャート。 セル１０の動作例を示すタイミングチャート。 セル１０の構成例を示す回路図。 トランジスタＭ１の構成例を示す回路図。 セル１０の構成例を示す回路図。 セルアレイ１１０の構成例を示す回路図。 セルアレイ１１０の構成例を示す回路図。 セル１０の構成例を示す回路図。 セル１０の構成例を示す回路図。 セル１０の動作例を示すタイミングチャート。 セル１０の動作例を示すタイミングチャート。 セル１０の動作例を示すタイミングチャート。 セル１０の動作例を示すタイミングチャート。 電源制御部の構成例を示すブロック図。 トランジスタの構成例を示す上面図および断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 電子部品の例を示す模式図。 電子機器の例を示す模式図。 電子機器の例を示す模式図。 ＧＰＵの構成例を示す機能ブロック図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。

また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。

また、本明細書中において、高電源電位をＨレベル（またはＶ_ＤＤ）、低電源電位をＬレベル（またはＧＮＤ）と呼ぶ場合がある。

また、本明細書において、配列の括弧が省略されて記載されている場合、それは配列要素のうち、不特定の１つを示す。例えば、メモリセル２ａは、メモリセル２ａ［０］乃至［３］のうち、不特定の１つのメモリセルを示す。

（実施の形態１）
本実施の形態では、本発明の一形態であるＯＳトランジスタを用いた記憶装置について説明を行う。

＜記憶装置１００＞
図１は記憶装置の構成例を示すブロック図である。図１に示す記憶装置１００は、セルアレイ１１０、周辺回路１１１、コントロール回路１１２、電位生成回路１２７、およびパワースイッチ（ＰＳＷ）１４１、１４２を有する。

記憶装置１００において、各回路、各信号、および各電位は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、ＣＥ、ＧＷ、ＣＬＫ、ＷＡＫＥ、ＡＤＤＲ、ＷＤＡ、ＰＯＮ１、ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。信号ＣＥ、信号ＧＷ、および信号ＢＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、ＰＯＮ２は、コントロール回路１１２で生成してもよい。

コントロール回路１１２は、記憶装置１００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷ、および信号ＢＷを論理演算して、記憶装置１００の動作モード（例えば、書き込み動作または読み出し動作）を決定する。または、コントロール回路１１２は、この動作モードが実行されるように、周辺回路１１１の制御信号を生成する。

セルアレイ１１０は、複数のセル１０を有する。複数のセル１０は行列状に配置されている。

電位生成回路１２７は負電位（Ｖ_ＢＧ）を生成する機能を有する。Ｖ_ＢＧは後述するセル１０に用いられるＯＳトランジスタのバックゲートに印加される。信号ＷＡＫＥは、信号ＣＬＫの電位生成回路１２７への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電位生成回路１２７へ入力され、電位生成回路１２７はＶ_ＢＧを生成する。

周辺回路１１１は、セルアレイ１１０に対するデータの書き込みおよび読み出しをする機能を有する回路である。周辺回路１１１は、行デコーダ１２１、列デコーダ１２２、行ドライバ１２３、列ドライバ１２４、入力回路１２５、および出力回路１２６を有する。

行デコーダ１２１および列デコーダ１２２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ１２１は、アクセスする行を指定するための回路であり、列デコーダ１２２は、アクセスする列を指定するための回路である。行ドライバ１２３は、行デコーダ１２１が指定する行のセル１０に接続されたワード線を選択する機能を有する。列ドライバ１２４は、データをセルアレイ１１０に書き込む機能、セルアレイ１１０からデータを読み出す機能、読み出したデータを保持する機能などを有する。

入力回路１２５は、信号ＷＤＡを保持する機能を有する。入力回路１２５が保持するデータは、列ドライバ１２４に出力される。入力回路１２５の出力データが、セルアレイ１１０に書き込むデータである。列ドライバ１２４がセルアレイ１１０から読み出したデータ（Ｄｏｕｔ）は、出力回路１２６に出力される。出力回路１２６は、Ｄｏｕｔを保持する機能を有する。出力回路１２６は、保持しているデータを記憶装置１００の外部に出力する。出力されるデータが信号ＲＤＡである。

ＰＳＷ１４１はセルアレイ１１０以外の回路（周辺回路１１５）へのＶ_ＤＤの供給を制御する機能を有する。ＰＳＷ１４２は、行ドライバ１２３へのＶ_ＨＭの供給を制御する機能を有する。ここでは、記憶装置１００の高電源電位がＶ_ＤＤであり、低電源電位はＧＮＤ（接地電位）である。また、Ｖ_ＨＭは、ワード線をＨレベルにするために用いられる高電源電位であり、Ｖ_ＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ１４１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ１４２のオン・オフが制御される。図１では、周辺回路１１５において、Ｖ_ＤＤが供給される電源ドメインの数を一としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。

＜セル１０の構成例＞
図２（Ａ）はセル１０の構成例を示すブロック図である。セル１０は、メモリセルアレイ１ａ、メモリセルアレイ１ｂ、メモリセルアレイ１ｃ、メモリセルアレイ１ｄ、および回路２０を有する。

メモリセルアレイ１ａは、メモリセル２ａ［０］乃至［３］を有し、メモリセルアレイ１ｂは、メモリセル２ｂ［０］乃至［３］を有し、メモリセルアレイ１ｃは、メモリセル２ｃ［０］乃至［３］を有し、メモリセルアレイ１ｄは、メモリセル２ｄ［０］乃至［３］を有する。なお、本明細書において、メモリセル２ａ乃至２ｄを、単にメモリセルと呼ぶ場合がある。

メモリセル２ａ［０］乃至［３］は、それぞれ、配線Ｗａ［０］乃至［３］を介して、図１の行ドライバ１２３に電気的に接続され、メモリセル２ｂ［０］乃至［３］は、それぞれ、配線Ｗｂ［０］乃至［３］を介して、図１の行ドライバ１２３に電気的に接続され、メモリセル２ｃ［０］乃至［３］は、それぞれ、配線Ｗｃ［０］乃至［３］を介して、図１の行ドライバ１２３に電気的に接続され、メモリセル２ｄ［０］乃至［３］は、それぞれ、配線Ｗｄ［０］乃至［３］を介して、図１の行ドライバ１２３に電気的に接続される。

メモリセル２ａ［０］乃至［３］は、配線ＬＢａを介して、回路２０に電気的に接続され、メモリセル２ｂ［０］乃至［３］は、配線ＬＢｂを介して、回路２０に電気的に接続され、メモリセル２ｃ［０］乃至［３］は、配線ＬＢｃを介して、回路２０に電気的に接続され、メモリセル２ｄ［０］乃至［３］は、配線ＬＢｄを介して、回路２０に電気的に接続される。回路２０は、配線ＧＢおよび配線ＧＢＢを介して、図１の列ドライバ１２４に電気的に接続される。

なお、配線Ｗａ、配線Ｗｂ、配線Ｗｃ、および配線Ｗｄをワード線と呼ぶ場合がある。なお、配線ＬＢａ乃至ＬＢｄ、および配線ＧＢ、ＧＢＢをビット線と呼ぶ場合がある。また、ビット線の機能を区別するために、配線ＬＢａ乃至ＬＢｄをローカルビット線、配線ＧＢ、ＧＢＢをグローバルビット線と呼ぶ場合もある。配線ＧＢ、ＧＢＢは相補データを伝送するためのビット線対である。配線ＧＢＢには、配線ＧＢの論理を反転したデータが入力される。

行ドライバ１２３は、ワード線を介して、データを読み出す（またはデータを書き込む）メモリセルを選択する機能を有する。また、列ドライバ１２４は、グローバルビット線およびローカルビット線を介して、行ドライバ１２３が選択したメモリセルにデータを書き込む（または、メモリセルからデータを読み出す）機能を有する。

回路２０は、グローバルビット線とローカルビット線を電気的に接続する機能を有する。また、回路２０はセンスアンプを有し、ローカルビット線の電位を増幅しグローバルビット線に伝える機能を有する。

図２（Ｂ）に、セル１０が有するメモリセルの回路構成例を示す。

図２（Ｂ）に示すメモリセル２ａ［０］は、トランジスタＭ１と容量素子Ｃ１とを有する。トランジスタＭ１は第１ゲートおよび第２ゲートを有する。なお、本明細書中において、第１ゲートをフロントゲート、第２ゲートをバックゲートと呼ぶ場合がある。

トランジスタＭ１のフロントゲートは配線Ｗａ［０］に電気的に接続され、トランジスタＭ１のソースまたはドレインの一方は配線ＬＢａに電気的に接続され、トランジスタＭ１のソースまたはドレインの他方は容量素子Ｃ１に電気的に接続される。

容量素子Ｃ１の第１端子はトランジスタＭ１のソースまたはドレインの他方に電気的に接続され、第２端子はＧＮＤを与える配線に電気的に接続される。

メモリセル２ａ［０］は、トランジスタＭ１をオンにすることで、配線ＬＢａから供給されたデータを容量素子Ｃ１に書き込むことができる。また、トランジスタＭ１をオフにすることで、容量素子Ｃ１に書き込まれたデータを保持することができる。

トランジスタＭ１のフロントゲートとバックゲートは、半導体層を間に介して、互いに重なる領域を有することが好ましい。

トランジスタＭ１のバックゲートは配線ＢＧＬに電気的に接続されている。配線ＢＧＬには電位Ｖ_ＢＧが与えられる。トランジスタＭ１はバックゲートに与えられた電位Ｖ_ＢＧによってしきい値電圧を制御し、ノーマリーオンになることを防ぐことができる。

トランジスタＭ１はオフ電流が極めて小さいトランジスタを用いることが好ましい。オフ電流が極めて小さいトランジスタを用いることで、メモリセル２ａ［０］は容量素子Ｃ１に書き込んだデータを長時間保持することができる。ここで、オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ゼプトアンペア）以下であることをいう。なお、オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ（ヨクトアンペア）／μｍ以下であることがより好ましい。なお、１ｚＡは１×１０^－２１Ａであり、１ｙＡは１×１０^－２４Ａである。

オフ電流が極めて小さいトランジスタとして、ＯＳトランジスタが挙げられる。なお、ＯＳトランジスタの詳細については後述する実施の形態４で説明を行う。

トランジスタＭ１をＯＳトランジスタとすることで、メモリセル２ａ［０］は、データのリフレッシュ頻度を少なくすることができる。その結果、記憶装置１００の消費電力を低減させることができる。

また、ＯＳトランジスタではオフ電流特性の温度依存性が小さい。そのため、高温（例えば、１００℃以上）であっても、ＯＳトランジスタの規格化されたオフ電流を１００ｚＡ以下とすることができる。よって、トランジスタＭ１にＯＳトランジスタを適用することとで、メモリセル２ａ［０］は高温環境下であっても、データを消失せずに保持することができる。従って、高温環境下でも高い信頼性を持つ記憶装置１００を得ることができる。

図２（Ａ）に示す他のメモリセル（メモリセル２ａ［１］乃至［３］、メモリセル２ｂ［０］乃至［３］、メモリセル２ｃ［０］乃至［３］、およびメモリセル２ｄ［０］乃至［３］）についても同様に、図２（Ｂ）に示す回路を適用することができる。その結果、記憶装置１００の消費電力を低減させることができる。また、記憶装置１００の動作速度を向上させることができる。また、高温環境下でも高い信頼性を持つ記憶装置１００を得ることができる。

なお、図２（Ａ）に示すセル１０は、１６のメモリセル（４×４）を有するが、メモリセルの数はこれに限定されない。セル１０が有するメモリセルの数は自由に設定することができる。特に、上記メモリセルの数は８の倍数に設定することが好ましい。メモリセルの数を８の倍数とすることで、セル１０は、例えば１バイト（８ビット）、１ワード（３２ビット）、ハーフワード（１６ビット）など、それぞれの単位ごとにデータを扱うことができる。

例えば、セル１０が１バイトのデータを扱う場合、メモリセルアレイ１ａ乃至１ｄは、それぞれ、２つのメモリを有すればよい（２×４＝８）。

例えば、セル１０が１ワードのデータを扱う場合、メモリセルアレイ１ａ乃至１ｄは、それぞれ、８つのメモリを有すればよい（８×４＝３２）。

メモリセルへデータを書き込む際の速度は、トランジスタＭ１の電流駆動能力と容量素子Ｃ１の容量によって決定される。トランジスタＭ１にＯＳトランジスタを用いた場合、トランジスタＭ１の電流駆動能力は、チャネル形成領域にＳｉ（単結晶Ｓｉなど）を用いたトランジスタ（以下、Ｓｉトランジスタ）を用いた場合よりも低下する。しかしながら、ＯＳトランジスタを用いることにより容量素子Ｃ１の容量を小さくすることができるため、ＯＳトランジスタを用いたメモリセルは、Ｓｉトランジスタを用いたメモリセルよりも、データの書き込みを高速に実行することができる。

図３はセル１０のより詳細な構成例を示す回路図である。図３において、回路２０は、スイッチ３ａ乃至３ｄ、スイッチ４ａ乃至４ｄ、トランジスタ５ａ乃至５ｄ、トランジスタ６ａ乃至６ｄ、トランジスタ２１、トランジスタ２２、トランジスタ２３、トランジスタ２４、トランジスタ２５、トランジスタ２６、およびセンスアンプ３０を有する。

センスアンプ３０はインバータ３１およびインバータ３２を有する。これら２個のインバータの入力端子は、それぞれ、他方の出力端子に電気的に接続されており、インバータ３１およびインバータ３２はラッチ回路を構成している。インバータ３１の出力端子（インバータ３２の入力端子）をノードＮ１と呼び、インバータ３２の出力端子（インバータ３１の入力端子）をノードＮ２と呼ぶ。センスアンプ３０は、ノードＮ１とノードＮ２の電位差を増幅し、保持する機能を有する。

トランジスタ２５およびトランジスタ２６は、センスアンプ３０に電力を供給するトランジスタである。トランジスタ２５のゲートには信号ＳＡＰが入力され、トランジスタ２６のゲートには信号ＳＡＮが入力される。トランジスタ２５、２６をオフにすることで、センスアンプ３０は動作を停止し、トランジスタ２５、２６をオンにすることで、センスアンプ３０は動作を開始する。

スイッチ３ａは、オンのときに配線ＬＢａへ電位Ｖ_ＰＲＥを供給し、オフのときに供給を停止する。スイッチ３ｂは、オンのときに配線ＬＢｂへＶ_ＰＲＥを供給し、オフのときに供給を停止する。スイッチ３ｃは、オンのときに配線ＬＢｃへＶ_ＰＲＥを供給し、オフのときに供給を停止する。スイッチ３ｄは、オンのときに配線ＬＢｄへＶ_ＰＲＥを供給し、オフのときに供給を停止する。

スイッチ４ａは配線ＬＢａとノードＮ１との電気的な導通を制御する機能を有する。スイッチ４ｂは配線ＬＢｂとノードＮ２との電気的な導通を制御する機能を有する。スイッチ４ｃは配線ＬＢｃとノードＮ１との電気的な導通を制御する機能を有する。スイッチ４ｄは配線ＬＢｄとノードＮ２との電気的な導通を制御する機能を有する。

スイッチ３ａ乃至３ｄおよびスイッチ４ａ乃至４ｄは、トランジスタを用いることが好ましい。特に、ｎチャネル型トランジスタとｐチャネル型トランジスタを並列に接続したスイッチを用いることが好ましい。

トランジスタ５ａのソースには高電源電位（Ｖ_ＤＤ）が与えられ、トランジスタ５ａのドレインは、トランジスタ６ａのソースまたはドレインの一方に電気的に接続される。トランジスタ５ａのゲートには信号ＰＳＥ１が入力される。トランジスタ６ａのゲートは配線ＬＢａに電気的に接続され、トランジスタ６ａのソースまたはドレインの他方はノードＮ１に電気的に接続される。

トランジスタ５ｂのソースにはＶ_ＤＤが与えられ、トランジスタ５ｂのドレインは、トランジスタ６ｂのソースまたはドレインの一方に電気的に接続される。トランジスタ５ｂのゲートには信号ＰＳＥ１が入力される。トランジスタ６ｂのゲートは配線ＬＢｂに電気的に接続され、トランジスタ６ｂのソースまたはドレインの他方はノードＮ２に電気的に接続される。

トランジスタ５ｃのソースにはＶ_ＤＤが与えられ、トランジスタ５ｃのドレインは、トランジスタ６ｃのソースまたはドレインの一方に電気的に接続される。トランジスタ５ｃのゲートには信号ＰＳＥ２が入力される。トランジスタ６ｃのゲートは配線ＬＢｃに電気的に接続され、トランジスタ６ｃのソースまたはドレインの他方はノードＮ１に電気的に接続される。

トランジスタ５ｄのソースにはＶ_ＤＤが与えられ、トランジスタ５ｄのドレインは、トランジスタ６ｄのソースまたはドレインの一方に電気的に接続される。トランジスタ５ｄのゲートには信号ＰＳＥ２が入力される。トランジスタ６ｄのゲートは配線ＬＢｄに電気的に接続され、トランジスタ６ｄのソースまたはドレインの他方はノードＮ２に電気的に接続される。

トランジスタ２１のゲートには信号ＣＳＷが入力される。トランジスタ２１は、信号ＣＳＷに従って、ノードＮ１と配線ＧＢとの電気的な導通を制御する機能を有する。

トランジスタ２２のゲートには信号ＣＳＷが入力される。トランジスタ２２は、信号ＣＳＷに従って、ノードＮ２と配線ＧＢＢとの電気的な導通を制御する機能を有する。

トランジスタ２３のゲートには信号ＰＲＥが入力される。トランジスタ２３は、信号ＰＲＥに従って、ノードＮ１をＧＮＤに設定する機能を有する。

トランジスタ２４のゲートには信号ＰＲＥが入力される。トランジスタ２４は、信号ＰＲＥに従って、ノードＮ２をＧＮＤに設定する機能を有する。

＜セル１０の動作例＞
次に、図４および図５を用いて、セル１０の動作について説明を行う。

図４および図５はセル１０の動作を説明するためのタイミングチャートである。上から順に信号ＰＳＥ１、信号ＰＳＥ２、信号ＰＲＥ、配線Ｗａ［０］、信号ＳＡＰ、信号ＳＡＮ、信号ＣＳＷ、配線ＬＢａ、配線ＬＢｂ、ノードＮ１、およびノードＮ２の電位を示している。また、動作のタイミングに合わせて、タイミングチャートは期間Ｐ０乃至期間Ｐ５に分けられている。また、タイミングチャートには、それぞれの期間における、スイッチ３ａ乃至３ｄとスイッチ４ａ乃至４ｄの導通状態（オン・オフ）が記載されている。

図４はメモリセル２ａ［０］に書き込まれたデータ“０”を読み出す場合のタイミングチャートであり、図５はメモリセル２ａ［０］に書き込まれたデータ“１”を読み出す場合のタイミングチャートである。

まず、図４について説明を行う。

期間Ｐ０において、セル１０は、メモリセル２ａ［０］に書き込まれたデータ“０”を保持している。配線Ｗａ［０］はＬレベルが与えられ、メモリセル２ａ［０］のトランジスタＭ１はオフを維持している。

また、期間Ｐ０において、スイッチ３ａ乃至３ｄはオンであり、スイッチ４ａ乃至４ｄはオフである。配線ＬＢａ乃至ＬＢｄはそれぞれＶ_ＰＲＥにプリチャージされている。

また、期間Ｐ０において、信号ＰＲＥはＨレベルであり、トランジスタ２３、２４はオンとなる。その結果、ノードＮ１、Ｎ２はＬレベルにプリチャージされている。

また、期間Ｐ０において、信号ＳＡＰはＨレベルであり、信号ＳＡＮはＬレベルである。トランジスタ２５、２６はオフとなり、センスアンプ３０は動作を停止している。

また、期間Ｐ０において、信号ＰＳＥ１、ＰＳＥ２はＨレベルであり、信号ＣＳＷはＬレベルである。

次に、期間Ｐ１において、スイッチ３ａ乃至３ｄはオフとなる。また、信号ＰＲＥはＬレベルとなり、トランジスタ２３およびトランジスタ２４がオフになる。その結果、配線ＬＢａ乃至ＬＢｄ、およびノードＮ１、Ｎ２は電気的に浮遊状態になる。

また、期間Ｐ１において、配線Ｗａ［０］がＶ_ＨＭとなり、メモリセル２ａ［０］のトランジスタＭ１がオンになる。容量素子Ｃ１にはデータ“０”、すなわちＬレベルの電位が書き込まれているので、配線ＬＢａの電位は低下する。配線Ｗａ［０］以外のワード線はすべてＬレベルのままなので、配線ＬＢｂ乃至ＬＢｄはＶ_ＰＲＥを維持する。

期間Ｐ２において、信号ＰＳＥ１がＬレベルとなる。トランジスタ５ａ、５ｂはオンになる。トランジスタ６ａに電流が流れ、ノードＮ１の電位は上昇する。最終的に、ノードＮ１の電位はＶ_ＬＢａ－Ｖ_ｔｈａまで上昇する。なお、Ｖ_ＬＢａは期間Ｐ２における配線ＬＢａの電位、Ｖ_ｔｈａはトランジスタ６ａのしきい値電圧である。同様に、ノードＮ２の電位はＶ_ＬＢｂ－Ｖ_ｔｈｂまで上昇する。なお、Ｖ_ＬＢｂは期間Ｐ２における配線ＬＢｂの電位、Ｖ_ｔｈｂはトランジスタ６ｂのしきい値電圧である。

Ｖ_ＬＢａ＜Ｖ_ＬＢｂであることから、トランジスタ６ａとトランジスタ６ｂのしきい値電圧が等しい（Ｖ_ｔｈａ＝Ｖ_ｔｈｂ）とすると、ノードＮ１よりもノードＮ２の電位の方が高い。

次に、期間Ｐ３において、信号ＰＳＥ１をＨレベルにし、トランジスタ５ａ、５ｂをオフにする。また、信号ＳＡＰをＬレベル、信号ＳＡＮをＨレベルにし、センスアンプ３０の電源をオンにする。センスアンプ３０が駆動を開始し、ノードＮ１とノードＮ２の電位差が増幅される。

次に、期間Ｐ４において、スイッチ４ａ乃至４ｄをオンにする。ノードＮ１はＬレベルとなり、ノードＮ２はＨレベルとなる。このとき、信号ＣＳＷをＨレベルにし、トランジスタ２１、２２をオンにする。配線ＧＢとノードＮ１が導通状態になり、配線ＧＢＢとノードＮ２が導通状態になる。このときの配線ＧＢと配線ＧＢＢの電位を読み出すことで、メモリセル２ａ［０］に書き込まれたデータを判定することができる。

次に、期間Ｐ５において、信号ＣＳＷをＬレベルにする。メモリセル２ａ［０］にノードＮ１の電位が書き込まれる。すなわち、メモリセル２ａ［０］には期間Ｐ０で保持していたデータが書き戻される。

次に、図５を用いて、メモリセル２ａ［０］に書き込まれたデータ“１”を読み出す場合の動作について説明を行う。なお、以降は、図４との相違点を中心に説明を行い、図４と重複する部分については説明を省略する。

期間Ｐ０において、セル１０は、メモリセル２ａ［０］に書き込まれたデータ“１”を保持している。期間Ｐ０におけるその他の詳細は、図４の説明を参照すればよい。

期間Ｐ１において、メモリセル２ａ［０］のトランジスタＭ１がオンになる。容量素子Ｃ１にはデータ“１”、すなわちＨレベルの電位が書き込まれているので、配線ＬＢａの電位は増加する。配線Ｗａ［０］以外のワード線はすべてＬレベルのままなので、配線ＬＢｂ乃至ＬＢｄはＶ_ＰＲＥを維持する。

次に、期間Ｐ２において、ノードＮ１の電位はＶ_ＬＢａ－Ｖ_ｔｈａまで上昇する。なお、Ｖ_ＬＢａは期間Ｐ２における配線ＬＢａの電位、Ｖ_ｔｈａはトランジスタ６ａのしきい値電圧である。同様に、ノードＮ２の電位はＶ_ＬＢｂ－Ｖ_ｔｈｂまで上昇する。なお、Ｖ_ＬＢｂは期間Ｐ２における配線ＬＢｂの電位、Ｖ_ｔｈｂはトランジスタ６ｂのしきい値電圧である。

Ｖ_ＬＢａ＞Ｖ_ＬＢｂであることから、トランジスタ６ａとトランジスタ６ｂのしきい値電圧が等しい（Ｖ_ｔｈａ＝Ｖ_ｔｈｂ）とすると、ノードＮ２よりもノードＮ１の電位の方が高い。

次に、期間Ｐ３において、センスアンプ３０が駆動を開始し、ノードＮ１とノードＮ２の電位差が増幅される。

次に、期間Ｐ４において、ノードＮ１はＨレベルとなり、ノードＮ２はＬレベルとなる。このとき、配線ＧＢとノードＮ１が導通状態になり、配線ＧＢＢとノードＮ２が導通状態になる。配線ＧＢと配線ＧＢＢの電位を読み出すことで、メモリセル２ａ［０］に書き込まれたデータを判定することができる。

次に、期間Ｐ５において、メモリセル２ａ［０］にノードＮ１の電位が書き込まれる。すなわち、メモリセル２ａ［０］には期間Ｐ０で保持していたデータが書き戻される。

以上、上述の方法を用いることで、記憶装置１００はメモリセルに書き込まれたデータを読み出すことができる。

特許文献２に記載されている記憶装置のように、ローカルビット線が直接センスアンプに接続される場合、ローカルビット線に付加される寄生容量は大きくなってしまうが、本実施の形態に示すセル１０は、ローカルビット線（ＬＢａ乃至ＬＢｄ）がセンスアンプ３０に直接接続されていない（スイッチを介して接続されている）。そのため、ローカルビット線に付加される寄生容量が小さくなり、記憶装置１００の動作速度を向上させることができる。また、記憶装置１００の誤動作を防ぎ、信頼性の高い記憶装置を提供することができる。

＜セル１０のその他の構成例＞
図３に示すセル１０は、ノードＮ１およびノードＮ２にＶ_ＰＲＥをプリチャージしてもよい。その場合の回路図を図６に示す。図６に示すセル１０は、回路２０に含まれるスイッチ３ａ乃至３ｄが省略され、代わりにスイッチ２７およびスイッチ２８が追加されている点で図３に示すセル１０と異なる。

図６において、スイッチ２７は、オンのときにノードＮ１へ電位Ｖ_ＰＲＥを供給し、オフのときに供給を停止する。スイッチ２８は、オンのときにノードＮ２へ電位Ｖ_ＰＲＥを供給し、オフのときに供給を停止する。配線ＬＢａへのＶ_ＰＲＥの供給はスイッチ４ａを介して行われ、配線ＬＢｂへのＶ_ＰＲＥの供給はスイッチ４ｂを介して行われ、配線ＬＢｃへのＶ_ＰＲＥの供給はスイッチ４ｃを介して行われ、配線ＬＢｄへのＶ_ＰＲＥの供給はスイッチ４ｄを介して行われる。

上述のセル１０において、トランジスタＭ１のバックゲートは、フロントゲートに電気的に接続されてもよい。その場合の回路図を図７に示す。トランジスタＭ１を図７に示す構成にすることで、オン電流を増大させることができる。その結果、メモリセルの動作速度を向上させることができる。

上記セル１０は、ノードＮ１に２つのローカルビット線（ＬＢａ、ＬＢｃ）がスイッチを介して電気的に接続され、ノードＮ２に２つのローカルビット線（ＬＢｂ、ＬＢｄ）がスイッチを介して電気的に接続されているが、それぞれのノードに電気的に接続されるローカルビット線の数はこれに限定されない。例えば、１つのノードに１本のローカルビット線が電気的に接続されていてもよいし、１つのノードに３本以上のローカルビット線が電気的に接続されていてもよい。ノードＮ１、Ｎ２は、それぞれ、１本以上のローカルビット線にスイッチを介して電気的に接続されていればよい。

＜立体構造＞
図８は図３に示すセル１０の回路図を立体的に示したものである。図８において、配線ＣＬは、容量素子Ｃ１の第２電極に電気的に接続され、ＧＮＤが与えられる。

図８に示すように、セル１０は、メモリセルアレイ１ａ乃至１ｄを上層に、回路２０を下層に設けることにより構成することができる。

ＯＳトランジスタは、Ｓｉトランジスタの上層に積層して設けることができる。例えば、回路２０をＳｉトランジスタで構成し、メモリセルアレイ１ａ乃至１ｄをＯＳトランジスタで構成することで、図８に示すように回路２０の上層にメモリセルアレイ１ａ乃至１ｄを設けることができる。その結果、記憶装置１００の回路専有面積を小さくすることが可能になり、記憶装置１００の製造コストを低減することができる。

図８では、メモリセルアレイ１ａ乃至１ｄを１つの層に形成しているが、これに限定されず、メモリセルアレイ１ａ乃至１ｄを複数の層に形成してもよい。例えば、下から順に、回路２０からなる第１層と、メモリセルアレイ１ａおよびメモリセルアレイ１ｃからなる第２層と、メモリセルアレイ１ｂおよびメモリセルアレイ１ｄからなる第３層の積層構造としてもよい。また、例えば、下から順に、回路２０からなる第１層と、メモリセルアレイ１ａおよびメモリセルアレイ１ｂからなる第２層と、メモリセルアレイ１ｃおよびメモリセルアレイ１ｄからなる第３層の積層構造としてもよい。

図９は、セルアレイ１１０の構成例を示す回路図である。図８に示すセル１０がアレイ状に配置されている。図９に示すように、ｘ方向に配置された複数のセル１０がワード線（Ｗａ、Ｗｂ、Ｗｃ、Ｗｄ）を共有し、ｙ方向に配置された複数のセル１０が、グローバルビット線（ＧＢ、ＧＢＢ）を共有している。

図９に示すようにセルアレイ１１０を構成することで、集積度の高い記憶装置を提供することができる。

図１０は、メモリセルアレイ１ａ乃至１ｄの上層にメモリセルアレイ１ｅ、メモリセルアレイ１ｆ、メモリセルアレイ１ｇ、およびメモリセルアレイ１ｈを設けた例である。メモリセルアレイ１ｅは配線ＬＢｅ（ローカルビット線）を介して回路２０に電気的に接続されている。メモリセルアレイ１ｆは配線ＬＢｆ（ローカルビット線）を介して回路２０に電気的に接続されている。メモリセルアレイ１ｇは配線ＬＢｇ（ローカルビット線）を介して回路２０に電気的に接続されている。メモリセルアレイ１ｈは配線ＬＢｈ（ローカルビット線）を介して回路２０に電気的に接続されている。また、図示されていないが、配線ＬＢａ、ＬＢｃ、ＬＢｅ、ＬＢｇは、それぞれ、スイッチを介してノードＮ１に電気的に接続され、配線ＬＢｂ、ＬＢｄ、ＬＢｆ、ＬＢｈは、それぞれ、スイッチを介してノードＮ２に電気的に接続されている。

図１０のようにセルアレイ１１０を構成することで、記憶装置１００のチップ面積を拡大することなく、記憶容量を増やすことができる。

以上、本実施の形態に示す記憶装置を用いることで、ビット線の寄生容量が低減された記憶装置を提供することができる。また、動作速度の速い記憶装置を提供することができる。また、信頼性の高い記憶装置を提供することができる。また、消費電力の小さい記憶装置を提供することができる。

（実施の形態２）
本実施の形態では、上記実施の形態に示す記憶装置の変形例について説明する。

図３および図６においては、ｎチャネル型トランジスタとｐチャネル型トランジスタの両方を用いた回路（ＣＭＯＳ回路）によって構成されたセル１０の例を示したが、セル１０は単一の極性のトランジスタを用いて構成することもできる。以下、単一の極性のトランジスタを用いて構成された回路を、単極性回路とも呼ぶ。

＜セル１０の構成例＞
図１１に、ｎチャネル型の単極性回路によって構成されたセル１０の構成例を示す。図１１に示す回路２０は、図３に示すスイッチ４ａ乃至４ｄとしてｎチャネル型のトランジスタ４０ａ乃至４０ｄを用いている。トランジスタ４０ａおよび４０ｂのゲートには信号ＢＥ１が入力され、トランジスタ４０ｃおよび４０ｄのゲートには信号ＢＥ２が入力される。また、トランジスタ５ａ乃至５ｄとしてｎチャネル型のトランジスタが用いられる。また、トランジスタ２３のソースまたはドレインの一方、およびトランジスタ２４のソースまたはドレインの一方は、電位Ｖ_ＰＲＥが与えられる配線と電気的に接続されている。

図１１における電位Ｖ_ＰＲＥは、高電源電位と低電源電位の間の電位を用いることができる。例えば、電位Ｖ_ＰＲＥ＝Ｖ_ＤＤ／２とすることができる。

また、図１１に示す回路２０は、センスアンプ３０に代えて、単極性回路によって構成されたセンスアンプ５０を有する。センスアンプ５０およびトランジスタ２１と電気的に接続されたノードをノードＮ１１と呼び、センスアンプ５０およびトランジスタ２２と電気的に接続されたノードをノードＮ１２と呼ぶ。センスアンプ５０は、ノードＮ１１とノードＮ１２の電位差を増幅し、保持する機能を有する。

次に、センスアンプ５０の具体的な構成例について説明する。図１２に、センスアンプ５０を含む回路２０の一部と、メモリセル２ａ［０］およびメモリセル２ｂ［０］を示す。図１２に示すセンスアンプ５０は、プリチャージ回路６０および増幅回路７０を有する。プリチャージ回路６０は、ノードＮ１１およびノードＮ１２をプリチャージする機能を有する。増幅回路７０は、ノードＮ１１とノードＮ１２の電位差を増幅する機能を有する。

プリチャージ回路６０は、トランジスタ６１乃至６３を有する。トランジスタ６１乃至６３のゲートは、信号ＥＱが与えられる配線と電気的に接続されている。トランジスタ６１のソースまたはドレインの一方はノードＮ１１と電気的に接続され、トランジスタ６２のソースまたはドレインの一方はノードＮ１２と電気的に接続されている。トランジスタ６１のソースまたはドレインの他方、およびトランジスタ６２のソースまたはドレインの他方は、低電源電位が与えられる配線と電気的に接続されている。トランジスタ６３のソースまたはドレインの一方はノードＮ１１と電気的に接続され、トランジスタ６３のソースまたはドレインの他方はノードＮ１２と電気的に接続されている。

信号ＥＱがＨレベルとなり、トランジスタ６１乃至６３がオンになると、ノードＮ１１およびノードＮ１２が低電源電位にプリチャージされる。ここでは、トランジスタ６１乃至６３としてｎチャネル型のトランジスタが用いられている。従って、プリチャージ回路６０は単極性回路によって構成されている。

増幅回路７０は、トランジスタ７１乃至７４を有する。トランジスタ７１および７２のゲートは信号ＳＡＥが与えられる配線と電気的に接続され、トランジスタ７１および７２のソースまたはドレインの一方は信号ＳＡＰが与えられる配線と電気的に接続されている。トランジスタ７１のソースまたはドレインの他方は、トランジスタ７３のソースまたはドレインの一方、トランジスタ７４のゲート、およびノードＮ１１と電気的に接続されている。トランジスタ７２のソースまたはドレインの他方は、トランジスタ７４のソースまたはドレインの一方、トランジスタ７３のゲート、およびノードＮ１２と電気的に接続されている。トランジスタ７３および７４のソースまたはドレインの他方は、信号ＳＡＮが供給される配線と電気的に接続されている。

信号ＳＡＥおよび信号ＳＡＰがＨレベル、信号ＳＡＮがＬレベルになると、増幅回路７０が動作状態となり、ノードＮ１１とノードＮ１２の電位差が増幅される。これにより、ノードＮ１１とノードＮ１２の一方がＬレベル、他方がＨレベルとなる。ここでは、トランジスタ７１乃至７４としてｎチャネル型のトランジスタが用いられている。従って、増幅回路７０は単極性回路によって構成されている。

以上のように、回路２０を単極性回路によって構成することにより、製造プロセスを簡易化することができ、製造コストを低減することができる。また、回路２０をＳｉトランジスタを用いた単極性回路によって構成する場合、ウェル分離が不要となり、ＣＭＯＳ回路を用いた場合と比較して、レイアウト面積を小さくすることができる。

また、回路２０は、ｎチャネル型のＯＳトランジスタを用いた単極性回路によって構成することもできる。この場合、回路２０をメモリセルと同じ層に設け、回路２０が有するＯＳトランジスタとメモリセルが有するＯＳトランジスタを、同一工程で作成することができる。これにより、製造プロセスを簡易化することができ、製造コストを低減することができる。

また、ＳｉトランジスタまたはＯＳトランジスタを用いた単極性回路によって構成された回路２０の上に、図８および図９に示すように、ＯＳトランジスタを用いたメモリセルを積層することもできる。これにより、面積の削減を図ることができる。また、図１０に示すようにメモリセルを積層することもできる。

＜セル１０の動作例＞
次に、図１２に示すセル１０の動作例について説明する。図１３乃至図１６は、図１２に示すセル１０の動作例を示すタイミングチャートである。なお、図１３および図１４は、メモリセルに記憶されたデータを読み出す際の動作を示し、図１５および図１６は、メモリセルにデータを書き込む際の動作を示す。

［読み出し動作］
メモリセルに記憶されたデータを読み出す際の動作を、図１３を用いて説明する。ここでは具体例として、メモリセル２ａ［０］に格納されたデータ“Ｌ”を読み出す場合の動作について詳述する。

まず、期間Ｐ１１において、信号ＢＥ１がＨレベルとなり、トランジスタ４０ａおよび４０ｂがオンとなる。このとき信号ＰＲＥはＨレベルであり、トランジスタ２３および２４はオンであるため、配線ＬＢａおよびＬＢｂには電位Ｖ_ＰＲＥが供給される。

次に、期間Ｐ１２において、信号ＢＥ１がＬレベルとなり、トランジスタ４０ａおよび４０ｂがオフとなる。これにより、配線ＬＢａおよびＬＢｂは電気的に浮遊状態になる。その後、期間Ｐ１３において、信号ＰＲＥがＬレベルとなり、トランジスタ２３および２４がオフとなる。

次に、期間Ｐ１４において、信号ＥＱがＨレベルとなり、トランジスタ６１乃至６３がオンとなる。これにより、ノードＮ１１およびＮ１２がＬレベルにプリチャージされる。その後、期間Ｐ１５において、信号ＥＱがＬレベルとなり、トランジスタ６１乃至６３がオフとなる。

次に、期間Ｐ１６において、配線Ｗａ［０］の電位がＨレベルとなり、メモリセル２ａ［０］のトランジスタＭ１がオンとなる。このとき、メモリセル２ａ［０］にはデータ“Ｌ”が格納されているため、電荷分配により配線ＬＢａの電位が低下する。一方、メモリセル２ｂ［０］は非選択状態であり、配線ＬＢｂの電位は変化しない。

次に、期間Ｐ１７において、信号ＰＳＥ１がＨレベルとなり、トランジスタ５ａおよび５ｂがオン状態となる。これにより、トランジスタ６ａおよび６ｂに電流が流れ、ノードＮ１１およびＮ１２の電位が上昇する。ここで、配線ＬＢａの電位は配線ＬＢｂの電位より低いため、ノードＮ１１の最終的な電位は、ノードＮ１２よりも低くなる。

次に、期間Ｐ１８において、信号ＳＡＥおよび信号ＳＡＰがＨレベル、信号ＳＡＮがＬレベルになると、センスアンプ５０が動作状態となり、ノードＮ１１とノードＮ１２の電位差が増幅される。その結果、ノードＮ１１はＬレベル、ノードＮ１２はＨレベルとなる。

次に、期間Ｐ１９において、信号ＣＳＷがＨレベルとなり、トランジスタ２１および２２がオンとなる。これにより、ノードＮ１１の電位が配線ＧＢに出力され、ノードＮ１２の電位が配線ＧＢＢに出力される。このときの配線ＧＢの電位を検出することにより、メモリセル２ａ［０］に格納されたデータを読み出すことができる。その後、期間Ｐ２０において、信号ＣＳＷがＬレベルとなり、トランジスタ２１および２２がオフとなる。

次に、期間Ｐ２１において、配線ＢＥ１がＨレベルとなり、トランジスタ４０ａがオンとなる。そして、期間Ｐ２２において、信号ＳＡＥがＬレベルとなり、トランジスタ７１および７２がオフとなる。これにより、トランジスタ７１を流れる電流を遮断し、ノードＮ１１の電位を確実にＬレベルにすることができる。このようにして、ノードＮ１１の電位（Ｌレベル）がメモリセル２ａ［０］に供給され、メモリセル２ａ［０］にデータ“Ｌ”が書き戻される。

その後、期間Ｐ２３において、配線Ｗａ［０］の電位がＬレベルとなり、メモリセル２ａ［０］のトランジスタＭ１がオフとなる。これにより、メモリセル２ａ［０］にデータ“Ｌ”が保持される。そして、期間Ｐ２４において、信号ＳＡＥおよび信号ＳＡＰがＬレベル、信号ＳＡＮがＨレベルになり、センスアンプ５０が停止状態となる。

次に、期間Ｐ２５において、信号ＰＲＥがＨレベルとなり、トランジスタ２３および２４がオンとなる。これにより、ノードＮ１１およびＮ１２に電位Ｖ_ＰＲＥが供給される。これにより、配線ＬＢａおよび配線ＬＢｂの電位も電位Ｖ_ＰＲＥとなる。その後、期間Ｐ２６において、信号ＢＥ１がＬレベルとなり、トランジスタ４０ａおよび４０ｂがオフとなるため、配線ＬＢａおよび配線ＬＢｂは電気的に浮遊状態となる。これにより、セル１０は期間Ｐ１２と同様の状態となる。

なお、ここではメモリセル２ａ［０］に格納されたデータが“Ｌ”である場合について説明したが、メモリセル２ａ［０］に格納されたデータが“Ｈ”である場合にも、同様の動作によってデータの読み出しを行うことができる。メモリセル２ａ［０］からデータ“Ｈ”を読み出す際の動作を示すタイミングチャートを、図１４に示す。

メモリセル２ａ［０］にはデータ“Ｈ”が格納されているため、期間Ｐ１６において、配線ＬＢａの電位は上昇する。そのため、期間Ｐ１７において、ノードＮ１１の電位はノードＮ１２よりも高くなる。この状態で、期間Ｐ１８においてセンスアンプ５０を動作状態とすると、ノードＮ１１とノードＮ１２の電位差が増幅され、ノードＮ１１はＨレベル、ノードＮ１２はＬレベルとなる。そして、期間Ｐ１９においてこれらの電位が配線ＧＢおよび配線ＧＢＢに読み出される。その後、期間Ｐ２１において、メモリセル２ａ［０］にデータ“Ｈ”が書き戻される。

以上の動作により、メモリセル２ａ［０］に格納されたデータを読み出すことができる。

［書き込み動作］
次に、メモリセルにデータを書き込む際の動作を、図１５を用いて説明する。ここでは具体例として、データ“Ｈ”が格納されたメモリセル２ａ［０］に、データ“Ｌ”を上書きする場合の動作について詳述する。

データの書き込みは、セル１０をデータの読み出し時と同様に動作させることにより行うことができる。具体的には、図１５において、配線ＬＢａ、ノードＮ１１、ノードＮ１２、配線ＧＢ、および配線ＧＢＢの電位以外の信号の制御は、図１３および図１４と同様である。そのため、以下では主に図１３および図１４と異なる動作について説明する。

まず、期間Ｐ３１において、配線ＧＢの電位がＬレベルとなる。この配線ＧＢの電位が、メモリセル２ａ［０］に書き込まれるデータ“Ｌ”に対応する。また、配線ＧＢＢにはＨレベルの電位が供給される。

その後、期間Ｐ３９において、信号ＣＳＷがＨレベルとなり、トランジスタ２１および２２がオンとなる。これにより、配線ＧＢの電位がノードＮ１１に与えられ、配線ＧＢＢの電位がノードＮ１２に与えられる。また、ノードＮ１１とノードＮ１２の電位差が、センスアンプ５０によって増幅される。その後、期間Ｐ４０において、信号ＣＳＷがＬレベルとなり、トランジスタ２１および２２がオフとなる。

次に、期間Ｐ４１において、配線ＢＥ１がＨレベルとなり、トランジスタ４０ａがオンとなる。これにより、ノードＮ１１の電位（Ｌレベル）がメモリセル２ａ［０］に供給され、メモリセル２ａ［０］にデータ“Ｌ”が書き込まれる。その後、期間Ｐ４３において、配線Ｗａ［０］の電位がＬレベルとなり、メモリセル２ａ［０］のトランジスタＭ１がオフとなる。これにより、メモリセル２ａ［０］にデータ“Ｌ”が保持される。

なお、ここではメモリセル２ａ［０］にデータ“Ｌ”が書き込まれる場合について説明したが、メモリセル２ａ［０］へのデータ“Ｈ”の書き込みも同様の動作によって行うことができる。メモリセル２ａ［０］にデータ“Ｈ”を書き込む際の動作を示すタイミングチャートを、図１６に示す。

まず、期間Ｐ３１において、配線ＧＢの電位がＨレベル、配線ＧＢＢの電位がＬレベルとなる。その後、期間Ｐ３９において、信号ＣＳＷがＨレベルとなり、配線ＧＢの電位がノードＮ１１に供給され、配線ＧＢＢの電位がノードＮ１２に供給される。また、ノードＮ１１とＮ１２の電位差が、センスアンプ５０によって増幅される。

そして、期間Ｐ４１において、配線ＢＥ１がＨレベルとなり、トランジスタ４０ａがオンとなる。これにより、ノードＮ１１の電位（Ｈレベル）がメモリセル２ａ［０］に供給され、メモリセル２ａ［０］にデータ“Ｈ”が書き込まれる。その後、期間Ｐ４３において、配線Ｗａ［０］の電位がＬレベルとなり、メモリセル２ａ［０］のトランジスタＭ１がオフとなる。これにより、メモリセル２ａ［０］にデータ“Ｈ”が保持される。

以上の動作により、メモリセル２ａ［０］へのデータの書き込みを行うことができる。

本実施の形態で説明したように、セル１０は単極性回路によって構成することができる。これにより、製造コストを低減または面積の削減を図ることができる。

以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、上記実施の形態で説明した記憶装置に供給される電源を制御する機能を有する電源制御部の構成例について、図１７を用いて説明する。

記憶装置１００のセル１０に用いられるトランジスタ（図２に示すトランジスタＭ１など）は、高温になるとオン電流が増加し、しきい値電圧がマイナス側にシフトする傾向がある。そのため、記憶装置１００を高温環境下で動作させる際は、行ドライバ１２３からワード線（図２に示す配線Ｗａ、Ｗｂ、Ｗｃ、Ｗｄ）を介してセル１０に供給される信号（以下、選択信号）の電位が低くても、データの読み書きが正常に行われる。また、上記のトランジスタは高温になると電圧ストレスによる劣化が生じやすくなる。そのため、トランジスタの劣化防止の観点からも、高温環境下では選択信号の電位が低いことが好ましい。

また、ＤＶＦＳ（Ｄｙｎａｍｉｃ Ｖｏｌｔａｇｅ ａｎｄ Ｆｒｅｑｕｅｎｃｙ Ｓｃａｌｉｎｇ）を用いて記憶装置１００の動作周波数を制御する場合、要求される選択信号の電位は動作周波数に応じて異なる。具体的には、動作周波数が低い場合は、選択信号の電位を下げても記憶装置１００の動作を維持することができる。また、選択信号の電位を下げることにより、消費電力を削減することができる。

従って、選択信号の電位は、記憶装置１００の温度、または動作周波数に応じて適切に制御することが好ましい。図１７に、記憶装置１００の温度、および動作周波数に応じて、記憶装置１００に供給される電源電位を制御する機能を有する電源制御部１５０の構成例を示す。

電源制御部１５０は、記憶装置１００に電源電位（Ｖ_ＤＤ、Ｖ_ＨＭ）およびクロック信号ＣＬＫを供給する機能を有する。電源制御部１５０は、ＤＶＦＳ制御回路１５１、レギュレータ制御回路１５２、レギュレータ１５３、および発振回路１５４を有する。また、電源制御部１５０は、検出回路１６０と接続されている。

検出回路１６０は、温度を検出する機能を有する。具体的には、検出回路１６０は、記憶装置１００の温度を検出し、当該温度に対応する信号をレギュレータ制御回路１５２に出力する機能を有する。そして、電源制御部１５０は、検出回路１６０によって検出された温度に応じて電位Ｖ_ＨＭを生成する。

検出回路１６０の構成は特に限定されない。例えば、ダイオードなどによって構成されるオンチップ温度センサや、センサＩＣなどを用いることができる。また、検出回路１６０は記憶装置１００の内部に設けることもできる。

ＤＶＦＳ制御回路１５１は、記憶装置１００の電源電位と動作周波数を制御する機能を有する。記憶装置１００に供給される電位Ｖ_ＤＤ、およびクロック信号ＣＬＫの周波数は、ＤＶＦＳ制御回路１５１によって制御することができる。具体的には、ＤＶＦＳ制御回路１５１は、記憶装置１００の電源電位を制御する信号を、レギュレータ制御回路１５２に出力する機能を有する。また、ＤＶＦＳ制御回路１５１は、記憶装置１００の動作周波数を制御する信号を、発振回路１５４に出力する機能を有する。

レギュレータ制御回路１５２は、レギュレータ１５３によって生成される電位Ｖ_ＨＭを制御する機能を有する。具体的には、レギュレータ制御回路１５２は、検出回路１６０から入力される信号、およびＤＶＦＳ制御回路１５１から入力される信号に基づいて、電位Ｖ_ＨＭを制御する機能を有する。

具体的には、レギュレータ制御回路１５２は、検出回路１６０によって検出された記憶装置１００の温度が基準値を超えた場合、または基準値を下回った場合に、レギュレータ１５３によって生成される電位Ｖ_ＨＭを変化させる機能を有する。例えば、レギュレータ制御回路１５２は、検出回路１６０によって検出された記憶装置１００の温度を、コンパレータなどを用いて低温、中温、高温の３段階に分類し、当該分類結果に応じた電位Ｖ_ＨＭ（記憶装置１００が高温であるほど低い電位）をレギュレータ１５３に生成させる機能を有する。

また、レギュレータ制御回路１５２は、ＤＶＦＳ制御回路１５１によって設定された動作周波数が基準値を超えた場合、または基準値を下回った場合に、レギュレータ１５３によって生成される電位Ｖ_ＨＭを変化させる機能を有する。具体的には、レギュレータ制御回路１５２は、記憶装置１００の動作周波数が低いほど、レギュレータ１５３に低い電位Ｖ_ＨＭを生成させる機能を有する。

記憶装置１００の温度の基準値の数および値、並びに、記憶装置１００の動作周波数の基準値の数および値は、自由に設定することができる。そして、レギュレータ制御回路１５２は、記憶装置１００の温度、および動作周波数に基づいて制御信号を生成し、レギュレータ１５３に出力する。

レギュレータ１５３は、行ドライバ１２３に供給される電位Ｖ_ＨＭを生成する機能を有する。具体的には、レギュレータ１５３は、レギュレータ制御回路１５２から入力された制御信号に従って、選択信号の生成に用いられる電位Ｖ_ＨＭを生成し、行ドライバ１２３に供給する機能を有する。

そして、行ドライバ１２３は、レギュレータ１５３から入力された電位Ｖ_ＨＭを用いて選択信号を生成する。このようにして、記憶装置１００の温度、および動作周波数に応じた選択信号が生成される。

発振回路１５４は、クロック信号ＣＬＫを生成する機能を有する。具体的には、発振回路１５４は、ＤＶＦＳ制御回路１５１から入力される信号に基づいて、記憶装置１００の動作周波数に応じたクロック信号ＣＬＫを生成する機能を有する。発振回路１５４によって生成されたクロック信号ＣＬＫは、記憶装置１００に出力される。

なお、ここでは記憶装置１００の温度、および動作周波数の両方に基づいて電位Ｖ_ＨＭが制御される場合について説明したが、電位Ｖ_ＨＭは、記憶装置１００の温度、または動作周波数の一方に基づいて制御されてもよい。

上記の構成により、選択信号の生成に用いられる電位Ｖ_ＨＭを、記憶装置１００の温度、または動作周波数に基づいて制御することができる。これにより、トランジスタの劣化の抑制、および消費電力の低減を図ることができる。

以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。

（実施の形態４）
以下では、実施の形態１に示すトランジスタＭ１に用いることが可能なＯＳトランジスタの構成例について、図１８乃至図２０を用いて説明する。

図１８（Ａ）は、トランジスタ２００の上面図である。また、図１８（Ｂ）、図１９（Ａ）、（Ｂ）、および図２０はトランジスタ２００の断面図である。ここで、図１８（Ｂ）は、図１８（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１９（Ａ）は、図１８（Ａ）にＡ３－Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図１９（Ｂ）は、図１８（Ａ）にＡ５－Ａ６の一点鎖線で示す部位の断面図であり、トランジスタ２００のソース領域またはドレイン領域の断面図でもある。なお、図１８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

トランジスタ２００はＯＳトランジスタであり、実施の形態１に示すトランジスタＭ１に用いることができる。

絶縁体２１０、絶縁体２１２、絶縁体２７３、絶縁体２７４、絶縁体２８０は、トランジスタ２００を保護する層間膜として機能する。

また、トランジスタ２００は、配線として機能する導電体２０３およびプラグとして機能する導電体２４０（導電体２４０ａおよび導電体２４０ｂ）に電気的に接続されている。

導電体２０３は、絶縁体２１２の開口の内壁に接して導電体２０３の第１の導電体が形成され、さらに内側に導電体２０３の第２の導電体が形成されている。ここで、導電体２０３の上面の高さと、絶縁体２１２の上面の高さは同程度にできる。なお、本実施の形態では、導電体２０３の第１の導電体および導電体２０３の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０３を単層、または３層以上の積層構造としてもよい。また、構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。

絶縁体２７３は、トランジスタ２００上に配置される。絶縁体２７４は絶縁体２７３上に配置される。絶縁体２８０は絶縁体２７４上に配置される。

また、導電体２４０は、絶縁体２７３、絶縁体２７４、および絶縁体２８０の開口の内壁に接して形成されている。ここで、導電体２４０の上面の高さと、絶縁体２８０の上面の高さは同程度にできる。なお、本実施の形態では、導電体２４０が２層の積層構造である構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０は、単層、または３層以上の積層構造でもよい。

図１８（Ｂ）に示すように、トランジスタ２００は、基板（図示せず。）の上に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６と導電体２０５の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物半導体２３０（酸化物半導体２３０ａ、酸化物半導体２３０ｂ、および酸化物半導体２３０ｃ）と、酸化物半導体２３０の上に配置された絶縁体２５０と、絶縁体２５０上に配置された金属酸化物２５２と、金属酸化物２５２の上に配置された導電体２６０（導電体２６０ａおよび導電体２６０ｂ）と、導電体２６０の上に配置された絶縁体２７０と、絶縁体２７０上に配置された絶縁体２７１と、少なくとも酸化物半導体２３０ｃ、絶縁体２５０、金属酸化物２５２、および導電体２６０の側面と接して配置された絶縁体２７５と、酸化物半導体２３０上に形成された層２４２と、を有する。また、層２４２の一方に接して導電体２４０ａが配置される。

トランジスタ２００において、層２４２の一方がソースおよびドレインの一方として機能し、層２４２の他方がソースおよびドレインの他方として機能し、導電体２６０がフロントゲートとして機能し、導電体２０５がバックゲートとして機能する。

なお、トランジスタ２００では、酸化物半導体２３０ａ、酸化物半導体２３０ｂ、および酸化物半導体２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物半導体２３０ｂの単層、酸化物半導体２３０ｂと酸化物半導体２３０ａの２層構造、酸化物半導体２３０ｂと酸化物半導体２３０ｃの２層構造、または４層以上の積層構造にしてもよい。また、トランジスタ２００では、導電体２６０ａおよび導電体２６０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。

次に、トランジスタ２００に用いる酸化物半導体２３０に係る詳細の説明を行う。トランジスタ２００は、チャネル形成領域を含む酸化物半導体２３０（酸化物半導体２３０ａ、酸化物半導体２３０ｂ、および酸化物半導体２３０ｃ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体とも呼ぶ。）を用いることが好ましい。

チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流が小さいため、低消費電力の記憶装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の記憶装置を構成するトランジスタ２００に用いることができる。

例えば、酸化物半導体２３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）などの金属酸化物を用いるとよい。また、酸化物半導体２３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物を用いてもよい。

ここで、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステンなどの金属元素が添加されることで、金属化合物を形成し、低抵抗化する。なお、アルミニウム、チタン、タンタル、タングステンなどを用いることが好ましい。

酸化物半導体に金属元素を添加するには、例えば、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該膜と酸化物半導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素が当該膜などに吸収され、酸素欠損を形成し、当該界面近傍が低抵抗化する場合がある。

また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けた後、窒素を含む雰囲気下で熱処理を行うとよい。窒素を含む雰囲気下での熱処理により、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜から、当該膜の成分である金属元素が酸化物半導体へ、または酸化物半導体の成分である金属元素が当該膜へと拡散する。これにより、酸化物半導体と、当該膜とが金属化合物を形成し、酸化物半導体を低抵抗化することができる。酸化物半導体に添加された金属元素は、酸化物半導体と当該金属元素とにより金属化合物を形成することで、比較的安定な状態となるため、信頼性の高い記憶装置を提供することができる。

また、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜と、酸化物半導体との界面に、化合物層（以下、異層とも呼ぶ。）が形成されていてもよい。なお、化合物層（異層）とは、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜の成分と、酸化物半導体の成分とを含む金属化合物を有する層とする。例えば、化合物層として、酸化物半導体の金属元素と、添加された金属元素と、が合金化した層が形成されていてもよい。当該合金化した層は、比較的安定な状態であり、信頼性の高い記憶装置を提供することができる。

また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸化物半導体に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によって、酸化物半導体の低抵抗化した領域、または金属化合物が形成された領域は、より低抵抗化し、低抵抗化していない酸化物半導体は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する傾向がある。

また、酸化物半導体は、水素または窒素などの不純物元素が存在すると、キャリア密度が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ると、キャリア密度は増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、窒素または水素を有する酸化物半導体は、低抵抗化される。

従って、酸化物半導体に、金属元素、並びに水素、窒素などの不純物元素を選択的に添加することで、酸化物半導体に高抵抗領域および低抵抗領域を設けることができる。つまり、酸化物半導体２３０を選択的に低抵抗化することで、島状に加工した酸化物半導体２３０に、キャリア密度が低い半導体として機能する領域と、ソース領域またはドレイン領域として機能する低抵抗化した領域を設けることができる。

ここで、図１８（Ｂ）において破線で囲む、選択的に低抵抗化した酸化物半導体２３０ｂを含む領域の拡大図を図２０に示す。

図２０に示すように、酸化物半導体２３０は、トランジスタのチャネル形成領域として機能する領域２３４と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａおよび領域２３１ｂ）と、領域２３４と領域２３１との間に設けられる、領域２３２（領域２３２ａおよび領域２３２ｂ）と、を有する。

ソース領域またはドレイン領域として機能する領域２３１は、酸素濃度が低く、低抵抗化した領域である。また、チャネル形成領域として機能する領域２３４は、ソース領域またはドレイン領域として機能する領域２３１よりも、酸素濃度が高く、キャリア密度が低い高抵抗領域である。また、領域２３２は、ソース領域またはドレイン領域として機能する領域２３１よりも、酸素濃度が高くキャリア密度が低い、かつ、チャネル形成領域として機能する領域２３４よりも、酸素濃度が低くキャリア密度が高い領域である。

なお、領域２３１は、金属元素、並びに水素、窒素などの不純物元素、の少なくとも一の濃度が、領域２３２および領域２３４よりも高いことが好ましい。

例えば、領域２３１は、酸化物半導体２３０の他に、アルミニウム、チタン、タンタル、タングステン、クロムなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を有することが好ましい。

領域２３１を形成するために、例えば、酸化物半導体２３０の領域２３１に接して、金属元素を有する膜を設ければよい。当該金属元素を有する膜は、領域２３１の形成後にエッチングにより除去することが好ましい。なお、当該金属元素を有する膜として、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜を用いることができる。その際、当該金属元素を有する膜と、酸化物半導体２３０との界面に、層２４２が形成されていてもよい。例えば層２４２は、酸化物半導体２３０の上面および側面に形成される場合がある。なお、層２４２は、当該金属元素が有する膜の成分と、酸化物半導体２３０の成分とを含む金属化合物を有する層とする。よって、層２４２は、化合物層と呼ぶこともできる。例えば、層２４２として、酸化物半導体２３０中の金属元素と、添加された金属元素とが合金化した層が形成されていてもよい。

酸化物半導体２３０に金属元素が添加されることで、酸化物半導体２３０中に金属化合物が形成され、領域２３１を低抵抗化することができる。

領域２３１は、層２４２の低抵抗化領域も含む場合がある。よって、層２４２の少なくとも一部がトランジスタ２００のソース領域またはドレイン領域として機能する場合がある。

領域２３２は、絶縁体２７５と重畳する領域を有する。領域２３２は、アルミニウム、チタン、タンタル、タングステン、クロムなどの金属元素、並びに水素、窒素などの不純物元素、の少なくとも一の濃度が領域２３４よりも高いことが好ましい。例えば、酸化物半導体２３０の領域２３１に接して、上記金属元素を有する膜を設けることで、上記金属元素を有する膜中の成分と、酸化物半導体の成分とが、金属化合物を形成する場合がある。当該金属化合物は、酸化物半導体２３０に含まれる水素を引き寄せる場合がある。従って、領域２３１の近傍である領域２３２の水素の濃度が高くなる場合がある。

なお、領域２３２ａおよび領域２３２ｂのいずれか一方または双方は、導電体２６０と重畳する領域を有する構成としてもよい。

また、図２０では、領域２３４、領域２３１、および領域２３２が、酸化物半導体２３０ｂに形成されているが、これに限られない。例えば、これらの領域は層２４２、層２４２と酸化物半導体２３０との間に形成された化合物層、酸化物半導体２３０ａ、および酸化物半導体２３０ｃにも、形成されていてもよい。また、図２０では、各領域の境界を、酸化物半導体２３０の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域２３２が酸化物半導体２３０ｂの上面近傍では導電体２６０側に張り出し、酸化物半導体２３０ａの下面近傍では、導電体２４０ａ側または導電体２４０ｂ側に後退する形状になる場合がある。

また、酸化物半導体２３０において、各領域の境界は明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに水素、窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションとも呼ぶ。）していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに水素、窒素などの不純物元素の濃度が減少していればよい。

酸化物半導体２３０を、選択的に低抵抗化するには、例えば、アルミニウム、チタン、タンタル、タングステン、クロムなどの導電性を高める金属元素、および不純物の少なくとも一を、所望の領域に添加すればよい。なお、不純物としては、酸素欠損を形成する元素、または酸素欠損に捕獲される元素などを用いればよい。例えば、当該元素として、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガスなどが挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノンなどがある。

領域２３１は、上述の導電性を高める金属元素、酸素欠損を形成する元素、または酸素欠損に捕獲される元素の含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。

領域２３１を低抵抗化するために、例えば、酸化物半導体２３０の領域２３１に接して、上記金属元素を有する膜を成膜するとよい。当該金属元素を有する膜としては、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜などを用いることができる。当該金属元素を有する膜は、少なくとも、絶縁体２５０、金属酸化物２５２、導電体２６０、絶縁体２７０、絶縁体２７１、および絶縁体２７５を介して、酸化物半導体２３０上に設けることが好ましい。なお、上記金属元素を有する膜は、１０ｎｍ以上２００ｎｍ以下の膜厚にするとよい。上記金属元素を有する膜は、例えば、アルミニウム、チタン、タンタル、タングステン、クロムなどの金属元素を含む膜とする。なお、上記金属元素を有する膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。

酸化物半導体２３０と上記金属元素を有する膜とが接することにより、当該金属元素を有する膜の成分と、酸化物半導体２３０の成分と、が金属化合物を形成し、領域２３１となり、低抵抗化する。また、酸化物半導体２３０と当該金属元素を有する膜との界面、または当該界面近傍に位置する酸化物半導体２３０中の酸素の一部が層２４２に吸収され、酸化物半導体２３０に酸素欠損を形成して低抵抗化し、領域２３１を形成する場合がある。

また、酸化物半導体２３０と、上記金属元素を有する膜と、が接した状態で、窒素を含む雰囲気下において熱処理を行うとよい。当該熱処理により、当該金属元素を有する膜から、当該膜の成分である金属元素が酸化物半導体２３０へ、または酸化物半導体２３０の成分である金属元素が当該膜へと拡散する。これにより、酸化物半導体２３０と、当該膜とが金属化合物を形成し、酸化物半導体２３０を低抵抗化する。このようにして、酸化物半導体２３０と当該金属元素を有する膜との間に層２４２が形成される。なお、その際、酸化物半導体２３０の金属元素と、当該金属元素を有する膜の金属元素とが、合金化してもよい。従って、層２４２は合金を含む場合がある。当該合金は、比較的安定な状態であり、信頼性の高い記憶装置を提供することができる。

上記熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、熱処理は、窒素または不活性ガス雰囲気で行う。また、熱処理は減圧状態で行ってもよい。また、窒素または不活性ガス雰囲気で加熱処理した後に、酸化性ガスを含む雰囲気で加熱処理を行ってもよい。

また、酸化物半導体２３０中の水素は、領域２３１に拡散し、当該水素が領域２３１に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、領域２３４に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出して領域２３１に拡散し、領域２３１に存在する酸素欠損の中に入り、比較的安定な状態となる。従って、熱処理によって、領域２３１は、より低抵抗化する。また、領域２３４は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する。

一方、酸化物半導体２３０の、導電体２６０または絶縁体２７５と重畳する領域（領域２３４および領域２３２）は、導電体２６０および絶縁体２７５を介しているため、金属元素の添加が抑制される。また、酸化物半導体２３０の領域２３４、および領域２３２において、酸化物半導体２３０中の酸素原子が、上記金属元素を有する膜へ吸収されることが抑制される。

また、上記金属元素を有する膜に、酸化物半導体２３０の領域２３１、および領域２３１に近接する領域２３２の酸素が吸収されることで、領域２３１および領域２３２に酸素欠損が生じる場合がある。酸化物半導体２３０中の水素が、当該酸素欠損に入ることで、領域２３１および領域２３２のキャリア密度は増加する。従って、酸化物半導体２３０の領域２３１および領域２３２は、低抵抗化される。

ここで、上記金属元素を有する膜が、水素を吸収する特性を有する場合、酸化物半導体２３０中の水素は、当該膜へと吸収される。従って、酸化物半導体２３０中の不純物である水素を低減することができる。上記金属元素を有する膜は、後にエッチングにより除去されるので、酸化物半導体２３０から吸収した水素の大部分は除去される。

酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。従って、チャネル形成領域として機能する領域２３４中の酸素欠損はできる限り低減されていることが好ましい。

そこで、図２０に示すように、絶縁体２５０、酸化物半導体２３０ｂの領域２３２、および酸化物半導体２３０ｃに接し、さらに化学量論的組成を満たす酸素よりも多くの酸素（以下、過剰酸素とも呼ぶ。）を含む絶縁体２７５を設けることが好ましい。つまり、絶縁体２７５が有する過剰酸素が、酸化物半導体２３０の領域２３４へと拡散することで、酸化物半導体２３０の領域２３４における酸素欠損を低減することができる。

また、絶縁体２７５に過剰酸素領域を設けるには、絶縁体２７５に接する絶縁体２７３として、酸化物を、スパッタリング法により成膜するとよい。酸化物の成膜にスパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。スパッタリング法を用いる場合は、例えば、対向ターゲット型のスパッタリング装置を用いて成膜することが好ましい。対向ターゲット型のスパッタリング装置は、対向するターゲット間の高電界領域に被成膜面が晒されることなく成膜できるので、被成膜面がプラズマによる損傷を受けにくく成膜することができる。よって、絶縁体２７３となる絶縁体の成膜時に酸化物半導体２３０への成膜ダメージを小さくすることができるので好ましい。対向ターゲット型のスパッタリング装置を用いた成膜法を、ＶＤＳＰ（Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ＳＰ）（登録商標）と呼ぶことができる。

スパッタリング法による成膜時には、ターゲットと基板との間には、イオンとスパッタされた粒子とが存在する。例えば、ターゲットは、電源が接続されており、電位Ｅ０が与えられる。また、基板は、接地電位などの電位Ｅ１が与えられる。ただし、基板が電気的に浮いていてもよい。また、ターゲットと基板の間には電位Ｅ２となる領域が存在する。各電位の大小関係は、Ｅ２＞Ｅ１＞Ｅ０である。

プラズマ内のイオンが、電位差Ｅ２－Ｅ０によって加速され、ターゲットに衝突することにより、ターゲットからスパッタされた粒子がはじき出される。このスパッタされた粒子が成膜表面に付着し、堆積することにより成膜が行われる。また、一部のイオンはターゲットによって反跳し、反跳イオンとして形成された膜を通過し、被成膜面と接する絶縁体２７５に取り込まれる場合がある。また、プラズマ内のイオンは、電位差Ｅ２－Ｅ１によって加速され、成膜表面を衝撃する。この際、一部のイオンは、絶縁体２７５内部まで到達する。イオンが絶縁体２７５に取り込まれることにより、イオンが取り込まれた領域が絶縁体２７５に形成される。つまり、イオンが酸素を含むイオンであった場合において、絶縁体２７５に過剰酸素領域が形成される。

絶縁体２７５に過剰な酸素を導入することで、絶縁体２７５中に過剰酸素領域を形成することができる。絶縁体２７５の過剰な酸素は、酸化物半導体２３０の領域２３４に供給され、酸化物半導体２３０の酸素欠損を補償することができる。

なお、絶縁体２７５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを用いることが好ましい。酸化窒化シリコンなどの材料は、過剰酸素領域を形成されやすい傾向がある。一方、上述の酸化窒化シリコンなどの材料と比較して、酸化物半導体２３０は、スパッタリング法を用いた酸化膜を酸化物半導体２３０上に形成したとしても、過剰酸素領域が形成しにくい傾向がある。従って、過剰酸素領域を有する絶縁体２７５を、酸化物半導体２３０の領域２３４の周辺に設けることで、酸化物半導体２３０の領域２３４へ、絶縁体２７５の過剰酸素を効果的に供給することができる。

また、絶縁体２７３は、酸化アルミニウムを用いることが好ましい。酸化アルミニウムは、酸化物半導体２３０と近接した状態で熱処理を行うことで、酸化物半導体２３０中の水素を引き抜く場合がある。なお、酸化物半導体２３０と、酸化アルミニウムとの間に層２４２が設けられている場合、層２４２中の水素を酸化アルミニウムが吸収し、水素が低減された層２４２は、酸化物半導体２３０中の水素を吸収する場合がある。従って、酸化物半導体２３０中の水素濃度を低減することができる。また、絶縁体２７３と、酸化物半導体２３０とを近接した状態で熱処理を行うことで、絶縁体２７３から酸化物半導体２３０、絶縁体２２４、または絶縁体２２２に酸素を供給できる場合がある。

上記構成、または上記工程を組み合わせることで、酸化物半導体２３０の選択的な低抵抗化を行うことができる。

つまり、酸化物半導体２３０に低抵抗領域を形成する際に、ゲート電極として機能する導電体２６０、および絶縁体２７５をマスクとすることで、自己整合的に酸化物半導体２３０は低抵抗化する。そのため、複数のトランジスタ２００を同時に形成する場合、トランジスタ間の電気特性バラつきを小さくすることができる。また、導電体２６０の幅を最小加工寸法とすることにより、トランジスタ２００の微細化が可能となる。

以上より、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。

以下では、トランジスタ２００の各構成要素の詳細について説明を行う。

導電体２０３は、図１９（Ａ）に示すように、チャネル幅方向に延伸されており、導電体２０５に電位を印加する配線として機能する。なお、導電体２０３は、絶縁体２１２に埋め込まれた状態で設けられることが好ましい。導電体２０３の延伸方向はこれに限られず、例えば、トランジスタ２００のチャネル長方向に延伸されてもよい。

導電体２０５は、酸化物半導体２３０および導電体２６０と重なるように配置する。また、導電体２０５は、導電体２０３の上に接して設けるとよい。また、導電体２０５は、絶縁体２１４および絶縁体２１６に埋め込まれた状態で設けられることが好ましい。

ここで、導電体２６０は、第１のゲート（フロントゲートとも呼ぶ。）電極として機能し、導電体２０５は、第２のゲート（バックゲートとも呼ぶ。）電極として機能する。

前述のように、導電体２０５は、酸化物半導体２３０および導電体２６０と重なるように配置する。また、導電体２０５は、酸化物半導体２３０における領域２３４よりも、大きく設けるとよい。特に、図１９（Ａ）に示すように、導電体２０５は、酸化物半導体２３０の領域２３４のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物半導体２３０のチャネル幅方向における側面において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。

上記構成を有することで、導電体２６０および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながり、酸化物半導体２３０に形成されるチャネル形成領域を覆うことができる。

つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。

また、導電体２０５は、絶縁体２１４および絶縁体２１６の開口の内壁に接して第１の導電体が形成され、さらに内側に第２の導電体が形成されている。ここで、第１の導電体および第２の導電体の上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２０５の第１の導電体、および導電体２０５の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、または３層以上の積層構造としてもよい。

ここで、導電体２０５の第１の導電体、または導電体２０３の第１の導電体は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の拡散を抑制する機能を有する、つまり上記不純物が透過しにくい導電性材料を用いることが好ましい。または、例えば酸素原子、酸素分子などの酸素のうち、少なくとも一の拡散を抑制する機能を有する、つまり上記酸素が透過しにくい導電性材料を用いることが好ましい。なお、本明細書において、不純物または酸素の拡散を抑制する機能とは、上記不純物または上記酸素のいずれか一またはすべての拡散を抑制する機能とする。

導電体２０５の第１の導電体、または導電体２０３の第１の導電体が酸素の拡散を抑制する機能を有することにより、導電体２０５の第２の導電体、または導電体２０３の第２の導電体が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。従って、導電体２０５の第１の導電体、または導電体２０３の第１の導電体としては、上記導電性材料を単層または積層とすればよい。これにより、水素、水などの不純物が、導電体２０３および導電体２０５を通じて、トランジスタ２００側に拡散するのを抑制することができる。

また、導電体２０５の第２の導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５の第２の導電体を単層で図示したが、積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層としてもよい。

また、導電体２０３の第２の導電体は、配線として機能するため、導電体２０５の第２の導電体より導電性が高い導電体を用いることが好ましい。例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２０３の第２の導電体は積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

特に、導電体２０３に銅を用いることが好ましい。銅は抵抗が小さいため、配線などに用いることが好ましい。一方、銅は拡散しやすいため、酸化物半導体２３０に拡散することで、トランジスタ２００の電気特性を低下させる場合がある。そこで、例えば、絶縁体２１４には、銅の透過性が低い酸化アルミニウムまたは酸化ハフニウムなどの材料を用いることで、銅の拡散を抑えることができる。

なお、導電体２０５、絶縁体２１４、および絶縁体２１６は必ずしも設けなくともよい。その場合、導電体２０３の一部が第２のゲート電極として機能することができる。

絶縁体２１０および絶縁体２１４は、水または水素などの不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。従って、絶縁体２１０および絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の拡散を抑制する機能を有する、つまり上記不純物が透過しにくい絶縁性材料を用いることが好ましい。または、例えば、酸素原子、酸素分子などの酸素のうち、少なくとも一の拡散を抑制する機能を有する、つまり上記酸素が透過しにくい絶縁性材料を用いることが好ましい。また、絶縁体２８０の上に、絶縁体２１０または絶縁体２１４と同様のバリア絶縁膜として機能する絶縁体を設けてもよい。これにより、絶縁体２８０の上から、水または水素などの不純物が、トランジスタ２００に混入するのを抑制することができる。

例えば、絶縁体２１０として酸化アルミニウムなどを用い、絶縁体２１４として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１０および絶縁体２１４よりも基板側からトランジスタ２００側に拡散することを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１０および絶縁体２１４よりも基板側に拡散することを抑制することができる。

また、導電体２０３の上に導電体２０５を積層して設ける構成にすることにより、導電体２０３と導電体２０５の間に絶縁体２１４を設けることができる。ここで、導電体２０３の第２の導電体に銅など拡散しやすい金属を用いても、絶縁体２１４として窒化シリコンなどを設けることにより、当該金属が絶縁体２１４より上の層に拡散するのを抑制することができる。

また、層間膜として機能する絶縁体２１２、絶縁体２１６、および絶縁体２８０は、絶縁体２１０または絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。

例えば、絶縁体２１２、絶縁体２１６、および絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、または（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン、または窒化シリコンを積層して用いてもよい。

絶縁体２２０、絶縁体２２２、および絶縁体２２４は、ゲート絶縁体としての機能を有する。

ここで、酸化物半導体２３０と接する絶縁体２２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体２２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物半導体２３０に接して設けることにより、酸化物半導体２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。

過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは２．０×１０^１９ａｔｏｍｓ／ｃｍ^３または３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。

また、絶縁体２２４が、過剰酸素領域を有する場合、絶縁体２２２は、例えば、酸素原子、酸素分子などの酸素のうち、少なくとも一の拡散を抑制する機能を有する、つまり上記酸素が透過しにくいことが好ましい。

絶縁体２２２が、酸素の拡散を抑制する機能を有することで、絶縁体２２４が有する過剰酸素領域の酸素は、絶縁体２２０側へ拡散することなく、効率良く酸化物半導体２３０へ供給することができる。また、導電体２０５が、絶縁体２２４が有する過剰酸素領域の酸素と反応することを抑制することができる。

絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、または（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。

特に、不純物および酸素などの拡散を抑制する機能を有する、つまり上記酸素が透過しにくい絶縁性材料である、アルミニウムの酸化物またはハフニウムの酸化物の一方または双方を含む絶縁体を用いるとよい。アルミニウムの酸化物またはハフニウムの酸化物の一方または双方を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、並びにアルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物半導体２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物半導体２３０への水素などの不純物の混入を抑制する層として機能する。

または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。または、上記の絶縁体に酸化シリコン、酸化窒化シリコン、または窒化シリコンを積層して用いてもよい。

また、絶縁体２２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、ｈｉｇｈ－ｋ材料の絶縁体と絶縁体２２０とを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。

なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。

酸化物半導体２３０は、酸化物半導体２３０ａと、酸化物半導体２３０ａ上の酸化物半導体２３０ｂと、酸化物半導体２３０ｂ上の酸化物半導体２３０ｃと、を有する。酸化物半導体２３０ｂ下に酸化物半導体２３０ａを有することで、酸化物半導体２３０ａよりも下方に形成された構造物から、酸化物半導体２３０ｂへの不純物の拡散を抑制することができる。また、酸化物半導体２３０ｂ上に酸化物半導体２３０ｃを有することで、酸化物半導体２３０ｃよりも上方に形成された構造物から、酸化物半導体２３０ｂへの不純物の拡散を抑制することができる。

なお、酸化物半導体２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物半導体２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物半導体２３０ｂに用いる金属酸化物における構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物半導体２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物半導体２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物半導体２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物半導体２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物半導体２３０ｃには、酸化物半導体２３０ａまたは酸化物半導体２３０ｂに用いることができる金属酸化物を用いることができる。

また、酸化物半導体２３０ａおよび酸化物半導体２３０ｃの伝導帯下端のエネルギーが、酸化物半導体２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物半導体２３０ａおよび酸化物半導体２３０ｃの電子親和力が、酸化物半導体２３０ｂの電子親和力より小さいことが好ましい。

ここで、酸化物半導体２３０ａ、酸化物半導体２３０ｂ、および酸化物半導体２３０ｃの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物半導体２３０ａ、酸化物半導体２３０ｂ、および酸化物半導体２３０ｃの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物半導体２３０ａと酸化物半導体２３０ｂとの界面、および酸化物半導体２３０ｂと酸化物半導体２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。

具体的には、酸化物半導体２３０ａと酸化物半導体２３０ｂ、酸化物半導体２３０ｂと酸化物半導体２３０ｃが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体２３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物半導体２３０ａおよび酸化物半導体２３０ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。

このとき、キャリアの主たる経路は酸化物半導体２３０ｂとなる。酸化物半導体２３０ａおよび酸化物半導体２３０ｃを上述の構成とすることで、酸化物半導体２３０ａと酸化物半導体２３０ｂとの界面、および酸化物半導体２３０ｂと酸化物半導体２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流を得られる。

また、酸化物半導体２３０は、領域２３１、領域２３２、および領域２３４を有する。なお、領域２３１の少なくとも一部は、絶縁体２７３と近接する領域を有する。また、領域２３２は、少なくとも、絶縁体２７５と重畳する領域を有する。

なお、トランジスタ２００をオンさせると、領域２３１ａまたは領域２３１ｂは、ソース領域またはドレイン領域として機能する。一方、領域２３４の少なくとも一部は、チャネル形成領域として機能する。領域２３１と領域２３４の間に領域２３２を有することで、トランジスタ２００において、オン電流を大きくし、かつ、オフ電流を小さくすることができる。

トランジスタ２００において、領域２３２を設けることで、ソース領域およびドレイン領域として機能する領域２３１と、チャネル形成領域として機能する領域２３４との間に高抵抗領域が形成されないため、トランジスタのオン電流および移動度を大きくすることができる。また、領域２３２を有することで、チャネル長方向において、ソース領域およびドレイン領域と、第１のゲート電極として機能する導電体２６０とが重ならないため、両者の間で不要な容量が形成されることを抑制できる。また、領域２３２を有することで、オフ電流を小さくすることができる。

例えば、領域２３４となる酸化物半導体としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。

絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物半導体２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、酸素分子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは２．０×１０^１９ａｔｏｍｓ／ｃｍ^３または３．０×１０^２０ａｔｏｍｓ／ｃｍ^３である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。

具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコンおよび酸化窒化シリコンは熱に対し安定であるため好ましい。

加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物半導体２３０ｃの上面に接して設けることにより、絶縁体２５０から、酸化物半導体２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。

また、絶縁体２５０が有する過剰酸素を、効率的に酸化物半導体２３０へ供給するために、金属酸化物２５２を設けてもよい。従って、金属酸化物２５２は、絶縁体２５０からの酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物２５２を設けることで、絶縁体２５０から導電体２６０への過剰酸素の拡散が抑制される。つまり、酸化物半導体２３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体２６０の酸化を抑制することができる。

なお、金属酸化物２５２は、第１のゲート電極の一部としての機能を有してもよい。例えば、酸化物半導体２３０として用いることができる酸化物半導体を、金属酸化物２５２として用いることができる。その場合、導電体２６０をスパッタリング法で成膜することで、金属酸化物２５２の電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。

また、金属酸化物２５２は、ゲート絶縁体の一部としての機能を有する場合がある。従って、絶縁体２５０に酸化シリコンまたは酸化窒化シリコンなどを用いる場合、金属酸化物２５２は、比誘電率が高いｈｉｇｈ－ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。従って、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。

トランジスタ２００において、金属酸化物２５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁体の一部として機能する金属酸化物とを積層して設けてもよい。

金属酸化物２５２を有することで、ゲート電極として機能する場合は、導電体２６０からの電界の影響を弱めることなく、トランジスタ２００のオン電流の向上を図ることができる。または、ゲート絶縁体として機能する場合は、絶縁体２５０と、金属酸化物２５２との物理的な厚みにより、導電体２６０と、酸化物半導体２３０との間の距離を保つことで、導電体２６０と酸化物半導体２３０との間のリーク電流を抑制することができる。従って、絶縁体２５０、および金属酸化物２５２との積層構造を設けることで、導電体２６０と酸化物半導体２３０との間の物理的な距離、および導電体２６０から酸化物半導体２３０へかかる電界強度を、容易に適宜調整することができる。

具体的には、金属酸化物２５２として、酸化物半導体２３０に用いることができる酸化物半導体を低抵抗化させた金属酸化物を用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。

特に、アルミニウムの酸化物またはハフニウムの酸化物の一方または双方を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、並びにアルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウムよりも、耐熱性が高い。そのため、後の工程での熱履歴において、結晶化しにくいため好ましい。なお、金属酸化物２５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。

第１のゲート電極として機能する導電体２６０は、導電体２６０ａ、および導電体２６０ａ上の導電体２６０ｂを有する。導電体２６０ａは、導電体２０５の第１の導電体と同様に、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、例えば、酸素原子、酸素分子などの酸素のうち、少なくとも一の拡散を抑制する機能を有する導電性材料を用いることが好ましい。

導電体２６０ａが酸素の拡散を抑制する機能を有することにより、絶縁体２５０および金属酸化物２５２が有する過剰酸素によって、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。

また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

また、図１９（Ａ）に示すように、導電体２０５が、酸化物半導体２３０のチャネル幅方向と交わる端部よりも外側の領域において延伸している場合、導電体２６０は、当該領域において、絶縁体２５０を介して導電体２０５と重畳していることが好ましい。つまり、酸化物半導体２３０の側面の外側において、導電体２０５と、絶縁体２５０と、導電体２６０とは、積層構造を形成することが好ましい。

上記構成を有することで、導電体２６０および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながり、酸化物半導体２３０に形成されるチャネル形成領域を覆うことができる。

つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、チャネル形成領域として機能する領域２３４を電気的に取り囲むことができる。

また、導電体２６０ｂの上に、バリア膜として機能する絶縁体２７０を配置してもよい。絶縁体２７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２７０よりも上方からの酸素で導電体２６０が酸化するのを抑制することができる。また、絶縁体２７０よりも上方からの水または水素などの不純物が、導電体２６０および絶縁体２５０を介して、酸化物半導体２３０に混入することを抑制することができる。

また、絶縁体２７０上に、ハードマスクとして機能する絶縁体２７１を配置することが好ましい。絶縁体２７１を設けることで、導電体２６０の加工の際、導電体２６０の側面が概略垂直、具体的には、導電体２６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。導電体２６０をこのような形状に加工することで、次に形成する絶縁体２７５を所望の形状に形成することができる。

なお、絶縁体２７１に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア膜としての機能を兼ねさせてもよい。その場合、絶縁体２７０は設けなくともよい。

バッファ層として機能する絶縁体２７５は、酸化物半導体２３０ｃの側面、絶縁体２５０の側面、金属酸化物２５２の側面、導電体２６０の側面、および絶縁体２７０の側面に接して設ける。

例えば、絶縁体２７５として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。

また、絶縁体２７５は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２７５として、酸化物半導体２３０ｃおよび絶縁体２５０と接して設けることで、絶縁体２５０から、酸化物半導体２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁体２７５中の、水または水素などの不純物濃度が低減されていることが好ましい。

絶縁体２７３は、少なくとも層２４２上および絶縁体２７５上に設けられる。絶縁体２７３をスパッタリング法で成膜することで、絶縁体２７５へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物半導体２３０に酸素を供給することができる。また、絶縁体２７３を、酸化物半導体２３０の層２４２上に設けることで、酸化物半導体２３０中の水素を、絶縁体２７３へと引き抜くことができる。

例えば、絶縁体２７３として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。

特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素および窒素の拡散を抑制することができる。

また、絶縁体２７３の上に、絶縁体２７４を設ける。絶縁体２７４は、バリア性を有し、水素濃度が低減された膜を用いることが好ましい。例えば、絶縁体２７４としては、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコンなどを用いるとよい。バリア性を有する絶縁体２７３と、バリア性を有する絶縁体２７４を設けることで、層間膜など、他の構造体から不純物がトランジスタ２００へ拡散することを抑制することができる。

また、絶縁体２７４の上に、層間膜として機能する絶縁体２８０を設けることが好ましい。絶縁体２８０は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。なお、絶縁体２８０の上に絶縁体２１０と同様の絶縁体を設けてもよい。当該絶縁体をスパッタリング法で成膜することで、絶縁体２８０の不純物を低減することができる。

絶縁体２８０、絶縁体２７４、および絶縁体２７３の開口の内壁に接して導電体２４０ａが形成されている。ここで、図１９（Ｂ）に示すように、導電体２４０ａは、酸化物半導体２３０ｂの側面と重畳する領域を有することが好ましい。特に、導電体２４０ａは、酸化物半導体２３０ｂのチャネル幅方向と交わる側面において、Ａ５側の側面、およびＡ６側の側面の双方または一方と重畳する領域を有することが好ましい。また、導電体２４０ａが、酸化物半導体２３０ｂのチャネル長方向と交わる側面において、Ａ１側（Ａ２側）の側面と重畳する構成にしてもよい。このように、導電体２４０ａが、酸化物半導体２３０ｂの側面と重畳する領域を有する構成とすることで、導電体２４０ａとトランジスタ２００のコンタクト部の投影面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体２４０ａとトランジスタ２００の接触抵抗を低減することができる。これにより、トランジスタのオン電流を大きくすることができる。また、導電体２４０ｂについても同様である。

導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよい。

ここで、例えば、絶縁体２８０、絶縁体２７４、および絶縁体２７３に開口を形成する際に、酸化物半導体２３０において、領域２３１の低抵抗化した領域が除去され、低抵抗化していない酸化物半導体２３０が露出する場合がある。その場合、導電体２４０の、酸化物半導体２３０と接する導電体（以下、導電体２４０の第１の導電体とも呼ぶ。）に用いる導電体として、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用いるとよい。つまり、低抵抗化していない酸化物半導体２３０と、導電体２４０の第１の導電体とが接することで、金属化合物または酸化物半導体２３０に酸素欠損が形成され、酸化物半導体２３０の領域２３１が低抵抗化する。従って、導電体２４０の第１の導電体と接する酸化物半導体２３０を低抵抗化することで、酸化物半導体２３０と導電体２４０とのコンタクト抵抗を低減することができる。従って、導電体２４０の第１の導電体は、例えば、アルミニウム、チタン、タンタル、タングステンなどの金属元素を含むことが好ましい。

また、導電体２４０を積層構造とする場合、絶縁体２８０、絶縁体２７４、および絶縁体２７３と接する導電体には、導電体２０５の第１の導電体などと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０より上層から水素、水などの不純物が、導電体２４０を通じて酸化物半導体２３０に混入するのを抑制することができる。

トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

また、基板として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する記憶装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の記憶装置に加わる衝撃などを緩和することができる。すなわち、丈夫な記憶装置を提供することができる。

可撓性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。また、基板として、繊維を編みこんだシート、フィルム、または箔などを用いてもよい。可撓性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板としては、例えば、線膨張率が１×１０^－３／Ｋ以下、５×１０^－５／Ｋ以下、または１×１０^－５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板として好適である。

以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。

（実施の形態５）
本実施の形態は、上記実施の形態に示す記憶装置が組み込まれた電子部品および電子機器の一例を示す。

＜電子部品＞
まず、記憶装置１００が組み込まれた電子部品の例を、図２１（Ａ）、（Ｂ）を用いて説明を行う。

図２１（Ａ）に示す電子部品７０００はＩＣチップであり、リードおよび回路部を有する。電子部品７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板である実装基板７００４が完成する。

電子部品７０００の回路部は、基板７０３１、層７０３２の積層でなる。

基板７０３１として、実施の形態２に記載のトランジスタ２００を形成する基板に用いることが可能な材料を適用すればよい。また、基板７０３１としてシリコンなどの半導体基板を用いた場合、基板７０３１に集積回路を形成し、その上にＯＳトランジスタを有する層７０３２を形成してもよい。

層７０３２は、上記実施の形態に示すＯＳトランジスタを有する。例えば、実施の形態１に示す記憶装置１００を基板７０３１上、および層７０３２に設けることができる。

ＯＳトランジスタは、他の半導体素子に積層させて設けることができるため、電子部品７０００を小型化することができる。

電子部品７０００は層７０３２の上層に、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）などのメモリを設けてもよい。

図２１（Ａ）では、電子部品７０００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。

図２１（Ｂ）は、電子部品７４００の模式図である。電子部品７４００はカメラモジュールであり、イメージセンサチップ７４５１を内蔵している。電子部品７４００は、イメージセンサチップ７４５１を固定するパッケージ基板７４１１、レンズカバー７４２１、およびレンズ７４３５などを有する。また、パッケージ基板７４１１およびイメージセンサチップ７４５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ７４９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）としての構成を有している。ランド７４４１は電極パッド７４６１と電気的に接続され、電極パッド７４６１はイメージセンサチップ７４５１またはＩＣチップ７４９０とワイヤ７４７１によって電気的に接続されている。図２１（Ｂ）は、電子部品７４００の内部を示すために、レンズカバー７４２１およびレンズ７４３５の一部を省略して図示している。

イメージセンサチップ７４５１の回路部は、基板７０３１、層７０３２、層７０３３の積層でなる。

基板７０３１および層７０３２の詳細は、上述の電子部品７０００の記載を参照すればよい。

層７０３３は受光素子を有する。当該受光素子として、例えば、セレン系材料を光電変換層としたｐｎ接合型フォトダイオードなどを用いることができる。セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高く、高感度の光センサを実現することができる。

セレン系材料はｐ型半導体として用いることができる。セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。

上記ｐｎ接合型フォトダイオードのｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。

また、層７０３３が有する受光素子として、ｐ型シリコン半導体とｎ型シリコン半導体を用いたｐｎ接合型フォトダイオードを用いてもよい。また、ｐ型シリコン半導体とｎ型シリコン半導体の間にｉ型シリコン半導体層を設けたｐｉｎ接合型フォトダイオードであってもよい。

上記シリコンを用いたフォトダイオードは単結晶シリコンを用いて形成することができる。このとき、層７０３２と層７０３３とは、貼り合わせ工程を用いて電気的な接合を得ることが好ましい。また、上記シリコンを用いたフォトダイオードは、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。

＜電子機器＞
次に、上記電子部品を有する電子機器の例について図２２および図２３を用いて説明を行う。

図２２（Ａ）に示すロボット２１００は、演算装置２１１０、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７、移動機構２１０８を有する。

ロボット２１００において、演算装置２１１０、照度センサ２１０１、上部カメラ２１０３、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７などに、上記電子部品を使用することができる。

マイクロフォン２１０２は、使用者の話し声および環境音などを検知する機能を有する。また、スピーカ２１０４は、音声を発する機能を有する。ロボット２１００は、マイクロフォン２１０２およびスピーカ２１０４を用いて、使用者とコミュニケーションをとることが可能である。

ディスプレイ２１０５は、種々の情報の表示を行う機能を有する。ロボット２１００は、使用者の望みの情報をディスプレイ２１０５に表示することが可能である。ディスプレイ２１０５は、タッチパネルを搭載していてもよい。

上部カメラ２１０３および下部カメラ２１０６は、ロボット２１００の周囲を撮像する機能を有する。また、障害物センサ２１０７は、移動機構２１０８を用いてロボット２１００が前進する際の進行方向における障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６、および障害物センサ２１０７を用いて、周囲の環境を認識し、安全に移動することが可能である。

図２２（Ｂ）に示す飛行体２１２０は、演算装置２１２１と、プロペラ２１２３と、カメラ２１２２と、を有し、自律して飛行する機能を有する。

飛行体２１２０において、演算装置２１２１およびカメラ２１２２に上記電子部品を用いることができる。

図２２（Ｃ）は、自動車の一例を示す外観図である。自動車２９８０は、カメラ２９８１などを有する。また、自動車２９８０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなどの各種センサなどを有する。自動車２９８０は、カメラ２９８１が撮影した画像を解析し、歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。

自動車２９８０において、カメラ２９８１に上記電子部品を用いることができる。

図２２（Ｄ）に示す情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５などを有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを有する。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリーなどを有する。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末などとして用いることができる。情報端末２９１０はその内部の記憶装置とカメラ２９１３に上記電子部品を用いることができる。

図２２（Ｅ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを有する。また、情報端末２９６０は、筐体２９６１の内側にアンテナ、バッテリーなどを有する。情報端末２９６０は、移動電話、電子メール、文章閲覧および作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。情報端末２９６０はその内部の記憶装置に上記電子部品を用いることができる。

図２３は、掃除ロボットの一例を示す模式図である。

掃除ロボット５１００は、上面に配置されたディスプレイ５１０１、側面に配置された複数のカメラ５１０２、ブラシ５１０３、操作ボタン５１０４を有する。また図示されていないが、掃除ロボット５１００の下面には、タイヤ、吸い込み口などが備えられている。掃除ロボット５１００は、その他に赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなどの各種センサを有している。また、掃除ロボット５１００は、無線による通信手段を有している。

カメラ５１０２に、上記電子部品を用いることができる。

掃除ロボット５１００は自走し、ゴミ５１２０を検知し、下面に設けられた吸い込み口からゴミを吸引することができる。

また、掃除ロボット５１００はカメラ５１０２が撮影した画像を解析し、壁、家具、または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシ５１０３に絡まりそうな物体を検知した場合は、ブラシ５１０３の回転を止めることができる。

ディスプレイ５１０１には、バッテリーの残量や、吸引したゴミの量などを表示することができる。また、掃除ロボット５１００が走行した経路をディスプレイ５１０１に表示させてもよい。また、ディスプレイ５１０１をタッチパネルとし、操作ボタン５１０４をディスプレイ５１０１に設けてもよい。

掃除ロボット５１００は、スマートフォンなどの携帯電子機器５１４０と通信することができる。カメラ５１０２が撮影した画像は、携帯電子機器５１４０に表示させることができる。そのため、掃除ロボット５１００の持ち主は、外出先からでも、部屋の様子を知ることができる。

（実施の形態６）
本実施の形態は、実施の形態１に示す記憶装置１００が組み込まれたＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）について説明する。図２４は、ＧＰＵの構成例を示す機能ブロック図である。

図２４に示すＧＰＵ５００は、スレッド配分ユニット５１０、複数のストリーミング・マルチプロセッサ（ＳＭ；Ｓｔｒｅａｍｉｎｇ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ）５１２、Ｌ２（レベル２）キャッシュメモリ５１４、およびデバイスメモリ５１６を有する。

デバイスメモリ５１６に、上掲の記憶装置１００が適用される。デバイスメモリ５１６は、ＧＰＵ５００が実行するプログラム（カーネル、またはカーネル・プログラムとも呼ばれる。）、およびＧＰＵ５００が処理するデータを記憶する。ホスト５３０が有するＣＰＵ５３２の命令に応じて、ＧＰＵ５００はカーネルを起動し、データを処理する。ＧＰＵ５００が処理したデータは、デバイスメモリ５１６に書き込まれ、ＣＰＵ５３２のメインメモリ５３４へ転送される。メインメモリ５３４とデバイスメモリ５１６との間のデータの転送は、ＣＰＵ５３２によって制御される。

メインメモリ５３４に上掲の記憶装置１００を適用してもよい。

スレッド配分ユニット５１０は、複数のスレッドで構成されるスレッド・ブロックを、使用可能なＳＭ５１２に割り当てる。ここでいうスレッドとは、カーネルにおける最小の実行単位を示す。

ＳＭ５１２は、多数のスレッドを同時に実行することができる。例えば、ＳＭ５１２は、Ｌ１キャッシュメモリ、共有メモリ、レジスタ、命令発行ユニット、複数のプロセッサ・コア（ストリーミング・プロセッサ・コアとも呼ばれる。）、複数の超越関数演算器を有する。ＧＰＵ５００の超並列演算処理機能を活かすため、ＳＭ５１２に、複数のディープラーニング用演算器を設けてもよい。

Ｌ２キャッシュメモリ５１４は、ＧＰＵ５００内のＳＭ５１２で共有される。Ｌ２キャッシュメモリ５１４とＳＭ５１２のＬ１キャッシュとの間でデータのロードおよびストアが行われる。Ｌ２キャッシュメモリ５１４は適宜設ければよい。Ｌ２キャッシュメモリ５１４が設けられない場合は、デバイスメモリ５１６とＬ１キャッシュとの間でデータのロードおよびストアが行われる。

ＧＰＵに上掲の記憶装置１００を用いることで、ＧＰＵの消費電力を低減させることができる。例えば、人工ニューラルネットワークなど大規模な計算をＧＰＵで行う場合、ＧＰＵは大電力を必要とし、チップは高温に発熱する。ＧＰＵに上掲の記憶装置１００を用いることで、ＧＰＵの電力を低減し、チップの発熱を抑えることができる。

以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

なお、本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態（オンと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（Ｖ_Ｇ）がしきい値電圧（Ｖ_ｔｈ）以上の状態、ｐチャネル型トランジスタでは、Ｖ_ＧがＶ_ｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、Ｖ_ＧがＶ_ｔｈ以上のときのドレイン電流をいう。また、トランジスタのオン電流は、ドレインとソースの間の電圧（Ｖ_Ｄ）に依存する場合がある。

また、本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態（オフと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、Ｖ_ＧがＶ_ｔｈよりも低い状態、ｐチャネル型トランジスタでは、Ｖ_ＧがＶ_ｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、Ｖ_ＧがＶ_ｔｈよりも低いときのドレイン電流をいう。トランジスタのオフ電流は、Ｖ_Ｇに依存する場合がある。従って、トランジスタのオフ電流が１０^－２１Ａ未満である、とは、トランジスタのオフ電流が１０^－２１Ａ未満となるＶ_Ｇの値が存在することをいう場合がある。

また、トランジスタのオフ電流は、Ｖ_Ｄに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖ_Ｄの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を示す場合がある。または、当該トランジスタが含まれる半導体装置などにおいて使用されるＶ_Ｄにおけるオフ電流を示す場合がある。

本明細書などにおいて、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線などに与える電位を変化させる場合がある。

本明細書などにおいて、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書などに開示されているものとする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電体、層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続される場合が挙げられる。なお、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

１ａ：メモリセルアレイ、１ｂ：メモリセルアレイ、１ｃ：メモリセルアレイ、１ｄ：メモリセルアレイ、１ｅ：メモリセルアレイ、１ｆ：メモリセルアレイ、１ｇ：メモリセルアレイ、１ｈ：メモリセルアレイ、２ａ：メモリセル、２ｂ：メモリセル、２ｃ：メモリセル、２ｄ：メモリセル、３ａ：スイッチ、３ｂ：スイッチ、３ｃ：スイッチ、３ｄ：スイッチ、４ａ：スイッチ、４ｂ：スイッチ、４ｃ：スイッチ、４ｄ：スイッチ、５ａ：トランジスタ、５ｂ：トランジスタ、５ｃ：トランジスタ、５ｄ：トランジスタ、６ａ：トランジスタ、６ｂ：トランジスタ、６ｃ：トランジスタ、６ｄ：トランジスタ、１０：セル、２０：回路、２１：トランジスタ、２２：トランジスタ、２３：トランジスタ、２４：トランジスタ、２５：トランジスタ、２６：トランジスタ、２７：スイッチ、２８：スイッチ、３０：センスアンプ、３１：インバータ、３２：インバータ、４０ａ：トランジスタ、４０ｂ：トランジスタ、４０ｃ：トランジスタ、４０ｄ：トランジスタ、５０：センスアンプ、６０：プリチャージ回路、６１：トランジスタ、６２：トランジスタ、６３：トランジスタ、７０：増幅回路、７１：トランジスタ、７２：トランジスタ、７３：トランジスタ、７４：トランジスタ、１００：記憶装置、１１０：セルアレイ、１１１：周辺回路、１１２：コントロール回路、１１５：周辺回路、１２１：行デコーダ、１２２：列デコーダ、１２３：行ドライバ、１２４：列ドライバ、１２５：入力回路、１２６：出力回路、１２７：電位生成回路、１４１：ＰＳＷ、１４２：ＰＳＷ、１５０：電源制御部、１５１：ＤＶＦＳ制御回路、１５２：レギュレータ制御回路、１５３：レギュレータ、１５４：発振回路、１６０：検出回路、２００：トランジスタ、２０３：導電体、２０５：導電体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２２０：絶縁体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物半導体、２３０ａ：酸化物半導体、２３０ｂ：酸化物半導体、２３０ｃ：酸化物半導体、２３１：領域、２３１ａ：領域、２３１ｂ：領域、２３２：領域、２３２ａ：領域、２３２ｂ：領域、２３４：領域、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４２：層、２５０：絶縁体、２５２：金属酸化物、２６０：導電体、２６０ａ：導電体、２６０ｂ：導電体、２７０：絶縁体、２７１：絶縁体、２７３：絶縁体、２７４：絶縁体、２７５：絶縁体、２８０：絶縁体、５００：ＧＰＵ、５１０：スレッド配分ユニット、５１２：ＳＭ、５１４：キャッシュメモリ、５１６：デバイスメモリ、５３０：ホスト、５３２：ＣＰＵ、５３４：メインメモリ、２１００：ロボット、２１０１：照度センサ、２１０２：マイクロフォン、２１０３：上部カメラ、２１０４：スピーカ、２１０５：ディスプレイ、２１０６：下部カメラ、２１０７：障害物センサ、２１０８：移動機構、２１１０：演算装置、２１２０：飛行体、２１２１：演算装置、２１２２：カメラ、２１２３：プロペラ、２９１０：情報端末、２９１１：筐体、２９１２：表示部、２９１３：カメラ、２９１４：スピーカ部、２９１５：操作スイッチ、２９１６：外部接続部、２９１７：マイク、２９６０：情報端末、２９６１：筐体、２９６２：表示部、２９６３：バンド、２９６４：バックル、２９６５：操作スイッチ、２９６６：入出力端子、２９８０：自動車、２９８１：カメラ、５１００：掃除ロボット、５１０１：ディスプレイ、５１０２：カメラ、５１０３：ブラシ、５１０４：操作ボタン、５１２０：ゴミ、５１４０：携帯電子機器、７０００：電子部品、７００２：プリント基板、７００４：実装基板、７０３１：基板、７０３２：層、７０３３：層、７４００：電子部品、７４１１：パッケージ基板、７４２１：レンズカバー、７４３５：レンズ、７４４１：ランド、７４５１：イメージセンサチップ、７４６１：電極パッド、７４７１：ワイヤ、７４９０：ＩＣチップ

Claims (7)

1. 第１トランジスタおよび第１容量素子を有する第１メモリセルと、
   第２トランジスタおよび第２容量素子を有する第２メモリセルと、
   第３トランジスタおよび第３容量素子を有する第３メモリセルと、
   第４トランジスタおよび第４容量素子を有する第４メモリセルと、
   第１乃至第４配線と、
   第１乃至第４スイッチと、
   センスアンプと、
   第５トランジスタと、
   第６トランジスタと、
   第７トランジスタと、
   第８トランジスタと、
   第９トランジスタと、
   第１０トランジスタと、
   第１１トランジスタと、
   第１２トランジスタと、を有し、
   前記第１トランジスタのソースまたはドレインの一方は、前記第１配線に電気的に接続され、
   前記第１トランジスタのソースまたはドレインの他方は、前記第１容量素子に電気的に接続され、
   前記第２トランジスタのソースまたはドレインの一方は、前記第２配線に電気的に接続され、
   前記第２トランジスタのソースまたはドレインの他方は、前記第２容量素子に電気的に接続され、
   前記第３トランジスタのソースまたはドレインの一方は、前記第３配線に電気的に接続され、
   前記第３トランジスタのソースまたはドレインの他方は、前記第３容量素子に電気的に接続され、
   前記第４トランジスタのソースまたはドレインの一方は、前記第４配線に電気的に接続され、
   前記第４トランジスタのソースまたはドレインの他方は、前記第４容量素子に電気的に接続され、
   前記センスアンプは第１ノードおよび第２ノードを有し、
   前記第１配線は、前記第１スイッチを介して、前記第１ノードに電気的に接続され、
   前記第２配線は、前記第２スイッチを介して、前記第２ノードに電気的に接続され、
   前記第３配線は、前記第３スイッチを介して、前記第１ノードに電気的に接続され、
   前記第４配線は、前記第４スイッチを介して、前記第２ノードに電気的に接続され、
   前記第５トランジスタのソースまたはドレインの一方は、前記第１ノードと電気的に接続され、
   前記第５トランジスタのソースまたはドレインの他方は、前記第６トランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第５トランジスタのゲートは、前記第１配線と電気的に接続され、
   前記第７トランジスタのソースまたはドレインの一方は、前記第２ノードと電気的に接続され、
   前記第７トランジスタのソースまたはドレインの他方は、前記第８トランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第７トランジスタのゲートは、前記第２配線と電気的に接続され、
   前記第９トランジスタのソースまたはドレインの一方は、前記第１ノードと電気的に接続され、
   前記第９トランジスタのソースまたはドレインの他方は、前記第１０トランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第９トランジスタのゲートは、前記第３配線と電気的に接続され、
   前記第１１トランジスタのソースまたはドレインの一方は、前記第２ノードと電気的に接続され、
   前記第１１トランジスタのソースまたはドレインの他方は、前記第１２トランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１１トランジスタのゲートは、前記第４配線と電気的に接続され、
   前記センスアンプは、前記第１ノードと前記第２ノードの電位差を増幅する記憶装置。
2. 請求項１において、
   前記第１乃至第４スイッチは、トランジスタを含む記憶装置。
3. 請求項１において、
   前記第１乃至第４スイッチは、ｎチャネル型のトランジスタによって構成され、
   前記センスアンプは、ｎチャネル型のトランジスタを用いた単極性回路によって構成されている記憶装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第１乃至第４トランジスタは、チャネル形成領域に酸化物半導体を含む記憶装置。
5. 請求項１乃至請求項３のいずれか一項において、
   前記第１乃至第４メモリセルは、前記センスアンプよりも上層に設けられる記憶装置。
6. 請求項１乃至請求項５のいずれか一項において、
   前記第１配線の電位を、前記第１メモリセルに保持されたデータに対応する電位とした後、前記第６トランジスタ、および前記第８トランジスタをオンにする機能を有する記憶装置。
7. 請求項６において、
   前記第１配線、および前記第２配線をプリチャージした後、前記第１配線の電位を、前記第１メモリセルに保持されたデータに対応する電位とする機能を有する記憶装置。

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