[go: up one dir, main page]

WO2025126010A1 - 増幅回路、記憶回路及び電子機器 - Google Patents

増幅回路、記憶回路及び電子機器 Download PDF

Info

Publication number
WO2025126010A1
WO2025126010A1 PCT/IB2024/062372 IB2024062372W WO2025126010A1 WO 2025126010 A1 WO2025126010 A1 WO 2025126010A1 IB 2024062372 W IB2024062372 W IB 2024062372W WO 2025126010 A1 WO2025126010 A1 WO 2025126010A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
transistor
switch
terminal
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/IB2024/062372
Other languages
English (en)
French (fr)
Inventor
岡本佑樹
井上広樹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of WO2025126010A1 publication Critical patent/WO2025126010A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Definitions

  • One aspect of the present invention relates to an amplifier circuit, a memory circuit, and an electronic device.
  • one aspect of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification relates to an object, an operating method, or a manufacturing method.
  • one aspect of the present invention relates to a process, a machine, a manufacture, or a composition of matter. Therefore, more specifically, examples of the technical field of one aspect of the present invention disclosed in this specification include semiconductor devices, display devices (including liquid crystal display devices), light-emitting devices, power storage devices, imaging devices, memory devices, processing devices, signal processing devices, sensors, arithmetic devices (including processors), electronic devices, systems, driving methods thereof, manufacturing methods thereof, or inspection methods thereof.
  • Patent Document 1 By stacking the memory cells, the storage capacity per unit area can be increased according to the number of stacked memory cells (sometimes referred to as memory cells in this specification).
  • Patent Document 2 discloses a configuration in which a circuit that cancels the leakage current is provided in a column circuit (referred to in this specification as an amplifier circuit, write circuit, read circuit, etc.) to correct the potential of the read bit line to the correct potential.
  • Non-Patent Document 1 describes an SRAM (Static Random Access Memory) that uses transistors using indium gallium zinc oxide, an oxide semiconductor, as a cache memory for a CPU.
  • SRAM Static Random Access Memory
  • a column circuit including an amplifier such as a sense amplifier is required for the operation of writing data to a gain cell type memory cell and the operation of reading data from the memory cell.
  • the column circuit is connected to wiring for applying a potential for precharging, wiring for applying a potential that serves as a potential for comparison (sometimes called a reference potential), wiring for applying a power supply potential to the sense amplifier, etc.
  • the column circuit is provided with multiple switches, and by controlling the on/off state of each switch, the column circuit can obtain each potential provided by the wiring described above. Depending on the on/off state of each switch, a through current may occur between the wiring described above, which may cause the power consumption of the amplifier circuit to increase.
  • a wire that provides a high power supply potential is connected to the high power supply potential input terminal of the above-mentioned sense amplifier, and a wire that provides a low power supply potential is connected to the low power supply potential input terminal
  • the sense amplifier when the sense amplifier is in an active state, one of the two input/output terminals of the sense amplifier will be in a conductive state with the wire that provides the low power supply potential, and the other of the two input/output terminals of the sense amplifier will be in a conductive state with the wire that provides the high power supply potential.
  • a through current may occur between the wire that provides the low power supply potential and the wire that provides a potential for precharging or the like. The occurrence of this through current may increase the power consumption of the amplifier circuit.
  • the sense amplifier amplifies the potentials of the two input/output terminals to high and low levels, it is preferable to match the parasitic capacitances of the two input/output terminals as closely as possible to ensure proper sensing. In addition, it is preferable to reduce the value of the parasitic capacitance in order to speed up the operation of the sense amplifier.
  • the column circuit is provided with a logic circuit that functions as a switch between one of the two input/output terminals of the sense amplifier and the memory cell.
  • a logic circuit that functions as a switch between one of the two input/output terminals of the sense amplifier and the memory cell.
  • the potential of the node that holds the data in the memory cell is refreshed at appropriate times to prevent deterioration of the stored data.
  • the data in the memory cell can be retained for a longer period of time, but the more refresh operations are performed, the greater the power consumption.
  • One embodiment of the present invention has an object to provide an amplifier circuit with reduced power consumption.
  • one embodiment of the present invention has an object to provide an amplifier circuit capable of writing data to a memory cell or reading data from a memory cell.
  • one embodiment of the present invention has an object to provide an amplifier circuit in which a through current is unlikely to occur or can be made extremely small between a wiring that applies a high power supply potential and a wiring that applies a low power supply potential.
  • one embodiment of the present invention has an object to provide an amplifier circuit that correctly senses data when reading or writing.
  • one embodiment of the present invention has an object to provide a memory circuit having the above amplifier circuit.
  • one embodiment of the present invention has an object to provide an electronic device having the above memory circuit.
  • one embodiment of the present invention has an object to provide a new amplifier circuit, a new memory circuit, or a new electronic device.
  • the problem of one embodiment of the present invention is not limited to the problem described above.
  • the problem described above does not preclude the existence of other problems.
  • the other problems are problems not mentioned in this section, which will be described below. Problems not mentioned in this section can be derived by a person skilled in the art from the description in the specification or drawings, and can be appropriately extracted from these descriptions. Note that one embodiment of the present invention solves at least one of the problems described above and other problems, and does not need to solve all of the problems described above and other problems.
  • the sense amplifier is of a latch type and has a function of amplifying the potential of one of the first input/output terminal or the second input/output terminal to a high-level potential and amplifying the potential of the other of the first input/output terminal or the second input/output terminal to a low-level potential according to the respective potentials of the first input/output terminal and the second input/output terminal.
  • a write bit line is connected to a first input/output terminal of the sense amplifier via a second switch, and a read bit line is connected to a second input/output terminal of the sense amplifier via a fifth switch.
  • a gain cell type memory cell to which data is written or read by the amplifier circuit, is connected to the write bit line and the read bit line.
  • a wiring that applies a first potential is connected to the write bit line via a first switch. Also, a wiring that applies a second potential is connected to the read bit line via a fourth switch.
  • the first data line is connected to the first input/output terminal of the sense amplifier via a third switch, and the second data line is connected to the second input/output terminal of the sense amplifier via a sixth switch.
  • the first data line and the second data line are paired wirings that input and output data to be written or data read from a memory cell as complementary data.
  • an amplifier circuit uses a latch-type sense amplifier and controls the on and off states of each switch to amplify a potential corresponding to data written to a gain cell-type memory cell, amplify a potential corresponding to data read from a gain cell-type memory cell, or rewrite (sometimes called a write-back or refresh) a potential held in a gain cell-type memory cell.
  • One aspect of the present invention is an amplifier circuit including a first switch, a second switch, a third switch, a fourth switch, a fifth switch, and a sixth switch, and a sense amplifier.
  • the sense amplifier includes a first input/output terminal and a second input/output terminal.
  • the first terminal of the first switch is electrically connected to the first terminal of the second switch, and the second terminal of the second switch is electrically connected to the first terminal of the third switch and the first input/output terminal of the sense amplifier.
  • the first terminal of the fourth switch is electrically connected to the first terminal of the fifth switch, and the second terminal of the fifth switch is electrically connected to the first terminal of the sixth switch and the second input/output terminal of the sense amplifier.
  • the control terminal of the first switch and the control terminal of the fifth switch are each electrically connected to the first wiring, and the control terminal of the third switch and the control terminal of the sixth switch are each electrically connected to the second wiring.
  • the sense amplifier is a latch type, and has the function of amplifying the potential of one of the first input/output terminal or the second input/output terminal to a high-level potential, and amplifying the potential of the other of the first input/output terminal or the second input/output terminal to a low-level potential, depending on the respective potentials of the first input/output terminal and the second input/output terminal.
  • one aspect of the present invention may be configured in the above (1) such that the first switch, the second switch, and the fifth switch are analog switches, the third switch includes a first transistor, the fourth switch includes a second transistor, and the sixth switch includes a third transistor.
  • the third switch includes a first transistor
  • the fourth switch includes a second transistor
  • the sixth switch includes a third transistor.
  • one of a source or a drain of the first transistor corresponds to a first terminal of the third switch
  • a gate of the first transistor corresponds to a control terminal of the third switch.
  • one of a source or a drain of the second transistor corresponds to a first terminal of the fourth switch, and a gate of the second transistor corresponds to a control terminal of the fourth switch.
  • one of a source or a drain of the third transistor corresponds to a first terminal of the sixth switch, and a gate of the third transistor corresponds to a control terminal of the sixth switch.
  • one embodiment of the present invention can have a structure in which the first transistor and the third transistor are n-channel transistors and the second transistor is a p-channel transistor in the above-described (2).
  • each of the first to third transistors has silicon in the channel formation region.
  • Another embodiment of the present invention is a memory circuit including the amplifier circuit according to any one of (1) to (3) above and a memory cell.
  • the memory cell includes a fourth transistor, a fifth transistor, and a capacitor.
  • the first terminal of the first switch and the first terminal of the second switch are each electrically connected to the third wiring, and the first terminal of the fourth switch and the first terminal of the fifth switch are each electrically connected to the fourth wiring.
  • one of the source or drain of the fourth transistor is electrically connected to the gate of the fifth transistor and the first terminal of the capacitance element, the other of the source or drain of the fourth transistor is electrically connected to the third wiring, and one of the source or drain of the fifth transistor is electrically connected to the fourth wiring.
  • each of the fourth transistor and the fifth transistor can include an oxide semiconductor in a channel formation region.
  • the oxide semiconductor contains one or more elements selected from indium, zinc, and element M.
  • element M is one or more elements selected from aluminum, gallium, silicon, yttrium, tin, copper, vanadium, chromium, manganese, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, calcium, strontium, barium, cobalt, and antimony.
  • Another embodiment of the present invention is an electronic device including the memory circuit described in (5) above and a housing.
  • the amplifier circuit of one embodiment of the present invention has the configuration described in any one of (1) to (3) above, and can perform an operation method in which a through current is unlikely to occur or the through current can be made extremely small between a wiring that provides a high power supply potential and a wiring that provides a low power supply potential when writing data to a gain cell type memory cell or reading data from a gain cell type memory cell. This can reduce the power consumption of the amplifier circuit.
  • the above operating method can perform a rewrite operation of data when reading data from a gain cell type memory cell.
  • a rewrite operation can be performed simultaneously with a read operation, the number of times data is refreshed in the memory cell can be reduced. By reducing the number of refreshes, the power consumption of the amplifier circuit can be reduced.
  • an amplifier circuit with reduced power consumption can be provided.
  • an amplifier circuit capable of writing data to a memory cell or reading data from a memory cell can be provided.
  • an amplifier circuit in which a through current is unlikely to occur or the through current can be extremely small between a wiring that applies a high power supply potential and a wiring that applies a low power supply potential can be provided.
  • an amplifier circuit that correctly senses data at the time of reading or writing can be provided.
  • a memory circuit having the above-described amplifier circuit can be provided.
  • an electronic device having the above-described memory circuit can be provided.
  • a new amplifier circuit, a new memory circuit, or a new electronic device can be provided.
  • the effects of one embodiment of the present invention are not limited to the above effects.
  • the above effects do not preclude the existence of other effects.
  • the other effects are described below and are not mentioned in this section. Effects not mentioned in this section can be derived by a person skilled in the art from the descriptions in the specification or drawings, and can be extracted as appropriate from these descriptions.
  • one embodiment of the present invention has at least one of the above effects and other effects. Therefore, one embodiment of the present invention may not have the effects listed above in some cases.
  • FIG. 1 is a circuit diagram showing an example of an amplifier circuit.
  • FIG. 2 is a circuit diagram showing an example of an amplifier circuit.
  • FIG. 3 is a circuit diagram showing an example of an amplifier circuit.
  • FIG. 4 is a circuit diagram showing an example of a memory cell and an amplifier circuit.
  • 5A and 5B are circuit diagrams showing an example of a memory cell and an amplifier circuit.
  • FIG. 6 is a timing chart showing an example of the operation of the memory cell and the amplifier circuit.
  • FIG. 7 is a timing chart showing an example of the operation of the memory cell and the amplifier circuit.
  • FIG. 8 is a timing chart showing an example of the operation of the memory cell and the amplifier circuit.
  • FIG. 9 is a timing chart showing an example of the operation of the memory cell and the amplifier circuit.
  • FIG. 9 is a timing chart showing an example of the operation of the memory cell and the amplifier circuit.
  • FIG. 10A is a perspective view illustrating an example of the configuration of a memory circuit
  • FIG. 10B is a block diagram illustrating an example of the configuration of a memory circuit
  • FIG. 11 is a block diagram showing an example of the configuration of a storage circuit.
  • FIG. 12 is a schematic cross-sectional view showing a configuration example of a memory circuit.
  • 13A and 13B are schematic perspective views showing configuration examples of a transistor.
  • FIG. 14A is a schematic plan view illustrating a configuration example of a transistor
  • FIGS. 14B to 14D are schematic cross-sectional views illustrating the configuration example of a transistor.
  • 15A to 15C are schematic cross-sectional views illustrating configuration examples of transistors.
  • FIG. 16A is a schematic plan view showing a configuration example of a transistor
  • FIGS. 16B to 16D are schematic cross-sectional views showing the configuration example of a transistor
  • 17A and 17B are schematic perspective views showing configuration examples of a transistor.
  • FIG. 18 is a schematic cross-sectional view showing a configuration example of a memory circuit.
  • FIG. 19A is a schematic plan view showing an example of the configuration of a transistor
  • FIG. 19B is a schematic cross-sectional view showing the example of the configuration of a transistor.
  • FIG. 20 is a schematic cross-sectional view showing a configuration example of a memory circuit.
  • FIG. 21 is a schematic perspective view showing a configuration example of a processing apparatus.
  • 22A and 22B are diagrams showing various storage devices by hierarchical level.
  • 23A to 23D are diagrams showing an example of an electronic component.
  • 24A and 24B are diagrams showing an example of electronic equipment
  • FIG. 24C is a diagram showing an example of a mainframe computer.
  • FIG. 25 is a diagram showing an example of space equipment.
  • FIG. 26 is a diagram illustrating an example of a storage system that can be applied to a data center.
  • 27A1 to 27A7 and 27B1 to 27B6 are circuit diagrams for explaining electrical connections.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (for example, a transistor, a diode, and a photodiode), or a device having such a circuit.
  • a semiconductor device also refers to any device that can function by utilizing semiconductor characteristics.
  • An example of a semiconductor device is an integrated circuit.
  • Another example of a semiconductor device is a chip including an integrated circuit, and another example of a semiconductor device is an electronic component that houses a chip in a package.
  • a memory device, a display device, a light-emitting device, a lighting device, and an electronic device may themselves be semiconductor devices or may have a semiconductor device.
  • connection includes, for example, “electrical connection.”
  • electrical connection includes, for example, “direct connection” and "indirect connection.”
  • a and B are directly connected refers to a case where A and B are connected without a circuit element (such as a transistor or switch. Note that wiring is not a circuit element).
  • a and B are indirectly connected refers to a case where A and B are connected via one or more circuit elements.
  • a and B are indirectly connected
  • the circuit is operating, if there is a timing during the operation of the circuit when an electric signal is exchanged between A and B or when potential interaction occurs between A and B, such a circuit can be defined as an object and "A and B are indirectly connected”. Even if there is a timing during the operation of the circuit when an electric signal is exchanged between A and B or when potential interaction occurs between A and B, it can be defined as "A and B are indirectly connected”.
  • a and B are indirectly connected is a definition of the connection relationship between circuit elements as an object.
  • the circuit can be defined as "A and B are indirectly connected" (however, for example, this is limited to the case where an electric signal is exchanged between A and B or when potential interaction occurs between A and B during the operation of the circuit when a power supply voltage is supplied to the circuit and the circuit operates).
  • a and B when “A and B are indirectly connected”, it includes cases where the transistors between A and B are simultaneously or at different times in an off state or a non-conductive state.
  • FIG. 27A3 when A and C are connected through the source and drain of a transistor TrP and B and C are connected through the source and drain of a transistor TrQ, it can be specified that "A and C are indirectly connected”, “B and C are indirectly connected”, or "A and B are indirectly connected”.
  • a constant potential V is supplied to C from a power supply or GND, it can be said that "A and C are indirectly connected” or "B and C are indirectly connected”, but it cannot be said that "A and B are indirectly connected”.
  • FIG. 27A5 Another example of a case where A and B are connected via an insulator is when a gate insulating film of a transistor is interposed between A and B, as shown in Figure 27A5. In this case, it cannot be said that "A (the gate of the transistor) and B (the source or drain of the transistor) are indirectly connected".
  • the statement “multiple circuit elements are connected in series” includes cases where multiple circuit elements are connected in series by connecting the terminals of two adjacent circuit elements. In this case, the connection also includes “electrical connection.”
  • one component may have the functions of multiple components.
  • one conductive film has the functions of both components, that of a wiring and that of an electrode. Therefore, in this specification, connection also includes such cases where one conductive film has the functions of multiple components.
  • the term “resistance element” may be, for example, a circuit element having a resistance value higher than 0 ⁇ , or a wiring having a resistance value higher than 0 ⁇ . Therefore, in this specification, the term “resistance element” includes a wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, or a coil. Therefore, the term “resistance element” may be rephrased as “resistance”, “load”, or “region having a resistance value”. Conversely, the term “resistance”, “load”, or “region having a resistance value” may be rephrased as “resistance element”.
  • the resistance value may be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and even more preferably 10 m ⁇ or more and 1 ⁇ or less.
  • the resistance value may be, for example, 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • a “capacitive element” can be, for example, a circuit element having a capacitance value higher than 0F, a region of a wiring having a capacitance value higher than 0F, a parasitic capacitance, or a gate capacitance of a transistor.
  • the terms “capacitive element”, “parasitic capacitance”, and “gate capacitance” can sometimes be replaced with the term “capacitance”.
  • the term “capacitance” can sometimes be replaced with the term “capacitive element”, “parasitic capacitance”, or “gate capacitance”.
  • a “capacitive element” (including a “capacitive element” with three or more terminals) is configured to include an insulator and a pair of conductors sandwiching the insulator. Therefore, the term “pair of conductors" in “capacitance” can be replaced with “pair of electrodes", “pair of conductive regions", “pair of regions”, or “pair of terminals”. In addition, the terms “one of the pair of terminals” and “the other of the pair of terminals” may be referred to as a first terminal and a second terminal, respectively.
  • the value of the electrostatic capacitance can be, for example, 0.05 fF or more and 10 pF or less. In addition, it can be, for example, 1 pF or more and 10 ⁇ F or less.
  • a switch refers to something that can be turned on or off and has the function of controlling whether or not a current flows.
  • a switch refers to something that has the function of selecting and switching the path through which a current flows.
  • a "conductive state” refers to a state in which a current can flow between two input/output terminals
  • a “non-conductive state” refers to a state in which the two input/output terminals can be considered to be electrically disconnected.
  • the on state of a switch falls under the category of a "conductive state”
  • the off state of a switch falls under the category of a "non-conductive state”. For this reason, in this specification, the "conductive state” and the “on state” of a switch can be interchanged, and the "non-conductive state” and the “off state” can be interchanged.
  • the switch may have two or more terminals for passing current in addition to the control terminal.
  • an electrical switch or a mechanical switch may be used.
  • the switch is not limited to a specific one as long as it has the function of controlling current.
  • Examples of electrical switches include transistors (e.g., bipolar transistors, MOS transistors, etc.), diodes (e.g., PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes, and diode-connected transistors), or logic circuits that combine these.
  • transistors e.g., bipolar transistors, MOS transistors, etc.
  • diodes e.g., PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes, and diode-connected transistors
  • conductive state or “on state” of the transistor refers to a state in which a current can flow between the source electrode and drain electrode of the transistor, for example.
  • non-conductive state or “off state” of the transistor refers to a state in which the source electrode and drain electrode of the transistor can be considered to be electrically cut off.
  • the polarity (conductivity type) of the transistor is not particularly limited.
  • a mechanical switch is a switch that uses MEMS (microelectromechanical systems) technology.
  • MEMS microelectromechanical systems
  • This switch has an electrode that can be moved mechanically, and the movement of this electrode controls the conductive and non-conductive states.
  • a transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls switching between a conductive state and a non-conductive state of the transistor.
  • the two terminals that function as a source or a drain are input/output terminals of the transistor.
  • One of the two input/output terminals becomes a source and the other becomes a drain depending on the conductivity type of the transistor (n-channel type, p-channel type) and the level of the potential applied to the three terminals of the transistor.
  • the terms source and drain may be interchangeable.
  • the terms "one of the source and drain” and “the other of the source and drain” are used.
  • one of the source and drain may be referred to as a "first electrode of the transistor” or a "first terminal of the transistor”
  • the other of the source and drain may be referred to as a "second electrode of the transistor” or a “second terminal of the transistor”.
  • a backgate may be included in addition to the three terminals described above.
  • one of the gate or backgate of the transistor may be referred to as a first gate
  • the other of the gate or backgate of the transistor may be referred to as a second gate.
  • each gate may be referred to as a first gate, a second gate, a third gate, etc.
  • a transistor having a multi-gate structure with two or more gate electrodes can be used as an example of a transistor.
  • the channel formation regions are connected in series, resulting in a structure in which multiple transistors are connected in series. Therefore, the multi-gate structure can reduce the off-current and improve the withstand voltage of the transistor (improve reliability).
  • the multi-gate structure even if the voltage between the drain and source changes when operating in the saturation region, the current between the drain and source does not change much, and a voltage-current characteristic with a flat slope can be obtained.
  • a voltage-current characteristic with a flat slope an ideal current source circuit or an active load with a very high resistance value can be realized. As a result, a differential circuit or a current mirror circuit with good characteristics can be realized.
  • the circuit element may have multiple circuit elements.
  • this includes the case where two or more resistors are connected in series.
  • a single capacitance element is shown on a circuit diagram, this includes the case where two or more capacitance elements are connected in parallel.
  • a single transistor is shown on a circuit diagram, this includes the case where two or more transistors are connected in series and the gates of the respective transistors are connected to each other.
  • a single switch is shown on a circuit diagram, this includes the case where the switch has two or more transistors, the two or more transistors are connected in series or in parallel, and the gates of the respective transistors are connected to each other.
  • a node can be referred to as a terminal, wiring, electrode, conductive layer, conductor, impurity region, etc. depending on the circuit configuration and device structure. Also, a terminal, wiring, etc. can be referred to as a node.
  • a selector may refer to, for example, a circuit having multiple input terminals and one output terminal, selecting one of the multiple input terminals, and establishing a conductive state between the selected input terminal and the one output terminal.
  • a selector may refer to a circuit that selects one of the input signals input to each of the multiple input terminals and outputs the selected input signal to an output terminal.
  • a selector may refer to, for example, a circuit having multiple output terminals and one input terminal, selecting one of the multiple output terminals, and establishing a conductive state between the selected output terminal and the one input terminal.
  • a selector may refer to a circuit that selects one of the multiple output terminals and outputs the input signal input to the input terminal to the selected output terminal.
  • a selector may refer to a multiplexer or a demultiplexer.
  • a selector when inputting and outputting an analog potential or an analog current, a selector may refer to an analog multiplexer or an analog demultiplexer.
  • Voltage refers to the potential difference from a reference potential, and if the reference potential is the ground potential, for example, then “voltage” can be interchanged with “potential.” Note that ground potential does not necessarily mean 0V. Potential is relative, and as the reference potential changes, the potential applied to wiring, the potential applied to circuits, etc., and the potential output from circuits, etc. also change.
  • the terms “high-level potential” and “low-level potential” do not refer to specific potentials. For example, if two wirings are both described as “functioning as wirings that supply a high-level potential,” the high-level potentials given to both wirings may be different from each other. Similarly, if two wirings are both described as “functioning as wirings that supply a low-level potential,” the low-level potentials given to both wirings may be different from each other.
  • current refers to the phenomenon of charge transfer (electrical conduction), and for example, the statement “electrical conduction of positively charged bodies is occurring” can be rephrased as “electrical conduction of negatively charged bodies is occurring in the opposite direction.” Therefore, in this specification, unless otherwise specified, “current” refers to the phenomenon of charge transfer (electrical conduction) accompanying the movement of carriers.
  • the carriers referred to here include electrons, holes, anions, cations, and complex ions, and the carriers differ depending on the system through which the current flows (for example, semiconductors, metals, electrolytes, and vacuums).
  • the "direction of current” in wiring, etc. is the direction in which positively charged carriers move, and is expressed as a positive current amount.
  • the direction in which negatively charged carriers move is the opposite direction to the current direction, and is expressed as a negative current amount. Therefore, in this specification, etc., unless otherwise specified regarding the positive/negative (or current direction) of the current, the statement “current flows from element A to element B” can be rephrased as “current flows from element B to element A.” Additionally, the statement “current is input to element A” can be rephrased as "current is output from element A.”
  • ordinal numbers such as “first,” “second,” and “third” are used to avoid confusion between components. Therefore, they do not limit the number of components. Furthermore, they do not limit the order of the components. For example, a component referred to as “first” in one embodiment of this specification may be a component referred to as “second” in another embodiment or in the claims. Also, for example, a component referred to as “first” in one embodiment of this specification may be omitted in another embodiment or in the claims.
  • the terms “above” and “below” indicating position may be used for convenience in explaining the relative positions of components with reference to the drawings. Furthermore, the relative positions of components will change as appropriate depending on the direction in which each configuration is depicted. Therefore, it is not limited to the terms explained in the specification, but can be rephrased appropriately depending on the situation. For example, the expression “insulator located on the upper surface of a conductor” can be rephrased as “insulator located on the lower surface of a conductor” by rotating the orientation of the drawing shown by 180 degrees.
  • the terms “above” and “below” do not limit the positional relationship of components to being directly above or below and in direct contact.
  • the expression “electrode B on insulating layer A” does not require that electrode B be formed in direct contact with insulating layer A, and does not exclude other components between insulating layer A and electrode B.
  • the expression “electrode B above insulating layer A” does not require that electrode B be formed in direct contact with insulating layer A, and does not exclude other components between insulating layer A and electrode B.
  • the expression “electrode B below insulating layer A” does not require that electrode B be formed in direct contact below insulating layer A, and does not exclude other components between insulating layer A and electrode B.
  • the terms “row” and “column” may be used to explain components arranged in a matrix and their relative positions. Furthermore, the relative positions of the components change as appropriate depending on the direction in which each configuration is depicted. Therefore, the terms are not limited to those described in the specification, and can be rephrased appropriately depending on the situation. For example, the expression “row direction” can sometimes be rephrased as “column direction” by rotating the orientation of the drawing shown by 90 degrees.
  • the terms “film” and “layer” can be interchanged depending on the situation.
  • the term “conductive layer” may be changed to the term “conductive film”.
  • the term “insulating film” may be changed to the term “insulating layer”.
  • the term “insulating layer” or “insulating film” may be changed to the term "insulator”.
  • an “electrode” can be a part of a “wiring” or “terminal,” and, for example, a “terminal” can be a part of a “wiring” or “electrode.”
  • the terms “electrode,” “wiring,” and “terminal” may be replaced with the term “region” depending on the circumstances.
  • wiring can be changed to "signal line”.
  • wiring can be changed to "power line”.
  • power line can be changed to "signal line”.
  • potential applied to the wiring can be changed to “signal” depending on the situation. The opposite is also true, and terms such as “signal” can be changed to “potential”.
  • a timing chart may be used to explain the operation method of a semiconductor device.
  • the timing chart used in this specification shows an ideal operation example, and the period, magnitude and timing of a signal (e.g., potential or current) described in the timing chart are not limited unless otherwise specified.
  • the timing chart described in this specification can change the magnitude and timing of a signal (e.g., potential or current) input to each wiring (including a node) in the timing chart depending on the situation. For example, even if two periods are described at equal intervals in the timing chart, the lengths of the two periods may be different from each other. Also, for example, even if one period is described as long and the other period is short, the lengths of both periods may be equal, or one period may be short and the other period may be long.
  • metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like. For example, when a metal oxide is included in the channel formation region of a transistor, the metal oxide may be referred to as an oxide semiconductor. In other words, when a metal oxide can constitute the channel formation region of a transistor having at least one of an amplification function, a rectification function, and a switching function, the metal oxide can be referred to as a metal oxide semiconductor. In addition, when an OS transistor is described, it can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • metal oxides containing nitrogen may also be collectively referred to as metal oxides.
  • Metal oxides containing nitrogen may also be referred to as metal oxynitrides.
  • impurities in a semiconductor refer to, for example, anything other than the main component that constitutes the semiconductor layer.
  • an element with a concentration of less than 0.1 atomic % is an impurity.
  • the inclusion of impurities may cause one or more of the following: an increase in the defect level density of the semiconductor, a decrease in carrier mobility, and a decrease in crystallinity.
  • impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, Group 15 elements, and transition metals other than the main components, and in particular, for example, hydrogen (also included in water), lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen.
  • parallel refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, it also includes cases where the angle is -5° or more and 5° or less.
  • substantially parallel or “roughly parallel” refers to a state in which two straight lines are arranged at an angle of -30° or more and 30° or less.
  • perpendicular refers to a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, it also includes cases where the angle is 85° or more and 95° or less.
  • substantially perpendicular or “approximately perpendicular” refers to a state in which two straight lines are arranged at an angle of 60° or more and 120° or less.
  • the content described in one embodiment may be applied to, combined with, or substituted for another content described in that embodiment and/or at least one of the content described in another embodiment.
  • an identification number such as “_1”, “[n]”, “[m,n]” may be added to the reference number. Also, when an identification number such as “_1”, “[n]”, “[m,n]” is added to the reference number in the drawings, etc., when it is not necessary to distinguish between them in this specification, the identification number may not be added.
  • ⁇ Example of amplifier circuit configuration> 1 is an example of an amplifier circuit that can be provided in a memory circuit.
  • the amplifier circuit WRC has a function of amplifying a potential corresponding to data to be written to a memory cell and a function of amplifying a potential corresponding to data read from the memory cell. For this reason, the amplifier circuit WRC can be called a write circuit or a read circuit.
  • the amplifier circuit WRC is an amplifier circuit that can write and read data to, for example, gain cell type memory cells. Gain cell type memory cells will be described later, but the amplifier circuit WRC can write and read data to, for example, 2T (transistor) 0C (capacitor) type, 2T1C type, 3T1C type, and other gain cell type memory cells.
  • the amplifier circuit WRC includes, as an example, a switch WSW1, a switch WSW2, a switch RSW1, a switch RSW2, a switch DSW, a switch DBSW, and a sense amplifier LTSA.
  • the sense amplifier LTSA shown in FIG. 1 is, as an example, a latch-type sense amplifier.
  • the sense amplifier LTSA has two input/output terminals, a terminal IT and a terminal ITB.
  • the sense amplifier LTSA also has an inverter INV1, an inverter INV2, a switch HSW, and a switch LSW.
  • the first terminal of the switch WSW1 and the first terminal of the switch WSW2 are each connected to the wiring WBL.
  • the second terminal of the switch WSW1 is connected to the wiring VRE.
  • the second terminal of the switch WSW2, the first terminal of the switch DSW, and the terminal IT of the sense amplifier LTSA are each connected to the wiring BL.
  • the second terminal of the switch DSW is connected to the wiring DBL.
  • the first terminal of the switch RSW1 and the first terminal of the switch RSW2 are each connected to the wiring RBL. Furthermore, the second terminal of the switch RSW1 is connected to the wiring VPE. Furthermore, the second terminal of the switch RSW2, the first terminal of the switch DBSW, and the terminal ITB of the sense amplifier LTSA are each connected to the wiring BLB.
  • the control terminal of the switch WSW1 and the control terminal of the switch RSW2 are each connected to the wiring RE.
  • the control terminal of the switch RSW1 is also connected to the wiring PREB.
  • the control terminal of the switch WSW2 is also connected to the wiring WE.
  • the control terminal of the switch DSW and the control terminal of the switch DBSW are also connected to the wiring CSEL.
  • the wiring BL functions as a wiring for connecting the wiring WBL and the wiring DBL.
  • the wiring BL also, for example, functions as a wiring for transmitting data to be written to a memory cell.
  • the wiring BL may also be called a bit line. Note that in FIG. 1, the connection portion between the second terminal of the switch WSW2, the first terminal of the switch DSW, and the terminal IT of the sense amplifier LTSA is shown as the wiring BL, but the wiring BL may not be treated as a wiring, but may be treated as a connection region or a node.
  • the wiring BLB functions as a wiring for connecting the wiring RBL and the wiring DBLB.
  • the wiring BLB also, for example, functions as a wiring for transmitting data to be written to a memory cell or data read from a memory cell.
  • the wiring BLB may be called an inverted bit line in contrast to the wiring BL, which is a bit line. Note that in FIG. 1, the connection portion between the second terminal of the switch RSW2, the first terminal of the switch DBSW, and the terminal ITB of the sense amplifier LTSA is shown as the wiring BLB, but the wiring BLB may not be treated as a wiring, but may be treated as a connection region or a node.
  • the wiring WBL functions as a write bit line connected to the memory cell.
  • the wiring RBL for example, functions as a read bit line connected to the memory cell.
  • the wiring VRE functions as a wiring for applying a fixed potential to the wiring WBL.
  • the fixed potential is preferably a potential lower than the fixed potential applied by the wiring VPE described later.
  • the wiring VPE functions as a wiring for applying a fixed potential to the wiring RBL.
  • the fixed potential is preferably, for example, a high-level potential.
  • the wiring VDE functions as a wiring that provides a high-level potential as a fixed potential to the high power supply potential input terminals of the inverters INV1 and INV2. Note that the high-level potential provided by the wiring VDE can be made equal to the high-level potential provided by the wiring VPE.
  • the wiring VSE functions as a wiring that provides a fixed potential to the low power supply potential input terminals of the inverters INV1 and INV2.
  • the fixed potential is preferably, for example, a low-level potential, a ground potential, a negative potential, or the like that is lower than the high-level potential that is the fixed potential provided by each of the wirings VPE and VDE.
  • the wiring RE functions as a wiring that transmits a control signal for switching the switches WSW1 and RSW2 between their on and off states.
  • the wiring RE may be called a read enable wiring, and the control signal may be called a read enable signal.
  • the wiring CSEL functions as a wiring that transmits a control signal for switching the switches DSW and DBSW between their on and off states.
  • the wiring CSEL is sometimes called a column selection line.
  • the wiring SWE functions as a wiring that transmits a control signal for switching the switch LSW between the on state and the off state.
  • the wiring SWE may be called a sense amplifier enable wiring, and the control signal may be called a sense amplifier enable signal.
  • the wiring SWEB functions as a wiring that transmits a control signal for switching the switch HSW between the on and off states.
  • the logic of this control signal is the inversion of the logic of the control signal transmitted by the wiring SWE.
  • the wiring SWEB is sometimes called an inverted sense amplifier enable wiring, and the control signal is sometimes called an inverted sense amplifier enable signal.
  • Each of the wiring DBL and the wiring DBLB functions as a wiring for inputting data to be written to the memory cell as complementary data to the amplifier circuit WRC.
  • Each of the wiring DBL and the wiring DBLB also functions as a wiring for outputting data read from the memory cell from the amplifier circuit WRC to the outside as complementary data.
  • the wiring DBL may be called a data bit line
  • the wiring DBLB may be called an inverted data bit line.
  • Each of the wiring DBL and the wiring DBLB may be precharged to the same potential in advance in order to output data from the amplifier circuit WRC.
  • Each of the switches WSW1, WSW2, RSW1, RSW2, DSW, DBSW, HSW, and LSW may be, for example, an electrical switch (e.g., an analog switch or a transistor). In addition to the electrical switches, mechanical switches may be used.
  • analog switches can be applied as electrical switches to switches WSW1, WSW2, and RSW2, and transistors can be applied as electrical switches to switches RSW1, DSW, DBSW, HSW, and LSW.
  • FIG. 2 shows the circuit configuration of amplifier circuit WRCA as an example in which analog switches and transistors are applied to each switch in amplifier circuit WRC.
  • the switch RSW1 has a p-channel transistor MP1
  • the switch HSW has a p-channel transistor MP2
  • the switch LSW has an n-channel transistor MN1
  • the switch DSW1 has an n-channel transistor MN2
  • the switch DBSW has an n-channel transistor MN3.
  • the first terminal of each transistor shown in FIG. 2 corresponds to the first terminal of the switch that includes that transistor
  • the second terminal of each transistor corresponds to the second terminal of the switch that includes that transistor
  • the gate of each transistor corresponds to the control terminal of the switch that includes that transistor.
  • each of the transistors MP1, MP2, MN1, MN2, and MN3 is a transistor having silicon in the channel formation region (hereinafter referred to as a Si transistor).
  • each of the transistors MP1, MP2, MN1, MN2, and MN3 can be an OS transistor, a transistor containing germanium in the channel formation region, a transistor containing a compound semiconductor such as zinc selenide, cadmium sulfide, gallium arsenide, indium phosphide, gallium nitride, or silicon germanium in the channel formation region, a transistor containing a carbon nanotube in the channel formation region, or a transistor containing an organic semiconductor in the channel formation region, other than a Si transistor.
  • the wiring SWEB preferably has a function as a wiring paired with the wiring SWE.
  • the wiring SWEB has a function of transmitting a signal in which the logic of the signal transmitted to the wiring SWE is inverted. For example, when a high-level potential is applied to the wiring SWE, the wiring SWEB is applied to a low-level potential, and when a low-level potential is applied to the wiring SWE, the wiring SWEB is applied to a high-level potential.
  • the analog switch has two control terminals, and so FIG. 2 illustrates two wires for control signals for switching the analog switch between an on state and an off state.
  • the two control terminals of the analog switch will be referred to as a first control terminal and a second control terminal, respectively.
  • one end of the parasitic capacitance PCP is the node ND, and the other end of the parasitic capacitance PCP can be the first terminal of the transistor MN12, the gate of the transistor MN11, etc. In particular, it is preferable that the other end of the parasitic capacitance PCP be the gate of the transistor MN11.
  • the memory cell MC in FIG. 5A performs a data write operation when a high-level potential is applied to the wiring RWL.
  • a high-level potential is applied to each of the wiring WWL and the wiring RWL.
  • FIG. 5B shows an example of a 3T1C type memory cell MC, which is a modified example of the memory cell MC shown in FIG. 4. Specifically, the memory cell MC in FIG. 5B differs from the memory cell MC in FIG. 4 in that a new transistor MN13 is provided.
  • the first terminal of transistor MN12 is connected to the wiring VHE, and the second terminal of transistor MN12 is connected to the first terminal of transistor MN13.
  • the second terminal of transistor MN13 is connected to the wiring RBL, and the gate of transistor MN13 is connected to the wiring RWL.
  • Transistor MN13 functions as a switching transistor.
  • the potential of the second terminal of the transistor MN12, which is the read transistor can be read from the wiring RBL by turning on the transistor MN13. Therefore, the wiring RWL of the transistor MN13 functions as a read word line, similar to the memory cell MC in FIG. 4.
  • the wiring VHE functions as a wiring that applies a fixed potential to the first terminal of the transistor MN12.
  • the fixed potential is preferably, for example, a low-level potential, a ground potential, a negative potential, etc.
  • the memory cell MC in FIG. 5B has a transistor MN13 that functions as a switching transistor, so when the memory cell MC is not being read, the read potential, which is the potential of the second terminal of transistor MN12, can be prevented from being transmitted to the wiring RBL by turning off the transistor MN13.
  • Each of Figures 6 to 8 is a timing chart showing an example of the operation method of the amplifier circuit WRCA shown in Figures 2 and 4.
  • the timing chart also shows the operation method of the amplifier circuit WRCA when writing and reading data to and from the memory cell MC shown in Figure 4. Therefore, the timing chart shows not only the wiring extending to the amplifier circuit WRCA, but also the wiring WWL and wiring RWL extending to the memory cell array MCA.
  • VH a high-level potential
  • VL a low-level potential
  • the timing chart of FIG. 6 shows an example of the operation of the amplifier circuit WRCA and the memory cell MC in the period T01 to the period T07. Specifically, the timing chart of FIG. 6 shows an example of an operation in which a low-level potential is held in the first terminal of the capacitance element C1 of the memory cell MC in the initial state, and the amplifier circuit WRCA reads out the low-level potential from the memory cell MC, and an example of an operation in which the low-level potential of the first terminal of the capacitance element C1 of the memory cell MC is rewritten to a high-level potential.
  • the timing chart of FIG. 6 shows an example of the operation of the amplifier circuit WRCA and the memory cell MC in the period T01 to the period T07. Specifically, the timing chart of FIG. 6 shows an example of an operation in which a low-level potential is held in the first terminal of the capacitance element C1 of the memory cell MC in the initial state, and the amplifier circuit WRCA reads out the low-level potential from the memory cell MC
  • VL is applied to the wiring PREB
  • VH is applied to the wiring RWL
  • VH is applied to the wiring WE
  • VH is applied to the wiring RE
  • VL is applied to the wiring SWE
  • VL is applied to the wiring WWL
  • VL is applied to the wiring CSEL .
  • VL is held at the node ND of the memory cell MC by the capacitance element C1.
  • VL is applied to the first control terminal of the switch WSW1, which is an analog switch
  • VH is applied to the second control terminal of the switch WSW1 , so that the switch WSW1 is in the OFF state.
  • the wiring WBL becomes in the floating state.
  • VL is applied to the first control terminal of the switch RSW2, which is an analog switch
  • VH is applied to the second control terminal of the switch RSW2, so that the switch RSW2 is in the OFF state.
  • a selection signal to the memory cell MC to be written is sent not only during the period T14 in which the write operation is performed, but also during the period T12 (activation period) and the period T15 (read operation) to be described later.
  • the selection signal is sent to the memory cell MC, so that data is rewritten (refreshed) in the memory cell MC.
  • Period T11 In the period T11, as in the period T01 of the timing chart of FIG. 6, as an idle state (idle state), VL is applied to the wiring PREB, VH is applied to the wiring RWL, VH is applied to the wiring WE, VH is applied to the wiring RE, VL is applied to the wiring SWE, VL is applied to the wiring WWL, and VL is applied to the wiring CSEL. Therefore, the period T01 of the timing chart of FIG. 6 can be referred to for on/off of each switch included in the amplifier circuit WRCA. As a result, the potentials of the wirings BL and WBL are VREF , and the potentials of the wirings BLB and RBL are VPRE . Although not particularly limited, the potentials of the wirings DBL and DBLB in the period T01 of the timing chart of FIG. 6 are VL .
  • the node ND of the memory cell MC is held at VH by the capacitive element C1, so that the potential of the node ND is VH during the period T11.
  • Period T12 is also called an activation period, similar to period T02 in the timing chart of FIG. 6.
  • Period T13 is also called an active period, similar to period T03 in the timing chart of FIG. 6.
  • VH is first applied to the wiring PREB.
  • VH is applied to the control terminal (the gate of the transistor MP1) of the switch RSW1.
  • the transistor MP1 is turned off, and the wirings RBL and BLB are in a floating state.
  • VL is applied to the wiring RWL.
  • VL is applied to the second terminal of the transistor MN12 of the memory cell MC.
  • the potential of the wiring BLB which is in a conductive state with the wiring RWL, also drops.
  • the potentials of the wiring RBL and the wiring BLB are assumed to be lower than V REF applied by the wiring VRE.
  • VL is applied to each of the wiring WE and the wiring RE.
  • VL By applying VL to the wiring WE, the potential of the wiring WEB becomes VH .
  • VL is applied to the first control terminal of the switch WSW2, which is an analog switch, and VH is applied to the second control terminal of the switch WSW2 , so that the switch WSW2 is turned off.
  • the wiring BL becomes a floating state.
  • VL is applied to the first control terminal of the switch WSW1, which is an analog switch
  • VH is applied to the second control terminal of the switch WSW1 , so that the switch WSW1 is in the OFF state.
  • the wiring WBL becomes in the floating state.
  • VL is applied to the first control terminal of the switch RSW2, which is an analog switch
  • VH is applied to the second control terminal of the switch RSW2, so that the switch RSW2 is in the OFF state.
  • VH is applied to the line SWE.
  • the sense amplifier LTSA is activated, as in the period T02 of the timing chart of FIG.
  • VL is applied to the wiring PREB, and VH is applied to the wiring RWL, the wiring WE, and the wiring WWL.
  • VH is applied to the wiring WWL, data is rewritten (refreshed) to the memory cell MC in the period T12.
  • VH Since the potential of the wiring WWL is VH , VH is applied to the gate of the transistor MN11 of the memory cell MC (data is rewritten (refreshed) to the memory cell MC). As a result, the transistor MN11 is turned on, and electrical continuity is established between the wiring WBL and the node ND. Also, since the switch WSW2 is on, the potential VH from the terminal IT of the active sense amplifier LTSA is applied to the node ND via the wiring WBL and the wiring BL. As a result, the potential of the node ND becomes VH , the same as that of the wiring BL and the wiring WBL.
  • Period T14 In the period T14, the data is written to the memory cell MC.
  • VL provided by the wiring DBL and VH provided by the wiring DBLB are preferably potentials amplified by an amplifier (for example, a sense amplifier) located outside the amplifier circuit WRCA, as in the period T03 in the timing chart of FIG. 6, and in particular, the amplifier is preferably an amplifier capable of supplying electric charge to such an extent that the potential held by the sense amplifier LTSA in an active state is rewritten.
  • an amplifier for example, a sense amplifier
  • VL is applied to the wiring CSEL.
  • VL is applied to the control terminal of the switch DSW (the gate of the transistor MN2) and the control terminal of the switch DBSW (the gate of the transistor MN3).
  • the transistor MN2 is turned off, causing a non-conductive state between the wiring BL and the wiring DBL
  • the transistor MN3 is turned off, causing a non-conductive state between the wiring BLB and the wiring DBLB.
  • Period T15 In the period T15, the operation of reading the potential held by the sense amplifier LTSA is performed in the same manner as in the period T05 in the timing chart of Fig. 6. As described above, the active period of the period T13 can be directly shifted to the period T15, and data can be read from the memory cell MC.
  • the lines DBL and DBLB are precharged to VH .
  • VH is applied to the wiring CSEL to turn on the transistors MN2 and MN3.
  • VL amplified by the sense amplifier LTSA is output to the wiring DBL via the terminal IT and the wiring BL.
  • VH amplified by the sense amplifier LTSA is output to the wiring DBLB via the terminal ITB and the wiring BLB.
  • the timing chart in FIG. 7 shows an example in which the potentials of the wiring BL, the wiring WBL, and the node ND are temporarily high. After that, the potentials of the wiring BL, the wiring DBL, and the node ND are set to VL .
  • electrical continuity is brought into electrical continuity between the wiring BLB and the wiring DBLB, no potential fluctuation occurs in the wiring BLB and the wiring DBLB because both the wiring BLB and the wiring DBLB are VH .
  • VL amplified by the sense amplifier LTSA is output to the line DBL via the terminal IT and the line BL
  • VH amplified by the sense amplifier LTSA is output to the line DBLB via the terminal ITB and the line BLB.
  • VL is applied to the wiring CSEL to turn off the transistors MN2 and MN3, thereby bringing the wirings BL and DBL into a non-conductive state and bringing the wirings BLB and DBLB into a non-conductive state.
  • the potential of the wiring WWL is VH , so that the transistor MN11 is turned on, and data is rewritten (refreshed) to the memory cell MC as shown by the above-described potential fluctuations of the node ND and the wiring WBL.
  • Period T16 In the period T16, the data of the memory cell MC is held and the amplifier circuit WRC is put into an idle state, as in the period T06 in the timing chart of Fig. 6.
  • the period T16 may be referred to as a precharge period for transitioning to the idle state.
  • VL is first applied to the wiring WWL.
  • VL is applied to the gate of the transistor MN11.
  • the transistor MN11 is turned off, and the potential VL is held at the node ND as write data.
  • VL is applied to the wiring SWE
  • VH is applied to the wiring RE.
  • the sense amplifier LTSA is inactivated, as in the period T06 of the timing chart of FIG.
  • the switch WSW1 When VH is applied to the wiring RE, the switch WSW1 is turned on as in the period T06 in the timing chart of Fig. 6. As a result, the potential VREF from the wiring VRE is applied to the wiring WBL. In addition, since the switch WSW2 is on, the potential VREF from the wiring VRE is also applied to the wiring BL via the wiring WBL.
  • the potentials of the wirings DBL and DBLB are set to VL as an example, but the potentials of the wirings DBL and DBLB are not limited to this because no read or write operation is performed in the period T16. The same applies to the period T17.
  • period T25 similar to period T15 in the timing chart of FIG. 7, a data read operation from the memory cell MC is performed. Note that the read operation in period T15 can be referred to for the read operation in period T25.
  • the timing chart of FIG. 8 differs from the operation during period T12 of the timing chart of FIG. 7 in that data is not rewritten (refreshed) in the memory cells MC during the activation period of period T22.
  • the substrate 311 is described as a semiconductor substrate having silicon.
  • the memory cell MC described in the first embodiment can be used for the memory cell 10 shown in FIG. 10A.
  • the memory circuit MDV has a memory cell array MCA, which has a plurality of memory cells 10.
  • a plurality of memory cells 10 are arranged in a matrix in the memory cell array MCA.
  • FIG. 10A a plurality of memory cells 10 are arranged in a matrix in the memory cell array MCA.
  • memory cell 10[1,1] memory cell 10[m,1] (where m is an integer of 1 or more), memory cell 10[1,n] (where n is an integer of 1 or more), memory cell 10[m,n], and memory cell 10[i,j] (where i is an integer of 1 or more and m or less, and j is an integer of 1 or more and n or less) are arranged in the memory cell array MCA.
  • each circuit, each signal, and each voltage can be appropriately selected or omitted as necessary. Alternatively, other circuits or other signals can be added.
  • the signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1, and PON2 are input signals from the outside, and the signal RDA is an output signal to the outside.
  • the signal CLK is a clock signal.
  • signals BW, CE, and GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • Signal WDA is write data
  • signal RDA is read data.
  • Signals PON1 and PON2 are power gating control signals. Signals PON1 and PON2 can be generated by control circuit 32.
  • the control circuit 32 is a logic circuit that has the function of controlling the overall operation of the memory circuit MDV. For example, the control circuit performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation and read operation) of the memory circuit MDV. Alternatively, the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the control circuit performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation and read operation) of the memory circuit MDV.
  • the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the voltage generation circuit 33 has the function of generating a negative voltage.
  • the signal WAKE has the function of controlling the input of the signal CLK to the voltage generation circuit 33. For example, when an H-level signal is given to the signal WAKE, the signal CLK is input to the voltage generation circuit 33, and the voltage generation circuit 33 generates a negative voltage.
  • the peripheral circuit 41 is a circuit for writing and reading data to the memory cells 10.
  • the peripheral circuit 41 has a row decoder 42, a column decoder 44, a row driver 43, a column driver 45, an input circuit 47, and an output circuit 48.
  • the row decoder 42 and column decoder 44 have the function of decoding the signal ADDR.
  • the row decoder 42 is a circuit for specifying the row to be accessed
  • the column decoder 44 is a circuit for specifying the column to be accessed.
  • the row decoder 42 and column decoder 44 are sometimes called selection circuits that select the memory cell 10 to be written to or read from.
  • the row driver 43 has the function of selecting the write and read word lines specified by the row decoder 42.
  • the column driver 45 has the function of writing data to the memory cells 10, the function of reading data from the memory cells 10, and the function of retaining the read data.
  • the column driver 45 can be provided with a plurality of amplifier circuits 40 each having a function of reading data and a function of retaining the read data.
  • the amplifier circuit 40 can be the amplifier circuit WRC described in the first embodiment.
  • the column driver 45 also has the function of selecting the write and read bit lines specified by the column decoder 44.
  • the column decoder 44 can be connected to the wiring CSEL described in the first embodiment, and this allows the column decoder 44 to select a column that includes the memory cell 10 to be written to or read from. Therefore, the switch DSW and switch DBSW shown in FIG. 1 can be turned on, and the wiring WBL, which is the write bit line of the column, and the wiring RBL, which is the read bit line, can be selected.
  • the column driver 45 contributes to the write operation on the memory cell 10, and therefore may be referred to as a write circuit that transmits write data to the memory cell 10. Similarly, the column driver 45 also contributes to the read operation on the memory cell 10, and therefore may be referred to as a read circuit that reads read data from the memory cell 10.
  • the input circuit 47 has a function of holding a signal WDA.
  • the data held by the input circuit 47 is output to the column driver 45.
  • the output data of the input circuit 47 is the data (Din) to be written to the memory cell 10.
  • the data (Dout) read from the memory cell 10 is amplified by the amplifier circuit 40 included in the column driver 45 and output to the output circuit 48.
  • the output circuit 48 has a function of holding Dout.
  • the output circuit 48 has a function of outputting Dout to the outside of the memory circuit MDV.
  • the data output from the output circuit 48 is the signal RDA.
  • PSW22 has a function of controlling the supply of VDD to the peripheral circuit 31.
  • PSW23 has a function of controlling the supply of VHM to the row driver 43.
  • the high power supply voltage of the memory circuit MDV is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to set the word line to a high level, and is higher than VDD.
  • Signal PON1 switches PSW22 between the on and off states
  • signal PON2 switches PSW23 between the on and off states.
  • the number of power domains to which VDD is supplied in the peripheral circuit 31 is one, but it may be multiple. In this case, it is preferable to provide a power switch for each power domain.
  • FIG. 11 is a block diagram showing an example of the configuration of the peripheral circuit 41 and the memory cell array MCA.
  • the memory circuit MDV shown in FIG. 11 shows an example of the configuration in which the memory cell array MCA is provided above the peripheral circuit 41.
  • the row decoder 42 and the row driver 43 are connected to the wiring WWL[1] to wiring WWL[m] and the wiring RWL[1] to wiring RWL[m].
  • the column decoder 44 is also connected to an amplifier circuit 40[j] and an amplifier circuit 40[j+1] (where j is an integer between 1 and n-1) in the column driver 45.
  • the amplifier circuit 40[j] is also connected to the wiring WBL[j] and the wiring RBL[j]
  • the amplifier circuit 40[j+1] is also connected to the wiring WBL[j+1] and the wiring RBL[j+1].
  • the wirings WWL[1] to WWL[m] function as write word lines for the memory cell 10[i,j] as described in the first embodiment.
  • the wirings RWL[1] to RWL[m] function as read word lines for the memory cell 10[i,j] as described in the first embodiment.
  • the wirings WBL[j] and WBL[j+1] function as write bit lines for the memory cell 10[i,j] as described in the first embodiment.
  • the wirings RBL[j] and RBL[j+1] function as read bit lines for the memory cell 10[i,j] as described in the first embodiment.
  • Memory cell 10[i,j] (not shown) arranged in row i and column j is electrically connected to wiring WWL[i], wiring RWL[i], wiring WBL[j], and wiring RBL[j].
  • each memory cell 10 the description of the memory cell MC in FIG. 4, FIG. 5A or FIG. 5B described in the first embodiment can be referred to.
  • the amplifier circuits 40 are arranged in a matrix of 2n rows and 2 columns (n here is an even number).
  • the amplifier circuit 40 in the first row functions as a write circuit or read circuit for the memory cells 10 in the odd rows of the memory cell array MCA
  • the amplifier circuit 40 in the second row functions as a write circuit or read circuit for the memory cells 10 in the even rows of the memory cell array MCA.
  • the area of the memory circuit can be reduced.
  • the wiring connecting the memory cell MC and the amplifier circuit WRC can be shortened, the parasitic resistance can be reduced, thereby reducing power consumption.
  • Fig. 12 is a schematic cross-sectional view of an example of the memory circuit MDV shown in Fig. 10A, Fig. 10B, and Fig. 11.
  • FIG. 12 shows a schematic cross-sectional view of layer SS1 and memory layer SS2. Note that the memory circuit MDV in FIG. 12 shows a configuration in which layer SS1 is formed directly on layer SS1.
  • transistor 400 shown in FIG. 12 is just an example, and the structure is not limited to this example. An appropriate transistor can be used depending on the circuit configuration or driving method.
  • Transistor 500mf has insulating layer 516 on insulating layer 514, insulating layer 521 on insulating layer 516, insulating layer 522 on insulating layer 521, semiconductor layer 530 on insulating layer 522, conductive layer 542a and conductive layer 542b on semiconductor layer 530 and insulating layer 522, insulating layer 550 on semiconductor layer 530, and conductive layer 560 (conductive layer 560a and conductive layer 560b) on insulating layer 550.
  • conductive layer 542a and conductive layer 542b may be collectively referred to as conductive layer 542.
  • microwaves refer to electromagnetic waves having a frequency of 300 MHz or more and 300 GHz or less.
  • Microwave plasma processing refers to processing using a device with a power source that generates high-density plasma using microwaves, for example. Microwave plasma processing can also be called microwave-excited high-density plasma processing.
  • the treatment for increasing the crystallinity of the oxide semiconductor layer multiple times during the formation of the oxide semiconductor layer.
  • the oxide semiconductor layer is formed by the ALD method
  • the method for forming the first oxide semiconductor layer and the second oxide semiconductor layer there is no particular limitation on the method for forming the first oxide semiconductor layer and the second oxide semiconductor layer, and the ALD method or the sputtering method can be used for each.
  • the ALD method it is preferable to form the first oxide semiconductor layer by the ALD method, which can prevent elements of the layer constituting the surface to be formed from being mixed (also referred to as mixing) into the first oxide semiconductor layer and the second oxide semiconductor layer.
  • This is particularly suitable when the element contained in the layer constituting the surface to be formed inhibits the crystallization of the oxide semiconductor (for example, when silicon, carbon, or the like is contained).
  • the first oxide semiconductor layer and the second oxide semiconductor layer can have different compositions. Although a stacked structure of the first oxide semiconductor layer and the second oxide semiconductor layer is illustrated here, the present invention is not limited to this.
  • the oxide semiconductor layer can be treated in the same manner even if it has a single layer or a stacked structure of three or more layers.
  • a treatment for increasing the crystallinity of the oxide semiconductor layer can be performed after the oxide semiconductor layer is formed.
  • the treatment can be performed directly on the oxide semiconductor layer after the oxide semiconductor layer is formed, or the treatment can be performed via another film such as an insulating film formed on the oxide semiconductor layer.
  • a microwave plasma treatment can be performed after the oxide semiconductor layer is formed, or an insulating film (e.g., a silicon nitride film, a silicon oxide film, an aluminum oxide film, etc.) can be formed after the oxide semiconductor layer is formed, and then a heat treatment or a microwave plasma treatment can be performed on the oxide semiconductor layer via the insulating film.
  • the metal atoms are arranged in layers in a direction parallel or approximately parallel to the surface on which they are formed.
  • the metal atoms are arranged in layers in a direction perpendicular or approximately perpendicular to the substrate surface. It can also be said that the c-axis of AG CAAC is approximately parallel to the normal direction of the side surface of the semiconductor layer 530.
  • the semiconductor layer 530 which is AG CAAC, in the channel formation region of the transistor 500mf, it is possible to provide a transistor with a large on-current, high field effect mobility, a good S value, high frequency characteristics, and good reliability.
  • the S value is the subthreshold swing value, which indicates the amount of change in gate voltage in the subthreshold region required to change the drain current by one order of magnitude at a constant drain voltage. The smaller the S value, the steeper the slope of the drain current with respect to the gate voltage, resulting in better switching characteristics.
  • a channel formation region, and a source region and a drain region are formed on either side of the channel formation region in the transistor 500mf. At least a portion of the channel formation region overlaps with the conductive layer 560.
  • the source region overlaps with the conductive layer 542a, and the drain region overlaps with the conductive layer 542b. The source region and the drain region can be interchanged.
  • the source and drain regions are low-resistance regions with high carrier concentrations due to a large amount of oxygen vacancies or a high concentration of impurities such as hydrogen, nitrogen, and metal elements.
  • the source and drain regions are n-type regions (low-resistance regions) with a high carrier concentration compared to the channel formation region.
  • oxygen supplied from the insulating layer to the oxide semiconductor diffuses to a conductive layer such as a gate electrode, a source electrode, or a drain electrode, the conductive layer may be oxidized, and the conductivity may be impaired, which may adversely affect the electrical characteristics and reliability of the transistor.
  • the thicknesses of the insulating layers 550a to 550d are each preferably 0.1 nm to 10 nm, more preferably 0.1 nm to 5.0 nm, more preferably 0.5 nm to 5.0 nm, more preferably 1.0 nm to less than 5.0 nm, and even more preferably 1.0 nm to 3.0 nm. It is preferable that at least a portion of each of the insulating layers 550a to 550d has a region with the above-mentioned thickness.
  • films formed by the ALD method may contain more impurities such as carbon than films formed by other film formation methods.
  • Quantitative determination of impurities can be performed using secondary ion mass spectrometry (SIMS), X-ray photoelectron spectroscopy (XPS), or Auger electron spectroscopy (AES).
  • the insulating layer 550 can be configured to have a three-layer structure.
  • the insulating layer 550 has a laminated structure of insulating layer 550a, insulating layer 550b on insulating layer 550a, and insulating layer 550c on insulating layer 550b. In other words, this is the configuration shown in FIG. 15A with insulating layer 550d removed.
  • the insulating layer 550 In forming the insulating layer 550, it is preferable to use the ALD process two or more times.
  • the insulating layer 550 preferably has a laminated structure of multiple insulating films, and two or more of the multiple insulating films are preferably formed using the ALD process.
  • the ALD process By forming at least two or more insulating films using the ALD process, it is possible to improve the coverage and uniformity of the film thickness of the insulating layer 550.
  • the conductive layer 560 is shown as having a two-layer structure.
  • the conductive layer 560 preferably has a conductive layer 560a and a conductive layer 560b arranged on the conductive layer 560a.
  • the conductive layer 560a is preferably arranged so as to surround the bottom and side surfaces of the conductive layer 560b.
  • the conductive layer 560a is preferably made of a conductive material that has the function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, and copper atoms.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, and copper atoms.
  • the conductive layer 560a has a function of suppressing the diffusion of oxygen, it is possible to suppress the conductive layer 560b from being oxidized by oxygen contained in the insulating layer 580, etc., and thereby suppressing a decrease in conductivity.
  • a conductive material having a function of suppressing the diffusion of oxygen it is preferable to use, for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide, etc.
  • the conductive layer 560b can be made of a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductive layer 560b may also have a layered structure, for example, a layered structure of titanium or titanium nitride and the above-mentioned conductive material.
  • the conductive layer 542a has a region that functions as one of the source electrode and drain electrode of the transistor 500mf.
  • the conductive layer 540a functions as a plug that connects to the conductive layer 542a.
  • the conductive layer 542b has a region that functions as the other of the source electrode and drain electrode of the transistor 500mf.
  • the conductive layer 540b functions as a plug that connects to the conductive layer 542b.
  • the conductive layer 542a and the conductive layer 542b it is preferable to use, for example, a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen.
  • the conductive material include a conductive material containing nitrogen and a conductive material containing oxygen. This can suppress the decrease in the conductivity of the conductive layer 542a and the conductive layer 542b.
  • a conductive material containing metal and nitrogen is used for the conductive layer 542a and the conductive layer 542b, the conductive layer 542a and the conductive layer 542b become conductive layers containing at least metal and nitrogen.
  • the material applied to the conductive layer 542a and the conductive layer 542b can be selected from the materials that can be applied to the conductive layer 560 described above, such as a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen.
  • the conductive layer 540a and the conductive layer 540b are preferably made of a conductive material mainly composed of, for example, tungsten, copper, or aluminum.
  • the conductive layer 540 may have a laminated structure in which a first conductive layer is provided in contact with the side surface of the insulating layer 541 and a second conductive layer is provided further inside. In this case, the above-mentioned conductive material may be used as the second conductive layer.
  • the conductive layer 540a and the conductive layer 540b may be made of a material that can be used for the conductive layer 560 described above.
  • the first conductive layer corresponds to the conductive layer 540a1 shown in FIG. 15A
  • the second conductive layer corresponds to the conductive layer 540a2 shown in FIG. 15A.
  • the conductive layer 540 has a laminated structure
  • a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen for the first conductive layer disposed near the insulating layer 583, the insulating layer 582, the insulating layer 580, and the insulating layer 575.
  • the conductive material having a function of suppressing the permeation of impurities such as water and hydrogen can be used in a single layer or a laminated layer. With such a structure, it is possible to suppress impurities such as water and hydrogen contained in layers above the insulating layer 583 from being mixed into the semiconductor layer 530 through the conductive layer 540a and the conductive layer 540b.
  • the insulating layer 575 is preferably an insulating film that is a barrier against oxygen.
  • the insulating film that is a barrier against oxygen include oxides that contain one or both of aluminum and hafnium, magnesium oxide, gallium oxide, silicon nitride, and silicon nitride oxide.
  • oxides that contain one or both of aluminum and hafnium include aluminum oxide, hafnium oxide, oxides that contain aluminum and hafnium (hafnium aluminate), and oxides that contain hafnium and silicon (hafnium silicate).
  • the insulating layer 580 has a lower relative dielectric constant than the insulating layer 522.
  • the parasitic capacitance that occurs between wirings can be reduced.
  • Silicon oxide and silicon oxynitride are particularly preferred because they are thermally stable. Materials such as silicon oxide, silicon oxynitride, and silicon oxide with vacancies are particularly preferred because they can easily form regions that contain oxygen that is released by heating.
  • the upper surfaces of the insulating layers 580 are planarized. Therefore, it is preferable that the insulating layers 580 also function as a planarizing film.
  • the insulating layer 580 can be made of the same material as the insulating layer 516.
  • One or both of the insulating layers 582 and 583 preferably function as a barrier insulating layer that suppresses diffusion from above the insulating layers 582 and 583 to the transistor 500mf, etc. Therefore, one or both of the insulating layers 582 and 583 preferably have an insulating material that has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO, NO 2 , etc.), and copper atoms (through which the above impurities are unlikely to permeate), or preferably has an insulating material that has a function of suppressing diffusion of oxygen (through which the above oxygen is unlikely to permeate).
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO, NO 2 , etc.), and copper atoms (through which the above impurities are unlikely to permeate)
  • the insulating layers 582 and 583 each preferably have an insulating layer that has the function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen, and may be, for example, aluminum oxide, magnesium oxide, hafnium oxide, zirconium oxide, oxide containing aluminum and hafnium (hafnium aluminate), oxide containing hafnium and zirconium (hafnium zirconium oxide), gallium oxide, silicon nitride, or silicon nitride oxide.
  • the insulating layer 583 is preferably made of silicon nitride, which has a higher hydrogen barrier property.
  • the insulating layer 582 is preferably made of aluminum oxide, which has a higher ability to capture or fix hydrogen.
  • the semiconductor layer 530 is formed on and in contact with the insulating layer 522. As shown in Figures 15B and 15C, the semiconductor layer 530 has a shape with a high aspect ratio when viewed in cross section in the channel width direction. For this reason, the semiconductor layer 530 can also be said to have a fin-like shape.
  • the aspect ratio of the semiconductor layer 530 in the cross-sectional view in the channel width direction refers to the ratio of the length L of the semiconductor layer 530 in the direction of the dashed dotted line A1-A2 (which can also be called the width L of the semiconductor layer 530) to the length H of the semiconductor layer 530 in the direction perpendicular to the surface on which the semiconductor layer 530 is formed (for example, the insulating layer 522) (which can also be called the height H of the semiconductor layer 530).
  • the aspect ratio of the semiconductor layer 530 is preferably as large as possible within a range in which the semiconductor layer 530 does not collapse during the manufacturing process of the transistor 500mf.
  • the height H of the semiconductor layer 530 is at least longer than the width L of the semiconductor layer 530.
  • the height H of the semiconductor layer 530 is preferably greater than 1 time and less than 400 times the width L of the semiconductor layer 530, and more preferably, for example, 2 times or more and less than 100 times, more preferably 5 times or more and less than 40 times, and even more preferably 10 times or more and less than 20 times.
  • the height H is preferably 2 to 10 times the width L, and for example, the width L is preferably 5 nm to 100 nm, more preferably 5 nm to 50 nm, and even more preferably 10 nm to 30 nm.
  • the height H is preferably 50 nm to 2000 nm, and more preferably 100 nm to 1000 nm.
  • the height H can be 50 nm to 100 nm.
  • the angle ⁇ between the side surface of the semiconductor layer 530 and the top surface of the insulating layer 522 is perpendicular or approximately perpendicular.
  • the angle ⁇ is 80° or more and 100° or less, and more preferably 85° or more and 95° or less.
  • the insulating layer 550, the conductive layer 560, and the conductive layer 542 are provided to cover the semiconductor layer 530 having such a high aspect ratio.
  • the insulating layer 550 and a part of the conductive layer 560 are provided so as to sandwich the semiconductor layer 530 in a folded state.
  • the semiconductor layer 530 and the conductive layer 560 are provided facing each other with the insulating layer 550 sandwiched between them on the upper part, the side surface on the A1 side, and the side surface on the A2 side of the semiconductor layer 530.
  • the upper part, the side surface on the A1 side, and the side surface on the A2 side of the semiconductor layer 530 each function as a channel formation region. Therefore, compared to the case where the semiconductor layer 530 is formed in a planar shape, the channel width of the transistor 500mf is larger by the side surface on the A1 side and the side surface on the A2 side of the semiconductor layer 530.
  • the channel width By increasing the channel width as described above, the on-current of the transistor 500mf can be increased. Furthermore, the mutual conductance of the transistor 500mf is improved. Furthermore, the frequency characteristics of the transistor 500mf are improved. By using the transistor 500mf in one or both of the pixel circuit and the driver circuit included in a display device, a display device with a high frame frequency can be provided. Furthermore, in the above structure, by providing the semiconductor layer 530, the channel width can be increased without increasing the area occupied by the transistor 500mf. This allows the pixel circuit and the driver circuit to be miniaturized or highly integrated.
  • the upper part of the semiconductor layer 530 preferably has a curved shape.
  • a curved shape can prevent defects such as voids from being formed in the insulating layer 550 and the conductive layer 542 near the upper part of the semiconductor layer 530.
  • a curved shape is provided on both the A1 side (A3 side) and the A2 side (A4 side) of the upper part of the semiconductor layer 530, resulting in a symmetrical structure, but the present invention is not limited to this.
  • the semiconductor layer 530 has a shape with a high aspect ratio, it is preferable to form the semiconductor layer 530, for example, by first forming a pillar and then forming the semiconductor layer 530 in a sidewall shape on the side surface of the pillar. Therefore, it is preferable to form the semiconductor layer 530 using the ALD method, which has good coverage. Furthermore, when the semiconductor layer 530 has a laminated structure, it is preferable to form at least one layer, preferably the layer in contact with the pillar, using the ALD method.
  • the semiconductor layer 530 By forming the semiconductor layer 530 in a sidewall shape in contact with the side surfaces of multiple pillars, multiple semiconductor layers 530 can be formed simultaneously, as shown in FIG. 14A.
  • the distance between each semiconductor layer 530 can be set according to the size and shape of the pillar. Therefore, the distance between each semiconductor layer 530 can be reduced, the area occupied by the transistor 500mf can be reduced, and a display device can be highly integrated.
  • the top surface shape of the semiconductor layer 530 is a circumferential shape with both ends coinciding (it can also be called a frame shape, annular shape, doughnut shape, or closed curve shape).
  • the semiconductor layer 530 can also be said to have a shape with an opening in the center. Note that in FIG. 14A, the top surface shape of the semiconductor layer 530 is linearly symmetrical about the dashed dotted line A1-A2, but the present invention is not limited to this. For example, the top surface shape of the semiconductor layer 530 can also be asymmetrical.
  • FIG. 14A shows a structure in which two pillars are arranged in the direction of the dashed dotted line A1-A2, and a circumferential semiconductor layer 530 is formed in contact with the side surface of each pillar.
  • the semiconductor layer 530 preferably overlaps with the conductive layer 560 at two or more places in a plan view. That is, the semiconductor layer 530 and the conductive layer 560 have two or more overlapping regions.
  • FIG. 14B a plurality of fin-shaped semiconductor layers 530 are formed in a cross-sectional view in the channel width direction.
  • Each of the plurality of fin-shaped semiconductor layers 530 functions as a channel formation region. That is, the transistor 500mf functions as a multi-channel type transistor. Therefore, the channel width can be further increased in the transistor 500mf. Since the transistor 500mf has a plurality of fin-shaped semiconductor layers 530, the transistor 500mf may be called a multi-fin structure transistor.
  • circumferential semiconductor layers 530 may be provided in any configuration.
  • the present invention is not limited to this.
  • a configuration in which one or three or more circumferential semiconductor layers 530 are provided may be used.
  • the circumferential semiconductor layers 530 may be joined together to form a semiconductor layer 530 having a shape with multiple openings.
  • the semiconductor layer 530 may have a configuration that is not circumferential.
  • the transistor 500mf shown in FIG. 14A to FIG. 14D may have one fin-shaped semiconductor layer 530 that intersects with the conductive layer 540a, the insulating layer 550, the conductive layer 560, and the conductive layer 540b, as in the transistor 500sf shown in FIG. 16A to FIG. 16D.
  • the perspective schematic diagrams of the transistor in this case are as shown in FIG. 17A and FIG. 17B.
  • FIG. 18 is a schematic cross-sectional view of an example of the memory circuit MDV shown in FIGS. 10A, 10B, and 11, which is different from FIG.
  • the memory circuit MDV in FIG. 18 differs from the memory circuit MDV in FIG. 12 in that the transistors included in layer SS2 are vertical channel transistors.
  • each of the transistors MN11 and MN12 can also be called a VFET (Vertical Field Effect Transistor), a vertical transistor, or a vertical channel transistor.
  • VFET Vertical Field Effect Transistor
  • FIG. 19A shows a schematic plan view of an example of a memory circuit MDV
  • FIG. 19B shows a schematic cross-sectional view of the arithmetic device.
  • FIG. 18 is a schematic cross-sectional view taken along dashed line A1-A2 in FIG. 19A.
  • FIG. 19B is a schematic cross-sectional view taken along dashed line A3-A4 in FIG. 19A.
  • FIG. 19B shows selected transistors and capacitive elements included in layer SS2.
  • transistor MN12 which is a vertical channel transistor
  • capacitance element C1 located above the transistor MN12
  • transistor MN11 located above the capacitance element C1.
  • An insulating layer IS1 and a conductive layer that will become the wiring RWL are stacked in this order above the conductive layer that will become the wiring RBL.
  • An opening is formed in the conductive layer that will become the wiring RBL, the insulating layer IS1, and the conductive layer that will become the wiring RWL, and a semiconductor layer SC1 is formed on the side and bottom of the opening.
  • the semiconductor layer SC1 is also formed on the upper surface of the conductive layer that will become the wiring RWL.
  • An insulating layer GI1 is formed on the upper surface of the semiconductor layer SC1, on the side of the conductive layer that will become the wiring RWL, and above the insulating layer IS1.
  • a conductive layer ME3 is formed on the upper surface of the insulating layer GI1 so as to fill the opening.
  • a conductive layer ME4 is formed on the upper surface of the conductive layer ME3.
  • a portion of the conductive layer that becomes the wiring RBL functions as one of the source and drain of transistor MN12.
  • a portion of the conductive layer that becomes the wiring RWL functions as the other of the source and drain of transistor MN12.
  • a portion of the conductive layer ME3 functions as the gate of transistor MN12.
  • a vertical channel transistor can be formed in which the channel length direction has a component in the height direction (vertical direction). Furthermore, the channel length of a vertical channel transistor depends on the film thickness of the insulating layer IS1, and the thinner the insulating layer IS1, the shorter the channel length, so the on-current of transistor MN12 can be increased. On the other hand, the thicker the insulating layer IS1, the longer the channel length, so the off-current of transistor MN12 can be reduced.
  • the conductive layer that will become the wiring RBL is provided along the direction of the dashed line A1-A2 as shown in FIG. 19A.
  • the conductive layer that will become the wiring RWL is provided along the direction of the dashed line A3-A4 as shown in FIG. 19A.
  • the wirings connecting the vertical channel transistors are not formed by the same process, but by different processes. This results in the wirings connecting the vertical channel transistors having overlapping areas in a plan view. In other words, the wirings connecting the vertical channel transistors are provided at different heights, which reduces the parasitic capacitance generated in each wiring. This allows the drive frequency of the transistor MN12 to be increased, and the drive speed of the memory circuit MDV to be increased.
  • a conductive layer ME4 is formed above the conductive layer ME3, and an insulating layer DI and a conductive layer that will become the wiring VGE are stacked in this order above the conductive layer ME4.
  • an insulating layer DI is formed on the side and top surface of the conductive layer ME4, and a conductive layer that will become the wiring VGE is formed so as to include an area that overlaps with the side of the conductive layer ME4.
  • the capacitance element C1 is formed in the region where the conductive layer ME4 and the conductive layer that will become the wiring VGE overlap with the insulating layer DI in between.
  • a part of the conductive layer ME4 functions as one of a pair of electrodes of the capacitance element C1
  • a part of the conductive layer that will become the wiring VGE functions as the other of the pair of electrodes of the capacitance element C1.
  • the conductive layer that will become the wiring VGE is provided along the direction of the dashed line A1-A2, as shown in FIG. 19A.
  • an insulating layer DI, an insulating layer IS2, and a conductive layer that will become the wiring WBL are stacked in this order.
  • An opening is formed in the conductive layer ME4, the insulating layer DI, the insulating layer IS2, and the conductive layer that will become the wiring WBL, and a semiconductor layer SC2 is formed on the side and bottom of the opening.
  • the semiconductor layer SC2 is also formed on the upper surface of the conductive layer that will become the wiring WBL.
  • An insulating layer GI2 is formed on the upper surface of the semiconductor layer SC2, on the side of the conductive layer that will become the wiring WBL, and above the insulating layer IS2.
  • a conductive layer ME6 is formed on the upper surface of the insulating layer GI2 so as to fill the opening.
  • a conductive layer that will become the wiring WWL is formed on the upper surface of the conductive layer ME6.
  • a portion of the conductive layer ME4 functions as one of the source and drain of transistor MN11.
  • a portion of the conductive layer that becomes the wiring WBL functions as the other of the source and drain of transistor MN11.
  • a portion of the conductive layer ME6 functions as the gate of transistor MN11.
  • the channel length of transistor MN11 is determined by the film thickness of insulating layer IS2. Therefore, the thinner the insulating layer IS2, the larger the on-current of transistor MN11 can be. On the other hand, the thicker the insulating layer IS2, the smaller the off-current of transistor MN11 can be.
  • the conductive layer that will become the wiring WBL is provided along the direction of the dashed line A1-A2 as shown in FIG. 19A.
  • the conductive layer that will become the wiring WWL is provided along the direction of the dashed line A3-A4 as shown in FIG. 19A.
  • transistors MN11 and MN12 can be fabricated stacked on top of each other. This allows the circuit area of the memory circuit MDV to be reduced.
  • ⁇ Cross-sectional configuration example 3> 20 is a schematic cross-sectional view of an example of the memory circuit MDV shown in FIGS. 10A, 10B, and 11, which is different from FIG.
  • the memory circuit MDV in FIG. 20 differs from the memory circuit MDV in FIG. 12 in that it has a plurality of layers SS2 shown in FIG. 10A and FIG. 11.
  • the memory circuit MDV in FIG. 20 illustrates layers SS2[1] and SS2[2] as the plurality of layers SS2.
  • the description of layer SS1 of the memory circuit MDV in FIG. 12 can be referred to.
  • the description of layer SS2 of the memory circuit MDV in FIG. 12 can be referred to.
  • the memory circuit MDV in FIG. 20 can be configured by providing layer SS2[2] above the memory circuit MDV in FIG. 12.
  • the layer SS2[2] of the memory circuit MDV in FIG. 20 has a substrate BS.
  • the transistor MN11, the transistor MN12, and the capacitance element C1 are formed on the substrate BS.
  • the configuration of the memory cell 10 formed on the substrate BS is the same as the memory cell 10 included in the layer SS2 of the memory circuit MDV in FIG. 12, but the configuration of the memory cell 10 in FIG. 20 can be changed depending on the situation.
  • the substrate BS can be a substrate that can be used as the substrate included in layer SS1 (e.g., substrate 311).
  • the transistor included in layer SS2[2] can be a Si transistor.
  • through electrode technology e.g., TSV: Through Silicon Via
  • the layers SS2[1] and SS2[2] can be connected via the substrate BS.
  • the substrate BS can be mounted on the substrate 311 by flip-chip bonding or wire bonding.
  • a bonding layer can be provided between the substrates to be bonded, and one or both of a surface activated bonding method and a hydrophilic bonding method can be used.
  • Cu-Cu (copper-copper) direct bonding can also be used.
  • semiconductor device of one embodiment of the present invention is not limited to the structures shown in FIGS. 10A, 10B, 11, 12, 18, and 20.
  • the semiconductor device of one embodiment of the present invention can be modified as appropriate from the structures shown in FIGS. 10A, 10B, 11, 12, 18, and 20.
  • layer SS2[1] and layer SS2[2] are shown as layers including memory cells 10, but the number of layers including memory cells 10 can be three or more.
  • FIG. 21 shows a schematic perspective view of the processing device 960.
  • the processing device 960 shown in FIG. 21 can be applied to, for example, a CPU.
  • the processing device 960 can also be applied to processors such as a GPU, a TPU (Tensor Processing Unit), or an NPU (Neural Processing Unit) that have a larger number (tens to hundreds) of processor cores capable of parallel processing than a CPU.
  • processors such as a GPU, a TPU (Tensor Processing Unit), or an NPU (Neural Processing Unit) that have a larger number (tens to hundreds) of processor cores capable of parallel processing than a CPU.
  • the processing device 960 shown in FIG. 21 has an ALU 991 (ALU: Arithmetic logic unit, arithmetic circuit), an ALU controller 992, an instruction decoder 993, an interrupt controller 994, a timing controller 995, a register 996, a register controller 997, a bus interface 998, a cache 999, and a cache interface 989 on a substrate 990.
  • the substrate 990 is made of a semiconductor substrate, an SOI substrate, a glass substrate, or the like. It may be equipped with a rewritable ROM and a ROM interface.
  • the cache 999 and the cache interface 989 may be provided on separate chips.
  • the cache 999 is connected to a main memory provided on a separate chip via a cache interface 989.
  • the cache interface 989 has a function of supplying a portion of the data held in the main memory to the cache 999.
  • the cache interface 989 also has a function of outputting a portion of the data held in the cache 999 to the ALU 991 or register 996 via the bus interface 998.
  • the cache 999 may include, for example, the memory circuit MDV described in embodiment 2.
  • the processing device 960 has the memory cell 10 described in embodiment 2 and the drive circuit area 50. This may allow the processing device 960 to be made smaller, and may also allow the drive frequency of the processing device 960 to be increased.
  • the processing device 960 shown in FIG. 21 is merely one example of a simplified configuration, and the actual processing device 960 has a wide variety of configurations depending on the application.
  • the more cores there are, the more preferable it is, but for example, two, preferably four, more preferably eight, even more preferably twelve, and even more preferably sixteen or more.
  • the number of bits that the processing device 960 can handle in the internal computing circuit, data bus, etc. can be, for example, 8 bits, 16 bits, 32 bits, 64 bits, 128 bits, or more.
  • Instructions input to the processing unit 960 via the bus interface 998 are input to the instruction decoder 993, decoded, and then input to the ALU controller 992, the interrupt controller 994, the register controller 997, and the timing controller 995.
  • the ALU controller 992, interrupt controller 994, register controller 997, and timing controller 995 perform various controls based on the decoded instructions. Specifically, the ALU controller 992 generates signals for controlling the operation of the ALU 991. Furthermore, while the processing unit 960 is executing a program, the interrupt controller 994 determines and processes interrupt requests from external input/output devices, peripheral circuits, etc. based on their priority and mask state. The register controller 997 generates the address of the register 996, and reads or writes to the register 996 depending on the state of the processing unit 960.
  • the timing controller 995 also generates signals that control the timing of the operations of the ALU 991, the ALU controller 992, the instruction decoder 993, the interrupt controller 994, and the register controller 997.
  • the timing controller 995 includes an internal clock generating unit that generates an internal clock signal based on a reference clock signal, and supplies the internal clock signal to the various circuits described above.
  • the lowest level cache can be called an LLC (Last Level cache).
  • LLC Low Level cache
  • an LLC is not required to operate faster than higher level caches, it is desirable for it to have a large storage capacity.
  • the OS memory of one embodiment of the present invention is suitable for use as an LLC because it operates quickly and can retain data for long periods of time. Note that the OS memory of one embodiment of the present invention can also be applied to an FLC (Final Level cache).
  • a configuration can be used in which SRAM is used for the higher-level cache (L1 cache, L2 cache, etc.), and the OS memory of one aspect of the present invention is used for the LLC. Also, as shown in FIG. 22B, not only the OS memory but also DRAM can be used for the main memory.
  • Embodiment 5 electronic components, electronic devices, large scale computers, space equipment, and data centers (also referred to as data centers (DCs)) that can use the memory circuit or a memory device including the memory circuit described in the above embodiment will be described.
  • the electronic components, electronic devices, large scale computers, space equipment, and data centers that use the semiconductor device of one embodiment of the present invention are effective in achieving high performance, such as low power consumption.
  • the electronic component 700 is provided with, for example, a lead frame 712.
  • a portion of the lead frame 712 located on the substrate 701 is covered with a mold 711, and another portion of the lead frame 712 is exposed to the outside of the mold 711.
  • the lead frame 712 exposed to the outside of the mold 711 functions as, for example, a terminal for mounting the electronic component 700 to a printed circuit board.
  • electrode pads 713 are provided on a lead frame 712, and the electrode pads 713 are electrically connected to the semiconductor device 710 via wires 714.
  • the electronic component 700 is mounted on the printed circuit board, for example, by contacting the lead frame 712 with wiring on the printed circuit board. In this way, a mounted board is completed by combining multiple electronic components and electrically connecting them on the printed circuit board.
  • the semiconductor device 710 has a driver circuit layer 715 and a memory layer 716.
  • the memory layer 716 can have a configuration in which multiple memory cell arrays are stacked.
  • the semiconductor device 710 can also include the memory circuit or memory device described in the above embodiment.
  • the stacked configuration of the drive circuit layer 715 and memory layer 716 can be a monolithic stacked configuration.
  • the layers can be connected to each other without using through-electrode technology (e.g., TSV, etc.) and bonding technology such as Cu-Cu (copper-copper) direct bonding.
  • through-electrode technology e.g., TSV, etc.
  • bonding technology such as Cu-Cu (copper-copper) direct bonding.
  • the memory as an on-chip memory, it is possible to reduce the size of the connection wiring, etc., compared to technologies that use through electrodes such as TSVs, and it is also possible to increase the number of connection pins. Increasing the number of connection pins enables parallel operation, making it possible to improve the memory bandwidth (also called memory bandwidth).
  • the multiple memory cell arrays in the memory layer 716 are formed using OS transistors and the multiple memory cell arrays are monolithically stacked.
  • OS transistors By configuring the multiple memory cell arrays as monolithic stacks, it is possible to improve either or both of the memory bandwidth and the memory access latency.
  • the bandwidth is the amount of data transferred per unit time
  • the access latency is the time from access to the start of data exchange.
  • Si transistors when Si transistors are used for the memory layer 716, it is difficult to configure the memory layer 716 as a monolithic stack compared to OS transistors. Therefore, it can be said that OS transistors have a superior structure to Si transistors in the monolithic stack configuration.
  • the semiconductor device 710 may also be referred to as a die.
  • a die refers to a chip piece obtained during the semiconductor chip manufacturing process by forming a circuit pattern on, for example, a disk-shaped substrate (also called a wafer) and cutting it into a dice shape.
  • Semiconductor materials that can be used for the die include, for example, silicon (Si), silicon carbide (SiC), and gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also called a silicon wafer
  • a silicon die obtained from a silicon substrate (also called a silicon wafer) may be called a silicon die.
  • FIG. 23C a modified example of electronic component 700 is shown in FIG. 23C.
  • Electronic component 700A shown in FIG. 23C does not use lead frame 712 as in electronic component 700, but has electrodes 733 provided on the bottom of substrate 701. Electrodes 733 function as connection terminals for mounting electronic component 700A on a printed circuit board.
  • FIG. 23C shows an example in which electrodes 733 are formed with solder balls.
  • BGA Bit Grid Array
  • substrate 701 is provided with through-hole vias, and conductive layer 732 that functions as wiring is provided in these vias.
  • Electrode pad 713 is provided above conductive layer 732 on substrate 701 so as to be in contact with it, and electrode 733 is provided below conductive layer 732 below substrate 701 so as to be in contact with it.
  • the electrodes 733 can be formed with conductive pins instead of solder balls.
  • PGA Peripheral Component Interconnect
  • the electronic component 700A can be mounted on other substrates using various mounting methods, not limited to BGA and PGA.
  • mounting methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), and QFN (Quad Flat Non-leaded package).
  • the electronic component according to one embodiment of the present invention can be in the form of a SiP (System in Package) or MCM (Multi Chip Module).
  • the electronic component 700C shown in FIG. 23D has an interposer 731 provided on a package substrate 734 (printed circuit board), and a semiconductor device 735 and a plurality of semiconductor devices 710 provided on the interposer 731.
  • the semiconductor device 710 is used as a high bandwidth memory (HBM).
  • HBM high bandwidth memory
  • the semiconductor device 735 can be used as an arithmetic circuit in an integrated circuit such as a CPU, a GPU, or an FPGA (Field Programmable Gate Array).
  • the package substrate 734 may be, for example, a ceramic substrate, a plastic substrate, or a glass epoxy substrate.
  • the interposer 731 may be, for example, a silicon interposer or a resin interposer.
  • the interposer 731 has multiple wirings and functions to electrically connect multiple integrated circuits with different terminal pitches.
  • the multiple wirings are provided in a single layer or multiple layers.
  • the interposer 731 also functions to electrically connect the integrated circuits provided on the interposer 731 to electrodes provided on the package substrate 734.
  • the interposer is sometimes called a "rewiring substrate” or "intermediate substrate.”
  • a through electrode is provided in the interposer 731, and the integrated circuits and the package substrate 734 are electrically connected using the through electrode.
  • a TSV can also be used as the through electrode.
  • the interposer that implements the HBM requires fine, high-density wiring. Therefore, it is preferable to use a silicon interposer for the interposer that implements the HBM.
  • silicon interposers In addition, in SiP and MCM using silicon interposers, deterioration in reliability due to differences in the expansion coefficient between the integrated circuit and the interposer is unlikely to occur. In addition, since the surface of the silicon interposer is highly flat, poor connections between the integrated circuit mounted on the silicon interposer and the silicon interposer are unlikely to occur. In particular, it is preferable to use silicon interposers in 2.5D packages (2.5-dimensional mounting) in which multiple integrated circuits are arranged horizontally on the interposer.
  • a monolithic stacking configuration using OS transistors is preferable.
  • a memory cell array stacked using TSVs and a monolithically stacked memory cell array can be combined.
  • a structure combining a memory cell array stacked using TSVs and a monolithically stacked memory cell array is sometimes called a composite structure.
  • the temperature of the electronic component 700C becomes high due to heat generated by electric current or the like, the characteristics of the circuit elements (e.g., transistors) in the electronic component 700C may deteriorate, so it is preferable to provide a heat sink (heat sink) on the electronic component 700C so that it overlaps the electronic component.
  • a heat sink heat sink
  • FIG. 24A a perspective view of an electronic device 6500 is shown in FIG. 24A.
  • the electronic device 6500 shown in FIG. 24A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and a control device 6509.
  • the control device 6509 includes, for example, one or more selected from a CPU, a GPU, and a memory circuit.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6502, the control device 6509, and the like.
  • the electronic device 6600 shown in FIG. 24B is an information terminal that can be used as a notebook personal computer.
  • the electronic device 6600 has a housing 6611, a keyboard 6612, a pointing device 6613, an external connection port 6614, a display portion 6615, and a control device 6616.
  • the control device 6616 has, for example, one or more components selected from a CPU, a GPU, and a memory circuit.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6615, the control device 6616, and the like.
  • the semiconductor device of one embodiment of the present invention is preferably used for the control device 6509 and the control device 6616, since power consumption can be reduced.
  • Fig. 24C shows a perspective view of multiple large computers 5600 installed in a server room or the like.
  • multiple rack-mounted computers 5620 are stored in a rack 5610.
  • the large computer 5600 may also be called a supercomputer.
  • Computer 5620 has a motherboard, which is provided with multiple slots, multiple connection terminals, etc. As an example, one or multiple PC cards can be inserted into the slot.
  • the PC card is an example of a processing board equipped with a processor such as a CPU or GPU.
  • the processor can be the electronic component 700.
  • the mainframe computer 5600 can also function as a parallel computer. By using the mainframe computer 5600 as a parallel computer, it is possible to perform large-scale calculations, such as those required for learning and inference in artificial intelligence.
  • the semiconductor device of one embodiment of the present invention can be suitably used in space equipment (eg, equipment having a function of processing and storing information).
  • the semiconductor device of one embodiment of the present invention can include an OS transistor.
  • the OS transistor has small fluctuations in electrical characteristics due to radiation exposure.
  • the OS transistor has high resistance to radiation and can be preferably used in an environment where radiation may be incident.
  • the OS transistor can be preferably used in outer space.
  • an artificial satellite 6800 is shown as an example of space equipment.
  • the artificial satellite 6800 has a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • a planet 6804 is shown as an example of outer space.
  • outer space refers to an altitude of 100 km or more, for example, but the outer space described in this specification may include the thermosphere, mesosphere, and stratosphere.
  • a battery management system also called BMS
  • a battery control circuit can be provided for the secondary battery 6805.
  • the use of OS transistors in the battery management system or battery control circuit is preferable because it consumes low power and has high reliability even in space.
  • outer space is an environment with radiation levels 100 times higher than on Earth.
  • radiation include electromagnetic waves (electromagnetic radiation) such as X-rays and gamma rays, as well as particle radiation such as alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays.
  • the power required for the operation of the satellite 6800 is generated.
  • the amount of power generated is small. Therefore, there is a possibility that the power required for the operation of the satellite 6800 will not be generated.
  • a secondary battery 6805 can be provided on the satellite 6800.
  • the solar panel is sometimes referred to as a solar cell module.
  • Satellite 6800 can generate a signal.
  • the signal is transmitted via antenna 6803, and can be received, for example, by a receiver located on the ground or by another satellite.
  • the position of the receiver that received the signal can be measured.
  • satellite 6800 can constitute a satellite positioning system.
  • the control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using, for example, one or more components selected from a CPU, a GPU, and a memory circuit.
  • the control device 6807 is preferably a semiconductor device according to one embodiment of the present invention.
  • an OS transistor Compared to a Si transistor, an OS transistor has smaller fluctuations in electrical characteristics due to radiation exposure. In other words, an OS transistor has high reliability even in an environment where radiation may be incident, and can be preferably used.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)

Abstract

消費電力が低減された、記憶セルへの書き込み又は読み出しを行う増幅回路を提供する。 第１乃至第６スイッチとセンスアンプとを有する増幅回路である。センスアンプは、ラッチ型であり、第１入出力端子と、第２入出力端子と、を有する。第１スイッチの第１端子は、第２スイッチの第１端子に電気的に接続され、第２スイッチの第２端子は、第３スイッチの第１端子と、センスアンプの第１入出力端子と、に電気的に接続されている。第４スイッチの第１端子は、第５スイッチの第１端子に電気的に接続され、第５スイッチの第２端子は、第６スイッチの第１端子と、センスアンプの第２入出力端子に電気的に接続されている。第１スイッチの制御端子と、第５スイッチの制御端子と、のそれぞれは、第１配線に電気的に接続され、第３スイッチの制御端子と、第６スイッチの制御端子と、のそれぞれは、第２配線に電気的に接続されている。

Description

増幅回路、記憶回路及び電子機器
　本発明の一態様は、増幅回路、記憶回路及び電子機器に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法又は製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ又は組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置（液晶表示装置を含む）、発光装置、蓄電装置、撮像装置、記憶装置、処理装置、信号処理装置、センサ、演算装置（プロセッサを含む）、電子機器、システム、それらの駆動方法、それらの製造方法又はそれらの検査方法を一例として挙げることができる。
　近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する記憶装置が求められている。単位面積あたりの記憶容量を増加させるためには、駆動回路の上方に、複数のメモリセルが積層された構成が有効である（特許文献１）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセル（本明細書では、記憶セルと呼ぶ場合がある）の積層数に応じて増加させることができる。
　また、同じ層内においてメモリセルの数を増やすことでも、記憶装置の記憶容量を増大させることができる。一方で、メモリセルの数を増やした場合、誤ったデータが読み出されるリスクも生じうる。例えば、ゲインセル型のメモリセルにおいて、非選択状態のメモリセルの数が大きくなるほど、それらのメモリセルから読み出しビット線に流れるリーク電流が増大するため、読み出しビット線の電位が、正しい電位からずれてしまう場合がある。特許文献２では、列回路（本明細書では、増幅回路、書き込み回路、読み出し回路などと呼称する）にリーク電流をキャンセルする回路を設けて、読み出しビット線の電位を正しい電位に補正する構成が開示されている。
　また、記憶装置の一例としては、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）に含まれているキャッシュメモリが挙げられる。例えば、非特許文献１には、ＣＰＵのキャッシュメモリとして、酸化物半導体であるインジウムガリウム亜鉛酸化物を用いたトランジスタを適用したＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が記載されている。
国際公開第２０２２／２３８７９８号 国際公開第２０１８／７３７０８号
Ｓ．Ｙａｍａｚａｋｉ　ａｎｄ　Ｍ．Ｆｕｊｉｔａ，"Ｐｈｙｓｉｃｓ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ　ｏｆ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＣＡＡＣ−ＩＧＺＯ：Ａｐｐｌｉｃａｔｉｏｎ　ｔｏ　ＬＳＩ"，（米国），Ｗｉｌｅｙ−ＳＩＤ　Ｓｅｒｉｅｓ　ｉｎ　Ｄｉｓｐｌａｙ　Ｔｅｃｈｎｏｌｏｇｙ，２０１６，ｐｐ．１８１−１９２
　特許文献２に記載の通り、ゲインセル型の記憶セルへのデータの書き込み動作と、当該記憶セルからのデータの読み出し動作と、には、センスアンプなどの増幅器を含む列回路が必要となる。また、当該列回路には、プリチャージ用の電位を与えるための配線、比較用の電位（リファレンス電位と呼称する場合がある）となる電位を与えるための配線、センスアンプに電源電位を与えるための配線などが接続されている。
　当該列回路には、複数のスイッチが設けられており、各スイッチのオン状態又はオフ状態を制御することによって、列回路は、上述した配線が与える各電位を得ることができる。なお、各スイッチのオン状態又はオフ状態によっては、上述した配線間において貫通電流が発生する場合があり、これが増幅回路の消費電力が高くなる要因となり得る。
　例えば、上述したセンスアンプの高電源電位入力端子に、高電源電位を与える配線が接続され、低電源電位入力端子に低電源電位を与える配線が接続されている場合、センスアンプが活性状態のときには、センスアンプの２つの入出力端子の一方は、低電源電位を与える配線と導通状態となり、センスアンプの２つの入出力端子の他方は、高電源電位を与える配線と導通状態となる。このとき、センスアンプの２つの入出力端子の一方が、プリチャージ用の電位などを与える配線と導通状態となっている場合、低電源電位を与える配線と、プリチャージ用の電位などを与える配線との間に貫通電流が発生することがある。この貫通電流の発生により、増幅回路の消費電力が高くなる場合がある。
　また、センスアンプは、２つの入出力端子のそれぞれの電位を高レベル電位と低レベル電位に増幅するため、正しくセンシングを行うには、２つの入出力端子に備わる寄生容量を互いに極力揃えることが好ましい。また、センスアンプの動作を速めるためには当該寄生容量の値を低くすることが好ましい。
　特許文献２を参照すると、列回路には、センスアンプの２つの入出力端子の一方と、記憶セルと、の間には、スイッチとして機能する論理回路が設けられている。このように、センスアンプの２つの入出力端子のそれぞれに接続される回路素子が異なっている場合、当該センスアンプの２つの入出力端子に備わる寄生容量に差が生じるため、記憶セルから読み出されたデータが正しくセンシングされず、誤ったデータが読み出される場合がある。同様に、記憶セルに書き込むデータが正しくセンシングされず、誤ったデータが書き込まれる場合がある。
　また、ゲインセル型の記憶セルにおいて、保持しているデータの劣化を防ぐために、適当なタイミングで、記憶セルに備わる、データを保持しているノードの電位のリフレッシュが行われる。リフレッシュ動作を多くすることで、記憶セルのデータを長期間保持することができるが、リフレッシュ動作が多くなるほど、消費電力も大きくなる。
　本発明の一態様は、消費電力が低減された増幅回路を提供することを課題の一とする。又は、本発明の一態様は、記憶セルへのデータの書き込み又は記憶セルからのデータの読み出しが可能な増幅回路を提供することを課題の一とする。又は、本発明の一態様は、高電源電位を与える配線と低電源電位を与える配線との間において、貫通電流が生じにくい、又は貫通電流を極めて小さくできる増幅回路を提供することを課題の一とする。又は、本発明の一態様は、読み出し時又は書き込み時にデータを正しくセンシングを行う増幅回路を提供することを課題の一とする。又は、本発明の一態様は、上記の増幅回路を有する記憶回路を提供することを課題の一とする。又は、本発明の一態様は、上記の記憶回路を有する電子機器を提供することを課題の一とする。又は、本発明の一態様は、新規な増幅回路、新規な記憶回路、又は新規な電子機器を提供することを課題の一とする。
　なお、本発明の一態様の課題は、上記課題に限定されない。上記課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記課題及び他の課題のうち、少なくとも一つの課題を解決するものであって、上記課題及び他の課題の全てを解決する必要はない。
　本発明の一態様は、上記課題を鑑みなされたもので、第１スイッチと、第２スイッチと、第３スイッチと、第４スイッチと、第５スイッチと、第６スイッチと、センスアンプと、を有する増幅回路である。特に、センスアンプは、ラッチ型であって、第１入出力端子及び第２入出力端子のそれぞれの電位に応じて、第１入出力端子又は第２入出力端子の一方の電位を高レベル電位に増幅し、且つ第１入出力端子又は第２入出力端子の他方の電位を低レベル電位に増幅する機能を有するものとする。
　当該増幅回路において、センスアンプの第１入出力端子には、第２スイッチを介して、書き込みビット線が接続され、センスアンプの第２入出力端子には、第５スイッチを介して、読み出しビット線が接続されている。なお、当該増幅回路によって、データの書き込み又はデータの読み出しが行われる、ゲインセル型の記憶セルは、当該書き込みビット線と、当該読み出しビット線と、に接続されている。
　また、書き込みビット線には、第１スイッチを介して、第１電位を与える配線が接続されている。また、読み出しビット線には、第４スイッチを介して、第２電位を与える配線が接続されている。
　また、センスアンプの第１入出力端子には、第３スイッチを介して、第１データ線が接続され、センスアンプの第２入出力端子には、第６スイッチを介して、第２データ線が接続されている。なお、第１データ線と第２データ線は、互いに対となる配線であって、書き込み用のデータ、又は記憶セルから読み出したデータを、相補データとして入出力する配線である。
　本発明の一態様の増幅回路は、上記の通り、ラッチ型のセンスアンプを用いて、且つ各スイッチのオン状態とオフ状態と制御することで、ゲインセル型の記憶セルへの書き込みデータに応じた電位を増幅し、ゲインセル型の記憶セルからの読み出しデータに応じた電位を増幅し、又はゲインセル型の記憶セルに保持された電位の再書き込み（書き戻し、又はリフレッシュと呼ばれる場合がある）を行う。
　以下に、上記課題を解決するための増幅回路、記憶回路及び電子機器の一例を記載する。
（１）
　本発明の一態様は、第１スイッチと、第２スイッチと、第３スイッチと、第４スイッチと、第５スイッチと、第６スイッチと、センスアンプと、を有する増幅回路である。センスアンプは、第１入出力端子と、第２入出力端子と、を有する。
　第１スイッチの第１端子は、第２スイッチの第１端子に電気的に接続され、第２スイッチの第２端子は、第３スイッチの第１端子と、センスアンプの第１入出力端子と、に電気的に接続されている。また、第４スイッチの第１端子は、第５スイッチの第１端子に電気的に接続され、第５スイッチの第２端子は、第６スイッチの第１端子と、センスアンプの第２入出力端子に電気的に接続されている。第１スイッチの制御端子と、第５スイッチの制御端子と、のそれぞれは、第１配線に電気的に接続され、第３スイッチの制御端子と、第６スイッチの制御端子と、のそれぞれは、第２配線に電気的に接続されている。
　センスアンプは、ラッチ型であり、第１入出力端子及び第２入出力端子のそれぞれの電位に応じて、第１入出力端子又は第２入出力端子の一方の電位を高レベル電位に増幅し、且つ第１入出力端子又は第２入出力端子の他方の電位を低レベル電位に増幅する機能を有する。
（２）
　又は、本発明の一態様は、上記（１）において、第１スイッチと、第２スイッチと、第５スイッチと、のそれぞれがアナログスイッチであり、第３スイッチが第１トランジスタを有し、第４スイッチが第２トランジスタを有し、第６スイッチが第３トランジスタを有する構成とすることができる。なお、第１トランジスタのソース又はドレインの一方は、第３スイッチの第１端子に対応し、第１トランジスタのゲートは、第３スイッチの制御端子に対応する。また、第２トランジスタのソース又はドレインの一方は、第４スイッチの第１端子に対応し、第２トランジスタのゲートは、第４スイッチの制御端子に対応する。また、第３トランジスタのソース又はドレインの一方は、第６スイッチの第１端子に対応し、第３トランジスタのゲートは、第６スイッチの制御端子に対応する。
（３）
　又は、本発明の一態様は、上記（２）において、第１トランジスタ及び第３トランジスタのそれぞれがｎチャネル型トランジスタであり、第２トランジスタがｐチャネル型トランジスタである構成とすることができる。
　特に、第１トランジスタ乃至第３トランジスタのそれぞれは、チャネル形成領域にシリコンを有することが好ましい。
（４）
　又は、本発明の一態様は、上記（１）乃至（３）のいずれか一に記載の増幅回路と、記憶セルと、を有する記憶回路である。記憶セルは、第４トランジスタと、第５トランジスタと、容量素子と、を有する。
　第１スイッチの第１端子と、第２スイッチの第１端子と、のそれぞれは、第３配線に電気的に接続され、第４スイッチの第１端子と、第５スイッチの第１端子と、のそれぞれは、第４配線に電気的に接続されている。また、第４トランジスタのソース又はドレインの一方は、第５トランジスタのゲートと、容量素子の第１端子に電気的に接続され、第４トランジスタのソース又はドレインの他方は、第３配線に電気的に接続され、第５トランジスタのソース又はドレインの一方は、第４配線に電気的に接続されている。
（５）
　又は、本発明の一態様は、上記（４）において、第４トランジスタ及び第５トランジスタのそれぞれが、チャネル形成領域に酸化物半導体を有する構成とすることができる。
　なお、酸化物半導体は、インジウム、亜鉛及び元素Ｍから選ばれる一又は複数を有する。また、元素Ｍは、アルミニウム、ガリウム、シリコン、イットリウム、錫、銅、バナジウム、クロム、マンガン、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、カルシウム、ストロンチウム、バリウム、コバルト及びアンチモンから選ばれた一又は複数である。
（６）
　又は、本発明の一態様は、上記（５）に記載の記憶回路と、筐体と、を有する電子機器である。
　本発明の一態様の増幅回路は、上記（１）乃至（３）のいずれか一の記載の構成を有することで、ゲインセル型の記憶セルへのデータの書き込み時、又はゲインセル型の記憶セルからのデータの読み出し時において、高電源電位を与える配線と低電源電位を与える配線との間における、貫通電流が生じにくい、又は貫通電流を極めて小さくできる動作方法を行うことができる。これにより、増幅回路の消費電力を低減することができる。
　また、上記動作方法は、ゲインセル型の記憶セルからのデータの読み出し動作の際に、当該データの再書き込み動作を行うことができる。つまり、読み出し動作と同時に再書き込み動作を行うことができるため、記憶セルにおけるデータのリフレッシュ回数を低減することができる。リフレッシュ回数を低減することで、増幅回路の消費電力を低減することができる。
　本発明の一態様によって、消費電力が低減された増幅回路を提供することができる。又は、本発明の一態様によって、記憶セルへのデータの書き込み又は記憶セルからのデータの読み出しが可能な増幅回路を提供することができる。又は、本発明の一態様によって、高電源電位を与える配線と低電源電位を与える配線との間において、貫通電流が生じにくい、又は貫通電流を極めて小さくできる増幅回路を提供することができる。又は、本発明の一態様によって、読み出し時又は書き込み時にデータを正しくセンシングを行う増幅回路を提供することができる。又は、本発明の一態様によって、上記の増幅回路を有する記憶回路を提供することができる。又は、本発明の一態様によって、上記の記憶回路を有する電子機器を提供することができる。又は、本発明の一態様によって、新規な増幅回路、新規な記憶回路、又は新規な電子機器を提供することができる。
　なお、本発明の一態様の効果は、上記効果に限定されない。上記効果は、他の効果の存在を妨げるものではない。また、他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記効果及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１は、増幅回路の一例を示す回路図である。
図２は、増幅回路の一例を示す回路図である。
図３は、増幅回路の一例を示す回路図である。
図４は、記憶セルと増幅回路の一例を示す回路図である。
図５Ａ及び図５Ｂは、記憶セルと増幅回路の一例を示す回路図である。
図６は、記憶セルと増幅回路の動作例を示すタイミングチャートである。
図７は、記憶セルと増幅回路の動作例を示すタイミングチャートである。
図８は、記憶セルと増幅回路の動作例を示すタイミングチャートである。
図９は、記憶セルと増幅回路の動作例を示すタイミングチャートである。
図１０Ａは、記憶回路の構成例を説明する斜視図であり、図１０Ｂは、記憶回路の構成例を説明するブロック図である。
図１１は、記憶回路の構成例を示すブロック図である。
図１２は、記憶回路の構成例を示す断面模式図である。
図１３Ａ及び図１３Ｂは、トランジスタの構成例を示す斜視模式図である。
図１４Ａは、トランジスタの構成例を示す平面模式図であり、図１４Ｂ乃至図１４Ｄは、トランジスタの構成例を示す断面模式図である。
図１５Ａ乃至図１５Ｃは、トランジスタの構成例を示す断面模式図である。
図１６Ａは、トランジスタの構成例を示す平面模式図であり、図１６Ｂ乃至図１６Ｄは、トランジスタの構成例を示す断面模式図である。
図１７Ａ及び図１７Ｂは、トランジスタの構成例を示す斜視模式図である。
図１８は、記憶回路の構成例を示す断面模式図である。
図１９Ａは、トランジスタの構成例を示す平面模式図であり、図１９Ｂは、トランジスタの構成例を示す断面模式図である。
図２０は、記憶回路の構成例を示す断面模式図である。
図２１は、処理装置の構成例を示す斜視模式図である。
図２２Ａ及び図２２Ｂは、各種の記憶装置を階層毎に示す図である。
図２３Ａ乃至図２３Ｄは、電子部品の一例を示す図である。
図２４Ａ及び図２４Ｂは、電子機器の一例を示す図であり、図２４Ｃは、大型計算機の一例を示す図である。
図２５は、宇宙用機器の一例を示す図である。
図２６は、データセンターに適用可能なストレージシステムの一例を示す図である。
図２７Ａ１乃至図２７Ａ７及び図２７Ｂ１乃至図２７Ｂ６は、電気的接続を説明するための回路図である。
（本明細書に関する付記）
　本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（例えば、トランジスタ、ダイオード及びフォトダイオード）を含む回路、同回路を有する装置をいう。また、半導体装置とは、半導体特性を利用することで機能しうる装置全般をいう。半導体装置の一例としては、集積回路が挙げられる。また、半導体装置の一例としては、集積回路を備えたチップも挙げられる、また、半導体装置の一例としては、パッケージにチップを収納した電子部品も挙げられる。また、例えば、記憶装置、表示装置、発光装置、照明装置及び電子機器は、それ自体が半導体装置である場合があり、半導体装置を有している場合がある。
　本明細書における「接続」は、一例としては、「電気的接続」を含む。
　なお、回路素子の接続関係を物として規定するために、「電気的接続」と表現する場合、「電気的接続」は、一例としては、「直接接続」と「間接接続」とを含む。「ＡとＢとが直接的に接続されている」とは、一例としては、ＡとＢとの間に、回路素子（例えば、トランジスタ、または、スイッチなど。なお、配線は回路素子ではない。）を介さないで接続されている場合のことを言う。一方、「ＡとＢとが間接的に接続されている」とは、一例としては、ＡとＢとの間に一つ以上の回路素子を介して接続されている場合のことを言う。
　ここで、「ＡとＢとが間接的に接続されている」と規定する場合は、一例としては、以下の場合の接続関係のことを意味する。つまり、回路が動作していると仮定した場合において、ＡとＢとの間に電気信号の授受又は電位の相互作用などが、回路の動作期間中において発生するタイミングがある場合には、そのような回路は、物として、「ＡとＢとが間接的に接続されている」、と規定することが出来る。なお、ＡとＢとの間に電気信号の授受又は電位の相互作用が発生しないタイミングがある場合であっても、回路の動作期間中において、ＡとＢとの間に電気信号の授受又は電位の相互作用が発生するタイミングがある場合は、「ＡとＢとが間接的に接続されている」と規定することが出来る。なお、「ＡとＢとが間接的に接続されている」とは、回路素子の接続関係について、物として規定したものである。したがって、例えば、回路に電源電圧が供給されておらず、回路が動作していない場合であっても、回路を物として、「ＡとＢとが間接的に接続されている」と規定することが出来る（ただし、一例としては、回路に電源電圧が供給されて回路が動作したとき、ＡとＢの間に電気信号の授受又は電位の相互作用などが、回路の動作期間中において発生する場合に限る）。
　以下に、「間接接続」の場合の具体的な例を示す。まず、「ＡとＢとが間接的に接続されている」場合の例としては、図２７Ａ１及び図２７Ａ２のように、ＡとＢとが一つ以上のトランジスタのソース及びドレインを介して接続されている場合などがある。「ＡとＢとが間接的に接続されている」場合の他の例としては、ＡとＢとが一つ以上のスイッチを介して接続されている場合などがある。「ＡとＢとが間接的に接続されている」場合には、回路が動作していると仮定した場合において、ＡとＢとの間の１つのトランジスタは、少なくとも１回は、オン状態、導通状態、または、電流が流れうる状態、となるタイミングがあるものとする。なお、「ＡとＢとが間接的に接続されている」場合には、ＡとＢの間の１つのトランジスタは、オフ状態、または、非導通状態になるタイミングがある場合を含んでいる。「ＡとＢとが間接的に接続されている」場合において、ＡとＢとの間に複数のトランジスタが接続されている場合には、回路が動作していると仮定した場合において、ＡとＢとの間の複数のトランジスタのそれぞれは、少なくとも１回は、オン状態、導通状態、または、電流が流れうる状態、となるタイミングがあるものとする。つまり、「ＡとＢとが間接的に接続されている」場合には、複数のトランジスタの全てが、同時に、オン状態、導通状態、または、電流が流れうる状態になる必要はない。したがって、「ＡとＢとが間接的に接続されている」場合には、ＡとＢとの間の複数のトランジスタは、同時に、または、別のタイミングにおいて、オフ状態、または、非導通状態になるタイミングがある場合を含んでいる。別の例として、図２７Ａ３に示すように、ＡとＣとがトランジスタＴｒＰのソース及びドレインを介して接続され、ＢとＣとがトランジスタＴｒＱのソース及びドレインを介して接続されている場合、「ＡとＣとが間接的に接続されている」、「ＢとＣとが間接的に接続されている」、または、「ＡとＢとが間接的に接続されている」と規定することが出来る。ただし、後述するように、Ｃに、電源、または、ＧＮＤなどから一定の電位Ｖが供給されている場合には、「ＡとＣとが間接的に接続されている」、または、「ＢとＣとが間接的に接続されている」とは言えるが、「ＡとＢとが間接的に接続されている」とは言えないものとする。
　このように、「間接接続」と言える場合と言えない場合の例を示したが、「間接接続」と言えない場合の別の例を示す。ＡとＢとの間に電気信号の授受又は電位の相互作用などが、回路の動作期間中において発生する場合があったとしても、例外的に、「ＡとＢとが間接的に接続されている」とは言えない場合もある。その例外の場合の例としては、ＡとＢとが絶縁体を介して接続されている場合があげられる。つまり、ＡとＢとが絶縁体を介して接続されている場合には、「ＡとＢとが間接的に接続されている」とは言えないものとする。ＡとＢとが絶縁体を介して接続されている場合の具体例としては、図２７Ａ４のように、ＡとＢの間に容量素子が接続されている場合があげられる。ＡとＢとが絶縁体を介して接続されている場合の他の例としては、図２７Ａ５のように、ＡとＢの間に、トランジスタのゲート絶縁膜などが介在している場合がある。この場合、「Ａ（トランジスタのゲート）と、Ｂ（トランジスタのソースまたはドレイン）とは、間接的に接続されている」とは言えないものとする。
　「ＡとＢとが間接的に接続されている」と言えない場合の別の例としては、ＡとＢとの間に電気信号の授受又は電位の相互作用が発生するタイミングがない場合があげられる。その例としては、図２７Ａ６及び図２７Ａ７のように、ＡからＢまでの経路に、複数のトランジスタがソース及びドレインを介して接続されており、かつ、トランジスタとトランジスタの間のノードに、電源、または、ＧＮＤなどから一定の電位Ｖが供給されている場合がある。この場合は、「ＡとＢとが間接的に接続されている」とは言えないが、「ＡとＶとが間接的に接続されている」、または、「ＢとＶとが間接的に接続されている」、ということは出来る。なお、図２７Ａ３において、ＡとＣとがトランジスタＴｒＰのソース及びドレインを介して接続され、ＢとＣとがトランジスタＴｒＱのソース及びドレインを介して接続されている場合であって、Ｃに、電源、または、ＧＮＤなどから一定の電位Ｖが供給されている場合、図２７Ａ６及び図２７Ａ７と同じ関係となるため、「ＡとＢとが間接的に接続されている」とは言えないが、「ＡとＣとが間接的に接続されている」、または、「ＢとＣとが間接的に接続されている」、ということは出来る。
　このように、「間接接続」の例を示したが、一例としては、「間接接続」の規定は、「電気的接続」の規定に含まれるため、「ＡとＢとが間接的に接続されている」場合には、「ＡとＢとが電気的に接続されている」ということが出来る。
　次に、「直接接続」の場合の具体的な例を示す。「ＡとＢとが直接的に接続されている」場合の例としては、図２７Ｂ１、図２７Ｂ２及び図２７Ｂ３のように、ＡとＢとが間に回路素子を介さずに接続されている場合がある。なお、図２７Ｂ４及び図２７Ｂ５のように、ＡとＢとが、間に回路素子を介さずに、一定の電位Ｖを供給する電源、または、ＧＮＤなどと接続されている場合、「ＡとＢとが直接的に接続されている」、「ＡとＶとが直接的に接続されている」、または、「ＢとＶとが直接的に接続されている」、と言うことが出来る。なお、図２７Ｂ６のように、Ａが（またはＢが）、トランジスタのソースおよびドレインを介して一定の電位Ｖと接続されている場合においても、「ＡとＢとが直接的に接続されている」ということが出来る。なお、ＡとＶ、または、ＢとＶは、間にトランジスタのソースおよびドレインを介して接続されているため、直接接続ということはできず、「ＡとＶとが間接的に接続されている」、または、「ＢとＶとが間接的に接続されている」、ということが出来る。
　このように、「直接接続」の例を示したが、一例としては、「直接接続」の規定は、「電気的接続」の規定に含まれるため、「ＡとＢとが直接的に接続されている」場合には、「ＡとＢとが電気的に接続されている」ということが出来る。
　また、本明細書において、「複数の回路素子が直列に接続されている」という記載は、隣り合う２つの回路素子の端子同士が接続されることで、複数の回路素子が連続して接続されているという場合を含む。また、この場合の接続も「電気的接続」を含む。
　なお、回路図上は独立している構成要素同士が接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、又は０Ωよりも高い抵抗値を有する配線とすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、又はコイルを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」又は「抵抗値を有する領域」という用語に言い換えることができる場合がある。逆に「抵抗」、「負荷」又は「抵抗値を有する領域」という用語は、「抵抗素子」という用語に言い換えることができる場合がある。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下とすることができる。
　また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、又はトランジスタのゲート容量とすることができる。また、「容量素子」、「寄生容量」又は「ゲート容量」という用語は、「容量」という用語に言い換えることができる場合がある。逆に、「容量」という用語は、「容量素子」、「寄生容量」又は「ゲート容量」という用語に言い換えることができる場合がある。また、「容量素子」（３端子以上の「容量素子」を含む）は、絶縁体と、当該絶縁体を挟んだ一対の導電体と、を含む構成となっている。そのため、「容量」の「一対の導電体」という用語は、「一対の電極」、「一対の導電領域」、「一対の領域」又は「一対の端子」に言い換えることができる。また、「一対の端子の一方」及び「一対の端子の他方」という用語は、それぞれ第１端子及び第２端子と呼称する場合がある。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下とすることができる。
　また、本明細書において、スイッチとは、オン状態又はオフ状態になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　また、本明細書において、「導通状態」とは、２つの入出力端子の間において電流が流れうる状態といい、「非導通状態」とは、２つの入出力端子の間が電気的に遮断されているとみなせる状態をいう。また、本明細書では、スイッチのオン状態は、「導通状態」の範疇とし、スイッチのオフ状態は、「非導通状態」の範疇とする。このため、本明細書では、スイッチにおいて、「導通状態」と「オン状態」とは互いに言い換えることができ、また、「非導通状態」と「オフ状態」とは互いに言い換えることができる。
　また、スイッチは、制御端子とは別に、電流を流す端子を２つ、又は３つ以上有する場合がある。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御する機能を有する場合であれば、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、及びダイオード接続のトランジスタ）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」又は「オン状態」とは、例えば、トランジスタのソース電極とドレイン電極との間において電流が流れうる状態をいう。また、トランジスタの「非導通状態」又は「オフ状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なお、トランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通状態と非導通状態とを制御して動作する。
　また、本明細書等において、トランジスタは、ゲート、ソース及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態と非導通状態の切り替えを制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース又はドレインという用語は、互いに言い換えることができる場合がある。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース及びドレインの一方」、「ソース及びドレインの他方」という表記を用いる。また、本明細書等では、ソース及びドレインの一方を「トランジスタの第１電極」又は「トランジスタの第１端子」と表記し、ソース及びドレインの他方を「トランジスタの第２電極」又は「トランジスタの第２端子」と表記することがある。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。または、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路又は非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性のよい差動回路又はカレントミラー回路などを実現することができる。
　また、回路図上では、単一の回路素子が図示されている場合でも、当該回路素子が複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合は、２個以上の抵抗が直列に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量素子が記載されている場合は、２個以上の容量素子が並列に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合は、２個以上のトランジスタが直列に接続され、かつそれぞれのトランジスタのゲート同士が接続されている場合を含むものとする。同様に、例えば、回路図上に１個のスイッチが記載されている場合は、当該スイッチが２個以上のトランジスタを有し、２個以上のトランジスタが直列、又は並列に接続され、それぞれのトランジスタのゲート同士が接続されている場合を含むものとする。
　また、本明細書等において、ノードは、回路構成及びデバイス構造に応じて、端子、配線、電極、導電層、導電体、不純物領域等に言い換えることが可能である。また、端子、配線等をノードに言い換えることが可能である。
　また、本明細書等において、セレクタとは、例えば、複数の入力端子と一の出力端子とを備え、複数の入力端子から一を選択して、選ばれた入力端子と一の出力端子との間を導通状態にする回路を表す場合がある。換言すると、セレクタとは、複数の入力端子のそれぞれに入力された入力信号を一つ選択して、選ばれた入力信号を出力端子に出力する回路とする場合がある。又は、セレクタとは、例えば、複数の出力端子と一の入力端子とを備え、複数の出力端子から一を選択して、選ばれた出力端子と一の入力端子との間を導通状態にする回路を表す場合がある。換言すると、セレクタとは、複数の出力端子から一つを選択して、選ばれた出力端子に、入力端子に入力された入力信号を出力する回路とする場合がある。つまり、セレクタは、マルチプレクサ又はデマルチプレクサを示す場合がある。特に、アナログ電位又はアナログ電流を入出力する場合は、セレクタは、アナログマルチプレクサ又はアナログデマルチプレクサを示す場合がある。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　また、本明細書等において、「高レベル電位」及び「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線に与えられるそれぞれの高レベル電位は、互いに異なる場合がある。同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線に与えられるそれぞれの低レベル電位は、互いに異なる場合がある。
　また、「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとしては、電子、正孔、アニオン、カチオン及び錯イオンが挙げられ、電流の流れる系（例えば、半導体、金属、電解液及び真空中）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」の記載は「素子Ｂから素子Ａに電流が流れる」に言い換えることができるものとする。また、「素子Ａに電流が入力される」の記載は「素子Ａから電流が出力される」に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」及び「下に」といった配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを１８０°回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」又は「下」といった用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。同様に、例えば、「絶縁層Ａの上方の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。同様に、例えば、「絶縁層Ａの下方の電極Ｂ」の表現であれば、絶縁層Ａの下に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、マトリクス状に配置された構成要素、及びその位置関係を説明するために、「行」及び「列」といった語句を使用する場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「行方向」という表現は、示している図面の向きを９０°回転することによって、「列方向」と言い換えることができる場合がある。
　また、本明細書等において、「膜」及び「層」といった語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、及び「層」といった語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」若しくは「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」若しくは「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」、「配線」及び「端子」といった用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」又は「配線」といった用語は、複数の「電極」又は「配線」などが一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」又は「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、「電極」、「配線」及び「端子」が選ばれた一以上が一体となって形成されている場合なども含む。そのため、例えば、「電極」は、「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は、「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」又は「端子」という用語は、場合によって、「領域」という用語に置き換える場合がある。
　また、本明細書等において、「配線」、「信号線」及び「電源線」といった用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」又は「電源線」といった用語を、「配線」という用語に変更することが可能な場合がある。「電源線」といった用語は、「信号線」という用語に変更することが可能な場合がある。また、その逆も同様で「信号線」といった用語は、「電源線」という用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」という用語に変更することが可能な場合がある。また、その逆も同様で、「信号」といった用語は、「電位」という用語に変更することが可能な場合がある。
　また、本明細書等では、半導体装置の動作方法を説明するため、タイミングチャートを用いる場合がある。また、本明細書等に用いるタイミングチャートは、理想的な動作例を示したものであり、当該タイミングチャートに記載されている、期間、信号（例えば、電位又は電流）の大きさ及びタイミングは、特に断りがない場合は限定されない。本明細書等に記載されているタイミングチャートは、状況に応じて、当該タイミングチャートにおける各配線（ノードを含む）に入力される信号（例えば、電位又は電流）の大きさ、及びタイミングの変更を行うことができる。例えば、タイミングチャートに２つの期間が等間隔に記載されていたとしても、２つの期間の長さは互いに異なる場合がある。また、例えば、２つの期間において、一方の期間が長く、かつ他方の期間が短く記載されていたとしても、両者の期間の長さは等しい場合があり、又は、一方の期間が短く且つ他方の期間が長い場合がある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物が含まれている場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が、増幅作用、整流作用及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称する場合がある。
　また、本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、及び結晶性が低下すること、から選ばれた一以上が起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素と、第２族元素と、第１３族元素と、第１４族元素と、第１５族元素と、主成分以外の遷移金属とがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素及び窒素がある。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容は、その実施の形態で述べる別の内容と、別の実施の形態で述べる内容との少なくとも一つと、に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図は、その図の別の部分と、一つ若しくは複数の別の実施の形態において述べる図との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。また、図面等において、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記している場合、本明細書等において区別する必要が無いときには、識別用の符号を記載しない場合がある。
　また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様である、増幅回路について説明する。
＜増幅回路の構成例＞
　図１に示す回路構成は、記憶回路に備えることができる増幅回路の一例である。増幅回路ＷＲＣは、記憶セルに書き込むためのデータに応じた電位を増幅する機能と、記憶セルから読み出したデータに応じた電位を増幅する機能と、を有する。このため、増幅回路ＷＲＣは、書き込み回路又は読み出し回路と呼称することができる。
　増幅回路ＷＲＣは、一例として、ゲインセル型の記憶セルに対して、データの書き込みと読み出しを行うことができる増幅回路である。ゲインセル型の記憶セルについては後述するが、増幅回路ＷＲＣは、一例として、２Ｔ（トランジスタ）０Ｃ（容量素子）型、２Ｔ１Ｃ型、３Ｔ１Ｃ型などのゲインセル型の記憶セルに対して、データの書き込みと読み出しを行うことができる。
　増幅回路ＷＲＣは、一例として、スイッチＷＳＷ１と、スイッチＷＳＷ２と、スイッチＲＳＷ１と、スイッチＲＳＷ２と、スイッチＤＳＷと、スイッチＤＢＳＷと、センスアンプＬＴＳＡと、を有する。
　また、図１に示すセンスアンプＬＴＳＡは、一例として、ラッチ型のセンスアンプとしている。センスアンプＬＴＳＡは、２つの入出力端子として、端子ＩＴと端子ＩＴＢとを有する。また、センスアンプＬＴＳＡは、インバータＩＮＶ１と、インバータＩＮＶ２と、スイッチＨＳＷと、スイッチＬＳＷと、を有する。
　スイッチＷＳＷ１の第１端子と、スイッチＷＳＷ２の第１端子と、のそれぞれは、配線ＷＢＬに接続されている。また、スイッチＷＳＷ１の第２端子は、配線ＶＲＥに接続されている。また、スイッチＷＳＷ２の第２端子と、スイッチＤＳＷの第１端子と、センスアンプＬＴＳＡの端子ＩＴと、のそれぞれは、配線ＢＬに接続されている。また、スイッチＤＳＷの第２端子は、配線ＤＢＬに接続されている。
　また、スイッチＲＳＷ１の第１端子と、スイッチＲＳＷ２の第１端子と、のそれぞれは、配線ＲＢＬに接続されている。また、スイッチＲＳＷ１の第２端子は、配線ＶＰＥに接続されている。また、スイッチＲＳＷ２の第２端子と、スイッチＤＢＳＷの第１端子と、センスアンプＬＴＳＡの端子ＩＴＢと、のそれぞれは、配線ＢＬＢに接続されている。
　また、スイッチＷＳＷ１の制御端子と、スイッチＲＳＷ２の制御端子と、のそれぞれは、配線ＲＥに接続されている。また、スイッチＲＳＷ１の制御端子は、配線ＰＲＥＢに接続されている。また、スイッチＷＳＷ２の制御端子は、配線ＷＥに接続されている。また、スイッチＤＳＷの制御端子と、スイッチＤＢＳＷの制御端子と、のそれぞれは、配線ＣＳＥＬに接続されている。
　センスアンプＬＴＳＡにおいて、インバータＩＮＶ１の入力端子と、インバータＩＮＶ２の出力端子と、のそれぞれは、端子ＩＴに接続されている。また、インバータＩＮＶ２の入力端子と、インバータＩＮＶ１の出力端子と、のそれぞれは、端子ＩＴＢに接続されている。また、スイッチＨＳＷの第１端子は、インバータＩＮＶ１とインバータＩＮＶ２とのそれぞれの高電源電位入力端子に接続され、スイッチＬＳＷの第１端子は、インバータＩＮＶ１とインバータＩＮＶ２とのそれぞれの低電源電位入力端子に接続されている。また、スイッチＨＳＷの第２端子は、配線ＶＤＥに接続され、スイッチＨＳＷの制御端子は、配線ＳＷＥＢに接続されている。また、スイッチＬＳＷの第２端子は、配線ＶＳＥに接続され、スイッチＬＳＷの制御端子は、配線ＳＷＥに接続されている。
　配線ＢＬは、一例として、配線ＷＢＬと配線ＤＢＬとを接続するための配線としての機能を有する。また、配線ＢＬは、一例として、記憶セルへの書き込み用のデータを送信する配線としての機能を有する。また、配線ＢＬは、ビット線と呼ばれる場合がある。なお、図１では、スイッチＷＳＷ２の第２端子と、スイッチＤＳＷの第１端子と、センスアンプＬＴＳＡの端子ＩＴと、の接続部分を配線ＢＬと示しているが、配線ＢＬを配線として扱わず、接続領域又はノードとして扱われる場合がある。
　配線ＢＬＢは、一例として、配線ＲＢＬと配線ＤＢＬＢとを接続するための配線としての機能を有する。また、配線ＢＬＢは、一例として、記憶セルへの書き込み用のデータ又は記憶セルから読み出されたデータを送信する配線としての機能を有する。また、配線ＢＬＢは、ビット線である配線ＢＬに対して反転ビット線と呼ばれる場合がある。なお、図１では、スイッチＲＳＷ２の第２端子と、スイッチＤＢＳＷの第１端子と、センスアンプＬＴＳＡの端子ＩＴＢと、の接続部分を配線ＢＬＢと示しているが、配線ＢＬＢを配線として扱わず、接続領域又はノードとして扱われる場合がある。
　配線ＷＢＬは、一例として、記憶セルに接続される書き込みビット線としての機能を有する。また、配線ＲＢＬは、一例として、記憶セルに接続される読み出しビット線としての機能を有する。
　配線ＶＲＥは、一例として、配線ＷＢＬに固定電位を与えるための配線としての機能を有する。当該固定電位としては、例えば、後述する配線ＶＰＥが与える固定電位よりも低い電位とすることが好ましい。
　配線ＶＰＥは、一例として、配線ＲＢＬに固定電位を与えるための配線としての機能を有する。当該固定電位としては、例えば、高レベル電位とすることが好ましい。
　配線ＶＤＥは、一例として、インバータＩＮＶ１とインバータＩＮＶ２とのそれぞれの高電源電位入力端子に、固定電位として、高レベル電位を与える配線としての機能を有する。なお、配線ＶＤＥが与える高レベル電位は、配線ＶＰＥが与える高レベル電位と等しくすることができる。
　配線ＶＳＥは、一例として、インバータＩＮＶ１とインバータＩＮＶ２とのそれぞれの低電源電位入力端子に、固定電位を与える配線としての機能を有する。当該固定電位としては、例えば、配線ＶＰＥ及び配線ＶＤＥのそれぞれが与える固定電位である高レベル電位よりも低い低レベル電位、接地電位、負電位などとすることが好ましい。
　配線ＰＲＥＢは、スイッチＲＳＷ１のオン状態とオフ状態との切り替えを行うための制御信号を送信する配線としての機能を有する。
　配線ＲＥは、スイッチＷＳＷ１及びスイッチＲＳＷ２のそれぞれのオン状態とオフ状態との切り替えを行うための制御信号を送信する配線としての機能を有する。なお、配線ＲＥは、読み出しイネーブル配線と呼ばれる場合があり、また、当該制御信号は、読み出しイネーブル信号と呼ばれる場合がある。
　配線ＷＥは、スイッチＷＳＷ２のオン状態とオフ状態との切り替えを行うための制御信号を送信する配線としての機能を有する。なお、配線ＷＥは、書き込みイネーブル配線と呼ばれる場合があり、また、当該制御信号は、書き込みイネーブル信号と呼ばれる場合がある。
　配線ＣＳＥＬは、スイッチＤＳＷ及びスイッチＤＢＳＷのそれぞれのオン状態とオフ状態との切り替えを行うための制御信号を送信する配線としての機能を有する。なお、配線ＣＳＥＬは、カラム選択線と呼ばれる場合がある。
　配線ＳＷＥは、スイッチＬＳＷのオン状態とオフ状態との切り替えを行うための制御信号を送信する配線としての機能を有する。なお、配線ＳＷＥは、センスアンプイネーブル配線と呼ばれる場合があり、また、当該制御信号は、センスアンプイネーブル信号と呼ばれる場合がある。
　配線ＳＷＥＢは、スイッチＨＳＷのオン状態とオフ状態との切り替えを行うための制御信号を送信する配線としての機能を有する。なお、当該制御信号の論理は、配線ＳＷＥが送信する制御信号の論理が反転されたものする。このため、配線ＳＷＥＢは、反転センスアンプイネーブル配線と呼ばれる場合があり、また、当該制御信号は、反転センスアンプイネーブル信号と呼ばれる場合がある。
　配線ＤＢＬ及び配線ＤＢＬＢのそれぞれは、増幅回路ＷＲＣに、記憶セルに書き込むためのデータを、相補データとして入力するための配線としての機能を有する。また、配線ＤＢＬ及び配線ＤＢＬＢのそれぞれは、増幅回路ＷＲＣから、記憶セルから読み出されたデータを、相補データとして外部に出力するための配線としての機能も有する。このため、配線ＤＢＬは、データビット線と呼ばれる場合があり、また、配線ＤＢＬＢは、反転データビット線として呼ばれる場合がある。また、配線ＤＢＬ及び配線ＤＢＬＢのそれぞれは、増幅回路ＷＲＣからデータを出力するために、事前に同一の電位がプリチャージされていてもよい。
　スイッチＷＳＷ１、スイッチＷＳＷ２、スイッチＲＳＷ１、スイッチＲＳＷ２、スイッチＤＳＷ、スイッチＤＢＳＷ、スイッチＨＳＷ及びスイッチＬＳＷのそれぞれには、例えば、電気的なスイッチ（例えば、アナログスイッチ又はトランジスタ）を適用することができる。また、電気的なスイッチ以外では、機械的なスイッチを適用することができる。
　例えば、図１において、スイッチＷＳＷ１、スイッチＷＳＷ２及びスイッチＲＳＷ２のそれぞれには、電気的なスイッチとして、アナログスイッチを適用し、スイッチＲＳＷ１、スイッチＤＳＷ、スイッチＤＢＳＷ、スイッチＨＳＷ及びスイッチＬＳＷのそれぞれには、電気的なスイッチとしてトランジスタを適用することができる。図２には、上記の通り、増幅回路ＷＲＣにおいて、各スイッチにアナログスイッチ及びトランジスタを適用した例として、増幅回路ＷＲＣＡの回路構成を示している。
　特に、図２の増幅回路ＷＲＣＡにおいて、スイッチＲＳＷ１は、ｐチャネル型であるトランジスタＭＰ１を有し、スイッチＨＳＷは、ｐチャネル型であるトランジスタＭＰ２を有し、スイッチＬＳＷは、ｎチャネル型であるトランジスタＭＮ１を有し、スイッチＤＳＷ１は、ｎチャネル型であるトランジスタＭＮ２を有し、スイッチＤＢＳＷは、ｎチャネル型であるトランジスタＭＮ３を有する。
　図２に示している各トランジスタの第１端子は、そのトランジスタを有するスイッチの第１端子に対応し、各トランジスタの第２端子は、そのトランジスタを有するスイッチの第２端子に対応し、各トランジスタのゲートは、そのトランジスタを有するスイッチの制御端子に対応する。
　また、トランジスタＭＰ１、トランジスタＭＰ２、トランジスタＭＮ１、トランジスタＭＮ２及びトランジスタＭＮ３のそれぞれは、チャネル形成領域にシリコンを有するトランジスタ（以後、Ｓｉトランジスタと呼称する）とすることが好ましい。なお、状況によっては、トランジスタＭＰ１、トランジスタＭＰ２、トランジスタＭＮ１、トランジスタＭＮ２及びトランジスタＭＮ３のそれぞれには、Ｓｉトランジスタ以外として、ＯＳトランジスタ、ゲルマニウムがチャネル形成領域に含まれているトランジスタ、セレン化亜鉛、硫化カドミウム、ヒ化ガリウム、リン化インジウム、窒化ガリウム又はシリコンゲルマニウムといった化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、又は有機半導体がチャネル形成領域に含まれるトランジスタを用いることができる。
　また、図２に示す増幅回路ＷＲＣＡの場合、配線ＳＷＥＢは、配線ＳＷＥと対となる配線としての機能を有することが好ましい。具体的には、配線ＳＷＥＢは、配線ＳＷＥに送信される信号の論理が反転された信号を送信する機能を有する。例えば、配線ＳＷＥに高レベル電位が与えられているとき、配線ＳＷＥＢは低レベル電位が与えられ、また、配線ＳＷＥに低レベル電位が与えられているとき、配線ＳＷＥＢは高レベル電位が与えられている。
　また、図２の増幅回路ＷＲＣＡにおいて、アナログスイッチは、制御端子を２個有しているため、図２では、当該アナログスイッチのオン状態とオフ状態とを切り替えるための制御信号用の配線を２本図示している。また、以後、アナログスイッチの２個の制御端子のそれぞれを、第１制御端子、第２制御端子と呼称する。
　また、本明細書に記載するアナログスイッチにおいて、第１制御端子に高レベル電位が与えられ、第２制御端子に低レベル電位が与えられたとき、当該アナログスイッチはオン状態となるものとする。また、第１制御端子に低レベル電位が与えられ、第２制御端子に高レベル電位が与えられたとき、当該アナログスイッチはオフ状態となるものとする。
　例えば、図２の増幅回路ＷＲＣＡにおいて、スイッチＷＳＷ１の第１制御端子は、配線ＲＥに接続され、スイッチＷＳＷ１の第２制御端子は、配線ＲＥＢに接続されている。また、スイッチＲＳＷ２の第１制御端子は、配線ＲＥに接続され、スイッチＲＳＷ２の第２制御端子は、配線ＲＥＢに接続されている。また、スイッチＷＳＷ２の第１制御端子は、配線ＷＥに接続され、スイッチＷＳＷ２の第２制御端子は、配線ＷＥＢに接続されている。
　配線ＲＥＢは、配線ＲＥと対となる配線であって、配線ＲＥに送信される信号の論理が反転された信号を送信する機能を有する。例えば、配線ＲＥに高レベル電位が与えられているとき、配線ＲＥＢは低レベル電位が与えられ、また、配線ＲＥに低レベル電位が与えられているとき、配線ＲＥＢは高レベル電位が与えられている。
　同様に、配線ＷＥＢは、配線ＷＥと対なる配線であって、配線ＷＥに送信される信号の論理が反転された信号を送信する機能を有する。例えば、配線ＷＥに高レベル電位が与えられているとき、配線ＷＥＢは低レベル電位が与えられ、また、配線ＷＥに低レベル電位が与えられているとき、配線ＷＥＢは高レベル電位が与えられている。
　また、図２の増幅回路ＷＲＣＡにおいて、アナログスイッチであるスイッチＷＳＷ１、スイッチＷＳＷ２及びスイッチＲＳＷ２のそれぞれは、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを含む構成とすることができる。同様に、インバータＩＮＶ１及びインバータＩＮＶ２のそれぞれは、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを含む構成とすることができる。
　例えば、図３に示す増幅回路ＷＲＣＡは、図２の増幅回路ＷＲＣＡにおいて、スイッチＷＳＷ１がトランジスタＭＰ４及びトランジスタＭＮ５を含む構成とし、スイッチＷＳＷ２がトランジスタＭＰ５及びトランジスタＭＮ６を含む構成とし、スイッチＲＳＷ２がトランジスタＭＰ６及びトランジスタＭＮ７を含む構成とし、インバータＩＮＶ１がトランジスタＭＰ８及びトランジスタＭＮ９を含む構成とし、インバータＩＮＶ２がトランジスタＭＰ７及びトランジスタＭＮ８を含む構成としている。なお、トランジスタＭＰ４乃至トランジスタＭＰ８のそれぞれは、ｐチャネル型トランジスタであり、トランジスタＭＮ５乃至トランジスタＭＰ９のそれぞれは、ｎチャネル型トランジスタである。
　スイッチＷＳＷ１において、トランジスタＭＰ４の第１端子と、トランジスタＭＮ５の第１端子と、のそれぞれは、スイッチＷＳＷ１の第１端子に対応し、トランジスタＭＰ４の第２端子と、トランジスタＭＮ５の第２端子と、のそれぞれは、スイッチＷＳＷ１の第２端子に対応する。また、トランジスタＭＮ５のゲートは、スイッチＷＳＷ１の第１制御端子に対応し、トランジスタＭＰ４のゲートは、スイッチＷＳＷ１の第２制御端子に対応する。
　スイッチＷＳＷ２において、トランジスタＭＰ５の第１端子と、トランジスタＭＮ６の第１端子と、のそれぞれは、スイッチＷＳＷ２の第１端子に対応し、トランジスタＭＰ５の第２端子と、トランジスタＭＮ６の第２端子と、のそれぞれは、スイッチＷＳＷ２の第２端子に対応する。また、トランジスタＭＮ６のゲートは、スイッチＷＳＷ２の第１制御端子に対応し、トランジスタＭＰ５のゲートは、スイッチＷＳＷ２の第２制御端子に対応する。
　スイッチＲＳＷ２において、トランジスタＭＰ６の第１端子と、トランジスタＭＮ７の第１端子と、のそれぞれは、スイッチＲＳＷ２の第１端子に対応し、トランジスタＭＰ６の第２端子と、トランジスタＭＮ７の第２端子と、のそれぞれは、スイッチＲＳＷ２の第２端子に対応する。また、トランジスタＭＮ７のゲートは、スイッチＲＳＷ２の第１制御端子に対応し、トランジスタＭＰ６のゲートは、スイッチＲＳＷ２の第２制御端子に対応する。
　センスアンプＬＴＳＡにおいて、トランジスタＭＰ２の第１端子は、トランジスタＭＰ７の第１端子と、トランジスタＭＰ８の第１端子と、のそれぞれに接続されている。また、トランジスタＭＮ１の第１端子は、トランジスタＭＮ８の第１端子と、トランジスタＭＮ９の第１端子と、のそれぞれに接続されている。また、センスアンプＬＴＳＡの端子ＩＴは、トランジスタＭＰ７の第２端子と、トランジスタＭＮ８の第２端子と、トランジスタＭＰ８のゲートと、トランジスタＭＮ９のゲートと、のそれぞれに接続されている。また、センスアンプＬＴＳＡの端子ＩＴＢは、トランジスタＭＰ７のゲートと、トランジスタＭＮ８のゲートと、トランジスタＭＰ８の第２端子と、トランジスタＭＮ９の第２端子と、のそれぞれに接続されている。
　なお、トランジスタＭＰ８の第１端子は、インバータＩＮＶ１の高電源電位入力端子に対応し、トランジスタＭＮ９の第１端子は、インバータＩＮＶ１の低電源電位入力端子に対応する。また、トランジスタＭＰ７の第１端子は、インバータＩＮＶ２の高電源電位入力端子に対応し、トランジスタＭＮ８の第１端子は、インバータＩＮＶ２の低電源電位入力端子に対応する。
　また、トランジスタＭＰ４乃至トランジスタＭＰ８及びトランジスタＭＮ５及びトランジスタＭＮ９のそれぞれは、Ｓｉトランジスタとすることが好ましい。特に、トランジスタＭＰ１乃至トランジスタＭＰ３及びトランジスタＭＮ１及びトランジスタＭＮ４のそれぞれと共に、トランジスタＭＰ４乃至トランジスタＭＰ８及びトランジスタＭＮ５及びトランジスタＭＮ９のそれぞれもＳｉトランジスタとすることによって、シリコンを含む半導体基板上にこれらのトランジスタを形成することができ、半導体基板上に増幅回路ＷＲＣＡを作製することができる。
　なお、トランジスタＭＰ４乃至トランジスタＭＰ８及びトランジスタＭＮ５及びトランジスタＭＮ９のそれぞれには、Ｓｉトランジスタ以外のトランジスタとしては、トランジスタＭＰ１乃至トランジスタＭＰ３及びトランジスタＭＮ１及びトランジスタＭＮ４のそれぞれと同様に、ＯＳトランジスタ、ゲルマニウムがチャネル形成領域に含まれているトランジスタ、セレン化亜鉛、硫化カドミウム、ヒ化ガリウム、リン化インジウム、窒化ガリウム又はシリコンゲルマニウムといった化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、又は有機半導体がチャネル形成領域に含まれるトランジスタを用いることができる。
　図１に示す増幅回路ＷＲＣ、又は、図２と図３のそれぞれに示した増幅回路ＷＲＣＡにおいて、センスアンプＬＴＳＡの端子ＩＴには、スイッチＷＳＷ２の第２端子と、スイッチＤＳＷの第１端子と、が接続され、また、センスアンプＬＴＳＡの端子ＩＴＢには、スイッチＲＳＷ２の第２端子と、スイッチＤＢＳＷの第１端子と、が接続されている。このように、センスアンプＬＴＳＡの端子ＩＴと端子ＩＴＢとのそれぞれにおいて、接続される回路素子の種類又は個数を揃えているため、センスアンプＬＴＳＡの端子ＩＴと端子ＩＴＢに備わる寄生容量を極力等しくすることができる。これにより、増幅回路ＷＲＣ又は増幅回路ＷＲＣＡを用いた、書き込み動作又は読み出し動作における、データのセンシングの精度を高くすることができ、誤ったデータの書き込み又は読み出しを防ぐことができる。
　また、図２と図３のそれぞれに示した増幅回路ＷＲＣＡにおいて、スイッチＷＳＷ１、スイッチＷＳＷ２、スイッチＲＳＷ１、スイッチＲＳＷ２、スイッチＤＳＷ及びスイッチＤＢＳＷには、論理回路を用いていないため、増幅回路ＷＲＣＡに含まれるトランジスタの数を低減することができる。これにより、増幅回路ＷＲＣＡの回路面積を低減することができる。また、論理回路を用いていないため、増幅回路ＷＲＣＡの消費電力も低減することができる。
＜記憶セルの構成例＞
　次に、増幅回路ＷＲＣを備える記憶回路のセルアレイに配置することができる、記憶セルの構成例について説明する。
　図４は、記憶セルＭＣの回路構成の一例を示した回路図である。また、図４には、記憶セルＭＣに加えて、記憶セルＭＣを含むメモリセルアレイＭＣＡと、図２に示した増幅回路ＷＲＣＡと、も示している。
　図４に示す記憶セルＭＣは、２Ｔ１Ｃ型の記憶セルであって、一例として、トランジスタＭＮ１１と、トランジスタＭＮ１２と、容量素子Ｃ１と、を有する。
　トランジスタＭＮ１１は、記憶セルＭＣにおける書き込みトランジスタとしての機能を有する。そのため、トランジスタＭＮ１１は、スイッチングトランジスタとして機能することが好ましい。
　トランジスタＭＮ１２は、記憶セルＭＣにおける読み出しトランジスタとしての機能を有する。そのため、トランジスタＭＮ１２は、増幅トランジスタとして機能することが好ましい。
　トランジスタＭＮ１１及びトランジスタＭＮ１２は、一例として、ＯＳトランジスタとすることが好ましい。特に、ＯＳトランジスタのチャネル形成領域の金属酸化物としては、例えば、インジウム酸化物、ガリウム酸化物及び亜鉛酸化物が挙げられる。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる一種又は複数種を有することが好ましい。なお、元素Ｍは、アルミニウム、ガリウム、シリコン、イットリウム、錫、銅、バナジウム、クロム、マンガン、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、カルシウム、ストロンチウム、バリウム、コバルト及びアンチモンから選ばれた一種または複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム及び錫から選ばれた一種又は複数種であることが好ましい。
　特に、半導体層に用いる金属酸化物には、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。または、インジウム、錫及び亜鉛を含む酸化物（ＩＴＺＯ（登録商標）とも記す）を用いることが好ましい。または、インジウム、ガリウム、錫及び亜鉛を含む酸化物を用いることが好ましい。又は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いることが好ましい。又は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯとも記す）を用いることが好ましい。なお、ＯＳトランジスタについては、実施の形態２で詳述する。
　また、ＯＳトランジスタのチャネル形成領域に含まれている金属酸化物は、化学組成が異なる複数の酸化物層の積層構造とすることが好ましい。例えば、１層目と１層目の直上に位置する２層目との２層構造の酸化物層を考える。１層目に用いられる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比が、２層目に用いられる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比よりも大きいことが好ましい。また、１層目に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、２層目に用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。当該構成にすることで、１層目よりも下方に形成された構造物からの、２層目に対する、不純物および酸素の拡散を抑制できる。
　また、２層目に用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、１層目に用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。当該構成することで、ＯＳトランジスタは大きいオン電流と、高い周波数特性と、を得ることができる。
　具体的には、例えば、１層目に用いられる金属酸化物は、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］若しくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］若しくはその近傍の組成、又はＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］若しくはその近傍の組成の金属酸化物を用いることができる。また、２層目に用いられる金属酸化物は、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］若しくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］若しくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］若しくはその近傍の組成、又はＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］若しくはその近傍の組成の金属酸化物を用いることができる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
　ところで、トランジスタのオフ電流を低くする場合、半導体層に用いる金属酸化物としては、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物を用いることが好ましい。トランジスタの半導体層に、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物が含まれる場合、当該トランジスタは、ゲート−ソース間電圧が０Ｖのときにソース−ドレイン間に流れる電流の量は、室温（例えば２５℃）において、チャネル幅１μｍあたり、１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、又は１２５℃において１×１０−１６Ａ以下となる。また、本明細書では、上記の通り、トランジスタのゲート−ソース間電圧が０Ｖのときにソース−ドレイン間に流れる電流の量が極めて小さいことをノーマリーオフと呼称する。
　トランジスタＭＮ１１の第１端子は、トランジスタＭＮ１２のゲートと、容量素子Ｃ１の第１端子と、に接続されている。また、トランジスタＭＮ１１の第２端子は、配線ＷＢＬに接続されている。また、トランジスタＭＮ１１のゲートは、配線ＷＷＬに接続されている。また、トランジスタＭＮ１２の第１端子は、配線ＲＷＬに接続されている。また、トランジスタＭＮ１２の第２端子は、配線ＲＢＬに接続されている。また、容量素子Ｃ１の第２端子は、配線ＶＧＥに接続されている。
　配線ＶＧＥは、一例として、容量素子Ｃ１の第２端子に固定電位を与えるための配線としての機能を有する。当該固定電位としては、例えば、低レベル電位、接地電位、負電位などとすることが好ましい。
　配線ＷＷＬは、一例として、トランジスタＭＮ１１のオン状態とオフ状態との切り替えを行うための制御信号を送信する配線としての機能を有する。トランジスタＭＮ１１は、記憶セルＭＣにおける書き込みトランジスタとしての機能を有するため、配線ＷＷＬは、記憶セルＭＣに対する書き込みワード線と言い換えることができる。
　配線ＲＷＬは、一例として、トランジスタＭＮ１２の第１端子に所定の電位を与えるための配線としての機能を有する。トランジスタＭＮ１１は、記憶セルＭＣにおける読み出しトランジスタとして機能するため、配線ＲＷＬは、記憶セルＭＣに対する読み出しワード線と言い換えることができる。
　例えば、記憶セルＭＣからデータを読み出すとき、配線ＲＷＬが、選択信号に応じた電位を与えることによって、トランジスタＭＮ１２の第１端子−第２端子間にソース−ドレイン間電流が流れる。また、記憶セルＭＣからデータの読み出しを行わないとき、配線ＲＷＬが、非選択信号に応じた電位を与えることによって、トランジスタＭＮ１２をオフ状態にする、又はトランジスタＭＮ１２の第１端子−第２端子間に電流が流れないようにする。
　なお、本発明の一態様に係る記憶セルは、図４に示す記憶セルＭＣに限定されない。図４に示す記憶セルは２Ｔ１Ｃ型の記憶セルであるが、本発明の一態様の増幅回路は、２Ｔ０Ｃ型又は３Ｔ１Ｃ型の記憶セルに対しても、書き込み又は読み出しを行うことができる。
　図５Ａは、２Ｔ０Ｃ型の記憶セルＭＣの一例であって、図４に示す記憶セルＭＣの変更例である。具体的には、図５Ａの記憶セルＭＣは、容量素子Ｃ１が設けられてなく、代わりに寄生容量ＰＣＰを生じている点で、図４の記憶セルＭＣと異なっている。
　図５Ａの寄生容量ＰＣＰの一端はノードＮＤであり、寄生容量ＰＣＰの他端は、トランジスタＭＮ１２の第１端子、トランジスタＭＮ１１のゲート、などとすることができる。特に寄生容量ＰＣＰの他端は、トランジスタＭＮ１１のゲートとなることが好ましい。
　また、寄生容量ＰＣＰの他端は、トランジスタＭＮ１１のゲートとなる場合、図５Ａの記憶セルＭＣは、配線ＲＷＬに高レベル電位が与えられているときに、データの書き込み動作が行われることが好ましい。つまり、データの書き込み動作時には、配線ＷＷＬと配線ＲＷＬのそれぞれに高レベル電位が与えられることが好ましい。これは、配線ＲＷＬの電位が変動した場合、寄生容量ＰＣＰの容量結合によってノードＮＤの電位も変動するため、記憶セルＭＣから正しいデータを読み出すためには、配線ＲＷＬに高レベル電位が与えられている間に、記憶セルＭＣのノードに当該データに応じた電位を書き込む必要があるからである。
　図５Ｂは、３Ｔ１Ｃ型の記憶セルＭＣの一例であって、図４に示す記憶セルのＭＣの変更例である。具体的には、図５Ｂの記憶セルＭＣは、新たにトランジスタＭＮ１３が設けられている点で、図４の記憶セルＭＣと異なっている。
　図５Ｂにおいて、トランジスタＭＮ１２の第１端子は配線ＶＨＥに接続され、トランジスタＭＮ１２の第２端子は、トランジスタＭＮ１３の第１端子に接続されている。また、トランジスタＭＮ１３の第２端子は、配線ＲＢＬに接続され、トランジスタＭＮ１３のゲートは、配線ＲＷＬに接続されている。
　トランジスタＭＮ１３は、スイッチングトランジスタとしての機能を有する。記憶セルＭＣの読み出し時に、トランジスタＭＮ１３をオン状態にすることによって、読み出しトランジスタであるトランジスタＭＮ１２の第２端子の電位を、配線ＲＢＬから読み出すことができる。このため、トランジスタＭＮ１３の配線ＲＷＬは、図４の記憶セルＭＣと同様に、読み出しワード線としての機能を有する。
　配線ＶＨＥは、一例として、トランジスタＭＮ１２の第１端子に固定電位を与える配線としての機能を有する。当該固定電位としては、例えば、低レベル電位、接地電位、負電位などとすることが好ましい。
　図５Ｂの記憶セルＭＣには、スイッチングトランジスタとしての機能を有するトランジスタＭＮ１３を有するため、記憶セルＭＣが読み出しを行わないときは、トランジスタＭＮ１３をオフ状態にすることによって、トランジスタＭＮ１２の第２端子の電位である、読み出し電位が配線ＲＢＬに伝わることを防ぐことができる。
＜増幅回路の動作方法例＞
　次に、本発明の一態様の増幅回路の動作方法の一例について説明する。
　図６乃至図８のそれぞれは、図２及び図４に示した増幅回路ＷＲＣＡの動作方法の一例を示したタイミングチャートである。また、当該タイミングチャートは、図４に示した記憶セルＭＣにおけるデータの書き込み及び読み出しを行ったときにおける増幅回路ＷＲＣＡの動作方法を示している。そのため、当該タイミングチャートには、増幅回路ＷＲＣＡに延在している配線だけでなく、メモリセルアレイＭＣＡに延在している配線ＷＷＬと配線ＲＷＬとについても示している。
　図６乃至図８のそれぞれのタイミングチャートには、配線ＰＲＥＢと、配線ＲＷＬと、配線ＷＥと、配線ＲＥと、配線ＳＷＥと、配線ＷＷＬと、配線ＣＳＥＬと、配線ＢＬと、配線ＢＬＢと、配線ＷＢＬと、配線ＲＢＬと、ノードＮＤと、配線ＤＢＬと、配線ＤＢＬＢと、のそれぞれの電位の変化を示している。特に、それぞれのタイミングチャートでは、高レベル電位をＶＨと記載し、低レベル電位をＶＬと記載している。
＜＜動作方法例１＞＞
　図６のタイミングチャートは、期間Ｔ０１乃至期間Ｔ０７における、増幅回路ＷＲＣＡと記憶セルＭＣとの動作例を示している。具体的には、図６のタイミングチャートは、初期状態では記憶セルＭＣの容量素子Ｃ１の第１端子に低レベル電位が保持されており、増幅回路ＷＲＣＡにおいて、記憶セルＭＣから当該低レベル電位を読み出す動作例と、記憶セルＭＣの容量素子Ｃ１の第１端子の低レベル電位を高レベル電位に書き換える動作例と、を示している。なお、図６のタイミングチャートでは、書き込みを行う記憶セルＭＣへの選択信号は、書き込み動作を行う期間Ｔ０４だけでなく、後述する期間Ｔ０２（アクティベート期間）及び期間Ｔ０５（読み出し動作）にも送信される。期間Ｔ０２及び期間Ｔ０５では、当該選択信号が記憶セルＭＣに送信されることで、記憶セルＭＣにおけるデータの再書き込み（リフレッシュ）が行われる。
［期間Ｔ０１］
　期間Ｔ０１では、遊休状態（アイドル状態）として、配線ＰＲＥＢにはＶＬが与えられ、配線ＲＷＬにはＶＨが与えられ、配線ＷＥにはＶＨが与えられ、配線ＲＥにはＶＨが与えられ、配線ＳＷＥにはＶＬが与えられ、配線ＷＷＬにはＶＬが与えられ、配線ＣＳＥＬにはＶＬが与えられている。また、記憶セルＭＣのノードＮＤには、容量素子Ｃ１によって、ＶＬが保持されている。
　配線ＰＲＥＢの電位がＶＬであるため、スイッチＲＳＷ１の制御端子（トランジスタＭＰ１のゲート）には、ＶＬが与えられる。このため、トランジスタＭＰ１はオン状態となり、配線ＲＢＬには、配線ＶＰＥからの電位が与えられる。なお、ここでは、配線ＶＰＥが与える電位をＶＰＲＥとし、ＶＰＲＥはＶＨと等しいものとする。このため、配線ＲＢＬの電位は、ＶＰＲＥ（＝ＶＨ）となる。
　配線ＷＥの電位がＶＨであるため、配線ＷＥＢが与える電位は、配線ＷＥが与える電位の論理が反転された電位としてＶＬとなる。このため、アナログスイッチであるスイッチＷＳＷ２の第１制御端子にはＶＨが与えられ、第２制御端子にはＶＬが与えられて、スイッチＷＳＷ２はオン状態となる。これにより、配線ＷＢＬと配線ＢＬとの間が導通状態となる。
　配線ＲＥの電位がＶＨであるため、配線ＲＥＢが与える電位は、配線ＲＥが与える電位の論理が反転された電位としてＶＬとなる。このため、アナログスイッチであるスイッチＷＳＷ１の第１制御端子にはＶＨが与えられ、スイッチＷＳＷ１の第２制御端子にはＶＬが与えられて、スイッチＷＳＷ１はオン状態となる。これにより、配線ＷＢＬには、配線ＶＲＥからの電位が与えられる。また、スイッチＷＳＷ２がオン状態であるため、配線ＢＬにも、配線ＷＢＬを介して、配線ＶＲＥからの電位が与えられる。なお、ここでは、配線ＶＲＥが与える電位を、ＶＬより高くＶＨより低いＶＲＥＦとする。このため、配線ＷＢＬ及び配線ＢＬの電位は、ＶＲＥＦとなる。
　また、配線ＲＥの電位がＶＨであり、配線ＲＥＢの電位がＶＬであるため、アナログスイッチであるスイッチＲＳＷ２の第１制御端子にはＶＨが与えられ、スイッチＲＳＷ２の第２制御端子にはＶＬが与えられて、スイッチＲＳＷ２はオン状態となる。これにより、配線ＲＢＬと配線ＢＬＢとの間が導通状態となる。また、スイッチＲＳＷ１がオン状態であるため、配線ＢＬＢには、配線ＲＢＬを介して、配線ＶＰＥからの電位ＶＰＲＥ（＝ＶＨ）が与えられる。このため、配線ＢＬＢの電位がＶＰＲＥ（＝ＶＨ）となる。
　配線ＷＷＬの電位がＶＬであるため、記憶セルＭＣのトランジスタＭＮ１１のゲートには、ＶＬが与えられる。このため、トランジスタＭＮ１１がオフ状態となり、配線ＷＢＬとノードＮＤとの間が非導通状態となる。
　配線ＲＷＬの電位がＶＨであるため、記憶セルＭＣのトランジスタＭＮ１２の第２端子には、ＶＨが与えられる。なお、トランジスタＭＮ１２のゲートの電位はＶＬであり、トランジスタＭＮ１２の第１端子（配線ＲＢＬ）の電位はＶＰＲＥ＝ＶＨであるため、トランジスタＭＮ１２はオフ状態となり、配線ＲＷＬと配線ＲＢＬとの間が非導通状態となる。
　配線ＳＷＥの電位がＶＬであるため、配線ＳＷＥＢが与える電位は、配線ＳＷＥが与える電位の論理が反転された電位としてＶＨとなる。このため、スイッチＨＳＷの制御端子（トランジスタＭＰ２のゲート）にはＶＨが与えられて、トランジスタＭＰ２はオフ状態となる。また、スイッチＬＳＷの制御端子（トランジスタＭＮ１のゲート）にはＶＬが与えられて、トランジスタＭＮ１はオフ状態となる。これにより、配線ＶＤＥと、インバータＩＮＶ１及びインバータＩＮＶ２とのそれぞれの高電源電位入力端子と、の間が非導通状態となるため、インバータＩＮＶ１及びインバータＩＮＶ２とのそれぞれの高電源電位入力端子には、配線ＶＤＥが与えるＶＨが入力されない。同様に、配線ＶＳＥと、インバータＩＮＶ１及びインバータＩＮＶ２とのそれぞれの低電源電位入力端子と、の間が非導通状態となるため、インバータＩＮＶ１及びインバータＩＮＶ２とのそれぞれの低電源電位入力端子には、配線ＶＳＥが与えるＶＬが入力されない。このため、インバータＩＮＶ１及びインバータＩＮＶ２には電源電位としてＶＨとＶＬが入力されないため、センスアンプＬＴＳＡが不活性状態となる。
　配線ＣＳＥＬの電位がＶＬであるため、スイッチＤＳＷの制御端子（トランジスタＭＮ２のゲート）と、スイッチＤＢＳＷの制御端子（トランジスタＭＮ３のゲート）と、のそれぞれには、ＶＬが与えられる。このため、トランジスタＭＮ２及びトランジスタＭＮ３はオフ状態となり、配線ＢＬと配線ＤＢＬとの間が非導通状態となり、配線ＢＬＢと配線ＤＢＬＢとの間も非導通状態となる。
　なお、図６のタイミングチャートの期間Ｔ０１では、配線ＤＢＬ及び配線ＤＢＬＢのそれぞれの電位を、一例としてＶＬとしているが、期間Ｔ０１では、読み出し動作及び書き込み動作が行われていないため、配線ＤＢＬ及び配線ＤＢＬＢのそれぞれの電位はこれに限定されない。また、これについては、後述する期間Ｔ０２及び期間０３についても同様である。
［期間Ｔ０２及び期間Ｔ０３］
　期間Ｔ０２と期間Ｔ０３では、増幅回路ＷＲＣＡによって、記憶セルＭＣに書き込まれている低レベル電位を読み出す動作が行われる。
　期間Ｔ０２では、アクティベート期間とも呼ばれ、一例として、記憶セルに保持しているデータに応じた電位をセンスアンプＬＴＳＡによって増幅する動作が行われる。また、期間Ｔ０２によるアクティベートを経ることで、期間Ｔ０３に移行する。また、期間Ｔ０３は、アクティブ期間とも呼ばれ、書き込み動作又は読み出し動作への移行が可能な期間である。
　期間Ｔ０２において、初めに配線ＰＲＥＢにＶＨが与えられる。これにより、スイッチＲＳＷ１の制御端子（トランジスタＭＰ１のゲート）には、ＶＨが与えられる。このため、トランジスタＭＰ１はオフ状態となり、配線ＲＢＬと配線ＢＬＢとがフローティング状態となる。
　次に、配線ＲＷＬにＶＬが与えられる。これにより、記憶セルＭＣのトランジスタＭＮ１２の第２端子にはＶＬが与えられる。なお、このとき、トランジスタＭＮ１２のゲートの電位はＶＬであり、トランジスタＭＮ１２の第１端子（配線ＲＢＬ）の電位はＶＰＲＥ＝ＶＨであるため、トランジスタＭＮ１２は、期間Ｔ０１から引き続き、オフ状態となる。
　次に、配線ＷＥと配線ＲＥとのそれぞれにＶＬが与えられる。
　配線ＷＥにＶＬが与えられることによって、配線ＷＥＢの電位がＶＨとなる。また、これにより、アナログスイッチであるスイッチＷＳＷ２の第１制御端子にはＶＬが与えられ、スイッチＷＳＷ２の第２制御端子にはＶＨが与えられるため、スイッチＷＳＷ２はオフ状態となる。これにより、配線ＢＬは、フローティング状態となる。
　また、配線ＲＥにＶＬが与えられることによって、配線ＲＥＢの電位がＶＨとなる。また、これにより、アナログスイッチであるスイッチＷＳＷ１の第１制御端子にはＶＬが与えられ、スイッチＷＳＷ１の第２制御端子にはＶＨが与えられるため、スイッチＷＳＷ１はオフ状態となる。これにより、配線ＷＢＬは、フローティング状態となる。また、アナログスイッチであるスイッチＲＳＷ２の第１制御端子にはＶＬが与えられ、スイッチＲＳＷ２の第２制御端子にはＶＨが与えられるため、スイッチＲＳＷ２はオフ状態となる。
　次に、配線ＳＷＥにＶＨが与えられる。配線ＳＷＥにＶＨが与えられることによって、配線ＳＷＥＢの電位がＶＬとなる。このため、スイッチＨＳＷの制御端子（トランジスタＭＰ２のゲート）にはＶＬが与えられて、トランジスタＭＰ２はオン状態となる。また、スイッチＬＳＷの制御端子（トランジスタＭＮ１のゲート）にはＶＨが与えられて、トランジスタＭＮ１はオン状態となる。これにより、配線ＶＤＥと、インバータＩＮＶ１及びインバータＩＮＶ２とのそれぞれの高電源電位入力端子と、の間が導通状態となるため、インバータＩＮＶ１及びインバータＩＮＶ２とのそれぞれの高電源電位入力端子には、配線ＶＤＥからのＶＨが入力される。同様に、配線ＶＳＥと、インバータＩＮＶ１及びインバータＩＮＶ２とのそれぞれの低電源電位入力端子と、の間が導通状態となるため、インバータＩＮＶ１及びインバータＩＮＶ２とのそれぞれの低電源電位入力端子には、配線ＶＳＥからのＶＬが入力される。このため、インバータＩＮＶ１及びインバータＩＮＶ２には電源電位としてＶＨとＶＬが入力されるため、センスアンプＬＴＳＡが活性状態となる。
　センスアンプＬＴＳＡが活性状態となることで、センスアンプＬＴＳＡの端子ＩＴと端子ＩＴＢとのそれぞれの電位が、お互いの電位に応じて増幅される。具体的には、センスアンプＬＴＳＡが活性状態となったときにおける、配線ＢＬの電位がＶＲＥＦであり、配線ＢＬＢの電位がＶＰＲＥ（＝ＶＨ）であるため、配線ＢＬの電位ＶＲＥＦはＶＬにまで低下し、配線ＢＬＢの電位はＶＰＲＥ（＝ＶＨ）のまま変化しない。このため、記憶セルＭＣから読み出された低レベル電位は、配線ＢＬでは電位ＶＬとなり、配線ＢＬＢでは電位ＶＨとなる。
　次に、配線ＰＲＥＢにＶＬが与えられ、配線ＲＷＬと配線ＷＥと配線ＷＷＬとのそれぞれにＶＨが与えられる。特に、配線ＷＷＬに電位ＶＨが与えられるため、期間Ｔ０２において、記憶セルＭＣに対するデータの再書き込み（リフレッシュ）が行われている。
　配線ＰＲＥＢの電位がＶＬであるため、スイッチＲＳＷ１の制御端子（トランジスタＭＰ１のゲート）には、ＶＬが与えられる。このため、トランジスタＭＰ１はオン状態となり、配線ＲＢＬには、配線ＶＰＥからＶＰＲＥ（＝ＶＨ）が与えられる。このため、配線ＲＢＬの電位は、引き続きＶＰＲＥ（＝ＶＨ）となる。
　配線ＷＥにＶＨが与えられることによって、配線ＷＥＢの電位がＶＬとなる。また、これにより、アナログスイッチであるスイッチＷＳＷ２の第１制御端子にはＶＨが与えられ、スイッチＷＳＷ２の第２制御端子にはＶＬが与えられるため、スイッチＷＳＷ２はオン状態となる。これにより、配線ＷＢＬと配線ＢＬとの間が導通状態となる。また、スイッチＷＳＷ２がオン状態となる前は、配線ＷＢＬはフローティング状態であり、配線ＢＬには活性状態のセンスアンプＬＴＳＡの端子ＩＴからの電位ＶＬが与えられているため、スイッチＷＳＷ２がオン状態となることで、配線ＷＢＬの電位は、ＶＲＥＦからＶＬまで低下する。
　配線ＷＷＬの電位がＶＨであるため、記憶セルＭＣのトランジスタＭＮ１１のゲートには、ＶＨが与えられる（記憶セルＭＣに対するデータの再書き込み（リフレッシュ）が行われる）。このため、トランジスタＭＮ１１はオン状態となり、配線ＷＢＬとノードＮＤとの間が導通状態となる。また、スイッチＷＳＷ２がオン状態であるため、ノードＮＤには、配線ＷＢＬ及び配線ＢＬを介して、活性状態のセンスアンプＬＴＳＡの端子ＩＴからの電位ＶＬが与えられる。これにより、ノードＮＤの電位は、配線ＢＬ及び配線ＷＢＬと同じＶＬとなる。
　なお、配線ＷＢＬとノードＮＤとの間が導通状態となることで、配線ＷＢＬとノードＮＤとの間において電荷の再分配が行われるため、図６のタイミングチャートでは、ノードＮＤの電位が一時的に高くなっている例を示している。これは、配線ＷＢＬとノードＮＤとの間が導通状態になる前では、配線ＷＢＬの電位がＶＲＥＦとなっており、配線ＷＢＬの正電荷が一時的にノードＮＤに流入するからである。
　配線ＲＷＬの電位がＶＨであるため、記憶セルＭＣのトランジスタＭＮ１２の第２端子には、ＶＨが与えられる。なお、このとき、トランジスタＭＮ１２のゲートの電位はＶＬであり、トランジスタＭＮ１２の第１端子（配線ＲＢＬ）の電位はＶＰＲＥ（＝ＶＨ）であるため、トランジスタＭＮ１２は、引き続き、オフ状態となる。
　期間Ｔ０３では、先述した通り、記憶セルＭＣに対するアクティブ期間とすることができる。期間Ｔ０３のアクティブ期間を経ることで、期間Ｔ０３から、記憶セルＭＣへのデータの書き込み動作（期間Ｔ０４）、又は、記憶セルＭＣからのデータの読み出し動作（期間Ｔ０５）に移行することができる。
［期間Ｔ０４］
　期間Ｔ０４では、記憶セルＭＣへのデータの書き込み動作が行われる。
　初めに、記憶セルＭＣに書き込まれるデータに応じた電位として、配線ＤＢＬにＶＨが与えられる。また、配線ＤＢＬＢには、配線ＤＢＬが与える電位の論理が反転された電位としてＶＬが与えられる。
　その後、配線ＣＳＥＬにＶＨが与えられる。これにより、スイッチＤＳＷの制御端子（トランジスタＭＮ２のゲート）とスイッチＤＢＳＷの制御端子（トランジスタＭＮ３のゲート）とには、ＶＨが与えられる。このため、トランジスタＭＮ２がオン状態となって、配線ＢＬと配線ＤＢＬとの間が導通状態となり、且つトランジスタＭＮ３がオン状態となって、配線ＢＬＢと配線ＤＢＬＢとの間が導通状態となる。
　特に、配線ＤＢＬが与えるＶＨ及び配線ＤＢＬＢが与えるＶＬは、増幅回路ＷＲＣＡの外部に位置する増幅器（例えば、センスアンプ）によって増幅された電位とすることが好ましく、特に、当該増幅器は、活性状態のセンスアンプＬＴＳＡによって保持されている電位を書き換える程度の電荷の供給が可能な増幅器とすることが好ましい。当該増幅器を用いて、センスアンプＬＴＳＡで保持している電位を書き換える場合、消費電力が高くなる場合があるが、配線ＳＷＥ及び配線ＳＷＥＢによってセンスアンプＬＴＳＡを不活性状態にする動作が無くなるため、増幅回路ＷＲＣＡの動作を速めることができる。
　一方で、消費電力を低くしたい場合、スイッチＤＳＷ及びスイッチＤＢＳＷのそれぞれがオン状態になる前に、センスアンプＬＴＳＡを一度不活性状態にすることが好ましい。また、その後、スイッチＤＳＷ及びスイッチＤＢＳＷのそれぞれをオン状態にして、配線ＢＬに配線ＤＢＬからの電位ＶＨを与えて、且つ配線ＢＬＢに配線ＤＢＬＢから電位ＶＬを与えてから、センスアンプＬＴＳＡを活性状態にすることが好ましい。上記の通り、適宜センスアンプＬＴＳＡを活性状態と不活性状態とを切り替えることで、増幅回路ＷＲＣＡにおける消費電力を低減することができる。
　トランジスタＭＮ２及びトランジスタＭＮ３がオン状態となることで、配線ＢＬには配線ＤＢＬからの電位ＶＨが与えられ、配線ＢＬＢには配線ＤＢＬＢからの電位ＶＬが与えられるため、センスアンプＬＴＳＡの端子ＩＴはＶＨを保持し、センスアンプＬＴＳＡの端子ＩＴＢはＶＬを保持するものとする。また、スイッチＷＳＷ２がオン状態となっているため、配線ＢＬと配線ＷＢＬとのそれぞれの電位は、ＶＨとなる。また、配線ＢＬＢの電位は、ＶＬとなる。なお、スイッチＲＳＷ２がオフ状態となっているため、配線ＲＢＬの電位は、ＶＨのまま変化しない。
　また、配線ＷＷＬには、期間Ｔ０２からＶＨが与えられているため、トランジスタＭＮ１１がオン状態となっている。このため、記憶セルＭＣのノードＮＤには、配線ＷＢＬと配線ＢＬとを介して、配線ＤＢＬからのＶＨが与えられる。これにより、記憶セルＭＣに書き込みデータとしてＶＨが書き込まれる。
　その後、配線ＣＳＥＬにＶＬが与えられる。これにより、スイッチＤＳＷの制御端子（トランジスタＭＮ２のゲート）とスイッチＤＢＳＷの制御端子（トランジスタＭＮ３のゲート）とには、ＶＬが与えられる。このため、トランジスタＭＮ２がオフ状態となって、配線ＢＬと配線ＤＢＬとの間が非導通状態となり、且つトランジスタＭＮ３がオフ状態となって、配線ＢＬＢと配線ＤＢＬＢとの間が非導通状態となる。
［期間Ｔ０５］
　期間Ｔ０５では、センスアンプＬＴＳＡが保持している電位の読み出し動作が行われる。なお、上述した通り、期間Ｔ０３のアクティブ期間から、期間Ｔ０５に直接移行して、記憶セルＭＣからのデータの読み出しを行うことができる。
　初めに、配線ＤＢＬ及び配線ＤＢＬＢがＶＨにプリチャージされる。
　その後、配線ＣＳＥＬにＶＨが与えられる。これにより、スイッチＤＳＷの制御端子（トランジスタＭＮ２のゲート）とスイッチＤＢＳＷの制御端子（トランジスタＭＮ３のゲート）とには、ＶＨが与えられる。このため、トランジスタＭＮ２がオン状態となって、配線ＢＬと配線ＤＢＬとの間が導通状態となり、且つトランジスタＭＮ３がオン状態となって、配線ＢＬＢと配線ＤＢＬＢとの間が導通状態となる。
　配線ＢＬＢと配線ＤＢＬＢとの間が導通状態となることで、配線ＢＬＢと配線ＤＢＬＢとの間において電荷の再分配が行われる。このため、図６のタイミングチャートでは、配線ＢＬＢの電位が一時的に高くなっている例を示している。その後、配線ＢＬＢと配線ＤＢＬＢの電位はＶＬとなる。一方、配線ＢＬと配線ＤＢＬとの間が導通状態となるが、配線ＢＬと配線ＤＢＬはどちらもＶＨであるため、配線ＢＬと配線ＤＢＬのそれぞれにおいて電位変動は起きない。
　これにより、配線ＤＢＬには、端子ＩＴと配線ＢＬとを介して、センスアンプＬＴＳＡによって増幅されたＶＨが出力される。また、配線ＤＢＬＢには、端子ＩＴＢと配線ＢＬＢとを介して、センスアンプＬＴＳＡによって増幅されたＶＬが出力される。
　また、以上の動作より、センスアンプＬＴＳＡが保持している電位の読み出しは、配線ＢＬと配線ＢＬＢの電位が、それぞれ配線ＤＢＬと配線ＤＢＬＢに読み出された後に行うことが好ましい。
　その後、配線ＣＳＥＬにＶＬが与えられる。これにより、スイッチＤＳＷの制御端子（トランジスタＭＮ２のゲート）とスイッチＤＢＳＷの制御端子（トランジスタＭＮ３のゲート）とには、ＶＬが与えられる。このため、トランジスタＭＮ２がオフ状態となって、配線ＢＬと配線ＤＢＬとの間が非導通状態となり、且つトランジスタＭＮ３がオフ状態となって、配線ＢＬＢと配線ＤＢＬＢとの間が非導通状態となる。
　なお、期間Ｔ０５においても、期間Ｔ０２と同様に、配線ＷＷＬの電位がＶＨであるため、トランジスタＭＮ１１はオン状態となり、上記のノードＮＤと配線ＷＢＬの電位変動の通り、記憶セルＭＣに対するデータの再書き込み（リフレッシュ）が行われる。
［期間Ｔ０６］
　期間Ｔ０６では、記憶セルＭＣのデータの保持動作と、増幅回路ＷＲＣを遊休状態（アイドル状態）にする動作と、が行われる。なお、本明細書において、期間Ｔ０６は、遊休状態に移行するためのプリチャージ期間と呼称する場合がある。
　期間Ｔ０６において、初めに配線ＷＷＬにＶＬが与えられる。これにより、トランジスタＭＮ１１のゲートには、ＶＬが与えられる。このため、トランジスタＭＮ１１はオフ状態となり、ノードＮＤには、書き込みデータとして電位ＶＨが保持される。
　次に、配線ＳＷＥにＶＬが与えられ、配線ＲＥにＶＨが与えられる。
　配線ＳＷＥの電位がＶＬであるため、配線ＳＷＥＢが与える電位は、配線ＳＷＥが与える電位の論理が反転された電位としてＶＨとなる。このため、スイッチＨＳＷの制御端子（トランジスタＭＰ２のゲート）にはＶＨが与えられて、トランジスタＭＰ２はオフ状態となる。また、スイッチＬＳＷの制御端子（トランジスタＭＮ１のゲート）にはＶＬが与えられて、トランジスタＭＮ１はオフ状態となる。これにより、配線ＶＤＥと、インバータＩＮＶ１及びインバータＩＮＶ２とのそれぞれの高電源電位入力端子と、の間が非導通状態となるため、インバータＩＮＶ１及びインバータＩＮＶ２とのそれぞれの高電源電位入力端子には、配線ＶＤＥが与えるＶＨが入力されない。同様に、配線ＶＳＥと、インバータＩＮＶ１及びインバータＩＮＶ２とのそれぞれの低電源電位入力端子と、の間が非導通状態となるため、インバータＩＮＶ１及びインバータＩＮＶ２とのそれぞれの低電源電位入力端子には、配線ＶＳＥが与えるＶＬが入力されない。このため、インバータＩＮＶ１及びインバータＩＮＶ２には電源電位としてＶＨとＶＬが入力されないため、センスアンプＬＴＳＡが不活性状態となる。
　配線ＲＥにＶＨが与えられることによって、配線ＲＥＢの電位がＶＬとなる。また、これにより、アナログスイッチであるスイッチＷＳＷ１の第１制御端子にはＶＨが与えられ、スイッチＷＳＷ１の第２制御端子にはＶＬが与えられるため、スイッチＷＳＷ１はオン状態となる。これにより、配線ＷＢＬには、配線ＶＲＥからの電位ＶＲＥＦが与えられる。また、スイッチＷＳＷ２がオン状態であるため、配線ＢＬにも、配線ＷＢＬを介して、配線ＶＲＥからの電位ＶＲＥＦが与えられる。
　また、配線ＲＥの電位がＶＨがとなり、配線ＲＥＢの電位がＶＬとなっているため、アナログスイッチであるスイッチＲＳＷ２の第１制御端子にはＶＨが与えられ、スイッチＲＳＷ２の第２制御端子にはＶＬが与えられる。このため、スイッチＲＳＷ２はオン状態となり、配線ＲＢＬと配線ＢＬＢとの間が導通状態となる。また、スイッチＲＳＷ１がオン状態であるため、配線ＢＬＢには、配線ＲＢＬを介して、配線ＶＰＥからの電位ＶＰＲＥ（＝ＶＨ）が与えられる。このため、配線ＢＬＢの電位がＶＰＲＥ（＝ＶＨ）となる。
　上記の期間Ｔ０６の動作によって、増幅回路ＷＲＣを、期間Ｔ０７において、期間Ｔ０１と同様の遊休状態とすることができる。
　なお、図６のタイミングチャートの期間Ｔ０６では、配線ＤＢＬ及び配線ＤＢＬＢのそれぞれの電位を、一例としてＶＬとしているが、期間Ｔ０６では、読み出し動作及び書き込み動作が行われていないため、配線ＤＢＬ及び配線ＤＢＬＢのそれぞれの電位はこれに限定されない。また、これは、期間Ｔ０７についても同様である。
　図６のタイミングチャートの動作は、期間Ｔ０２において、記憶セルＭＣに対するデータの再書き込み（リフレッシュ）が行われるため、記憶セルＭＣからセンスアンプＬＴＳＡへのデータの読み出し動作の段階で、書き込みトランジスタであるトランジスタＭＮ１１がオン状態となる。なお、このとき、記憶セルＭＣのノードＮＤの電位がＶＬ、配線ＢＬ及び配線ＷＢＬの電位がＶＬとなっているため、記憶セルＭＣのノードＮＤに電位（保持しているデータ）の変化は無い。同様に、期間Ｔ１５においても記憶セルＭＣに対するデータの再書き込み（リフレッシュ）が行われるが、記憶セルＭＣのノードＮＤの電位がＶＨ、配線ＢＬ及び配線ＷＢＬの電位がＶＨとなっているため、記憶セルＭＣのノードＮＤに電位（保持しているデータ）の変化は無い。
　また、図６のタイミングチャートの動作では、期間Ｔ０２で、記憶セルＭＣに対するデータの再書き込み（リフレッシュ）が行われるため、書き込みトランジスタであるトランジスタＭＮ１１を早い段階でオン状態にすることができる。このため、期間Ｔ０３の後で記憶セルＭＣに保持されているデータの書き換えを行う場合（期間Ｔ０４を行う場合）には、配線ＢＬ及び配線ＷＢＬの電位を書き換えることで行うことができるため、書き込み動作に要する時間を短くすることができる。
　また、図６のタイミングチャートの動作では、増幅回路ＷＲＣにおいて、貫通電流が生じにくいため、又は貫通電流を極めて小さくすることができるため（高電源電位を与える配線と低電源電位を与える配線との間では、導通状態となるタイミングがないため）、増幅回路ＷＲＣを用いることによって記憶セルによるデータの書き込み及び読み出しに係る消費電力を低減することができる。
＜＜動作方法例２＞＞
　図７のタイミングチャートは、図６のタイミングチャートと異なる動作例であって、期間Ｔ１１乃至期間Ｔ１７における、増幅回路ＷＲＣＡと記憶セルＭＣとの動作例を示している。具体的には、図７のタイミングチャートは、初期状態では記憶セルＭＣの容量素子Ｃ１の第１端子に高レベル電位が保持されており、増幅回路ＷＲＣＡにおいて、記憶セルＭＣから当該高レベル電位を読み出す動作例と、記憶セルＭＣの容量素子Ｃ１の第１端子の高レベル電位を低レベル電位に書き換える動作例と、を示している。なお、図７のタイミングチャートでは、書き込みを行う記憶セルＭＣへの選択信号は、書き込み動作を行う期間Ｔ１４だけでなく、後述する期間Ｔ１２（アクティベート期間）及び期間Ｔ１５（読み出し動作）にも送信される。期間Ｔ１２及び期間Ｔ１５では、当該選択信号が記憶セルＭＣに送信されることで、記憶セルＭＣにおけるデータの再書き込み（リフレッシュ）が行われる。
［期間Ｔ１１］
　期間Ｔ１１では、図６のタイミングチャートの期間Ｔ０１と同様に、遊休状態（アイドル状態）として、配線ＰＲＥＢにはＶＬが与えられ、配線ＲＷＬにはＶＨが与えられ、配線ＷＥにはＶＨが与えられ、配線ＲＥにはＶＨが与えられ、配線ＳＷＥにはＶＬが与えられ、配線ＷＷＬにはＶＬが与えられ、配線ＣＳＥＬにはＶＬが与えられている。このため、増幅回路ＷＲＣＡに含まれている各スイッチのオンオフについては、図６のタイミングチャートの期間Ｔ０１を参照することができる。また、これにより、配線ＢＬと配線ＷＢＬとのそれぞれの電位は、ＶＲＥＦとなり、配線ＢＬＢと配線ＲＢＬとのそれぞれの電位はＶＰＲＥとなる。また、特に限定されないが、図６のタイミングチャートの期間Ｔ０１における、配線ＤＢＬ及び配線ＤＢＬＢの電位はそれぞれＶＬとしている。
　なお、期間Ｔ１１では、記憶セルＭＣのノードＮＤには、容量素子Ｃ１によって、ＶＨが保持されている。このため、期間Ｔ１１では、ノードＮＤの電位は、ＶＨとなっている。
［期間Ｔ１２及び期間Ｔ１３］
　期間Ｔ１２と期間Ｔ１３では、増幅回路ＷＲＣＡによって、記憶セルＭＣに書き込まれている高レベル電位を読み出す動作が行われる。
　期間Ｔ１２は、図６のタイミングチャートの期間Ｔ０２と同様に、アクティベート期間とも呼ばれている。また、期間Ｔ１３は、図６のタイミングチャートの期間Ｔ０３と同様に、アクティブ期間とも呼ばれている。
　期間Ｔ１２では、初めに配線ＰＲＥＢにＶＨが与えられる。これにより、スイッチＲＳＷ１の制御端子（トランジスタＭＰ１のゲート）には、ＶＨが与えられる。このため、トランジスタＭＰ１はオフ状態となり、配線ＲＢＬと配線ＢＬＢとがフローティング状態となる。
　次に、配線ＲＷＬにＶＬが与えられる。これにより、記憶セルＭＣのトランジスタＭＮ１２の第２端子にはＶＬが与えられる。なお、このとき、トランジスタＭＮ１２のゲートの電位はＶＨであるため、トランジスタＭＮ１２は、オン状態となり、トランジスタＭＮ１２の第１端子（配線ＲＢＬ）の電位は、ＶＰＲＥ＝ＶＨから低下する。なお、これにより、配線ＲＷＬと導通状態となっている配線ＢＬＢの電位も低下する。また、配線ＲＢＬ及び配線ＢＬＢのそれぞれの電位は、配線ＶＲＥが与えるＶＲＥＦよりも低くなるものとする。
　次に、配線ＷＥと配線ＲＥとのそれぞれにＶＬが与えられる。
　配線ＷＥにＶＬが与えられることによって、配線ＷＥＢの電位がＶＨとなる。また、これにより、アナログスイッチであるスイッチＷＳＷ２の第１制御端子にはＶＬが与えられ、スイッチＷＳＷ２の第２制御端子にはＶＨが与えられるため、スイッチＷＳＷ２はオフ状態となる。これにより、配線ＢＬは、フローティング状態となる。
　また、配線ＲＥにＶＬが与えられることによって、配線ＲＥＢの電位がＶＨとなる。また、これにより、アナログスイッチであるスイッチＷＳＷ１の第１制御端子にはＶＬが与えられ、スイッチＷＳＷ１の第２制御端子にはＶＨが与えられるため、スイッチＷＳＷ１はオフ状態となる。これにより、配線ＷＢＬは、フローティング状態となる。また、アナログスイッチであるスイッチＲＳＷ２の第１制御端子にはＶＬが与えられ、スイッチＲＳＷ２の第２制御端子にはＶＨが与えられるため、スイッチＲＳＷ２はオフ状態となる。
　スイッチＲＳＷ２がオフ状態になることによって、配線ＢＬＢと配線ＲＢＬとの間が非導通状態となり、配線ＢＬＢがフローティング状態となる。このため、配線ＢＬＢの電位低下は停止する。一方で、配線ＲＢＬは、引き続き配線ＲＷＬと導通状態となっているため、配線ＲＢＬの電位は引き続き低下する。
　次に、配線ＳＷＥにＶＨが与えられる。配線ＳＷＥにＶＨが与えられることによって、図６のタイミングチャートの期間Ｔ０２と同様に、センスアンプＬＴＳＡが活性状態となる。
　センスアンプＬＴＳＡが活性状態となることで、センスアンプＬＴＳＡの端子ＩＴと端子ＩＴＢとのそれぞれの電位が、お互いの電位に応じて増幅される。具体的には、センスアンプＬＴＳＡが活性状態となったときにおける、配線ＢＬの電位がＶＲＥＦであり、配線ＢＬＢの電位がＶＲＥＦ未満であるため、配線ＢＬの電位ＶＲＥＦはＶＨにまで上昇し、配線ＢＬＢの電位はＶＬまで低下する。このため、記憶セルＭＣから読み出された高レベル電位は、配線ＢＬでは電位ＶＨとなり、配線ＢＬＢでは電位ＶＬとなる。
　なお、スイッチＷＳＷ２がオフ状態となっているため、配線ＷＢＬと配線ＢＬとの間は非導通状態となっている。このため、配線ＷＢＬの電位は、センスアンプＬＴＳＡの増幅によって変化しない。
　次に、配線ＰＲＥＢにＶＬが与えられ、配線ＲＷＬと配線ＷＥと配線ＷＷＬとのそれぞれにＶＨが与えられる。特に、配線ＷＷＬに電位ＶＨが与えられるため、期間Ｔ１２において、記憶セルＭＣに対するデータの再書き込み（リフレッシュ）が行われている。
　配線ＰＲＥＢの電位がＶＬであるため、スイッチＲＳＷ１の制御端子（トランジスタＭＰ１のゲート）には、ＶＬが与えられる。このため、トランジスタＭＰ１はオン状態となり、配線ＲＢＬには、配線ＶＰＥからＶＰＲＥ（＝ＶＨ）が与えられる。このため、配線ＲＢＬの電位は、ＶＰＲＥ（＝ＶＨ）まで高くなる。
　配線ＷＥにＶＨが与えられることによって、配線ＷＥＢの電位がＶＬとなる。また、これにより、アナログスイッチであるスイッチＷＳＷ２の第１制御端子にはＶＨが与えられ、スイッチＷＳＷ２の第２制御端子にはＶＬが与えられるため、スイッチＷＳＷ２はオン状態となる。これにより、配線ＷＢＬと配線ＢＬとの間が導通状態となる。また、スイッチＷＳＷ２がオン状態となる前は、配線ＷＢＬはフローティング状態であり、配線ＢＬには活性状態のセンスアンプＬＴＳＡの端子ＩＴからの電位ＶＨが与えられているため、スイッチＷＳＷ２がオン状態となることで、配線ＷＢＬの電位は、ＶＲＥＦからＶＨまで高くなる。
　配線ＷＷＬの電位がＶＨであるため、記憶セルＭＣのトランジスタＭＮ１１のゲートには、ＶＨが与えられる（記憶セルＭＣに対するデータの再書き込み（リフレッシュ）が行われる）。このため、トランジスタＭＮ１１はオン状態となり、配線ＷＢＬとノードＮＤとの間が導通状態となる。また、スイッチＷＳＷ２がオン状態であるため、ノードＮＤには、配線ＷＢＬ及び配線ＢＬを介して、活性状態のセンスアンプＬＴＳＡの端子ＩＴからの電位ＶＨが与えられる。これにより、ノードＮＤの電位は、配線ＢＬ及び配線ＷＢＬと同じＶＨとなる。
　なお、配線ＷＢＬとノードＮＤとの間が導通状態となることで、配線ＷＢＬとノードＮＤとの間において電荷の再分配が行われるため、図７のタイミングチャートでは、ノードＮＤの電位が一時的に低くなっている例を示している。これは、配線ＷＢＬとノードＮＤとの間が導通状態になる前では、配線ＷＢＬの電位がＶＲＥＦとなっており、ノードＮＤの正電荷が一時的に配線ＷＢＬに流入するからである。
　配線ＲＷＬの電位がＶＨであるため、記憶セルＭＣのトランジスタＭＮ１２の第２端子には、ＶＨが与えられる。なお、このとき、トランジスタＭＮ１２のゲートの電位はＶＨであり、トランジスタＭＮ１２の第１端子（配線ＲＢＬ）の電位はＶＰＲＥ（＝ＶＨ）であるため、トランジスタＭＮ１２は、オフ状態となる。
　期間Ｔ１３では、図６のタイミングチャートの期間Ｔ０３と同様に、記憶セルＭＣに対するアクティブ期間とすることができる。期間Ｔ１３のアクティブ期間を経ることで、期間Ｔ１３から、記憶セルＭＣへのデータの書き込み動作（期間Ｔ１４）、又は、記憶セルＭＣからのデータの読み出し動作（期間Ｔ１５）に移行することができる。
［期間Ｔ１４］
　期間Ｔ１４では、記憶セルＭＣへのデータの書き込み動作が行われる。
　初めに、記憶セルＭＣに書き込まれるデータに応じた電位として、配線ＤＢＬにＶＬが与えられる。また、配線ＤＢＬＢには、配線ＤＢＬが与える電位の論理が反転された電位としてＶＨが与えられる。
　その後、配線ＣＳＥＬにＶＨが与えられる。これにより、スイッチＤＳＷの制御端子（トランジスタＭＮ２のゲート）とスイッチＤＢＳＷの制御端子（トランジスタＭＮ３のゲート）とには、ＶＨが与えられる。このため、トランジスタＭＮ２がオン状態となって、配線ＢＬと配線ＤＢＬとの間が導通状態となり、且つトランジスタＭＮ３がオン状態となって、配線ＢＬＢと配線ＤＢＬＢとの間が導通状態となる。
　特に、配線ＤＢＬが与えるＶＬ及び配線ＤＢＬＢが与えるＶＨは、図６のタイミングチャートの期間Ｔ０３と同様に、増幅回路ＷＲＣＡの外部に位置する増幅器（例えば、センスアンプ）によって増幅された電位とすることが好ましく、特に、当該増幅器は、活性状態のセンスアンプＬＴＳＡによって保持されている電位を書き換える程度の電荷の供給が可能な増幅器とすることが好ましい。
　トランジスタＭＮ２及びトランジスタＭＮ３がオン状態となることで、配線ＢＬには配線ＤＢＬからの電位ＶＬが与えられ、配線ＢＬＢには配線ＤＢＬＢからの電位ＶＨが与えられるため、センスアンプＬＴＳＡの端子ＩＴはＶＬを保持し、センスアンプＬＴＳＡの端子ＩＴＢはＶＨを保持するものとする。また、スイッチＷＳＷ２がオン状態となっているため、配線ＢＬと配線ＷＢＬとのそれぞれの電位は、ＶＬとなる。また、配線ＢＬＢの電位は、ＶＨとなる。なお、スイッチＲＳＷ２がオフ状態となっているため、配線ＲＢＬの電位は、ＶＰＲＥ＝ＶＨのまま変化しない。
　また、配線ＷＷＬには、期間Ｔ１２からＶＨが与えられているため、トランジスタＭＮ１１がオン状態となっている。このため、記憶セルＭＣのノードＮＤには、配線ＷＢＬと配線ＢＬとを介して、配線ＤＢＬからのＶＬが与えられる。これにより、記憶セルＭＣに書き込みデータとしてＶＬが書き込まれる。
　その後、配線ＣＳＥＬにＶＬが与えられる。これにより、スイッチＤＳＷの制御端子（トランジスタＭＮ２のゲート）とスイッチＤＢＳＷの制御端子（トランジスタＭＮ３のゲート）とには、ＶＬが与えられる。このため、トランジスタＭＮ２がオフ状態となって、配線ＢＬと配線ＤＢＬとの間が非導通状態となり、且つトランジスタＭＮ３がオフ状態となって、配線ＢＬＢと配線ＤＢＬＢとの間が非導通状態となる。
［期間Ｔ１５］
　期間Ｔ１５では、図６のタイミングチャートの期間Ｔ０５と同様に、センスアンプＬＴＳＡが保持している電位の読み出し動作が行われる。なお、上述した通り、期間Ｔ１３のアクティブ期間から、期間Ｔ１５に直接移行して、記憶セルＭＣからのデータの読み出しを行うことができる。
　初めに、配線ＤＢＬ及び配線ＤＢＬＢがＶＨにプリチャージされる。
　その後、配線ＣＳＥＬにＶＨを与えて、トランジスタＭＮ２及びトランジスタＭＮ３をオン状態にする。このとき、配線ＤＢＬには、端子ＩＴと配線ＢＬとを介して、センスアンプＬＴＳＡによって増幅されたＶＬが出力される。また、配線ＤＢＬＢには、端子ＩＴＢと配線ＢＬＢとを介して、センスアンプＬＴＳＡによって増幅されたＶＨが出力される。
　配線ＢＬＢと配線ＤＢＬＢとの間が導通状態となることで、配線ＢＬと配線ＤＢＬとの間において電荷の再分配が行われる。また、スイッチＳＷＳ２及びトランジスタＭＮ１１のそれぞれがオン状態であるため、同時に、配線ＷＢＬ及びノードＮＤの電位は、配線ＢＬと同電位となる。このため、図７のタイミングチャートでは、配線ＢＬと配線ＷＢＬとノードＮＤの電位が一時的に高くなっている例を示している。その後、配線ＢＬと配線ＤＢＬとノードＮＤの電位はＶＬとなる。一方、配線ＢＬＢと配線ＤＢＬＢとの間が導通状態となるが、配線ＢＬＢと配線ＤＢＬＢはどちらもＶＨであるため、配線ＢＬＢと配線ＤＢＬＢのそれぞれにおいて電位変動は起きない。
　これにより、配線ＤＢＬには、端子ＩＴと配線ＢＬとを介して、センスアンプＬＴＳＡによって増幅されたＶＬが出力される。また、配線ＤＢＬＢには、端子ＩＴＢと配線ＢＬＢとを介して、センスアンプＬＴＳＡによって増幅されたＶＨが出力される。
　また、以上の動作より、センスアンプＬＴＳＡが保持している電位の読み出しは、配線ＢＬと配線ＢＬＢの電位が、それぞれ配線ＤＢＬと配線ＤＢＬＢに読み出された後に行うことが好ましい。
　その後、配線ＣＳＥＬにＶＬを与えて、トランジスタＭＮ２及びトランジスタＭＮ３をオフ状態にして、配線ＢＬと配線ＤＢＬとの間を非導通状態にし、配線ＢＬＢと配線ＤＢＬＢとの間を非導通状態にする。
　なお、期間Ｔ１５においても、期間Ｔ１２と同様に、配線ＷＷＬの電位がＶＨであるため、トランジスタＭＮ１１はオン状態となり、上記のノードＮＤと配線ＷＢＬの電位変動の通り、記憶セルＭＣに対するデータの再書き込み（リフレッシュ）が行われる。
［期間Ｔ１６］
　期間Ｔ１６では、図６のタイミングチャートの期間Ｔ０６と同様に、記憶セルＭＣのデータの保持動作と、増幅回路ＷＲＣを遊休状態（アイドル状態）にする動作と、が行われる。なお、本明細書において、期間Ｔ１６は、遊休状態に移行するためのプリチャージ期間と呼称する場合がある。
　期間Ｔ１６において、初めに配線ＷＷＬにＶＬが与えられる。これにより、トランジスタＭＮ１１のゲートには、ＶＬが与えられる。このため、トランジスタＭＮ１１はオフ状態となり、ノードＮＤには、書き込みデータとして電位ＶＬが保持される。
　次に、配線ＳＷＥにＶＬが与えられ、配線ＲＥにＶＨが与えられる。
　配線ＳＷＥにＶＬが与えられることによって、図６のタイミングチャートの期間Ｔ０６と同様に、センスアンプＬＴＳＡが不活性状態となる。
　配線ＲＥにＶＨが与えられることによって、図６のタイミングチャートの期間Ｔ０６と同様に、スイッチＷＳＷ１はオン状態となる。これにより、配線ＷＢＬには、配線ＶＲＥからの電位ＶＲＥＦが与えられる。また、スイッチＷＳＷ２がオン状態であるため、配線ＢＬにも、配線ＷＢＬを介して、配線ＶＲＥからの電位ＶＲＥＦが与えられる。
　また、配線ＲＥの電位がＶＨがとなり、配線ＲＥＢの電位がＶＬとなっているため、図６のタイミングチャートの期間Ｔ０６と同様に、スイッチＲＳＷ２はオン状態となり、配線ＲＢＬと配線ＢＬＢとの間が導通状態となる。また、スイッチＲＳＷ１がオン状態であるため、配線ＢＬＢには、配線ＲＢＬを介して、配線ＶＰＥからの電位ＶＰＲＥ（＝ＶＨ）が与えられる。このため、配線ＢＬＢの電位がＶＰＲＥ（＝ＶＨ）となる。
　上記の期間Ｔ１６の動作によって、増幅回路ＷＲＣを、期間Ｔ１７において、期間Ｔ１１と同様の遊休状態とすることができる。
　なお、図７のタイミングチャートの期間Ｔ１６では、配線ＤＢＬ及び配線ＤＢＬＢのそれぞれの電位を、一例としてＶＬとしているが、期間Ｔ１６では、読み出し動作及び書き込み動作が行われていないため、配線ＤＢＬ及び配線ＤＢＬＢのそれぞれの電位はこれに限定されない。また、これは、期間Ｔ１７についても同様である。
　図７のタイミングチャートの動作は、図６のタイミングチャートの期間Ｔ０２と同様に、期間Ｔ１２において、記憶セルＭＣに対するデータの再書き込み（リフレッシュ）が行われるため、読み出し動作の段階で、書き込みトランジスタであるトランジスタＭＮ１１がオン状態となる。なお、このとき、記憶セルＭＣのノードＮＤの電位がＶＬ、配線ＢＬ及び配線ＷＢＬの電位がＶＬとなっているため、記憶セルＭＣのノードＮＤに電位（保持しているデータ）の変化は無い。
　また、図７のタイミングチャートの動作では、期間Ｔ１２で、記憶セルＭＣに対するデータの再書き込み（リフレッシュ）が行われるため、書き込みトランジスタであるトランジスタＭＮ１１を早い段階でオン状態にすることができる。このため、図６のタイミングチャートと同様に、期間Ｔ１２の後で記憶セルＭＣに保持されているデータの書き換えを行う場合（期間Ｔ１４を行う場合）には、配線ＢＬ及び配線ＷＢＬの電位を書き換えることで行うことができるため、書き込み動作に要する時間を短くすることができる。
　また、図７のタイミングチャートの動作では、図６のタイミングチャートと同様に、増幅回路ＷＲＣにおいて、貫通電流が発生しないため（高電源電位を与える配線と低電源電位を与える配線との間では、導通状態となるタイミングがないため）、増幅回路ＷＲＣを用いることによって記憶セルによるデータの書き込み及び読み出しに係る消費電力を低減することができる。
＜＜動作方法例３＞＞
　図８のタイミングチャートは、図７のタイミングチャートの動作の変更例であって、期間Ｔ２１乃至期間Ｔ２７における、増幅回路ＷＲＣＡと記憶セルＭＣとの動作例を示している。なお、図８のタイミングチャートでは、図７のタイミングチャートとは異なり、記憶セルＭＣに対するデータの再書き込み（リフレッシュ）が、期間Ｔ２２のアクティベート期間では行われず、後述する期間Ｔ２５で行われる。具体的には、図８のタイミングチャートでは、書き込みを行う記憶セルＭＣへの選択信号の送信は、配線ＤＢＬ及び配線ＤＢＬＢからのデータの送信と同じ期間で行われる。
　図８のタイミングチャートの動作は、図７のタイミングチャートの動作の変更例であるため、本動作方法例では、相違する部分についてのみ説明し、それ以外については図７のタイミングチャートの動作方法例の説明を参照することができる。
　期間Ｔ２２は、図７のタイミングチャートの期間Ｔ１２と同様に、アクティベート期間と呼ばれる。なお、上述した通り、図７のタイミングチャートの期間Ｔ１２では、記憶セルＭＣにおけるデータの再書き込み（リフレッシュ）が行われているが、図８のタイミングチャートの期間Ｔ２２では行われていない。換言すると、期間Ｔ２２において、配線ＷＷＬには電位ＶＨではなく、電位ＶＬが入力されている。このため、期間Ｔ２２では、トランジスタＭＮ１１がオフ状態となっており、配線ＷＢＬとノードＮＤとの間が非導通状態となっているため、ノードＮＤの電位は、配線ＷＢＬの電位の変化に伴って変化しない。
　期間Ｔ２３は、図７のタイミングチャートの期間Ｔ１３にと同様に、のアクティブ期間と呼ばれる。
　期間Ｔ２４は、図７のタイミングチャートの期間Ｔ１４と同様に、記憶セルＭＣへのデータの書き込み動作が行われる。なお、図８のタイミングチャートの動作では、この期間Ｔ２４において、配線ＷＷＬにＶＨが入力されて、トランジスタＭＮ１１がオン状態となっている。このため、このタイミングでノードＮＤと配線ＷＢＬ及び配線ＢＬとの間が導通状態となる。
　また、期間Ｔ２４では、配線ＣＳＥＬにＶＨが与えられて、トランジスタＭＮ２及びトランジスタＭＮ３のそれぞれがオン状態となり、配線ＢＬと配線ＤＢＬとの間が導通状態となり、配線ＢＬＢと配線ＤＢＬＢとの間が導通状態となる。また、ここで、配線ＤＢＬには、記憶セルＭＣに書き込まれるデータに応じた電位としてＶＬが与えられるため、配線ＷＢＬ及び配線ＢＬを介して、ノードＮＤにＶＬが与えられる。また、配線ＤＢＬＢには、配線ＤＢＬに与えられる電位の論理が反転された電位が入力されるため、配線ＢＬには、配線ＤＢＬＢからのＶＨが与えられる。
　期間Ｔ２５は、図７のタイミングチャートの期間Ｔ１５と同様に、記憶セルＭＣからのデータの読み出し動作が行われる。なお、期間Ｔ２５の読み出し動作については、期間Ｔ１５の読み出し動作を参照することができる。
　期間Ｔ２６は、図７のタイミングチャートの期間Ｔ１６と同様に、プリチャージ期間と呼ばれる。この期間における動作については、図７のタイミングチャートの期間Ｔ１６の説明を参照することができる。
　図８のタイミングチャートは、上記の通り、図７のタイミングチャートの期間Ｔ１２の動作と異なり、期間Ｔ２２のアクティベート期間で、記憶セルＭＣにおけるデータの再書き込み（リフレッシュ）を行わない動作となっている。
＜＜動作方法例４＞＞
　図９のタイミングチャートは、図８のタイミングチャートの動作の変更例であって、期間Ｔ３１乃至期間Ｔ３６における、増幅回路ＷＲＣＡと記憶セルＭＣとの動作例を示している。なお、図９のタイミングチャートは、図８のタイミングチャートとは異なり、記憶セルＭＣにおけるデータの書き換えを行わず、データの読み出しのみを行う動作例となっている。具体的には、図９のタイミングチャートでは、配線ＷＷＬがＶＨを与える期間がない点、などで、図８のタイミングチャートと異なっている。また、そのため、図９のタイミングチャートの動作では、記憶セルＭＣに対するデータの再書き込み（リフレッシュ）が行われない。
　図９のタイミングチャートの動作は、図８のタイミングチャートの動作の変更例であるため、本動作方法例では、相違する部分についてのみ説明し、それ以外については図８のタイミングチャートの動作方法例の説明を参照することができる。
　期間Ｔ３１及び期間Ｔ３２のそれぞれは、図８のタイミングチャートの期間Ｔ２１及び期間Ｔ２２と同様の動作とすることができる。特に、期間Ｔ３２は、期間Ｔ２２と同様のアクティベート期間となっている。
　期間Ｔ３３は、図８のタイミングチャートの期間Ｔ２３と同様の動作とすることができる。つまり、期間Ｔ３３は、期間Ｔ２３と同様のアクティブ期間となっている。
　期間Ｔ３４は、図８のタイミングチャートの期間Ｔ２５と同様に読み出し動作を行う期間となっている。
　また、期間Ｔ３５及び期間Ｔ３６のそれぞれは、図８のタイミングチャートの期間Ｔ２６及び期間Ｔ２７と同様の動作とすることができる。特に、期間Ｔ３５は、期間Ｔ２６と同様のプリチャージ期間となっている。
　記憶セルＭＣにおいて、データの書き換えを行う必要がない場合は、図９のタイミングチャートの動作を行うことによって、記憶セルＭＣへのデータの書き換え動作（増幅回路ＷＲＣＡへの書き込みデータの入力）が無くなるため、動作方法に要する時間を短縮することができる。
　本実施の形態で説明した増幅回路を用いることによって、動作方法に要する時間を短縮することができる。また、当該動作方法において、高電源電位を与える配線と低電源電位を与える配線との間における貫通電流が生じないため、消費電力の低減を図ることができる。また、上述した動作方法において、アクティブ期間を省略することによって、待機電力を低くすることができるため、さらに、増幅回路の消費電力を低減することができる。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す別の構成、別の構造、別の方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、上記実施の形態で説明した記憶セルＭＣ及び増幅回路ＷＲＣなどを有する記憶回路の構成例について説明する。
　図１０Ａに、記憶回路ＭＤＶの構成例を示す斜視概略図を示す。図１０Ｂに、記憶回路ＭＤＶの構成例を示すブロック図を示す。記憶回路ＭＤＶは、基板３１１及び基板３１１上に形成された駆動回路領域５０を含む層ＳＳ１と、記憶セル１０を含む層ＳＳ２と、を有する。また、図１０Ａに示す通り、層ＳＳ２は、層ＳＳ１の上方に設けることができる。
　基板３１１としては、例えば、半導体基板（例えば、シリコン又はゲルマニウムを材料とした単結晶基板）を用いることができる。また、半導体基板以外では、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムを用いることができる。なお、ガラス基板の例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスが挙げられる。また、可撓性基板、貼り合わせフィルム、基材フィルムなどの例としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックが挙げられる。また、別の例としては、アクリル等の合成樹脂が挙げられる。また、別の例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルが挙げられる。また、別の例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類が挙げられる。なお、記憶回路ＭＤＶの作製工程において熱処理が含まれている場合、当該基板には、熱に対して耐性の高い材料を選択することが好ましい。
　なお、本実施の形態では、基板３１１は、シリコンを有する半導体基板として説明する。
　図１０Ａに示す記憶セル１０には、実施の形態１で説明した記憶セルＭＣを用いることができる。また、記憶回路ＭＤＶは、メモリセルアレイＭＣＡを有し、メモリセルアレイＭＣＡは、複数の記憶セル１０を有する。なお、図１０Ａでは、メモリセルアレイＭＣＡには、マトリクス状に複数の記憶セル１０が配置されている。また、図１０Ｂには、メモリセルアレイＭＣＡに記憶セル１０［１，１］、記憶セル１０［ｍ，１］（ここでのｍは１以上の整数とする）、記憶セル１０［１，ｎ］（ここでのｎは１以上の整数とする）、記憶セル１０［ｍ，ｎ］、記憶セル１０［ｉ，ｊ］（ここでのｉは１以上ｍ以下の整数とし、ここでのｊは１以上ｎ以下の整数とする）が配置されている例を示している。
＜駆動回路の構成例＞
　図１０Ａに示す駆動回路領域５０は、ＰＳＷ２２（パワースイッチ）、ＰＳＷ２３及び周辺回路３１を有する。周辺回路３１は、周辺回路４１、コントロール回路３２及び電圧生成回路３３を有する。
　記憶回路ＭＤＶにおいて、各回路、各信号及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路又は他の信号を追加することができる。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１及び信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
　また、信号ＢＷ、信号ＣＥ及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１及び信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１及び信号ＰＯＮ２は、コントロール回路３２で生成することができる。
　コントロール回路３２は、記憶回路ＭＤＶの動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷ及び信号ＢＷを論理演算して、記憶回路ＭＤＶの動作モード（例えば、書き込み動作及び読み出し動作）を決定する。又は、コントロール回路３２は、この動作モードが実行されるように、周辺回路４１の制御信号を生成する。
　電圧生成回路３３は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路３３へ入力され、電圧生成回路３３は負電圧を生成する。
　周辺回路４１は、記憶セル１０に対するデータの書き込み及び読み出しをするための回路である。周辺回路４１は、行デコーダ４２、列デコーダ４４、行ドライバ４３、列ドライバ４５、入力回路４７及び出力回路４８を有する。
　行デコーダ４２及び列デコーダ４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４２は、アクセスする行を指定するための回路であり、列デコーダ４４は、アクセスする列を指定するための回路である。つまり、行デコーダ４２及び列デコーダ４４は、書き込み又は読み出しの対象となる記憶セル１０を選択する選択回路と呼ばれる場合がある。
　行ドライバ４３は、行デコーダ４２が指定する書き込み及び読み出しワード線を選択する機能を有する。
　列ドライバ４５は、データを記憶セル１０に書き込む機能、記憶セル１０からデータを読み出す機能、及び読み出したデータを保持する機能を有する。具体的には、例えば、列ドライバ４５には、図１０Ａに示す通り、データを読み出す機能、及び読み出したデータを保持する機能を有する増幅回路４０を複数備えることができる。なお、増幅回路４０には、実施の形態１で説明した増幅回路ＷＲＣを用いることができる。
　また、列ドライバ４５は、列デコーダ４４が指定する書き込み及び読み出しビット線を選択する機能を有する。具体的には、例えば、列デコーダ４４は、実施の形態１で説明した配線ＣＳＥＬに接続することができ、これにより、列デコーダ４４は、書き込み又は読み出しの対象となる記憶セル１０を含む列を選択することができる。そのため、図１に示したスイッチＤＳＷ及びスイッチＤＢＳＷをオン状態にすることができ、当該列の書き込みビット線である配線ＷＢＬと、読み出しビット線である配線ＲＢＬを選択することができる。
　また、上記の通り、列ドライバ４５は、記憶セル１０に対する書き込み動作に寄与するため、記憶セル１０に書き込みデータを送信する書き込み回路と呼ばれる場合がある。同様に、列ドライバ４５は、記憶セル１０に対する読み出し動作にも寄与するため、記憶セル１０からの読み出しデータを読み出す読み出し回路と呼ばれる場合がある。
　入力回路４７は、信号ＷＤＡを保持する機能を有する。入力回路４７が保持するデータは、列ドライバ４５に出力される。入力回路４７の出力データが、記憶セル１０に書き込むデータ（Ｄｉｎ）である。記憶セル１０から読み出されたデータ（Ｄｏｕｔ）は、列ドライバ４５に含まれる増幅回路４０によって増幅されて出力回路４８に出力される。出力回路４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４８は、Ｄｏｕｔを記憶回路ＭＤＶの外部に出力する機能を有する。出力回路４８から出力されるデータが信号ＲＤＡである。
　ＰＳＷ２２は周辺回路３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２３は、行ドライバ４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶回路ＭＤＶの高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２２のオン状態とオフ状態との切り替えが行われ、信号ＰＯＮ２によってＰＳＷ２３のオン状態とオフ状態との切り替えが行われる。図１０Ｂでは、周辺回路３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを備えることが好ましい。
＜メモリセルアレイと周辺回路＞
　次に、メモリセルアレイＭＣＡと周辺回路４１との電気的な接続について説明する。
　図１１は、周辺回路４１と、メモリセルアレイＭＣＡと、の構成例を示したブロック図である。なお、上述した通り、図１１に示す記憶回路ＭＤＶでは、周辺回路４１の上方にメモリセルアレイＭＣＡを設けた構成例を示している。図１１において、行デコーダ４２及び行ドライバ４３は、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］と配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］に接続されている。
　また、列デコーダ４４は、列ドライバ４５に備わる増幅回路４０［ｊ］と増幅回路４０［ｊ＋１］（ここでのｊは１以上ｎ−１以下の整数とする）に接続されている。また、増幅回路４０［ｊ］は、配線ＷＢＬ［ｊ］と配線ＲＢＬ［ｊ］に接続され、増幅回路４０［ｊ＋１］は、配線ＷＢＬ［ｊ＋１］と配線ＲＢＬ［ｊ＋１］に接続されている。
　なお、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｍ］は、実施の形態１の説明の通り、記憶セル１０［ｉ，ｊ］に対する書き込みワード線としての機能を有する。また、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］は、実施の形態１の説明の通り、記憶セル１０［ｉ，ｊ］に対する読み出しワード線としての機能を有する。また、配線ＷＢＬ［ｊ］及び配線ＷＢＬ［ｊ＋１］は、実施の形態１の説明の通り、記憶セル１０［ｉ，ｊ］に対する書き込みビット線としての機能を有する。また、配線ＲＢＬ［ｊ］及び配線ＲＢＬ［ｊ＋１］は、実施の形態１の説明の通り、記憶セル１０［ｉ，ｊ］に対する読み出しビット線としての機能を有する。
　ｉ行目ｊ列目に配置されている記憶セル１０［ｉ，ｊ］（図示しない）は、配線ＷＷＬ［ｉ］と、配線ＲＷＬ［ｉ］と、配線ＷＢＬ［ｊ］と、配線ＲＢＬ［ｊ］と、に電気的に接続されている。
　各記憶セル１０については、実施の形態１で説明した図４の記憶セルＭＣ、図５Ａ又は図５Ｂの記憶セルＭＣの記載を参照することができる。
　また、図１１に示す列ドライバ４５では、一例として、増幅回路４０が２ｎ行／２列（ここでのｎは偶数とする）のマトリクス上に配置されている。また、列ドライバ４５において、１行目の増幅回路４０は、メモリセルアレイＭＣＡの奇数行目の記憶セル１０に対する書き込み回路又は読み出し回路として機能し、２行目の増幅回路４０は、メモリセルアレイＭＣＡの偶数行目の記憶セル１０に対する書き込み回路又は読み出し回路として機能する。
　上記の通り、実施の形態１で説明した増幅回路ＷＲＣなどを、層ＳＳ１の駆動回路領域５０に設けて、実施の形態１で説明した記憶セルＭＣを層ＳＳ２に設けることによって、記憶回路の面積を小さくすることができる。また、記憶セルＭＣと増幅回路ＷＲＣとを接続する配線を短くすることができるため、寄生抵抗を小さくすることができ、これにより、消費電力を低減することができる。
＜記憶回路の断面構成例＞
　次に、図１０Ａ、図１０Ｂ及び図１１に示した記憶回路ＭＤＶの具体的な構成例について説明する。図１２は、図１０Ａ、図１０Ｂ及び図１１に示した記憶回路ＭＤＶの一例の断面模式図である。
　図１２には、層ＳＳ１と、記憶層ＳＳ２と、の断面模式図を示している。なお、図１２の記憶回路ＭＤＶでは、層ＳＳ１上に直接、層ＳＳ１が形成されている構成を示している。
　図１２では、層ＳＳ１が有するトランジスタ４００を例示している。トランジスタ４００は、基板３１１上に設けられ、ゲートとして機能する導電層３１６と、ゲート絶縁膜として機能する絶縁層３１５及び絶縁層３１７と、基板３１１の一部を含む半導体領域３１３と、基板の一部を含むソース領域またはドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、を有する。トランジスタ４００には、ｐチャネル型のトランジスタ又はｎチャネル型のトランジスタを適用することができる。
　ここで、図１２に示すトランジスタ４００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁層３１５を介して、導電層３１６が覆うように設けられている。なお、導電層３１６は仕事関数を調整する材料を用いることができる。このようなトランジスタ４００は半導体基板の凸部を利用していることからフィン型トランジスタとも呼ばれる。なお、凸部の形成方法としては、凸部を形成するためのマスクとして機能する絶縁層を半導体基板上に形成する方法が挙げられる。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成する場合も考えられる。
　なお、図１２に示すトランジスタ４００は一例であり、その構造に限定されず、回路構成又は駆動方法に応じて適切なトランジスタを用いることができる。
　トランジスタ４００の構成は、例えば、実施の形態１で説明した、トランジスタＭＮ１乃至トランジスタＭＮ９又はトランジスタＭＰ１乃至トランジスタＭＰ８のいずれか一以上に適用することができる。
　また、層ＳＳ１及び層ＳＳ２の一方又は双方は、層間膜、配線及びプラグが設けられた配線層を備えることができる。また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、当該配線と接続するプラグとを一体物とすることができる。すなわち、導電層の一部が配線として機能する場合と、導電層の一部がプラグとして機能する場合と、もある。
　例えば、トランジスタ４００上には、層間膜として、絶縁層３２０、絶縁層３２４及び絶縁層３２６が順に積層して設けられている。また、絶縁層３２０には導電層３２８などが埋め込まれている。また、絶縁層３２４及び絶縁層３２６には導電層３３０などが埋め込まれている。なお、導電層３２８及び導電層３３０はコンタクトプラグ又は配線として機能する。
　また、層間膜として機能する絶縁層は、その下方の凹凸形状を被覆する平坦化膜とすることもできる。例えば、絶縁層３２０の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を用いた平坦化処理により平坦化が可能となる。
　絶縁層３２６上及び導電層３３０上に、配線層を設けることができる。例えば、図１２において、絶縁層３２６上及び導電層３３０上に、絶縁層３５０、絶縁層３５７、絶縁層３５２及び絶縁層３５４が順に積層して設けられている。絶縁層３５０、絶縁層３５７及び絶縁層３５２には、導電層３５６が形成されている。導電層３５６は、コンタクトプラグ又は配線として機能する。
　絶縁層３５２及び導電層３５６上に、絶縁層３５４が設けられている。絶縁層３５４には、上方の回路（例えば、層ＳＳ２に含まれている回路）と接続するための、コンタクトプラグ又は配線を埋め込むことができる。
　また、図１２では、層ＳＳ２が有する記憶セル１０を例示している。具体的には、図１２では、記憶セルＭＣに含まれているトランジスタＭＮ１１、トランジスタＭＮ１２及び容量素子Ｃ１について図示している。なお、記憶セル１０は、上記実施の形態で説明した図４に示した記憶セルＭＣとすることができる。
　図１２の記憶回路ＭＤＶの層ＳＳ２において、トランジスタＭＮ１２は、絶縁層ＳＴＪ１上に形成されている。また、トランジスタＭＮ１１及び容量素子Ｃ１は、絶縁層ＳＴＪ２上に形成されている。また、絶縁層ＳＴＪ２は、絶縁層ＳＴＪ１の上方に位置している。このため、トランジスタＭＮ１１及び容量素子Ｃ１は、トランジスタＭＮ１２の上方に位置している。
　図１２の層ＳＳ２では、トランジスタＭＮ１２は、１つのフィン状の半導体層ＳＣ１を有するように設けられている。具体的には、トランジスタＭ２のゲート絶縁膜とゲート電極とは、１つのフィン状の半導体層ＳＣ１の２つの領域の一方に重なるように形成されている。
　また、トランジスタＭＮ１２のソース電極又はドレイン電極の一方には、配線ＲＷＬとしての機能を有する導電層が接続されている。また、トランジスタＭＮ１２のソース電極又はドレイン電極の他方には、配線ＲＢＬとしての機能を有する導電層が接続されている。また、配線ＲＷＬ及び配線ＲＢＬは、一例として、トランジスタＭ２のチャネル幅方向に延設されている。なお、配線ＲＷＬとしての機能を有する導電層は、フィン状の半導体層ＳＣ１に重なるように形成され、また、配線ＲＢＬとしての機能を有する導電層は、フィン状の半導体層ＳＣ１に重なるように設けられている。
　また、トランジスタＭＮ１２には、ゲート電極としての機能を有する導電層ＭＥＧが設けられている。特に、導電層ＭＥＧは、フィン状の半導体層ＳＣ１に重なるように設けられている。
　トランジスタＭＮ１２と、トランジスタＭＮ１１と、の間には、層間膜として機能する絶縁層が形成されている。なお、当該絶縁層には、トランジスタＭＮ１２の導電層ＭＥＧに重なる領域に開口部が設けられ、当該開口部には、導電層が埋め込まれている。当該導電層は、トランジスタＭＮ１１のソース電極又はドレイン電極の一方に接続されている。なお、当該導電層ＭＥＧは、実施の形態１で説明した図５に示すノードＮＤの一部とすることができる。
　また、上述したとおり、トランジスタＭＮ１１は、トランジスタＭＮ１２の上方に位置している。また、トランジスタＭＮ１１は、フィン状の半導体層ＳＣ２の一部の領域を有する。また、トランジスタＭＮ１１のソース電極又はドレイン電極の一方としての機能を有する導電層の一部の領域には、容量素子Ｃ１の誘電体として機能する絶縁層の領域が形成され、当該絶縁層の領域に容量素子Ｃ１の第２端子としての機能を有する導電層が形成されている。なお、当該導電層は、配線ＶＧＥとしての機能を有する。
　トランジスタＭＮ１１のゲート絶縁膜とゲート電極は、トランジスタＭＮ１１のフィン状の半導体層ＳＣ２の一部の領域に重なるように、形成されている。特に、トランジスタＭＮ１１のゲート電極である導電層は、チャネル幅方向に延設されている。また、当該導電層は配線ＷＷＬとしての機能を有する。
　なお、図１２には図示していないが、トランジスタＭＮ１１には、バックゲートとしての機能を有する導電層を絶縁層ＳＴＪ２の下方に設けることができる。同様に、トランジスタＭＮ１２には、バックゲートとしての機能を有する導電層を絶縁層ＳＴＪ１の下方に設けることができる。各トランジスタにバックゲートを設けて、当該バックゲートの電位を変化させることによって、トランジスタのしきい値電圧を変化させることができる。
　例えば、トランジスタＭＮ１１にバックゲートを有するトランジスタを用いることで、外部の電場の影響が軽減され、安定してオフ状態を維持できる。よって、容量素子Ｃ１の第１端子に書き込まれたデータを安定して保持できる。バックゲートを設けることで、記憶セル１０の動作が安定し、記憶セルＭＣを含む層ＳＳ２の信頼性を高めることができる。
　トランジスタＭＮ１１及びトランジスタＭＮ１２のそれぞれのチャネルが形成される半導体層としては、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体などを、単体で又は複数組み合わせて用いることができる。半導体材料としては、例えば、シリコン又はゲルマニウムを用いることができる。また、別の例としては、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、又は窒化物半導体といった化合物半導体を用いることができる。
　なお、トランジスタＭＮ１１及びトランジスタＭＮ１２のそれぞれのチャネルが形成される半導体層に金属酸化物の一種である酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）であることが好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく少ない。よって、記憶セルＭＣの消費電力を低減できる。よって、記憶セル１０を含む記憶回路ＭＤＶの消費電力を低減できる。
　また、ＯＳトランジスタを含むメモリセルを「ＯＳメモリ」と呼ぶことができる。また、当該メモリセルを含む記憶回路ＭＤＶも「ＯＳメモリ」と呼ぶことができる。
　また、ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。例えば、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。よって、ＯＳメモリは、高温環境下においても動作が安定し、高い信頼性が得られる。
　ここで、トランジスタＭＮ１２の一例として、それらの斜視模式図を図１３Ａ及び図１３Ｂに示す。なお、図１３Ａ及び図１３Ｂのそれぞれの斜視模式図では、一部の絶縁層及び一部の導電層を省略している。特に、図１３Ｂの斜視模式図は、図１３Ａの斜視模式図から配線ＲＷＬと配線ＷＢＬとを省略している。
　図１３Ａ及び図１３Ｂでは、矩形の開口の領域を有するフィン状の半導体層ＳＣ１を２個示している。このため、半導体層ＳＣ３は、周状でありかつフィン状である構造を有しているといえる。なお、開口の形状は、矩形の形状、又は閉曲線状の形状とすることができる。
　図１３Ａ及び図１３Ｂに示す通り、配線ＲＷＬと、導電層ＭＥＧと、配線ＷＢＬと、が２つのフィン状の半導体層ＳＣ１の一部の側面と重なるように形成されている。このように、導電層ＭＥＧを用いて、ゲート絶縁膜を介して、チャネルが形成される半導体層ＳＣ３を囲むことによって、トランジスタＭＮ１２を形成することができる。また、これにより、トランジスタＭＮ１２の外部で生じる電場が、チャネルが形成される半導体に作用しないようにすることができる。つまり、トランジスタＭＮ１２に、静電気に対する静電遮蔽機能を付加することができる。これにより、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止できる。
＜＜トランジスタの構成例＞＞
　次に、図１２の断面模式図で用いたトランジスタＭＮ１１及びトランジスタＭＮ１２のそれぞれの構造について説明する。
　図１４Ａ乃至図１４Ｄのそれぞれは、上記のトランジスタＭＮ１１及びトランジスタＭＮ１２と同様に、２個のフィン状かつ周状の形状を有する半導体層を含むトランジスタ５００ｍｆの構造を示す平面模式図及び断面模式図である。
　図１４Ａは、図１２の記憶回路ＭＤＶのトランジスタＭＮ１１及びトランジスタＭＮ１２のそれぞれに適用できるトランジスタ５００ｍｆの平面模式図であって、図１４Ｂ乃至図１４Ｄのそれぞれは、トランジスタ５００ｍｆの断面模式図である。特に、図１４Ｂは、図１４Ａに一点鎖線Ａ１−Ａ２で示す部位の断面模式図であり、トランジスタ５００ｍｆのチャネル幅方向の断面模式図でもある。また、図１４Ｃは、図１４Ａに一点鎖線Ａ３−Ａ４で示す部位の断面模式図であり、トランジスタ５００ｍｆのチャネル幅方向の断面模式図でもある。また、図１４Ｄは、図１４Ａに一点鎖線Ａ５−Ａ６で示す部位の断面模式図であり、トランジスタ５００ｍｆのチャネル長方向の断面模式図でもある。ここで、一点鎖線Ａ５−Ａ６は、一点鎖線Ａ１−Ａ２及び一点鎖線Ａ３−Ａ４のそれぞれと直交しており、一点鎖線Ａ１−Ａ２と一点鎖線Ａ３−Ａ４は互いに平行である。なお、図１４Ａの平面模式図では、図の明瞭化のために一部の要素を省いており、一部の要素を透過して表示している。また、図１５Ａに、図１４Ｄの導電層５６０近傍の拡大図を示す。また、図１５Ｂに、図１４Ｂの半導体層５３０近傍の拡大図を示す。また、図１５Ｃに、図１４Ｃの半導体層５３０近傍の拡大図を示す。
　トランジスタ５００ｍｆは、絶縁層５１４上の絶縁層５１６と、絶縁層５１６上の絶縁層５２１と、絶縁層５２１上の絶縁層５２２と、絶縁層５２２上の半導体層５３０と、半導体層５３０上及び絶縁層５２２上の導電層５４２ａ及び導電層５４２ｂと、半導体層５３０上の絶縁層５５０と、絶縁層５５０上の導電層５６０（導電層５６０ａ及び導電層５６０ｂ）と、を有する。なお、以下において、導電層５４２ａと導電層５４２ｂをまとめて導電層５４２と記載する場合がある。
　導電層５４２上には、絶縁層５７５が設けられ、絶縁層５７５上には絶縁層５８０が設けられている。絶縁層５５０及び導電層５６０は、絶縁層５８０及び絶縁層５７５に設けられた開口の内部に配置されている。当該開口は、半導体層５３０に達しており、当該開口内で絶縁層５５０は半導体層５３０に接する。また、絶縁層５８０上及び導電層５６０上に絶縁層５８２が設けられている。また、絶縁層５８２上に絶縁層５８３が設けられている。
　絶縁層５８０などの開口の内壁に接して絶縁層５４１ａが設けられ、絶縁層５４１ａの側面に接して導電層５４０ａが設けられている。導電層５４０ａの下面は、導電層５４２ａの上面に接している。また、絶縁層５８０などの開口の内壁に接して絶縁層５４１ｂが設けられ、絶縁層５４１ｂの側面に接して導電層５４０ｂが設けられている。導電層５４０ｂの下面は、導電層５４２ｂの上面に接している。なお、以下において、導電層５４０ａと導電層５４０ｂをまとめて導電層５４０と記載する場合がある。また、絶縁層５４１ａと絶縁層５４１ｂをまとめて絶縁層５４１と記載する場合がある。
　絶縁層５４１ａ及び絶縁層５４１ｂには、導電層５４２ａ及び導電層５４２ｂの酸化による導電性の低下を防ぐため、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、ＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、窒化シリコンを成膜することが好ましい。
　絶縁層５１６は、例えば、絶縁層３２０と同様に、プラグなどによって生じる段差を平坦化する平坦化膜としての機能を有する。このため、絶縁層５１６には、絶縁層３２０と同様に平坦化膜として機能する材料を用いることができる。また、絶縁層５１６は、比誘電率が低い材料を用いることによって、配線間の寄生容量を低くすることができる。上記より、絶縁層５１６には、例えば、後述する絶縁層ＩＳ１に適用できる材料を用いることができる。
　絶縁層５２１及び絶縁層５２２は、絶縁層３２４及び絶縁層３５０と同様に、水素、酸素及び水から選ばれた一以上に対するバリア性を有する絶縁層を用いることが好ましい。このため、絶縁層５２１及び絶縁層５２２には、絶縁層３２４及び絶縁層３５０と同様に水素、酸素、及び水から選ばれた一以上に対するバリア性を有する絶縁層を用いることができる。
　半導体層５３０は、トランジスタ５００ｍｆのチャネル形成領域として機能する領域を有する。また、導電層５６０は、トランジスタ５００ｍｆの第１のゲート電極（上側のゲート電極）として機能する領域を有する。絶縁層５５０は、トランジスタ５００ｍｆの第１のゲート絶縁膜として機能する領域を有する。
　特に半導体層５３０には、酸化物半導体として機能する金属酸化物を用いることができる。この場合、トランジスタ５００ｍｆは、ＯＳトランジスタとなる。なお、半導体層５３０は、上述した半導体層ＳＣ１又は半導体層ＳＣ２に対応する。
　また、半導体層５３０には、ＡＧ　ＣＡＡＣ（Ａｘｉａｌ　Ｇｒｏｗｔｈ　ＣＡＡＣ）である酸化物半導体を用いることができる。ＡＧ　ＣＡＡＣとは、第１の層と、第１の層よりも結晶性の高い第２の層と、を含む酸化物半導体層において、第２の層を核又は種として、第１の層に含まれる金属酸化物を固相成長させることによって生成される、ＣＡＡＣ構造を有する酸化物半導体を指す。
　例えば、第１の層の成膜方法としては、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法又は化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いることが好ましい。また、ＣＶＤ法としては、プラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱ＣＶＤ法、光ＣＶＤ法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法が挙げられる。また、第１の層の成膜方法としては、湿式法を用いてもよい。更に、基板の結晶系を反映した結晶構造の薄膜を成長させる成膜方法である分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法を用いることができる。これらの成膜方法は、スパッタリング法と比較して、被形成面へのダメージを小さくすることができる。
　次に、第２の層の成膜方法としては、スパッタリング法又はパルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いることが好ましい。特に第１の層の次に、第２の層を形成することによって、第１の層と第２の層との界面に混合層の形成を抑制することができる。また被形成面に含まれる不純物が、第２の層へ混入することを抑制できる。これらにより第２の層の結晶性をより高めることができる。
　また第２の層を核又は種として、第１の層に含まれる金属酸化物の固相成長を行う方法としては、例えば、加熱処理、プラズマ処理、マイクロ波（代表的には、２．４５ＧＨｚ）処理、マイクロ波プラズマ処理、及び光（例えば、紫外光）照射処理が挙げられる。なお、これらの処理のうち複数種を、同時に、または順に行うことができる。例えば、加熱処理とマイクロ波プラズマ処理とを同時に行うことができる。または、加熱処理を行ったのち、マイクロ波プラズマ処理を行うことができる。
　本明細書などにおいて、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指すものとする。また、マイクロ波プラズマ処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。また、マイクロ波プラズマ処理は、マイクロ波励起高密度プラズマ処理ということもできる。
　また、酸化物半導体層の結晶性を高める処理は、酸化物半導体層の成膜中に複数回行うと、より好適である。例えば、酸化物半導体層をＡＬＤ法にて形成する場合、原子層を１層形成する毎にマイクロ波プラズマ処理を行うと好適である。または、所定の範囲の膜厚の酸化物半導体層を形成する毎に結晶性を高める処理を行うと、生産性を高めることができ、好ましい。具体的には、１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体層を形成し、第１のマイクロ波プラズマ処理を行い、その後、１ｎｍ以上１０ｎｍ以下の第２の酸化物半導体層を形成し、第２のマイクロ波プラズマ処理を行うと好適である。なお、第１の酸化物半導体層、及び第２の酸化物半導体層の成膜方法に特に限定はなく、それぞれ、ＡＬＤ法またはスパッタリング法を用いることができる。特に、第１の酸化物半導体層をＡＬＤ法で成膜することで、第１の酸化物半導体層中、及び第２の酸化物半導体層中に、被形成面を構成する層の元素が混入すること（ミキシングともいう）を防ぐことができ、好ましい。特に、被形成面を構成する層に含まれる当該元素が、酸化物半導体の結晶化を阻害する場合（例えばシリコン、炭素などを含む場合）に好適である。また、第１の酸化物半導体層、及び第２の酸化物半導体層は、互いに異なる組成とすることができる。また、ここでは、第１の酸化物半導体層と、第２の酸化物半導体層と、の積層構造について例示したがこれに限定されない。酸化物半導体層は、単層、または３層以上の積層構造でも同様の処理を適用することができる。
　また、酸化物半導体層の結晶性を高める処理は、酸化物半導体層の成膜後に行うことができる。具体的には、当該処理を、成膜後の酸化物半導体層に対して直接行う場合と、酸化物半導体層上に成膜した絶縁膜などの他の膜を介して当該処理を行う場合が考えられる。例えば、酸化物半導体層の成膜後にマイクロ波プラズマ処理を行う、または酸化物半導体層の成膜後に絶縁膜（例えば、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜など）を成膜したのち、当該絶縁膜を介して酸化物半導体層に加熱処理またはマイクロ波プラズマ処理を行うことができる。
　なお、上述の酸化物半導体層の結晶性を高める処理は、酸化物半導体層に含まれる不純物を除去する処理を兼ねることができる。例えば、酸化物半導体層に含まれる、炭素、水素、窒素などを好適に除去することができる。または酸化物半導体層の結晶性を高める処理を酸素ガス雰囲気中で行うことで、酸化物半導体層中の酸素欠損を低減させることができる。
　酸化物半導体層の結晶性を高める処理を行う際には、基板の温度を、室温以上、１００℃以上６００℃以下、または３００℃以上４５０℃以下とすることが好ましい。また、加熱処理の温度は、１００℃以上７００℃以下、または３００℃以上４５０℃以下とすることが好ましい。
　上記の酸化物半導体層の作製方法に加え、酸化物半導体層の結晶性を高める処理を行うことによって、信頼性が良好なトランジスタを実現することができる。
　例えば、図１５Ｂに示すように、半導体層５３０は、半導体層５３０ａと、半導体層５３０ａに接する半導体層５３０ｂと、半導体層５３０ｂに接する半導体層５３０ｃと、を有する構成にすることができる。また、半導体層５３０（半導体層５３０ａ乃至半導体層５３０ｃ）の側面も、基板表面に垂直または略垂直であることが好ましい。
　上記のように、ＴＥＭ像を用いて観察された半導体層５３０（半導体層５３０ａ乃至半導体層５３０ｃ）の断面において、被形成面に平行、または略平行な方向に金属原子が層状に配列する様子が確認される。言い換えると、ＴＥＭ像を用いて観察された半導体層５３０（半導体層５３０ａ乃至半導体層５３０ｃ）の断面において、基板表面に垂直、または略垂直な方向に金属原子が層状に配列する様子が確認される。また、ＡＧ　ＣＡＡＣのｃ軸は、半導体層５３０の側面の法線方向と略平行である、ということもできる。
　このように、トランジスタ５００ｍｆのチャネル形成領域に、ＡＧ　ＣＡＡＣである、半導体層５３０を用いることで、大きいオン電流、高い電界効果移動度、良好なＳ値、高い周波数特性、及び良好な信頼性のトランジスタを提供することができる。なお、Ｓ値とは、サブスレッショルドスイング値であって、ドレイン電圧一定にてドレイン電流を１桁変化させるために必要な、サブスレッショルド領域でのゲート電圧の変化量を示しており、Ｓ値が小さいほど、ゲート電圧に対するドレイン電流の傾きが急峻となり、スイッチング特性が良好となる。
　半導体層５３０ａ乃至半導体層５３０ｃは、例えば、絶縁層５２２上に犠牲層として機能するピラーを設けて、当該ピラーの側面に半導体層５３０ａとなる第１の半導体膜と、半導体層５３０ｂとなる第２の半導体膜と、半導体層５３０ｃとなる第３の半導体膜と、をこの順に成膜し、絶縁層５２２の上面及び当該ピラーの上面に位置する第１の半導体膜乃至第３の半導体膜を除去し、その後ピラーを除去することによって、形成することができる。
　また、上記のように、半導体層５３０を半導体層５３０ａ乃至半導体層５３０ｃの３層構造にした場合、半導体層５３０は、ピラーが形成されていた領域を中心に、半導体層５３０ａ、半導体層５３０ｂ、半導体層５３０ｃの順に形成される。つまり、図１４Ａに示すように、半導体層５３０は、平面視において、ピラーが形成されていた領域を囲むような構造を有する。
　半導体層５３０には、トランジスタ５００ｍｆにおける、チャネル形成領域と、チャネル形成領域を挟むように設けられるソース領域及びドレイン領域と、が形成される。チャネル形成領域の少なくとも一部は、導電層５６０と重なる。ソース領域は導電層５４２ａと重なり、ドレイン領域は導電層５４２ｂと重なる。なお、ソース領域とドレイン領域は互いに入れ替えることができる。
　チャネル形成領域は、ソース領域及びドレイン領域よりも、酸素欠損が少ない、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって、チャネル形成領域は、ｉ型（真性）または実質的にｉ型であるということができる。
　また、ソース領域及びドレイン領域は、酸素欠損が多い、または水素、窒素、金属元素などの不純物濃度が高いため、キャリア濃度が高い低抵抗領域である。すなわち、ソース領域及びドレイン領域は、チャネル形成領域と比較してキャリア濃度が高い、ｎ型の領域（低抵抗領域）である。
　なお、チャネル形成領域のキャリア濃度は、１×１０１８ｃｍ−３以下、１×１０１７ｃｍ−３未満、１×１０１６ｃｍ−３未満、１×１０１５ｃｍ−３未満、１×１０１４ｃｍ−３未満、１×１０１３ｃｍ−３未満、１×１０１２ｃｍ−３未満、１×１０１１ｃｍ−３未満、または、１×１０１０ｃｍ−３未満であることが好ましい。また、チャネル形成領域のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　なお、半導体層５３０のキャリア濃度を低くする場合においては、半導体層５３０中の不純物濃度を低くし、欠陥準位密度を低くする。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、キャリア濃度の低い酸化物半導体（または金属酸化物）を、高純度真性または実質的に高純度真性な酸化物半導体（または金属酸化物）と呼ぶ場合がある。
　トランジスタ５００ｍｆの電気特性を安定にするためには、半導体層５３０中のチャネル形成領域の不純物濃度を低減することが有効である。また、半導体層５３０の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。なお、半導体層５３０中の不純物とは、例えば、半導体層５３０を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物といえる。
　また、半導体層５３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに、水素、及び窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化する場合がある。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに、水素、及び窒素などの不純物元素の濃度が減少する場合がある。
　半導体層５３０に酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオンとなりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、及びＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネル形成領域は、キャリア濃度が低減され、ｉ型（真性）または実質的にｉ型であることが好ましい。
　これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある）を含む絶縁層を設け、熱処理を行うことで、当該絶縁層から酸化物半導体に酸素を供給し、酸素欠損、及びＶＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタ５００ｍｆのオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素の量が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。また、当該絶縁層から酸化物半導体に供給する酸素が、ゲート電極、ソース電極、及びドレイン電極などの導電層に拡散すると、当該導電層が酸化してしまい、導電性が損なわれることなどにより、トランジスタの電気特性及び信頼性に悪影響を及ぼす場合がある。
　よって、酸化物半導体中において、チャネル形成領域は、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましく、ソース領域及びドレイン領域は、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体のチャネル形成領域の酸素欠損、及びＶＯＨを低減することが好ましい。また、ソース領域及びドレイン領域には過剰な量の酸素が供給されないようにすること、及びソース領域及びドレイン領域のＶＯＨの量が過剰に低減しないようにすることが好ましい。また、導電層５６０、導電層５４２ａ、及び導電層５４２ｂなどの導電率が低下することを抑制する構成にすることが好ましい。例えば、導電層５６０、導電層５４２ａ、及び導電層５４２ｂなどの酸化を抑制する構成にすることが好ましい。なお、酸化物半導体中の水素はＶＯＨを形成しうるため、ＶＯＨの量を低減するには、水素濃度を低減する必要がある。
　絶縁層５５０は、図１５Ｂに示す通り、絶縁層５５０ａと、絶縁層５５０ｂと、絶縁層５５０ｃと、絶縁層５５０ｄと、を有する。また、絶縁層５５０ａ乃至絶縁層５５０ｄは、第１のゲート絶縁膜の一部として機能する。絶縁層５５０ａ乃至絶縁層５５０ｄは、後述する導電層５６０と同様に、絶縁層５８０に形成された開口に設ける。トランジスタ５００ｍｆの微細化を図るにあたって、絶縁層５５０ａ乃至絶縁層５５０ｄの膜厚はそれぞれ薄いことが好ましい。絶縁層５５０ａ乃至絶縁層５５０ｄの膜厚は、それぞれ、０．１ｎｍ以上１０ｎｍ以下が好ましく、０．１ｎｍ以上５．０ｎｍ以下がより好ましく、０．５ｎｍ以上５．０ｎｍ以下がより好ましく、１．０ｎｍ以上５．０ｎｍ未満がより好ましく、１．０ｎｍ以上３．０ｎｍ以下がさらに好ましい。なお、絶縁層５５０ａ乃至絶縁層５５０ｄは、それぞれ、少なくとも一部において、上記のような膜厚の領域を有することが好ましい。
　また、絶縁層５５０として用いる酸化シリコン膜の膜厚は、０．７ｎｍ以上３ｎｍ以下であることが好ましい。
　絶縁層５５０ａ乃至絶縁層５５０ｄの膜厚を上記のように薄くするためには、ＡＬＤ法を用いて成膜することが好ましい。また、絶縁層５８０等の開口内に、絶縁層５５０ａ乃至絶縁層５５０ｄを設けるには、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
　ＡＬＤ法は、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁層５５０を、絶縁層５８０に形成された開口部の側面に被覆性良く、上記のような薄い膜厚で成膜することができる。
　なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）、またはオージェ電子分光法（ＡＥＳ：Ａｕｇｅｒ　Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　なお、上記において、絶縁層５５０が、絶縁層５５０ａ乃至絶縁層５５０ｄの４層構造となる構成について説明したが、本発明はこれに限られるものではない。絶縁層５５０は、絶縁層５５０ａ乃至絶縁層５５０ｄのうち、少なくとも一つを有する構成にすることができる。絶縁層５５０を、絶縁層５５０ａ乃至絶縁層５５０ｄのうち、１層、２層又は３層で構成することで、半導体装置の作製工程を簡略化し、生産性の向上を図ることができる。
　例えば、絶縁層５５０を３層構造にする構成にすることができる。この場合、絶縁層５５０を、絶縁層５５０ａと、絶縁層５５０ａ上の絶縁層５５０ｂと、絶縁層５５０ｂ上の絶縁層５５０ｃの積層構造にすることが好ましい。つまり、図１５Ａに示す構成から、絶縁層５５０ｄを取り除いた構成になる。
　絶縁層５５０の形成において、ＡＬＤプロセスを２回以上用いることが好ましい。例えば、絶縁層５５０は、複数の絶縁膜の積層構造を有することが好ましく、複数の絶縁膜のうち、２以上がＡＬＤプロセスを用いて形成されることが好ましい。少なくとも２以上の絶縁膜をＡＬＤプロセスにより形成することにより、絶縁層５５０の被覆性及び膜厚の均一性を高めることができる。また、２種以上の異なる膜、例えば２以上の絶縁膜を、ＡＬＤプロセスを用いて連続して形成することで生産性を高めることが可能となる。
　なお、絶縁層５５０ａには、一例として、水素を捕獲または水素を固着する能力が高い、酸化アルミニウムなどを用いることが好ましい。また、絶縁層５５０ｂには、絶縁耐力が大きい酸化シリコンなどを用いることが好ましい。また、絶縁層５５０ｃには、水素を捕獲または水素を固着する能力が高い、酸化ハフニウムなどを用いることが好ましい。また、絶縁層５５０ｄには、水素バリア性が高い、窒化シリコンなどを用いることが好ましい。
　また、図１４Ｄなどでは、導電層５６０を２層構造で示している。ここで、導電層５６０は、導電層５６０ａと、導電層５６０ａの上に配置された導電層５６０ｂと、を有することが好ましい。例えば、導電層５６０ａは、導電層５６０ｂの底面及び側面を包むように配置されることが好ましい。このとき、導電層５６０ａとして、酸化されにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電層５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、及び酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電層５６０ａが酸素の拡散を抑制する機能を有することにより、絶縁層５８０などに含まれる酸素により、導電層５６０ｂが酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電層５６０ｂは、導電性が高い導電層を用いることが好ましい。例えば、導電層５６０ｂは、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電層５６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造とすることができる。
　また、トランジスタ５００ｍｆでは、導電層５６０は、絶縁層５８０などに形成されている開口を埋めるように自己整合的に形成される。ここで、上記開口における絶縁層５８０の側面は、導電層５４２ａの側面、及び導電層５４２ｂの側面と一致、または略一致する。よって、位置合わせをしなくても、導電層５４２ａと導電層５４２ｂとの間の領域に重畳して、導電層５６０を配置することができる。
　導電層５４２ａは、トランジスタ５００ｍｆのソース電極及びドレイン電極の一方としての機能を有する領域を有する。導電層５４０ａは、導電層５４２ａに接続するプラグとして機能する。導電層５４２ｂは、トランジスタ５００ｍｆのソース電極及びドレイン電極の他方としての機能を有する領域を有する。導電層５４０ｂは、導電層５４２ｂに接続するプラグとして機能する。
　導電層５４２ａ及び導電層５４２ｂには、例えば、酸化されにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。当該導電性材料として、例えば、窒素を含む導電性材料、及び酸素を含む導電性材料が挙げられる。これにより、導電層５４２ａ及び導電層５４２ｂの導電率が低下することを抑制できる。導電層５４２ａ及び導電層５４２ｂとして、金属及び窒素を含む導電性材料を用いる場合、導電層５４２ａ及び導電層５４２ｂは、少なくとも金属と、窒素と、を有する導電層となる。例えば、導電層５４２ａ及び導電層５４２ｂに適用する材料としては、上述した導電層５６０に適用できる材料から、酸化されにくい導電性材料、又は、酸素の拡散を抑制する機能を有する導電性材料を選択することができる。
　導電層５４０ａ及び導電層５４０ｂには、例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電層５４０は、第１の導電層が絶縁層５４１の側面に接して設けられ、さらに内側に第２の導電層が設けられる、積層構造とすることができる。この場合、第２の導電層として、上記の導電性材料を用いることができる。また、導電層５４０ａ及び導電層５４０ｂには、上述した導電層５６０に適用できる材料を用いることができる。ここで、上記第１の導電層は、図１５Ａに示す導電層５４０ａ１に対応し、上記第２の導電層は、図１５Ａに示す導電層５４０ａ２に対応する。
　また、導電層５４０を積層構造とする場合、絶縁層５８３、絶縁層５８２、絶縁層５８０及び絶縁層５７５の近傍に配置される第１の導電層には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層又は積層で用いることができる。このような構成にすることで、絶縁層５８３より上層に含まれる水、水素などの不純物が、導電層５４０ａ及び導電層５４０ｂを通じて半導体層５３０に混入するのを抑制することができる。
　絶縁層５７５は、一例として、酸素に対するバリア絶縁膜とすることが好ましい。酸素に対するバリア絶縁膜としては、例えば、アルミニウム及びハフニウムの一方または双方を含む酸化物、酸化マグネシウム、酸化ガリウム、窒化シリコン及び窒化酸化シリコンが挙げられる。また、アルミニウム及びハフニウムの一方または双方を含む酸化物として、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、並びに、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）が挙げられる。
　絶縁層５８０は、一例として、絶縁層５２２よりも比誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。このため、絶縁層５８０には、比誘電率が低い材料として、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、及び、空孔を有する酸化シリコンのうち一つまたは複数を用いることが好ましい。
　特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　また、絶縁層５８０の上面は、それぞれ、平坦化されていることが好ましい。このため、絶縁層５８０は平坦化膜としても機能することが好ましい。
　上記より、絶縁層５８０には、絶縁層５１６と同様の材料を用いることができる。
　絶縁層５８２及び絶縁層５８３の一方又は双方は、絶縁層５８２及び絶縁層５８３の上方からトランジスタ５００ｍｆ等に拡散することを抑制するバリア絶縁層として機能することが好ましい。したがって、絶縁層５８２及び絶縁層５８３の一方又は双方は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を有することが好ましい。または、酸素の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を有することが好ましい。
　絶縁層５８２及び絶縁層５８３は、それぞれ、水、水素などの不純物、及び酸素の拡散を抑制する機能を有する絶縁層を有することが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウム及びジルコニウムを含む酸化物（ハフニウムジルコニウム酸化物）、酸化ガリウム、窒化シリコン又は窒化酸化シリコンなどを用いることができる。例えば、絶縁層５８３は、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁層５８２は、水素を捕獲または水素を固着する能力が高い、酸化アルミニウムなどを用いることが好ましい。
　半導体層５３０は、絶縁層５２２の上に接して形成される。半導体層５３０は、図１５Ｂ及び図１５Ｃに示すように、チャネル幅方向の断面視において、高いアスペクト比の形状を有する。このため、半導体層５３０は、フィン状の形状を有するということもできる。
　ここで、チャネル幅方向の断面視における、半導体層５３０のアスペクト比は、半導体層５３０の一点鎖線Ａ１−Ａ２方向の長さＬ（半導体層５３０の幅Ｌということもできる。）と、半導体層５３０の被形成面（例えば絶縁層５２２）に垂直な方向の長さＨ（半導体層５３０の高さＨということもできる。）の比のことを指す。半導体層５３０のアスペクト比は、トランジスタ５００ｍｆの作製工程中に半導体層５３０が倒れない範囲で、可能な限り大きいことが好ましい。半導体層５３０において、半導体層５３０の高さＨは、少なくとも半導体層５３０の幅Ｌより長くなる。半導体層５３０の高さＨは、半導体層５３０の幅Ｌの１倍より大きく４００倍以下とすることが好ましく、例えば、２倍以上１００倍以下とすることがより好ましく、５倍以上４０倍以下とすることが更に好ましく、１０倍以上２０倍以下とすることが更に好ましい。また、例えば、高さＨは、幅Ｌの２倍以上１０倍以下とすることが好ましく、例えば、幅Ｌは、５ｎｍ以上１００ｎｍ以下とすることが好ましく、５ｎｍ以上５０ｎｍ以下とすることがより好ましく、１０ｎｍ以上３０ｎｍ以下とすることが更に好ましい。また、例えば、高さＨは、５０ｎｍ以上２０００ｎｍ以下とすることが好ましく、１００ｎｍ以上１０００ｎｍ以下とすることがより好ましい。また、例えば、高さＨは、５０ｎｍ以上１００ｎｍ以下とすることができる。
　また、図１５Ｂに示すように、チャネル幅方向の断面視において、半導体層５３０の側面と絶縁層５２２の上面のなす角θは、垂直または概略垂直であることが好ましい。例えば、角θは、８０°以上１００°以下、好ましくは８５°以上９５°以下となることが好ましい。
　このような高アスペクト比の半導体層５３０を覆って、絶縁層５５０、導電層５６０及び導電層５４２が設けられる。トランジスタ５００ｍｆにおいては、図１５Ｂに示すように、半導体層５３０を挟んで二つ折りの状態になるように絶縁層５５０及び導電層５６０の一部が設けられる。これにより、チャネル幅方向の断面視において、半導体層５３０の上部、Ａ１側の側面、及びＡ２側の側面それぞれにおいて、半導体層５３０と導電層５６０が、絶縁層５５０を挟んで対向して設けられる。つまり、半導体層５３０の上部、Ａ１側の側面、及びＡ２側の側面それぞれがチャネル形成領域として機能する。よって、半導体層５３０をプレーナ状に形成する場合と比較して、半導体層５３０のＡ１側の側面、及びＡ２側の側面の分だけ、トランジスタ５００ｍｆのチャネル幅が大きくなっている。
　上記のようにチャネル幅が大きくなることで、トランジスタ５００ｍｆのオン電流を大きくすることができる。また、トランジスタ５００ｍｆの相互コンダクタンスが良好となる。また、トランジスタ５００ｍｆの周波数特性が良好となる。トランジスタ５００ｍｆを表示装置に含まれる画素回路及び駆動回路の一方又は双方に用いることによって、フレーム周波数が高い表示装置を提供することができる。また、上記の構造では、半導体層５３０を設けることにより、トランジスタ５００ｍｆの占有面積を広げることなく、チャネル幅を大きくすることができる。これにより、画素回路及び駆動回路の微細化または高集積化を図ることができる。
　また、図１５Ｂに示すように、半導体層５３０の上部は、湾曲形状を有する好ましい。このような湾曲形状を有することで、半導体層５３０の上部近傍において、絶縁層５５０及び導電層５４２に鬆などの欠陥が形成されるのを防ぐことができる。なお、図１４Ｂ及び図１５Ｃなどにおいては、半導体層５３０上部のＡ１側（Ａ３側）と、Ａ２側（Ａ４側）の両方に、湾曲形状が設けられる、左右対称の構造にしているが、本発明はこれに限られるものではない。例えば、半導体層５３０上部のＡ１側（Ａ３側）またはＡ２側（Ａ４側）の片方に湾曲形状が設けられた、左右非対称の構造になる場合もある。
　半導体層５３０は高アスペクト比の形状を有するため、半導体層５３０の形成には、例えば、一度ピラーを形成し、当該ピラーの側面に、半導体層５３０をサイドウォール状に形成することが好ましい。そのため、半導体層５３０は被覆性の良好なＡＬＤ法を用いて形成することが好ましい。また、半導体層５３０を積層構造にする場合、少なくとも一層、好ましくはピラーに接する層をＡＬＤ法を用いて成膜することが好ましい。
　複数のピラーの側面に接してサイドウォール状に半導体層５３０を形成することで、図１４Ａに示すように、複数の半導体層５３０を同時に形成することができる。このように、複数の半導体層５３０を形成することで、ピラーの大きさ及び形状に合わせて、それぞれの半導体層５３０の距離を設定することができる。よって、それぞれの半導体層５３０の距離を小さくし、トランジスタ５００ｍｆの占有面積を低減し、表示装置の高集積化を図ることができる。
　半導体層５３０はピラーに接してサイドウォール状に形成するため、図１４Ａに示すように、半導体層５３０の上面形状は、両端が一致した周状（枠状、環状、ドーナツ状、または閉曲線状ということもできる。）の形状となる。また、半導体層５３０は、中央部に開口を有する形状ということもできる。なお、図１４Ａでは、半導体層５３０の上面形状を、一点鎖線Ａ１−Ａ２を中心に線対称の形状にしているが、本発明はこれに限られるものではない。例えば、半導体層５３０の上面形状が非対称の形状とすることもできる。
　図１４Ａに示す構造は、一点鎖線Ａ１−Ａ２方向に２個のピラーを配列して、それぞれのピラーの側面に接して周状の半導体層５３０を形成した構造になる。図１４Ａに示すように、半導体層５３０は、平面視において、２か所以上で導電層５６０と重なることが好ましい。つまり、半導体層５３０と導電層５６０が重なる領域を二つ以上有する。このような構造にすることで、図１４Ｂに示すように、チャネル幅方向の断面視において、フィン状の半導体層５３０が複数形成される。複数のフィン状の半導体層５３０は、それぞれチャネル形成領域として機能する。つまり、トランジスタ５００ｍｆは、マルチチャネル型のトランジスタとして機能する。よって、トランジスタ５００ｍｆにおいて、さらにチャネル幅を大きくすることができる。なお、複数のフィン状の半導体層５３０を有するため、トランジスタ５００ｍｆはマルチフィン構造のトランジスタと呼ばれる場合がある。
　なお、上記においては、周状の半導体層５３０を２個設ける構成について説明したが本発明はこれに限られるものではない。例えば、周状の半導体層５３０を１個または３個以上設けられた構成とすることができる。また、周状の半導体層５３０を結合して、複数の開口を有する形状の半導体層５３０とすることができる。
　また、上記においては、周状の半導体層５３０について説明したが本発明はこれに限られるものではない。例えば、半導体層５３０は周状ではない構成とすることができる。例えば、図１４Ａ乃至図１４Ｄに示すトランジスタ５００ｍｆは、例えば、図１６Ａ乃至図１６Ｄに示すトランジスタ５００ｓｆのように、導電層５４０ａと絶縁層５５０と導電層５６０と導電層５４０ｂと交わるフィン状の半導体層５３０の数は１つとすることができる。また、この場合のトランジスタの斜視模式図は、図１７Ａ及び図１７Ｂの通りとなる。このように導電層５４０ａと絶縁層５５０と導電層５６０と導電層５４０ｂと交わるフィン状の半導体層５３０の箇所を減らすことによって、トランジスタの形成面積を低減することができ、当該トランジスタを有する回路の占有面積を低減することができる。なお、図１６Ａ乃至図１６Ｄの各図面と符号は、図１４Ａ乃至図１４Ｄに対応しているため、詳細な構成については、上記の内容を参照することができる。
＜断面構成例２＞
　図１８は、図１２とは異なる、図１０Ａ、図１０Ｂ及び図１１に示した記憶回路ＭＤＶの一例の断面模式図である。
　図１８の記憶回路ＭＤＶは、層ＳＳ２に含まれているトランジスタが縦チャネル型トランジスタを適用している点で、図１２の記憶回路ＭＤＶと異なっている。
　図１８に示すトランジスタＭＮ１１及びトランジスタＭＮ１２のそれぞれは、ソース電極とドレイン電極とが異なる高さに位置し、半導体層を流れる電流が高さ方向に流れる構造となっている。すなわち、チャネル長方向が高さ方向（縦方向）の成分を有するといえるため、縦チャネル型トランジスタと呼ばれている。なお、トランジスタＭＮ１１及びトランジスタＭＮ１２のそれぞれは、縦チャネル型トランジスタ以外では、ＶＦＥＴ（Ｖｅｒｔｉｃａｌ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、縦型トランジスタ、縦型チャネルトランジスタなどとも呼ぶことができる。
　また、図１９Ａには記憶回路ＭＤＶの一例の平面模式図を示し、図１９Ｂには演算装置の断面模式図を示している。なお、図１８は、図１９Ａに示している一点鎖線Ａ１−Ａ２における断面模式図である。また、図１９Ｂは、図１９Ａに示している一点鎖線Ａ３−Ａ４における断面模式図である。なお、図１９Ｂでは、層ＳＳ２に含まれているトランジスタ及び容量素子を抜粋して示している。
　記憶回路ＭＤＶに含まれている縦チャネル型トランジスタと、容量素子と、のそれぞれの構成を、図１９Ｂを用いて、説明する。
　図１９Ｂには、縦チャネル型トランジスタであるトランジスタＭＮ１２と、トランジスタＭＮ１２の上方に位置する容量素子Ｃ１と、容量素子Ｃ１の上方に位置するトランジスタＭＮ１１と、を有している。
　層ＳＳ２は、一例として、配線ＲＢＬとなる導電層と、層間膜としての機能を有する絶縁層ＩＳ１と、配線ＲＷＬとなる導電層と、トランジスタＭＮ１２のチャネル形成領域を含む半導体層ＳＣ１と、トランジスタＭＮ１２のゲート絶縁膜としての機能を有する絶縁層ＧＩ１と、導電層ＭＥ３と、導電層ＭＥ４と、誘電体としての機能を有する絶縁層ＤＩと、配線ＶＧＥとなる導電層と、層間膜としての機能を有する絶縁層ＩＳ２と、配線ＷＢＬとなる導電層と、トランジスタＭＮ１１のチャネル形成領域を含む半導体層ＳＣ１と、トランジスタＭＮ１１のゲート絶縁膜としての機能を有する絶縁層ＧＩ２と、導電層ＭＥ６と、配線ＷＷＬとなる導電層と、を有する。
　配線ＲＢＬとなる導電層の上方には、絶縁層ＩＳ１と、配線ＲＷＬとなる導電層とが順に積層されている。また、配線ＲＢＬとなる導電層と、絶縁層ＩＳ１と、配線ＲＷＬとなる導電層と、には互いに共有する開口が形成されており、当該開口の側面及び底部に半導体層ＳＣ１が形成されている。なお、半導体層ＳＣ１は、配線ＲＷＬとなる導電層の上面にも形成されている。また、半導体層ＳＣ１の上面と、配線ＲＷＬとなる導電層の側面と、絶縁層ＩＳ１の上方と、には絶縁層ＧＩ１が形成されている。また、絶縁層ＧＩ１の上面には、当該開口を埋めるように、導電層ＭＥ３が形成されている。また、導電層ＭＥ３の上面には、導電層ＭＥ４が形成されている。
　配線ＲＢＬとなる導電層の一部は、トランジスタＭＮ１２のソース及びドレインの一方として機能する。また、配線ＲＷＬとなる導電層の一部は、トランジスタＭＮ１２のソース及びドレインの他方として機能する。また、導電層ＭＥ３の一部は、トランジスタＭＮ１２のゲートとして機能する。
　上記の通り、絶縁層と、導電層と、半導体層と、を形成することによって、チャネル長方向が高さ方向（縦方向）の成分を有する、縦チャネル型トランジスタを形成することができる。また、縦チャネル型トランジスタのチャネル長は、絶縁層ＩＳ１の膜厚に依存し、絶縁層ＩＳ１が薄いほど、当該チャネル長が短くなるため、トランジスタＭＮ１２のオン電流を大きくすることができる。一方、絶縁層ＩＳ１が厚いほど、当該チャネル長が長くなるため、トランジスタＭＮ１２のオフ電流を小さくすることができる。
　また、配線ＲＢＬとなる導電層となる導電層は、図１９Ａに示す通り、一点鎖線Ａ１−Ａ２の方向に沿って設けられている。また、配線ＲＷＬとなる導電層は、図１９Ａに示す通り、一点鎖線Ａ３−Ａ４の方向に沿って設けられている。
　縦チャネル型トランジスタを接続するそれぞれの配線は、互いに同一の工程ではなく、互いに異なる工程によって形成されている。これにより、縦チャネル型トランジスタを接続するそれぞれの配線は、平面視において互いに重なる領域を有することになる。つまり、縦チャネル型トランジスタを接続するそれぞれの配線は、異なる高さに設けられるため、それぞれの配線に生じる寄生容量を低減することができる。これにより、トランジスタＭＮ１２の駆動周波数を高くすることができ、記憶回路ＭＤＶの駆動速度を速めることができる。
　また、導電層ＭＥ３の上方には、導電層ＭＥ４が形成されており、また、導電層ＭＥ４の上方には、絶縁層ＤＩと、配線ＶＧＥとなる導電層と、が順に積層されている。具体的には、例えば、図１８及び図１９Ｂでは、導電層ＭＥ４の側面と上面とに、絶縁層ＤＩが形成され、また、導電層ＭＥ４の側面と重なる領域を含むように、配線ＶＧＥとなる導電層が形成されている。
　ここで、絶縁層ＤＩを介して、導電層ＭＥ４と、配線ＶＧＥとなる導電層と、が重なる領域において、容量素子Ｃ１が形成される。例えば、導電層ＭＥ４の一部が、容量素子Ｃ１の一対の電極の一方として機能し、配線ＶＧＥとなる導電層の一部が、容量素子Ｃ１の一対の電極の他方として機能する。なお、配線ＶＧＥとなる導電層は、図１９Ａに示す通り、一点鎖線Ａ１−Ａ２の方向に沿って設けられている。
　導電層ＭＥ４の上方には、絶縁層ＤＩと、絶縁層ＩＳ２と、配線ＷＢＬとなる導電層と、が順に積層されている。また、導電層ＭＥ４と、絶縁層ＤＩと、絶縁層ＩＳ２と、配線ＷＢＬとなる導電層と、には互いに共有する開口が形成されており、当該開口の側面及び底部に半導体層ＳＣ２が形成されている。なお、半導体層ＳＣ２は、配線ＷＢＬとなる導電層の上面にも形成されている。また、半導体層ＳＣ２の上面と、配線ＷＢＬとなる導電層の側面と、絶縁層ＩＳ２の上方と、には絶縁層ＧＩ２が形成されている。また、絶縁層ＧＩ２の上面には、当該開口を埋めるように、導電層ＭＥ６が形成されている。また、導電層ＭＥ６の上面には、配線ＷＷＬとなる導電層が形成されている。
　導電層ＭＥ４の一部は、トランジスタＭＮ１１のソース及びドレインの一方として機能する。また、配線ＷＢＬとなる導電層の一部は、トランジスタＭＮ１１のソース及びドレインの他方として機能する。また、導電層ＭＥ６の一部は、トランジスタＭＮ１１のゲートとして機能する。
　また、トランジスタＭＮ１１は、トランジスタＭＮ１２と同様に、絶縁層ＩＳ２の膜厚によって、当該チャネル長が定まる。このため、トランジスタＭＮ１１は、絶縁層ＩＳ２が薄くするほど、トランジスタＭＮ１１のオン電流を大きくすることができる。一方で、トランジスタＭＮ１１は、絶縁層ＩＳ２が厚くするほど、トランジスタＭＮ１１のオフ電流を小さくするすることができる。
　また、配線ＷＢＬとなる導電層となる導電層は、図１９Ａに示す通り、一点鎖線Ａ１−Ａ２の方向に沿って設けられている。また、配線ＷＷＬとなる導電層は、図１９Ａに示す通り、一点鎖線Ａ３−Ａ４の方向に沿って設けられている。
　上記の通り、トランジスタＭＮ１１とトランジスタＭＮ１２のそれぞれに縦チャネル型トランジスタを適用することによって、トランジスタＭＮ１１とトランジスタＭＮ１２を互いに重ねて作製することができる。これにより、記憶回路ＭＤＶの回路面積を低減することができる。
＜断面構成例３＞
　図２０は、図１２とは異なる、図１０Ａ、図１０Ｂ及び図１１に示した記憶回路ＭＤＶの一例の断面模式図である。
　図２０の記憶回路ＭＤＶは、図１０Ａ及び図１１に示した層ＳＳ２を複数有している点で、図１２に示した記憶回路ＭＤＶと異なっている。また、図２０の記憶回路ＭＤＶは、複数の層ＳＳ２として、層ＳＳ２［１］と、層ＳＳ２［２］と、を図示している。
　図２０の記憶回路ＭＤＶの層ＳＳ１は、図１２の記憶回路ＭＤＶの層ＳＳ１の説明を参照することができる。また、図２０の記憶回路ＭＤＶの層ＳＳ２［１］は、図１２の記憶回路ＭＤＶの層ＳＳ２の説明を参照することができる。つまり、図２０の記憶回路ＭＤＶは、図１２の記憶回路ＭＤＶの上方に層ＳＳ２［２］を設けた構成とすることができる。
　図２０の記憶回路ＭＤＶの層ＳＳ２［２］は、基板ＢＳを有する。また、基板ＢＳ上には、トランジスタＭＮ１１、トランジスタＭＮ１２及び容量素子Ｃ１が形成されている。なお、基板ＢＳ上に形成されている記憶セル１０の構成は、図１２の記憶回路ＭＤＶの層ＳＳ２に含まれている記憶セル１０と同一としているが、図２０の記憶セル１０の構成は状況に応じて変更することができる。
　なお、基板ＢＳには、層ＳＳ１に含まれる基板（例えば、基板３１１）に適用できる基板を用いることができる。例えば、基板ＢＳには、シリコンを材料とする半導体基板を用いることによって、層ＳＳ２［２］に含まれるトランジスタを、Ｓｉトランジスタとすることができる。また、貫通電極技術（例えば、ＴＳＶ：Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）技術を用いることによって、基板ＢＳを介して、層ＳＳ２［１］と層ＳＳ２［２］との間を接続することができる。
　また、基板３１１上への基板ＢＳの実装方法は、フリップチップボンディングの方法、又はワイヤボンディングの方法を用いることができる。また、貼り合わせる基板同士の間に貼り合わせ層を設けて、表面活性化接合法及び親水性接合法の一方又は双方を用いることができる。また、Ｃｕ−Ｃｕ（カッパー−カッパー）直接接合を用いることができる。
　なお、本発明の一態様の半導体装置は、図１０Ａ、図１０Ｂ、図１１、図１２、図１８及び図２０に示す構成に限定されない。本発明の一態様の半導体装置は、図１０Ａ、図１０Ｂ、図１１、図１２、図１８及び図２０の構成を適宜変更することができる。
　例えば、図２０の記憶回路ＭＤＶでは、記憶セル１０を含む層として、層ＳＳ２［１］及び層ＳＳ２［２］の２つの層を示したが、記憶セル１０を含む層は３層以上とすることができる。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す別の構成、別の構造、別の方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、本発明の一態様の処理装置について説明する。
　図２１に、処理装置９６０の斜視模式図を示す。図２１に示す処理装置９６０は、例えば、ＣＰＵに適用することができる。また、処理装置９６０は、ＣＰＵよりも並列処理可能なプロセッサコアを多数（数１０~数１００個）有するＧＰＵ、ＴＰＵ（Ｔｅｎｓｏｒ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＮＰＵ（Ｎｅｕｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などのプロセッサにも適用することができる。
　図２１に示す処理装置９６０は、基板９９０上に、ＡＬＵ９９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ、演算回路）、ＡＬＵコントローラ９９２、インストラクションデコーダ９９３、インタラプトコントローラ９９４、タイミングコントローラ９９５、レジスタ９９６、レジスタコントローラ９９７、バスインターフェイス９９８、キャッシュ９９９及びキャッシュインターフェイス９８９を有している。基板９９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。書き換え可能なＲＯＭ及びＲＯＭインターフェイスを備えることができる。また、キャッシュ９９９及びキャッシュインターフェイス９８９は、別チップに設けることができる。
　キャッシュ９９９は、別チップに設けられたメインメモリとキャッシュインターフェイス９８９を介して接続される。キャッシュインターフェイス９８９は、メインメモリに保持されているデータの一部をキャッシュ９９９に供給する機能を有する。またキャッシュインターフェイス９８９は、キャッシュ９９９に保持されているデータの一部を、バスインターフェイス９９８を介してＡＬＵ９９１又はレジスタ９９６に出力する機能を有する。
　なお、キャッシュ９９９としては、例えば、実施の形態２で説明した記憶回路ＭＤＶを備えることができる。この場合、処理装置９６０は、実施の形態２で説明した記憶セル１０と、駆動回路領域５０と、を有する構成となる。これにより、処理装置９６０の小型化を図ることができ、また、処理装置９６０の駆動周波数を高くすることができる場合がある。
　図２１に示す処理装置９６０は、その構成を簡略化して示した一例に過ぎず、実際の処理装置９６０はその用途によって多種多様な構成を有している。例えば、図２１に示す処理装置９６０を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作する、いわゆるマルチコアの構成とすることが好ましい。コアの数が多いほど、演算性能を高めることができる。コアの数は多いほど好ましいが、例えば２個、好ましくは４個、より好ましくは８個、さらに好ましくは１２個、さらに好ましくは１６個またはそれ以上とすることが好ましい。また、サーバ用途など非常に高い演算性能が求められる場合には、１６個以上、好ましくは３２個以上、さらに好ましくは６４個以上のコアを有するマルチコアの構成とすることが好ましい。また、処理装置９６０が内部演算回路、データバスなどで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビット、１２８ビット以上などとすることができる。
　バスインターフェイス９９８を介して処理装置９６０に入力された命令は、インストラクションデコーダ９９３に入力され、デコードされた後、ＡＬＵコントローラ９９２、インタラプトコントローラ９９４、レジスタコントローラ９９７及びタイミングコントローラ９９５に入力される。
　ＡＬＵコントローラ９９２、インタラプトコントローラ９９４、レジスタコントローラ９９７及びタイミングコントローラ９９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ９９２は、ＡＬＵ９９１の動作を制御するための信号を生成する。また、インタラプトコントローラ９９４は、処理装置９６０のプログラム実行中に、外部の入出力装置、周辺回路などからの割り込み要求を、その優先度、マスク状態などから判断し、処理する。レジスタコントローラ９９７は、レジスタ９９６のアドレスを生成し、処理装置９６０の状態に応じてレジスタ９９６の読み出し又は書き込みを行う。
　また、タイミングコントローラ９９５は、ＡＬＵ９９１、ＡＬＵコントローラ９９２、インストラクションデコーダ９９３、インタラプトコントローラ９９４及びレジスタコントローラ９９７の動作のタイミングを制御する信号を生成する。例えば、タイミングコントローラ９９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
　図２１に示す処理装置９６０において、レジスタコントローラ９９７は、ＡＬＵ９９１からの指示に従い、レジスタ９９６における保持動作の選択を行う。例えば、レジスタコントローラ９９７は、ＡＬＵ９９１からの指示によって、レジスタ９９６へのデータの書き込みを行うか、レジスタ９９６からのデータの読み出しを行うか、を選択することができる。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す構成、構造、方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、本発明の一態様に係る記憶回路を含む記憶装置の応用例について説明する。
　一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置が用いられる。図２２Ａに、半導体装置に用いられる各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速い動作速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図２２Ａでは、最上層から順に、ＣＰＵなどの演算処理装置（処理装置と言い換える場合がある）にレジスタ（ｒｅｇｉｓｔｅｒ）として混載されるメモリ、Ｌ１キャッシュ（Ｌ１　ｃａｃｈｅ）、Ｌ２キャッシュ（Ｌ２　ｃａｃｈｅ）、Ｌ３キャッシュ（Ｌ３　ｃａｃｈｅ）、メインメモリ（ｍａｉｎ　ｍｅｍｏｒｙ）、ストレージ（ｓｔｏｒａｇｅ）等がある。なお、ここではＬ３キャッシュまで有する例を示したが、さらに下位のキャッシュを備えることができる。
　なお、実施の形態２で説明した記憶回路ＭＤＶは、演算処理装置に備わるメモリとして扱うことができる。例えば、記憶回路ＭＤＶは、レジスタ、Ｌ１キャッシュ乃至Ｌ３キャッシュなどのメモリとして適用することができる。
　ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
　キャッシュは、メインメモリ（ｍａｉｎ　ｍｅｍｏｒｙ）に保持されているデータの一部を複製して保持する機能を有する。使用頻繁が高いデータを複製してキャッシュに保持しておくことで、データへのアクセス速度を高めることができる。キャッシュに求められる記憶容量はメインメモリより少ないが、メインメモリよりも速い動作速度が求められる。また、キャッシュで書き換えられたデータは複製されてメインメモリに供給される。
　メインメモリは、ストレージ（ｓｔｏｒａｇｅ）から読み出されたプログラム、データなどを保持する機能を有する。
　ストレージは、長期保存が必要なデータ、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。例えば３Ｄ　ＮＡＮＤなどの高容量かつ不揮発性の記憶装置を用いることができる。
　本発明の一態様に係る酸化物半導体を用いた記憶装置（ＯＳメモリ（ＯＳ　ｍｅｍｏｒｙ））は、動作速度が速く、長期間のデータ保持が可能である。例えば、ＯＳメモリは、下表に示す特徴を有する。
Figure JPOXMLDOC01-appb-T000001
　上記の表に示すＯＳメモリの特徴を利用し、図２２Ａに示すように、本発明の一態様に係る記憶装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方に好適に用いることができる。また、本発明の一態様に係る記憶装置は、ストレージが位置する階層にも適用することができる。
　また、図２２Ｂでは、キャッシュの一部にＳＲＡＭ、他の一部に本発明の一態様のＯＳメモリを適用した場合の例を示す。
　キャッシュのうち、最も下位に位置するものを、ＬＬＣ（Ｌａｓｔ　Ｌｅｖｅｌ　ｃａｃｈｅ）と呼ぶことができる。ＬＬＣはこれよりも上位のキャッシュよりも速い動作速度は求められないものの、大きな記憶容量を有することが望ましい。本発明の一態様のＯＳメモリは動作速度が速く、長期間のデータ保持が可能であるため、ＬＬＣに好適に用いることができる。なお、本発明の一態様のＯＳメモリは、ＦＬＣ（Ｆｉｎａｌ　Ｌｅｖｅｌ　ｃａｃｈｅ）にも適用することができる。
　例えば、図２２Ｂに示すように、上位のキャッシュ（Ｌ１キャッシュ、Ｌ２キャッシュ等）にＳＲＡＭを用い、ＬＬＣに本発明の一態様のＯＳメモリを用いる構成とすることができる。また、図２２Ｂに示すように、メインメモリにはＯＳメモリだけでなくＤＲＡＭを適用することもできる。
　なお、スーパーコンピュータ、スーパーコンピュータを用いているサーバ等では、Ｌ３キャッシュと、メインメモリであるＤＲＡＭと、の消費電力が大きく、地球温暖化の要因の１つになっている。ここで、図２２Ａでは、Ｌ３キャッシュとメインメモリの双方にＯＳメモリを用いている。また、図２２Ｂでは、ＬＬＣにＯＳメモリを用いている。このように、本発明の一態様に係る酸化物半導体を記憶装置に用いることで、スーパーコンピュータの消費電力を削減することが可能となり、スーパーコンピュータの消費電力を個人用のコンピュータと同等レベルとすることができる。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す別の構成、別の構造、別の方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、上記実施の形態で説明した記憶回路又は記憶回路を含む記憶装置を用いることができる、電子部品、電子機器、大型計算機、宇宙用機器及びデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器及びデータセンターは、低消費電力化といった高性能化に有効である。
［電子部品］
　電子部品７００の斜視図を、図２３Ａに示す。図２３Ａに示す電子部品７００は、基板７０１と、基板７０１上の半導体装置７１０と、モールド７１１と、を有する。特に半導体装置７１０は、モールド７１１によって封止されている。なお、図２３Ａでは、電子部品７００の内部を示すために、一部の記載を省略している。
　基板７０１には、例えば、セラミック基板、プラスチック基板又はガラスエポキシ基板を用いることができる。
　電子部品７００には、例えば、リードフレーム７１２が設けられている。基板７０１上に位置するリードフレーム７１２の一部は、モールド７１１に覆われており、また、リードフレーム７１２の別の一部は、モールド７１１の外側に露出している。特に、モールド７１１の外側に露出しているリードフレーム７１２は、例えば、電子部品７００をプリント基板に実装するための端子としての機能を有する。
　モールド７１１内において、リードフレーム７１２上には、電極パッド７１３が設けられており、電極パッド７１３は、半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７００は、例えば、リードフレーム７１２をプリント基板側の配線に接触することによって、プリント基板への実装がなされる。このように、電子部品が複数組み合わされて、それぞれがプリント基板上で電気的に接続されることで実装基板が完成する。
　次に、半導体装置７１０について説明する。例えば、半導体装置７１０は、図２３Ｂに示す通り、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成とすることができる。また、半導体装置７１０には、上記実施の形態で説明した記憶回路又は記憶装置を備えることができる。
　駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、貫通電極技術（例えば、ＴＳＶなど）及びＣｕ−Ｃｕ（カッパー−カッパー）直接接合といった接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と記憶層７１６とをモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェイス部分の動作を高速にすることが可能となる。
　また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
　また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシのいずれか一方又は双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
　また、半導体装置７１０を、ダイと呼称する場合がある。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
　次に、電子部品７００の変更例を図２３Ｃに示す。図２３Ｃに示す電子部品７００Ａは、電子部品７００の通り、リードフレーム７１２を用いず、基板７０１の底部に、電極７３３を設けた構成となっている。電極７３３は、電子部品７００Ａをプリント基板に実装するための接続端子としての機能を有する。
　図２３Ｃでは、電極７３３を半田ボールで形成する例を示している。基板７０１の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。このため、基板７０１には、スルーホールビア（貫通ビア）が設けられており、このビアには配線として機能する導電層７３２が設けられている。基板７０１上において、導電層７３２の上方には、電極パッド７１３が接触するように設けられており、また、基板７０１下において、導電層７３２の下方には電極７３３が接触するように設けられている。
　また、電極７３３を、半田ボールではなく、導電性のピンで形成することができる。基板７０１の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　また、電子部品７００Ａは、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）及びＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
　また、本発明の一態様の電子部品は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の形態とすることができる。例えば、図２３Ｄに示す電子部品７００Ｃは、パッケージ基板７３４（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５と、複数の半導体装置７１０と、が設けられている。
　図２３Ｄの電子部品７００Ｃでは、一例として、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、演算回路として、例えば、ＣＰＵ、ＧＰＵ又はＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）といった集積回路に用いることができる。
　パッケージ基板７３４は、基板７０１と同様に、例えば、セラミック基板、プラスチック基板又はガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ又は樹脂インターポーザを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３４に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３４を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細且つ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　一方で、シリコンインターポーザ及びＴＳＶを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７００Ｃのサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。また、例えば、ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせることができる。また、ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた構造を、複合化構造と呼ばれる場合がある。
　また、電流熱などによって電子部品７００Ｃの温度が高くなると、電子部品７００Ｃに備わる回路素子（例えばトランジスタなど）の諸特性が低下することがあるため、電子部品７００Ｃには、ヒートシンク（放熱板）を重ねるように設けることが好ましい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７００Ｃでは、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。
［電子機器］
　次に、電子機器６５００の斜視図を図２４Ａに示す。図２４Ａに示す電子機器６５００は、スマートフォンとして用いることができる携帯情報端末機である。電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８及び制御装置６５０９を有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ及び記憶回路の中から選ばれる一又は複数を有する。本発明の一態様の半導体装置は、表示部６５０２、制御装置６５０９などに適用することができる。
　図２４Ｂに示す電子機器６６００は、ノート型パーソナルコンピュータとして用いることのできる情報端末機である。電子機器６６００は、筐体６６１１、キーボード６６１２、ポインティングデバイス６６１３、外部接続ポート６６１４、表示部６６１５及び制御装置６６１６を有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ及び記憶回路の中から選ばれる一又は複数を有する。本発明の一態様の半導体装置は、表示部６６１５、制御装置６６１６などに適用することができる。
　本発明の一態様の半導体装置を、上記の制御装置６５０９及び制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。
［大型計算機］
　次に、サーバルームなどに設置される複数の大型計算機５６００の斜視図を図２４Ｃに示す。図２４Ｃに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称する場合がある。
　計算機５６２０は、マザーボードを有し、当該マザーボードには、複数のスロット、複数の接続端子などが設けられている。スロットには、一例として、一又は複数のＰＣカードを挿入することができる。
　当該ＰＣカードは、ＣＰＵ、ＧＰＵなどの演算処理装置を備えた処理ボードの一例である。例えば、当該演算処理装置としては、例えば、電子部品７００を用いることができる。
　大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習及び推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
　本発明の一態様の半導体装置は、宇宙用機器（例えば、情報の処理と記憶を行う機能を有する機器）に好適に用いることができる。
　本発明の一態様の半導体装置は、ＯＳトランジスタを含むことができる。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。
　図２５には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図２５においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏及び成層圏を含む場合がある。
　また、図２５には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）又はバッテリ制御回路を設けることができる。上記のバッテリマネジメントシステム又はバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、若しくはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けることができる。なお、ソーラーパネルは、太陽電池モジュールと呼称される場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、例えば、地上に設けられた受信機又は他の人工衛星が、当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ及び記憶回路の中から選ばれる一又は複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様である半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
　また、人工衛星６８００は、センサを有する構成とすることができる。例えば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。又は、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば、地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器にも用いられることは好適である。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
　本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージ及びサーバの設置、データを保持するための安定した電源の確保、データの保持に要する冷却設備の確保、など建屋の大型化が必要となる。
　データセンターに適用されるストレージシステムに本発明の一態様の記憶回路を用いることにより、データの保持に要する電力の低減、データを保持する記憶回路の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
　また、本発明の一態様の記憶回路は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路及びモジュールへの悪影響を低減できる。また、本発明の一態様の記憶回路を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
　図２６にデータセンターに適用可能なストレージシステムを示す。図２６に示すストレージシステム７０００は、ホスト７００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）及びストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。
　ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータとすることができる。ホスト７００１同士は、ネットワークで互いに接続されている場合もある。
　ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力に要する時間を短くしている。
　上述のキャッシュメモリは、ストレージ制御回路７００２及びストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２及びストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１又はストレージ７００３に出力される。
　上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、当該データのリフレッシュ頻度を減らし、消費電力を小さくすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
　なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器及びデータセンターの中から選ばれるいずれか一又は複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、又は高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。
　なお、本実施の形態は、本明細書で示す、同一の、又は他の実施の形態と適宜組み合わせることができる。例えば、本実施の形態に示す構成、構造、方法などは、その本実施の形態で示す別の構成、別の構造、別の方法などと適宜組み合わせて用いることができる。また、例えば、本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
ＡＤＤＲ：信号、ＢＬ：配線、ＢＬＢ：配線、ＢＳ：基板、ＢＷ：信号、ＣＥ：信号、ＣＬＫ：信号、ＣＳＥＬ：配線、ＤＢＬ：配線、ＤＢＬＢ：配線、ＤＢＳＷ：スイッチ、ＤＩ：絶縁層、ＤＳＷ：スイッチ、ＧＷ：信号、ＨＳＷ：スイッチ、ＩＴ：端子、ＩＴＢ：端子、ＬＳＷ：スイッチ、ＬＴＳＡ：センスアンプ、ＭＣ：記憶セル、ＭＣＡ：メモリセルアレイ、ＭＤＶ：記憶回路、ＭＥＧ：導電層、ＭＮ１１：トランジスタ、ＭＮ１２：トランジスタ、ＭＮ１３：トランジスタ、ＮＤ：ノード、ＰＣＰ：寄生容量、ＰＲＥＢ：配線、ＲＢＬ：配線、ＲＤＡ：信号、ＲＥ：配線、ＲＥＢ：配線、ＲＷＬ：配線、ＳＷＥ：配線、ＳＷＥＢ：配線、Ｔ０１：期間、Ｔ０２：期間、Ｔ０３：期間、Ｔ０４：期間、Ｔ０５：期間、Ｔ０６：期間、Ｔ０７：期間、Ｔ１１：期間、Ｔ１２：期間、Ｔ１３：期間、Ｔ１４：期間、Ｔ１５：期間、Ｔ１６：期間、Ｔ１７：期間、Ｔ２１：期間、Ｔ２２：期間、Ｔ２３：期間、Ｔ２４：期間、Ｔ２５：期間、Ｔ２６：期間、Ｔ２７：期間、Ｔ３１：期間、Ｔ３２：期間、Ｔ３３：期間、Ｔ３４：期間、Ｔ３５：期間、Ｔ３６：期間、ＴｒＰ：トランジスタ、ＴｒＱ：トランジスタ、ＶＤＥ：配線、ＶＧＥ：配線、ＶＨＥ：配線、ＶＰＥ：配線、ＶＲＥ：配線、ＶＳＥ：配線、ＷＡＫＥ：信号、ＷＢＬ：配線、ＷＤＡ：信号、ＷＥ：配線、ＷＥＢ：配線、ＷＲＣ：増幅回路、ＷＲＣＡ：増幅回路、ＷＷＬ：配線、１０：記憶セル、２２：ＰＳＷ、２３：ＰＳＷ、３１：周辺回路、３２：コントロール回路、３３：電圧生成回路、４０：増幅回路、４１：周辺回路、４２：行デコーダ、４３：行ドライバ、４４：列デコーダ、４５：列ドライバ、４７：入力回路、４８：出力回路、５０：駆動回路領域、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁層、３１６：導電層、３１７：絶縁層、３２０：絶縁層、３２４：絶縁層、３２６：絶縁層、３２８：導電層、３３０：導電層、３５０：絶縁層、３５２：絶縁層、３５４：絶縁層、３５６：導電層、３５７：絶縁層、４００：トランジスタ、５００ｍｆ：トランジスタ、５００ｓｆ：トランジスタ、５１４：絶縁層、５１６：絶縁層、５２１：絶縁層、５２２：絶縁層、５３０：半導体層、５３０ａ：半導体層、５３０ｂ：半導体層、５３０ｃ：半導体層、５４０：導電層、５４０ａ：導電層、５４０ｂ：導電層、５４１：絶縁層、５４１ａ：絶縁層、５４１ｂ：絶縁層、５４２：導電層、５４２ａ：導電層、５４２ｂ：導電層、５５０：絶縁層、５５０ａ：絶縁層、５５０ｂ：絶縁層、５５０ｃ：絶縁層、５５０ｄ：絶縁層、５６０：導電層、５６０ａ：導電層、５６０ｂ：導電層、５７５：絶縁層、５８０：絶縁層、５８２：絶縁層、５８３：絶縁層、７００：電子部品、７００Ａ：電子部品、７００Ｃ：電子部品、７０１：基板、７１０：半導体装置、７１１：モールド、７１２：リードフレーム、７１３：電極パッド、７１４：ワイヤ、７１５：駆動回路層、７１６：記憶層、７３１：インターポーザ、７３２：導電層、７３３：電極、７３４：パッケージ基板、７３５：半導体装置、９６０：処理装置、９８９：キャッシュインターフェイス、９９０：基板、９９１：ＡＬＵ、９９２：ＡＬＵコントローラ、９９３：インストラクションデコーダ、９９４：インタラプトコントローラ、９９５：タイミングコントローラ、９９６：レジスタ、９９７：レジスタコントローラ、９９８：バスインターフェイス、９９９：キャッシュ、５６００：大型計算機、５６１０：ラック、５６２０：計算機、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５０９：制御装置、６６００：電子機器、６６１１：筐体、６６１２：キーボード、６６１３：ポインティングデバイス、６６１４：外部接続ポート、６６１５：表示部、６６１６：制御装置、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置、７０００：ストレージシステム、７００１：ホスト、７００１ｓｂ：サーバ、７００２：ストレージ制御回路、７００３：ストレージ、７００３ｍｄ：記憶装置

Claims (6)

  1. 　第１スイッチと、第２スイッチと、第３スイッチと、第４スイッチと、第５スイッチと、第６スイッチと、センスアンプと、を有し、
    　前記センスアンプは、第１入出力端子と、第２入出力端子と、を有し、
    　前記第１スイッチの第１端子は、前記第２スイッチの第１端子に電気的に接続され、
    　前記第２スイッチの第２端子は、前記第３スイッチの第１端子と、前記第１入出力端子と、に電気的に接続され、
    　前記第４スイッチの第１端子は、前記第５スイッチの第１端子に電気的に接続され、
    　前記第５スイッチの第２端子は、前記第６スイッチの第１端子と、前記第２入出力端子と、に電気的に接続され、
    　前記第１スイッチの制御端子と、前記第５スイッチの制御端子と、のそれぞれは、第１配線に電気的に接続され、
    　前記第３スイッチの制御端子と、前記第６スイッチの制御端子と、のそれぞれは、第２配線に電気的に接続され、
    　前記センスアンプは、ラッチ型であり、前記第１入出力端子及び前記第２入出力端子のそれぞれの電位に応じて、前記第１入出力端子又は前記第２入出力端子の一方の電位を高レベル電位に増幅し、且つ前記第１入出力端子又は前記第２入出力端子の他方の電位を低レベル電位に増幅する機能を有する、
    　増幅回路。
  2. 　請求項１において、
    　前記第１スイッチと、前記第２スイッチと、前記第５スイッチと、のそれぞれは、アナログスイッチであり、
    　前記第３スイッチは、第１トランジスタを有し、
    　前記第４スイッチは、第２トランジスタを有し、
    　前記第６スイッチは、第３トランジスタを有し、
    　前記第１トランジスタのソース又はドレインの一方は、前記第３スイッチの第１端子に対応し、
    　前記第１トランジスタのゲートは、前記第３スイッチの制御端子に対応し、
    　前記第２トランジスタのソース又はドレインの一方は、前記第４スイッチの第１端子に対応し、
    　前記第２トランジスタのゲートは、前記第４スイッチの制御端子に対応し、
    　前記第３トランジスタのソース又はドレインの一方は、前記第６スイッチの第１端子に対応し、
    　前記第３トランジスタのゲートは、前記第６スイッチの制御端子に対応する、
    　増幅回路。
  3. 　請求項２において、
    　前記第１トランジスタ及び前記第３トランジスタのそれぞれは、ｎチャネル型トランジスタであり、
    　前記第２トランジスタは、ｐチャネル型トランジスタであり、
    　前記第１トランジスタ乃至前記第３トランジスタのそれぞれは、チャネル形成領域にシリコンを有する、
    　増幅回路。
  4. 　請求項１乃至請求項３のいずれか一に記載の増幅回路と、記憶セルと、を有し、
    　前記記憶セルは、第４トランジスタと、第５トランジスタと、容量素子と、を有し、
    　前記第１スイッチの第１端子と、前記第２スイッチの第１端子と、のそれぞれは、第３配線に電気的に接続され、
    　前記第４スイッチの第１端子と、前記第５スイッチの第１端子と、のそれぞれは、第４配線に電気的に接続され、
    　前記第４トランジスタのソース又はドレインの一方は、前記第５トランジスタのゲートと、前記容量素子の第１端子に電気的に接続され、
    　前記第４トランジスタのソース又はドレインの他方は、前記第３配線に電気的に接続され、
    　前記第５トランジスタのソース又はドレインの一方は、前記第４配線に電気的に接続されている、
    　記憶回路。
  5. 　請求項４において、
    　前記第４トランジスタ及び前記第５トランジスタのそれぞれは、チャネル形成領域に酸化物半導体を有し、
    　前記酸化物半導体は、インジウム、亜鉛及び元素Ｍから選ばれる一又は複数を有し、
    　前記元素Ｍは、アルミニウム、ガリウム、シリコン、イットリウム、錫、銅、バナジウム、クロム、マンガン、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、カルシウム、ストロンチウム、バリウム、コバルト及びアンチモンから選ばれた一又は複数である、
    　記憶回路。
  6. 　請求項５に記載の記憶回路と、筐体と、を有する電子機器。
PCT/IB2024/062372 2023-12-15 2024-12-09 増幅回路、記憶回路及び電子機器 Pending WO2025126010A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2023211889 2023-12-15
JP2023-211889 2023-12-15

Publications (1)

Publication Number Publication Date
WO2025126010A1 true WO2025126010A1 (ja) 2025-06-19

Family

ID=96056595

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/IB2024/062372 Pending WO2025126010A1 (ja) 2023-12-15 2024-12-09 増幅回路、記憶回路及び電子機器

Country Status (1)

Country Link
WO (1) WO2025126010A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007257682A (ja) * 2006-03-20 2007-10-04 Sony Corp 半導体メモリデバイスとその動作方法
WO2019003045A1 (ja) * 2017-06-27 2019-01-03 株式会社半導体エネルギー研究所 記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007257682A (ja) * 2006-03-20 2007-10-04 Sony Corp 半導体メモリデバイスとその動作方法
WO2019003045A1 (ja) * 2017-06-27 2019-01-03 株式会社半導体エネルギー研究所 記憶装置

Similar Documents

Publication Publication Date Title
US11843059B2 (en) Semiconductor device and electronic device
US12069846B2 (en) Memory device
US12082391B2 (en) Memory device
US20240314999A1 (en) Semiconductor device
JP2024110947A (ja) 記憶装置及び電子機器
WO2025126010A1 (ja) 増幅回路、記憶回路及び電子機器
US20250322866A1 (en) Semiconductor device
US20250218503A1 (en) Semiconductor device
WO2025153927A1 (ja) 記憶回路、記憶装置及び電子機器
US20250176155A1 (en) Semiconductor device
US20250287648A1 (en) Semiconductor device, memory device, and electronic device
US20250192113A1 (en) Semiconductor device
US20250287612A1 (en) Semiconductor device
WO2024194749A1 (ja) 半導体装置
WO2025032474A1 (ja) 半導体装置
WO2024194748A1 (ja) 半導体装置、記憶装置、電子機器、及び処理装置
TW202424973A (zh) 半導體裝置及半導體裝置的驅動方法
WO2025057024A1 (ja) 半導体装置および電子機器
WO2025109451A1 (ja) 半導体装置及び記憶装置
WO2024176062A1 (ja) 半導体装置
WO2025074214A1 (ja) 記憶装置および電子機器
JP2025079799A (ja) 記憶装置、及び記憶装置の駆動方法
WO2024089570A1 (ja) 半導体装置
WO2024252245A1 (ja) 半導体装置
WO2025032475A1 (ja) 記憶回路、処理装置及び電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 24903071

Country of ref document: EP

Kind code of ref document: A1