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JP7279105B2 - 光電変換装置 - Google Patents

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Description

本発明は、光電変換装置に関する。
特許文献１には、ノイズ電荷の影響を低減するためのノイズ電荷吸収領域がセルアレイ内に配されている光電変換装置が開示されている。このノイズ電荷吸収領域においては、半導体領域の電位が一定電位に固定されている。
特開２００２－１１０９５５号公報
特許文献１に記載されているような、半導体領域からノイズの要因となるノイズ電荷を排出する構造を含む画素構成において、更なる性能向上の余地があり得る。
本発明は、より好適にノイズ電荷を排出することができる光電変換装置を提供することを目的とする。
本発明の一観点によれば、第１画素及び第２画素を含む画素アレイと、前記画素アレイに制御信号を出力する走査回路と、前記第１画素及び前記第２画素に接続された出力線と、を備え、前記第１画素は、第１導電型の第１半導体領域を電荷蓄積層として含む光電変換部を備え、入射光を光電変換することにより入射光に応じた信号を前記出力線に出力し、前記第２画素は、前記第１導電型の第２半導体領域と、前記第２半導体領域に接続された第３半導体領域により形成された第１主電極と、前記走査回路に接続されたゲートと、第４半導体領域により形成された第２主電極とを含むトランジスタと、前記第４半導体領域と前記出力線とを接続する第１コンタクトと、電源電位が供給され、前記第３半導体領域に接続されている第２コンタクトと、を含むことを特徴とする光電変換装置が提供される。
本発明の他の一観点によれば、第１画素及び第２画素を含む画素アレイを備え、前記第１画素は、第１導電型の第１半導体領域を電荷蓄積層として含む光電変換部を備え、入射光を光電変換することにより入射光に応じた信号を生成し、前記第２画素は、前記第１導電型の第２半導体領域と、前記第２半導体領域に接続された第３半導体領域により形成された第１主電極と、ゲートとを含むトランジスタと、第１孔及び第２孔を有する絶縁層と、前記第１孔を通るように配され、電源電位が供給される電源配線と前記第３半導体領域とを接続する第１導電部材と、前記第２孔を通るように配され、前記電源配線と前記ゲートとを接続する第２導電部材と、を含むことを特徴とする光電変換装置が提供される。
本発明によれば、より好適にノイズ電荷を排出することができる光電変換装置が提供される。
第１実施形態に係る光電変換装置の概略構成を示すブロック図である。 第１実施形態に係る有効画素及び電荷排出画素の回路図である。 第１実施形態に係る有効画素の平面模式図及び断面模式図である。 第１実施形態に係る電荷排出画素の平面模式図及び断面模式図である。 第２実施形態に係る光電変換装置のレイアウトを示す模式図である。 第３実施形態に係る電荷排出画素の回路図である。 第３実施形態に係る電荷排出画素の平面模式図及び断面模式図である。 第４実施形態に係る光電変換装置のレイアウトを示す模式図である。 第５実施形態に係る有効画素及び電荷排出画素の回路図である。 第５実施形態に係る有効画素及び電荷排出画素の平面模式図である。 第６実施形態に係る機器のブロック図である。 第７実施形態に係る機器のブロック図である。
以下、図面を参照しつつ、本発明の実施形態を説明する。複数の図面にわたって同一の要素又は対応する要素には共通の符号が付されており、その説明は省略又は簡略化されることがある。
［第１実施形態］
図１は、本実施形態に係る光電変換装置の概略構成を表すブロック図である。光電変換装置は、画素アレイ１０、垂直走査回路１６、列増幅回路１８、水平走査回路２０、出力回路２４及び制御回路２２を備える。これらの回路は、シリコン等の半導体基板に形成され得る。なお、本実施形態の光電変換装置は、画像を取得する撮像装置であるものとするが、これに限定されるものではない。例えば、光電変換装置は、焦点検出装置、測距装置、ＴＯＦ（Ｔｉｍｅ－Ｏｆ－Ｆｌｉｇｈｔ）カメラ等であってもよい。
画素アレイ１０は、複数の行及び複数の列をなすように配された複数の画素１００を備える。なお、後述するように、画素１００は、有効画素、電荷排出画素及びＯＢ（Ｏｐｔｉｃａｌ Ｂｌａｃｋ）画素のいずれかであり得る。
垂直走査回路１６は、画素１００に含まれるトランジスタをオン（導通状態）又はオフ（非導通状態）に制御するための制御信号を画素１００の各行に設けられた制御信号線１４を介して供給する走査回路である。垂直走査回路１６は、シフトレジスタ、アドレスデコーダ等の論理回路により構成され得る。ここで、各画素１００に供給される制御信号は複数の種類の制御信号を含み得るため、各行の制御信号線１４は複数の駆動配線の組として構成され得る。画素１００の各列には出力線１２が設けられており、画素１００からの信号が列ごとに出力線１２に読み出される。
列増幅回路１８は出力線１２に出力された信号を増幅する。また、列増幅回路１８は、画素１００のリセット状態に基づくＮ信号と、画素１００において光電変換により生成されたＳ信号とを用いた相関二重サンプリング処理を行い得る。水平走査回路２０は、列増幅回路１８の増幅器に接続されたスイッチをオン又はオフに制御するための制御信号を供給する。水平走査回路２０は、シフトレジスタ、アドレスデコーダ等の論理回路により構成され得る。出力回路２４はバッファアンプ、差動増幅器等から構成され、列増幅回路１８からの信号を光電変換装置の外部の信号処理部に出力する。なお、光電変換装置が、ＡＤ変換部を更に有することにより、デジタルの画像信号を出力し得る構成であってもよい。制御回路２２は、垂直走査回路１６、列増幅回路１８及び水平走査回路２０の動作タイミング等を制御する。
図２（ａ）は本実施形態に係る有効画素１００ａの回路図であり、図２（ｂ）は本実施形態に係る電荷排出画素１００ｂの回路図である。有効画素１００ａ及び電荷排出画素１００ｂは、図１に示されている画素１００の例である。有効画素１００ａ（第１画素）は、入射光を光電変換して入射光に応じた信号を出力する画素である。電荷排出画素１００ｂ（第２画素）は、電源電位が供給される半導体領域を備えておりノイズ電荷を電源配線に排出する画素である。画素アレイ１０には、有効画素１００ａ及び電荷排出画素１００ｂが配されている。図２（ａ）及び図２（ｂ）には、画素アレイ１０内に配された１つの有効画素１００ａ及び１つの電荷排出画素１００ｂがそれぞれ例示されている。なお、以下の説明においては、信号電荷は電子であるものとする。しかしながら、信号電荷は正孔であってもよく、その場合には、各半導体領域の導電型が反対となる。
まず、図２（ａ）を参照して、有効画素１００ａの構成を説明する。有効画素１００ａは、光電変換部ＰＤ、フローティングディフュージョンＦＤ、転送トランジスタＭ１、リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４を備える。これらのトランジスタは、制御電極としてゲートを有するＭＯＳトランジスタにより構成される。転送トランジスタＭ１、リセットトランジスタＭ２及び選択トランジスタＭ４のゲートには、垂直走査回路１６から制御信号線１４を介して、これらのトランジスタを制御するための制御信号ＰＴＸ（ｎ）、ＰＲＥＳ（ｎ）、ＰＳＥＬ（ｎ）が入力される。なお、括弧内の「ｎ」はこれらの信号が入力される有効画素１００ａの行番号を示している。
光電変換部ＰＤは、光電変換により入射光に応じた電荷を生成するとともに、当該電荷を蓄積する光電変換素子である。光電変換部ＰＤは半導体基板内に形成されたフォトダイオードにより構成され得る。光電変換部ＰＤを構成するフォトダイオードのアノードは接地電位が供給される接地配線に接続されており、カソードは転送トランジスタＭ１のソースに接続されている。
転送トランジスタＭ１のドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートはフローティングディフュージョンＦＤに接続されている。転送トランジスタＭ１は、オンとなることにより光電変換部ＰＤの電荷をフローティングディフュージョンＦＤに転送する。フローティングディフュージョンＦＤの容量により、フローティングディフュージョンＦＤの電位は光電変換部ＰＤから転送された電荷に応じて変化する。
リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電源電位を有する電源配線に接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、ノードＮ１において出力線１２に接続されている。増幅トランジスタＭ３は、出力線１２に接続された不図示の定電流源とともにソースフォロア回路を構成する。このソースフォロア回路は、フローティングディフュージョンＦＤの電位に基づく信号を選択トランジスタＭ４を介して出力線１２に出力する。リセットトランジスタＭ２は、オンとなることによりフローティングディフュージョンＦＤの電位をリセットする。
有効画素１００ａは、入射光が光電変換部ＰＤに導かれるまでの光路上に配されたマイクロレンズ及びカラーフィルタを有している。マイクロレンズは、入射光を光電変換部ＰＤに集光する。カラーフィルタは、所定の色の光を選択的に透過する。
次に、図２（ｂ）を参照して、電荷排出画素１００ｂの構成を説明する。図２（ｂ）に示されているように、電荷排出画素１００ｂは、有効画素１００ａから転送トランジスタＭ１、リセットトランジスタＭ２及び増幅トランジスタＭ３が削除された回路構成を有している。光電変換部ＰＤを構成するフォトダイオードのアノードは接地電位が供給される接地配線に接続されており、カソードは電源電位を有する電源配線及び選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、ノードＮ１において出力線１２に接続されている。したがって、選択トランジスタＭ４が制御信号ＰＳＥＬ（ｎ）に応じてオンになると、電源電位に基づく電位が出力線１２に出力される。
図３（ａ）は、本実施形態に係る有効画素１００ａの平面模式図である。図３（ａ）は、光電変換装置が形成されている半導体基板に対する平面視による、有効画素１００ａの平面レイアウトを示している。図３（ｂ）、図３（ｃ）及び図３（ｄ）は、本実施形態に係る有効画素１００ａの断面模式図である。図３（ｂ）、図３（ｃ）及び図３（ｄ）は、それぞれ、図３（ａ）におけるＡ－Ａ’線、Ｂ－Ｂ’線及びＣ－Ｃ’線における断面を模式的に示している。これらの図を相互に参照しつつ、有効画素１００ａの構造を説明する。
有効画素１００ａは、半導体基板１２０に配された、半導体領域１０１、１０２、１０３、１０４、１０５、１２１及び素子分離領域１０６を有している。また、有効画素１００ａは、半導体基板１２０の上に配された、ゲート１０７、１０８、１０９、１１０、コンタクト１１１、１１２、１１３、１１４、１１５、１１６、１１７、配線１１８及び絶縁層１２２を有している。これらのコンタクトは、絶縁層１２２を貫通する孔を通るように配された導電部材により形成されている。
半導体領域１０１（第１半導体領域）は、ｎ型（第１導電型）の半導体領域である。半導体領域１０１よりも半導体基板１２０の表面側に配されている半導体領域１２１は、ｐ型の半導体領域である。半導体領域１０１と半導体領域１２１は、ｐｎ接合を形成しており、図２（ａ）における光電変換部ＰＤに対応する埋め込みフォトダイオードを構成している。半導体領域１０１は、電荷蓄積層として機能する。また、半導体領域１２１は、埋め込みフォトダイオードの表面保護層として機能する。この埋め込みフォトダイオードを採用することにより、基板表面等の界面で生じ得るノイズが低減され得る。なお、図３（ａ）においては半導体領域１２１の図示は省略されている。
ゲート１０７、１０８、１０９、１１０は、それぞれ、転送トランジスタＭ１、リセットトランジスタＭ２、増幅トランジスタＭ３、選択トランジスタＭ４のゲートに対応する。ゲート１０７、１０８、１１０には、それぞれコンタクト１１１、１１３、１１６が接続されており、これらを介して制御信号が入力される。半導体領域１０２は、フローティングディフュージョンＦＤを構成するｎ型の半導体領域である。また、半導体領域１０２は、更に転送トランジスタＭ１のドレイン及びリセットトランジスタＭ２のソースを構成する。半導体領域１０２にはコンタクト１１２が接続されており、ゲート１０９にはコンタクト１１５が接続されている。コンタクト１１２とコンタクト１１５は絶縁層１２２の上層の配線層に配された配線１１８を介して相互に接続されている。
半導体領域１０３は、リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインを構成するｎ型の半導体領域である。半導体領域１０３にはコンタクト１１４が接続されており、コンタクト１１４は絶縁層１２２の上層に設けられている電源配線に接続されている。
半導体領域１０４は、増幅トランジスタＭ３のソース及び選択トランジスタＭ４のドレインを構成するｎ型の半導体領域である。半導体領域１０５は、選択トランジスタＭ４のソースを構成するｎ型の半導体領域である。半導体領域１０５にはコンタクト１１７が接続されており、コンタクト１１７は出力線１２に接続されている。すなわち、コンタクト１１７は、図２（ａ）におけるノードＮ１に対応する。
なお、半導体領域１０２、１０３、１０４、１０５は、半導体領域１０１よりも高い不純物濃度を有するｎ型半導体領域である。これにより抵抗を低減することができる。素子分離領域１０６は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）等であり得る。
図４（ａ）は、本実施形態に係る電荷排出画素１００ｂの平面模式図である。図４（ａ）は、光電変換装置が形成されている半導体基板に対する平面視による、電荷排出画素１００ｂの平面レイアウトを示している。図４（ｂ）、図４（ｃ）及び図４（ｄ）は、本実施形態に係る電荷排出画素１００ｂの断面模式図である。図４（ｂ）、図４（ｃ）及び図４（ｄ）は、それぞれ、図４（ａ）におけるＤ－Ｄ’線、Ｅ－Ｅ’線及びＦ－Ｆ’線における断面を模式的に示している。これらの図を相互に参照しつつ、電荷排出画素１００ｂの構造を説明する。なお、有効画素１００ａと共通する部分については説明を省略することがある。
電荷排出画素１００ｂは、半導体基板１２０に配された、半導体領域１３１、１３２、１３３、１０５及び素子分離領域１０６を有している。また、電荷排出画素１００ｂは、半導体基板１２０の上に配された、ゲート１１０、コンタクト１１４、１１６、１１７及び絶縁層１２２を有している。これらのコンタクトは、絶縁層１２２を貫通する孔を通るように配された導電部材により形成されている。図２（ｂ）を参照して述べたように、電荷排出画素１００ｂには、転送トランジスタＭ１、リセットトランジスタＭ２及び増幅トランジスタＭ３が配されておらず、これらに対応するゲートも配されていない。
半導体領域１３１（第２半導体領域）は、ｎ型の半導体領域である。半導体領域１３１よりも半導体基板１２０の表面側に配されている半導体領域１３３は、ｐ型の半導体領域である。なお、図４（ａ）においては半導体領域１３３の図示は省略されている。半導体領域１３２（第３半導体領域）は、ｎ型の半導体領域であり、半導体領域１３１に接続されている。なお、図４（ａ）に示されている半導体領域１３１と半導体領域１３２の間の破線は、半導体領域１３１の端部を示している。
ゲート１１０は、選択トランジスタＭ４のゲートに対応する。ゲート１１０には、コンタクト１１６が接続されており、これを介して制御信号が入力される。半導体領域１３２は、選択トランジスタＭ４のゲートから半導体領域１３１まで延在しており、選択トランジスタＭ４のドレイン（第１主電極）を構成する。また、半導体領域１３２にはコンタクト１１４（第２コンタクト）が接続されており、コンタクト１１４は絶縁層１２２の上層に設けられている電源配線に接続されている。
半導体領域１０５（第４半導体領域）は、選択トランジスタＭ４のソース（第２主電極）を構成するｎ型の半導体領域である。半導体領域１０５にはコンタクト１１７（第１コンタクト）が接続されており、コンタクト１１７は出力線１２に接続されている。すなわち、コンタクト１１７は、図２（ｂ）におけるノードＮ１に対応する。
なお、半導体領域１３２は、半導体領域１３１よりも高い不純物濃度を有するｎ型半導体領域である。これにより、電源電位が与えられるコンタクト１１４と半導体領域１３２を低抵抗に接続することができ、電荷の排出効果を向上し得る。また、半導体領域１０５も、半導体領域１０１よりも高い不純物濃度を有するｎ型半導体領域である。これにより抵抗を低減することができる。
有効画素１００ａとは異なり、電荷排出画素１００ｂでは、半導体領域１３３は、素子分離領域１０６の近傍のみに配されている。これにより、高濃度なｎ型の半導体領域１３２と高濃度なｐ型の半導体領域１３３の間のｐｎ接合が存在した場合に生じ得るジャンクションリークの影響が低減される。なお、電荷排出画素１００ｂにｐ型の半導体領域１３３が配されていなくてもよく、その場合も同様の効果が得られる。
以上のように、本実施形態の光電変換装置は、有効画素１００ａから転送トランジスタＭ１、リセットトランジスタＭ２及び増幅トランジスタＭ３が削除された回路構成を有する電荷排出画素１００ｂを有している。電荷排出画素１００ｂは、その近傍に存在するノイズ電荷を半導体領域１３１から半導体領域１３２、コンタクト１１４を介して電源配線に排出することができる。これにより、本実施形態によれば、より好適にノイズ電荷を排出することができる光電変換装置を提供することができる。
なお、図４（ａ）、図４（ｃ）、図４（ｄ）においては、電荷排出画素１００ｂのコンタクト１１４が有効画素１００ａのそれと同じ位置に配されている例が示されているがこれに限定されるものではない。例えば、電源配線と接続されるコンタクトが半導体領域１３１に直接接続されていてもよい。また、電源配線と接続されるコンタクトが複数個配されていてもよい。
また、本実施形態の電荷排出画素１００ｂには、有効画素１００ａと同様に選択トランジスタＭ４が配されている。これにより、電荷排出画素１００ｂは、制御信号ＰＳＥＬ（ｎ）に応じて電源電位に応じたレベルの信号を出力することができる。この電源電位に応じたレベルの信号は、例えば、信号の補正に用いられ得る。
有効画素１００ａの半導体領域１０１と電荷排出画素１００ｂの半導体領域１３１の形状は平面視において同一であることが望ましい。この場合、ある有効画素１００ａの近傍に別の有効画素１００ａが配されている場合と、電荷排出画素１００ｂが配されている場合とで近傍素子のレイアウトの違いによって製造プロセスが不均一になることに起因する画素間の特性ばらつきが低減される。
［第２実施形態］
本実施形態では、画素アレイ１０内にＯＢ画素が配されている場合のレイアウトの例について述べる。光電変換装置の回路ブロックの構成、有効画素１００ａ及び電荷排出画素１００ｂの構造等は第１実施形態と同様であるため説明を省略する。
図５は、本実施形態に係る光電変換装置のレイアウトを示す模式図である。図５に示されているように、画素アレイ１０、垂直走査回路１６、列増幅回路１８、水平走査回路２０及び制御回路２２が半導体基板上に配されている。垂直走査回路１６、列増幅回路１８、水平走査回路２０及び制御回路２２は、画素アレイ１０の周辺に配される周辺回路の一例であり、これらの配置は図示したものに限られない。また、これら以外の回路が画素アレイ１０の周辺に配されていてもよい。
画素アレイ１０は、有効画素領域Ｒ１、電荷排出画素領域Ｒ２及びＯＢ画素領域Ｒ３を有している。有効画素領域Ｒ１（第１画素領域）は、第１実施形態で述べた有効画素１００ａが複数の行及び複数の列をなすように配されている領域である。
ＯＢ画素領域Ｒ３（第３画素領域）は、ＯＢ画素が複数の行及び複数の列をなすように配されている領域である。ＯＢ画素は、第１実施形態で述べた有効画素１００ａと同様の回路構成を有しており、光電変換部ＰＤが金属薄膜等の遮光膜により覆われている画素である。これにより、ＯＢ画素の光電変換部ＰＤには光が入射されないため、ＯＢ画素は黒レベルの信号を出力することができる。この黒レベルの信号は、例えば、信号の補正に用いられ得る。ＯＢ画素領域Ｒ３は、有効画素領域Ｒ１の外周に配されている。ＯＢ画素領域Ｒ３は、例えば、図５に示されているように有効画素領域Ｒ１の二辺に沿うように配されていてもよく、有効画素領域Ｒ１の三辺又は四辺に沿うように配されていてもよい。
電荷排出画素領域Ｒ２（第２画素領域）は、第１実施形態で述べた電荷排出画素１００ｂが複数の行及び複数の列をなすように配されている領域である。電荷排出画素領域Ｒ２は、有効画素領域Ｒ１及びＯＢ画素領域Ｒ３の外周に、これらを囲うように配されている。
本実施形態においては、電荷排出画素領域Ｒ２がＯＢ画素領域Ｒ３の外周に配されている。電荷排出画素領域Ｒ２内の電荷排出画素１００ｂがノイズ電荷を排出することにより、特に、ＯＢ画素領域Ｒ３の外周側からＯＢ画素へのノイズ電荷の流入が低減される。これにより、本実施形態では、第１実施形態で述べた効果に加え、ＯＢ画素による黒レベルの信号の生成をより高精度に行うことができる。
［第３実施形態］
本実施形態では、第１実施形態における電荷排出画素１００ｂの回路構成及び構造の変形例について述べる。光電変換装置の回路ブロックの構成、有効画素１００ａの構造等は第１実施形態と同様であるため説明を省略する。
図６は、本実施形態に係る電荷排出画素１００ｃの回路図である。電荷排出画素１００ｃ（第２画素）は、電源電位が供給される半導体領域からノイズ電荷を排出する画素である点は第１実施形態の電荷排出画素１００ｂと同様であるが、回路構成及び構造において電荷排出画素１００ｂと異なっている。
図６に示されているように、電荷排出画素１００ｃは、有効画素１００ａから転送トランジスタＭ１及びリセットトランジスタＭ２が削除された回路構成を有している。言い換えると、電荷排出画素１００ｃは、電荷排出画素１００ｂに増幅トランジスタＭ３を追加した回路構成を有している。
光電変換部ＰＤを構成するフォトダイオードのアノードは接地電位が供給される接地配線に接続されている。フォトダイオードのカソード、増幅トランジスタＭ３のゲート及び増幅トランジスタＭ３のドレインは電源電位を有する電源配線に接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、ノードＮ１において出力線１２に接続されている。増幅トランジスタＭ３は、出力線１２に接続された不図示の定電流源とともにソースフォロア回路を構成する。したがって、選択トランジスタＭ４が制御信号ＰＳＥＬ（ｎ）に応じてオンになると、電源電位に基づく電位が出力線１２に出力される。
図７（ａ）は、本実施形態に係る電荷排出画素１００ｃの平面模式図である。図７（ａ）は、光電変換装置が形成されている半導体基板に対する平面視による、電荷排出画素１００ｃの平面レイアウトを示している。図７（ｂ）、図７（ｃ）及び図７（ｄ）は、本実施形態に係る電荷排出画素１００ｃの断面模式図である。図７（ｂ）、図７（ｃ）及び図７（ｄ）は、それぞれ、図７（ａ）におけるＧ－Ｇ’線、Ｈ－Ｈ’線及びＩ－Ｉ’線における断面を模式的に示している。これらの図を相互に参照しつつ、電荷排出画素１００ｃの構造を説明する。なお、有効画素１００ａ又は電荷排出画素１００ｂと共通する部分については説明を省略することがある。
電荷排出画素１００ｃは、半導体基板１２０に配された、半導体領域１３１、１３３、１４２、１０４、１０５及び素子分離領域１０６を有している。また、電荷排出画素１００ｃは、半導体基板１２０の上に配された、ゲート１０９、１１０、コンタクト１１２、１４３、１１５、１１６、１１７及び絶縁層１２２を有している。これらのコンタクトは、絶縁層１２２を貫通する孔を通るように配された導電部材により形成されている。図６を参照して述べたように、電荷排出画素１００ｃには、転送トランジスタＭ１及びリセットトランジスタＭ２が配されておらず、これらに対応するゲートも配されていない。
半導体領域１３１（第２半導体領域）は、ｎ型の半導体領域である。半導体領域１３１よりも半導体基板１２０の表面側に配されている半導体領域１３３は、ｐ型の半導体領域である。なお、図７（ａ）においては半導体領域１３３の図示は省略されている。半導体領域１４２（第３半導体領域）は、ｎ型の半導体領域であり、半導体領域１３１に接続されている。なお、図７（ａ）に示されている半導体領域１３１と半導体領域１４２の間の破線は、半導体領域１３１の端部を示している。
ゲート１０９、１１０は、それぞれ、増幅トランジスタＭ３及び選択トランジスタＭ４のゲートに対応する。ゲート１１０には、コンタクト１１６が接続されており、これを介して制御信号が入力される。半導体領域１４２は、増幅トランジスタＭ３のゲート１０９から半導体領域１３１まで延在しており、増幅トランジスタＭ３のドレイン（第１主電極）を構成する。また、半導体領域１４２にはコンタクト１１２、１４３（第１孔を通る第１導電部材）が接続されており、ゲート１０９にはコンタクト１１５（第２孔を通る第２導電部材）が接続されている。コンタクト１１２とコンタクト１４３とコンタクト１１５は、絶縁層１２２の上層の配線層に配された配線１１８を介して相互に接続されている。配線１１８（電源配線）には電源電位が与えられる。
半導体領域１０４は、増幅トランジスタＭ３のソース及び選択トランジスタＭ４のドレインを構成するｎ型の半導体領域である。半導体領域１０５は、選択トランジスタＭ４のソースを構成するｎ型の半導体領域である。半導体領域１０５にはコンタクト１１７が接続されており、コンタクト１１７は出力線１２に接続されている。すなわち、コンタクト１１７は、図６におけるノードＮ１に対応する。
なお、半導体領域１４２は、半導体領域１３２よりも高い不純物濃度を有するｎ型半導体領域である。これにより、電源電位が与えられるコンタクト１１２又はコンタクト１４３と半導体領域１４２とを低抵抗に接続することができ、電荷の排出効果を向上し得る。また、半導体領域１０４、１０５も、半導体領域１０１よりも高い不純物濃度を有するｎ型半導体領域である。これにより抵抗を低減することができる。
以上のように、本実施形態の光電変換装置は、有効画素１００ａから転送トランジスタＭ１及びリセットトランジスタＭ２が削除された回路構成を有する電荷排出画素１００ｃを有している。電荷排出画素１００ｃは、第１実施形態と同様に、その近傍に存在するノイズ電荷を半導体領域１３１から半導体領域１４２、コンタクト１１２、１４３を介して配線１１８に排出することができる。これにより、本実施形態によれば、より好適にノイズ電荷を排出することができる光電変換装置を提供することができる。
本実施形態の電荷排出画素１００ｃには、有効画素１００ａと同様に増幅トランジスタＭ３と選択トランジスタＭ４が配されている。これにより、電荷排出画素１００ｃは、制御信号ＰＳＥＬ（ｎ）に応じて、画素のリセット状態に基づくレベルであるＮ信号にほぼ等しい電位を出力することができる。この出力信号は、例えば、信号の補正に用いられ得る。本実施形態では、有効画素１００ａが出力するＮ信号と、電荷排出画素１００ｃが出力する信号のレベルがほぼ等しいことにより、同じ出力線１２に有効画素１００ａと電荷排出画素１００ｃが接続された場合における電位変動等の影響が低減される。
なお、本実施形態においても第１実施形態で述べたものと同様の理由により、有効画素１００ａの半導体領域１０１と電荷排出画素１００ｃの半導体領域１３１の形状は平面視において同一であることが望ましい。また、本実施形態の電荷排出画素１００ｃを第２実施形態の電荷排出画素領域Ｒ２に配してもよく、第２実施形態で述べたものと同様の効果が得られる。
［第４実施形態］
本実施形態では、第２実施形態における画素アレイ１０のレイアウトの変形例について述べる。その他の構成は第２実施形態と同様であるため説明を省略する。
図８は、本実施形態に係る光電変換装置のレイアウトを示す模式図である。図８において、第２実施形態の図５に示されている画素アレイ１０と相違する点は、有効画素領域Ｒ１、電荷排出画素領域Ｒ２及びＯＢ画素領域Ｒ３の配置である。図８に示されているように、本実施形態では、電荷排出画素領域Ｒ２（第２画素領域）は、有効画素領域Ｒ１（第１画素領域）とＯＢ画素領域Ｒ３（第３画素領域）の間にも配されている。これにより、本実施形態においては、第２実施形態の効果に加えて、有効画素領域Ｒ１からＯＢ画素に流入するノイズ電荷も低減される。これにより、本実施形態では、第２実施形態に比べて、ＯＢ画素による黒レベルの信号の生成をより高精度に行うことができる。
なお、本実施形態において、電荷排出画素領域Ｒ２には、第１実施形態の電荷排出画素１００ｂが配されていてもよく、第３実施形態の電荷排出画素１００ｃが配されていてもよい。
［第５実施形態］
本実施形態では、第１実施形態及び第３実施形態における有効画素１００ａ及び電荷排出画素１００ｂ、１００ｃの回路構成及び構造の変形例について述べる。光電変換装置の回路ブロックの構成等は第１実施形態と同様であるため説明を省略する。
図９（ａ）は、本実施形態に係る有効画素１００ｄの回路図であり、図９（ｂ）は、本実施形態に係る電荷排出画素１００ｅの回路図である。まず、図９（ａ）を参照して、有効画素１００ｄの構成のうち、第１実施形態の有効画素１００ａと相違する点を説明する。
本実施形態の有効画素１００ｄ（第１画素）において、第１実施形態の有効画素１００ａに対して相違する点は、１つの有効画素１００ｄに２つの光電変換部ＰＤａ、ＰＤｂと、２つの転送トランジスタＭ１ａ、Ｍ１ｂが配されている点である。光電変換部ＰＤａ、ＰＤｂのアノードは、接地電位が供給される接地配線に接続されている。光電変換部ＰＤａのカソードは、転送トランジスタＭ１ａのソースに接続されており、光電変換部ＰＤｂのカソードは、転送トランジスタＭ１ｂのソースに接続されている。転送トランジスタＭ１ａ、Ｍ１ｂのゲートには、垂直走査回路１６から制御信号線１４を介して、制御信号ＰＴＸａ（ｎ）、ＰＴＸｂ（ｎ）がそれぞれ入力される。転送トランジスタＭ１ａのドレイン、転送トランジスタＭ１ｂのドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートはフローティングディフュージョンＦＤに接続されている。
有効画素１００ｄは、入射光が光電変換部ＰＤに導かれるまでの光路上に配されたマイクロレンズ及びカラーフィルタを有している。マイクロレンズは、入射光を光電変換部ＰＤａ、ＰＤｂに集光する。カラーフィルタは、所定の色の光を選択的に透過する。本実施形態では、２つのＰＤａ、ＰＤｂが１つのマイクロレンズを共有する構成を有している。これにより、同一のマイクロレンズの互いに異なる瞳領域を通過した光が２つのＰＤａ、ＰＤｂに入射されるため、光電変換部ＰＤａ、ＰＤｂの各々により生成された信号は、測距用の信号として用いられ得る。
次に、図９（ｂ）を参照して、電荷排出画素１００ｅの構成のうち、第３実施形態の電荷排出画素１００ｃと相違する点を説明する。図９（ｂ）に示されているように、電荷排出画素１００ｅ（第２画素）は、有効画素１００ｄから転送トランジスタＭ１ａ、Ｍ１ｂ及びリセットトランジスタＭ２が削除された回路構成を有している。光電変換部ＰＤａ、ＰＤｂを構成する２つのフォトダイオードのアノードは接地電位が供給される接地配線に接続されている。２つのフォトダイオードのカソード、増幅トランジスタＭ３のゲート及び増幅トランジスタＭ３のドレインは電源電位を有する電源配線に接続されている。
図１０（ａ）は、本実施形態に係る有効画素１００ｄの平面模式図であり、光電変換装置が形成されている半導体基板に対する平面視による、有効画素１００ｄの平面レイアウトを示している。図１０（ｂ）は、本実施形態に係る電荷排出画素１００ｅの平面模式図であり、光電変換装置が形成されている半導体基板に対する平面視による、電荷排出画素１００ｅの平面レイアウトを示している。まず、図１０（ａ）を参照して有効画素１００ｄの構造を説明する。なお、有効画素１００ａと共通する部分については説明を省略することがある。
有効画素１００ｄは、半導体基板に配された、半導体領域２０１ａ、２０１ｂ、２０２、２０３ａ、２０３ｂ、２０４ａ、２０４ｂ、２０５及び素子分離領域２０６を有している。また、有効画素１００ｄは、半導体基板に配された、ゲート２０７ａ、２０７ｂ、２０８、２０９、２１０、コンタクト２１１ａ、２１１ｂ、２１２、２１３、２１４ａ、２１４ｂ、２１５、２１６、２１７、２５０ａ、２５０ｂ及び配線２１８を有している。これらのコンタクトは、絶縁層を貫通する孔を通るように配された導電部材により形成されている。
半導体領域２０１ａ、２０１ｂ（第１半導体領域）は、ｎ型の半導体領域である。第１実施形態と同様に、半導体領域２０１ａ、２０１ｂよりも半導体基板の表面側には、不図示のｐ型の半導体領域が配されてもよく、本実施形態のフォトダイオードも埋め込みフォトダイオードであり得る。
ゲート２０７ａ、２０７ｂ、２０８、２０９、２１０は、それぞれ、転送トランジスタＭ１ａ、転送トランジスタＭ１ｂ、リセットトランジスタＭ２、増幅トランジスタＭ３、選択トランジスタＭ４のゲートに対応する。ゲート２０７ａ、２０７ｂ、２０８、２１０には、それぞれコンタクト２１１ａ、２１１ｂ、２１３、２１６が接続されており、これらを介して制御信号が入力される。半導体領域２０２は、フローティングディフュージョンＦＤを構成するｎ型の半導体領域である。また、半導体領域２０２は、更に転送トランジスタＭ１ａ、Ｍ１ｂのドレイン及びリセットトランジスタＭ２のソースを構成する。半導体領域２０２にはコンタクト２１２が接続されており、ゲート２０９にはコンタクト２１５が接続されている。コンタクト２１２とコンタクト２１５は絶縁層の上層の配線層に配された配線を介して相互に接続されている。
半導体領域２０３ａはリセットトランジスタＭ２のドレインを構成するｎ型の半導体領域であり、半導体領域２０３ｂは増幅トランジスタＭ３のドレインを構成するｎ型の半導体領域である。半導体領域２０３ａにはコンタクト２１４ａが接続されており、半導体領域２０３ｂにはコンタクト２１４ｂが接続されている。コンタクト２１４ａ及びコンタクト２１４ｂは絶縁層の上層に設けられている電源配線である配線２１８に接続されている。
半導体領域２０４ａは増幅トランジスタＭ３のソースを構成するｎ型の半導体領域であり、半導体領域２０４ｂは選択トランジスタＭ４のドレインを構成するｎ型の半導体領域である。半導体領域２０４ａにはコンタクト２５０ａが接続されており、半導体領域２０４ｂにはコンタクト２５０ｂが接続されている。コンタクト２５０ａ及びコンタクト２５０ｂは絶縁層の上層に設けられている配線により相互に接続されている。
半導体領域２０５は、選択トランジスタＭ４のソースを構成するｎ型の半導体領域である。半導体領域２０５にはコンタクト２１７が接続されており、コンタクト２１７は出力線１２に接続されている。すなわち、コンタクト２１７は、図９（ａ）におけるノードＮ１に対応する。
なお、半導体領域２０２、２０３ａ、２０３ｂ、２０４ａ、２０４ｂ、２０５は、半導体領域２０１ａ、２０１ｂよりも高い不純物濃度を有するｎ型半導体領域である。これにより抵抗を低減することができる。素子分離領域１０６は、ＳＴＩ、ＬＯＣＯＳ等であり得る。
次に、図１０（ｂ）を参照して電荷排出画素１００ｅの構造を説明する。なお、電荷排出画素１００ｃ又は有効画素１００ｄと共通する部分については説明を省略することがある。
電荷排出画素１００ｅは、半導体基板に配された、半導体領域２０１ａ、２０１ｂ、２０２、２０３ｂ、２０４ａ、２０４ｂ、２０５及び素子分離領域２０６を有している。また、電荷排出画素１００ｅは、半導体基板の上に配された、ゲート２０９、２１０及びコンタクト２１４ａ、２１４ｂ、２１５、２１６、２１７、２５０ａ、２５０ｂを有している。これらのコンタクトは、絶縁層を貫通する孔を通るように配された導電部材により形成されている。図９（ｂ）を参照して述べたように、電荷排出画素１００ｅには、転送トランジスタＭ１ａ、Ｍ１ｂ及びリセットトランジスタＭ２が配されておらず、これらに対応するゲートも配されていない。
半導体領域２０１ａ、２０１ｂ（第２半導体領域）は、ｎ型の半導体領域である。半導体領域２０２は、ｎ型の半導体領域であり、半導体領域２０１ａ、２０１ｂに接続されている。半導体領域２０２にはコンタクト２１４ａが接続されている。増幅トランジスタＭ３のゲートに対応するゲート２０９には、コンタクト２１５（第２孔を通る第２導電部材）が接続されている。半導体領域２０３ｂ（第３半導体領域）は増幅トランジスタＭ３のドレイン（第１主電極）を構成するｎ型の半導体領域である。半導体領域２０３ｂにはコンタクト２１４ｂ（第１孔を通る第１導電部材）が接続されている。コンタクト２１４ａとコンタクト２１４ｂとコンタクト２１５は、絶縁層の上層の配線層に配された配線２１８を介して相互に接続されている。配線２１８（電源配線）には電源電位が与えられる。その他の構成は有効画素１００ｄと同様であるため説明を省略する。
なお、半導体領域２０２は、半導体領域２０１ａ、２０１ｂよりも高い不純物濃度を有するｎ型半導体領域である。これにより、電源電位が与えられるコンタクト２１４ａと半導体領域２０１ａ、２０１ｂとを低抵抗に接続することができ、電荷の排出効果を向上し得る。また、半導体領域２０３ｂ、２０４ａ、２０４ｂ、２０５も、半導体領域２０１ａ、２０１ｂよりも高い不純物濃度を有するｎ型半導体領域である。これにより抵抗を低減することができる。
以上のように、本実施形態の光電変換装置は、有効画素１００ｄから転送トランジスタＭ１ａ、Ｍ１ｂ及びリセットトランジスタＭ２が削除された回路構成を有する電荷排出画素１００ｅを有している。電荷排出画素１００ｅは、第１実施形態又は第３実施形態と同様に、その近傍に存在するノイズ電荷を配線１１８に排出することができる。これにより、本実施形態によれば、より好適にノイズ電荷を排出することができる光電変換装置を提供することができる。
本実施形態の電荷排出画素１００ｅには、有効画素１００ｄと同様に増幅トランジスタＭ３と選択トランジスタＭ４が配されている。これにより、第３実施形態と同様の理由により、同じ出力線１２に有効画素１００ｄと電荷排出画素１００ｅが接続された場合における電位変動等の影響が低減される。
なお、本実施形態においても第１実施形態で述べたものと同様の理由により、有効画素１００ｄの半導体領域２０１ａと電荷排出画素１００ｅの半導体領域２０１ａの形状は平面視において同一であることが望ましい。また、有効画素１００ｄの半導体領域２０１ｂと電荷排出画素１００ｅの半導体領域２０１ｂの形状も平面視において同一であることが望ましい。本実施形態の電荷排出画素１００ｅを第２実施形態又は第４実施形態の電荷排出画素領域Ｒ２に配してもよく、第２実施形態又は第４実施形態で述べたものと同様の効果が得られる。
［第６実施形態］
上述の実施形態における光電変換装置は種々の機器に適用可能である。機器として、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星、監視カメラ等があげられる。図１１に、機器の例としてデジタルスチルカメラのブロック図を示す。
図１１に示す機器７は、バリア７０６、レンズ７０２、絞り７０４、撮像装置７０（光電変換装置の一例）を含む。また、機器７は、更に、信号処理部（処理装置）７０８、タイミング発生部７２０、全体制御・演算部７１８（制御装置）、メモリ部７１０（記憶装置）、記録媒体制御Ｉ／Ｆ部７１６、記録媒体７１４、外部Ｉ／Ｆ部７１２を含む。バリア７０６、レンズ７０２、絞り７０４の少なくとも１つは、機器に対応する光学装置である。バリア７０６はレンズ７０２を保護し、レンズ７０２は被写体の光学像を撮像装置７０に結像させる。絞り７０４はレンズ７０２を通った光量を可変にする。撮像装置７０は上述の実施形態のように構成され、レンズ７０２により結像された光学像を画像データ（画像信号）に変換する。ここで、撮像装置７０の半導体基板にはＡＤ（アナログデジタル）変換部が形成されているものとする。信号処理部７０８は撮像装置７０より出力された撮像データに対し各種の補正、データ圧縮等を行う。タイミング発生部７２０は撮像装置７０及び信号処理部７０８に、各種タイミング信号を出力する。全体制御・演算部７１８はデジタルスチルカメラ全体を制御し、メモリ部７１０は画像データを一時的に記憶する。記録媒体制御Ｉ／Ｆ部７１６は記録媒体７１４に画像データの記録又は読み出しを行うためのインターフェースであり、記録媒体７１４は撮像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体である。外部Ｉ／Ｆ部７１２は外部コンピュータ等と通信するためのインターフェースである。タイミング信号等は機器の外部から入力されてもよい。また、更に機器７は光電変換装置で得られた情報を表示する表示装置（モニター、電子ビューファインダ等）を備えてもよい。機器は少なくとも光電変換装置を備える。更に、機器７は、光学装置、制御装置、処理装置、表示装置、記憶装置、及び光電変換装置で得られた情報に基づいて動作する機械装置の少なくともいずれかを備える。機械装置は、光電変換装置の信号を受けて動作する可動部（たとえばロボットアーム）である。
本実施形態では、撮像装置７０とＡＤ変換部とが別の半導体基板に設けられているが、撮像装置７０とＡＤ変換部とが同一の半導体基板に形成されていてもよい。また、撮像装置７０と信号処理部７０８とが同一の半導体基板に形成されていてもよい。
また、それぞれの画素が、例えば第５実施形態のように、複数の光電変換部（第１の光電変換部と、第２の光電変換部）を含んでもよい。信号処理部７０８は、第１の光電変換部で生じた電荷に基づく画素信号と、第２の光電変換部で生じた電荷に基づく画素信号とを処理し、撮像装置７０から被写体までの距離情報を取得するように構成されてもよい。
［第７実施形態］
図１２（ａ）、図１２（ｂ）は、本実施形態における車載カメラに関する機器のブロック図である。機器８は、上述した実施形態の撮像装置８０（光電変換装置の一例）と、撮像装置８０からの信号を処理する信号処理装置（処理装置）を有する。機器８は、撮像装置８０により取得された複数の画像データに対し、画像処理を行う画像処理部８０１と、機器８より取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部８０２を有する。また、機器８は、算出された視差に基づいて対象物までの距離を算出する距離計測部８０３と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部８０４とを有する。ここで、視差算出部８０２、距離計測部８０３は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部８０４はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）によって実現されてもよいし、これらの組合せによって実現されてもよい。
機器８は車両情報取得装置８１０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、機器８には、衝突判定部８０４での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ８２０が接続されている。また、機器８は、衝突判定部８０４での判定結果に基づいて、ドライバーへ警報を発する警報装置８３０とも接続されている。例えば、衝突判定部８０４の判定結果として衝突可能性が高い場合、制御ＥＣＵ８２０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置８３０は音等の警報を鳴らす、カーナビゲーションシステム等の画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。機器８は上述のように車両を制御する動作の制御を行う制御手段として機能する。
本実施形態では車両の周囲、例えば前方又は後方を機器８で撮像する。図１２（ｂ）は、車両前方（撮像範囲８５０）を撮像する場合の機器を示している。撮像制御手段としての車両情報取得装置８１０が、撮像動作を行うように機器８又は撮像装置８０に指示を送る。このような構成により、測距の精度をより向上させることができる。
上述では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御等にも適用可能である。更に、機器は、自動車等の車両に限らず、例えば、船舶、航空機、人工衛星、産業用ロボット及び民生用ロボット等の移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）、監視システム等、広く物体認識又は生体認識を利用する機器に適用することができる。
［変形実施形態］
本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１０ 画素アレイ
１２ 出力線
１６ 垂直走査回路
１００ａ 有効画素
１００ｂ 電荷排出画素
１０１－１０５、１３１、１３２ 半導体領域
１１４、１１６、１１７ コンタクト

Claims (13)

  1. 第１画素及び第２画素を含む画素アレイと、
    前記画素アレイに制御信号を出力する走査回路と、
    前記第１画素及び前記第２画素に接続された出力線と、
    を備え、
    前記第１画素は、第１導電型の第１半導体領域を電荷蓄積層として含む光電変換部を備え、入射光を光電変換することにより入射光に応じた信号を前記出力線に出力し、
    前記第２画素は、
    前記第１導電型の第２半導体領域と、
    前記第２半導体領域に接続された第３半導体領域により形成された第１主電極と、前記走査回路に接続されたゲートと、第４半導体領域により形成された第２主電極とを含むトランジスタと、
    前記第４半導体領域と前記出力線とを接続する第１コンタクトと、
    電源電位が供給され、前記第３半導体領域に接続されている第２コンタクトと、
    を含む
    ことを特徴とする光電変換装置。
  2. 第１画素及び第２画素を含む画素アレイを備え、
    前記第１画素は、第１導電型の第１半導体領域を電荷蓄積層として含む光電変換部を備え、入射光を光電変換することにより入射光に応じた信号を生成し、
    前記第２画素は、
    前記第１導電型の第２半導体領域と、
    前記第２半導体領域に接続された第３半導体領域により形成された第１主電極と、ゲートとを含むトランジスタと、
    第１孔及び第２孔を有する絶縁層と、
    前記第１孔を通るように配され、電源電位が供給される電源配線と前記第３半導体領域とを接続する第１導電部材と、
    前記第２孔を通るように配され、前記電源配線と前記ゲートとを接続する第２導電部材と、
    を含む
    ことを特徴とする光電変換装置。
  3. 前記第１画素及び前記第２画素に接続された出力線を更に備え、
    前記第１画素及び前記第２画素は前記出力線に信号を出力する
    ことを特徴とする請求項２に記載の光電変換装置。
  4. 前記画素アレイは、前記第１画素が複数の行及び複数の列をなすように配された第１画素領域と、前記第１画素領域の外に設けられ、前記第２画素が配された第２画素領域とを含む
    ことを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
  5. 前記画素アレイは、遮光された光電変換部を備え、黒レベルの信号を出力する第３画素を含む第３画素領域を更に含む、
    ことを特徴とする請求項４に記載の光電変換装置。
  6. 前記第２画素領域は、前記第３画素領域の外周に配されている
    ことを特徴とする請求項５に記載の光電変換装置。
  7. 前記第２画素領域は、前記第１画素領域及び前記第３画素領域を囲うように配されている
    ことを特徴とする請求項５又は６に記載の光電変換装置。
  8. 前記第２画素領域は、前記第１画素領域と前記第３画素領域の間に配されている
    ことを特徴とする請求項５乃至７のいずれか１項に記載の光電変換装置。
  9. 前記第１半導体領域と前記第２半導体領域は平面視において同一の形状である
    ことを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置。
  10. 前記第３半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高い
    ことを特徴とする請求項１乃至９のいずれか１項に記載の光電変換装置。
  11. 前記第１画素は、同一のマイクロレンズを通過した光が入射する複数の前記光電変換部を備える
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の光電変換装置。
  12. 請求項１乃至１１のいずれか１項に記載の光電変換装置と、
    前記光電変換装置に対応した光学装置、
    前記光電変換装置を制御する制御装置、
    前記光電変換装置から出力された信号を処理する処理装置、
    前記光電変換装置で得られた情報を表示する表示装置、
    前記光電変換装置で得られた情報を記憶する記憶装置、及び
    前記光電変換装置で得られた情報に基づいて動作する機械装置、の少なくともいずれかと、を備える
    ことを特徴とする機器。
  13. 前記処理装置は、複数の前記光電変換部にて生成された画像信号をそれぞれ処理し、前記光電変換装置から被写体までの距離情報を取得する
    ことを特徴とする請求項１２に記載の機器。
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