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JP2018147975A - 撮像素子 - Google Patents

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貴志 町田
遼人 吉田
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Abstract

【課題】感度の低下を抑制しつつ、ＰＬＳを低減する。【解決手段】撮像素子は、半導体基板と、前記半導体基板内に形成されている光電変換部と、前記光電変換部で生成された電荷を蓄積する第１の電荷蓄積部と、前記半導体基板の光の入射面と反対側の反対面に形成され、前記光電変換部から前記第１の電荷蓄積部への電荷の転送に用いられる第１の転送ゲート部とを画素内に備え、前記第１の転送ゲート部は、前記半導体基板の反対面から前記半導体基板内に形成されている第１のトレンチに埋め込まれている第１の電極を備え、前記光電変換部は、前記第１の電極と、前記第１の電極の周囲の少なくとも一部を囲む第２の電極とを備える。本技術は、例えば、ＣＭＯＳイメージセンサに適用できる。【選択図】図６

Description

本技術は、撮像素子に関し、特に、ＰＬＳ（Parasitic Light Sensitivity）を低減するようにした撮像素子に関する。
グローバルシャッタ機能を備えるＣＭＯＳイメージセンサでは、露光期間中に光電変換部で発生した電荷が、各画素に設けられている電荷蓄積部に全画素同時に転送され保持される。そして、電荷蓄積部に保持された電荷が、順に読み出される。
ここで、電荷蓄積部に電荷を保持している間、電荷蓄積部に入射する寄生光により、光電変換部から転送された電荷以外のノイズが発生する。従って、グローバルシャッタ機能を備えるＣＭＯＳイメージセンサでは、この寄生光に対する感度であるＰＬＳを低減することが重要となる。
従来、ＰＬＳを低減するために、電荷蓄積部の上層を遮光するように配線層のレイアウトを工夫したり、電荷蓄積部の直上に専用の遮光メタルを設けたりする対策が行われている。しかし、この対策は、配線層側から光を入射させる表面照射型のＣＭＯＳイメージセンサには容易に適用できるが、配線層が光の入射面の反対側に設けられている裏面照射型のＣＭＯＳイメージセンサには適用が難しい。
これに対して、従来、裏面照射型のＣＭＯＳイメージセンサにおいて、半導体基板の入射面と反対側の面の表面付近に電荷蓄積部を設けるとともに、入射面に設けられた遮光膜、及び、入射面から掘り込んだトレンチ内の遮光膜により電荷蓄積部を囲むことにより、電荷蓄積部への寄生光を抑制することが提案されている（例えば、特許文献１参照）。
特開２０１４−９６４９０号公報
ここで、電荷蓄積部の飽和電荷量とＰＬＳ及び受光感度とは、トレードオフの関係にある。例えば、電荷蓄積部の飽和電荷量を大きくするために、電荷蓄積部の面積を大きくすると、遮光膜の面積も大きくする必要がある。しかし、遮光膜の面積を大きくすると、光電変換部の開口部が狭くなり、受光感度が低下する。一方、受光感度を上げるために、遮光膜の面積を小さくすると、ＰＬＳが悪化する。
そこで、本技術は、感度の低下を抑制しつつ、ＰＬＳを低減できるようにするものである。
本技術の第１の側面の撮像素子は、半導体基板と、前記半導体基板内に形成されている光電変換部と、前記光電変換部で生成された電荷を蓄積する第１の電荷蓄積部と、前記半導体基板の光の入射面と反対側の反対面に形成され、前記光電変換部から前記第１の電荷蓄積部への電荷の転送に用いられる第１の転送ゲート部とを画素内に備え、前記第１の転送ゲート部は、前記半導体基板の反対面から前記半導体基板内に形成されている第１のトレンチに埋め込まれている第１の電極を備え、前記光電変換部は、前記第１の電極と、前記第１の電極の周囲の少なくとも一部を囲む第２の電極とを備える。
前記半導体基板の入射面において、前記第２の電極の前記半導体基板の入射面と対向する底面を覆う遮光膜をさらに設けることができる。
前記遮光膜には、前記第２の電極の側面の少なくとも一部を覆わせることができる。
前記半導体基板の反対面と、前記光電変換部の光の入射面と反対側の反対面との間を所定の距離以上離すことができる。
前記第２の電極の底面の、前記光電変換部の反対面より前記半導体基板の反対面に近い位置に配置することができる。
前記第１の転送ゲート部には、前記半導体基板の反対面から前記半導体基板内に形成されている第２のトレンチに埋め込まれ、前記光電変換部に接続されている第３の電極をさらに設けることができる。
前記第１の電極及び前記第２の電極を、前記半導体基板の反対面と前記光電変換部の反対面との間に配置することができる。
前記第１の転送ゲート部には、前記半導体基板の反対面から前記半導体基板内に形成されている複数の前記第１のトレンチに埋め込まれている複数の前記第１の電極を設け、前記光電変換部には、複数の前記第１の電極と、各前記第１の電極の周囲を囲む複数の前記第２の電極とを設けることができる。
第２の電荷蓄積部と、前記半導体基板の反対面に形成され、前記第１の電荷蓄積部から前記第２の電荷蓄積部への電荷の転送に用いられる第２の転送ゲート部とをさらに画素内に設け、前記第２の転送ゲート部には、前記半導体基板の反対面から前記半導体基板内に形成されている第３のトレンチに埋め込まれている第４の電極を設け、前記光電変換部には、前記第４の電極と、前記第４の電極の周囲の少なくとも一部を囲む第５の電極とを設けることができる。
前記半導体基板の入射面において、前記第２の電極の前記半導体基板の入射面と対向する底面、及び、前記第５の電極の前記半導体基板の入射面と対向する底面を覆う遮光膜をさらに設けることができる。
前記遮光膜には、前記第２の電極の側面及び前記第５の電極の側面の少なくとも一部を覆わせることができる。
本技術の第２の側面の撮像素子は、半導体基板と、第１の色の光を検出する第１の画素内において、前記半導体基板内に形成されている第１の光電変換部と、前記第１の光電変換部で生成された電荷を蓄積する第１の電荷蓄積部と、前記半導体基板の光の入射面と反対側の反対面に形成され、前記第１の光電変換部から前記第１の電荷蓄積部への電荷の転送に用いられる第１の転送ゲート部と、前記第１の色と異なる第２の色の光を検出する第２の画素内において、前記半導体基板内に形成されている第２の光電変換部と、前記第２の光電変換部で生成された電荷を蓄積する第２の電荷蓄積部と、前記半導体基板の反対面に形成され、前記第２の光電変換部から前記第２の電荷蓄積部への電荷の転送に用いられる第２の転送ゲート部とを備え、前記第１の電荷蓄積部及び前記第２の電荷蓄積部が、前記第１の画素内において、前記半導体基板の反対面と前記第１の光電変換部の光の入射面と反対側の反対面との間に配置されている。
前記第１の色の波長を、前記第２の色の波長より短くし、前記第１の光電変換部を、前記第２の光電変換部より薄くすることができる。
青色の光を検出する第３の画素内において、前記半導体基板内に形成されている第３の光電変換部と、前記第３の光電変換部で生成された電荷を蓄積する第３の電荷蓄積部と、前記半導体基板の反対面に形成され、前記第３の光電変換部から前記第３の電荷蓄積部への電荷の転送に用いられる第３の転送ゲート部とをさらに設け、前記第１の色を、緑とし、前記第２の色を、赤とし、前記第２の画素と所定の方向において隣接する前記第１の画素内に、前記第１の電荷蓄積部及び前記第２の電荷蓄積部を、前記半導体基板の反対面と前記第１の光電変換部の反対面との間に配置し、前記第３の画素と所定の方向において隣接する前記第１の画素内に、前記第１の電荷蓄積部及び前記第３の電荷蓄積部を、前記半導体基板の反対面と前記第１の光電変換部の反対面との間に配置することができる。
前記第１の画素乃至前記第３の画素を、ベイヤ配列に従って並べることができる。
前記第１の色を、青とし、前記第２の色を、赤又は緑とすることができる。
前記第１の画素内において、前記半導体基板の反対面と前記第１の光電変換部の反対面との間に配置されている第４の電荷蓄積部をさらに設けることができる。
前記第１の電荷蓄積部の電荷と前記第４の電荷蓄積部の電荷との差分に基づく信号を、前記第１の画素の信号とし、前記第２の電荷蓄積部の電荷と前記第４の電荷蓄積部の電荷との差分に基づく信号を、前記第２の画素の信号とすることができる。
本技術の第３の側面の撮像素子は、半導体基板と、前記半導体基板内に形成されている光電変換部と、前記半導体基板の光の入射面と反対側の反対面と、前記光電変換部の光の入射面と反対側の反対面との間に配置され、前記光電変換部で生成された電荷を蓄積する電荷蓄積部と、前記半導体基板の反対面に形成され、前記光電変換部から前記電荷蓄積部への電荷の転送に用いられる転送ゲート部とを画素内に備え、前記光電変換部に蓄積された電荷を前記電荷蓄積部に転送した後、所定の第１の期間経過後に前記電荷蓄積部から読み出された電荷と、前記電荷蓄積部をリセットした後、所定の第２の期間経過後に前記電荷蓄積部から読み出された電荷との差分に基づく信号が、前記画素の信号とされる。
前記第１の期間の長さと前記第２の期間の長さを等しくすることができる。
本技術の第１の側面においては、光電変換部で生成された電荷が、第１の転送ゲート部を用いて第１の電荷蓄積部に転送され、蓄積される。
本技術の第２の側面においては、第１の光電変換部で生成された電荷が、第１の転送ゲート部を用いて第１の電荷蓄積部に転送され、蓄積され、第２の光電変換部で生成された電荷が、第２の転送ゲート部を用いて第２の電荷蓄積部に転送され、蓄積される。
本技術の第３の側面においては、光電変換部に蓄積された電荷を電荷蓄積部に転送した後、所定の第１の期間経過後に前記電荷蓄積部から読み出された電荷と、前記電荷蓄積部をリセットした後、所定の第２の期間経過後に前記電荷蓄積部から読み出された電荷との差分に基づく信号が、前記画素の信号とされる。
本技術の第１の側面乃至第３の側面によれば、感度の低下を抑制しつつ、ＰＬＳを低減することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施形態におけるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。 本技術の第１の実施形態におけるＣＭＯＳイメージセンサの他のシステム構成を示すシステム構成図（その１）である。 本技術の第１の実施形態におけるＣＭＯＳイメージセンサの他のシステム構成を示すシステム構成図（その２）である。 本技術の第１の実施形態における単位画素の構成例を示す回路図である。 図４の単位画素の構成例を模式的に示す平面図である。 図４の単位画素の構成例を模式的に示す断面図である。 図４の単位画素の動作を示すタイミングチャートである。 本技術の第１の実施形態における単位画素の第１の変形例を模式的に示す断面図である。 本技術の第１の実施形態における単位画素の第２の変形例を模式的に示す断面図である。 本技術の第１の実施形態における単位画素の第３の変形例を模式的に示す断面図である。 本技術の第１の実施形態における単位画素の第４の変形例を模式的に示す断面図である。 本技術の第１の実施形態における単位画素の第５の変形例を模式的に示す断面図である。 本技術の第１の実施形態における単位画素の第６の変形例を模式的に示す断面図である。 本技術の第１の実施形態における単位画素の第７の変形例を模式的に示す断面図である。 本技術の第１の実施形態における単位画素の第８の変形例を模式的に示す断面図である。 本技術の第１の実施形態における単位画素の第９の変形例を模式的に示す断面図である。 本技術の第１の実施形態における単位画素の第１０の変形例を模式的に示す断面図である。 本技術の第１の実施形態における単位画素の第１１の変形例を模式的に示す断面図である。 本技術の第１の実施形態における単位画素の第１２の変形例を模式的に示す断面図である。 本技術の第１の実施形態における単位画素の第１３の変形例を模式的に示す断面図である。 本技術の第２の実施形態における単位画素の構成例を示す回路図である。 図２１の単位画素の構成例を模式的に示す平面図である。 図２１の単位画素の構成例を模式的に示す断面図である。 図２１の単位画素の動作を示すタイミングチャートである。 本技術の第２の実施形態における単位画素の第１の変形例を模式的に示す断面図である。 本技術の第２の実施形態における単位画素の第２の変形例を模式的に示す断面図である。 本技術の第３の実施形態における画素アレイ部の構成例を模式的に示す図である。 本技術の第３の実施形態における単位画素の構成例を模式的に示す断面図である。 本技術の第３の実施形態における画素アレイ部の第１の変形例を模式的に示す図である。 本技術の第３の実施形態における画素アレイ部の第２の変形例を模式的に示す図である。 図３０の画素アレイ部に設けられる単位画素の構成例を模式的に示す断面図である。 本技術の第３の実施形態における画素アレイ部の第３の変形例を模式的に示す図である。 図３２の画素アレイ部に設けられる単位画素の構成例を模式的に示す断面図である。 本技術の第４の実施形態における画素アレイ部の構成例を模式的に示す図である。 図３４の画素アレイ部に設けられる単位画素の構成例を模式的に示す断面図である。 図３５の単位画素の動作を示すタイミングチャートである。 図３５の単位画素の動作を示すタイミングチャートである。 図３５の単位画素の動作を示すタイミングチャートである。 撮像装置の使用例を示す図である。 電子機器の構成例を示すブロック図である。
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施形態（電荷蓄積部をトレンチ型キャパシタにより構成する例）
２．第１の実施形態の変形例
３．第２の実施形態（電荷蓄積部を２つ設ける例）
４．第２の実施形態の変形例
５．第３の実施形態（一部の画素において光電変換部と電荷蓄積部を積層する例）
６．第３の実施形態の変形例
７．第４の実施形態（全ての画素において光電変換部と電荷蓄積部を積層する例）
８．その他の変形例
９．撮像素子の適用例
＜１．第１の実施形態＞
まず、図１乃至図７を参照して、本技術の第１の実施形態について説明する。
｛基本的なシステム構成｝
図１は、本技術が適用される撮像素子、例えばＸ−Ｙアドレス方式撮像素子の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作成されたイメージセンサである。
本適用例に係るＣＭＯＳイメージセンサ１０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板又は別の半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４及びシステム制御部１５から構成されている。
ＣＭＯＳイメージセンサ１０は更に、信号処理部１８及びデータ格納部１９を備えている。信号処理部１８及びデータ格納部１９については、本ＣＭＯＳイメージセンサ１０と同じ基板上に搭載しても構わないし、本ＣＭＯＳイメージセンサ１０とは別の基板上に配置するようにしても構わない。また、信号処理部１８及びデータ格納部１９の各処理については、本ＣＭＯＳイメージセンサ１０とは別の基板に設けられる外部信号処理部、例えば、ＤＳＰ（Digital Signal Processor）回路やソフトウェアによる処理でも構わない。
画素アレイ部１１は、受光した光量に応じた電荷を生成しかつ蓄積する光電変換部を有する単位画素（以下、単に画素と称する場合がある）が行方向及び列方向に、すなわち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（すなわち、水平方向）を言い、列方向とは画素列の画素の配列方向（すなわち、垂直方向）を言う。単位画素の具体的な回路構成や画素構造の詳細については後述する。
画素アレイ部１１において、行列状の画素配列に対して、画素行ごとに画素駆動線１６が行方向に沿って配線され、画素列ごとに垂直信号線１７が列方向に沿って配線されている。画素駆動線１６は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線１６について１本の配線として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部１２は、当該垂直駆動部１２を制御するシステム制御部１５と共に、画素アレイ部１１の各画素の動作を制御する駆動部を構成している。この垂直駆動部１２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりも露光時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことを言う。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミング又は電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における電荷の露光期間となる。
垂直駆動部１２によって選択走査された画素行の各単位画素から出力される信号は、画素列ごとに垂直信号線１７の各々を通してカラム処理部１３に入力される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素から垂直信号線１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling；相関二重サンプリング）処理や、ＤＤＳ（Double Data Sampling）処理を行う。例えば、ＣＤＳ処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、アナログの画素信号をデジタル信号に変換して出力することも可能である。
水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において単位回路ごとに信号処理された画素信号が順番に出力される。
システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、カラム処理部１３、及び、水平駆動部１４などの駆動制御を行う。
信号処理部１８は、少なくとも演算処理機能を有し、カラム処理部１３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部１９は、信号処理部１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
｛他のシステム構成｝
本技術が適用されるＣＭＯＳイメージセンサ１０としては、上述したシステム構成のものに限られるものではない。他のシステム構成として、以下のようなシステム構成のものを挙げることができる。
例えば、図２に示すように、データ格納部１９をカラム処理部１３の後段に配置し、カラム処理部１３から出力される画素信号を、データ格納部１９を経由して信号処理部１８に供給するシステム構成のＣＭＯＳイメージセンサ１０Ａを挙げることができる。
更には、図３に示すように、画素アレイ部１１の列ごとあるいは複数の列ごとにＡＤ変換するＡＤ変換機能をカラム処理部１３に持たせるとともに、当該カラム処理部１３に対してデータ格納部１９及び信号処理部１８を並列的に設けるシステム構成のＣＭＯＳイメージセンサ１０Ｂを挙げることができる。
｛画素１００の回路構成｝
図４は、図１乃至図３の画素アレイ部１１に配置される画素１００の構成例を示す回路図である。
画素１００は、光電変換部１０１、メモリ転送ゲート部１０２、電荷蓄積部１０３、ＦＤ転送ゲート部１０４、ＦＤ（フローティングディフュージョン）部１０５、リセットゲート部１０６、増幅トランジスタ１０７、選択トランジスタ１０８、及び、電荷排出ゲート部１０９を備える。
また、画素１００に対して、図１の画素駆動線１６として、複数の信号線が、例えば画素行毎に配線される。そして、図１の垂直駆動部１２から複数の信号線を介して、駆動信号ＴＧ１、ＴＧ２、ＲＳＴ、ＳＥＬ、ＳＨＧが供給される。これらの駆動信号は、画素１００の各トランジスタがＮＭＯＳトランジスタなので、高レベル（例えば、電源電圧ＶＤＤ）の状態がアクティブ状態となり、低レベルの状態（例えば、電源電圧ＶＳＳ）が非アクティブ状態となる信号である。
なお、以下、駆動信号がアクティブ状態になることを、駆動信号がオンするとも言い、駆動信号が非アクティブ状態になることを、駆動信号がオフするとも言う。
光電変換部１０１は、例えば、ＰＮ接合のフォトダイオードからなる。光電変換部１０１は、受光した光量に応じた電荷を生成し、蓄積する。
メモリ転送ゲート部１０２は、光電変換部１０１と電荷蓄積部１０３との間に接続されている。メモリ転送ゲート部１０２のゲート電極には、駆動信号ＴＧ１が印加される。駆動信号ＴＧ１がオンすると、メモリ転送ゲート部１０２が導通状態になり、光電変換部１０１に蓄積されている電荷が、メモリ転送ゲート部１０２を介して電荷蓄積部１０３に転送される。
電荷蓄積部１０３は、例えば、キャパシタからなり、光電変換部１０１から転送された電荷を一時的に蓄積する。
ＦＤ転送ゲート部１０４は、電荷蓄積部１０３とＦＤ部１０５との間に接続されている。ＦＤ転送ゲート部１０４のゲート電極には、駆動信号ＴＧ２が印加される。駆動信号ＴＧ２がオンすると、ＦＤ転送ゲート部１０４が導通状態になり、電荷蓄積部１０３に蓄積されている電荷が、ＦＤ転送ゲート部１０４を介してＦＤ部１０５に転送される。
ＦＤ部１０５は、電荷を電圧信号に変換して出力する。
リセットゲート部１０６は、画素１００のプラス電源である電源ＶＤＤとＦＤ部１０５との間に接続されている。リセットゲート部１０６のゲート電極には、駆動信号ＲＳＴが印加される。駆動信号ＲＳＴがオンすると、リセットゲート部１０６が導通状態になり、ＦＤ部１０５の電位が電源電圧ＶＤＤのレベルにリセットされる。
増幅トランジスタ１０７は、ゲート電極がＦＤ部１０５に接続され、ドレイン電極が電源ＶＤＤに接続されており、ＦＤ部１０５に保持されている電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ１０７は、ソース電極が選択トランジスタ１０８を介して垂直信号線１７に接続されることにより、当該垂直信号線１７の一端に接続される定電流源１１０とソースフォロワ回路を構成する。
選択トランジスタ１０８は、増幅トランジスタ１０７のソース電極と垂直信号線１７との間に接続されている。選択トランジスタ１０８のゲート電極には、駆動信号ＳＥＬが印加される。駆動信号ＳＥＬがオンすると、選択トランジスタ１０８が導通状態になり、画素１００が選択状態となる。これにより、増幅トランジスタ１０７から出力される画素信号が、選択トランジスタ１０８を介して、垂直信号線１７に出力される。
電荷排出ゲート部１０９は、電源ＶＤＤと光電変換部１０１との間に接続されている。電荷排出ゲート部１０９のゲート電極には、駆動信号ＳＨＧが印加される。駆動信号ＳＨＧがオンすると、電荷排出ゲート部１０９が導通状態になり、光電変換部１０１の電荷が排出され、光電変換部１０１がリセットされる。
なお、以下、各ゲート部又は各トランジスタが導通状態になることを、各ゲート部又は各トランジスタがオンするとも言い、各ゲート部又は各トランジスタが非導通状態になることを、各ゲート部又は各トランジスタがオフするとも言う。
次に、図５及び図６を参照して、画素１００の構成例について説明する。図５は、画素１００の構成例を模式的に示す平面図である。なお、図５では、配線層の図示は省略している。図６は、図５のＡ−Ａ’方向における画素１００の断面を模式的に示している。
なお、以下、図６内の縦方向を画素１００の垂直方向とし、図６内の上側を画素１００の上側とし、下側を画素１００の下側とする。また、以下、画素１００の水平方向（平面方向）において、図５内の縦方向を画素１００の縦方向とし、横方向を画素１００の横方向とする。
まず、図５を参照して、画素１００の水平方向の配置について主に説明する。
画素１００の大部分は光電変換部１０１により占められている。
光電変換部１０１の右側には、メモリ転送ゲート部１０２のゲート電極１０２Ａ、ＦＤ転送ゲート部１０４のゲート電極１０４Ａ、コンタクト１２３、リセットゲート部１０６のゲート電極１０６Ａ、コンタクト１２５、増幅トランジスタ１０７のゲート電極１０７Ａ、選択トランジスタ１０８のゲート電極１０８Ａ、コンタクト１２８が縦方向に並ぶように配置されている。ゲート電極１０２Ａの一部は、光電変換部１０１と重なっている。また、ゲート電極１０２Ａ乃至コンタクト１２８の列の左側であって、ゲート電極１０６Ａとゲート電極１０７Ａとの間には、電荷排出ゲート部１０９のゲート電極１０９Ａが配置されている。ゲート電極１０９Ａの一部は、光電変換部１０１と重なっている。
ゲート電極１０２Ａ、１０４Ａ、１０６Ａ、１０７Ａ、１０８Ａ、及び、１０９Ａの上面には、それぞれ、コンタクト１２１、１２２、１２４、１２６、１２７、及び、１２９が接続されている。コンタクト１２３は、図示せぬＦＤ部１０５に接続されている。コンタクト１２５は、図示せぬ電源ＶＤＤに接続されている。コンタクト１２８は、選択トランジスタ１０８のソース電極に接続されている。
光電変換部１０１の図内の左下隅には、コンタクト１３０が配置されている。コンタクト１３０は、図示せぬ画素１００のマイナス電源である電源ＶＳＳに接続されている。
次に、図６を参照して、図５のＡ−Ａ’方向における画素１００の垂直方向の配置について主に説明する。
なお、図中の「Ｐ」及び「Ｎ」の記号は、それぞれＰ型半導体領域およびＮ型半導体領域を表している。また、「Ｐ＋」、「Ｐ−」、並びに、「Ｎ＋」、「Ｎ−」の記号の末尾の「＋」又は「−」は、Ｐ型半導体領域及びＮ型半導体領域の不純物濃度を表している。さらに、「＋」の数が多いほど、不純物濃度が高いことを示し、「−」の数が多いほど、不純物濃度が低いことを示す。これは、以降の図面についても同様である。
また、図６において、図内の左側を画素１００の左側とし、右側を画素１００の右側とする。ただし、図６は図５のＡ−Ａ’方向に沿ったものなので、実際には左側又は右側とは限らない。これは、以降の断面図についても同様である。
画素１００においては、半導体基板（Ｐ型ウエル層）１５１の裏面（入射面）側から光が入射し、半導体基板１５１の入射面と反対側のオモテ面（反対面）側に配線層が積層されている。従って、画素１００を備えるＣＭＯＳイメージセンサ１０は、裏面照射型となる。
半導体基板１５１のオモテ面には、絶縁膜１６１を介して、ゲート電極１０２Ａ、ゲート電極１０４Ａ、及び、ゲート電極１０９Ａが配置されている。絶縁膜１６１には、例えば、Ｈｉｇｈ−ｋ等の高誘電率の絶縁膜、又は、酸化膜が用いられる。上述したように、ゲート電極１０２Ａの上面には、コンタクト１２１が接続され、ゲート電極１０４Ａの上面には、コンタクト１２２が接続され、ゲート電極１０９Ａの上面には、コンタクト１２９が接続されている。
半導体基板１５１のオモテ面付近には、Ｐ＋型半導体領域１５３、Ｐ−型半導体領域１５４、Ｐ−型半導体領域１５５、Ｎ＋型半導体領域１５６、Ｐ−型半導体領域１５７、及び、Ｎ＋型半導体領域１５８が形成されている。
具体的には、Ｐ＋型半導体領域１５３は、ゲート電極１０２Ａの右端とゲート電極１０９Ａの左端との間に配置されている。Ｐ＋型半導体領域１５３の下には、Ｎ型半導体領域１５２が埋め込まれている。このＮ型半導体領域１５２とＰ＋型半導体領域１５３により、埋め込み型のフォトダイオードからなる光電変換部１０１が構成される。
Ｐ−型半導体領域１５４は、Ｐ＋型半導体領域１５３の左側に配置されている。Ｐ−型半導体領域１５４は、ゲート電極１０２Ａの下側のほぼ右半分を占めている。また、ゲート電極１０２Ａの下面から半導体基板１５１内を垂直下方向に延びるように、ゲート電極１０２Ｂが形成されている。ゲート電極１０２Ｂの周囲は、絶縁膜１６０を介して、対向電極となるＮ型半導体領域１５９により覆われている。絶縁膜１６０には、例えば、Ｈｉｇｈ−ｋ等の高誘電率の絶縁膜が用いられる。
なお、絶縁膜１６０及び絶縁膜１６１に適用可能なＨｉｇｈ−ｋの素材には、例えば、窒化シリコン（ＳｉＮ）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ランタン（Ｌａ２Ｏ３）、酸化プラセオジム（Ｐｒ２Ｏ３）、酸化セリウム（ＣｅＯ２）、酸化ネオジム（Ｎｄ２Ｏ３）、酸化プロメチウム（Ｐｍ２Ｏ３）、酸化サマリウム（Ｓｍ２Ｏ３）、酸化ユウロピウム（Ｅｕ２Ｏ３）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化テルビウム（Ｔｂ２Ｏ３）、酸化ジスプロシウム（Ｄｙ２Ｏ３）、酸化ホルミウム（Ｈｏ２Ｏ３）、酸化ツリウム（Ｔｍ２Ｏ３）、酸化イッテルビウム（Ｙｂ２Ｏ３）、酸化ルテチウム（Ｌｕ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）等がある。
このゲート電極１０２Ｂ、Ｎ型半導体領域１５９、及び、絶縁膜１６０により、トレンチ型のキャパシタである電荷蓄積部１０３が構成される。電荷蓄積部１０３をトレンチ型のキャパシタにより構成することにより、画素１００の入射面側から見た電荷蓄積部１０３の面積（Ｎ型半導体領域１５９の底面の面積）を小さくすることができる。その結果、電荷蓄積部１０３に入射する寄生光が減少し、ＰＬＳが低減する。また、画素１００の入射面側から見た光電変換部１０１の面積（Ｎ型半導体領域１５２の底面の面積）を大きくすることができ、電荷蓄積部１０３を設けることによる感度の低下が抑制される。
Ｐ−型半導体領域１５５は、ゲート電極１０２Ａの左端からゲート電極１０４Ａの左端までの間に配置されている。
Ｎ＋型半導体領域１５６は、Ｐ−型半導体領域１５５の左側に配置されている。Ｎ＋型半導体領域１５６は、ＦＤ部１０５を構成する。
Ｐ−型半導体領域１５７は、Ｐ＋型半導体領域１５３の右側であって、ゲート電極１０９Ａの下方に配置されている。
Ｎ＋型半導体領域１５８は、Ｐ−型半導体領域１５７の右側に配置されている。Ｎ＋型半導体領域１５８は、コンタクト１２５を介して電源ＶＤＤに接続されている。
｛画素１００の動作｝
次に、図７のタイミングチャートを参照して、画素１００の動作について説明する。なお、図７には、駆動信号ＳＥＬ、ＲＳＴ、ＳＨＧ、ＴＧ１、ＴＧ２のタイミングチャートが示されている。
なお、時刻ｔ１から時刻ｔ８までの露光期間の処理は、全画素同時に実行される。時刻ｔ９から時刻ｔ１４までの読み出し期間の処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、所定の走査順で行われる。
時刻ｔ１において、駆動信号ＳＨＧがオフし、電荷排出ゲート部１０９がオフする。これにより、光電変換部１０１への電荷の蓄積が開始され、露光期間が開始する。
時刻ｔ２において、駆動信号ＲＳＴがオンし、リセットゲート部１０６がオンする。これにより、ＦＤ部１０５の電位が、電源電圧ＶＤＤのレベルにリセットされる。
時刻ｔ３において、駆動信号ＴＧ２がオンし、ＦＤ転送ゲート部１０４がオンする。これにより、電荷蓄積部１０３に蓄積されている電荷が、ＦＤ転送ゲート部１０４、ＦＤ部１０５、及び、リセットゲート部１０６を介して電源ＶＤＤに排出され、電荷蓄積部１０３がリセットされる。
時刻ｔ４において、駆動信号ＴＧ２がオフし、ＦＤ転送ゲート部１０４がオフする。
時刻ｔ５において、駆動信号ＲＳＴがオフし、リセットゲート部１０６がオフする。
時刻ｔ６において、駆動信号ＴＧ１がオンし、メモリ転送ゲート部１０２がオンする。これにより、全画素一斉に露光期間が終了し、露光期間中に光電変換部１０１に蓄積された電荷が、メモリ転送ゲート部１０２を介して電荷蓄積部１０３に転送され、蓄積される。
時刻ｔ７において、駆動信号ＴＧ１がオフし、メモリ転送ゲート部１０２がオフする。これにより、光電変換部１０１から電荷蓄積部１０３への電荷の転送が終了する。
時刻ｔ８において、駆動信号ＳＨＧがオンし、電荷排出ゲート部１０９がオンする。これにより、光電変換部１０１に残留している電荷が、電荷排出ゲート部１０９を介して電源ＶＤＤに排出され、光電変換部１０１がリセットされる。また、読み出し期間中に、光電変換部１０１で発生した電荷が、電荷排出ゲート部１０９を介して電源ＶＤＤに排出されることにより、電荷蓄積部１０３への電荷の流入が防止される。
時刻ｔ９において、駆動信号ＳＥＬがオンし、選択トランジスタ１０８がオンする。これにより、画素１００が選択状態となる。
時刻ｔ１０において、駆動信号ＲＳＴがオンし、リセットゲート部１０６がオンする。これにより、ＦＤ部１０５の電位が、電源電圧ＶＤＤのレベルにリセットされる。
時刻ｔ１１において、駆動信号ＲＳＴがオフし、リセットゲート部１０６がオフする。
そして、時刻ｔ１１と時刻ｔ１２の間において、ＦＤ部１０５の電位に基づく信号が、増幅トランジスタ１０７、選択トランジスタ１０８、及び、垂直信号線１７を介して読み出される。このとき読み出される信号は、ＦＤ部１０５をリセットした状態における電位に基づくＰ相の信号となる。
時刻ｔ１２において、駆動信号ＴＧ２がオンし、ＦＤ転送ゲート部１０４がオンする。これにより、電荷蓄積部１０３に蓄積されている電荷が、ＦＤ転送ゲート部１０４を介して、ＦＤ部１０５に転送される。
時刻ｔ１３において、駆動信号ＴＧ２がオフし、ＦＤ転送ゲート部１０４がオフする。これにより、電荷蓄積部１０３からＦＤ部１０５への電荷の転送が停止する。
そして、時刻ｔ１３と時刻ｔ１４の間において、ＦＤ部１０５の電位に基づく信号が、増幅トランジスタ１０７、選択トランジスタ１０８、及び、垂直信号線１７を介して読み出される。このとき読み出される信号は、露光期間中に光電変換部１０１で生成された電荷に基づくＤ相の信号となる。
そして、例えば、カラム処理部１３において、各画素１００のＤ相の信号とＰ相の信号の差分を取るＤＤＳ処理が行われ、各画素１００固有の固定パターンノイズが除去される。
時刻ｔ１４において、駆動信号ＳＥＬがオフし、選択トランジスタ１０８がオフする。これにより、画素１００の読み出し期間が終了する。
｛電荷蓄積部１０３の製造方法｝
次に、電荷蓄積部１０３の製造方法について説明する。
まず、第１の製造方法について説明する。
最初に、Ｎ型半導体領域１５９を形成する位置に、イオン注入によりＮ型半導体領域が形成される。
次に、Ｎ型半導体領域に、ゲート電極１０２Ｂを形成するためのトレンチが形成される。
次に、ピンニングのため、トレンチの側壁にイオン注入によりＰ型不純物が打ち込まれる。
次に、トレンチの側壁に絶縁膜１６０が形成された後、トレンチにゲート電極１０２Ｂが埋め込まれる。
次に、第２の製造方法について説明する。
最初に、ゲート電極１０２Ｂを形成する位置にトレンチが形成される。
次に、イオン注入によりトレンチの周囲にＮ型半導体領域１５９が形成される。また、ピンニングのため、トレンチの側壁にイオン注入によりＰ型不純物が打ち込まれる。
次に、トレンチの側壁に絶縁膜１６０が形成された後、トレンチにゲート電極１０２Ｂが埋め込まれる。
次に、第３の製造方法について説明する。
最初に、Ｎ型半導体領域１５９を形成する位置にトレンチが形成される。
次に、固相拡散プロセスによりトレンチの側壁及び底面にＮ型半導体領域１５９が形成される。また、ピンニングのため、固相拡散プロセスにより、Ｎ型半導体領域１５９のオモテ面にＰ型半導体領域（不図示）が形成される。
次に、トレンチの側壁に絶縁膜１６０が形成された後、トレンチにゲート電極１０２Ｂが埋め込まれる。
以上のように、画素１００では、電荷蓄積部１０３をトレンチ型のキャパシタにより構成することにより、ＰＬＳが低減するとともに、感度の低下が抑制される。
＜２．第１の実施形態の変形例＞
次に、図８乃至図２０を参照して、本技術の第１の実施形態における画素１００の変形例について説明する。
｛第１の変形例｝
図８は、画素１００の第１の変形例である画素１００ａの構成例を模式的に示す断面図である。なお、図８は、図５のＡ−Ａ’方向における画素１００ａの断面を模式的に示している。また、図中、図６と対応する部分には、同じ符号を付してある。
画素１００ａを図６の画素１００と比較すると、遮光膜１７１が設けられている点が異なる。
遮光膜１７１は、半導体基板１５１の入射面において、少なくともＮ型半導体領域１５９の半導体基板１５１の入射面と対向する底面を全て覆うように配置されている。この遮光膜１７１により、画素１００ａ（半導体基板１５１）の入射面から入射する光が、電荷蓄積部１０３（Ｎ型半導体領域１５９）に入射することが抑制され、ＰＬＳが低減する。
なお、遮光膜１７１は、光電変換部１０１（Ｎ型半導体領域１５２）に入射する光を遮らない範囲において、できる限り面積を広くすることが望ましい。
｛第２の変形例｝
図９は、画素１００の第２の変形例である画素１００ｂの構成例を模式的に示す断面図である。なお、図９は、図５のＡ−Ａ’方向における画素１００ｂの断面を模式的に示している。また、図中、図８と対応する部分には、同じ符号を付してある。
画素１００ｂを図８の画素１００ａと比較すると、遮光膜１７２が設けられている点が異なる。
遮光膜１７２は、遮光膜１７１の上面の外周部から上方向に延びるように形成され、Ｎ型半導体領域１５９の側面の上端部を除く部分を囲んでいる。従って、遮光膜１７１及び遮光膜１７２により、Ｎ型半導体領域１５９の側面の上端部を除く部分及び底面が覆われる。これにより、電荷蓄積部１０３（Ｎ型半導体領域１５９）に入射する寄生光がさらに減少し、ＰＬＳがさらに低減する。
｛第３の変形例｝
図１０は、画素１００の第３の変形例である画素１００ｃの構成例を模式的に示す断面図である。なお、図１０は、図５のＡ−Ａ’方向における画素１００ｃの断面を模式的に示している。また、図中、図６と対応する部分には、同じ符号を付してある。
画素１００ｃは、図６の画素１００と比較すると、半導体基板１５１の厚みが増している。換言すれば、半導体基板１５１の入射面からオモテ面までの距離が拡大している。
また、画素１００ｃを画素１００と比較すると、光電変換部１０１の構成が異なっている。具体的には、画素１００ｃでは、光電変換部１０１が、Ｎ型半導体領域２０１、Ｐ＋型半導体領域２０２、Ｐ＋型半導体領域２０３、及び、Ｐ＋型半導体領域２０４により構成される。Ｐ＋型半導体領域２０３は、半導体基板１５１のオモテ面付近において、Ｐ−型半導体領域１５４の右側に形成されている。Ｐ＋型半導体領域２０４は、半導体基板１５１のオモテ面付近において、Ｐ−型半導体領域１５７の左側に形成されている。Ｐ＋型半導体領域２０２は、Ｐ＋型半導体領域２０３とＰ＋型半導体領域２０４の間において、半導体基板１５１のオモテ面から垂直方向に所定の距離以上離れた破線の補助線Ｌで示される位置に形成されている。すなわち、光電変換部１０１の入射面と反対側の上面（反対面）であるＰ＋型半導体領域２０２の上面が、半導体基板１５１のオモテ面から垂直方向に所定の距離以上離れている。
Ｎ型半導体領域２０１は、Ｐ−型半導体領域１５４とＰ−型半導体領域１５７との間に形成されている。Ｎ型半導体領域２０１の中央部は、Ｐ＋型半導体領域２０２の下面が上端となり、Ｎ型半導体領域２０１の端部は、Ｐ＋型半導体領域２０３及びＰ＋型半導体領域２０４の下面が上端となる。
また、半導体基板１５１の厚みが増すことにより、ゲート電極１０２Ｂ、Ｎ型半導体領域１５９、及び、絶縁膜１６０の垂直方向の長さを延ばすことができる。これにより、ゲート電極１０２Ｂ、Ｎ型半導体領域１５９、及び、絶縁膜１６０により構成される電荷蓄積部１０３の容量を増やすことができる。
さらに、半導体基板１５１のオモテ面とＰ＋型半導体領域２０２の間の領域が空くため、例えば、この領域に、トランジスタ（例えば、増幅トランジスタ１０７、選択トランジスタ１０８等）等を配置することが可能である。これにより、画素レイアウトの自由度が増し、例えば、光電変換部１０１や電荷蓄積部１０３の面積を広げ、画素１００ｃの感度や飽和特性を向上させることができる。
なお、画素１００ｃを備えるＣＭＯＳイメージセンサ１０を製造する場合、例えば、補助線Ｌより下側の不純物構造がまず形成される。そして、補助線Ｌより上側の部分は、半導体基板１５１を構成するシリコン層をエピタキシャル成長により積み増すことにより形成される。
｛第４の変形例｝
図１１は、画素１００の第４の変形例である画素１００ｄの構成例を模式的に示す断面図である。なお、図１１は、図５のＡ−Ａ’方向における画素１００ｄの断面を模式的に示している。また、図中、図８及び図１０と対応する部分には、同じ符号を付してある。
画素１００ｄを図１０の画素１００ｃと比較すると、図８の画素１００ａと同様に、半導体基板１５１の入射面に、Ｎ型半導体領域１５９に入射する光を遮るための遮光膜１７１が設けられている点が異なる。この遮光膜１７１により、電荷蓄積部１０３（Ｎ型半導体領域１５９）に入射する寄生光が減少し、ＰＬＳが低減する。
｛第５の変形例｝
図１２は、画素１００の第５の変形例である画素１００ｅの構成例を模式的に示す断面図である。なお、図１２は、図５のＡ−Ａ’方向における画素１００ｅの断面を模式的に示している。また、図中、図９及び図１１と対応する部分には、同じ符号を付してある。
画素１００ｅを図１１の画素１００ｄと比較すると、図９の画素１００ｂと同様に、Ｎ型半導体領域１５９の側面を囲む遮光膜１７２が設けられている点が異なる。この遮光膜１７２により、電荷蓄積部１０３（Ｎ型半導体領域１５９）に入射する寄生光がさらに減少し、ＰＬＳがさらに低減する。
｛第６の変形例｝
図１３は、画素１００の第６の変形例である画素１００ｆの構成例を模式的に示す断面図である。なお、図１３は、図５のＡ−Ａ’方向における画素１００ｆの断面を模式的に示している。また、図中、図１２と対応する部分には、同じ符号を付してある。
画素１００ｆを図１２の画素１００ｅと比較すると、光電変換部１０１の構成が異なっている。
具体的には、画素１００ｆでは、光電変換部１０１は、Ｎ型半導体領域２５１及びＰ＋型半導体領域２５２により構成される。
Ｐ＋型半導体領域２５２は、画素１００ｅのＰ＋型半導体領域２０２と略同じ深さに埋め込まれている。Ｐ＋型半導体領域２５２の下には、Ｎ型半導体領域１５２が埋め込まれている。なお、Ｐ＋型半導体領域２５２は、画素１００ｅのＰ＋型半導体領域２０２より幅が広く、Ｎ型半導体領域２５１の上面を全て覆っている。
Ｐ−型半導体領域２５３は、画素１００ｅのＰ−型半導体領域１５４と比較すると、右方向に広がっており、垂直方向において、Ｐ＋型半導体領域２５２の左端部と重なっている。Ｐ−型半導体領域２５３の右端部は、下方向に延びており、Ｐ＋型半導体領域２５２の上面の左端部に接している。
また、メモリ転送ゲート部１０２のゲート電極１０２Ａの下面の右端付近から、Ｐ−型半導体領域２５３の下方向に延びている部分を貫通するように、ゲート電極１０２Ｃが下方向に延びている。ゲート電極１０２Ｃは、Ｐ＋型半導体領域２５２を貫通し、先端がＮ型半導体領域２５１内に達している。
このように、メモリ転送ゲート部１０２のゲート電極１０２Ｃをトレンチ状にし、Ｎ型半導体領域２５１に挿入することにより、Ｎ型半導体領域２５１に蓄積されている電荷が、メモリ転送ゲート部１０２を介して、電荷蓄積部１０３（Ｎ型半導体領域１５９）に効率よく転送される。
Ｐ−型半導体領域２５４は、画素１００ｅのＰ−型半導体領域１５７と比較すると、左方向に広がっており、垂直方向において、Ｐ＋型半導体領域２５２の右端部と重なっている。Ｐ−型半導体領域２５４の左端部は、下方向に延びており、Ｐ＋型半導体領域２５２の上面の右端部に接している。
また、電荷排出ゲート部１０９のゲート電極１０９Ａの下面の左端付近から、Ｐ−型半導体領域２５４の下方向に延びている部分を貫通するように、ゲート電極１０９Ｂが下方向に延びている。ゲート電極１０９Ｂは、Ｐ＋型半導体領域２５２を貫通し、先端がＮ型半導体領域２５１内に達している。
このように、電荷排出ゲート部１０９のゲート電極１０９Ｂをトレンチ状にし、Ｎ型半導体領域２５１に挿入することにより、Ｎ型半導体領域２５１に蓄積されている電荷が、電荷排出ゲート部１０９を介して、Ｎ＋型半導体領域１５８（電源ＶＤＤ）に効率よく排出される。
なお、画素１００ｆにおいても、画素１００ｅと同様に、電荷蓄積部１０３の容量が増加するとともに、ＰＬＳが低減する。また、半導体基板１５１のオモテ面とＰ＋型半導体領域２５２の間に空き領域ができ、画素レイアウトの自由度が向上する。
なお、例えば、図１０の画素１００ｃ及び図１１の画素１００ｄにおいて、光電変換部１０１周辺の構成を画素１００ｆと同様にすることも可能である。
｛第７の変形例｝
図１４は、画素１００の第７の変形例である画素１００ｇの構成例を模式的に示す断面図である。なお、図１４は、図５のＡ−Ａ’方向における画素１００ｇの断面を模式的に示している。また、図中、図１０と対応する部分には、同じ符号を付してある。
画素１００ｇを図１０の画素１００ｃと比較すると、電荷蓄積部１０３の奥行き方向が短くなっている。具体的には、画素１００ｇでは、ゲート電極１０２Ｂ、Ｎ型半導体領域１５９、及び、絶縁膜１６０の下端が、半導体基板１５１内の補助線Ｌより上側に配置されている。すなわち、画素１００ｇでは、半導体基板１５１の補助線Ｌより上側の領域内に電荷蓄積部１０３が形成され、電荷蓄積部１０３（Ｎ型半導体領域１５９）の底面が、光電変換部１０１（Ｐ＋型半導体領域２０２）の上面より半導体基板１５１のオモテ面に近い位置に配置されている。
これにより、半導体基板１５１の入射面からＮ型半導体領域１５９までの距離が長くなり、半導体基板１５１に入射した光が、Ｎ型半導体領域１５９に届きにくくなる。従って、遮光膜を用いなくても、電荷蓄積部１０３（Ｎ型半導体領域１５９）に入射する寄生光が減少し、ＰＬＳが低減する。
｛第８の変形例｝
図１５は、画素１００の第８の変形例である画素１００ｈの構成例を模式的に示す断面図である。なお、図１５は、図５のＡ−Ａ’方向における画素１００ｈの断面を模式的に示している。また、図中、図１１及び図１４と対応する部分には、同じ符号を付してある。
画素１００ｈを図１４の画素１００ｇと比較すると、図１１の画素１００ｄと同様に、半導体基板１５１の入射面に、Ｎ型半導体領域１５９に入射する光を遮るための遮光膜１７１が設けられている点が異なる。この遮光膜１７１により、電荷蓄積部１０３（Ｎ型半導体領域１５９）に入射する寄生光が減少し、ＰＬＳが低減する。
｛第９の変形例｝
図１６は、画素１００の第９の変形例である画素１００ｉの構成例を模式的に示す断面図である。なお、図１６は、図５のＡ−Ａ’方向における画素１００ｉの断面を模式的に示している。また、図中、図１２及び図１５と対応する部分には、同じ符号を付してある。
画素１００ｉを図１５の画素１００ｊと比較すると、図１２の画素１００ｅと同様に、Ｎ型半導体領域１５９の側面を囲む遮光膜１７２が設けられている点が異なる。この遮光膜１７２により、電荷蓄積部１０３（Ｎ型半導体領域１５９）に入射する寄生光がさらに減少し、ＰＬＳがさらに低減する。
｛第１０の変形例｝
図１７は、画素１００の第１０の変形例である画素１００ｊの構成例を模式的に示す断面図である。なお、図１７は、図５のＡ−Ａ’方向における画素１００ｊの断面を模式的に示している。また、図中、図１３と対応する部分には、同じ符号を付してある。
画素１００ｊを図１６の画素１００ｉと比較すると、光電変換部１０１周辺の構成が、図１３の光電変換部１００ｆと同様の構成になっている点が異なる。
なお、例えば、図１４の画素１００ｇ及び図１５の画素１００ｈにおいて、光電変換部１０１周辺の構成を、画素１００ｊと同様の構成とすることも可能である。
｛第１１の変形例｝
図１８は、画素１００の第１１の変形例である画素１００ｋの構成例を模式的に示す断面図である。なお、図１８は、図５のＡ−Ａ’方向における画素１００ｋの断面を模式的に示している。また、図中、図１４と対応する部分には、同じ符号を付してある。
画素１００ｋを図１４の画素１００ｇと比較すると、光電変換部１０１の構成が異なる。
具体的には、光電変換部１０１を構成するＮ型半導体領域３０１が、電荷蓄積部１０３の下方まで広がっている。すなわち、Ｎ型半導体領域３０１は、図１４の画素１００ｇのＮ型半導体領域２０１と比較して、補助線Ｌより下側の領域において、ゲート電極１０４Ａの左端付近まで水平方向に広がっている。また、Ｎ型半導体領域３０１のＮ型半導体領域２０１より広がった領域の上面には、Ｐ＋型半導体領域３０２が形成されている。従って、電荷蓄積部１０３を構成するゲート電極１０２Ｂ、Ｎ型半導体領域１５９、及び、絶縁膜１６０が、半導体基板１５１のオモテ面と光電変換部１０１（Ｐ＋型半導体領域３０２）の上面との間に配置される。
これにより、半導体基板１５１の入射面からＮ型半導体領域１５９の方向に入射する光を先に光電変換部１０１で光電変換することにより、遮光膜を設けなくても、Ｎ型半導体領域１５９への光の入射が抑制される。
また、光電変換部１０１（Ｎ型半導体領域３０１）の受光面積を大きくすることができ、感度を向上させることができる。
なお、例えば、Ｎ型半導体領域３０１の厚さによっては、赤外光等の波長の長い光が、Ｎ型半導体領域３０１で吸収されずに、Ｎ型半導体領域１５９に到達する恐れがある。これに対して、例えば、半導体基板１５１の入射面より被写体側に配置される光学系（不図示）において、赤外カットフィルタを設けることにより、赤外光等の波長の長い光が、半導体基板１５１に入射するのを防止することができる。
｛第１２の変形例｝
図１９は、画素１００の第１２の変形例である画素１００ｌの構成例を模式的に示す断面図である。なお、図１９は、図５のＡ−Ａ’方向における画素１００ｌの断面を模式的に示している。また、図中、図１５及び図１８と対応する部分には、同じ符号を付してある。
画素１００ｌを図１８の画素１００ｋと比較すると、図１５の画素１００ｈと同様に、半導体基板１５１の入射面に、Ｎ型半導体領域１５９に入射する光を遮るための遮光膜１７１が設けられている点が異なる。この遮光膜１７１により、電荷蓄積部１０３（Ｎ型半導体領域１５９）に入射する寄生光が減少し、ＰＬＳが低減する。
｛第１３の変形例｝
図２０は、画素１００の第１３の変形例である画素１００ｍの構成例を模式的に示す断面図である。なお、図２０は、図５のＡ−Ａ’方向における画素１００ｍの断面を模式的に示している。また、図中、図１６と対応する部分には、同じ符号を付してある。
画素１００ｍを図１６の画素１００ｉと比較すると、光電変換部１０１が複数のキャパシタにより構成される点が異なる。
具体的には、画素１００ｍでは、ゲート電極１０２Ａの下面から、間隔を空けて、ゲート電極１０２Ｂ及びゲート電極１０２Ｃが、補助線Ｌの近くまで下方向に延びるように形成されている。
ゲート電極１０２Ｂの周囲は、絶縁膜３５２Ａを介して、対向電極となるＮ型半導体領域３５１Ａにより覆われている。Ｎ型半導体領域３５１Ａの底面は、補助線Ｌより上側に配置されている。このゲート電極１０２Ｂ、Ｎ型半導体領域３５１Ａ、及び、絶縁膜３５２Ａにより、第１のトレンチ型のキャパシタが構成される。
ゲート電極１０２Ｃの周囲は、絶縁膜３５２Ｂを介して、対向電極となるＮ型半導体領域３５１Ｂにより覆われている。Ｎ型半導体領域３５１Ｂの底面は、Ｎ型半導体領域３５１Ａの底面と同様に、補助線Ｌより上側に配置されている。Ｎ型半導体領域３５１ＡとＮ型半導体領域３５１Ｂとは、半導体基板１５１のオモテ面付近で繋がっている。このゲート電極１０２Ｃ、Ｎ型半導体領域３５１Ｂ、及び、絶縁膜３５２Ｂにより、第２のトレンチ型のキャパシタが構成される。
そして、これらの第１のキャパシタ及び第２のキャパシタにより、電荷蓄積部１０３が構成される。
また、遮光膜３５３が、半導体基板１５１の入射面において、少なくともＮ型半導体領域３５１Ａ及びＮ型半導体領域３５１Ｂの底面を全て覆うように配置されている。なお、遮光膜３５３は、光電変換部１０１（Ｎ型半導体領域２０１）に入射する光を遮らない範囲において、できる限り面積を広くすることが望ましい。
さらに、遮光膜３５４が、遮光膜３５３の上面の外周部から上方向に延びるように形成され、Ｎ型半導体領域３５１Ａ及びＮ型半導体領域３５１Ｂの側面の上端部を除く部分を囲んでいる。従って、遮光膜３５３及び遮光膜３５４により、Ｎ型半導体領域３５１Ａ及びＮ型半導体領域３５１Ｂの側面の上端部を除く部分及び底面が覆われる。これにより、電荷蓄積部１０３（Ｎ型半導体領域３５１Ａ及びＮ型半導体領域３５１Ｂ）に入射する寄生光が減少し、ＰＬＳが低減する。
このように、複数のキャパシタにより電荷蓄積部１０３を構成することにより、電荷蓄積部１０３の容量を増やすことができる。
なお、電荷蓄積部１０３を構成するキャパシタの数を３以上としてもよい。ただし、キャパシタの数を増やすと、電荷蓄積部１０３が占める面積が大きくなり、光電変換部１０１の受光面積が狭くなる点に注意が必要である。
また、各キャパシタを、例えば、図１０の画素１００ｃのように、補助線Ｌより深い位置まで形成するようにしてもよい。これにより、電荷蓄積部１０３の容量をさらに増やすことができる。
さらに、例えば、遮光膜３５４を削除したり、遮光膜３５３及び遮光膜３５４の両方を削除したりすることも可能である。
＜３．第２の実施形態＞
次に、図２１乃至図２４を参照して、本技術の第２の実施形態について説明する。
第２の実施形態を第１の実施形態と比較すると、図１乃至図３の画素アレイ部１１に設けられる画素の構成が異なる。
｛画素５００の回路構成｝
図２１は、本技術の第２の実施形態において、図１乃至図３の画素アレイ部１１に配置される画素５００の構成例を示す回路図である。なお、図中、図４と対応する部分には、同じ符号を付してある。
画素５００を図４の画素１００と比較すると、第２メモリ転送ゲート部５１１及び第２電荷蓄積部５１２が追加されている点が異なる。
なお、以下、メモリ転送ゲート部１０２を第２メモリ転送ゲート部５１１と区別するために、第１メモリ転送ゲート部１０２と称する。また、以下、電荷蓄積部１０３を第２電荷蓄積部５１２と区別するために、第１電荷蓄積部１０３と称する。
第２メモリ転送ゲート部５１１は、第１電荷蓄積部１０３と第２電荷蓄積部５１２の間に配置されている。第２電荷蓄積部５１２は、第２メモリ転送ゲート部５１１とＦＤ転送ゲート部１０４の間に接続されている。
第２メモリ転送ゲート部５１１のゲート電極には、図１の垂直駆動部１２から信号線を介して、駆動信号ＴＧ１ｂが供給される。駆動信号ＴＧ１ｂがオンすると、第２メモリ転送ゲート部５１１が導通状態になり、第１電荷蓄積部１０３に蓄積されている電荷が、第２メモリ転送ゲート部５１１を介して第２電荷蓄積部５１２に転送される。
第２電荷蓄積部５１２は、例えば、キャパシタからなり、第１電荷蓄積部１０３から転送された電荷を一時的に蓄積する。
なお、以下、第１メモリ転送ゲート部１０２のゲート電極に印加される駆動信号ＴＧ１を、第２メモリ転送ゲート部５１１のゲート電極に印加される駆動信号ＴＧ１ｂと区別するために、駆動信号ＴＧ１ａと称する。
次に、図２２及び図２３を参照して、画素５００の構成例について説明する。図２２は、画素５００の構成例を模式的に示す平面図である。なお、図２２では、配線層の図示は省略している。また、図中、図５と対応する部分には、同じ符号を付してある。図２３は、図２２のＢ−Ｂ’方向における画素５００の断面を模式的に示している。なお、図中、図１４と対応する部分には、同じ符号を付してある。
まず、図２２を参照して、画素５００の水平方向の配置について主に説明する。
画素５００を図５の画素１００と比較すると、第１メモリ転送ゲート部１０２のゲート電極１０２Ａ及びコンタクト１２１の位置が異なり、第２メモリ転送ゲート部５１１のゲート電極５１１Ａ及びコンタクト５２１が追加されている点が異なる。
ゲート電極５１１Ａ及びコンタクト５２１は、図５の画素１００のゲート電極１０２Ａ及びコンタクト１２１と同じ位置に配置されている。
ゲート電極１０２Ａは、ゲート電極５１１Ａの図内の左側に並ぶように配置されている。ゲート電極１０２Ａの上面には、コンタクト１２１が接続されている。
次に、図２３を参照して、図２２のＢ−Ｂ’方向における画素５００の垂直方向の配置について主に説明する。
画素５００を図１４の画素１００ｇと比較すると、ゲート電極５１１Ａ、ゲート電極５１１Ｂ、コンタクト５２１、Ｎ型半導体領域５５１、及び、絶縁膜５５２が追加されている点が異なる。
ゲート電極５１１Ａは、ゲート電極１０２Ａとゲート電極１０４Ａの間において、絶縁膜１６１を介して半導体基板１５１のオモテ面に配置されている。ゲート電極５１１Ａの上面には、コンタクト５２１が接続されている。
また、ゲート電極５１１Ａの下面から半導体基板１５１内を垂直下方向に延びるように、ゲート電極５１１Ｂが形成されている。ゲート電極５１１Ｂは、ゲート電極１０２Ｂと略同じ深さまで形成されている。ゲート電極５１１Ｂの周囲は、絶縁膜５５２を介して、対向電極となるＮ型半導体領域５５１により覆われている。Ｎ型半導体領域１５９とＮ型半導体領域５５１は、半導体基板１５１のオモテ面付近において接続されている。絶縁膜５５２は、例えば、絶縁膜１６０と同じ材質により形成される。
このゲート電極５１１Ｂ、Ｎ型半導体領域５５１、及び、絶縁膜５５２により、トレンチ型のキャパシタである電荷蓄積部５１２が構成される。
画素５００においては、図１４の画素１００ｇと同様に、半導体基板１５１の入射面からＮ型半導体領域１５９及びＮ型半導体領域５５１までの距離が長くなり、半導体基板１５１に入射した光が、Ｎ型半導体領域１５９及びＮ型半導体領域５５１に届きにくくなる。従って、遮光膜を用いなくても、第１電荷蓄積部１０３（Ｎ型半導体領域１５９）及び第２電荷蓄積部５１２（Ｎ型半導体領域５５１）に入射する寄生光が減少し、ＰＬＳが低減する。
｛画素５００の動作｝
次に、図２４のタイミングチャートを参照して、画素５００の動作について説明する。なお、図２４には、駆動信号ＳＥＬ、ＲＳＴ、ＳＨＧ、ＴＧ１ａ、ＴＧ１ｂ、ＴＧ２のタイミングチャートが示されている。
なお、時刻ｔ１から時刻ｔ９までの露光期間の処理は、全画素同時に実行される。時刻ｔ１０から時刻ｔ１６までの読み出し期間の処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、所定の走査順で行われる。
時刻ｔ１乃至時刻ｔ５において、図７の時刻ｔ１乃至ｔ５と同様の処理が実行される。
時刻ｔ６において、駆動信号ＴＧ１ａ、ＴＧ１ｂがオンし、第１メモリ転送ゲート部１０２、第２メモリ転送ゲート部５１１がオンする。これにより、全画素一斉に露光期間が終了し、露光期間中に光電変換部１０１に蓄積された電荷が、第１メモリ転送ゲート部１０２を介して第１電荷蓄積部１０３に転送される。さらに、第１電荷蓄積部１０３に転送された電荷が、第２メモリ転送ゲート部５１１を介して第２電荷蓄積部５１２に転送される。
時刻ｔ７において、駆動信号ＴＧ１ａがオフし、第１メモリ転送ゲート部１０２がオフする。これにより、光電変換部１０１から第１電荷蓄積部１０３への電荷の転送が終了する。
このとき、光電変換部１０１から第１電荷蓄積部１０３に転送された電荷は、ほとんど第２電荷蓄積部５１２に転送され、残っていない。従って、第１メモリ転送ゲート部１０２がオフする際に、第１電荷蓄積部１０３から光電変換部１０１へ電荷が逆流することが抑制される。
時刻ｔ８において、駆動信号ＴＧ１ｂがオフし、第２メモリ転送ゲート部５１１がオフする。これにより、第１電荷蓄積部１０３から第２電荷蓄積部５１２への電荷の転送が終了する。
時刻ｔ９乃至時刻ｔ１２において、図７の時刻ｔ８乃至時刻ｔ１１と同様の処理が実行される。
そして、時刻ｔ１２と時刻ｔ１３の間において、ＦＤ部１０５の電位に基づく信号が、増幅トランジスタ１０７、選択トランジスタ１０８、及び、垂直信号線１７を介して読み出される。このとき読み出される信号は、ＦＤ部１０５をリセットした状態における電位に基づくＰ相の信号となる。
時刻ｔ１３において、駆動信号ＴＧ１ｂ、ＴＧ２がオンし、第２メモリ転送ゲート部５１１、ＦＤ転送ゲート部１０４がオンする。これにより、第１電荷蓄積部１０３に蓄積されている電荷が、第２メモリ転送ゲート部５１１を介して第２電荷蓄積部５１２に転送される。さらに、第２電荷蓄積部５１２に蓄積されている電荷が、ＦＤ転送ゲート部１０４を介して、ＦＤ部１０５に転送される。
時刻ｔ１４において、駆動信号ＴＧ１ｂがオフし、第２メモリ転送ゲート部５１１がオフする。これにより、第１電荷蓄積部１０３から第２電荷蓄積部５１２への電荷の転送が終了する。
このとき、第１電荷蓄積部１０３から第２電荷蓄積部５１２に転送された電荷は、ほとんどＦＤ部１０５に転送され、残っていない。従って、第２メモリ転送ゲート部５１１がオフする際に、第２電荷蓄積部５１２から第１電荷蓄積部１０３へ電荷が逆流することが抑制される。
時刻ｔ１５において、駆動信号ＴＧ２がオフし、ＦＤ転送ゲート部１０４がオフする。これにより、第２電荷蓄積部５１２からＦＤ部１０５への電荷の転送が停止する。
そして、時刻ｔ１５と時刻ｔ１６の間において、ＦＤ部１０５の電位に基づく信号が、増幅トランジスタ１０７、選択トランジスタ１０８、及び、垂直信号線１７を介して読み出される。このとき読み出される信号は、露光期間中に光電変換部１０１で生成された電荷に基づくＤ相の信号となる。
そして、例えば、カラム処理部１３において、各画素５００のＤ相の信号とＰ相の信号の差分を取るＤＤＳ処理が行われ、各画素５００固有の固定パターンノイズが除去される。
時刻ｔ１６において、駆動信号ＳＥＬがオフし、選択トランジスタ１０８がオフする。これにより、画素５００の読み出し期間が終了する。
＜４．第２の実施形態の変形例＞
次に、図２５及び図２６を参照して、本技術の第２の実施形態における画素５００の変形例について説明する。
｛第１の変形例｝
図２５は、画素５００の第１の変形例である画素５００ａの構成例を模式的に示す断面図である。なお、図２５は、図２２のＢ−Ｂ’方向における画素５００ａの断面を模式的に示している。また、図中、図２３と対応する部分には、同じ符号を付してある。
画素５００ａを図２３の画素５００と比較すると、遮光膜５７１が設けられている点が異なる。
遮光膜５７１は、半導体基板１５１の入射面において、少なくともＮ型半導体領域１５９及びＮ型半導体領域５５１の底面を全て覆うように配置されている。この遮光膜５７１により、画素５００ａ（半導体基板１５１）の入射面から入射する光が、第１電荷蓄積部１０３（Ｎ型半導体領域１５９）及び第２電荷蓄積部５１２（Ｎ型半導体領域５５１）に入射することが抑制され、ＰＬＳが低減する。
なお、遮光膜１７１は、光電変換部１０１（Ｎ型半導体領域２０１）に入射する光を遮らない範囲において、できる限り面積を広くすることが望ましい。
｛第２の変形例｝
図２６は、画素５００の第２の変形例である画素５００ｂの構成例を模式的に示す断面図である。なお、図２６は、図２２のＢ−Ｂ’方向における画素５００ｂの断面を模式的に示している。また、図中、図２５と対応する部分には、同じ符号を付してある。
画素５００ｂを図２５の画素５００ａと比較すると、遮光膜５７２が設けられている点が異なる。
遮光膜５７２は、遮光膜５７１の上面の外周部から上方向に延びるように形成され、Ｎ型半導体領域１５９及びＮ型半導体領域５５１の側面の上端部を除く部分を囲んでいる。従って、遮光膜５７１及び遮光膜５７２により、Ｎ型半導体領域１５９及びＮ型半導体領域５５１の側面の上端部を除く部分及び底面が覆われる。これにより、第１電荷蓄積部１０３（Ｎ型半導体領域１５９）及び第２電荷蓄積部５１２（Ｎ型半導体領域５５１）に入射する寄生光がさらに減少し、ＰＬＳがさらに低減する。
｛その他の変形例｝
例えば、図２０の画素１００ｍと同様に、第１電荷蓄積部１０３及び第２電荷蓄積部５１２を構成するキャパシタの数をそれぞれ２以上としてもよい。
また、各キャパシタを、例えば、図１０の画素１００ｃのように、補助線Ｌより深い位置まで形成するようにしてもよい。これにより、第１電荷蓄積部１０３及び第２電荷蓄積部５１２の容量をさらに増やすことができる。
＜５．第３の実施形態＞
次に、図２７及び図２８を参照して、本技術の第３の実施形態について説明する。第３の実施形態を第１の実施形態と比較すると、電荷蓄積部１０３が、一部の画素の光電変換部１０１の上方に積層されている点が異なる。
｛画素の配置例｝
図２７は、図１の画素アレイ部１１における画素の配置の例を示している。また、各画素内の電荷蓄積部１０３、ＦＤ部１０５、及び、画素トランジスタ６０１（例えば、リセットゲート部１０６、増幅トランジスタ１０７及び選択トランジスタ１０８）の位置を模式的に示している。
なお、図２７には、縦２画素×横２画素からなる画素ブロックを縦２列×横２行のみ図示しているが、実際には、さらに多くの画素ブロックが、画素アレイ部１１に格子状に配列される。
１つの画素ブロック内には、赤色の光を検出するＲ画素が１画素、緑色の光を検出するＧ画素が１画素、及び、青色の光を検出するＢ画素が２画素配置されている。また、Ｒ画素とＧ画素が対角線上に並べられ、２つのＢ画素が対角線上に並べられている。
電荷蓄積部１０３、ＦＤ部１０５、及び、画素トランジスタ６０１は、Ｂ画素にのみ配置されている。具体的には、Ｒ画素とＢ画素が配置されている行においては、Ｒ画素用の電荷蓄積部１０３ＲとＢ画素用の電荷蓄積部１０３Ｂ、並びに、ＦＤ部１０５及び画素トランジスタ６０１がＢ画素に配置されている。ＦＤ部１０５及び画素トランジスタ６０１は、隣接するＲ画素とＢ画素で共用されている。Ｇ画素とＢ画素が配置されている行においては、Ｇ画素用の電荷蓄積部１０３ＧとＢ画素用の電荷蓄積部１０３Ｂ、並びに、ＦＤ部１０５及び画素トランジスタ６０１がＢ画素に配置されている。ＦＤ部１０５及び画素トランジスタ６０１は、隣接するＧ画素とＢ画素で共用されている。
｛画素の構成例｝
図２８は、図２７の画素アレイ部１１に用いられる画素１００である画素１００ｎの構成例、特に光電変換部１０１及び電荷蓄積部１０３の配置例を模式的に示す断面図である。なお、図２８は、図２７のＣ−Ｃ’方向におけるＲ画素（画素１００ｎＲ）、及び、Ｂ画素（画素１００ｎＢ）の断面を模式的に示している。また、図中、図６と対応する部分には、同じ符号を付してある。
図２８には、図６では図示が省略されている、半導体基板１５１の入射面に積層されているカラーフィルタ６２２及びマイクロレンズ６２１が図示されている。なお、カラーフィルタ６２２において、画素１００ｎＲに対して赤色のフィルタが設けられ、画素１００ｎＢに対して青色のフィルタが設けられている。
隣接する画素１００ｎ間には、半導体基板１５１の入射面側から形成されている素子分離部６２３が形成されている。
画素１００ｎＲの光電変換部１０１Ｒの厚さは、半導体基板１５１の垂直方向の厚さとほぼ等しい。一方、画素１００ｎＢの光電変換部１０１Ｂは、光電変換部１０１Ｒより薄く、半導体基板１５１のオモテ面と光電変換部１０１Ｂの上面とが所定の距離だけ離れている。そして、半導体基板１５１のオモテ面と光電変換部１０１Ｂの上面との間の空間に、電荷蓄積部１０３Ｒ及び電荷蓄積部１０３Ｂが、水平方向に並ぶように形成されている。電荷蓄積部１０３Ｒは、画素１００ｎＲに近い方に配置され、電荷蓄積部１０３Ｂは、画素１００ｎＲから遠い方に配置されている。
半導体基板１５１のオモテ面には、絶縁膜１６１を介して、ゲート電極１０２ＡＲ及びゲート電極１０２ＡＢが配置されている。
ゲート電極１０２ＡＲは、電荷蓄積部１０３Ｒの上面を覆うとともに、光電変換部１０１Ｒの右端部に重なる位置まで延びている。また、ゲート電極１０２ＢＲが、ゲート電極１０２ＡＲの下面の左端付近から半導体基板１５１内を垂直下方向に延び、光電変換部１０１Ｒ内に達している。そして、ゲート電極１０２ＢＲ及びゲート電極１０２ＡＲを介して、光電変換部１０１Ｒから電荷蓄積部１０３Ｒに電荷が転送される。
ゲート電極１０２ＡＢは、電荷蓄積部１０３Ｂの上面を覆っている。また、ゲート電極１０２ＢＢが、ゲート電極１０２ＡＢの下面の右端付近から半導体基板１５１内を垂直下方向に延び、光電変換部１０１Ｂ内に達している。そして、ゲート電極１０２ＢＢ及びゲート電極１０２ＡＢを介して、光電変換部１０１Ｂから電荷蓄積部１０３Ｂに電荷が転送される。
青色の光は、赤色の光と比較して波長が短く、半導体基板１５１の入射面に近い位置で吸収される。従って、光電変換部１０１Ｂを光電変換部１０１Ｒより薄くしても、画素１００ｎＢに入射した光は、ほぼ光電変換部１０１Ｂで吸収され、ほとんど電荷蓄積部１０３Ｒ及び電荷蓄積部１０３Ｂには達しない。そのため、光電変換部１０１Ｂと電荷蓄積部１０３Ｒ及び電荷蓄積部１０３Ｂとを積層しても、ＰＬＳはほとんど増大しない。
また、光電変換部１０１Ｂと電荷蓄積部１０３Ｒ及び電荷蓄積部１０３Ｂとを積層することにより、光電変換部１０１Ｒ及び光電変換部１０１Ｂの受光面積を大きくすることができ、感度を向上させることができる。
なお、図示は省略するが、Ｇ画素（画素１００ｎＧ）、及び、Ｇ画素に横方向に隣接するＢ画素（画素１００ｎＢ）の構成も、図２８のＲ画素（画素１００ｎＲ）、及び、Ｒ画素に横方向に隣接するＢ画素（画素１００ｎＢ）の構成と同様である。
＜６．第３の実施形態の変形例＞
次に、図２９乃至図３４を参照して、本技術の第３の実施形態の変形例について説明する。
｛第１の変形例｝
図２９は、画素アレイ部１１の第１の変形例である画素アレイ部１１ａにおける画素の配置の例を示している。また、各画素内の電荷蓄積部１０３、及び、画素トランジスタ６５１（例えば、リセットゲート部１０６、増幅トランジスタ１０７及び選択トランジスタ１０８）の位置を模式的に示している。
なお、図２９には、縦４画素×横４画素からなる画素ブロックのみ図示しているが、実際には、さらに多くの画素ブロックが、画素アレイ部１１ａに格子状に配列される。
１つの画素ブロック内には、Ｒ画素が４画素、Ｇ画素（Ｇｒ画素及びＧｂ画素）が８画素、及び、Ｂ画素が４画素配置されている。また、画素ブロックの中央に縦２画素×横２画素からなるＢ画素のブロックが配置されている。Ｂ画素のブロックの上下には、Ｇｒ画素が隣接し、左右にはＧｂ画素が隣接している。Ｂ画素のブロックの斜め方向には、Ｒ画素が隣接している。
電荷蓄積部１０３及び画素トランジスタ６５１は、Ｂ画素にのみ配置されている。具体的には、各Ｂ画素に、Ｒ画素用の電荷蓄積部１０３Ｒ、Ｇｒ画素用の電荷蓄積部１０３Ｇｒ、Ｇｂ画素用の電荷蓄積部１０３Ｇｂ、及び、Ｂ画素用の電荷蓄積部１０３Ｂが配置されている。電荷蓄積部１０３Ｒ、電荷蓄積部１０３Ｇｒ、電荷蓄積部１０３Ｇｂ、及び、電荷蓄積部１０３Ｂは、各Ｂ画素において２行×２列に配列されている。電荷蓄積部１０３Ｒ、電荷蓄積部１０３Ｇｒ、及び、電荷蓄積部１０３Ｇｂは、それぞれＲ画素、Ｇｒ画素、及び、Ｇｂ画素に近い位置に配置されている。なお、図示は省略するが、電荷蓄積部１０３Ｒ、電荷蓄積部１０３Ｇｒ、電荷蓄積部１０３Ｇｂ、及び、電荷蓄積部１０３Ｂは、図２８の例と同様に、Ｂ画素の光電変換部１０１Ｂの上方に積層されている。画素トランジスタ６５１は、Ｂ画素のブロックの横方向の中央に縦に延びるように配置されている。
これにより、第３の実施形態と同様に、ＰＬＳの発生が抑制されるとともに、感度が向上する。また、画素の色の比率がベイヤ配列と等しくなり、第３の実施形態と比較して、色再現性が向上する。
｛第２の変形例｝
図３０は、画素アレイ部１１の第２の変形例である画素アレイ部１１ｂにおける画素の配置の例を示している。なお、図中、図２７と対応する部分には、同じ符号を付している。
画素アレイ部１１ｂを図２７の画素アレイ部１１と比較すると、各画素の色がベイヤ配列に従って配置されている点が異なる。また、Ｂ画素ではなく、Ｇ画素に電荷蓄積部１０３、ＦＤ部１０５、及び、画素トランジスタ６０１が配置されている点が異なる。具体的には、Ｒ画素用の電荷蓄積部１０３Ｒ及びＧｒ画素用の電荷蓄積部１０３Ｇｒ、並びに、ＦＤ部１０５及び画素トランジスタ６０１が、Ｇｒ画素に配置されている。Ｂ画素用の電荷蓄積部１０３Ｂ及びＧｂ画素用の電荷蓄積部１０３Ｇｂ、並びに、ＦＤ部１０５及び画素トランジスタ６０１が、Ｇｂ画素に配置されている。
図３１は、図３０の画素アレイ部１１ｂに用いられる画素１００である画素１００ｏの構成例、特に光電変換部１０１及び電荷蓄積部１０３の配置例を模式的に示す断面図である。なお、図３１は、図３０のＤ−Ｄ’方向におけるＲ画素（画素１００ｏＲ）、及び、Ｇｒ画素（画素１００ｏＧｒ）の断面を模式的に示している。また、図中、図２８と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
画素１００ｏを、図２８の画素１００ｎと比較すると、上述したように、Ｂ画素ではなく、Ｇｒ画素（画素１００ｏＧｒ）に電荷蓄積部１０３が配置されている点が異なる。
具体的には、画素１００ｏは、図２８の画素１００ｎと比較して、半導体基板１５１の厚みが増している。そして、半導体基板１５１の厚みが増した分だけ、画素１００ｏＲの光電変換部１０１Ｒの厚みが増している。
一方、画素１００ｏＧｒの光電変換部１０１Ｇｒの厚みは、図２８の画素１００ｎＲの光電変換部１０１Ｒの厚みとほとんど変わらず、図２８の画素１００ｎＢの光電変換部１０１Ｂより矢印で示される分だけ厚くなっている。従って、半導体基板１５１のオモテ面と光電変換部１０１Ｇｒの上面とが所定の距離だけ離れている。そして、半導体基板１５１のオモテ面と光電変換部１０１Ｇｒの上面との間の空間に、電荷蓄積部１０３Ｒ及び電荷蓄積部１０３Ｇｒが、光電変換部１０１Ｇｒの上面から少し離れた位置に、水平方向に並ぶように形成されている。電荷蓄積部１０３Ｒは、画素１００ｏＲに近い方に配置され、電荷蓄積部１０３Ｇｒは、画素１００ｏＲから遠い方に配置されている。
半導体基板１５１のオモテ面には、絶縁膜１６１を介して、ゲート電極１０２ＡＲ及びゲート電極１０２ＡＧｒが配置されている。
ゲート電極１０２ＡＲは、電荷蓄積部１０３Ｒの上面を覆うとともに、光電変換部１０１Ｒの右端部に重なる位置まで延びている。また、ゲート電極１０２ＢＲが、ゲート電極１０２ＡＲの下面の左端付近から半導体基板１５１内を垂直下方向に延び、光電変換部１０１Ｒ内に達している。そして、ゲート電極１０２ＢＲ及びゲート電極１０２ＡＲを介して、光電変換部１０１Ｒから電荷蓄積部１０３Ｒに電荷が転送される。
ゲート電極１０２ＡＧｒは、電荷蓄積部１０３Ｇｒの上面を覆っている。また、ゲート電極１０２ＢＧｒが、ゲート電極１０２ＡＧｒの下面の右端付近から半導体基板１５１内を垂直下方向に延び、光電変換部１０１Ｇｒ内に達している。そして、ゲート電極１０２ＢＧｒ及びゲート電極１０２ＡＧｒを介して、光電変換部１０１Ｇｒから電荷蓄積部１０３Ｇｒに電荷が転送される。
緑色の光は、青色の光と比較して波長が長く、半導体基板１５１の奥深いところまで到達する。これに対して、半導体基板１５１を厚膜化し、光電変換部１０１Ｇｒを図２８の光電変換部１０１Ｂより厚くし、光電変換部１０１Ｇｒの上面と電荷蓄積部１０３Ｒ及び電荷蓄積部１０３Ｇｒの底面との間隔を広げることにより、画素１００ｏＧｒに入射した光が、光電変換部１０１Ｇｒに確実に吸収され、電荷蓄積部１０３Ｒ及び電荷蓄積部１０３Ｇｒに到達することが抑制される。
なお、図示は省略するが、Ｂ画素（画素１００ｏＢ）、及び、Ｂ画素に横方向に隣接するＧｂ画素（画素１００ｏＧｂ）の構成も、図３１のＲ画素（画素１００ｏＲ）、及び、Ｒ画素に横方向に隣接するＧｒ画素（画素１００ｏＧｒ）の構成と同様である。
｛第３の変形例｝
図３２は、画素アレイ部１１の第３の変形例である画素アレイ部１１ｃにおける画素の配置の例を示している。なお、図中、図３０と対応する部分には、同じ符号を付している。
画素アレイ部１１ｃを図３０の画素アレイ部１１ｂと比較すると、Ｇｒ画素及びＧｂ画素において、補正用の電荷蓄積部７０１が追加されている点が異なる。
具体的には、Ｇｒ画素において、電荷蓄積部１０３Ｒと電荷蓄積部１０３Ｇｒの幅が狭くなるとともに、電荷蓄積部１０３Ｒと電荷蓄積部１０３Ｇｒの間に電荷蓄積部７０１が配置されている。また、Ｇｂ画素において、電荷蓄積部１０３Ｒと電荷蓄積部１０３Ｇｂの幅が狭くなるとともに、電荷蓄積部１０３Ｒと電荷蓄積部１０３Ｇｂの間に電荷蓄積部７０１が配置されている。
図３３は、図３２の画素アレイ部１１ｃに用いられる画素１００である画素１００ｐの構成例を模式的に示す断面図である。なお、図３３は、図３２のＥ−Ｅ’方向におけるＲ画素（画素１００ｐＲ）、及び、Ｇｒ画素（画素１００ｐＧｒ）の断面を模式的に示している。また、図中、図３１と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
画素１００ｐを、図３１の画素１００ｏと比較すると、画素１００ｐＧｒにおいて、補正用の電荷蓄積部７０１及びゲート電極７０２が追加されている点が異なる。
具体的には、画素１００ｐＧｒにおいて、電荷蓄積部１０３Ｒと電荷蓄積部１０３Ｇｒの幅が狭くなるとともに、電荷蓄積部１０３Ｒと電荷蓄積部１０３Ｇｒの間に電荷蓄積部７０１が配置されている。また、半導体基板１５１のオモテ面に、絶縁膜１６１を介して、電荷蓄積部７０１の上面を覆うように、ゲート電極７０２が配置されている。ゲート電極７０２は、電荷蓄積部７０１に蓄積された電荷を読み出すのに用いられる。
画素１００ｐＧｒに入射した光は、ほとんどが光電変換部１０１Ｇｒにより吸収されるが、一部は、光電変換部１０１Ｇｒを透過し、電荷蓄積部１０３Ｒ、電荷蓄積部１０３Ｇｒ、及び、電荷蓄積部７０１まで到達する。この光電変換部１０１Ｇｒを透過した光により、ＰＬＳが増大する。
すなわち、電荷蓄積部１０３Ｒには、光電変換部１０１Ｒで発生した電荷（以下、信号成分と称する）に加えて、光電変換部１０１Ｇｒを透過した光による電荷（以下、ＰＬＳ成分と称する）が蓄積される。同様に、電荷蓄積部１０３Ｇｒには、光電変換部１０１Ｇｒで発生した信号成分に加えて、ＰＬＳ成分が蓄積される。一方、電荷蓄積部７０１には、ＰＬＳ成分のみが蓄積される。従って、電荷蓄積部１０３Ｒに蓄積された電荷と電荷蓄積部７０１に蓄積された電荷との差分をとることにより、電荷蓄積部１０３Ｒに蓄積された電荷から、ＰＬＳ成分を除去し、信号成分を抽出することができる。同様に、電荷蓄積部１０３Ｇｒに蓄積された電荷と電荷蓄積部７０１に蓄積された電荷との差分をとることにより、電荷蓄積部１０３Ｇｒに蓄積された電荷から、ＰＬＳ成分を除去し、信号成分を抽出することができる。
なお、光電変換部１０１Ｇｒを透過した光による電荷が、電荷蓄積部１０３Ｒ、電荷蓄積部１０３Ｇｒ、及び、電荷蓄積部７０１にほぼ均等に入射するようにすることが望ましい。例えば、電荷蓄積部１０３Ｒ、電荷蓄積部１０３Ｇｒ、及び、電荷蓄積部７０１の底面の面積が、ほぼ同じ大きさに設定される。
また、図示は省略するが、Ｂ画素（画素１００ｐＢ）、及び、Ｂ画素に横方向に隣接するＧｂ画素（画素１００ｐＧｂ）の構成も、図３３のＲ画素（画素１００ｐＲ）、及び、Ｒ画素に横方向に隣接するＧｒ画素（画素１００ｐＧｒ）の構成と同様である。
＜７．第４の実施形態＞
次に、図３４及び図３８を参照して、本技術の第４の実施形態について説明する。第４の実施形態を第３の実施形態と比較すると、電荷蓄積部１０３が、全ての画素の光電変換部１０１の上方に積層されている点が異なる。
｛画素の配置例｝
図３４は、画素アレイ部１１の第４の変形例である画素アレイ部１１ｄにおける画素の配置の例を示している。なお、図中、図２７と対応する部分には、同じ符号を付している。
画素アレイ部１１ｄを図２７の画素アレイ部１１と比較すると、各画素に電荷蓄積部７０１、ＦＤ部１０５、及び、画素トランジスタ６０１が配置されている点が異なる。
具体的には、Ｒ画素用の電荷蓄積部１０３ＲがＲ画素に配置され、Ｇｒ画素用の電荷蓄積部１０３ＧｒがＧｒ画素に配置され、Ｇｂ画素用の電荷蓄積部１０３ＧｂがＧｂ画素に配置され、Ｂ画素用の電荷蓄積部１０３ＢがＢ画素に配置されている。また、Ｒ画素、Ｇｒ画素、Ｇｂ画素、及び、Ｂ画素に、それぞれＦＤ部１０５及び画素トランジスタ６０１が配置されている。
｛画素の構成例｝
図３５は、図３４の画素アレイ部１１ｄに用いられる画素１００である画素１００ｑの構成例、特に光電変換部１０１及び電荷蓄積部１０３の配置例を模式的に示す断面図である。なお、図３５は、図３４のＦ−Ｆ’方向におけるＲ画素（画素１００ｑＲ）、及び、Ｇｒ画素（画素１００ｑＧｒ）の断面を模式的に示している。また、図中、図２８と対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
画素１００ｑを、図２８の画素１００ｎと比較すると、上述したように、各画素１００ｑに電荷蓄積部１０３が配置されている点が異なる。
具体的には、画素１００ｑＲにおいて、半導体基板１５１のオモテ面と光電変換部１０１Ｒの上面との間に、電荷蓄積部１０３Ｒが配置されている。また、半導体基板１５１のオモテ面に、絶縁膜１６１を介して、電荷蓄積部１０３Ｒの上面を覆うように、ゲート電極１０２ＡＲが配置されている。また、ゲート電極１０２ＢＲが、ゲート電極１０２ＡＲの下面の右端付近から半導体基板１５１内を垂直下方向に延び、光電変換部１０１Ｒ内に達している。そして、ゲート電極１０２ＢＲ及びゲート電極１０２ＡＲを介して、光電変換部１０１Ｒから電荷蓄積部１０３Ｒに電荷が転送される。
同様に、画素１００ｑＧｒにおいて、半導体基板１５１のオモテ面と光電変換部１０１Ｇｒの上面との間に、電荷蓄積部１０３Ｇｒが配置されている。また、半導体基板１５１のオモテ面に、絶縁膜１６１を介して、電荷蓄積部１０３Ｇｒの上面を覆うように、ゲート電極１０２ＡＧｒが配置されている。また、ゲート電極１０２ＢＧｒが、ゲート電極１０２ＡＧｒの下面の右端付近から半導体基板１５１内を垂直下方向に延び、光電変換部１０１Ｇｒ内に達している。そして、ゲート電極１０２ＢＧｒ及びゲート電極１０２ＡＧｒを介して、光電変換部１０１Ｇｒから電荷蓄積部１０３Ｇｒに電荷が転送される。
なお、図示は省略するが、Ｂ画素（画素１００ｑＢ）、及び、Ｂ画素に横方向に隣接するＧｂ画素（画素１００ｑＧｂ）の構成も、図３５のＲ画素（画素１００ｑＲ）、及び、Ｒ画素に横方向に隣接するＧｒ画素（画素１００ｑＧｒ）の構成と同様である。
次に、図３６乃至図３８を参照して、画素１００ｑの動作について説明する。
時刻ｔ０は、リセット後の画素１００ｑの状態を示している。すなわち、駆動信号ＴＧ１、ＴＧ２、ＲＳＴ、及び、ＳＨＧがオンし、メモリ転送ゲート部１０２、ＦＤ転送ゲート部１０４、リセットゲート部１０６、及び、電荷排出ゲート部１０９がオンし、光電変換部１０１、電荷蓄積部１０３、及び、ＦＤ部１０５の電荷が排出される。その後、駆動信号ＴＧ１、ＴＧ２、ＲＳＴ、及び、ＳＨＧがオフし、メモリ転送ゲート部１０２、ＦＤ転送ゲート部１０４、リセットゲート部１０６、及び、電荷排出ゲート部１０９がオフし、１回目の露光期間が開始される。
時刻ｔ１は、１回目の露光期間中であり、光電変換部１０１に信号成分が蓄積されるとともに、電荷蓄積部１０３にＰＬＳ成分が蓄積される。
時刻ｔ２において、駆動信号ＴＧ２がオンし、ＦＤ転送ゲート部１０４がオンし、電荷蓄積部１０３に蓄積されているＰＬＳ成分に相当する電荷が、ＦＤ転送ゲート部１０４を介してＦＤ部１０５に転送される。
時刻ｔ３において、駆動信号ＲＳＴがオンし、リセットゲート部１０６（不図示）がオンし、ＦＤ部１０５の電位が電源電圧ＶＤＤのレベルにリセットされ、ＦＤ部１０５の電荷が排出される。
時刻ｔ４において、駆動信号ＴＧ１がオンし、メモリ転送ゲート部１０２がオンし、光電変換部１０１に蓄積されている電荷が、メモリ転送ゲート部１０２を介して電荷蓄積部１０３に転送される。これにより、露光期間が終了する。
時刻ｔ５は、電荷の読み出しまで、電荷蓄積部１０３に電荷が保持されている期間である。電荷蓄積部１０３に電荷が保持されている間、電荷蓄積部１０３に寄生光が入射し、光電変換部１０１から転送された信号成分に加え、ＰＬＳ成分が電荷蓄積部１０３に蓄積される。
時刻ｔ６において、駆動信号ＴＧ２がオンし、ＦＤ転送ゲート部１０４がオンし、電荷蓄積部１０３に蓄積されている電荷が、ＦＤ転送ゲート部１０４を介してＦＤ部１０５に転送される。
時刻ｔ７において、駆動信号ＴＧ２がオフする。このとき、ＦＤ部１０５には、信号成分とＰＬＳ成分が蓄積されている。そして、駆動信号ＳＥＬがオンし、選択トランジスタ１０８がオンし、ＦＤ部１０５に蓄積されている電荷に対応する画素信号が読み出される。このとき読み出される画素信号には、信号成分とＰＬＳ成分が含まれる。
時刻ｔ８において、時刻ｔ０と同様に、画素１００ｑのリセットが行われた後、２回目の露光期間が開始する。
時刻ｔ９は、２回目の露光期間中であり、光電変換部１０１に信号成分が蓄積されるとともに、電荷蓄積部１０３にＰＬＳ成分が蓄積される。
時刻ｔ１０において、駆動信号ＴＧ２がオンし、ＦＤ転送ゲート部１０４がオンし、電荷蓄積部１０３に蓄積されている電荷が、ＦＤ転送ゲート部１０４を介してＦＤ部１０５に転送される。
時刻ｔ１１において、駆動信号ＴＧ２がオフする。このとき、ＦＤ部１０５には、ＰＬＳ成分が蓄積されている。そして、駆動信号ＳＥＬがオンし、選択トランジスタ１０８がオンし、ＦＤ部１０５に蓄積されている電荷に対応する画素信号が読み出される。このとき読み出される画素信号には、信号成分は含まれず、ＰＬＳ成分のみが含まれる。従って、時刻ｔ７において読み出された画素信号（電荷）と時刻ｔ１１において読み出された画素信号（電荷）との差分を取ることにより、画素１００ｑのＰＬＳ成分が除去され、信号成分が抽出される。
なお、時刻ｔ７における１回目の読み出し時の画素信号のＰＬＳ成分と、時刻ｔ１１における２回目の読み出し時の画素信号のＰＬＳ成分とがほぼ等しくなるように、１回目の露光終了から画素信号の読み出しが行われるまでの蓄積期間と、２回目の露光期間の長さを同じにすることが望ましい。
その後、画素１００ｑのリセットが行われた後、１回目の露光期間が開始される。
このように、各画素１００ｑに電荷蓄積部１０３を配置することにより、電荷蓄積部１０３の容量を大きくすることができ、飽和電荷量を増大させることができる。また、図３６乃至図３８のように画素１００ｑを駆動することにより、画素信号からＰＬＳ成分が除去され、画質が向上する。
＜８．その他の変形例＞
以下、上述した本技術の実施形態の変形例について説明する。
本技術は、ＣＭＯＳイメージセンサ以外にも、裏面照射型で読み出し前に電荷蓄積部に電荷を蓄積する撮像素子全般に適用することが可能である。
また、上述した各実施形態及び各変形例は、可能な範囲で相互に組み合わせることが可能である。
＜９．撮像素子の適用例＞
｛撮像素子の使用例｝
図３９は、上述の撮像素子の使用例を示す図である。
上述した撮像素子は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され
装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
｛撮像素子を電子機器に適用した例｝
図４０は、撮像素子を適用した電子機器９００の構成例を示す図である。
電子機器９００は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。
図４０において、電子機器９００は、レンズ９０１、撮像素子９０２、ＤＳＰ回路９０３、フレームメモリ９０４、表示部９０５、記録部９０６、操作部９０７、及び、電源部９０８を備える。また、電子機器９００において、ＤＳＰ回路９０３、フレームメモリ９０４、表示部９０５、記録部９０６、操作部９０７、及び、電源部９０８は、バスライン９０９を介して相互に接続されている。
そして、撮像素子９０２として、図１乃至図３のＣＭＯＳイメージセンサ１０乃至１０Ｂを適用することができる。
ＤＳＰ回路９０３は、撮像素子９０２から供給される信号を処理する信号処理回路である。ＤＳＰ回路９０３は、撮像素子９０２からの信号を処理して得られる画像データを出力する。フレームメモリ９０４は、ＤＳＰ回路９０３により処理された画像データを、フレーム単位で一時的に保持する。
表示部９０５は、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネル等のパネル型表示装置からなり、撮像素子９０２で撮像された動画又は静止画を表示する。記録部９０６は、撮像素子９０２で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
操作部９０７は、ユーザによる操作に従い、電子機器９００が有する各種の機能についての操作指令を出力する。電源部９０８は、ＤＳＰ回路９０３、フレームメモリ９０４、表示部９０５、記録部９０６、及び、操作部９０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
なお、本技術の実施形態は、上述した実施形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
また、例えば、本技術は以下のような構成も取ることができる。
（１）
半導体基板と、
前記半導体基板内に形成されている光電変換部と、
前記光電変換部で生成された電荷を蓄積する第１の電荷蓄積部と、
前記半導体基板の光の入射面と反対側の反対面に形成され、前記光電変換部から前記第１の電荷蓄積部への電荷の転送に用いられる第１の転送ゲート部と
を画素内に備え、
前記第１の転送ゲート部は、
前記半導体基板の反対面から前記半導体基板内に形成されている第１のトレンチに埋め込まれている第１の電極を
備え、
前記光電変換部は、
前記第１の電極と、
前記第１の電極の周囲の少なくとも一部を囲む第２の電極と
を備える撮像素子。
（２）
前記半導体基板の入射面において、前記第２の電極の前記半導体基板の入射面と対向する底面を覆う遮光膜を
さらに備える前記（１）に記載の撮像素子。
（３）
前記遮光膜は、前記第２の電極の側面の少なくとも一部を覆っている
前記（２）に記載の撮像素子。
（４）
前記半導体基板の反対面と、前記光電変換部の光の入射面と反対側の反対面との間が所定の距離以上離れている
前記（１）乃至（３）のいずれかに記載の撮像素子。
（５）
前記第２の電極の底面が、前記光電変換部の反対面より前記半導体基板の反対面に近い位置に配置されている
前記（４）に記載の撮像素子。
（６）
前記第１の転送ゲート部は、
前記半導体基板の反対面から前記半導体基板内に形成されている第２のトレンチに埋め込まれ、前記光電変換部に接続されている第３の電極を
さらに備える前記（４）又は（５）に記載の撮像素子。
（７）
前記第１の電極及び前記第２の電極が、前記半導体基板の反対面と前記光電変換部の反対面との間に配置されている
前記（４）乃至（６）のいずれかに記載の撮像素子。
（８）
前記第１の転送ゲート部は、
前記半導体基板の反対面から前記半導体基板内に形成されている複数の前記第１のトレンチに埋め込まれている複数の前記第１の電極を
備え、
前記光電変換部は、
複数の前記第１の電極と、
各前記第１の電極の周囲を囲む複数の前記第２の電極と
を備える前記（１）乃至（７）のいずれかに記載の撮像素子。
（９）
第２の電荷蓄積部と、
前記半導体基板の反対面に形成され、前記第１の電荷蓄積部から前記第２の電荷蓄積部への電荷の転送に用いられる第２の転送ゲート部と
をさらに画素内に備え、
前記第２の転送ゲート部は、
前記半導体基板の反対面から前記半導体基板内に形成されている第３のトレンチに埋め込まれている第４の電極を
備え、
前記光電変換部は、
前記第４の電極と、
前記第４の電極の周囲の少なくとも一部を囲む第５の電極と
を備える前記（１）乃至（８）のいずれかに記載の撮像素子。
（１０）
前記半導体基板の入射面において、前記第２の電極の前記半導体基板の入射面と対向する底面、及び、前記第５の電極の前記半導体基板の入射面と対向する底面を覆う遮光膜を
さらに備える前記（９）に記載の撮像素子。
（１１）
前記遮光膜は、前記第２の電極の側面及び前記第５の電極の側面の少なくとも一部を覆っている
前記（１０）に記載の撮像素子。
（１２）
半導体基板と、
第１の色の光を検出する第１の画素内において、前記半導体基板内に形成されている第１の光電変換部と、
前記第１の光電変換部で生成された電荷を蓄積する第１の電荷蓄積部と、
前記半導体基板の光の入射面と反対側の反対面に形成され、前記第１の光電変換部から前記第１の電荷蓄積部への電荷の転送に用いられる第１の転送ゲート部と、
前記第１の色と異なる第２の色の光を検出する第２の画素内において、前記半導体基板内に形成されている第２の光電変換部と、
前記第２の光電変換部で生成された電荷を蓄積する第２の電荷蓄積部と、
前記半導体基板の反対面に形成され、前記第２の光電変換部から前記第２の電荷蓄積部への電荷の転送に用いられる第２の転送ゲート部と
を備え、
前記第１の電荷蓄積部及び前記第２の電荷蓄積部が、前記第１の画素内において、前記半導体基板の反対面と前記第１の光電変換部の光の入射面と反対側の反対面との間に配置されている
撮像素子。
（１３）
前記第１の色の波長は、前記第２の色の波長より短く、
前記第１の光電変換部は、前記第２の光電変換部より薄い
前記（１２）に記載の撮像素子。
（１４）
青色の光を検出する第３の画素内において、前記半導体基板内に形成されている第３の光電変換部と、
前記第３の光電変換部で生成された電荷を蓄積する第３の電荷蓄積部と、
前記半導体基板の反対面に形成され、前記第３の光電変換部から前記第３の電荷蓄積部への電荷の転送に用いられる第３の転送ゲート部と
をさらに備え、
前記第１の色は、緑であり、
前記第２の色は、赤であり、
前記第２の画素と所定の方向において隣接する前記第１の画素内に、前記第１の電荷蓄積部及び前記第２の電荷蓄積部が、前記半導体基板の反対面と前記第１の光電変換部の反対面との間に配置され、
前記第３の画素と所定の方向において隣接する前記第１の画素内に、前記第１の電荷蓄積部及び前記第３の電荷蓄積部が、前記半導体基板の反対面と前記第１の光電変換部の反対面との間に配置されている
前記（１３）に記載の撮像素子。
（１５）
前記第１の画素乃至前記第３の画素は、ベイヤ配列に従って並べられている
前記（１４）に記載の撮像素子。
（１６）
前記第１の色は、青であり、
前記第２の色は、赤又は緑である
前記（１３）に記載の撮像素子。
（１７）
前記第１の画素内において、前記半導体基板の反対面と前記第１の光電変換部の反対面との間に配置されている第４の電荷蓄積部を
さらに備える前記（１２）乃至（１６）のいずれかに記載の撮像素子。
（１８）
前記第１の電荷蓄積部の電荷と前記第４の電荷蓄積部の電荷との差分に基づく信号が、前記第１の画素の信号とされ、
前記第２の電荷蓄積部の電荷と前記第４の電荷蓄積部の電荷との差分に基づく信号が、前記第２の画素の信号とされる
前記（１７）に記載の撮像素子。
（１９）
半導体基板と、
前記半導体基板内に形成されている光電変換部と、
前記半導体基板の光の入射面と反対側の反対面と、前記光電変換部の光の入射面と反対側の反対面との間に配置され、前記光電変換部で生成された電荷を蓄積する電荷蓄積部と、
前記半導体基板の反対面に形成され、前記光電変換部から前記電荷蓄積部への電荷の転送に用いられる転送ゲート部と
を画素内に備え、
前記光電変換部に蓄積された電荷を前記電荷蓄積部に転送した後、所定の第１の期間経過後に前記電荷蓄積部から読み出された電荷と、前記電荷蓄積部をリセットした後、所定の第２の期間経過後に前記電荷蓄積部から読み出された電荷との差分に基づく信号が、前記画素の信号とされる
撮像素子。
（２０）
前記第１の期間の長さと前記第２の期間の長さが等しい
前記（１９）に記載の撮像素子。
１０ ＣＭＯＳイメージセンサ， １１ 画素アレイ部， １００ 単位画素， １０１ 光電変換部， １０２ 第１メモリ転送ゲート部， １０２Ａ，１０２Ｂ ゲート電極， １０３ 電荷蓄積部， １０４ ＦＤ転送ゲート部， １０５ ＦＤ部, １０６ リセットゲート部, １０７ 増幅トランジスタ， １０８ 選択トランジスタ， １０９ 電荷排出ゲート部， １５１ 半導体基板， １５２ Ｎ型半導体領域， １５３ Ｐ＋型半導体領域， １５９ Ｎ型半導体領域, １６０ 絶縁膜, １７１，１７２ 遮光膜， ２０１ Ｎ型半導体領域， ２０２乃至２０４ Ｐ＋型半導体領域， ２５１ Ｎ型半導体領域， ２５２乃至２５４ Ｐ＋型半導体領域， ３０１ Ｎ型半導体領域， ３０２ Ｐ＋型半導体領域， ３５１Ａ，３５１Ｂ Ｎ型半導体領域， ３５２Ａ，３５２Ｂ 絶縁膜， ３５３，３５４ 遮光膜， ５００ 画素， ５１１ 第２メモリ転送ゲート部， ５１１Ａ，５１１Ｂ ゲート電極， ５５１ Ｎ型半導体領域， ５５２ 絶縁膜， ５７１，５７２ 遮光膜， ７０１ 電荷蓄積部， ７０２ ゲート電極， ９００ 電子機器， ９０２ 撮像素子

Claims (20)

  1. 半導体基板と、
    前記半導体基板内に形成されている光電変換部と、
    前記光電変換部で生成された電荷を蓄積する第１の電荷蓄積部と、
    前記半導体基板の光の入射面と反対側の反対面に形成され、前記光電変換部から前記第１の電荷蓄積部への電荷の転送に用いられる第１の転送ゲート部と
    を画素内に備え、
    前記第１の転送ゲート部は、
    前記半導体基板の反対面から前記半導体基板内に形成されている第１のトレンチに埋め込まれている第１の電極を
    備え、
    前記光電変換部は、
    前記第１の電極と、
    前記第１の電極の周囲の少なくとも一部を囲む第２の電極と
    を備える撮像素子。
  2. 前記半導体基板の入射面において、前記第２の電極の前記半導体基板の入射面と対向する底面を覆う遮光膜を
    さらに備える請求項１に記載の撮像素子。
  3. 前記遮光膜は、前記第２の電極の側面の少なくとも一部を覆っている
    請求項２に記載の撮像素子。
  4. 前記半導体基板の反対面と、前記光電変換部の光の入射面と反対側の反対面との間が所定の距離以上離れている
    請求項１に記載の撮像素子。
  5. 前記第２の電極の底面が、前記光電変換部の反対面より前記半導体基板の反対面に近い位置に配置されている
    請求項４に記載の撮像素子。
  6. 前記第１の転送ゲート部は、
    前記半導体基板の反対面から前記半導体基板内に形成されている第２のトレンチに埋め込まれ、前記光電変換部に接続されている第３の電極を
    さらに備える請求項４に記載の撮像素子。
  7. 前記第１の電極及び前記第２の電極が、前記半導体基板の反対面と前記光電変換部の反対面との間に配置されている
    請求項４に記載の撮像素子。
  8. 前記第１の転送ゲート部は、
    前記半導体基板の反対面から前記半導体基板内に形成されている複数の前記第１のトレンチに埋め込まれている複数の前記第１の電極を
    備え、
    前記光電変換部は、
    複数の前記第１の電極と、
    各前記第１の電極の周囲を囲む複数の前記第２の電極と
    を備える請求項１に記載の撮像素子。
  9. 第２の電荷蓄積部と、
    前記半導体基板の反対面に形成され、前記第１の電荷蓄積部から前記第２の電荷蓄積部への電荷の転送に用いられる第２の転送ゲート部と
    をさらに画素内に備え、
    前記第２の転送ゲート部は、
    前記半導体基板の反対面から前記半導体基板内に形成されている第３のトレンチに埋め込まれている第４の電極を
    備え、
    前記光電変換部は、
    前記第４の電極と、
    前記第４の電極の周囲の少なくとも一部を囲む第５の電極と
    を備える請求項１に記載の撮像素子。
  10. 前記半導体基板の入射面において、前記第２の電極の前記半導体基板の入射面と対向する底面、及び、前記第５の電極の前記半導体基板の入射面と対向する底面を覆う遮光膜を
    さらに備える請求項９に記載の撮像素子。
  11. 前記遮光膜は、前記第２の電極の側面及び前記第５の電極の側面の少なくとも一部を覆っている
    請求項１０に記載の撮像素子。
  12. 半導体基板と、
    第１の色の光を検出する第１の画素内において、前記半導体基板内に形成されている第１の光電変換部と、
    前記第１の光電変換部で生成された電荷を蓄積する第１の電荷蓄積部と、
    前記半導体基板の光の入射面と反対側の反対面に形成され、前記第１の光電変換部から前記第１の電荷蓄積部への電荷の転送に用いられる第１の転送ゲート部と、
    前記第１の色と異なる第２の色の光を検出する第２の画素内において、前記半導体基板内に形成されている第２の光電変換部と、
    前記第２の光電変換部で生成された電荷を蓄積する第２の電荷蓄積部と、
    前記半導体基板の反対面に形成され、前記第２の光電変換部から前記第２の電荷蓄積部への電荷の転送に用いられる第２の転送ゲート部と
    を備え、
    前記第１の電荷蓄積部及び前記第２の電荷蓄積部が、前記第１の画素内において、前記半導体基板の反対面と前記第１の光電変換部の光の入射面と反対側の反対面との間に配置されている
    撮像素子。
  13. 前記第１の色の波長は、前記第２の色の波長より短く、
    前記第１の光電変換部は、前記第２の光電変換部より薄い
    請求項１２に記載の撮像素子。
  14. 青色の光を検出する第３の画素内において、前記半導体基板内に形成されている第３の光電変換部と、
    前記第３の光電変換部で生成された電荷を蓄積する第３の電荷蓄積部と、
    前記半導体基板の反対面に形成され、前記第３の光電変換部から前記第３の電荷蓄積部への電荷の転送に用いられる第３の転送ゲート部と
    をさらに備え、
    前記第１の色は、緑であり、
    前記第２の色は、赤であり、
    前記第２の画素と所定の方向において隣接する前記第１の画素内に、前記第１の電荷蓄積部及び前記第２の電荷蓄積部が、前記半導体基板の反対面と前記第１の光電変換部の反対面との間に配置され、
    前記第３の画素と所定の方向において隣接する前記第１の画素内に、前記第１の電荷蓄積部及び前記第３の電荷蓄積部が、前記半導体基板の反対面と前記第１の光電変換部の反対面との間に配置されている
    請求項１３に記載の撮像素子。
  15. 前記第１の画素乃至前記第３の画素は、ベイヤ配列に従って並べられている
    請求項１４に記載の撮像素子。
  16. 前記第１の色は、青であり、
    前記第２の色は、赤又は緑である
    請求項１３に記載の撮像素子。
  17. 前記第１の画素内において、前記半導体基板の反対面と前記第１の光電変換部の反対面との間に配置されている第４の電荷蓄積部を
    さらに備える請求項１２に記載の撮像素子。
  18. 前記第１の電荷蓄積部の電荷と前記第４の電荷蓄積部の電荷との差分に基づく信号が、前記第１の画素の信号とされ、
    前記第２の電荷蓄積部の電荷と前記第４の電荷蓄積部の電荷との差分に基づく信号が、前記第２の画素の信号とされる
    請求項１７に記載の撮像素子。
  19. 半導体基板と、
    前記半導体基板内に形成されている光電変換部と、
    前記半導体基板の光の入射面と反対側の反対面と、前記光電変換部の光の入射面と反対側の反対面との間に配置され、前記光電変換部で生成された電荷を蓄積する電荷蓄積部と、
    前記半導体基板の反対面に形成され、前記光電変換部から前記電荷蓄積部への電荷の転送に用いられる転送ゲート部と
    を画素内に備え、
    前記光電変換部に蓄積された電荷を前記電荷蓄積部に転送した後、所定の第１の期間経過後に前記電荷蓄積部から読み出された電荷と、前記電荷蓄積部をリセットした後、所定の第２の期間経過後に前記電荷蓄積部から読み出された電荷との差分に基づく信号が、前記画素の信号とされる
    撮像素子。
  20. 前記第１の期間の長さと前記第２の期間の長さが等しい
    請求項１９に記載の撮像素子。
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