JP6852041B2 - 光電変換装置及び撮像システム - Google Patents

Description

本発明は、光電変換装置及び撮像システムに関する。

受光部に入射する光子の数をデジタル的に計数し、その計数値をデジタル信号として画素から出力するフォトンカウント型の光電変換装置が知られている。特許文献１には、フォトンの計数値をデジタル信号として出力する画素を複数配列してなる撮像装置が記載されている。

米国特許出願公開第２０１１／０２６６４２０号明細書

フォトンカウント型の光電変換装置においては、受光部に入射する光子の数が多い程、光子を検出するために必要な回路動作の回数は増加する。その一方で、カウントできる光子数は、搭載されるカウンタのカウント上限値に制限される。そのため、所定の露光期間が終了する前にカウント上限値に到達した画素においては、当該露光期間の終了までカウントされることのない光子を検出するための動作が行われることとなり、無駄な電力が消費されてしまう。また、光子検出動作の頻度が増えると、電源配線に流れる電流が増大することで配線抵抗に応じた電源電圧降下が発生し、回路動作が不安定になる虞がある。

本発明の目的は、消費電力の低減と回路動作の安定性の向上を実現しうる光電変換装置及び撮像システムを提供することにある。

本発明の一観点によれば、アバランシェ増幅型のフォトダイオードと、前記フォトダイオードのカソード端子及びアノード端子のうちの一方の端子に接続された信号生成部であって、前記フォトダイオードの前記一方の端子への印加電圧を制御する制御部を有し、前記フォトダイオードへの光子の入射により生じた出力に基づく光子検出パルスを生成する信号生成部と、前記信号生成部から出力される前記光子検出パルスをカウントするカウンタと、を有し、前記カウンタは、前記光子検出パルスのカウント値が所定の設定値に到達した場合に、設定値検出信号を出力し、前記制御部は、前記設定値検出信号を受信した場合に、前記フォトダイオードでのアバランシェ電流の発生を停止するように、前記フォトダイオードへの前記印加電圧を制御する光電変換装置が提供される。

また、本発明の他の一観点によれば、アバランシェ増幅型のフォトダイオードと、前記フォトダイオードのカソード端子及びアノード端子のうちの一方の端子に接続された信号生成部であって、前記フォトダイオードの前記一方の端子への印加電圧を制御し、前記フォトダイオードへの光子の入射により生じた出力に基づく光子検出パルスを生成する信号生成部と、前記信号生成部から出力される前記光子検出パルスをカウントするカウンタと、を有する光電変換装置の駆動方法であって、前記カウンタのリセットからカウント値を読み出すまでのカウント期間において、前記カウント値が所定の設定値に到達していない場合は、前記光子検出パルスに応じて前記カウント値を増加し、前記カウント値が前記設定値に到達した場合は、前記フォトダイオードでのアバランシェ電流の発生を停止する光電変換装置の駆動方法が提供される。

本発明によれば、光電変換装置における消費電力の低減と回路動作の安定性の向上とを実現することができる。

本発明の第１実施形態による光電変換装置の概略構成を示すブロック図である。 本発明の第１実施形態による光電変換装置における画素の概略構成を説明する図である。 本発明の第１実施形態による光電変換装置における画素の構成例を示す回路図である。 本発明の第２実施形態による光電変換装置における画素の構成例を示す回路図である。 本発明の第３実施形態による光電変換装置における画素の構成例を示す回路図である。 本発明の第３実施形態による光電変換装置の動作を示すタイミング図である。 本発明の第３実施形態による光電変換装置の駆動方法を示すフローチャートである。 本発明の第４実施形態による光電変換装置における画素の概略構成を説明する図である。 本発明の第４実施形態による光電変換装置における画素の構成例を示す回路図である。 本発明の第４実施形態による光電変換装置の動作を示すタイミング図である。 本発明の第５実施形態による光電変換装置における画素の概略構成を説明する図である。 本発明の第５実施形態による光電変換装置における画素の構成例を示す回路図である。 本発明の第６実施形態による撮像システムの概略構成を示すブロック図である。 本発明の第７実施形態による撮像システム及び移動体の構成例を示す図である。

［第１実施形態］
本発明の第１実施形態による光電変換装置及びその駆動方法について、図１乃至図３を用いて説明する。

図１は、本実施形態による光電変換装置の概略構成を示すブロック図である。図２は、本実施形態による光電変換装置の画素の概略構成を示すブロック図である。図３は、本実施形態による光電変換装置における画素の構成例を示す回路図である。

本実施形態による光電変換装置１００は、図１に示すように、画素領域１０と、垂直選択回路３０と、信号処理回路４０と、水平選択回路５０と、出力回路６０と、制御回路７０と、を含む。

画素領域１０には、複数行及び列方向に渡ってマトリクス状に配された複数の画素Ｐが設けられている。図１には、第０行から第５行までの６行と、第０列から第５列までの６列に配された３６個の画素Ｐを、行番号及び列番号を示す符号とともに示している。例えば、第１行、第４列に配された画素Ｐには、「Ｐ１４」の符号を付している。

なお、画素領域１０を構成する画素アレイの行数及び列数は、特に限定されるものではない。また、画素領域１０には、必ずしも画素Ｐが２次元状に配されている必要はない。例えば、画素領域１０は１つの画素Ｐにより構成されていてもよいし、画素領域１０に画素Ｐが行方向又は列方向に１次元状に配されていてもよい。

画素領域１０の画素アレイの各行には、第１の方向（図１において横方向）に延在して、制御線ＰＶＳＥＬが配されている。制御線ＰＶＳＥＬは、第１の方向に並ぶ画素Ｐにそれぞれ接続され、これら画素Ｐに共通の信号線をなしている。制御線ＰＶＳＥＬの延在する第１の方向は、行方向或いは水平方向と表記することがある。なお、図１には、制御線ＰＶＳＥＬを、行番号を示す符号とともに表している。例えば、第１行の制御線には、「ＰＶＳＥＬ［１］」の符号を付している。

各行の制御線ＰＶＳＥＬは、垂直選択回路３０に接続されている。垂直選択回路３０は、画素Ｐ内の信号生成回路（図示せず）を駆動するための制御信号を、制御線ＰＶＳＥＬを介して画素Ｐに供給する回路部である。

画素領域１０の画素アレイの各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、出力線ＰＯＵＴが配されている。出力線ＰＯＵＴは、第２の方向に並ぶ画素Ｐにそれぞれ接続され、これら画素Ｐに共通の信号線をなしている。出力線ＰＯＵＴの延在する第２の方向は、列方向或いは垂直方向と表記することがある。なお、図１には、出力線ＰＯＵＴを、列番号を示す符号とともに表している。例えば、第４列の出力線には、「ＰＯＵＴ４」の符号を付している。出力線ＰＯＵＴの各々は、ｎビットのデジタル信号を出力するためのｎ本の信号線を備えている。

出力線ＰＯＵＴは、信号処理回路４０に接続されている。信号処理回路４０は、画素領域１０の画素アレイの各列に対応してそれぞれ設けられており、対応する列の出力線ＰＯＵＴに接続されている。信号処理回路４０は、対応する列の出力線ＰＯＵＴを介して画素Ｐから出力される信号を保持する機能を備える。画素Ｐから出力される信号は、出力線ＰＯＵＴのｎ本の信号線を介して入力されるｎビットの信号であるため、信号処理回路４０の各々は各ビットの信号を保持するため少なくともｎ個の保持部を有する。

水平選択回路５０は、信号処理回路４０から信号を読み出すための制御信号を信号処理回路４０に供給する回路部である。水平選択回路５０は、各列の信号処理回路４０に、制御線ＰＨＳＥＬを介して制御信号を供給する。水平選択回路５０から制御信号を受信した信号処理回路４０は、保持部に保持している信号を、水平出力線ＨＳＩＧを介して出力回路６０へと出力する。なお、図１には、制御線ＰＨＳＥＬを、列番号を示す符号とともに表している。例えば、第４列の制御線には、「ＰＨＳＥＬ［４］」の符号を付している。水平出力線ＨＳＩＧは、ｎビットのデジタル信号を出力するためのｎ本の信号線を備えている。

出力回路６０は、水平出力線ＨＳＩＧを介して供給された信号を、出力信号ＳＯＵＴとして光電変換装置１００の外部へ出力するための回路部である。制御回路７０は、垂直選択回路３０、信号処理回路４０、水平選択回路５０、出力回路６０の動作やそのタイミングを制御する制御信号を供給するための回路部である。なお、垂直選択回路３０、信号処理回路４０、水平選択回路５０、出力回路６０の動作やそのタイミングを制御する制御信号の少なくとも一部は、光電変換装置１００の外部から供給してもよい。

各々の画素Ｐは、図２に示すように、アバランシェ増幅型のフォトダイオードＰＤと、信号生成回路１２と、カウンタ２８と、を有する。信号生成回路１２は、カソード電圧制御回路１４と、制御回路１６と、を有する。なお、本明細書では、信号生成回路１２を信号生成部、カソード電圧制御回路１４をカソード電圧制御部と表記することがある。

フォトダイオードＰＤのアノード端子は、電圧Ｖａの電源ノードに接続されている。電圧Ｖａは、典型的には負の高電圧である。フォトダイオードＰＤのカソード端子は、カソード電圧制御回路１４に接続されている。カソード電圧制御回路１４は、制御回路１６に接続されている。制御回路１６は、カウンタ２８に接続されている。

フォトダイオードＰＤは、アノード端子とカソード端子との間に印加される逆バイアス電圧がブレイクダウン電圧Ｖｂｄ以上であるとき、光子の入射を受けてアバランシェ電流を発生する。フォトダイオードＰＤにアバランシェ電流が流れることにより、フォトダイオードＰＤのカソード端子の電圧が変化する。カソード端子の電圧の変化はカソード電圧制御回路１４を介して制御回路１６に伝わり、制御回路１６からカウンタ２８へと光子検出パルスが出力される。信号生成回路１２は、フォトダイオードＰＤへの印加電圧を制御し、フォトダイオードへの光子の入射により生じた出力に基づく光子検出パルスを生成する機能を備える。

カウンタ２８は、制御回路１６から入力される光子検出パルスを計数する。カウンタ２８は、光子検出パルスのカウント値が任意の設定値Ｎに達した場合には、設定値検出信号を制御回路１６へと出力する。設定値Ｎは、特に限定されるものではないが、例えばカウンタ２８のカウント上限値に設定することができる。また、カウンタ２８は、垂直選択回路３０からの制御信号に応じて、保持するカウント値をｎビットのデジタル信号として出力線ＰＯＵＴに出力する。

制御回路１６は、カウンタ２８から受信する設定値検出信号に応じてカソード電圧制御回路１４を制御する機能を備える。すなわち、制御回路１６は、カウンタ２８からの設定値検出信号の受信に応じてカソード電圧制御回路１４を制御し、フォトダイオードＰＤのアノード端子とカソード端子との間に印加する逆バイアス電圧をブレイクダウン電圧Ｖｂｄ未満の電圧に下げる。すなわち、カソード電圧制御回路１４は、フォトダイオードＰＤへの印加電圧、より具体的には、フォトダイオードＰＤのカソード端子への印加電圧を制御する制御部として機能する。これによりフォトダイオードＰＤは、光子が入射してもアバランシェ電流が発生しない状態となる。

図３に、カソード電圧制御回路１４及び制御回路１６の具体的な構成例を含む画素Ｐの概略図を示す。図３に示すように、カソード電圧制御回路１４は、Ｐ型ＭＯＳトランジスタＭＰ１により構成されうる。また、制御回路１６は、インバータ回路ＩＮＶと、バッファ回路１８と、により構成されうる。

インバータ回路ＩＮＶの入力端子は、フォトダイオードＰＤのカソード端子に接続されている。インバータ回路ＩＮＶの出力端子は、カウンタ２８に接続されている。バッファ回路１８の入力端子は、カウンタ２８に接続されている。バッファ回路１８の出力端子は、Ｐ型ＭＯＳトランジスタＭＰ１のゲート端子に接続されている。Ｐ型ＭＯＳトランジスタＭＰ１のソース端子は、電圧Ｖｄｄの電源ノードに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１のドレイン端子は、フォトダイオードＰＤのカソード端子とインバータ回路ＩＮＶの入力端子との接続ノードに接続されている。

インバータ回路ＩＮＶは、フォトダイオードＰＤのカソード端子の電圧変化をパルス信号に変換し、光子検出パルスＰｐを出力する波形成形部を構成する。バッファ回路１８は、カウンタ２８から出力される設定値検出信号ＰｃｔｌがＨｉｇｈレベル（Ｈレベル）のときに電圧Ｖｄｄを出力し、設定値検出信号ＰｃｔｌがＬｏｗレベル（Ｌレベル）のときに電圧Ｖｑｎｃを出力する。電圧Ｖｑｎｃは、バッファ回路１８にＬレベル側の基準電圧として与えられる電圧であり、電圧Ｖｄｄよりも低い電圧である。電圧Ｖｑｎｃは、Ｐ型ＭＯＳトランジスタＭＰ１のゲートに与えたときにＰ型ＭＯＳトランジスタＭＰ１が所望のクエンチング抵抗として機能するように適宜設定される。

このように、カソード電圧制御回路１４は、Ｐ型ＭＯＳトランジスタＭＰ１のドレイン端子をフォトダイオードＰＤのカソード端子に接続するように構成されている。Ｐ型ＭＯＳトランジスタＭＰ１の動作時のゲート電圧は固定電圧であるため、Ｐ型ＭＯＳトランジスタＭＰ１により構成されるクエンチ回路は受動型（パッシブ型）、すなわちパッシブリチャージ・パッシブクエンチ型である。

ここで、リチャージとは、フォトダイオードＰＤの逆バイアス電圧をブレイクダウン電圧Ｖｂｄ以上に増大して、アバランシェ増幅を可能にする動作である。また、クエンチとは、フォトダイオードＰＤの逆バイアス電圧をブレイクダウン電圧Ｖｂｄ未満に減少して、アバランシェ増幅が発生しないようにする動作である。

カウント値が０にリセットされた初期状態において、カウンタ２８から出力される設定値検出信号ＰｃｔｌはＬレベルである。そのため、カソード電圧制御回路１４のＰ型ＭＯＳトランジスタＭＰ１のゲートには電圧Ｖｑｎｃが印加され、Ｐ型ＭＯＳトランジスタＭＰ１はオン状態になる。

これにより、フォトダイオードＰＤのカソード端子はＰ型ＭＯＳトランジスタＭＰ１を介して電圧Ｖｄｄまで充電される。このときにフォトダイオードＰＤの両端子間に加わる逆バイアス電圧の大きさは、以下のように表される。ここで、電圧Ｖｅｘ（エクセスバイアス）は、フォトダイオードＰＤに印加される逆バイアス電圧値のうち、ブレイクダウン電圧Ｖｂｄを超過した分の電圧値を指す。
｜Ｖａ−Ｖｄｄ｜＝Ｖｂｄ＋Ｖｅｘ

この状態でフォトダイオードＰＤに光子が入射すると、フォトダイオードＰＤにアバランシェ電流が発生し、フォトダイオードＰＤのカソード端子の電圧が（Ｖｄｄ−Ｖｅｘ）まで低下する。その後、フォトダイオードＰＤのカソード端子がＰ型ＭＯＳトランジスタＭＰ１を介して再び電圧Ｖｄｄまで充電される。このカソード端子の電圧変化を制御回路１６のインバータ回路ＩＮＶで波形整形することにより、光子検出パルスＰｐが生成される。

カウンタ２８は、制御回路１６から入力される光子検出パルスＰｐを計数する。すなわち、カウンタ２８は、１つの光子検出パルスＰｐを受信する毎に、カウント値を１ずつ増加する。カウンタ２８は、カウント値が任意の設定値Ｎに到達すると、設定値検出信号ＰｃｔｌをＬレベルからＨレベルに遷移する。

設定値検出信号ＰｃｔｌがＨレベルになると、制御回路１６のバッファ回路１８の出力は電圧Ｖｄｄとなり、カソード電圧制御回路１４のＰ型ＭＯＳトランジスタＭＰ１はオフ状態となる。

これにより、カウント値が設定値Ｎに到達した後は、フォトダイオードＰＤに光子が入射してアバランシェ電流が流れてもその後にカソード端子は充電されず、フォトダイオードＰＤの両端子間に加わる電圧はブレイクダウン電圧Ｖｂｄ未満となる。このとき、Ｐ型ＭＯＳトランジスタＭＰ１のオフ抵抗は十分に大きく、少なくともカウント値をリセットする動作までの間、フォトダイオードＰＤの両端子間に加わる電圧をブレイクダウン電圧Ｖｂｄ未満に保つことができる。

フォトダイオードＰＤの両端子間に加わる電圧がブレイクダウン電圧Ｖｂｄ未満であれば、フォトダイオードＰＤに光子が入射してもアバランシェ電流は発生しないため、カソード電圧制御回路１４、制御回路１６、カウンタ２８の回路動作は停止する。したがって、カウント値がリセットされるまでの間、消費電力を削減することができる。また、消費電流を低減することができるため、電圧Ｖｄｄや電圧Ｖａを供給する電源配線の配線抵抗による電源電圧降下は小さくなり、回路動作の安定性を向上することができる。

このように、本実施形態によれば、光電変換装置における消費電力の低減と回路動作の安定性の向上とを実現することができる。

［第２実施形態］
本発明の第２実施形態による光電変換装置について、図４を用いて説明する。第１実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図４は、本実施形態による光電変換装置における画素の構成例を示す回路図である。

本実施形態による光電変換装置は、制御回路１６の構成が異なるほかは、第１実施形態による光電変換装置と同様である。すなわち、本実施形態による光電変換装置の制御回路１６は、例えば図４に示すように、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３と、ＯＲゲート回路Ｇ１と、により構成されうる。

インバータ回路ＩＮＶ１の入力端子は、フォトダイオードＰＤのカソード端子とＰ型ＭＯＳトランジスタＭＰ１のドレイン端子との接続ノードに接続されている。インバータ回路ＩＮＶ１の出力端子は、インバータ回路ＩＮＶ２の入力端子に接続されている。インバータ回路ＩＮＶ２の出力端子は、インバータ回路ＩＮＶ３の入力端子に接続されている。インバータ回路ＩＮＶ３の出力端子は、カウンタ回路２８に接続されている。ＯＲゲート回路Ｇ１の２つの入力端子は、インバータ回路ＩＮＶ２とインバータ回路ＩＮＶ３との間の接続ノードと、カウンタ回路２８と、に接続されている。ＯＲゲート回路Ｇ１の出力端子は、Ｐ型ＭＯＳトランジスタＭＰ１のゲートに接続されている。

インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３は、フォトダイオードＰＤのカソード端子の電圧変化をパルス信号に変換し、光子検出パルスＰｐを出力する波形成形部を構成する。ＯＲゲート回路Ｇ１は、カウンタ２８から出力される設定値検出信号Ｐｃｔｌ及びインバータ回路ＩＮＶ２の出力信号の双方がＬレベルのときに電圧Ｖｑｎｃを出力し、それ以外のときに電圧Ｖｄｄを出力する。電圧Ｖｑｎｃは、ＯＲゲート回路Ｇ１にＬレベル側の基準電圧として与えられる電圧であり、電圧Ｖｄｄよりも低い電圧である。電圧Ｖｑｎｃは、Ｐ型ＭＯＳトランジスタＭＰ１のゲートに与えたときにＰ型ＭＯＳトランジスタＭＰ１が所望のクエンチング抵抗として機能するように適宜設定される。

本実施形態の制御回路１６においては、カソード電圧制御回路１４のＰ型ＭＯＳトランジスタＭＰ１のゲート電圧を、カソード端子の電圧の変化に応じてアクティブに制御できるように構成している。すなわち、本実施形態の回路は、アクティブリチャージ・パッシブクエンチ型である。本実施形態では、カソード電圧制御回路１４のＰ型ＭＯＳトランジスタＭＰ１のオン抵抗を第１実施形態の場合よりも下げることで、リチャージをアクティブに早めることが可能となる。

本実施形態においても、カウンタ２８のカウント値が任意の設定値Ｎに到達すると、設定値検出信号ＰｃｔｌがＨレベルとなり、フォトダイオードＰＤのカソード端子を充電しなくなる。これにより、フォトダイオードＰＤの両端に加わる電圧はブレイクダウン電圧Ｖｂｄ未満となり、光子が入射しても回路動作を停止したままにすることができる。

このように、本実施形態によれば、光電変換装置における消費電力の低減と回路動作の安定性の向上とを実現することができる。

［第３実施形態］
本発明の第３実施形態による光電変換装置について、図５乃至図７を用いて説明する。第１及び第２実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図５は、本実施形態による光電変換装置における画素の構成例を示す回路図である。図６は、本実施形態による光電変換装置の動作を示すタイミング図である。図７は、本実施形態による光電変換装置の駆動方法を示すフローチャートである。

本実施形態による光電変換装置は、カソード電圧制御回路１４及び制御回路１６の構成が、第１及び第２実施形態による光電変換装置とは異なっている。その他の点については、第１及び第２実施形態による光電変換装置と同様である。

すなわち、本実施形態による光電変換装置におけるカソード電圧制御回路１４は、例えば図５に示すように、Ｐ型ＭＯＳトランジスタＭＰ１と、Ｎ型ＭＯＳトランジスタＭＮ１と、により構成されうる。フォトダイオードＰＤのカソード端子には、Ｐ型ＭＯＳトランジスタＭＰ１のドレイン端子と、Ｎ型ＭＯＳトランジスタＭＮ１のドレイン端子と、が接続されている。Ｐ型ＭＯＳトランジスタＭＰ１のソース端子は、電圧Ｖｄｄの電源ノードに接続されている。Ｎ型ＭＯＳトランジスタＭＮ１のソース端子は、電圧Ｖｓｓの基準電圧ノードに接続されている。

また、本実施形態による光電変換装置における制御回路１６は、例えば図５に示すように、タイミング制御回路２０，２２と、ＯＲゲート回路Ｇ１，Ｇ３と、ＡＮＤゲート回路Ｇ２と、により構成されうる。フォトダイオードＰＤのカソード端子、Ｐ型ＭＯＳトランジスタＭＰ１のドレイン端子及びＮ型ＭＯＳトランジスタＭＮ１のドレイン端子の接続ノードは、タイミング制御回路２０，２２を介して、カウンタ２８に接続されている。ＯＲゲート回路Ｇ１の２つの入力端子は、タイミング制御回路２２と、カウンタ２８と、に接続されている。ＯＲゲート回路Ｇ１の出力端子は、Ｐ型ＭＯＳトランジスタＭＰ１のゲートに接続されている。ＡＮＤゲート回路Ｇ２の２つの入力端子は、タイミング制御回路２０と、タイミング制御回路２２と、に接続されている。ＯＲゲート回路Ｇ３の２つの入力端子は、ＡＮＤゲート回路Ｇ２の出力端子と、カウンタ２８と、に接続されている。ＯＲゲート回路Ｇ３の出力端子は、Ｎ型ＭＯＳトランジスタＭＮ１のゲートに接続されている。

タイミング制御回路２０，２２は、フォトダイオードＰＤのカソード端子の電圧Ｖｃの変化に応じて、カソード電圧制御回路１４におけるリチャージ動作やクエンチ動作のタイミングを制御するための回路である。例えば、タイミング制御回路２０，２２は、インバータ回路を複数段直列に接続してなる遅延回路や、各種デバイスの抵抗値や容量値を利用した遅延回路等により構成することができる。なお、タイミング制御回路２０，２２は全体として、フォトダイオードＰＤのカソード端子の電圧Ｖｃの変化をパルス信号に変換し、光子検出パルスＰｐとして出力する波形成形部としての機能も備える。本明細書では、タイミング制御回路２０，２２をタイミング制御部と表記することがある。

ＯＲゲート回路Ｇ１は、タイミング制御回路２２の出力である制御信号Ｐｒ′と設定値検出信号Ｐｃｔｌとの論理和演算を行い、演算結果であるリチャージ制御信号ＰｒをＰ型ＭＯＳトランジスタＭＰ１のゲート端子に供給する。これにより、Ｐ型ＭＯＳトランジスタＭＰ１はリチャージ回路を構成する。

ＡＮＤゲート回路Ｇ２は、タイミング制御回路２２の出力である制御信号Ｐｑ′とタイミング制御回路２０の出力である制御信号Ｐｒ′との論理積演算を行う。ＯＲゲート回路Ｇ３は、設定値検出信号ＰｃｔｌとＡＮＤゲート回路Ｇ２の出力信号との論理和演算を行い、演算結果であるクエンチ制御信号ＰｑをＮ型ＭＯＳトランジスタＭＮ１のゲート端子に供給する。これにより、Ｎ型ＭＯＳトランジスタＭＮ１はクエンチ回路を構成する。

次に、本実施形態による光電変換装置の動作例について、図６を用いて説明する。図６には、電圧Ｖｃ、リチャージ制御信号Ｐｒ、クエンチ制御信号Ｐｑ、光子検出パルスＰｐ、設定値検出信号Ｐｃｔｌのほか、光子入射タイミング、カウント値、カウント値リセット及びカウント値読み出しのタイミングを示している。光子入射タイミングは、フォトダイオードＰＤに光子が入射するタイミングを示している。カウント値は、カウンタ２８のカウント値を示している。カウント値リセットは、カウンタ２８のカウント値をリセットするタイミングを示している。カウント値読み出しは、カウンタ２８のカウント値を外部に出力するタイミングを示している。

ここでは、タイミング制御回路２０は、フォトダイオードＰＤのカソード端子の電圧Ｖｃの変化をパルス信号に変換した信号を、所定の遅延時間の後に、論理が反転した制御信号Ｐｑ′として出力するものとする。また、タイミング制御回路２２は、制御信号Ｐｑ′を、所定の遅延時間の後に、論理が反転した制御信号Ｐｒ′として出力するものとする。

まず、時刻ｔ１において、カウント値リセット信号がＨレベルとなり、カウンタ２８のカウント値が０にリセットされる。

フォトダイオードＰＤに光子が入射すると、フォトダイオードＰＤでアバランシェ電流が発生し、フォトダイオードＰＤのカソード端子の電圧Ｖｃが低下する。カソード端子の電圧Ｖｃが下がり始めると、電圧Ｖｃの変化を受けてタイミング制御回路２０から出力される制御信号Ｐｑ′が所定の遅延時間の後にＨレベルとなる。このとき、初期状態においてタイミング制御回路２２から出力される制御信号Ｐｒ′はＨレベルであるため、Ｈレベルの制御信号Ｐｑ′，Ｐｒ′を受けてクエンチ制御信号ＰｑもＨレベルとなり、Ｎ型ＭＯＳトランジスタＭＮ１がオンになる。これにより、Ｎ型ＭＯＳトランジスタＭＮ１を介して電圧Ｖｃの降下は更に進み、フォトダイオードＰＤの両端子間に加わる逆バイアス電圧はブレイクダウン電圧Ｖｂｄ未満となり、アバランシェ電流は発生しなくなる（クエンチ動作）。

次に、Ｈレベルの制御信号Ｐｑ′を受けて所定の遅延時間の後に制御信号Ｐｒ′がＬレベルになると、Ｌレベルの制御信号Ｐｒ′を受けてクエンチ制御信号ＰｑがＬレベルとなり、Ｎ型ＭＯＳトランジスタＭＮ１はオフになる。また、Ｌレベルの制御信号Ｐｒ′を受けてリチャージ制御信号ＰｒがＬレベルとなり、Ｐ型ＭＯＳトランジスタＭＰ１がオンになる。これにより、フォトダイオードＰＤのリチャージが開始され、フォトダイオードＰＤの両端子間に加わる逆バイアス電圧は、再びブレイクダウン電圧Ｖｂｄ以上の電圧に戻る（リチャージ動作）。

上述したリチャージ動作とクエンチ動作とが光子が入射するたびに繰り返し行われ、繰り返しの数に応じた数の光子検出パルスＰｐが制御回路１６からカウンタ２８へと出力される。カウンタ２８は、制御回路１６から出力される光子検出パルスＰｐを計数する。この一連の動作は、光子検出パルスＰｐの計数値が所定の設定値Ｎに到達する時刻ｔ２まで繰り返される。

時刻ｔ２において、カウント値が任意の設定値Ｎに到達すると、カウンタ２８は、設定値検出信号ＰｃｔｌをＬレベルからＨレベルへと制御する。これにより、リチャージ制御信号Ｐｒ及びクエンチ制御信号ＰｑがともにＨレベルとなり、Ｐ型ＭＯＳトランジスタＭＰ１がオフ、Ｎ型ＭＯＳトランジスタＭＮ１がオンになる。その結果、フォトダイオードＰＤのカソード端子はＮ型ＭＯＳトランジスタＭＮ１を介して基準電圧ノードに接続され、カソード端子の電圧Ｖｃは電圧Ｖｓｓまで低下する。このとき、フォトダイオードＰＤの両端子間に加わる逆バイアス電圧はブレイクダウン電圧Ｖｂｄ未満となるため、アバランシェ電流は発生しなくなり、カソード電圧はＶｓｓで固定される。これにより、カソード電圧制御回路１４及び制御回路１６の回路動作は停止状態となり、消費電力は最小限に抑えられる。

次いで、時刻ｔ３において、カウンタ２８が保持するカウント値（設定値Ｎ）が、外部回路へと読み出される。

次いで、時刻ｔ４において、カウント値リセット信号がＨレベルとなり、カウンタ２８のカウント値が０にリセットされる。これにより、同様の動作により、入射光子数のカウントが新たに開始される。

次いで、時刻ｔ５において、カウンタ２８が保持するカウント値（Ｎ−４）が、外部回路へと読み出される。

次いで、時刻ｔ６において、カウント値リセット信号がＨレベルとなり、カウンタ２８のカウント値が０にリセットされる。なお、時刻ｔ６の時点までカウント値は設定値Ｎに達していないため、時刻ｔ４から時刻ｔ６の期間において、設定値検出信号ＰｃｔｌはＬレベルのままである。このように、カウント値が任意の設定値Ｎに到達しない限り、光子検出動作はカウント値がリセットされる直前まで継続される。

次に、本実施形態による光電変換装置の駆動方法について、図７を用いて説明する。
まず、カウンタ２８のカウント値をリセットする（ステップＳ１０１）。

次いで、その時点がカウント期間中であるか否かの判定を行う（ステップＳ１０２）。ここで、カウント期間とは、カウント値をリセットするタイミングの直後から、カウント値を読み出すタイミングの直前までの期間を指す。判定の結果、カウント期間であると判定された場合（ステップＳ１０２の「Ｙｅｓ」）には、ステップＳ１０３ヘと移行し、カウント期間ではないと判定された場合（ステップＳ１０２の「Ｎｏ」）には、ステップＳ１０７ヘと移行する。

ステップＳ１０２においてカウント期間であると判定された場合には、カウンタ２８のカウント値が任意の設定値Ｎに達しているか否かの判定を行う（ステップＳ１０３）。判定の結果、カウント値が任意の設定値Ｎに達していない場合（ステップＳ１０３の「Ｎｏ」）には、光子検出に応じてカウント値を増加し（ステップＳ１０４）、ステップＳ１０２に戻る。カウント値が任意の設定値Ｎに達している場合（ステップＳ１０３の「Ｙｅｓ」）には、カウンタ２８から制御回路１６に設定値検出信号Ｐｃｔｌを出力する（ステップＳ１０５）。そして、フォトダイオードＰＤのアバランシェ電流の発生を停止した後（ステップＳ１０６）、ステップＳ１０２に戻る。

ステップＳ１０２においてカウント期間ではないと判定された場合には、ステップＳ１０７においてカウンタ２８からのカウント値の読み出しを行う。その後、ステップＳ１０１へ戻り、同様の手順を繰り返し実行する。

このように、本実施形態によれば、光電変換装置における消費電力の低減と回路動作の安定性の向上とを実現することができる。

［第４実施形態］
本発明の第４実施形態による光電変換装置について、図８乃至図１０を用いて説明する。第１乃至第３実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図８は、本実施形態による光電変換装置における画素の概略構成を説明する図である。図９は、本実施形態による光電変換装置における画素の構成例を示す回路図である。図１０は、本実施形態による光電変換装置の動作を示すタイミング図である。

本実施形態による光電変換装置における画素Ｐは、図８に示すように、信号生成回路１２が、カソード電圧制御回路１４及び制御回路１６に加え、電源電圧制御回路２４を更に有している。これに伴い、カソード電圧制御回路１４及び制御回路１６の構成が、第１乃至第３実施形態による光電変換装置とは異なっている。その他の点については、第１乃至第３実施形態による光電変換装置と同様である。なお、本明細書では、電源電圧制御回路２４を電源電圧制御部と表記することがある。

すなわち、本実施形態による光電変換装置におけるカソード電圧制御回路１４は、例えば図９に示すように、Ｐ型ＭＯＳトランジスタＭＰ１と、Ｎ型ＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３と、により構成されうる。フォトダイオードＰＤのカソード端子には、Ｐ型ＭＯＳトランジスタＭＰ１のドレイン端子と、Ｎ型ＭＯＳトランジスタＭＮ１のドレイン端子と、Ｎ型ＭＯＳトランジスタＭＮ３のドレイン端子と、が接続されている。Ｎ型ＭＯＳトランジスタＭＮ１のソース端子は、Ｎ型ＭＯＳトランジスタＭＮ２のドレイン端子に接続されている。Ｎ型ＭＯＳトランジスタＭＮ２のソース端子及びＮ型ＭＯＳトランジスタＭＮ３のソース端子は、電圧Ｖｓｓの基準電圧ノードに接続されている。

また、本実施形態による光電変換装置における制御回路１６は、例えば図９に示すように、タイミング制御回路２０，２２により構成されうる。フォトダイオードＰＤのカソード端子、Ｐ型ＭＯＳトランジスタＭＰ１のドレイン端子及びＮ型ＭＯＳトランジスタＭＮ１，ＭＮ３のドレイン端子の接続ノードは、タイミング制御回路２０，２２を介して、カウンタ２８に接続されている。Ｎ型ＭＯＳトランジスタＭＮ１のゲート端子は、タイミング制御回路２０に接続されている。Ｐ型ＭＯＳトランジスタＭＰ１のゲート端子及びＮ型ＭＯＳトランジスタＭＮ２のゲート端子は、タイミング制御回路２２に接続されている。Ｎ型ＭＯＳトランジスタＭＮ３のゲート端子は、カウンタ２８に接続されている。

また、電源電圧制御回路２４は、Ｐ型ＭＯＳトランジスタＭＰ２を有する。Ｐ型ＭＯＳトランジスタＭＰ２のドレイン端子は、Ｐ型ＭＯＳトランジスタＭＰ１のソース端子に接続されている。Ｐ型ＭＯＳトランジスタＭＰ２のソース端子は、電圧Ｖｄｄの電源ノードに接続されている。Ｐ型ＭＯＳトランジスタＭＰ２のゲート端子は、カウンタ２８に接続されている。

タイミング制御回路２０，２２は、第３実施形態と同様、フォトダイオードＰＤのカソード端子の電圧Ｖｃの変化に応じて、カソード電圧制御回路１４におけるリチャージ動作やクエンチ動作のタイミングを制御するための回路である。タイミング制御回路２０，２２が光子検出パルスＰｐとして出力する波形成形部としての機能を備えることも同様である。

Ｐ型ＭＯＳトランジスタＭＰ１及びＮ型ＭＯＳトランジスタＭＮ２は、タイミング制御回路２２から出力される制御信号Ｐｒ′によって制御される。Ｎ型ＭＯＳトランジスタＭＮ１は、タイミング制御回路２０から出力される制御信号Ｐｑ′によって制御される。Ｐ型ＭＯＳトランジスタＭＰ２及びＮ型ＭＯＳトランジスタＭＮ３は、カウンタ２８から出力される設定値検出信号Ｐｃｔｌによって制御される。

カウンタ２８のカウント値が任意の設定値Ｎに到達すると、設定値検出信号ＰｃｔｌがＨレベルとなり、電源電圧制御回路２４のＰ型ＭＯＳトランジスタＭＰ２がオフになる。これにより、カソード電圧制御回路１４によるＰ型ＭＯＳトランジスタＭＰ１への電源電圧の供給を停止し、フォトダイオードＰＤのカソード端子のリチャージを停止する。また、設定値検出信号ＰｃｔｌがＨレベルになることで、カソード電圧制御回路１４のＮ型ＭＯＳトランジスタＭＮ３がオンになり、フォトダイオードＰＤのカソード端子の電圧Ｖｃは電圧Ｖｓｓに固定される。この意味で、電源電圧制御回路２４は、フォトダイオードＰＤへの印加電圧、より具体的には、フォトダイオードＰＤのカソード端子に供給される電源電圧を制御する制御部として機能する。

次に、本実施形態による光電変換装置の動作例について、図１０を用いて説明する。図１０には、電圧Ｖｃ、光子検出パルスＰｐ、設定値検出信号Ｐｃｔｌのほか、光子入射タイミング、カウント値、カウント値リセット及びカウント値読み出しのタイミングを示している。

ここでは、タイミング制御回路２０は、フォトダイオードＰＤのカソード端子の電圧Ｖｃの変化をパルス信号に変換した信号を、所定の遅延時間の後に、論理が反転した制御信号Ｐｑ′として出力するものとする。また、タイミング制御回路２２は、制御信号Ｐｑ′を、所定の遅延時間の後に、論理が反転した制御信号Ｐｒ′として出力するものとする。

まず、時刻ｔ１において、カウント値リセット信号がＨレベルとなり、カウンタ２８のカウント値が０にリセットされる。

フォトダイオードＰＤに光子が入射すると、フォトダイオードＰＤでアバランシェ電流が発生し、フォトダイオードＰＤのカソード端子の電圧Ｖｃが低下する。カソード端子の電圧Ｖｃが下がり始めると、電圧Ｖｃの変化を受けてタイミング制御回路２０から出力される制御信号Ｐｑ′が所定の遅延時間の後にＨレベルとなる。このとき、初期状態においてタイミング制御回路２２から出力される制御信号Ｐｒ′はＨレベルであるため、Ｈレベルの制御信号Ｐｑ′，Ｐｒ′を受けてＮ型ＭＯＳトランジスタＭＮ１，ＭＮ２がオンになる。これにより、Ｎ型ＭＯＳトランジスタＭＮ１，ＭＮ２を介して電圧Ｖｃの降下は更に進み、フォトダイオードＰＤの両端子間に加わる逆バイアス電圧はブレイクダウン電圧Ｖｂｄ未満となり、アバランシェ電流は発生しなくなる（クエンチ動作）。

次に、Ｈレベルの制御信号Ｐｑ′を受けて所定の遅延時間の後に制御信号Ｐｒ′がＬレベルになると、Ｐ型ＭＯＳトランジスタＭＰ１がオンになり、Ｎ型ＭＯＳトランジスタＭＮ２がオフになる。これにより、フォトダイオードＰＤのリチャージが開始され、フォトダイオードＰＤの両端子間に加わる逆バイアス電圧は、再びブレイクダウン電圧Ｖｂｄ以上の電圧に戻る（リチャージ動作）。

上述したリチャージ動作とクエンチ動作とが光子が入射するたびに繰り返し行われ、繰り返しの数に応じた数の光子検出パルスＰｐが制御回路１６からカウンタ２８へと出力される。カウンタ２８は、制御回路１６から出力される光子検出パルスＰｐを計数する。この一連の動作は、光子検出パルスＰｐの計数値が所定の設定値Ｎに到達する時刻ｔ２まで繰り返される。

時刻ｔ２において、カウント値が任意の設定値Ｎに到達すると、カウンタ２８は、設定値検出信号ＰｃｔｌをＬレベルからＨレベルへと制御する。これにより、Ｐ型ＭＯＳトランジスタＭＰ２がオフ、Ｎ型ＭＯＳトランジスタＭＮ３がオンになる。その結果、フォトダイオードＰＤのカソード端子はＮ型ＭＯＳトランジスタＭＮ３を介して基準電圧ノードに接続され、カソード端子の電圧Ｖｃは電圧Ｖｓｓまで低下する。このとき、フォトダイオードＰＤの両端子間に加わる逆バイアス電圧はブレイクダウン電圧Ｖｂｄ未満となるため、アバランシェ電流は発生しなくなり、カソード電圧はＶｓｓで固定される。これにより、カソード電圧制御回路１４及び制御回路１６の回路動作は停止状態となり、消費電力は最小限に抑えられる。

次いで、時刻ｔ３において、カウンタ２８が保持するカウント値（設定値Ｎ）が、外部回路へと読み出される。

次いで、時刻ｔ４において、カウント値リセット信号がＨレベルとなり、カウンタ２８のカウント値が０にリセットされる。これにより、同様の動作により、入射光子数のカウントが新たに開始される。

次いで、時刻ｔ５において、カウンタ２８が保持するカウント値（Ｎ−４）が、外部回路へと読み出される。

次いで、時刻ｔ６において、カウント値リセット信号がＨレベルとなり、カウンタ２８のカウント値が０にリセットされる。なお、時刻ｔ６の時点までカウント値は設定値Ｎに達していないため、時刻ｔ４から時刻ｔ６の期間において、設定値検出信号ＰｃｔｌはＬレベルのままである。このように、カウント値が任意の設定値Ｎに到達しない限り、光子検出動作はカウント値がリセットされる直前まで継続される。

このように、本実施形態によれば、光電変換装置における消費電力の低減と回路動作の安定性の向上とを実現することができる。

［第５実施形態］
本発明の第５実施形態による光電変換装置について、図１１及び図１２を用いて説明する。第１乃至第４実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１１は、本実施形態による光電変換装置における画素の概略構成を説明する図である。図１２は、本実施形態による光電変換装置における画素の構成例を示す回路図である。

本実施形態による光電変換装置における画素Ｐは、図１１に示すように、信号生成回路１２が、カソード電圧制御回路１４及び制御回路１６に加え、アノード電圧制御回路２６を更に有している。これに伴い、カソード電圧制御回路１４及び制御回路１６の構成が、第１乃至第４実施形態による光電変換装置とは異なっている。その他の点については、第１乃至第４実施形態による光電変換装置と同様である。なお、本明細書では、アノード電圧制御回路２６をアノード電圧制御部と表記することがある。

すなわち、本実施形態による光電変換装置におけるカソード電圧制御回路１４は、例えば図１２に示すように、Ｐ型ＭＯＳトランジスタＭＰ１により構成されうる。フォトダイオードＰＤのカソード端子には、Ｐ型ＭＯＳトランジスタＭＰ１のドレイン端子が接続されている。Ｐ型ＭＯＳトランジスタＭＰ１のソース端子は、電圧Ｖｄｄの電源ノードに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１のゲート端子には、電圧Ｖｑｎｃが供給される。

また、本実施形態による光電変換装置における制御回路１６は、例えば図１２に示すように、インバータ回路ＩＮＶにより構成されうる。フォトダイオードＰＤのカソード端子とＰ型ＭＯＳトランジスタＭＰ１のドレイン端子との接続ノードは、インバータ回路ＩＮＶの入力端子に接続されている。インバータ回路ＩＮＶの出力端子は、カウンタ２８に接続されている。

また、アノード電圧制御回路２６は、スイッチＳＷを有している。スイッチＳＷは、カウンタ２８から供給される設定値検出信号Ｐｃｔｌに応じて、フォトダイオードＰＤのアノード端子に供給する電圧を電圧Ｖａ１及び電圧Ｖａ２のうちのいずれかに切り替える機能を備える。例えば、アノード電圧制御回路２６は、設定値検出信号ＰｃｔｌがＬレベルのときは、フォトダイオードＰＤのアノード端子に電圧Ｖａ１を供給する。一方、設定値検出信号ＰｃｔｌがＨレベルのときは、フォトダイオードＰＤのアノード端子に電圧Ｖａ２を供給するように、スイッチＳＷを切り替える。すなわち、アノード電圧制御回路２６は、フォトダイオードＰＤへの印加電圧、より具体的には、フォトダイオードＰＤのアノード端子への印加電圧を制御する制御部として機能する。ここで、電圧Ｖａ１，Ｖａ２は、電圧Ｖｄｄ及びブレイクダウン電圧Ｖｂｄに対して以下の関係を有する。
｜Ｖｄｄ−Ｖａ１｜＞｜Ｖｂｄ｜＞｜Ｖｄｄ−Ｖａ２｜

カウンタ２８は、カウント値が任意の設定値Ｎ未満のとき、Ｌレベルの設定値検出信号Ｐｃｔｌを出力する。アノード電圧制御回路２６は、Ｌレベルの設定値検出信号Ｐｃｔｌを受けて、フォトダイオードＰＤのアノード端子に電圧Ｖａ１を供給するように、スイッチＳＷを制御する。このとき、フォトダイオードＰＤの両端子間に加わる電圧（Ｖｄｄ−Ｖａ１）は、フォトダイオードＰＤのブレイクダウン電圧Ｖｂｄよりも大きいため、光子の入射によりアバランシェ増幅が発生する条件となる。

カウンタ２８は、カウント値が任意の設定値Ｎに到達したとき、Ｈレベルの設定値検出信号Ｐｃｔｌを出力する。アノード電圧制御回路２６は、Ｈレベルの設定値検出信号Ｐｃｔｌを受けて、フォトダイオードＰＤのアノード端子に電圧Ｖａ２を供給するように、スイッチＳＷを制御する。このとき、フォトダイオードＰＤの両端子間に加わる電圧（Ｖｄｄ−Ｖａ２）は、フォトダイオードＰＤのブレイクダウン電圧Ｖｂｄ未満であるため、光子の入射によりアバランシェ増幅は発生しない。

したがって、本実施形態による光電変換装置においても、カウント値が任意の設定値Ｎに到達すると、カウンタ２８のカウント値がリセットされるまでの間、信号生成回路１２の動作は停止する。

このように、本実施形態によれば、光電変換装置における消費電力の低減と回路動作の安定性の向上とを実現することができる。

［第６実施形態］
本発明の第６実施形態による撮像システムについて、図１３を用いて説明する。図１３は、本実施形態による撮像システムの概略構成を示すブロック図である。

上記第１乃至第５実施形態で述べた光電変換装置１００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図１３には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

図１３に例示した撮像システム２００は、撮像装置２０１、被写体の光学像を撮像装置２０１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置２０１に光を集光する光学系である。撮像装置２０１は、第１乃至第５実施形態のいずれかで説明した光電変換装置１００であって、レンズ２０２により結像された光学像を画像データに変換する。

撮像システム２００は、また、撮像装置２０１より出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、撮像装置２０１が出力するアナログ信号をデジタル信号に変換するＡＤ変換を行う。また、信号処理部２０８はその他、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部２０８の一部であるＡＤ変換部は、撮像装置２０１が設けられた半導体基板に形成されていてもよいし、撮像装置２０１とは別の半導体基板に形成されていてもよい。また、撮像装置２０１と信号処理部２０８とが同一の半導体基板に形成されていてもよい。

撮像システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。

更に撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は少なくとも撮像装置２０１と、撮像装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。

撮像装置２０１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。

このように、本実施形態によれば、第１乃至第５実施形態による光電変換装置１００を適用した撮像システムを実現することができる。

［第７実施形態］
本発明の第７実施形態による撮像システム及び移動体について、図１４を用いて説明する。図１４は、本実施形態による撮像システム及び移動体の構成を示す図である。

図１４（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第５実施形態のいずれかに記載の光電変換装置１００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１４（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。

例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

また、上記第１乃至第５実施形態において示したカソード電圧制御回路１４、制御回路１６等の回路構成は、一例を示したものであり、同様の動作を実現しうる他の回路によって構成することも可能である。

また、上記第６及び第７実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図１３及び図１４に示した構成に限定されるものではない。

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

Ｐ…画素
ＰＤ…フォトダイオード
１２…信号生成回路
１４…カソード電圧制御回路
１６…制御回路
２０，２２…タイミング制御回路
２４…電源電圧制御回路
２６…アノード電圧制御回路
１００…光電変換装置

Claims (15)

1. アバランシェ増幅型のフォトダイオードと、
   前記フォトダイオードのカソード端子及びアノード端子のうちの一方の端子に接続された信号生成部であって、前記フォトダイオードの前記一方の端子への印加電圧を制御する制御部を有し、前記フォトダイオードへの光子の入射により生じた出力に基づく光子検出パルスを生成する信号生成部と、
   前記信号生成部から出力される前記光子検出パルスをカウントするカウンタと、を有し、
   前記カウンタは、前記光子検出パルスのカウント値が所定の設定値に到達した場合に、設定値検出信号を出力し、
   前記制御部は、前記設定値検出信号を受信した場合に、前記フォトダイオードでのアバランシェ電流の発生を停止するように、前記フォトダイオードへの前記印加電圧を制御する
   ことを特徴とする光電変換装置。
2. 前記制御部は、前記フォトダイオードの前記カソード端子への前記印加電圧を制御するカソード電圧制御部であり、前記設定値検出信号によって前記カソード電圧制御部を制御することにより、前記フォトダイオードでのアバランシェ電流の発生を停止する
   ことを特徴とする請求項１記載の光電変換装置。
3. 前記カソード電圧制御部は、前記フォトダイオードへの前記印加電圧を増加するリチャージ回路を有し、前記設定値検出信号に応じて前記リチャージ回路をオフにする
   ことを特徴とする請求項２記載の光電変換装置。
4. 前記カソード電圧制御部は、前記フォトダイオードへの前記印加電圧を低下するクエンチ回路を有し、前記設定値検出信号に応じて前記クエンチ回路をオンにする
   ことを特徴とする請求項２記載の光電変換装置。
5. 前記カソード電圧制御部は、前記フォトダイオードへの前記印加電圧を増加するリチャージ回路と、前記フォトダイオードへの前記印加電圧を低下するクエンチ回路と、前記フォトダイオードへの光子の入射に応じた所定のタイミングでクエンチ制御信号及びリチャージ制御信号を出力するタイミング制御部と、を有し、
   前記カソード電圧制御部は、前記リチャージ制御信号又は前記設定値検出信号に応じて前記リチャージ回路をオフにし、前記クエンチ制御信号又は前記設定値検出信号に応じて前記クエンチ回路をオンにする
   ことを特徴とする請求項２記載の光電変換装置。
6. 前記リチャージ回路は、前記設定値検出信号に応じて電源ノードから前記フォトダイオードの前記カソード端子への電源電圧の供給を停止する
   ことを特徴とする請求項３又は５記載の光電変換装置。
7. 前記クエンチ回路は、前記設定値検出信号に応じて基準電圧ノードから前記フォトダイオードの前記カソード端子へ基準電圧を供給する
   ことを特徴とする請求項４又は５記載の光電変換装置。
8. 前記制御部は、前記フォトダイオードの前記アノード端子への前記印加電圧を制御するアノード電圧制御部であり、前記設定値検出信号によって前記アノード電圧制御部を制御することにより、前記フォトダイオードでのアバランシェ電流の発生を停止する
   ことを特徴とする請求項１記載の光電変換装置。
9. 前記制御部は、前記フォトダイオードの前記カソード端子に供給される電源電圧を制御する電源電圧制御部であり、前記電源電圧制御部を制御することにより、前記フォトダイオードでのアバランシェ電流の発生を停止する
   ことを特徴とする請求項１記載の光電変換装置。
10. 前記フォトダイオードと、前記信号生成部と、前記カウンタと、を各々が含む複数の画素が複数の行及び複数の画素に渡って配された画素領域を有する
    ことを特徴とする請求項１乃至９のいずれか１項に記載の光電変換装置。
11. 前記リチャージ回路は、Ｐ型ＭＯＳトランジスタにより構成され、
    前記クエンチ回路は、Ｎ型ＭＯＳトランジスタにより構成される
    ことを特徴とする請求項５記載の光電変換装置。
12. 前記制御部は、パッシブクエンチ回路である
    ことを特徴とする請求項１記載の光電変換装置。
13. アバランシェ増幅型のフォトダイオードと、前記フォトダイオードのカソード端子及びアノード端子のうちの一方の端子に接続された信号生成部であって、前記フォトダイオードの前記一方の端子への印加電圧を制御し、前記フォトダイオードへの光子の入射により生じた出力に基づく光子検出パルスを生成する信号生成部と、前記信号生成部から出力される前記光子検出パルスをカウントするカウンタと、を有する光電変換装置の駆動方法であって、
    前記カウンタのリセットからカウント値を読み出すまでのカウント期間において、前記カウント値が所定の設定値に到達していない場合は、前記光子検出パルスに応じて前記カウント値を増加し、前記カウント値が前記設定値に到達した場合は、前記フォトダイオードでのアバランシェ電流の発生を停止する
    ことを特徴とする光電変換装置の駆動方法。
14. 請求項１乃至１２のいずれか１項に記載の光電変換装置と、
    前記光電変換装置から出力される信号を処理する信号処理部と
    を有することを特徴とする撮像システム。
15. 移動体であって、
    請求項１乃至１２のいずれか１項に記載の光電変換装置と、
    前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて前記移動体を制御する制御手段と
    を有することを特徴とする移動体。

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