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JP6672421B2 - シリコン及びシリコンゲルマニウムのナノワイヤ構造 - Google Patents

シリコン及びシリコンゲルマニウムのナノワイヤ構造 Download PDF

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Description

開示の実施形態は、シリコン及びシリコンゲルマニウムのナノワイヤ構造に関する。
１５ｎｍノードより先までのマイクロエレクトロニクスデバイス寸法のスケーリング時に移動度向上及び短チャネル制御を維持することは、デバイス製造における難題をもたらすものである。デバイスを製造するために使用されるナノワイヤは、短チャネル制御の改善をもたらす。例えば、シリコンゲルマニウム（ＳｉｘＧｅ１−ｘ）ナノワイヤチャネル構造（ただし、ｘ＜０．５）は、より高電圧での動作を利用する数多くの従来製品での使用に適した妥当なＥｇで移動度向上をもたらす。また、シリコンゲルマニウム（ＳｉｘＧｅ１−ｘ）ナノワイヤチャネル（ただし、ｘ＞０．５）は、（例えば、移動式／手持式の分野における低電圧製品に好適な）より低いＥｇｓで高められた移動度をもたらす。
ナノワイヤデバイス及びその製造方法を提供する。
一態様において、デバイスを製造する方法は、基板上にエピタキシャルシリコンゲルマニウムを形成し、前記エピタキシャルシリコンゲルマニウム上にエピタキシャルシリコンを形成し、前記エピタキシャルシリコンゲルマニウム上に配置された前記エピタキシャルシリコンをパターニングして複数のフィン構造を形成し、前記複数のフィン構造上にそれらを横切って複数のスペーサを形成し、前記複数のスペーサに隣接した前記基板のソース／ドレイン領域から前記フィン構造の一部を除去し、その後、前記ソース／ドレイン領域上にソース／ドレイン構造を形成し、前記スペーサ同士の間に配置された前記フィン構造から前記エピタキシャルシリコンの層及び前記エピタキシャルシリコンゲルマニウムの層のうちの一方を除去することを有する。
本明細書は、特定の実施形態に注目し且つ区別して要求する請求項で締めくくられるが、以下の図を含む添付図面とともに以下の実施形態の説明を読むことで、様々な実施形態の利点を更に容易に解明することができる。
実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係る構造を形成する方法を示す図である。 実施形態に係るシステムを示す図である。
以下の詳細な説明においては、実施され得る特定の実施形態を例として示す添付図面を参照する。それらの実施形態は、当業者がそれら実施形態を実施することができるように十分に詳細に説明される。理解されるように、様々な実施形態は、相異なるものであったとしても、必ずしも相互に排他的なものではない。例えば、１つの実施形態に関連してここに記載される特定の機能、構造又は特徴は、それらの精神及び範囲を逸脱することなく、その他の実施形態内で用いられ得る。また、理解されるように、開示の各実施形態内の個々の要素の位置又は構成は、それらの精神及び範囲を逸脱することなく変更され得る。故に、以下の詳細な説明は限定的な意味で解されるべきものではなく、実施形態の範囲は、適切に解釈される添付の請求項、並びに請求項の権利範囲に均等な範囲全体、によってのみ定められるものである。図面において、複数の図を通して、同一あるいは同様の機能は似通った参照符号によって参照することとする。
例えばナノワイヤデバイス構造などのマイクロエレクトロニクス構造の形成方法及び使用方法、並びに関連構造を説明する。これらの方法及び構造は、ソース／ドレイン構造を有する基板とソース／ドレイン構造間の複数のナノワイヤとを有するナノワイヤデバイスを形成することを含み得る。これら複数のナノワイヤチャネル構造は、互いに上下に積層される。ここに含まれる様々な実施形態は、１５ｎｍノードより先のデバイス寸法スケーリング時にも移動度向上及び短チャネル制御を可能にする。実施形態は更に、基板からのチャネルのアイソレーションの強化、スペーサ−ギャップ分離に付随するキャパシタンスの低減、及びナノワイヤを用いた縦方向アーキテクチャのスケーリングを可能にする。
図１ａ−１ｎは、例えばナノワイヤデバイス構造を形成するなどの、マイクロエレクトロニクス構造を形成する実施形態を例示している。図１ａは基板１００を示している。一実施形態において、基板１００はバルクシリコン基板１００を有し得る。他の実施形態において、基板１００は、シリコン・オン・インシュレータ（ＳＯＩ）基板を有し得るが、好適な如何なる種類の基板材料を含んでいてもよい。一実施形態において、基板１００上に、エピタキシャル成長により、第１のシリコンゲルマニウム材料１０２が成長され得る。一実施形態において、第１のエピタキシャルシリコンゲルマニウム１０２上に、第一のシリコン材料１０４がエピタキシャル成長され得る。第１のシリコン層１０４上に第２層のシリコンゲルマニウム１０２’が形成され、第２のシリコンゲルマニウム１０２’上に第２層のシリコン１０４’が形成され得る。他の一実施形態において、基板上に形成される交互のエピタキシャルシリコンゲルマニウム層１０２／エピタキシャルシリコン層１０４の数は、具体的な用途に応じて様々になり得る。他の一実施形態において、層の順序は、エピタキシャルシリコン１０４及びエピタキシャルシリコンゲルマニウム１０２の交互層が基板１００上に形成されるように逆にされてもよい。
一実施形態において、シリコンゲルマニウム／シリコン／シリコンゲルマニウム／シリコンのエピタキシャルスタック（積層体）１２０が、従来からのパターニング／エッチング技術を用いてパターニングされ得る（図１ｂ）。例えば、スタック構造１２０は、例えばシャロートレンチアイソレーション（ＳＴＩ）プロセスにおけるものなどの、トレンチエッチプロセスにてエッチングされることができ、複数のフィン構造１０７を形成するように基板１００内に複数のトレンチ１０１が形成され得る。形成されたフィン構造１０７の各々は、トレンチ１０１内に形成され得る酸化物１０３によって互いに分離され得る。
一実施形態において、フィン構造１０７は、ゲートオールアラウンド（gate all around；ＧＡＡ、全周ゲート）ナノワイヤデバイスのデュアルチャネル部を有し得る。デバイス内のチャネルの数は、フィン構造１０７内の層数に依存することになる。フィン構造１０７はナノワイヤ構造を有し得る。スペーサ１０６が、フィン構造１０７に対して直交配置されて、フィン構造１０７上にこれらフィン構造１０７を横切って形成され得る（図１ｃ）。一実施形態において、スペーサ１０６は、プロセスにおいてフィン構造１０７の材料に対して選択的な材料を有し得る。
一実施形態において、ゲート電極材料１０８が、スペーサ１０６同士内／間に、スペーサ１０６同士の間に位置するフィン構造１０７部分の周りに形成され得る。一実施形態において、ゲート電極材料がフィン構造１０７の一部の周りに形成されて、ゲートの両側にスペーサ１０６が形成されてもよい。ゲート１０８は、一部の例においてポリシリコンを有することができ、また、犠牲ゲート構造１０８を有していてもよい。一実施形態において、フィン構造１０７の一部が基板１００から除去されて、ソース／ドレイン領域１０９が露出され得る（図１ｄ）。一実施形態において、フィン構造１０７の該一部は、ソース／ドレイン領域１０９を露出させるように、ドライエッチングプロセスによってエッチングされ得る。一実施形態において、ソース／ドレイン領域１０９は、基板１００又は底部ワイヤ（１０２又は１０４）の何れか上で終端するようにエッチングされ得る。具体的なデバイスニーズに応じて、必要に応じてのアンダーカット・ウェットあるいはドライエッチングプロセスを用いて、ゲート１０８領域／チップ（tip）オーバーラップ領域の更なる材料を除去してもよい。
一実施形態において、エピタキシャル成長技術を用いて、シリコン又はシリコンゲルマニウムのソース・ドレイン構造１１０が、ソース／ドレイン領域１０９に成長され（図１ｅ）、スペーサ１０６間に配置されたフィン構造１０７の部分に結合され得る。一実施形態において、エピタキシャルソース／ドレイン構造１１０は、具体的な用途のデバイス型に応じて、ＮＭＯＳデバイスではｎドープされたシリコン、ＰＭＯＳデバイスではｐドープされたシリコン／シリコンゲルマニウムとし得る。ドーピングは、エピタキシャルプロセスにて、イオン注入によって、プラズマドーピングによって、固体ソース（源）ドーピングによって、あるいは技術的に知られたその他の方法によって導入され得る。
チップとソース／ドレインとのジャンクション（接合）は、異なるドーパント種及び濃度でドープされたエピタキシャルレイヤ群を組み合わせることによって工学設計されることができる。例えば、ＰＭＯＳデバイスのシリコンチャネルに歪みを付与するためにシリコンゲルマニウムのソース／ドレインが使用される場合、ソース／ドレインのシリコンゲルマニウムエピタキシャル構造１１０を成長させる前に、先ず、シリコンエッチング停止層／チップ１１２を成長させることで、後続のシリコンゲルマニウムエッチング中にソース／ドレイン領域１０９をエッチングしてしまうことが回避される（図１ｆ）。換言すれば、ＰＭＯＳチップ材料は、後のシリコンゲルマニウムエッチングプロセスに耐性を有する必要がある。
基板１００上に、ソース／ドレイン構造１１０、ゲート１０８及びスペーサ１０６を覆って、層間誘電体（ＩＬＤ）（図示せず）が形成され得る。一実施形態において、化学的機械的研磨（ＣＭＰ）により、犠牲ポリゲート１０８の頂部が開放され得る。そして、スペーサ材料１０６同士の間から犠牲ゲート電極材料１０８が除去され得る（図１ｇ）。図１ｈは、スペーサ材料１０６間の内側の様子を示しており、２つのスペーサ（一方のみが示されている）間にフィン構造１０７が配置されている。一実施形態において、フィン構造１０７からシリコン層１０４、１０４’が選択的に除去され、シリコンゲルマニウムチャネル１０２、１０２’間にギャップ（間隙）１１１が空けられ得る（図１ｉ）。一実施形態において、シリコン層１０４、１０４’は、シリコンゲルマニウムナノワイヤ構造１０２、１０２’をエッチングせずにシリコン１０４、１０４’を選択的に除去するウェットエッチングを用いて、選択的にエッチングされ得る。シリコンを選択的にエッチングすることには、例えば、水酸化アンモニウム及び水酸化カリウムを含む含水水酸化物ケミストリなどのエッチングケミストリが使用され得る。
他の一実施形態においては、フィン構造１０７及び側壁からシリコンゲルマニウム層１０２、１０２’が選択的に除去され、シリコンチャネル層１０４、１０４’間にギャップ（間隙）１１３が空けられ得る（図１ｊ）。一実施形態において、シリコンゲルマニウム１０２、１０２’は、シリコンナノワイヤチャネル１０４、１０４’をエッチングせずにシリコンゲルマニウムを選択的に除去するウェットエッチングを用いて、選択的にエッチングされ得る。シリコンゲルマニウムを選択的にエッチングすることには、例えばカルボン酸／硝酸／ＨＦケミストリ及びクエン酸／硝酸／ＨＦなどのエッチングケミストリが使用され得る。故に、スペーサ１０６間で、フィン構造１０７からシリコン層が除去されてシリコンゲルマニウムナノワイヤ１０２、１０２’を形成するか、フィン構造１０７からシリコンゲルマニウム層が除去されてシリコンチャネルナノワイヤ１０４、１０４’構造を形成するか、の何れかが行われ得る。一実施形態において、例えば、インバータ構造内のＮＭＯＳのＳｉ及びＰＭＯＳのＳｉＧｅのように、同一ウェハ上、同一ダイ内、あるいは同一回路上に、シリコンチャネル材料とシリコンゲルマニウムチャネル材料との双方が存在し得る。同一回路内にＮＭＯＳのＳｉ及びＰＭＯＳのＳｉＧｅを有する一実施形態において、Ｓｉチャネル厚さ（ＳｉＧｅ層間）及びＳｉＧｅチャネル厚さ（Ｓｉ層間）は共に、回路性能及び／又は回路最小動作電圧を改善するように選定され得る。一実施形態において、回路性能及び／又は回路最小動作電圧を改善するために、エッチングプロセスにより、同一回路内の異なるデバイス間でワイヤ数が変えられてもよい。
スペーサ１０６間のチャネル領域を囲むようにゲート誘電体材料１１５が形成され得る。一実施形態において、ゲート誘電体材料１１５は、誘電率が約４より高い値を有し得るｈｉｇｈ−ｋゲート誘電体材料を有することができる。一実施形態において、ゲート誘電体材料１１５は、スペーサ１０６間のシリコンナノワイヤ構造１０４、１０４’の四方にコンフォーマル（共形）に形成され得る（図１ｋ）。他の一実施形態において、ゲート誘電体材料１１５は、スペーサ１０６間のシリコンゲルマニウムナノワイヤ構造１０２、１０２’の四方に形成され得る（図示せず）。
そして、ゲート誘電体材料１１５の周りにゲート電極材料１１７が形成され得る（図１ｌ）。ゲート電極材料１１７は、例えばＴｉ、Ｗ、Ｔａ、Ａｌの純金属及び合金などのメタルゲート電極材料（例えばＴａＮ、ＴｉＮなどの窒化物を含む）を有することができ、また、例えばＥｒ、Ｄｙなどのレアアースとの合金、又は例えばＰｔなどの貴金属を含み得る。シリコンナノワイヤ構造１０４、１０４’間のギャップ１１３は、ゲート電極材料１１７で充填され得る。他の一実施形態において、シリコンゲルマニウムナノワイヤ構造１０２、１０２’間のギャップ１１１は、ゲート電極材料１１７で充填され得る（図示せず）。一実施形態において、基板１００上で更に標準ＣＭＯＳプロセスが実行され、ここでの実施形態に従ったＣＭＯＳデバイスが製造され得る。
一実施形態において、ＮＭＯＳデバイス及び／又はＰＭＯＳデバイスが形成され得る。図１ｍは、形成され得るＮＭＯＳデバイス（単一のシリコンチャネルが描写されている）を示しており、具体的な用途に応じて、トレンチコンタクト１１９がソース・ドレイン構造１１０に結合し得る。ソース・ドレイン構造１１０は、一部の例において、ｎ＋にドープされたシリコンとし得る。一部の例においてｎ−ドープされ得るシリコンエピタキシャルチップ１１２が、ソース・ドレイン構造１１０と基板１００との間に配置され得る。ゲート電極材料１１７がシリコンナノワイヤチャネル１０４を取り囲み得る。
図１ｎは、ＰＭＯＳデバイス（単一のシリコンチャネル１０４が描写されている）を示しており、具体的な用途に応じて、トレンチコンタクト１１９がソース・ドレイン構造１１０に結合し得る。ソース・ドレイン構造１１０は、一部の例において、Ｐ＋にドープされたシリコンゲルマニウムとし得る。一部の例においてｐ−ドープされ得るシリコンエピタキシャルチップ／エッチングストッパ１２０が、ソース・ドレイン構造１１０と基板１００との間に配置され得る。ゲート電極材料１１７が、一部の例において歪みシリコンチャネル１０４を有し得るシリコンチャネル１０４を取り囲み得る。
一部の例において、シリコンゲルマニウムチャネル構造（例えば、図１ｉに示したものなど）を使用するデバイスは、シリコンゲルマニウム特性による高キャリア移動度を有することによって有利となり得る。一実施形態において、ゲートアールアラウンド・シリコンゲルマニウムチャネルデバイスプロセスは、エピタキシャルレイヤスタック１２０が逆にされることを除いて、すなわち、基板上に先ずシリコン材料１０４が形成され、該シリコン上にシリコンゲルマニウムが形成されることを除いて、ゲートアールアラウンド・シリコンチャネルデバイスプロセスと同様とし得る。この下層のシリコンはシリコンゲルマニウムに対して選択的に除去されることになるので、ソース／ドレインはシリコンゲルマニウムを有し、犠牲ゲート電極材料の下のエッチングストッパも同様にシリコンゲルマニウムを有し、基板エッチングが回避される。
ここでの実施形態は、セルフアラインされるゲートオールアラウンド（ＧＡＡ）型のシリコンチャネル及びシリコンゲルマニウムチャネルのトランジスタ構造及びデバイスの製造を可能にする。ナノワイヤチャネルデバイスは、短チャネル効果（ＳＣＥ）の低減により、より低いサブスレッショルドリークを示す。ＧＡＡ型ＳｉＧｅ高移動度チャネルデバイスの実装は、例えば、ＳＣＥ効果を抑圧する。（ＧＡＡ）デバイスは、チャネルに対する静電的ゲート制御を最大化することができる。
一実施形態において、ここでの様々な実施形態に従って製造されるデバイスは、強化された基板アイソレーションを備え得る。図２ａを参照するに、基板２００上に配置される底部ナノワイヤチャネル２０２は、一部の例において、劣悪なサブフィンリークを有する短絡されたトライゲートを有し得る。１つの対策は、シリコン・オン・インシュレータ（ＳＯＩ）基板２０１上にデバイスを形成することを有し（図２ｂ−２ｃ）、その場合、ソース／ドレイン構造２１０及びナノワイヤ構造２０４は、（図２ａに示したように）バルクシリコン基板２００上に配置されるのでなく、例えば酸化物材料２０３などの絶縁体材料２０３上に配置される。ＳＯＩ基板２０１を用いることにより、底部ナノワイヤ２０４の幾何学形状は、ナノワイヤフィン構造（例えば、図１ｂのナノワイヤフィン構造１０７と同様）のシリコンゲルマニウムエッチングの後、且つゲート電極材料（例えば、図１ｌのゲート電極材料１１７と同様）を形成する前に、底部酸化物をエッチングすることによって画成され得る。
例えば、図２ｄは、誘電体をエッチングして１つのナノワイヤと１つのトライゲートとを形成することを示しており、図２ｅは、誘電体をエッチングして２つのナノワイヤを有するデバイスを形成することを示している。他の一実施形態において、強化された基板アイソレーションは、トレンチエッチング後にフィン２０７の側壁にフィンスペーサ２１１（図２ｆ）を形成することによって達成され得る。その後、底部フィン領域２１６を露出させるように第２のトレンチエッチング２１４が行われ、そして、底部フィン領域２１６のシリコン部分が酸化され得る（図２ｇ）。故に、デバイスの底部ナノワイヤが酸化物上に配置されて基板アイソレーションが改善される。他の一実施形態において、フィンスペーサ２１１は、トレンチのエッチング及び充填の後にフィン２０７の側壁に形成されてもよい（図２ｈ）。基板アイソレーションを強化するために、ＳＴＩリセス形成／酸化物充填の後にフィン２０７の底部シリコン部分２１６が酸化され得る（図２ｉ）。故に、デバイスの底部ナノワイヤが酸化物上に配置されて基板アイソレーションが改善され得る。
一実施形態において、ナノワイヤスタック３０７のシリコン領域の除去によって、スペーサ３０６内に空隙３１１が残され得る（図３ａ）。例えばメタルゲート構造（例えば、図１ｌのゲート構造１１７と同様）などのゲートの付与後、空隙３１１は、後で形成されたゲートとソース・ドレイン構造３１０との間の非常に高キャパシタンスの寄生領域を作り出し得る。一実施形態において、この潜在的な寄生領域は、開始スタックに、シリコンではなく、エピタキシャル酸化物３０２を使用すること（シリコン基板３００の方位の変更を要する場合もあるいし要しない場合もある）によって回避され得る（図３ｂ）。一実施形態において、エピタキシャル半導体材料３０４の交互層は、基板３００上に形成され得るエピタキシャル酸化物材料３０２上に形成され得る。
例えば、（１１１）シリコン上にＧｄ２Ｏ３をエピタキシャル成長させ、その後、Ｇｄ２Ｏ３の頂部にシリコンゲルマニウムを成長させることで、基板上に、後にシリコンゲルマニウムワイヤを形成し得るフィン構造３０７へとエッチングされることが可能な多層スタックを構築することができる。他の一実施形態において、多層スタックを形成するように、（１１１）シリコン上（あるいは代替的に（１００）シリコン上）に酸化セリウムが成長され得る。酸化物／半導体／酸化物スタックを用いる場合、フィン構造３０７の酸化物材料３０２、３０２’をエッチングしない、部分的にエッチングする、あるいは完全にエッチングする、という選択肢が存在する（それぞれ、図３ｃ−３ｅ）。エッチングなしの選択肢（図３ｃ）は、キャパシタンスの問題を解決するが、より劣悪な閉じ込め（コンファインメント）という代償を伴う。部分的なエッチングの選択肢（図３ｄ）は、閉じ込めを改善するが、或る程度の寄生キャパシタンスという代償を伴う。
他の一実施形態において、（図３ａに示した）フィン構造に隣接するスペーサ内の空隙３１１は、ソース・ドレインのエピタキシャル成長に先立って、スペーサ３０６のソース／ドレイン３１０側から、スペーサ的な材料３１２又はｌｏｗ−ｋ材料３１２を有する第２のスペーサ３１２で充填され得る（図３ｆ）。第２のスペーサ３１２の材料は、以下に限られないが例えばＳｉＯＮ、ＳｉＮ、ＳｉＣ、ＳｉＯＢＮ、及びｌｏｗ−ｋ酸化物などの材料を有し得る。一実施形態において、スタック３０７のエッチングにてシリコンの全てが除去されてもよく、その結果、ゲート置換エッチング（犠牲ゲート電極材料の除去）は酸化物のみに突き当たる。他の一実施形態において、空隙３１１は、ゲート側から（ゲート堆積に先立って）スペーサ的な材料３１２又はｌｏｗ−ｋ材料３１２で充填されてもよい（図３ｇ）。このような実施形態は、スタック３０７の完全なエッチング又は部分的なエッチングを実行することを含む（完全なエッチングとして図示）。
他の一実施形態において、空隙３１１は、スタック３０７からの除去工程中のシリコンのエッチアウトを最小化するように、シリコンの異方性エッチングを活用することによって充填されてもよい。例えば、（１１０）ウェハが＜１１１＞に沿ったチャネルとともに使用され得る。この構造は、ソース／ドレイン３１０に面して、エッチングレートの低い（１１１）面を有することになり、故に、アンダーカットを制限する。ここで選択されるウェットエッチングはまた、ＳｉＧｅナノワイヤ間のシリコンの全てを除去した後に、部分的にしかエッチングされていないＳｉＧｅナノワイヤを残存させるよう、ＳｉＧｅをＳｉよりもゆっくりとエッチングするものでなければならない。故に、スペーサ３０６内での横方向エッチングを最小化するよう異方性エッチングが使用され、エッチングケミストリは、シリコンには高度に選択的であるがシリコンゲルマニウムには選択的でないようにされ得る。
一実施形態において、ナノワイヤを利用して、縦方向アーキテクチャのスケーリングが達成され得る。一実施形態において、基板からトレンチ内にシリコンゲルマニウム又はシリコンがエピタキシャル成長され、その後、例えば酸化プロセス又はエッチングプロセスを用いて、フィン構造が、互いに上下に積層されたものとし得るナノワイヤへと分離され得る。一実施形態において、ソース／ドレイン領域がＳｉＧｅ（若しくはＳｉ）及び酸化物のレイヤ群として開始するとして、ワイヤ全体の酸化が行われ得る。シリコン基板４０１上に、交互にされた酸化物層４０４及び窒化物層４０２（より多くのワイヤを形成するよう、より多くの層が用いられてもよい）が形成され得る（図４ａ）。これらの酸化物層及び窒化物層は、トレンチ４０５と背面部４０６とを形成するようにパターニング・エッチングされ、トレンチ４０５が基板４０１のシリコン材料を露出させ得る（図４ｂ）。シリコンゲルマニウム（又はシリコン）４０７が、トレンチ４０５内及び背面部にエピタキシャル成長され、且つ研磨され得る（図４ｃ）。ハードマスク４０８が、シリコンゲルマニウム（又はシリコン）４０７上に形成され、且つパターニング・エッチングされて、フィン４１０の側面が露出される（図４ｄ）。一実施形態において、フィン構造は、ハードマスクによって覆われていない窒化物及び酸化物の交互層の一部を除去することによって形成され得る。
フィン４１０が酸化されて、ナノワイヤが画成され得る（図４ｅ）。フィン４１０の酸化された部分が除去され、デバイスのチャネル構造として機能し且つ実質的に構造全体を横切って形成されたナノワイヤ４１２が形成され得る。一実施形態において、第１のナノワイヤ４１２は、縦方向に第２のナノワイヤ４１２’より上方に配置され得る。他の一実施形態において、これらのワイヤはチャネル領域内のみに画成されてもよい（図４ｇ−４ｊ）。例えばＳｉＣである第２のマスク材料４１３がフィン構造４１０の周りに形成され得る。第２のマスク材料４１３は、酸化物及び窒化物に対して選択的なものとし得る。フィン構造４１０は、例えば、図４ｄにおけるものと同様に、交互にされた酸化膜／窒化膜を有し得る。フィン構造４１０に隣接するゲート領域を画成するために、後にゲート電極材料が形成されるところにトレンチ４１４が形成されて、フィン構造４１０の一部が露出され得る（図４ｈ）。酸化を行ってナノワイヤが画成され（図４ｉ）、そして、ワイヤは更に、フィン構造の酸化された部分を除去することによって画成され得る（図４ｊ）。故に、ワイヤは、ゲート領域／トレンチ４１４内には形成されるが、ソース／ドレイン領域内には形成されない。
ナノワイヤをパターニングすることに関するリソグラフィの懸念を軽減するために、スペーサプロセスを使用することができる。そこで、フィン４１０を囲む窒化物をエッチングすることによって、Ｓｉ又はＳｉＧｅのフィン４１０の側部が露出され得る（頂部は、例えばＳｉＣなどのハードマスク４２１によって覆われ得る）。そして、等方性の堆積及び異方性エッチングの組合せにより、スペーサ４２０が形成される（図４ｋ）。このスペーサ４２０は、フィン４１０の側壁を露出させるエッチングをマスクするために使用される。スペーサ４２０はその後に除去され得る。
他の一実施形態において、異方性ウェットエッチングにより、フィンが、図４ｌに示すワイヤへと分離される。先ず、ウェットエッチングを用いて酸化物がエッチング除去され得る。その後、Ｓｉ又はＳｉＧｅの異方性ウェットエッチングを用いて、露出されたフィン４１０のＳｉＧｅ又はＳｉがエッチングされる。エッチングレートの結晶方向依存性によって、ナノワイヤが形成され得る。双方のエッチングが行われた後、一実施形態において、ナノワイヤは六角形状に形成され得る。酸化物の除去後、Ｓｉ又はＳｉＧｅのフィンが形成され得る（図４ｍ）。
ナノワイヤの縦方向スケーリングが達成され得る。ナノワイヤサイズはフォノン散乱によって約７ｎｍに制限され得るので、このことがこのようなデバイスの長期のスケーリングを制限し得る。１つの対策は、Ｎチャネル又はＰチャネルの一方を底部ワイヤ内に位置付け且つ他方のチャネルを頂部ワイヤ内に位置付けて、デバイス群を縦方向に構築することである。一実施形態において、ＶｓｓのためにＮ＋基板が使用され得る。他の一実施形態において、頂部コンタクトと底部コンタクトとが位置をずらされ得る。他の一実施形態において、左及び右のウィング部を有するワイヤが形成され得る。図５ａは、Ｖｓｓ用のＮ＋基板５００とゲート５０１とを用いて製造されるインバータを示している。なお、これは、Ｎ及びＰのナノワイヤチャネル５１４を接続する背の高い（トール）コンタクト５１２（ＴＣＮ）と、Ｎ及びＰのナノワイヤチャネル５１４のうちの一方と結合する短い（ショート）頂部ＴＣＮ５１０と、Ｎ及びＰのナノワイヤチャネル５１４のうちの一方及び基板５００に結合する基板プラグ５０８／底部ＴＣＮとを必要とする。図５ｂは、位置をずらされた頂部ＴＣＮ５１０及び底部ＴＣＮ５０８を示している。図５ｃは、左右のウィング型ナノ構造５１４を有するＮ及びＰのナノワイヤを示している。図５ｄは、左右のウィング型ナノ構造５１４を用いて配線されたインバータを示している。
ＧＡＡを具備するナノワイヤは、フィン構造及びトライゲート構造だけでなくＧＡＡ型非ナノワイヤ構造に対しても改善を提供する。置換金属ゲート（replacement metal-gate；ＲＭＧ）式のゲートオールアラウンドプロセスを用いる横方向のナノワイヤの使用は、ＲＭＧを用いるプレーナ型からＲＭＧを用いるフィン型へのロードマップの論理的延長である。ゲートオールアラウンド（ＧＡＡ）型ナノワイヤ構造は、ＧＡＡ型非ナノワイヤ構造及びフィンに対して短チャネル制御を改善する可能性を提供する。シリコン又はシリコンゲルマニウムのナノワイヤ構造内の底部ワイヤの、基板からのアイソレーションの改善が、ここでの実施形態によって達成され得る。
フォノン散乱によって最小ナノワイヤサイズが〜７ｎｍに制限されるときの密度スケーリングが可能にされ得る。シリコン及びシリコンゲルマニウム双方に関して、横方向のナノワイヤ構造が、トライゲート構造に関して開発されたものから改良されたワイヤ用の置換金属ゲートアーキテクチャ及び製造上適合した製造技術と組み合わされ得る。ナノワイヤを用いた縦方向アーキテクチャスケーリングが可能にされる。ナノワイヤを用いてトランジスタ層自体に回路を構築することが可能にされる。
図６は、一実施形態に従ったコンピュータシステムを示している。システム６００は、プロセッサ６１０、メモリデバイス６２０、メモリコントローラ６３０、グラフィックコントローラ６４０、入力／出力（Ｉ／Ｏ）コントローラ６５０、ディスプレイ６５２、キーボード６５４、ポインティングデバイス６５６、及び周辺装置６５８を含んでおり、一部の実施形態において、これらは全て、バス６６０を介して相互に通信可能に結合され得る。プロセッサ６１０は、汎用プロセッサ又は特定用途向け集積回路（ＡＳＩＣ）とし得る。Ｉ／Ｏコントローラ６５０は、有線通信又は無線通信のための通信モジュールを含み得る。メモリデバイス６２０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス、フラッシュメモリデバイス、又はこれらのメモリデバイスの組み合わせとし得る。故に、一部の実施形態において、システム６００内のメモリデバイス６２０はＤＲＡＭデバイスを含む必要はない。
システム６００内に示した構成要素のうちの１つ以上が、ここに含まれる様々な実施形態に係る１つ以上のナノワイヤデバイスを含み得る。例えば、プロセッサ６１０、若しくはメモリデバイス６２０、若しくはＩ／Ｏコントローラ６５０の少なくとも一部、又はこれらのコンポーネントの組み合わせが、ここで説明した構造の少なくとも１つの実施形態を含んだ集積回路パッケージに含められ得る。
これらの要素は、技術的に周知の従来からの機能を果たす。具体的には、メモリデバイス６２０は、一部の例において、一部の実施形態に係る構造を形成する方法のための実行可能命令の長期間の記憶を提供するために使用されることができ、また、他の実施形態において、実施形態に係る構造を形成する方法の実行可能命令を、プロセッサ６１０による実行中に短期ベースで格納するために使用されることができる。また、それらの命令は、システムに通信可能に結合される例えばコンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、搬送波、及び／又はその他の伝播信号などの機械アクセス可能媒体に格納され、あるいはその他の方法で結合され得る。一実施形態において、メモリデバイス６２０はプロセッサ６１０に、実行のための実行可能命令を供給し得る。
システム６００は、コンピュータ（例えば、デスクトップ、ラップトップ、ハンドヘルド、サーバ、Ｗｅｂ機器、ルータなど）、無線通信装置（例えば、セル方式電話、コードレス電話、ポケットベル、携帯情報端末など）、コンピュータ関連周辺機器（例えば、プリンタ、スキャナ、モニタなど）、娯楽機器（例えば、テレビジョン、ラジオ、ステレオ、テーププレーヤ及びコンパクトディスクプレーヤ、ビデオカセットレコーダ、ビデオカメラ、デジタルカメラ、ＭＰ３（ＭＰＥＧオーディオレイヤ３）プレーヤ、ビデオゲーム装置、時計など）、及びこれらに類するものを含み得る。
以上の説明では、実施形態で使用され得る特定の工程及び材料を詳述しているが、当業者に認識されるように、数多くの変更及び代用が為され得る。そのような変更、改変、代用及び付加は、添付の請求項によって定められる本実施形態の精神及び範囲に入ると見なされるべきものである。また、認識されるように、例えばトランジスタデバイスなどの様々なマイクロエレクトロニクス構造は技術的に広く知られている。故に、ここに提示される図は、典型的なマイクロエレクトロニクス構造のうちの、本実施形態の実施に関係する部分のみを示している。従って、本実施形態はここに記載された構造に限定されるものではない。

Claims (21)

  1. 基板と、
    前記基板の上の水平ナノワイヤチャネル構造と、
    前記水平ナノワイヤチャネル構造を取り囲むゲート電極であり、当該ゲート電極の一部が前記水平ナノワイヤチャネル構造の上に最上面を持ち、当該ゲート電極の他の一部が前記水平ナノワイヤチャネル構造の下に最下面を持つ、ゲート電極と、
    前記ゲート電極の長さ方向の前記ゲート電極のそれぞれの端面に沿って前記ゲート電極に隣接した一対の側壁スペーサであり、当該一対の側壁スペーサの各々の一部が、前記水平ナノワイヤチャネル構造の上の前記ゲート電極の前記一部に横方向で隣接し、当該一対の側壁スペーサの各々の他の一部が、前記水平ナノワイヤチャネル構造の下の前記ゲート電極の前記他の一部に横方向で隣接し、当該一対の側壁スペーサの各々が、一体化された側壁スペーサを形成している、一対の側壁スペーサと、
    前記水平ナノワイヤチャネル構造のそれぞれの側のソース／ドレイン構造であり、当該ソース／ドレイン構造の一部が、前記水平ナノワイヤチャネル構造の上の前記ゲート電極の前記一部に横方向で隣接している前記側壁スペーサの前記一部に横方向で隣接及び接触し、且つ当該ソース／ドレイン構造は、前記側壁スペーサの最底面よりも下に底面を有する、ソース／ドレイン構造と、
    有する集積回路構造体。
  2. 前記水平ナノワイヤチャネル構造はシリコン水平ナノワイヤチャネル構造である、請求項１に記載の集積回路構造体。
  3. 前記水平ナノワイヤチャネル構造はシリコンゲルマニウム水平ナノワイヤチャネル構造である、請求項１に記載の集積回路構造体。
  4. 前記ゲート電極は、前記水平ナノワイヤチャネル構造を取り囲むゲート誘電体材料と、該ゲート誘電体材料を取り囲むメタルゲートとを有する、請求項１に記載の集積回路構造体。
  5. 前記ゲート誘電体材料は、ｈｉｇｈ−ｋゲート誘電体材料を有する、請求項４に記載の集積回路構造体。
  6. 前記ソース／ドレイン構造は、エピタキシャルシリコンゲルマニウムを有する、請求項１に記載の集積回路構造体。
  7. 前記ソース／ドレイン構造は、前記水平ナノワイヤチャネル構造の底面よりも下に底面を持つ、請求項１に記載の集積回路構造体。
  8. 前記基板はＳＯＩ基板である、請求項１に記載の集積回路構造体。
  9. 前記基板はバルクシリコン基板である、請求項１に記載の集積回路構造体。
  10. 前記ソース／ドレイン構造のうちの第１のものに結合された第１のトレンチコンタクトと、前記ソース／ドレイン構造のうちの第２のものに結合された第２のトレンチコンタクトと、を更に有する請求項１に記載の集積回路構造体。
  11. 前記ソース／ドレイン構造は、ｐ＋ドープされたシリコンゲルマニウムを有し、当該集積回路構造体は更に、前記ソース／ドレイン構造と前記基板との間にシリコンエピタキシャルチップを有する、請求項１に記載の集積回路構造体。
  12. 前記ソース／ドレイン構造は、ｎ＋ドープされたシリコンを有し、当該集積回路構造体は更に、前記ソース／ドレイン構造と前記基板との間にシリコンエピタキシャルチップを有する、請求項１に記載の集積回路構造体。
  13. 基板と、
    前記基板の上の水平シリコンナノワイヤチャネル構造と、
    前記水平シリコンナノワイヤチャネル構造を取り囲むＰＭＯＳゲート電極であり、当該ＰＭＯＳゲート電極の一部が前記水平シリコンナノワイヤチャネル構造の上に最上面を持ち、当該ＰＭＯＳゲート電極の他の一部が前記水平シリコンナノワイヤチャネル構造の下に最下面を持つ、ゲート電極と、
    前記ＰＭＯＳゲート電極の長さ方向の前記ＰＭＯＳゲート電極のそれぞれの端面に沿って前記ＰＭＯＳゲート電極に隣接した一対の側壁スペーサであり、当該一対の側壁スペーサの各々の一部が、前記水平シリコンナノワイヤチャネル構造の上の前記ＰＭＯＳゲート電極の前記一部に横方向で隣接し、当該一対の側壁スペーサの各々の他の一部が、前記水平シリコンナノワイヤチャネル構造の下の前記ＰＭＯＳゲート電極の前記他の一部に横方向で隣接し、当該一対の側壁スペーサの各々が、一体化された側壁スペーサを形成している、一対の側壁スペーサと、
    前記水平シリコンナノワイヤチャネル構造のそれぞれの側の、ｐ＋ドープされたシリコンゲルマニウムソース／ドレイン構造であり、当該ｐ＋ドープされたシリコンゲルマニウムソース／ドレイン構造の一部が、前記水平シリコンナノワイヤチャネル構造の上の前記ＰＭＯＳゲート電極の前記一部に横方向で隣接している前記側壁スペーサの前記一部に横方向で隣接及び接触し、且つ当該ｐ＋ドープされたシリコンゲルマニウムソース／ドレイン構造は、前記側壁スペーサの最底面よりも下に底面を有する、ｐ＋ドープされたシリコンゲルマニウムソース／ドレイン構造と、
    有する集積回路構造体。
  14. 前記ＰＭＯＳゲート電極は、前記水平シリコンナノワイヤチャネル構造を取り囲むゲート誘電体材料と、該ゲート誘電体材料を取り囲むメタルゲートとを有する、請求項１３に記載の集積回路構造体。
  15. 前記ゲート誘電体材料は、ｈｉｇｈ−ｋゲート誘電体材料を有する、請求項１４に記載の集積回路構造体。
  16. 前記ｐ＋ドープされたシリコンゲルマニウムソース／ドレイン構造は、ｐ＋ドープされたエピタキシャルシリコンゲルマニウムソース／ドレイン構造である、請求項１３に記載の集積回路構造体。
  17. 前記ｐ＋ドープされたシリコンゲルマニウムソース／ドレイン構造は、前記水平シリコンナノワイヤチャネル構造の底面よりも下に底面を持つ、請求項１３に記載の集積回路構造体。
  18. 前記基板はＳＯＩ基板である、請求項１３に記載の集積回路構造体。
  19. 前記基板はバルクシリコン基板である、請求項１３に記載の集積回路構造体。
  20. 前記ｐ＋ドープされたシリコンゲルマニウムソース／ドレイン構造のうちの第１のものに結合された第１のトレンチコンタクトと、前記ｐ＋ドープされたシリコンゲルマニウムソース／ドレイン構造のうちの第２のものに結合された第２のトレンチコンタクトと、を更に有する請求項１３に記載の集積回路構造体。
  21. 前記ｐ＋ドープされたシリコンゲルマニウムソース／ドレイン構造と前記基板との間にシリコンエピタキシャルチップを有する、請求項１３に記載の集積回路構造体。
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