[go: up one dir, main page]

JP6335099B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP6335099B2
JP6335099B2 JP2014224602A JP2014224602A JP6335099B2 JP 6335099 B2 JP6335099 B2 JP 6335099B2 JP 2014224602 A JP2014224602 A JP 2014224602A JP 2014224602 A JP2014224602 A JP 2014224602A JP 6335099 B2 JP6335099 B2 JP 6335099B2
Authority
JP
Japan
Prior art keywords
substrate
film
semiconductor device
low
substrates
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014224602A
Other languages
English (en)
Other versions
JP2016092197A (ja
Inventor
浩明 蘆立
浩明 蘆立
一真 谷田
一真 谷田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2014224602A priority Critical patent/JP6335099B2/ja
Priority to KR1020150147331A priority patent/KR20160052330A/ko
Priority to US14/928,144 priority patent/US9679867B2/en
Priority to TW104136199A priority patent/TWI603454B/zh
Priority to CN201510740559.2A priority patent/CN105575890B/zh
Publication of JP2016092197A publication Critical patent/JP2016092197A/ja
Priority to US15/588,149 priority patent/US10090351B2/en
Application granted granted Critical
Publication of JP6335099B2 publication Critical patent/JP6335099B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/809—Constructional details of image sensors of hybrid image sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/018—Manufacture or treatment of image sensors covered by group H10F39/12 of hybrid image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/811—Interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/03452—Chemical vapour deposition [CVD], e.g. laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03602—Mechanical treatment, e.g. polishing, grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/05576—Plural external layers being mutually engaged together, e.g. through inserts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/065—Material
    • H01L2224/06505—Bonding areas having different materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/0807—Shape of bonding interfaces, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/08112—Disposition the bonding area being at least partially embedded in the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8003—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area
    • H01L2224/80035—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area by heating means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/809—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding with the bonding area not providing any mechanical bonding
    • H01L2224/80901—Pressing a bonding area against another bonding area by means of a further bonding area or connector
    • H01L2224/80902—Pressing a bonding area against another bonding area by means of a further bonding area or connector by means of a further bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/8093—Reshaping
    • H01L2224/80935—Reshaping by heating means, e.g. reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9205—Intermediate bonding steps, i.e. partial connection of the semiconductor or solid-state body during the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Geometry (AREA)

Description

本実施形態は、半導体装置および半導体装置の製造方法に関する。
従来、半導体チップを多段に積層することによって占有面積の低減を可能とした半導体装置がある。かかる半導体装置は、例えば、半導体素子や集積回路が形成された基板を多段に貼合し、半導体チップ単位にダイシングすることによって製造される。
貼合される各基板の表面には、一般的に半導体酸化膜が設けられ、各半導体酸化膜の表面の対応する位置には、基板が貼合されることによって接続される複数の電極が設けられる。ここで、基板同士を貼合する工程では、接続される電極の位置に合わせズレが生じる場合がある。
かかる場合、一方の基板側に設けられた電極の金属は、他方の基板表面に設けられた半導体酸化膜と直接接触し、後に行われる熱処理工程で他方の基板側へ拡散すると、他方の基板側に設けられた半導体素子や集積回路の特性に悪影響をおよぼす。
特開２０１３−３３９００号公報
一つの実施形態は、一方の基板表面に設けられる金属電極の金属が一方の基板に貼合される他方の基板へ拡散することを抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
一つの実施形態によれば、半導体装置が提供される。半導体装置は、低接着性膜と、一対の基板と、金属電極と、空隙とを備える。低接着性膜は、半導体酸化膜よりも金属に対する接着性が低い。一対の基板は、前記低接着性膜を介して貼合される。金属電極は、前記低接着性膜を貫通して前記一対の基板を接続し、前記一対の基板の間に前記一対の基板に埋設された部位よりも細い部位を有する。空隙は、前記金属電極における一方の前記基板に埋設された部位の周面のうち、他方の前記基板と対向する部位と前記低接着性膜との間に設けられる。
実施形態に係る半導体装置の模式的な断面を示す説明図。 実施形態に係る半導体装置の製造工程を示す説明図。 実施形態に係る半導体装置の製造工程を示す説明図。 実施形態に係る半導体装置の製造工程を示す説明図。 実施形態の変形例１に係る半導体装置の模式的な断面を示す説明図。 実施形態の変形例２に係る半導体装置の模式的な断面を示す説明図。
以下に添付図面を参照して、実施形態にかかる半導体装置および半導体装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。以下では、ロジック回路が形成された第１の基板と、イメージセンサが形成された第２の基板とを貼合する所謂Wafer on Waferを例に挙げて説明するが、本実施形態に係る半導体装置の製造方法は、Chip on WaferやChip on Chipにも採用することができる。なお、第１の基板や第２の基板に形成される回路は、ロジック回路やイメージセンサに限らず、任意の半導体集積回路であってもよい。
図１は、実施形態に係る半導体装置１の模式的な断面を示す説明図である。図１に示すように、半導体装置１は、低接着性膜２と、第１の基板３１および第２の基板３２と、金属電極４（以下、単に「電極４」と記載する）とを備える。
低接着性膜２は、半導体酸化膜（例えば、不純物が添加されていない酸化シリコン膜）よりも金属に対する接着性が低い材料によって形成される膜である。ここでの半導体酸化膜よりも金属に対する接着性が低い材料は、例えば、窒化シリコン、炭素が添加された窒化シリコン、炭素が添加された酸化シリコンなどの絶縁膜、または、Ｌｏｗ―ｋ材料などによって形成される。
かかる低接着性膜２は、貼合前の第１の基板３１表面に設けられる第１低接着性膜２１と、貼合前の第２の基板３２表面に設けられる第２低接着性膜２２とが貼合されたものである。
第１の基板３１および第２の基板３２は、例えば、シリコンウェハなどの半導体基板である。第１の基板３１は、内部にロジック回路（図示略）が作り込まれている。第２の基板３２は、内部にイメージセンサ（図示略）が作り込まれている。これら第１の基板３１および第２の基板３２は、低接着性膜２を介して貼合されている。
電極４は、例えば、銅によって形成され、低接着性膜２を貫通して第１の基板３１内に作り込まれたロジック回路と、第２の基板３２内に作り込まれたイメージセンサとを接続する。なお、電極４の材料は、銅以外の金属であってもよい。
かかる電極４は、第１の基板３１に埋め込まれた部位（以下、「第１部位４１」と記載する）と、第２の基板３２に埋め込まれた部位（以下、「第２部位４２」と記載する）とを備える。さらに、電極４は、第１部位４１と第２部位４２とを接続する部位（以下、「第３部位４３」と記載する）を備える。第３部位４３の幅ｄ３は、第１部位４１の幅ｄ１および第２部位４２の幅ｄ２よりも細い。
また、半導体装置１は、電極４の第１部位４１と第１の基板３１および第１低接着性膜２１との間に、タンタルや窒化タンタルによって形成されるバリアメタル２３を備える。また、半導体装置１は、電極４の第２部位４２と第２の基板３２および第２低接着性膜２２との間に、例えば、タンタルや窒化タンタルによって形成されるバリアメタル２４を備える。
そして、半導体装置１は、電極４における第１部位４１の周面のうち、第２の基板３２と対向する部位と、第２低接着性膜２２との間に空隙５１を備える。また、半導体装置１は、電極４における第２部位４２の周面のうち、第１の基板３１と対向する部位と、第１低接着性膜２１との間に空隙５２を備える。
これにより、半導体装置１では、第１部位４１の周面のうち、第２の基板３２と対向する部位が第２低接着性膜２２に接触することがないので、第１部位４１の金属が第２低接着性膜２２を介して、第２の基板３２側へ拡散することを防止することができる。
同様に、半導体装置１では、第２部位４２の周面のうち、第１の基板３１と対向する部位が第１低接着性膜２１に接触することがないので、第２部位４２の金属が第１低接着性膜２１を介して、第１の基板３１側へ拡散することを防止することができる。
また、半導体装置１によれば、バリアメタル２３によって電極４の第１部位４１から第１の基板３１への金属の拡散を防止することができ、バリアメタル２４によって電極４の第２部位４２から第２の基板３２への金属の拡散を抑制することができる。
次に、図２〜図４を参照し、半導体装置１の製造方法について説明する。図２〜図４は、実施形態に係る半導体装置１の製造工程を示す説明図である。半導体装置１を製造する場合には、まず、図２の（ａ）に示すように、内部にロジック回路（図示略）が作り込まれた第１の基板３１を用意する。
そして、図２の（ｂ）に示すように、第１の基板３１の表面に、例えば、窒化シリコン、炭素が添加された窒化シリコン、炭素が添加された酸化シリコンなどの絶縁膜、または、Ｌｏｗ―ｋ材料などによって、第１低接着性膜２１を形成する。
これにより、後に形成する電極４の材料である銅に対する接着性の低い第１低接着性膜２１を形成することができる。なお、第１低接着性膜２１は、例えば、ＣＶＤ（Chemical Vapor Deposition）によって形成する。第１低接着性膜２１を有機系のＬｏｗ―ｋ材料によって形成する場合には、スピンコータによって、第１低接着性膜２１を形成してもよい。
また、ここでは、第１の基板３１の表面に第１低接着性膜２１を形成したが、第１の基板３１の表面に層間絶縁膜として酸化シリコン膜を形成した後、酸化シリコン膜の表面に第１低接着性膜２１を形成してもよい。
続いて、図２の（ｃ）に示すように、第１低接着性膜２１の表面にレジスト６を塗布した後、フォトリソグラフィーによって、電極４の形成予定位置上のレジスト６を除去し、開口６１を形成する。
そして、図２の（ｄ）に示すように、レジスト６をマスクとして使用し、第１低接着性膜２１および第１の基板３１に対して、例えば、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことによって、第１の基板３１に開口６２を形成する。ここでは、開口６２の底面がロジック回路の配線に到達する深さになるまでエッチングを行う。その後、開口６２の内周面に、例えば、タンタルまたは窒化タンタルによってバリアメタル２３を形成する。
続いて、図３の（ａ）に示すように、レジスト６を除去した後、例えば、電解メッキまたはＣＶＤによって、開口６２および第１低接着性膜２１上に銅層４０を積層して開口６２に銅を埋め込む。
そして、例えば、ＣＭＰ（Chemical Mechanical Polishing）によって、銅層４０を研磨し、図３の（ｂ）に示すように、電極４の第１部位４１を形成する。その後、さらにＣＭＰによる研磨を継続することによって、図３の（ｄ）に示すように、電極４における第１部位４１の表面を第１低接着性膜２１の表面から数ｎｍ（例えば、３〜９ｎｍ）後退させる。
なお、第１の基板３１に貼合する第２の基板３２についても、上記した工程と同様の工程によって、表面に第２低接着性膜２２を形成し、電極４の第２部位４２を形成する。そして、電極４の第２部位４２の表面を第２低接着性膜２２の表面から数ｎｍ後退させる。第２の基板３２に側に形成される電極４の第２部位４２は、第１部位４１と同様の工程によって形成するため、第１部位４１と等しい太さになる。
その後、第１低接着性膜２１の表面および第２低接着性膜２２の表面をプラズマ処理することによって、第１低接着性膜２１の表面および第２低接着性膜２２の表面を活性化させ、第１低接着性膜２１の表面および第２低接着性膜２２の表面にダングリングボンドを生じさせる。さらに、第１低接着性膜２１の表面および第２低接着性膜２２の表面を純水によって洗浄し、ダングリングボンドに水酸基を付着させる。
そして、図４の（ａ）に示すように、第１の基板３１表面の第１低接着性膜２１と、第２の基板３２表面の第２低接着性膜２２とが向き合うように、第１の基板３１と第２の基板３２とを対応配置する。その後、図４の（ｂ）に示すように、第１低接着性膜２１の表面および第２低接着性膜２２の表面を接合させて、第１の基板３１と第２の基板３２とを貼合する。
このとき、第１の基板３１および第２の基板３２の位置合わせ精度が不十分であったり、電極４の第１部位４１および第２部位４２の形成位置にズレが生じていたりすると、図４の（ｂ）に示すように、第１部位４１の位置と第２部位４２の位置とにズレが生じる。
かかる場合に、本実施形態では、電極４の第１部位４１を第１低接着性膜２１の表面から数ｎｍ後退させているので、第１部位４１が第２低接着性膜２２の表面に接触することがなく、第１部位４１の銅が第２の基板３２へ拡散することを抑制することができる。
同様に、本実施形態では、電極４の第２部位４２を第２低接着性膜２２の表面から数ｎｍ後退させているので、第２部位４２が第１低接着性膜２１の表面に接触することがなく、第２部位４２の銅が第１の基板３１へ拡散することを抑制することができる。
なお、この段階では、電極４の第１部位４１と第２部位４２とは、接続されておらず、第１低接着性膜２１と、第２低接着性膜２２との接合力も不十分である。具体的には、第１低接着性膜２１と第２低接着性膜２２とを接合しただけでは、貼合面の水酸基同士が水素結合した分子間力という比較的弱い接合力で接合された状態である。
そこで、電極４の第１部位４１と第２部位４２を接続させ、且つ、第１低接着性膜２１と第２低接着性膜２２との接合力を増大させるために熱処理を行う。これにより、図４の（ｃ）に示すように、電極４の第１部位４１および第２部位４２が熱膨張して接続される。同時に、第１低接着性膜２１と第２低接着性膜２２との接合面から水分子が蒸発して、第１低接着性膜２１と第２低接着性膜２２は、供給結合による強い接合力で接合される。
このときの熱膨張によって、一時的に第１部位４１と第２低接着性膜２２とが接触し、第２部位４２と第１低接着性膜２１とが接触することがあるが、その後、熱処理が終了して電極４が常温に戻ると、電極４が熱収縮する。
ここで、第１低接着性膜２１および第２低接着性膜２２は、前述したように、窒化シリコン、炭素が添加された窒化シリコン、炭素が添加された酸化シリコンなどの絶縁膜、または、Ｌｏｗ―ｋ材料などによって形成されている。
このため、電極４が熱収縮すると、第１部位４１の周面のうち、第２の基板３２と対向する部位と、第２低接着性膜２２との間に空隙５１ができ、第２部位４２の周面のうち、第１の基板３１と対向する部位と、第１低接着性膜２１との間に空隙５２ができる。さらに、第１部位４１と第２部位４２との接続部分が熱収縮によって細くなることで第３部位４３が形成され、図１に示す半導体装置１が完成する。
ここで、前述したように、第１の基板３１および第２の基板３２を貼合する前の第１部位４１の太さと第２部位４２の太さとは等しいので、電極４における第３部位４３を挟んで両側には、同じ大きさの空隙５１，５２が形成される（図１参照）。これにより、第１低接着性膜２１と第２低接着性膜２２との接合面全体の接合強度を均一にすることができる。
なお、熱処理時に一時的に第１部位４１と第２低接着性膜２２とが接触し、第２部位４２と第１低接着性膜２１とが接触する場合、電極４の第１部位４１および第２部位４２の表面をさらに数ｎｍ後退させれば、かかる一時的な接触の発生を防止することができる。
上述したように、実施形態に係る半導体装置は、半導体酸化膜よりも金属に対する接着性が低い低接着性膜を介して貼合される一対の基板と、低接着性膜を貫通して一対の基板を接続する金属電極とを備える。金属電極は、一対の基板の間に一対の基板に埋設された部位よりも細い部位を備える。
さらに、実施形態に係る半導体装置は、金属電極における一方の基板に埋設された部位の周面のうち、他方の基板と対向する部位と低接着性膜との間に空隙を備える。かかる空隙によって、半導体装置は、一方の基板表面に設けられる金属電極の金属が一方の基板に貼合される他方の基板へ拡散することを抑制することができる。
なお、上記した実施形態では、第１の基板および第２の基板の双方に低接着性膜を設け、電極における第１部位および第２部位の双方を低接着膜の表面から後退させて、第１の基板と第２の基板とを貼合する場合を例に挙げたが、これは一例である。
すなわち、低接着性膜は、第１の基板および第２の基板のいずれか一方に設けられても良い。また、電極における第１部位および第２部位のいずれか一方を低接着成膜の表面から後退させて第１の基板と第２の基板とを貼合してもよい。以下、かかる構成の変形例について、図５および図６を参照して説明する。
図５は、実施形態の変形例１に係る半導体装置１ａの模式的な断面を示す説明図であり、図６は、実施形態の変形例２に係る半導体装置１ｂの模式的な断面を示す説明図である。なお、図５および図６に示す構成要素のうち、図１に示す構成要素と同一の構成要素については、図１に示す符号と同一の符号を付することにより、その説明を省略する。
変形例１では、図５の（ａ）に示すように、第１低接着性膜２１が形成され、電極の第１部位４１ａ表面を第１低接着性膜２１の表面と面一にした第１の基板３１と、第２低接着性膜２２が形成され、電極の第２部位４２表面を第２低接着性膜２２表面から後退させた第２の基板３２とを用いる。
かかる第１の基板３１と第２の基板３２とを貼合して加熱処理を行うと、図５の（ｂ）に示すように、第１部位４１ａおよび第２部位４２が熱膨張して接続し、電極４ａとなる。その後、熱処理が終了して電極４ａが常温に戻ると、半導体装置１ａには、電極４ａにおける第２部位４２の周面のうち、第１の基板３１と対向する部位と第１低接着性膜２１との間に空隙５３ができる。
これにより、半導体装置１ａでは、第２部位４２の周面のうち、第１の基板３１と対向する部位が第１低接着性膜２１に接触することがないので、第２部位４２の金属が第１低接着性膜２１を介して、第１の基板３１側へ拡散することを防止することができる。
このため、半導体装置１ａは、第１部位４１ａの近傍に金属の拡散により特性が劣化する素子があり、第２部位４２の近傍に金属の拡散により特性が劣化する素子がない場合に、第１部位４１ａの近傍の素子の特性劣化を防止することができる。
また、半導体装置１ａは、第１部位４１ａの周面のうち、第２の基板３２と対向する部位と第２低接着性膜２２との間に空隙がないので、第１低接着性膜２１と第２低接着性膜２２との接合強度を高めることができる。
また、変形例２では、図６の（ａ）に示すように、第１低接着性膜２１が形成され、電極の第１部位４１ａ表面を第１低接着性膜２１の表面と面一にした第１の基板３１と、第２低接着性膜２２が形成されず、電極の第２部位４２表面を接合面から後退させた第２の基板３３とを用いる。
かかる第１の基板３１と第２の基板３３とを貼合して加熱処理を行うと、図６の（ｂ）に示すように、第１部位４１ａおよび第２部位４２が熱膨張して接続し、電極４ｂとなる。その後、熱処理が終了して電極４ｂが常温に戻ると、半導体装置１ｂには、電極４ｂにおける第２部位４２の周面のうち、第１の基板３１と対向する部位と第１低接着性膜２１との間に空隙５４ができる。
これにより、半導体装置１ｂでは、第２部位４２の周面のうち、第１の基板３１と対向する部位が第１低接着性膜２１に接触することがないので、第２部位４２の金属が第１低接着性膜２１を介して、第１の基板３１側へ拡散することを防止することができる。
このため、半導体装置１ｂは、第１部位４１ａの近傍に金属の拡散により特性が劣化する素子があり、第２部位４２の近傍に金属の拡散により特性が劣化する素子がない場合に、第１部位４１ａの近傍の素子の特性劣化を防止することができる。
また、半導体装置１ｂは、第１部位４１ａの周面のうち、第２の基板３３と対向する部位と第２の基板３３との間に空隙がないので、第１低接着性膜２１と第２の基板３３との接合強度を高めることができる。さらに、半導体装置１ｂを製造する場合には、第２の基板３３の表面に第２低接着性膜２２を形成する工程を省略することができるので、製造工程を簡略化することができる。
なお、上記した実施形態では、低接着性膜を介して一対の基板を貼合する場合を例に挙げたが、本実施形態は、３枚以上の基板を貼合して製造される半導体装置および同半導体装置の製造方法に対しても適用することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，１ａ，１ｂ 半導体装置、２ 低接着性膜、２１ 第１低接着性膜、２２ 第２低接着性膜、２３，２４ バリアメタル、３１ 第１の基板、３２，３３ 第２の基板、４，４ａ，４ｂ 電極、４１，４１ａ 第１部位、４２ 第２部位、４３ 第３部位、５１，５２，５３ 空隙、６ レジスト、６１，６２ 開口

Claims (6)

  1. 半導体酸化膜よりも金属に対する接着性が低い膜と、
    前記膜を介して貼合される一対の基板と、
    前記一対の基板の対向する位置に設けられ、少なくとも前記一対の基板のうちの第１の基板および前記膜に埋設された第１部位と、前記一対の基板のうちの第２の基板に埋設された第２部位と、前記第２の基板に埋設され、前記基板の面方向における幅が前記第１部位および前記第２部位よりも細く、かつ前記第１部位および前記第２部位を接続する第３部位を有し、前記第３部位の前記面方向における端部の少なくとも一部が前記第２の基板に接する金属電極と、
    前記第２部位と前記膜との間に設けられる空隙と
    を備えることを特徴とする半導体装置。
  2. 前記膜と前記第2の基板との間に設けられ、半導体酸化膜よりも金属に対する接着性が低い第２膜と、
    前記第１部位と前記第２膜との間に設けられる空隙と
    を備え、
    前記第２部位は、前記第２膜に埋設される
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記金属電極は、
    前記第１部位の前記面方向における幅と、前記第２部位の前記面方向における幅とが等しい
    ことを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記膜は、
    半導体窒化膜、炭素を含有する半導体酸化膜、またはＬｏｗ−ｋ材料のいずれかを含む膜である
    ことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 貼合する一対の基板の表面のうち、少なくとも一方の前記基板の表面に、半導体酸化膜よりも金属に対する接着性が低い膜を形成する工程と、
    前記一対の基板の対応する位置に開口を形成する工程と、
    前記開口へ金属を埋め込んで金属電極を形成する工程と、
    前記一対の基板のうち、前記膜が形成された第１の基板に貼合する第２の基板に形成した前記金属電極の表面を貼合面から後退させる工程と、
    前記一対の基板を前記膜を介して貼合する工程と、
    貼合した前記一対の基板を熱処理する工程と、
    前記熱処理後に常温に戻して前記金属電極を収縮させることにより、前記第２の基板に埋設された部位の周面のうち、前記第１の基板と対向する部位と前記膜との間に空隙を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  6. 第１導電部および第１絶縁部を有する第１の基板と、
    前記第１導電部と接する第２導電部および前記第１絶縁部と接する第２絶縁部を有する第２の基板と、
    前記第１の基板および第２基板の面方向と垂直な第１方向において前記第１導電部および前記第２絶縁部の間に位置する第１空隙と、
    前記第１方向において前記第２導電部および前記第１絶縁部の間に位置する第２空隙と
    を有することを特徴とする半導体装置。
JP2014224602A 2014-11-04 2014-11-04 半導体装置および半導体装置の製造方法 Active JP6335099B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2014224602A JP6335099B2 (ja) 2014-11-04 2014-11-04 半導体装置および半導体装置の製造方法
KR1020150147331A KR20160052330A (ko) 2014-11-04 2015-10-22 반도체 장치 및 반도체 장치의 제조 방법
US14/928,144 US9679867B2 (en) 2014-11-04 2015-10-30 Semiconductor device having a low-adhesive bond substrate pair
TW104136199A TWI603454B (zh) 2014-11-04 2015-11-03 半導體裝置及半導體裝置之製造方法
CN201510740559.2A CN105575890B (zh) 2014-11-04 2015-11-04 半导体装置及半导体装置的制造方法
US15/588,149 US10090351B2 (en) 2014-11-04 2017-05-05 Semiconductor device having gaps within the conductive parts

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014224602A JP6335099B2 (ja) 2014-11-04 2014-11-04 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2016092197A JP2016092197A (ja) 2016-05-23
JP6335099B2 true JP6335099B2 (ja) 2018-05-30

Family

ID=55853483

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014224602A Active JP6335099B2 (ja) 2014-11-04 2014-11-04 半導体装置および半導体装置の製造方法

Country Status (5)

Country Link
US (2) US9679867B2 (ja)
JP (1) JP6335099B2 (ja)
KR (1) KR20160052330A (ja)
CN (1) CN105575890B (ja)
TW (1) TWI603454B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3021667B2 (ja) 1995-06-30 2000-03-15 ラムダ・テクノロジーズ，インコーポレイテッド マイクロ波を使用した電子部品の組み立て処理方法およびシステム

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102492854B1 (ko) * 2015-03-03 2023-01-31 소니그룹주식회사 반도체 장치 및 전자 기기
JP6443362B2 (ja) * 2016-03-03 2018-12-26 株式会社デンソー 半導体装置
US10672745B2 (en) * 2016-10-07 2020-06-02 Xcelsis Corporation 3D processor
CN110494962B (zh) * 2017-04-04 2024-01-12 索尼半导体解决方案公司 半导体器件、制造半导体器件的方法和电子设备
JP2018195656A (ja) 2017-05-16 2018-12-06 ソニーセミコンダクタソリューションズ株式会社 半導体装置の製造方法及び半導体装置
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US10818624B2 (en) * 2017-10-24 2020-10-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same
US11152417B2 (en) 2017-11-21 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Anchor structures and methods for uniform wafer planarization and bonding
DE102018124337A1 (de) 2017-11-21 2019-05-23 Taiwan Semiconductor Manufacturing Co. Ltd. Ankerstrukturen und verfahren zur gleichmässigen waferplanarisierung und -bondung
DE102018103431A1 (de) * 2018-02-15 2019-08-22 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Verbindung zwischen Bauteilen und Bauelement aus Bauteilen
JP6952629B2 (ja) 2018-03-20 2021-10-20 株式会社東芝 半導体装置
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10790262B2 (en) * 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US11011494B2 (en) * 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) * 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11296053B2 (en) * 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
KR102744178B1 (ko) 2019-08-19 2024-12-19 삼성전자주식회사 반도체 장치
KR102780353B1 (ko) * 2019-08-26 2025-03-12 삼성전자주식회사 반도체 장치 및 그 제조방법
JP7421292B2 (ja) * 2019-09-11 2024-01-24 キオクシア株式会社 半導体装置の製造方法
US11094653B2 (en) * 2019-11-13 2021-08-17 Sandisk Technologies Llc Bonded assembly containing a dielectric bonding pattern definition layer and methods of forming the same
KR102558820B1 (ko) * 2020-02-17 2023-07-21 양쯔 메모리 테크놀로지스 씨오., 엘티디. 하이브리드 웨이퍼 본딩 방법 및 그에 따른 구조체
KR102822691B1 (ko) 2020-06-05 2025-06-20 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 패키지
JP7523983B2 (ja) * 2020-07-22 2024-07-29 キオクシア株式会社 半導体装置及び半導体装置の製造方法
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
EP4268273A4 (en) 2020-12-28 2024-10-23 Adeia Semiconductor Bonding Technologies Inc. Structures with through-substrate vias and methods for forming the same
EP4268274A4 (en) 2020-12-28 2024-10-30 Adeia Semiconductor Bonding Technologies Inc. STRUCTURES COMPRISING THROUGH-THROUGH-SUBSTRATE VIA HOLES AND METHODS OF FORMING SAME
KR20230068590A (ko) * 2021-11-11 2023-05-18 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR20230153828A (ko) * 2022-04-29 2023-11-07 삼성전자주식회사 반도체 장치

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0191503A3 (en) * 1980-04-10 1986-09-10 Massachusetts Institute Of Technology Method of producing sheets of crystalline material
US5616385A (en) * 1991-11-05 1997-04-01 Minnesota Mining And Manufacturing Company Multi-cycle refastenable tape closure systems
DE4311762C2 (de) * 1993-04-08 1995-02-02 Josef Dr Kemmer Verfahren zur Verbindung elektrischer Kontaktstellen
JP3847494B2 (ja) * 1998-12-14 2006-11-22 シャープ株式会社 二次元画像検出器の製造方法
JP3974023B2 (ja) * 2002-06-27 2007-09-12 富士通株式会社 半導体装置の製造方法
US6962835B2 (en) * 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
TWI223363B (en) * 2003-11-06 2004-11-01 Ind Tech Res Inst Bonding structure with compliant bumps
US8426720B2 (en) * 2004-01-09 2013-04-23 Industrial Technology Research Institute Micro thermoelectric device and manufacturing method thereof
US7618844B2 (en) * 2005-08-18 2009-11-17 Intelleflex Corporation Method of packaging and interconnection of integrated circuits
US8241995B2 (en) * 2006-09-18 2012-08-14 International Business Machines Corporation Bonding of substrates including metal-dielectric patterns with metal raised above dielectric
KR100895813B1 (ko) * 2007-06-20 2009-05-06 주식회사 하이닉스반도체 반도체 패키지의 제조 방법
KR100945504B1 (ko) * 2007-06-26 2010-03-09 주식회사 하이닉스반도체 스택 패키지 및 그의 제조 방법
KR100871382B1 (ko) * 2007-06-26 2008-12-02 주식회사 하이닉스반도체 관통 실리콘 비아 스택 패키지 및 그의 제조 방법
US7897431B2 (en) * 2008-02-01 2011-03-01 Promos Technologies, Inc. Stacked semiconductor device and method
JP5279825B2 (ja) * 2008-04-22 2013-09-04 アルプス電気株式会社 接合部材及びその製造方法
US7683459B2 (en) * 2008-06-02 2010-03-23 Hong Kong Applied Science and Technology Research Institute Company, Ltd. Bonding method for through-silicon-via based 3D wafer stacking
US7872332B2 (en) * 2008-09-11 2011-01-18 Micron Technology, Inc. Interconnect structures for stacked dies, including penetrating structures for through-silicon vias, and associated systems and methods
JP5304536B2 (ja) 2009-08-24 2013-10-02 ソニー株式会社 半導体装置
JP5407660B2 (ja) 2009-08-26 2014-02-05 ソニー株式会社 半導体装置の製造方法
US8482132B2 (en) * 2009-10-08 2013-07-09 International Business Machines Corporation Pad bonding employing a self-aligned plated liner for adhesion enhancement
FR2952628A1 (fr) * 2009-11-13 2011-05-20 Commissariat Energie Atomique Procede de fabrication d'au moins une micropompe a membrane deformable et micropompe a membrane deformable
US8748288B2 (en) * 2010-02-05 2014-06-10 International Business Machines Corporation Bonded structure with enhanced adhesion strength
JP5517800B2 (ja) * 2010-07-09 2014-06-11 キヤノン株式会社 固体撮像装置用の部材および固体撮像装置の製造方法
JP5183708B2 (ja) 2010-09-21 2013-04-17 株式会社日立製作所 半導体装置およびその製造方法
US8674495B2 (en) * 2010-10-08 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having a eutectic bonding material and manufacturing methods thereof
JP5614322B2 (ja) * 2011-02-16 2014-10-29 ソニー株式会社 接合基板の製造方法、接合基板
JP2012204501A (ja) * 2011-03-24 2012-10-22 Sony Corp 半導体装置、電子デバイス、及び、半導体装置の製造方法
KR20120133057A (ko) * 2011-05-30 2012-12-10 삼성전자주식회사 반도체 패키지 및 그 제조방법
JP6031765B2 (ja) * 2011-07-05 2016-11-24 ソニー株式会社 半導体装置、電子機器、及び、半導体装置の製造方法
US8896125B2 (en) 2011-07-05 2014-11-25 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
US20130084459A1 (en) * 2011-09-30 2013-04-04 3M Innovative Properties Company Low peel adhesive
JP5994274B2 (ja) 2012-02-14 2016-09-21 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
FR2987626B1 (fr) * 2012-03-05 2015-04-03 Commissariat Energie Atomique Procede de collage direct utilisant une couche poreuse compressible
JP6069298B2 (ja) * 2012-03-28 2017-02-01 昭和電工株式会社 重合性組成物、重合物、粘着シート、及び画像表示装置の製造方法
US9673014B2 (en) * 2012-07-13 2017-06-06 Samsung Display Co., Ltd. Method of manufacturing display panel
JP6079166B2 (ja) * 2012-11-26 2017-02-15 ソニー株式会社 積層構造体の製造方法
EP2747132B1 (en) * 2012-12-18 2018-11-21 IMEC vzw A method for transferring a graphene sheet to metal contact bumps of a substrate for use in semiconductor device package
JP5939184B2 (ja) 2013-03-22 2016-06-22 ソニー株式会社 半導体装置の製造方法
US9064937B2 (en) * 2013-05-30 2015-06-23 International Business Machines Corporation Substrate bonding with diffusion barrier structures
JP6519085B2 (ja) * 2013-09-25 2019-05-29 リンテック株式会社 熱伝導性接着シート、その製造方法及びそれを用いた電子デバイス
JP2015068887A (ja) * 2013-09-27 2015-04-13 セイコーエプソン株式会社 光学フィルターデバイス、光学モジュール、電子機器、及びｍｅｍｓデバイス
US9293437B2 (en) * 2014-02-20 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Functional block stacked 3DIC and method of making same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3021667B2 (ja) 1995-06-30 2000-03-15 ラムダ・テクノロジーズ，インコーポレイテッド マイクロ波を使用した電子部品の組み立て処理方法およびシステム

Also Published As

Publication number Publication date
CN105575890A (zh) 2016-05-11
US20160126136A1 (en) 2016-05-05
US9679867B2 (en) 2017-06-13
TWI603454B (zh) 2017-10-21
JP2016092197A (ja) 2016-05-23
TW201626535A (zh) 2016-07-16
CN105575890B (zh) 2020-02-21
KR20160052330A (ko) 2016-05-12
US10090351B2 (en) 2018-10-02
US20170243910A1 (en) 2017-08-24

Similar Documents

Publication Publication Date Title
JP6335099B2 (ja) 半導体装置および半導体装置の製造方法
CN104716086B (zh) 半导体装置的制造方法以及半导体装置
CN103545275B (zh) 硅通孔封装结构及形成方法
JP2009181981A (ja) 半導体装置の製造方法および半導体装置
JP2016018879A (ja) 半導体装置および半導体装置の製造方法
WO2015040798A1 (ja) 半導体装置及びその製造方法
JPWO2013160976A1 (ja) 半導体装置およびその製造方法
JP2010114165A (ja) 半導体装置、積層半導体装置および積層半導体装置の製造方法
JP2014103395A (ja) バッティングコンタクト方式を用いたウエハ間の電気的連結方法およびこれを用いて実現した半導体装置
WO2013168707A1 (ja) 放熱基板及びその製造方法
US7105381B2 (en) Wafer alignment method
KR20230160811A (ko) 반도체 장치의 제조 방법, 반도체 장치, 집적 회로 요소, 및, 집적 회로 요소의 제조 방법
WO2022203020A1 (ja) 半導体装置の製造方法、半導体装置、集積回路要素、及び、集積回路要素の製造方法
JP2010114155A (ja) 積層半導体装置および積層半導体装置の製造方法
JP2017034074A (ja) 半導体装置
JP7121499B2 (ja) 半導体装置の製造方法
US20160043108A1 (en) Semiconductor Structure with Multiple Active Layers in an SOI Wafer
JP6300662B2 (ja) 半導体装置および半導体装置の製造方法
JP7551433B2 (ja) 半導体装置の製造方法
CN113348555B (zh) 半导体装置及其制造方法
KR20060079316A (ko) 웨이퍼 접합 방법
CN119626973B (zh) 一种临时键合及解键合的方法、复合衬底的制备方法及晶圆的制造方法
TW200842932A (en) Multi-layer semiconductor structure and manufacturing method thereof
JP4829161B2 (ja) 半導体装置の製造方法
TWI639365B (zh) 線路基板及線路基板的製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170227

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170605

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180131

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180403

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180427

R150 Certificate of patent or registration of utility model

Ref document number: 6335099

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350