[go: up one dir, main page]

JP6235325B2 - 電界効果トランジスタ及びその製造方法、半導体デバイス及びその製造方法 - Google Patents

電界効果トランジスタ及びその製造方法、半導体デバイス及びその製造方法 Download PDF

Info

Publication number
JP6235325B2
JP6235325B2 JP2013255383A JP2013255383A JP6235325B2 JP 6235325 B2 JP6235325 B2 JP 6235325B2 JP 2013255383 A JP2013255383 A JP 2013255383A JP 2013255383 A JP2013255383 A JP 2013255383A JP 6235325 B2 JP6235325 B2 JP 6235325B2
Authority
JP
Japan
Prior art keywords
semiconductor
region
layer
insulating film
fet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013255383A
Other languages
English (en)
Other versions
JP2015115415A (ja
Inventor
善己 鎌田
善己 鎌田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2013255383A priority Critical patent/JP6235325B2/ja
Priority to PCT/JP2014/082755 priority patent/WO2015087935A1/ja
Publication of JP2015115415A publication Critical patent/JP2015115415A/ja
Priority to US15/066,880 priority patent/US9613961B2/en
Application granted granted Critical
Publication of JP6235325B2 publication Critical patent/JP6235325B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/402—Amorphous materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/826—Heterojunctions comprising only Group II-VI materials heterojunctions, e.g. CdTe/HgTe heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/86—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group II-VI materials, e.g. ZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/011—Manufacture or treatment comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H10D86/215—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6218—Fin field-effect transistors [FinFET] of the accumulation type

Landscapes

  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)

Description

本発明の実施形態は、電界効果トランジスタ及びその製造方法、半導体デバイス及びその製造方法に関する。
これまで、集積回路（ＩＣ）は、トランジスタの微細化、つまり、スケーリングによって高集積化、高性能化が実現されてきた。
スケーリングを更に進める一つの手法として、近年、トランジスタ構造をジャンクションレス（ＪＬ）構造にすることが検討されている(非特許文献１)。このジャンクションレスＭＩＳＦＥＴ(metal-insulator-semiconductor field effect transistor)は、ソース／ドレイン領域及びチャネル領域の導電型不純物が同じ型であり、ソース／ドレイン領域とチャネル領域との間に接合が無い。そのため、そのような構造を有するＦＥＴは、ジャンクションレスＦＥＴと、呼ばれている。
ジャンクションレスＦＥＴは、ソース／ドレイン領域及びチャネル領域の不純物濃度プロファイルを精緻に制御せずともよい。そのため、ジャンクションレスＦＥＴは、製造プロセスが非常に簡便であり、ソース／ドレイン接合の形成に制限されずにＦＥＴを微細化可能という特長を有する。
但し、ジャンクションレスＦＥＴは、ソース／ドレイン領域及びチャネル領域の導電型が同一であるため、トランジスタの駆動時においてゲート電極直下のチャネル領域内に空乏層が形成されることによって、トランジスタがオフされる。一方、トランジスタにおける大きなオン電流を得るために、ジャンクションレスＦＥＴは、１０１９ｃｍ−３程度のチャネル濃度になるように、比較的高い不純物濃度に設定される。
そのため、ジャンクションレスＦＥＴのチャネル幅が１０ｎｍ程度の比較的狭い幅に設定され、更に、チャネルの制御を多方向からゲート電極によって行うマルチゲート構造が適用されるよって、チャネル領域内において多方向から空乏層が伸びる構造を有するジャンクションレスＦＥＴを形成することが望ましい。これによって、ジャンクションレスＦＥＴは、チャネル領域内の空乏層幅を調節することにより、チャネル領域内のチャネルのオン／オフが制御される。
ジャンクションレスＦＥＴは、ソース／ドレイン領域とチャネル領域とのキャリア（導電型不純物）の導電型が同一であるため、ジャンクションレスＦＥＴは、基本的にノーマリーオン動作で駆動する。そのため、ノーマリーオフ動作で駆動するジャンクションレスＦＥＴを実現することが技術的課題の一つであった。
ノーマリーオフ動作のジャンクションレスＦＥＴを形成するための方法の１つとしては、ｎ型のジャンクションレスＦＥＴとｐ型のジャンクションレスＦＥＴとでゲート電極の材料を変え、それぞれのゲート電極の仕事関数を調整する方法が挙げられる。これによって、ｎ型及びｐ型のジャンクションレスＦＥＴのそれぞれにおいてノーマリーオフ動作が可能であることが、単結晶シリコンを用いて形成されたｎ型及びｐ型のジャンクションレスＦＥＴにおいて実証されている（非特許文献１）。しかし、ｎ型及びｐ型のジャンクションレスＦＥＴで別々に、ゲート電極の材料の仕事関数が制御される場合、ゲート電極を形成するためのプロセスが複雑になることに応じて、トランジスタを含むＩＣの製造が高コスト化してしまう可能性がある。このため、ｎ型及びｐ型ジャンクションレスＦＥＴの両方に同じ材料のゲート電極を用いて、ｎ型及びｐ型ジャンクションレスＦＥＴの両方をノーマリーオフ動作させることが望まれていた。
また、近年では、素子の微細化は物理的に限界に近づきつつあり、素子の微細化以外に素子及び回路を高性能化及び高集積化するための手段として、３次元（３Ｄ）的にＩＣを積層することが検討されている。
ＩＣ（半導体チップ）を積層する手法としては、それぞれ別途に作製されたＩＣチップが積層され、ＴＳＶ(through silicon via)やマイクロバンプ等によって積層されたチップ間が接続される手法や、素子が形成される半導体領域（ＦＥＴのチャネル材料、アクティブ領域）が基板上の層間絶縁膜上に積層される手法が検討されている。
チャネル材料が層間絶縁膜上に積層される手法による３Ｄ−ＩＣは、通常のＣＭＯＳプロセスで層間絶縁膜上の半導体領域に素子及び回路を形成できるため、ＩＣの高集積化、チップの低価格化を図り易い。
また、貼りあわせ手法等によって単結晶チャネル材料を層間絶縁膜上に形成することは可能であるが、製造コストを低減するために、スパッタ法等で絶縁膜上にチャネル材料（半導体領域）を堆積し、堆積されたチャネル材料を多結晶化させる手法が望ましい。多結晶シリコン及び多結晶ゲルマニウムがＦＥＴのチャネル材料として用いられた報告例として、例えば、非特許文献２及び３が挙げられる。
ゲルマニウムはシリコンよりもキャリアの移動度が高いため、次世代のＭＩＳＦＥＴのチャネル材料として検討されている(非特許文献４)。単結晶ゲルマニウムからなるチャネル領域と高誘電体膜との間にＳｉ層を介在させることによって、チャネル領域−高誘電体膜間の界面特性が向上し、キャリアの移動度が増大することが報告されている(非特許文献５及び６)。しかし、多結晶ゲルマニウムについてゲート絶縁膜／多結晶ゲルマニウムとの界面にＳｉ層を介在させる効果についての知見は、報告されていない。
J-P. Colinge et al., Nature Nano. 5 225 (2010) S.D. Suk, et al., Symposium on VLSI technology 2009, p.142 Y. Kamata et al., Symposium on VLSI technology 2013, T7p5 Y. Kamata, Materials Today 11 30 (2008) R. People and J.C. Bean, Appl. Phys. Lett. 47 322 (1985) B. De Jaeger et al., Microelectronic Engineering 80 26 (2005)
本発明は、上記事情を考慮してなされたものであって、ノーマリーオフ動作を実現可能なジャンクションレス電界効果トランジスタ及びその製造方法を提供する。
本発明の実施形態の電界効果トランジスタは、半導体領域内に設けられたソース領域及びドレイン領域と、前記半導体領域内において前記ソース領域と前記ドレイン領域との間に設けられ、前記ソース領域及び前記ドレイン領域と同じ導電型のチャネル領域と、前記チャネル領域上に設けられ、前記チャネル領域と異なる材料を含む半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を含み、前記半導体領域は、ゲルマニウムを主成分としている。
本発明の実施形態の電界効果トランジスタの製造方法は、基板上に、第１の導電型のソース領域、前記第１の導電型のドレイン領域、及び、前記ソース領域及び前記ドレイン領域間の前記第１の導電型のチャネル領域を含み、ゲルマニウムを主成分としている半導体領域を、形成する工程と、前記チャネル領域上に、前記チャネル領域と異なる材料を含む半導体層を形成する工程と、前記半導体層上のゲート絶縁膜上に、ゲート電極を形成する工程と、を含む。
本発明の実施形態の半導体デバイスの製造方法は、基板上に、第１の導電型の第１のソース領域、前記第１の導電型の第１のドレイン領域、及び、前記第１のソース領域及び前記第１のドレイン領域間の前記第１の導電型の第１のチャネル領域を含む第１の半導体領域を形成する工程と、前記基板上に、前記第１の導電型と異なる第２の導電型の第２のソース領域、前記第２の導電型の第２のドレイン領域、及び、前記第２のソース領域及び前記第２のドレイン領域間の前記第２の導電型の第２のチャネル領域を含む第２の半導体領域を形成する工程と、前記第１及び第２の半導体領域上に、前記第１及び第２の半導体領域と異なる材料を含む半導体層を、それぞれ形成する工程と、前記第１の半導体領域上方のゲート絶縁膜上に、第１の材料の第１のゲート電極を形成するのと同時に、前記第２の半導体領域上方のゲート絶縁膜上に、前記第１の材料の第２のゲート電極を、形成する工程と、を含む。
本発明によれば、チャネル領域とゲート絶縁膜との間に半導体層を設けることによって、ノーマリーオフ動作のジャンクションレス電界効果トランジスタを提供できる。
実施形態の半導体デバイスの構造を示す鳥瞰図。 実施形態の半導体デバイスの構造を示す断面図。 実施形態の半導体デバイスの構造を示す断面図。 実施形態の半導体デバイスの変形例の構造を示す鳥瞰図。 実施形態の半導体デバイスの製造方法の一工程を示す工程図。 実施形態の半導体デバイスの製造方法の一工程を示す工程図。 実施形態の半導体デバイスの製造方法の一工程を示す工程図。 実施形態の半導体デバイスの製造方法の一工程を示す工程図。 実施形態の半導体デバイスの製造方法の一工程を示す工程図。 実施形態の半導体デバイスの効果を説明するための図。 実施形態の半導体デバイスの効果を説明するための図。 実施形態の半導体デバイスの効果を説明するための図。 実施形態の半導体デバイスの効果を説明するための図。 実施形態の半導体デバイスの効果を説明するための図。 実施形態の半導体デバイスの効果を説明するための図。 実施形態の半導体デバイスの適用例を説明するための図。
［実施形態］
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
（１） 構造
図１乃至図３を参照して、本発明の実施形態に係る電界効果トランジスタの構造について説明する。
図１は、実施形態の電界効果トランジスタの構造を示す鳥瞰図である。図２は、図１のＩＩ−ＩＩ線に沿う断面を示す実施形態の電界効果トランジスタの断面構造図である。図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面を示す実施形態の電界効果トランジスタの断面構造図である。
図１乃至図３は、本実施形態の電界効果トランジスタ（以下では、ＦＥＴとも表記する）である。
図１乃至図３に示されるように、本実施形態の電界効果トランジスタ１は、絶縁膜８１を介して、半導体基板８０上方に設けられている。例えば、半導体基板８０は、シリコン（Ｓｉ）基板であり、絶縁膜８１は、シリコン酸化物からなる膜である。以下では、半導体基板８０と半導体基板上のシリコン酸化物膜８１からなる構成のことを、基板とも呼ぶ。シリコン酸化物からなる絶縁膜８１は、半導体基板を酸化することによって形成されるＳｉＯ２に限らず、ボロン（Ｂ）やリン（Ｐ）が混ざったＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜やＴＥＯＳ膜等の堆積膜でもよい。また、絶縁膜８１は、窒素（Ｎ）、炭素（Ｃ）、又はフッ素（Ｆ）等が混ざっている一般に層間絶縁膜として使われている膜でも良い。
本実施形態の電界効果トランジスタ１において、絶縁膜８１上の半導体層（半導体領域）１０が、電界効果トランジスタのチャネル材料（アクティブ領域）に用いられている。
本実施形態のトランジスタ１において、チャネル領域１００、２つのソース／ドレイン領域１０１Ａ，１０１Ｂは、絶縁膜８１上の半導体層１０内に設けられている。
実施形態の電界効果トランジスタ１は、例えば、マルチゲート構造の電界効果トランジスタであり、図１乃至図３に示される例では、実施形態のトランジスタはＦｉｎＦＥＴである。本実施形態のように、マルチゲート構造のトランジスタ１がＦｉｎＦＥＴである場合、半導体層１０は、所望の線幅（フィン幅）の短冊状の構造（フィン構造）を有する。
電界効果トランジスタ１のゲート電極２５が、ゲート絶縁膜２１を介して、フィン構造の半導体層１０にまたがることによって、マルチゲート構造の電界効果トランジスタが形成される。ここで、本実施形態におけるＦｉｎＦＥＴとは、フィン部上部上のゲート電極下の半導体領域がチャネルとして機能しない狭義のＦｉｎＦＥＴだけでなく、フィン部側面のチャネルとゲート電極下の半導体領域（フィン部上面）のチャネルとがトランジスタの駆動時のチャネルとして機能するマルチゲートＦＥＴを含めて、ＦｉｎＦＥＴと呼び、以下の説明でもそれらのトランジスタを同様にＦｉｎＦＥＴと呼ぶ。
チャネル材料としての半導体層１０におけるゲート電極２５と交差する部分が、電界効果トランジスタ１のチャネル領域１００となる。ソース／ドレイン領域１０１Ａ，１０１Ｂが、フィン構造の半導体層１０の延在方向（ｘ方向）において半導体層１０内のチャネル領域１００を挟むように、半導体層１０内に設けられている。以下では、２つのソース／ドレイン領域１０１Ａ，１０１Ｂを区別しない場合には、ソース／ドレイン領域１０１と表記する。
半導体層１０の延在方向（ｘ方向、トランジスタのチャネル長方向）の一端及び他端に、半導体層１０の幅方向（ｙ方向）においてフィン幅より大きい寸法を有する部分１０９が、それぞれ設けられている。例えば、フィン幅より大きい寸法を有する部分１０９に、コンタクトプラグ（コンタクト部）ＣＰが接続される。以下では、このフィン幅より大きい寸法を有する部分１０９のことを、コンタクトエリア１０９とよぶ。コンタクトエリア１０９がフィン幅より大きい寸法を有する部分を有することによって、フィン構造を有する半導体層１０とコンタクトプラグＣＰとの接触面積が増加し、半導体層１０とコンタクトプラグＣＰとの接触抵抗が低減される。
例えば、コンタクトエリア１０９内には、導電層（例えば、金属化合物層、具体例としては、ＮｉＧｅ）２９Ａ，２９Ｂが設けられている。コンタクトエリア１０９内の導電層２９Ａ，２９Ｂにより、コンタクトエリア１０９とコンタクトプラグＣＰとの間の接触抵抗が低減される。
尚、コンタクトエリア１０９は、ソース／ドレイン領域１０１Ａ，１０１Ｂの一部として扱われてもよい。
ゲート絶縁膜２１には、例えば、ＳｉＯ２のようなシリコンを主成分とする酸化物、又は、ハフニウムアルミニウム酸化物（ＨｆＡｌＯ）のような高誘電体材料が、用いられる。ゲート電極２５には、多結晶シリコン、多結晶ゲルマニウム、シリサイドのような導電性シリコン化合物、導電性ジャーマナイド、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）のような導電性化合物、タングステン（Ｗ）、銅（Ｃｕ）等の単体金属等が、用いられる。
図１及び図２に示されるように、本実施形態のＦｉｎＦＥＴは、ＦＥＴの駆動時に、チャネル領域１００の上面及び両側面の３つの面（方向）において、ゲート絶縁膜２１を挟んで、ゲート電極２５とチャネル領域１００とが対向している。尚、チャネル領域１００の上面とゲート絶縁膜２１との間に、ゲート絶縁膜２１よりも厚い絶縁膜が介在していてもよい。
例えば、本実施形態の電界効果トランジスタ１のチャネル領域１００及びソース／ドレイン領域１０１は、Ｓｉ以外の半導体材料を用いて、形成される。本実施形態において、チャネル領域１００及びソース／ドレイン領域１０１が形成される半導体層１０は、多結晶ゲルマニウム（Ｇｅ）層１０である。
本実施形態の電界効果トランジスタ１は、ジャンクションレスＦＥＴである。
本実施形態のジャンクションレスＦＥＴ１において、ソース／ドレイン領域１０１の導電型は、チャネル領域１００の導電型と同じである。すなわち、本実施形態のジャンクションレスＦＥＴ（ジャンクションレスＦｉｎＦＥＴ）１が、ｐ型ＭＩＳＦＥＴである場合、チャネル領域１００及びソース／ドレイン領域１０１は、ｐ型の半導体領域（例えば、ｐ型の多結晶Ｇｅ層）であり、本実施形態のジャンクションレスＦＥＴ１が、ｎ型ＭＩＳＦＥＴである場合、チャネル領域１００及びソース／ドレイン領域１０１は、ｎ型の半導体領域（例えば、ｎ型の多結晶Ｇｅ層）である。
ｐ型のジャンクションレスＦＥＴにおいて、チャネル領域及びソース／ドレイン領域としての半導体領域（半導体層）１０は、１０１９／ｃｍ３程度の不純物濃度のｐ型ドーパントを含む。一方、ｎ型ジャンクションレスＦＥＴにおいて、チャネル領域及びソース／ドレイン領域としての半導体領域１０は、１０１８／ｃｍ３程度の不純物濃度のｎ型ドーパントを含む。
図１乃至図３に示されるように、本実施形態のジャンクションレスＦＥＴ１において、トランジスタ１のチャネル領域１００とゲート絶縁膜２１との間に、半導体層３０が設けられている。以下では、チャネル領域１００とゲート絶縁膜２１との間の半導体層３０のことを、キャップ層３０とよぶ。
チャネル領域１００とゲート絶縁膜２１との間のキャップ層３０は、例えば、チャネル領域１００を形成するための半導体材料と異なる材料からなる。キャップ層３０を形成するための半導体材料のバンドギャップの大きさは、チャネル領域１００を形成するための半導体材料のバンドギャップの大きさと異なる。
チャネル領域１００が多結晶Ｇｅ層から形成される場合、キャップ層３０は、非晶質Ｓｉ層から形成される。尚、非晶質Ｓｉ以外の半導体材料からなるキャップ層３０が、Ｇｅ層からなるチャネル領域１００に用いられてもよい。但し、キャップ層３０の材料とチャネル領域１００の材料とは、互いに異なる材料であることが望ましい。例えば、キャップ層３０は、ＳｉＧｅ層や、アンチモン化インジウム（ＩｎＳｂ）でもよい。
キャップ層３０は、ｎ型の半導体層でもよいし、ｐ型の半導体層でもよいし、さらには、ｐ型及びｎ型の不純物をほとんど含まない真性半導体層でもよい。例えば、キャップ層３０の膜厚は、例えば、ゲート絶縁膜２１の膜厚以下、具体的な数値としては、０．７ｎｍ〜１．５ｎｍ程度であるが、この膜厚に限定されない。キャップ層３０は、複数の半導体膜の積層構造、又は、半導体膜と絶縁膜との積層構造でもよい。キャップ層３０の結晶性は、非晶質でもよいし、多結晶でもよい。
図４は、本実施形態の電界効果トランジスタの変形例を示す鳥瞰図である。
図４に示されるＦＥＴは、プレーナー構造のジャンクションレスＦＥＴである。
図４に示されように、プレーナー構造のジャンクションレス型ＦＥＴのゲート絶縁膜２１とチャネル領域（例えば、多結晶ゲルマニウム層）１０との間に、キャップ層３０が用いられてもよい。また、実施形態の電界効果トランジスタ１は、ダブルゲート構造の電界効果トランジスタでもよい。尚、プレーナー構造のジャンクションレス型ＦＥＴにおいて、例えば、絶縁膜８１上の多結晶ゲルマニウム層１０は、絶縁膜８２によって区画されている。
本実施形態のジャンクションレスＦＥＴ１は、ゲート絶縁膜２１とチャネル領域１００との間に、キャップ層３０が設けられることによって、ＦＥＴ１の閾値電圧（オン電圧）が、ＦＥＴのチャネル領域−ゲート絶縁膜間にキャップ層が設けられない場合におけるノーマリーオン状態の値から、ノーマリーオフ状態の値へシフトする。
この結果として、本実施形態のジャンクションレスＦＥＴは、ノーマリーオフ動作を実現できる。
したがって、本実施形態によれば、ノーマリーオフ型のジャンクションレス電界効果トランジスタを提供できる。
（２） 製造方法
図５乃至図９を参照して、本発明の実施形態の半導体デバイス（電界効果トランジスタ）の製造方法について説明する。
以下の本実施形態の電界効果トランジスタ（ジャンクションレスＦｉｎＦＥＴ）の製造方法において、トランジスタのチャネル領域１００を形成するための半導体層（チャネル材料、アクティブ領域）１０が多結晶ゲルマニウム(ｐｏｌｙ−Ｇｅ)、キャップ層を形成するための半導体層３０が非晶質シリコン、ゲート絶縁膜２１がハフニウムアルミニウム酸化物（ＨｆＡｌＯ）、ゲート電極２５が窒化タンタル（ＴａＮ）である場合について、説明する。
図５に示されるように、半導体基板（例えば、単結晶Ｓｉ基板）８０に対する酸化処理により、半導体基板８０上に、酸化膜（ここでは、ＳｉＯ２膜）８１が形成される。非晶質Ｇｅ層（半導体層）１０Ｚが、例えば、スパッタ法によって、ＳｉＯ２膜８１上に形成される。尚、Ｓｉ基板８０上のＳｉＯ２膜８１は、ＣＶＤ法によって、Ｓｉ基板８０上に堆積されたシリコン酸化物膜でもよい。
レジスト膜が非晶質Ｇｅ層１０Ｚ上に塗布された後、レジスト膜に対する電子線描画工程及びエッチング工程により、所定のパターンのレジストマスク９９が、非晶質Ｇｅ層１０Ｚ上に形成される。
図６に示されるように、パターニングされたレジストマスク９９をマスクに用いて、非晶質Ｇｅ層が、異方性エッチングにより、加工される。
これによって、レジストマスク９９に基づいた平面パターンを有する非晶質Ｇｅ層１０Ａが、ＳｉＯ２膜８１上に形成される。例えば、フィン構造を有する非晶質Ｇｅ層１０Ａが、形成される。尚、フィン構造の延在方向における非晶質Ｇｅ層１０Ａの一端及び他端には、コンタクトエリア１０９が、形成される。フィン構造の延在方向に交差する方向（フィン幅方向）におけるコンタクトエリア１０９の寸法が、フィン幅より大きくなるように、コンタクトエリア１０９はパターニング及び加工されている。
レジストマスクが剥離された後、図７に示されるように、パターニングされた非晶質Ｇｅ層１０Ａを覆うように、ＳｉＯ２膜９８が、Plasma enhanced−ＣＶＤ（ＰＥ−ＣＶＤ）法によって、非晶質Ｇｅ層１０Ａ上に堆積される。
フィン構造の非晶質Ｇｅ層がＳｉＯ２膜９８で覆われた状態で、窒素雰囲気中において５００℃〜６００℃の温度範囲の熱処理が、非晶質Ｇｅ層が設けられた基板８０に対して、５時間程度、施される。この加熱処理によって、非晶質Ｇｅ層が、多結晶化する。
このように、多結晶Ｇｅ層１０が、半導体基板８０上方に、形成される。
ここで、多結晶Ｇｅ層１０がｐ型ＭＩＳＦＥＴのチャネル材料（アクティブ領域）に用いられる場合、ｐ型ＭＩＳＦＥＴの形成領域となる多結晶Ｇｅ層１０は、ドーパント（導電型不純物）がイオン注入により添加されなくとも、ｐ型ＭＩＳＦＥＴの動作に十分なキャリア濃度（例えば、１０１９／ｃｍ３程度のホール濃度）が得られている。
多結晶Ｇｅ層１０がｎ型ＭＩＳＦＥＴのチャネル材料（アクティブ領域）に用いられる場合、ｎ型ＭＩＳＦＥＴの形成領域となる多結晶Ｇｅ層１０内に、例えば、リン（Ｐ）が、２×１０１５ｃｍ２のドーズ量及び１０ｋｅＶのイオン加速度で、注入される。リンが注入された多結晶Ｇｅ層１０に対して、窒素雰囲気中で、５００℃〜６００℃の温度範囲の熱処理が、５時間程度、施される。これによって、多結晶Ｇｅ層１０中のリンが活性化され、１０１８／ｃｍ３程度のキャリア濃度（ドナー濃度）のｎ型多結晶Ｇｅ層１０が、形成される。
図８に示されるように、多結晶Ｇｅ層が形成された後、０．５％の濃度の希フッ酸溶液によるウェットエッチングによって、多結晶Ｇｅ層１０上のＳｉＯ２膜が、除去される。
露出された多結晶Ｇｅ層１０に対して、水素雰囲気中で４５０℃の熱処理が、９０分程度施された後、露出された多結晶Ｇｅ層１０に対して、ＳｉＨ４／Ｈ２雰囲気中で４５０℃の熱処理が、３０分程度施される。
このＳｉ化合物を含むガス雰囲気中の加熱処理によって、多結晶Ｇｅ層１０上に、Ｓｉ層（Ｓｉキャップ層）３０が形成される。尚、Ｓｉキャップ層３０は、ＣＶＤ法などの膜堆積技術によって、多結晶Ｇｅ層１０上及び絶縁膜８１上に、堆積されてもよい。
尚、この工程において、Ｇｅ層１０上のＳｉ層３０の一部は酸化され、ＳｉＯ２が形成される可能性があるが、Ｓｉ層３０は、Ｇｅ層１０上に残存し、半導体からなるキャップ層３０として機能する。
図９に示されるように、ゲート絶縁膜２１が、多結晶Ｇｅ層１０上のＳｉキャップ層３０上に、形成される。例えば、ＨｆＡｌＯ膜２１が、ゲート絶縁膜２１として、Atomic layer deposition（ＡＬＤ）法によって、Ｓｉキャップ層３０上及び絶縁膜８１上に堆積される。
導電膜（例えば、ＴａＮ膜）２５が、スパッタ法によって、ゲート絶縁膜２１上に堆積される。
堆積された導電膜２５が、電子線描画及び異方性エッチングによって、所定の形状に加工される。これによって、ゲート絶縁膜２１を介してフィン構造の多結晶Ｇｅ層１０のチャネル領域１００と交差するゲート電極２５が、基板８０上のＳｉＯ２膜８１上方に形成される。
図９に示される工程に続いて、図１乃至図３に示されるように、０．５％の濃度の希フッ酸溶液によるウェットエッチングによって、多結晶Ｇｅ層１０のソース／ドレイン領域１０１及びコンタクトエリア１０９上において露出しているゲート絶縁膜（ここでは、ＨｆＡｌＯ膜）２１が、除去される。
この後、Ｇｅと導電性化合物（例えば、ジャーマナイド）を形成する金属膜（例えば、Ｎｉ膜）が、露出した多結晶Ｇｅ層１０１，１０９上に、スパッタ法によって、形成される。金属膜とＧｅ層とに対する熱処理によって、ＮｉＧｅ膜２９Ａ，２９Ｂが、ソース／ドレイン領域１０１，１０９の少なくともコンタクトエリア１０９内に形成される。
ＨｆＡｌＯ膜２１上のＮｉ膜のようなＧｅ層１０と反応しなかったＮｉ膜は、６０℃のＨＣｌ溶液によるエッチングによって選択的に除去される。このように、ＮｉＧｅ層が、多結晶Ｇｅ層１０の所定の部分１０９において、自己整合的に形成される。
この後、周知のＢＥＯＬプロセスによって、層間絶縁膜が、絶縁膜８１及びＦＥＴ１上に形成された後、ゲート電極２５及びコンタクトエリア１０９のそれぞれに接続されるコンタクトプラグＣＰ、及び、コンタクトプラグＣＰのそれぞれに接続される配線が、順次形成される。
以上の工程によって、チャネル領域と異なる導電型のソース／ドレイン領域を形成すること無し、本実施形態の電界効果トランジスタ１としてのジャンクションレスＦＥＴ（ＦｉｎＦＥＴ）１が、形成される。
本実施形態の電界効果トランジスタの製造方法によれば、ゲート絶縁膜２１とチャネル領域（例えば、多結晶Ｇｅ層）１００との間に、半導体層（例えば、Ｓｉ層）３０が形成される。ゲート絶縁膜２１と多結晶Ｇｅ層１０内のチャネル領域１００との間の半導体層３０によって、本実施形態における製造方法によって形成されたジャンクションレスＦＥＴの閾値電圧は、ＦＥＴのチャネル領域−ゲート絶縁膜間にキャップ層が設けられない場合におけるノーマリーオン状態の値から、ノーマリーオフ状態の値へシフトする。
これによって、本実施形態の電界効果トランジスタの製造方法によれば、ノーマリーオフ型のジャンクションレスＦＥＴが形成される。
（３） 効果
図１０乃至図１５を参照して、実施形態の半導体デバイス（電界効果トランジスタ）の作用及び効果について、説明する。
図１０は、プレーナー構造のジャンクションレスＦＥＴにおける電子顕微鏡の観測像を示している。
図１０の（ａ）は、従来のジャンクションレスＦＥＴのチャネル領域近傍のＸ−ＴＥＭ（断面透過型電子線顕微鏡）の観測像を示している。図１０の（ｂ）は、本実施形態のジャンクションレスＦＥＴのチャネル領域近傍のＸ−ＴＥＭの観測像を示している。従来のジャンクションレスＦＥＴには、チャネル領域とゲート絶縁膜との間に、半導体からなるキャップ層が設けられていない。本実施形態のジャンクションレスＦＥＴには、チャネル領域とゲート絶縁膜との間に半導体層（キャップ層）が設けられている。
図１０の（ａ）及び（ｂ）には、チャネル領域及びゲート電極を含む積層構造（以下では、ゲートスタックとよぶ）の断面構造が示されている。キャップ層の有無以外、ゲートスタックの構成部材は、従来のＦＥＴと本実施形態のＦＥＴとで同じである。
図１０の（ａ）及び（ｂ）にそれぞれ示されるゲートスタックのチャネル領域（多結晶Ｇｅ層）１０とゲート絶縁膜（ＨｆＡｌＯ膜）２１との界面に関して、Ｓｉキャップ層が無い場合（図１０の（ａ））におけるチャネル領域及びゲート電極間の界面層３９の膜厚に比べて、Ｓｉキャップ層３０がチャネル領域１０とゲート絶縁膜２１との間に設けられる場合（図１０の（ｂ））における層３０の膜厚は、厚い。それゆえ、図１０の（ｂ）の本実施形態のＦＥＴでは、キャップ層３０が、界面層として、チャネル領域１０とゲート絶縁膜２１との間に介在していることが、示される。
尚、図１０の（ｂ）のＸ−ＴＥＭ像において、キャップ層３０は原子層換算で数層であるため、キャップ層３０の結晶性は非晶質のように観測される。但し、キャップ層３０は多結晶であっても良い。
図１１は、本実施形態のジャンクションレスＦＥＴのＸＰＳ（X-ray Photoelectron Spectroscopy）の分析結果を示している。図１１において、ＸＰＳの分析結果を示すグラフの横軸は、結合エネルギー（単位：ｅＶ）を示し、ＸＰＳの分析結果を示すグラフの縦軸は、検出された信号の強度（任意単位）を示している。
図１１のＸＰＳの分析結果に示されるように、本実施形態のキャップ層を含むジャンクションレスＦＥＴにおいて、Ｓｉ−Ｏの結合エネルギーとＳｉ−Ｓｉの結合エネルギーが検出されている。したがって、本実施形態において、多結晶Ｇｅのチャネル領域とＨｆＡｌＯのゲート絶縁膜との間の界面層は、Ｓｉ及びＳｉＯ２を含む層（Ｓｉキャップ層）３０であると、判別される。
尚、図１０の（ｂ）及び図１１に示される例において、多結晶Ｇｅのチャネル領域１００とＨｆＡｌＯのゲート絶縁膜２１との間のＳｉのキャップ層３０が設けられた場合に、キャップ層３０内にＳｉＯ２が含まれる理由は、Ｓｉ層を形成後にウエハをチャンバーから大気に取り出した際に大気中の酸素もしくは水分とキャップ層３０のＳｉが結合したためであると、考えられる。
図１０及び図１１の測定結果によって、キャップ層としてのＳｉ層が、多結晶Ｇｅのチャネル領域とＨｆＡｌＯのゲート絶縁膜との間に存在していることが、示される。
図１２乃至図１４は、本実施形態におけるキャップ層を含むジャンクションレスＦＥＴの電気的特性を示す図である。
図１２は、ジャンクションレスＦＥＴのゲート電圧とドレイン電流の関係を示すグラフである。図１２の（ａ）及び（ｂ）において、各グラフの横軸は、ゲート電圧の大きさ（単位：Ｖ）を示し、各グラフの縦軸は、ドレイン電流の大きさ（単位：Ａ／μｍ）をｌｏｇスケールで示している。
図１２の（ａ）は、キャップ層を有する場合及びキャップ層を有さない場合のそれぞれにおける、ｐ型ジャンクションレスＦＥＴの特性を示している。
図１２の（ｂ）は、キャップ層を有する場合及びキャップ層を有さない場合のそれぞれにおける、ｎ型ジャンクションレスＦＥＴの特性を示している。
図１２の（ａ）及び（ｂ）に示されるように、キャップ層を有さないｎ型及びｐ型ジャンクションレスＦＥＴは、ノーマリーオン動作で、駆動する。
図１２の（ａ）及び（ｂ）において、ｎ型及びｐ型ジャンクションレスＦＥＴのそれぞれに対してゲート絶縁膜（ＨｆＡｌＯ膜）とチャネル領域（多結晶Ｇｅ領域）との間にキャップ層（Ｓｉ層）を介在させることで、ｐ型及びｎ型のジャンクションレスＦＥＴは、ノーマリーオフ動作になる。
図１３は、ジャンクションレスＦＥＴのゲート長と閾値電圧との関係を示すグラフである。図１３の（ａ）は、ｐ型のジャンクションレスＦＥＴのゲート長と閾値電圧との関係を示している。図１３の（ｂ）は、ｎ型のジャンクションレスＦＥＴのゲート長と閾値電圧との関係を示している。図１３の（ａ）及び（ｂ）のそれぞれにおいて、グラフの横軸は、ジャンクションレスＦＥＴのゲート長（単位：ｎｍ）をｌｏｇスケールで示している。図１３の（ａ）及び（ｂ）のそれぞれにおいて、グラフの縦軸は、ジャンクションレスＦＥＴの閾値電圧（単位：Ｖ）を示している。
図１３の（ａ）に示されるように、ゲート長の長さに依存せずに、キャップ層がゲート絶縁膜とチャネル領域との間に設けられたｐ型ジャンクションレスＦＥＴの閾値電圧は、キャップ層がゲート絶縁膜とチャネル領域との間に設けられないｐ型ジャンクションレスＦＥＴの閾値電圧に比較して、負の方向（Ｖｔｈ＜０）にシフトしている。したがって、ゲート長の長さに依存せずに、キャップ層がゲート絶縁膜とチャネル領域との間に設けられることによって、本実施形態のｐ型ジャンクションレスＦＥＴは、ノーマリーオフ動作で駆動する。
図１３の（ｂ）に示されるように、ゲート長の長さに依存せずに、キャップ層がゲート絶縁膜とチャネル領域との間に設けられたｎ型ジャンクションレスＦＥＴの閾値電圧は、キャップ層がゲート絶縁膜とチャネル領域との間に設けられないｎ型ジャンクションレスＦＥＴの閾値電圧に比較して、正の方向（Ｖｔｈ＞０Ｖ）にシフトしている。したがって、ゲート長の長さに依存せずに、キャップ層がゲート絶縁膜とチャネル領域との間に設けられることによって、本実施形態のｎ型ジャンクションレスＦＥＴは、ノーマリーオフ動作で駆動する。
図１４は、ジャンクションレスＦＥＴのゲート電圧とドレイン電流との関係を示す図である。図１４の（ａ）及び（ｂ）において、各グラフの横軸は、ゲート電圧の大きさ（単位：Ｖ）を示し、各グラフの縦軸は、ドレイン電流の大きさ（単位：Ａ）を示している。図１４の（ａ）は、キャップ層を有さないｐ型ジャンクションレスＦＥＴの特性線ＡＰを示し、キャップ層を有するｐ型ジャンクションレスＦＥＴの特性線ＢＰを示している。図１４の（ｂ）は、キャップ層を有さないｎ型ジャンクションレスＦＥＴの特性線ＡＮを示し、キャップ層を有するｎ型ジャンクションレスＦＥＴの特性線ＢＮを示している。
図１４に示されるように、多結晶Ｇｅチャネル領域及びＳｉキャップ層を用いたジャンクションレスＦＥＴが形成されることによって、ｎ型及びｐ型のＦＥＴの両方の閾値電圧は、Ｓｉキャップ層を含まないジャンクションレスＦＥＴのノーマリーオン動作の閾値電圧からシフトし、多結晶Ｇｅチャネル領域及びＳｉキャップ層を用いたジャンクションレスＦＥＴは、ノーマリーオフ動作が実現されている。
図１５を参照して、本実施形態のジャンクションレスＦＥＴのノーマリーオフ動作が実現される理由の一例について、説明する。
図１５の（ａ），（ｂ），（ｃ）及び（ｄ）のそれぞれは、ゲート絶縁膜−キャップ層−チャネル領域のバンドギャップ構造を模式的に示す図である。
図１５の（ａ）は、ゲート絶縁膜、キャップ層（Ｓｉ）及びチャネル領域（Ｇｅ）の定常状態におけるバンドギャップ構造を示している。図１５の（ｂ）は、プレーナー構造のｎ型ＦＥＴにおけるゲート絶縁膜、キャップ層（Ｓｉ）及びチャネル領域（Ｇｅ）のバンド構造を示し、図１５の（ｃ）は、プレーナー構造のｐ型ＦＥＴにおけるゲート絶縁膜、キャップ層（Ｓｉ）及びチャネル領域（Ｇｅ）のバンドギャップ構造を示している。図１５の（ｄ）は、マルチゲート構造のＦＥＴのゲート絶縁膜、キャップ層（Ｓｉ）及びチャネル領域（Ｇｅ）のバンドギャップ構造を示している。
図１５の（ａ）に示されるように、本実施形態のノーマリーオフ動作のジャンクションレスＦＥＴが形成されるモデルの一例として、ゲート絶縁膜２１とキャップ層３０との界面で、キャップ層（ここでは、Ｓｉ）３０の準位ＰＬがピン止めされると考えられる。
図１５の（ｂ）及び（ｃ）において、ｎ型及びｐ型のチャネル材（ここでは、Ｇｅ）１０のフェルミ準位が、キャップ層３０のピン止めされた準位（以下では、ピニング準位ともよぶ）ＰＬと揃うことに伴って、ゲート絶縁膜２１下に空乏層が形成される。
この結果として、ｎ型及びｐ型ＭＩＳＦＥＴのそれぞれで、ゲート電圧が０Ｖのときにおいて、ゲート絶縁膜２１下にチャネルが形成されること無しに、ジャンクションレスＦＥＴは、オフ状態となる。
図１５の（ｄ）に示されるように、チャネル領域１０が多方向から制御されるマルチゲート構造のジャンクションレスＦＥＴにおいて、ゲート絶縁膜２１とチャネル領域１０との間のそれぞれにキャップ層３０が設けられた場合、チャネル領域１０の中心部が空乏化し易くなる。それゆえ、本実施形態のように、ゲート電極とチャネル領域１０との間にキャップ層３０が設けられた構造をマルチゲート構造のジャンクションレスＦＥＴに適用することは、効果的である。
以上のように、本実施形態のＦＥＴ及びその製造方法によれば、チャネル領域１０とゲート絶縁膜２１との間に、チャネル領域１０と異なる材料の半導体層３０が設けられることによって、ノーマリーオフ型のジャンクションレスＦＥＴを提供できる。
（４） 適用例
図１６を参照して、実施形態の電界効果トランジスタ（ジャンクションレスＦＥＴ）の適用例について説明する。
本実施形態のジャンクションレスＦＥＴは、半導体回路（ＩＣ）に適用される。例えば、本実施形態のジャンクションレスＦＥＴを含む半導体回路は、ロジック回路、イメージセンサ、メモリ回路（例えば、フラッシュメモリ、ＭＲＡＭ）、ＦＰＧＡなどである。
図１６は、本実施形態のジャンクションレスＦＥＴを含む半導体回路の構成を模式的に示す断面図である。
図１６に示されるように、例えば、Ｓｉ単結晶基板（バルク基板）などの半導体基板８０上に、複数のＦＥＴ７が設けられている。ＦＥＴ７は、例えば、プレーナー構造のＦＥＴである。ＦＥＴ７は、ＦＥＴ７の導電型に応じて、半導体基板８０内のｐ型又はｎ型ウェル領域８００上に設けられている。
ＦＥＴ７のゲート電極７５が、ゲート絶縁膜７１を介して、ウェル領域８００（半導体基板８０）内のチャネル領域上方に設けられている。ＦＥＴ７は、エンハンスメント型のＦＥＴであり、ウェル領域８００内に、チャネル領域の導電型と異なる導電型のソース／ドレイン領域（拡散層）７３を有している。
層間絶縁膜８１が、ＦＥＴ７を覆うように、半導体基板８０上に設けられている。
１以上の半導体領域（半導体層）１０Ｐ，１０Ｎが、ＦＥＴのチャネル材料（アクティブ領域）として、層間絶縁膜８１上に設けられている。図１６には、２つの半導体領域（例えば、多結晶Ｇｅ層）１０Ｐ，１０Ｎが層間絶縁膜８１上に設けられた例が示されているが、半導体領域１０Ｐ，１０Ｎの個数は、２個に限定されない。以下では、半導体領域１０Ｐ，１０Ｎを区別しない場合には、半導体領域１０と表記する。
層間絶縁膜８１上の半導体領域１０を用いて、本実施形態のジャンクションレスＦＥＴ１Ｎ，１Ｐが形成される。層間絶縁膜８１上のジャンクションレスＦＥＴ１Ｎ，１Ｐを区別しない場合には、ジャンクションレスＦＥＴ１と表記する。
層間絶縁膜８１，８２内に、コンタクトプラグＣＰ１，ＣＰ２、ビアプラグＶＰ１及び配線層Ｍ１，Ｍ２が、多層配線技術によって、形成される。
各プラグＣＰ１，ＣＰ２及び各配線Ｍ１，Ｍ２によって、半導体基板８０上のＦＥＴ７が、層間絶縁膜８１上に設けられた本実施形態のＦＥＴ１に接続される。これによって、積層チャネル構造の３次元積層型半導体回路（３Ｄ−ＩＣ）が、形成される。
図１６に示される半導体回路において、ｐ型の半導体領域（例えば、ｐ型多結晶Ｇｅ層）１０Ｐを用いて、ｐ型のジャンクションレスＦＥＴ（例えば、ジャンクションレスＦｉｎＦＥＴ）１Ｐが、層間絶縁膜８１上に形成され、ｎ型の半導体領域（例えば、ｎ型多結晶Ｇｅ層）１０Ｎを用いて、ｎ型のジャンクションレスＦＥＴが層間絶縁膜８１上に形成される。ｐ型及びｎ型の半導体領域１０Ｐ，１０Ｎは、それぞれ異なる工程で形成される。
ｐ型のジャンクションレスＦＥＴ１Ｐは、ゲート絶縁膜２５とｐ型の半導体領域（チャネル領域）１０Ｐとの間に、キャップ層としての半導体層３０を含んでいる。ｎ型のジャンクションレスＦＥＴ１Ｎは、ゲート絶縁膜２５とｎ型の半導体領域１０Ｎとの間に、キャップ層３０を含んでいる。ｎ型のジャンクションレスＦＥＴ１Ｎのキャップ層３０とｐ型ジャンクションレスＦＥＴ１Ｐのキャップ層３０は、実質的に同時に形成される。ｎ型のジャンクションレスＦＥＴ１Ｎのキャップ層３０及びｐ型ジャンクションレスＦＥＴ１Ｐのキャップ層３０は、同じ材料（例えば、非晶質Ｓｉ）から形成され、同じ導電型及び同じ膜厚を有している。尚、ゲート絶縁膜２５は、ｐ型及びｎ型の半導体領域１０Ｐ，１０Ｎ上に、実質的に同時に形成され、ｐ型及びｎ型のジャンクションレスＦＥＴにおいて同じ材料のゲート絶縁膜２５が用いられている。
本適用例の半導体回路において、ｎ型のジャンクションレスＦＥＴ１Ｎのゲート電極２５の材料２００は、ｐ型のジャンクションレスＦＥＴ１Ｐのゲート電極２５の材料２００と同じ材料である。
上述のように、本実施形態のジャンクションレスＦＥＴ１は、ゲート絶縁膜２５と半導体領域（多結晶半導体層）１０との間にキャップ層（半導体層）３０が設けられた構造によって、ｐ型及びｎ型のジャンクションレスＦＥＴ１の両方で、ノーマリーオフ動作のジャンクションレスＦＥＴ１を、形成できる。
ゲート絶縁膜２５と半導体領域１０との間にキャップ層３０が設けられない構造を有する従来のｎ型及びｐ型ジャンクションレスＦＥＴが、同じゲート材料のゲート電極を有する場合、ｐ型及びｎ型のジャンクションレスＦＥＴの少なくとも一方は、ノーマリーオン動作のＦＥＴとなる。
それゆえ、従来のｐ型及びｎ型のジャンクションレスＦＥＴの両方で、ノーマリーオフ動作を実現するために、ｐ型ジャンクションレスＦＥＴのゲート電極とｎ型ジャンクションレスＦＥＴのゲート電極と、互いに異なる材料が用いられ、ゲート電極材の選択及び仕事関数の調整によってトランジスタの閾値電圧が制御されていた。
この場合、ｐ型ジャンクションレスＦＥＴとｎ型ジャンクションレスＦＥＴとにおいて、互いに異なる材料からなるゲート電極が、互いに異なる工程でそれぞれ形成される。そのため、従来のジャンクションレスＦＥＴを含む半導体回路の製造工程数は、増加し、半導体回路の製造コストが増加する。
本実施形態のジャンクションレスＦＥＴにおいて、ｎ型のジャンクションレスＦＥＴ１Ｎのゲート電極２５とｐ型のジャンクションレスＦＥＴ１Ｐのゲート電極２５とが同じ材料を用いて形成できることによって、ｎ型及びｐ型のジャンクションレスＦＥＴ１Ｎ，１Ｐのゲート電極２５を形成するための材料の堆積を、実質的に同時に実行でき、及び、トランジスタ１Ｎ，１Ｐのゲート電極２５のゲート加工を、実質的に同時に実行できる。
これによって、ｐ型ジャンクションレスＦＥＴのゲート電極とｎ型ジャンクションレスＦＥＴのゲート電極とを異なる製造工程で形成せずともよく、本実施形態のジャンクションレスＦＥＴを含む半導体回路は、低コスト化できる。
尚、層間絶縁膜８１上のＧｅ層１０を用いて形成された複数のジャンクションレスＦＥＴは、全てｐ型ＦＥＴでもよいし、全てｎ型ＦＥＴでもよい。半導体基板８０は、ＳｉＧｅ基板のようなＳｉ単結晶基板以外の基板でもよい。層間絶縁膜８１上のジャンクションレスＦＥＴは、プレーナー構造のＦＥＴでもよい。図１６には、プレーナー構造のＦＥＴが半導体基板８０のウェル上に形成された例が図示されているが、マルチゲート構造のＦＥＴ（例えば、ＦｉｎＦＥＴ）が半導体基板８０上に設けられてもよい。
（５） その他
本実施形態の電界効果トランジスタ及びその製造方法は、以下の構成を含む。
実施形態において、チャネル領域及びソース／ドレイン領域が形成される半導体領域（チャネル材料）としてのゲルマニウム（Ｇｅ）層は、シリコン（Ｓｉ）、炭素（Ｃ）及び錫（Ｓｎ）を含むグループから選択される１以上の元素を含んでいてもよい。また、半導体領域としてのＧｅ層は、導電型不純物として、リン（Ｐ）、ヒ素（Ａｓ）及びアンチモン（Ｓｂ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）を含むグループの中から選択される１以上の元素を含んでいてもよい。
実施形態において、半導体領域としてのＧｅ層１０が多結晶である場合について述べたが、半導体領域としてのＧｅ層１０は、単結晶又は非晶質でもよい。また、実施形態において、ＦＥＴのチャネル領域及びソース／ドレイン領域を形成するための半導体領域（チャネル材料）は、Ｇｅ層に限定されない。チャネル材料としての半導体領域に、一般的な半導体材料、例えば、酸化物半導体材料や窒化物半導体材料などが、用いられてもよい。
本実施形態において、キャップ層としての半導体層３０は、Ｓｉに限らず、一般的な半導体材料でもよく、Ｃ、Ｓｉ及びＳｎのグループの中から選択される少なくとも１つを含む１４族半導体材料、酸化物半導体材料、又は、窒化物半導体材料でも良い。チャネル領域に用いられる半導体材料とキャップ層に用いられる半導体材料とが互いに異なっていれば、ＦＥＴのチャネル領域となる半導体材料とキャップ層となる半導体材料の組み合わせは、限定されない。
尚、本実施形態において、チャネル領域を形成する半導体材料とキャップ層を形成する半導体材料のバンドギャップの大小関係は限定されない。すなわち、キャップ層を形成する半導体材料のピニング準位がチャネル領域を形成する半導体材料の準位（例えば、フェルミ準位）に揃うように形成することが可能な材料であれば、キャップ層を形成する材料のバンドギャップは、チャネル領域を形成する半導体材料のバンドギャップより大きくともよいし、キャップ層を形成する材料のバンドギャップは、チャネル領域を形成する半導体材料のバンドギャップより小さくともよい。また、チャネル領域を形成する半導体材料及びキャップ層を形成する半導体材料のバンド構造が異なっていれば、バンドギャップの大きさがほぼ同じ材料が、各層に用いられてもよい。
本実施形態において、電界効果トランジスタのゲート絶縁膜２１は、ＨｆＡｌＯに限定されず、例えば、ＳｉＯ２のようなＨｆＡｌＯ以外の絶縁膜でもよい。また、本実施形態において、電界効果トランジスタのゲート電極は、ＴａＮに限定されず、シリサイド及び金属のような、ＴａＮ以外の導電体でもよい。
実施形態の電界効果トランジスタの製造方法において、非晶質半導体層（例えば、非晶質Ｇｅ層）がフィン構造に加工される工程が述べられているが、多結晶半導体層（例えば、多結晶Ｇｅ層）がフィン構造に加工されても良い。
実施形態の電界効果トランジスタの製造方法において、各膜（層）の形成方法には、スパッタ法、蒸着法、化学気相堆積法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、パルスレーザー堆積法（ＰＬＤ）など、周知の堆積法を用いることができる。
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
１：ジャンクションレス電界効果トランジスタ、８０：基板、１０：半導体領域、１００：チャネル領域、１０１：ソース／ドレイン領域、２１：ゲート絶縁膜、２５：ゲート電極、３０：半導体層（キャップ層）。

Claims (11)

  1. 半導体領域内に設けられたソース領域及びドレイン領域と、
    前記半導体領域内において前記ソース領域と前記ドレイン領域との間に設けられ、前記ソース領域及び前記ドレイン領域と同じ導電型のチャネル領域と、
    前記チャネル領域上に設けられ、前記チャネル領域と異なる材料を含む半導体層と、
    前記半導体層上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    を具備し、
    前記半導体領域は、ゲルマニウムを主成分としている、
    電界効果トランジスタ。
  2. 前記半導体領域は、多結晶半導体領域である、
    請求項１に記載の電界効果トランジスタ。
  3. 前記半導体層は、シリコンを主成分としている、
    請求項１又は２に記載の電界効果トランジスタ。
  4. 請求項１乃至３のいずれか１項に記載された電界効果トランジスタを複数個含み、
    前記複数の電界効果トランジスタのうち少なくとも１つの第１の電界効果トランジスタは、第１の導電型を有し、
    前記複数の電界効果トランジスタのうち少なくとも１つの第２の電界効果トランジスタは、前記第１の導電型と異なる第２の導電型を有し、
    前記第１の電界効果トランジスタの前記ゲート電極の材料は、前記第２の電界効果トランジスタの前記ゲート電極の材料と同じである、
    半導体デバイス。
  5. 基板上に、第１の導電型のソース領域、前記第１の導電型のドレイン領域、及び、前記ソース領域及び前記ドレイン領域間の前記第１の導電型のチャネル領域を含み、ゲルマニウムを主成分としている半導体領域を、形成する工程と、
    前記チャネル領域上に、前記チャネル領域と異なる材料を含む半導体層を形成する工程と、
    前記半導体層上のゲート絶縁膜上に、ゲート電極を形成する工程と、
    を具備する電界効果トランジスタの製造方法。
  6. 前記半導体領域は、多結晶半導体領域である、
    請求項５に記載の電界効果トランジスタの製造方法。
  7. 前記半導体層は、シリコンを主成分としている、
    請求項５又は６に記載の電界効果トランジスタの製造方法。
  8. 基板上に、第１の導電型の第１のソース領域、前記第１の導電型の第１のドレイン領域、及び、前記第１のソース領域及び前記第１のドレイン領域間の前記第１の導電型の第１のチャネル領域を含む第１の半導体領域を形成する工程と、
    前記基板上に、前記第１の導電型と異なる第２の導電型の第２のソース領域、前記第２の導電型の第２のドレイン領域、及び、前記第２のソース領域及び前記第２のドレイン領域間の前記第２の導電型の第２のチャネル領域を含む第２の半導体領域を形成する工程と、
    前記第１及び第２の半導体領域上に、前記第１及び第２の半導体領域と異なる材料を含む半導体層を、それぞれ形成する工程と、
    前記第１の半導体領域上方のゲート絶縁膜上に、第１の材料の第１のゲート電極を形成するのと同時に、前記第２の半導体領域上方のゲート絶縁膜上に、前記第１の材料の第２のゲート電極を、形成する工程と、
    を具備する半導体デバイスの製造方法。
  9. 前記第１及び第２の半導体領域は、多結晶半導体領域である、
    請求項８に記載の半導体デバイスの製造方法。
  10. 前記第１及び第２の半導体領域は、ゲルマニウムを主成分としている、
    請求項８又は９に記載の半導体デバイスの製造方法。
  11. 前記半導体層は、シリコンを主成分としている、
    請求項８乃至１０のいずれか１項に記載の半導体デバイスの製造方法。
JP2013255383A 2013-12-10 2013-12-10 電界効果トランジスタ及びその製造方法、半導体デバイス及びその製造方法 Active JP6235325B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013255383A JP6235325B2 (ja) 2013-12-10 2013-12-10 電界効果トランジスタ及びその製造方法、半導体デバイス及びその製造方法
PCT/JP2014/082755 WO2015087935A1 (ja) 2013-12-10 2014-12-10 電界効果トランジスタ及びその製造方法、半導体デバイス及びその製造方法
US15/066,880 US9613961B2 (en) 2013-12-10 2016-03-10 Field-effect transistor and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013255383A JP6235325B2 (ja) 2013-12-10 2013-12-10 電界効果トランジスタ及びその製造方法、半導体デバイス及びその製造方法

Publications (2)

Publication Number Publication Date
JP2015115415A JP2015115415A (ja) 2015-06-22
JP6235325B2 true JP6235325B2 (ja) 2017-11-22

Family

ID=53371234

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013255383A Active JP6235325B2 (ja) 2013-12-10 2013-12-10 電界効果トランジスタ及びその製造方法、半導体デバイス及びその製造方法

Country Status (3)

Country Link
US (1) US9613961B2 (ja)
JP (1) JP6235325B2 (ja)
WO (1) WO2015087935A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160300857A1 (en) * 2015-04-07 2016-10-13 Stmicroelectronics, Inc. Junctionless finfet device and method for manufacture
JP6839939B2 (ja) * 2016-07-26 2021-03-10 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法
JP6839940B2 (ja) 2016-07-26 2021-03-10 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法
JP6645940B2 (ja) * 2016-09-20 2020-02-14 キオクシア株式会社 不揮発性半導体記憶装置
WO2018182715A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Junctionless field effect transistors
US10559563B2 (en) * 2017-06-26 2020-02-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing monolithic three-dimensional (3D) integrated circuits
WO2019182597A1 (en) 2018-03-22 2019-09-26 Intel Corporation Thin film transistors having double gates
US11411119B2 (en) * 2018-06-28 2022-08-09 Intel Corporation Double gated thin film transistors
LU101020B1 (en) * 2018-11-28 2020-05-28 Luxembourg Inst Science & Tech List Ion-sensitive field effect transistor
JP7445775B2 (ja) * 2021-07-09 2024-03-07 チャンシン メモリー テクノロジーズ インコーポレイテッド 半導体構造及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4990974A (en) 1989-03-02 1991-02-05 Thunderbird Technologies, Inc. Fermi threshold field effect transistor
US5952701A (en) 1997-08-18 1999-09-14 National Semiconductor Corporation Design and fabrication of semiconductor structure having complementary channel-junction insulated-gate field-effect transistors whose gate electrodes have work functions close to mid-gap semiconductor value
JP3782021B2 (ja) * 2002-02-22 2006-06-07 株式会社東芝 半導体装置、半導体装置の製造方法、半導体基板の製造方法
WO2004059703A1 (en) * 2002-12-19 2004-07-15 International Business Machines Corporation Finfet sram cell using inverted finfet thin film transistors
JP2004327599A (ja) * 2003-04-23 2004-11-18 Toshiba Corp 薄膜トランジスタと、その製造方法およびフラットパネルディスプレイ
KR100585111B1 (ko) * 2003-11-24 2006-06-01 삼성전자주식회사 게르마늄 채널 영역을 가지는 비평면 트랜지스터 및 그제조 방법
DE102005045078B4 (de) * 2004-09-25 2009-01-22 Samsung Electronics Co., Ltd., Suwon Feldeffekttransistor mit einer verspannten Kanalschicht an Seitenwänden einer Struktur an einem Halbleitersubstrat
US7193279B2 (en) * 2005-01-18 2007-03-20 Intel Corporation Non-planar MOS structure with a strained channel region
JP4859884B2 (ja) * 2008-06-30 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
EP2161755A1 (en) 2008-09-05 2010-03-10 University College Cork-National University of Ireland, Cork Junctionless Metal-Oxide-Semiconductor Transistor
KR101549295B1 (ko) * 2008-12-12 2015-09-01 이데미쓰 고산 가부시키가이샤 복합 산화물 소결체 및 그것으로 이루어지는 스퍼터링 타겟
JP2010245162A (ja) * 2009-04-02 2010-10-28 Mitsubishi Electric Corp 薄膜トランジスタ
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
JP2012160679A (ja) * 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
WO2013021416A1 (ja) * 2011-08-09 2013-02-14 パナソニック株式会社 薄膜半導体装置及び薄膜半導体装置の製造方法
JP6082930B2 (ja) * 2012-04-20 2017-02-22 株式会社Ｊｏｌｅｄ 薄膜トランジスタおよび表示装置

Also Published As

Publication number Publication date
US9613961B2 (en) 2017-04-04
US20160197076A1 (en) 2016-07-07
JP2015115415A (ja) 2015-06-22
WO2015087935A1 (ja) 2015-06-18

Similar Documents

Publication Publication Date Title
JP6235325B2 (ja) 電界効果トランジスタ及びその製造方法、半導体デバイス及びその製造方法
JP7438237B2 (ja) 積層型縦型輸送電界効果トランジスタのためのハイブリッド・ゲート・スタック集積
KR102755816B1 (ko) 향상된 고이동도의 채널 요소를 갖는 고성능 나노 시트를 제조하는 방법
US10573561B2 (en) Formation of stacked nanosheet semiconductor devices
TWI722275B (zh) 三維記憶體裝置及其製造方法
US11456209B2 (en) Spacers for semiconductor devices including a backside power rails
CN101740568B (zh) 集成电路
US12057469B2 (en) Semiconductor device and a method of fabricating the same
CN108231562B (zh) 逻辑单元结构和方法
US12424484B2 (en) Spacers for semiconductor devices including backside power rails
CN107887254B (zh) 用于半导体制造的改进的介电膜
US11302695B2 (en) Method for forming integrated semiconductor device with 2D material layer
US11410930B2 (en) Semiconductor device and method
US11152355B2 (en) Structure with embedded memory device and contact isolation scheme
JP2011204745A (ja) 半導体装置及びその製造方法
US10686030B2 (en) Resistor structure
TW202230791A (zh) 半導體裝置及方法
CN116779680A (zh) 半导体器件及其形成方法
US20250063764A1 (en) Semiconductor device structure with contact structure and method for forming the same
TW201926690A (zh) 積體電路裝置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170314

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170512

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170926

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171026

R151 Written notification of patent or utility model registration

Ref document number: 6235325

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151