JP6098371B2 - 回路の製造方法 - Google Patents
回路の製造方法 Download PDFInfo
- Publication number
- JP6098371B2 JP6098371B2 JP2013113020A JP2013113020A JP6098371B2 JP 6098371 B2 JP6098371 B2 JP 6098371B2 JP 2013113020 A JP2013113020 A JP 2013113020A JP 2013113020 A JP2013113020 A JP 2013113020A JP 6098371 B2 JP6098371 B2 JP 6098371B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- circuit
- liquid
- adhesive layer
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/80004—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a removable or sacrificial coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8012—Aligning
- H01L2224/80143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/83002—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a removable or sacrificial coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8312—Aligning
- H01L2224/83143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
- H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
- H01L2224/95143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
- H01L2224/95146—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium by surface tension
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Description
本発明は、回路の製造方法及び回路に関する。
回路の製造方法として、自己組織化（セルフアセンブリ）機能を用いて半導体チップを基板上に高効率かつ高精度で配置する製造方法が提案されている（特開２０１０−２４５４５２号公報参照）。この製造方法は、基板上の半導体チップを配置する領域を親水性部位として形成し、この親水性部位に液滴を載置し、この液滴の表面に半導体チップを載置するものである。液滴上に載置された半導体チップは、液滴の表面張力によって自動的に規定の位置及び方向に整列する。
上述の製造方法は、生産性に限界がある従来のロボットによる機械的な半導体チップの配置手法に比べ、大量の半導体チップを効率よく、かつ精度よく配置することができる。しかし、上記親水性部位を構成する樹脂膜をＣＶＤ（化学蒸着）によって形成しているため、半導体チップが配置される面の平坦性が低く、配置の水平精度が低下するおそれがある。また、基板と半導体チップとの固定が、上記液滴の蒸発のみによるものであるため、半導体チップの固着力が弱い。さらに、固着力を向上させるために、基板と半導体チップとの接合面に接着剤を塗布することも不可能である。
本発明は、自己組織化機能を用いた回路の製造方法であって、上述のような事情に基づいてなされたものであり、半導体チップを効率よく高い精度で配置でき、かつ基板に容易かつ確実に固定することができる回路の製造方法及び回路を提供することを目的とする。
上記課題を解決するためになされた発明は、
基板の画定部に半導体チップを配置してなる回路の製造方法であって、
基板に感光性接着層を形成する工程と、
上記感光性接着層の選択的露光及び現像により画定部を形成する工程と、
上記画定部の表面に液を載置する工程と、
上記液に上記半導体チップを載置する工程と、
上記液の除去により上記半導体チップを仮接着する工程と
を有することを特徴とする。
基板の画定部に半導体チップを配置してなる回路の製造方法であって、
基板に感光性接着層を形成する工程と、
上記感光性接着層の選択的露光及び現像により画定部を形成する工程と、
上記画定部の表面に液を載置する工程と、
上記液に上記半導体チップを載置する工程と、
上記液の除去により上記半導体チップを仮接着する工程と
を有することを特徴とする。
本発明の回路は、上記回路の製造方法で製造した回路である。
以上説明したように、本発明の回路の製造方法は、半導体チップを高い精度で配置でき、かつ基板に容易かつ確実に固定することができる。
以下、適宜図面を参照しつつ、当該回路の製造方法の実施形態を詳説する。
当該回路の製造方法は、基板の画定部に半導体チップを配置してなる回路の製造方法であり、以下の工程を有する。
（１）基板に感光性接着層を形成する接着層形成工程
（２）上記感光性接着層の選択的露光及び現像により画定部を形成する画定部形成工程
（３）上記画定部の表面に液を載置する液載置工程
（４）上記液に上記半導体チップを載置するチップ載置工程
（５）上記液の除去により上記半導体チップを仮接着するチップ仮接着工程
（１）基板に感光性接着層を形成する接着層形成工程
（２）上記感光性接着層の選択的露光及び現像により画定部を形成する画定部形成工程
（３）上記画定部の表面に液を載置する液載置工程
（４）上記液に上記半導体チップを載置するチップ載置工程
（５）上記液の除去により上記半導体チップを仮接着するチップ仮接着工程
さらに、当該回路の製造方法は、以下の工程を有することが好ましい。
（６）上記画定部に半導体チップを接着するチップ本接着工程
（７）上記半導体チップと上記画定部とを、上記電気的接続手段により電気的接続する
電気的接続工程
（６）上記画定部に半導体チップを接着するチップ本接着工程
（７）上記半導体チップと上記画定部とを、上記電気的接続手段により電気的接続する
電気的接続工程
当該回路の製造方法は、ＣＶＤを用いずに選択的露光及び現像により画定部を形成することから、化学蒸着などのドライプロセスを用いた方法に比べ、画定部に半導体チップを効率的に高い精度で配置できる。さらに、選択的露光及び現像により画定部を自由に形成できることから、２次元だけでなく、３次元にも半導体チップを配置することができる。また、感光性接着層から形成されてなる画定部は接着性を発現できることから、別のチップ固定方法を用いずにチップを固定することができる。
図１に、当該回路の製造方法の各工程における回路の断面図を示す。
＜基板＞
当該回路の製造方法で用いる基板１の材質としては、ガラス基板、樹脂基板、シリコンウエハ、半導体基板等を回路の種類に合わせて用いることができる。また、上記基板１は、１又は複数の配線層を有していてもよい。
当該回路の製造方法で用いる基板１の材質としては、ガラス基板、樹脂基板、シリコンウエハ、半導体基板等を回路の種類に合わせて用いることができる。また、上記基板１は、１又は複数の配線層を有していてもよい。
＜半導体チップ＞
半導体チップ２としては、トランジスタ、発光素子、固体撮像素子、有機半導体、バイオチップ、表示素子、サイリスタ、ＳＯＩ、パワーＭＯＳＥＴ、整流ダイオードなどのパワー半導体素子等の半導体を用いた素子を有するチップがある。この半導体チップ２は、上記基板１に１又は２以上配設される。また、異なる素子を有するチップを基板１上に配設することで、集積回路を構成することができる。
半導体チップ２としては、トランジスタ、発光素子、固体撮像素子、有機半導体、バイオチップ、表示素子、サイリスタ、ＳＯＩ、パワーＭＯＳＥＴ、整流ダイオードなどのパワー半導体素子等の半導体を用いた素子を有するチップがある。この半導体チップ２は、上記基板１に１又は２以上配設される。また、異なる素子を有するチップを基板１上に配設することで、集積回路を構成することができる。
半導体チップ２は、電気的接続手段を有してもよい。例えば、半導体チップ２が半田バンプ、画定部３が電極パッドを有する場合、半導体チップ２と基板１とのフリップチップ接続が可能となる。上記電気的接続手段としては、公知のものを適用でき、例えば、電気的接続手段として電極パッド及びワイヤボンディングを適用する手段や、電極パッドの代わりにＳｉ貫通電極を適用する手段がある。
半導体チップ２のサイズは、用途にあわせて適宜設計することができ、例えば１辺の長さが１ｍｍ以上１００ｍｍ以下、厚みが０．１μｍ以上１００００μｍ以下、好ましくは２０μｍ以上１００μｍ以下とすることができる。
また、半導体チップ２は親水性の面を有していることが好ましい。親水性を有していることで、半導体チップ２を容易かつ確実に画定部に載置することができる。例えば、公知の親水化処理剤（特開２０１２−０２５８２０号公報、特開２０１２−００７０５３号公報、特開２００９−１４４０８９号公報）により、半導体チップ２の面を親水性とすることができる。
＜（１）接着層形成工程＞
接着層形成工程においては、図１（ｂ）及び（ｃ）に示すように、上記基板１に感光性接着層４を形成する。この感光性接着層４は、基板１の表面に形成した接着層４ａと、この接着層４ａの表面に形成した親水層４ｂとで構成されている。例えば、接着層４ａは、感光性接着剤で形成し、親水層４ｂは、親水化処理剤で形成することができる。
接着層形成工程においては、図１（ｂ）及び（ｃ）に示すように、上記基板１に感光性接着層４を形成する。この感光性接着層４は、基板１の表面に形成した接着層４ａと、この接着層４ａの表面に形成した親水層４ｂとで構成されている。例えば、接着層４ａは、感光性接着剤で形成し、親水層４ｂは、親水化処理剤で形成することができる。
上記感光性接着剤から形成する接着層４ａは、光を照射した部分が化学的に変化し、現像液に対して不溶化又は可溶化する感光性と、加熱や光により硬化又は軟化する接着性とを有する。上記感光性接着剤としては、例えばポリイミド樹脂前駆体（ポリアミック酸）等の公知の感光性接着剤や、特開２０１０−２５６５０８号公報に開示される樹脂組成物を挙げることができる。
上記親水性処理剤から形成する親水層４ｂは、水などの極性を有する流動体に対して密着性（親和性）が高い、つまり、流動体に対する接触角が相対的に小さい。上記親水性処理剤は、例えば、公知の親水化処理剤（特開２０１２−０２５８２０号公報、特開２０１２−００７０５３号公報、特開２００９−１４４０８９号公報）や、酸化チタン等の光触媒を含有した樹脂組成物、水溶性の無機化合物、ポリマー親水性の化学結合又は残基を分子鎖又は側鎖に有する有機化合物、界面活性剤を挙げることができる。
親水層４ｂの厚みは、１μｍ以下、好ましくは０．１μｍ以下がよい。親水性が発現できる限度まで厚みが薄い方が、上記チップ本接着工程において、半導体チップ２と画定部３とを良好に接着できることから好ましい。
上記感光性接着剤及び上記親水化処理剤の塗布方法は、公知の方法（スピンコート法、スプレー法、スライドコート法、ディップ法、バーコート法、ロールコーター法、スクリーン印刷法、インクジェット法等）を用いることができる。これらの中でもコスト及び表面平坦性の観点から、スピンコート法が好ましい。
また、上記感光性接着剤又は親水化処理剤を塗布した後に加熱処理をしてもよい。この加熱処理の温度は、使用される感光性接着剤や親水化処理剤の種類等に応じて適宜調整されるが、通常３０℃〜２００℃程度、好ましくは５０℃〜１２０℃であり、加熱時間は、通常０．５分〜６０分程度、好ましくは１分〜１０分である。
感光性接着層４の厚みとしては、０．１μｍ以上１，０００μｍ以下が好ましい。感光性接着層４の厚みが上記下限未満の場合、半導体チップ２と基板１との固着力が低下するおそれがある。一方で、感光性接着層４の厚みが上記上限を超える場合、露光が層全体に十分行われずに画定部３が確実に形成されないおそれがある。
＜（２）画定部形成工程＞
画定部形成工程は、図１（ｄ）及び（ｅ）に示すように、上記感光性接着層４に対し露光及び現像を行い、親水性の表面を有する画定部３を形成する。この画定部３は、基板１上の半導体チップ２が配置される領域である。各画定部３の上面の面積は、それぞれの画定部３上に配置される半導体チップ２の平面積に略等しい。
画定部形成工程は、図１（ｄ）及び（ｅ）に示すように、上記感光性接着層４に対し露光及び現像を行い、親水性の表面を有する画定部３を形成する。この画定部３は、基板１上の半導体チップ２が配置される領域である。各画定部３の上面の面積は、それぞれの画定部３上に配置される半導体チップ２の平面積に略等しい。
上記画定部形成工程は以下の工程を有する。
（Ａ）フォトマスク６を介して上記感光性接着層４を露光する露光工程
（Ｂ）上記露光された感光性接着層４の現像により画定部３を形成する現像工程
（Ａ）フォトマスク６を介して上記感光性接着層４を露光する露光工程
（Ｂ）上記露光された感光性接着層４の現像により画定部３を形成する現像工程
＜（２−Ａ）露光工程＞
露光工程においては、図１（ｄ）に示すように、フォトマスク６を介し、コンタクトアライナー、ステッパー又はスキャナーを用いて、露光光を感光性接着層４に照射する。露光に用いられる露光光としては、感光性接着剤の種類及び／又は画定部３の面積に応じて、紫外線、可視光線等が挙げられ、通常、波長２００〜５００ｎｍの光（例えば、ｉ線（３６５ｎｍ））を用いる。活性光線の照射量は、感光性接着層４中の成分の種類、配合割合、層の厚みなどによって異なるが、露光光にｉ線を使用する場合、露光量は、通常１０〜１５００ｍＪ／ｃｍ２である。
露光工程においては、図１（ｄ）に示すように、フォトマスク６を介し、コンタクトアライナー、ステッパー又はスキャナーを用いて、露光光を感光性接着層４に照射する。露光に用いられる露光光としては、感光性接着剤の種類及び／又は画定部３の面積に応じて、紫外線、可視光線等が挙げられ、通常、波長２００〜５００ｎｍの光（例えば、ｉ線（３６５ｎｍ））を用いる。活性光線の照射量は、感光性接着層４中の成分の種類、配合割合、層の厚みなどによって異なるが、露光光にｉ線を使用する場合、露光量は、通常１０〜１５００ｍＪ／ｃｍ２である。
＜（２−Ｂ）現像工程＞
現像工程では、図１（ｅ）に示すように、上記露光工程で露光された感光性接着層４を現像して画定部３を形成する。この工程で用いられる現像液は、使用される感光性接着層４の種類に応じて適宜選択される。現像液としては、例えばアルカリ性水溶液、有機溶剤を挙げることができる。これらのアルカリ性水溶液には、界面活性剤を添加することもできる。
現像工程では、図１（ｅ）に示すように、上記露光工程で露光された感光性接着層４を現像して画定部３を形成する。この工程で用いられる現像液は、使用される感光性接着層４の種類に応じて適宜選択される。現像液としては、例えばアルカリ性水溶液、有機溶剤を挙げることができる。これらのアルカリ性水溶液には、界面活性剤を添加することもできる。
感光性接着層４を上記現像液で現像した後、必要に応じて、洗浄及び／又は乾燥することによって、画定部３を形成する。なお、図１では、露光により現像液に対して不溶化する感光性接着剤と、画定部３が露光されるフォトマスク６とを用いて画定部３を形成しているが、本発明はこれに限定されるものではなく、露光により可溶化する感光性接着剤と、画定部３以外の部分が露光されるフォトマスクとを用いて画定部３を形成してもよい。
＜（３）液載置工程＞
液載置工程は、液５を上記画定部３の表面に載置する。この液５は図１（ｆ）に示すように液滴状にしてもよい。液５は、画定部３の表面以外の部分へ付着した液滴よりもその付着量が多く、画定部３の表面に載置されればよい。画定部３は、感光性接着層４から形成されており、画定部３の表面は画定部３の表面以外の部分に比べ突起しているため、画定部３の表面に選択的に液５を載置することができる。また、画定部３が親水層４ｂを有するため、より選択的に画定部３の表面に液５を載置することができる。
液載置工程は、液５を上記画定部３の表面に載置する。この液５は図１（ｆ）に示すように液滴状にしてもよい。液５は、画定部３の表面以外の部分へ付着した液滴よりもその付着量が多く、画定部３の表面に載置されればよい。画定部３は、感光性接着層４から形成されており、画定部３の表面は画定部３の表面以外の部分に比べ突起しているため、画定部３の表面に選択的に液５を載置することができる。また、画定部３が親水層４ｂを有するため、より選択的に画定部３の表面に液５を載置することができる。
上記液５は通常水を含む液を用いる。また、フラックス成分を含有している水溶液を用いることもできる。フラックス成分によって、後述の電気的接続工程において、電気的接続手段に用いられる金属の酸化を抑制し、金属の酸化膜を除去することができる。
上記液５の画定部３表面への載置方法としては、特に限定されるものではなく、例えば水溶液を貯留した槽に基板１を浸漬させて取り出す方法、基板１上に水溶液を噴霧する方法、各画定部３に水溶液を塗布する方法等を挙げることができる。いずれの方法を用いた場合も、感光性接着層４の選択的露光及び現像により均一な表面を有する画定部３を形成するため、画定部３の表面全体を均一に覆うように液５が形成された状態を得ることができる。
＜（４）チップ載置工程＞
チップ載置工程においては、図１（ｇ）に示すように、上記液載置工程で画定部３に載置された液５の表面に半導体チップ２を載置する。液５の表面に載置された半導体チップ２は、液５の表面張力によって、画定部３と重なるように整列する。
チップ載置工程においては、図１（ｇ）に示すように、上記液載置工程で画定部３に載置された液５の表面に半導体チップ２を載置する。液５の表面に載置された半導体チップ２は、液５の表面張力によって、画定部３と重なるように整列する。
半導体チップ２を液５の表面に載置する方法は、例えば各画定部３の上方の一定高度から半導体チップ２を落下させる方法、半導体チップ２を把持して液５に接触させた後に開放する方法等がある。また、半導体チップ２は、同時に複数載置してもよい。
＜（５）チップ仮接着工程＞
チップ仮接着工程は、図１（ｈ）に示すように、上記液５を除去することで半導体チップ２を基板１に仮接着する。液５を除去する方法としては、例えば加熱することで気化する方法、減圧することで気化する方法及びその両方を用いる方法がある。本発明の回路の製造方法においては、画定部３の表面全体を均一に覆うように液５が形成できるため、効率よくかつ精度よく画定部３に半導体チップ２を仮接着することができる。
チップ仮接着工程は、図１（ｈ）に示すように、上記液５を除去することで半導体チップ２を基板１に仮接着する。液５を除去する方法としては、例えば加熱することで気化する方法、減圧することで気化する方法及びその両方を用いる方法がある。本発明の回路の製造方法においては、画定部３の表面全体を均一に覆うように液５が形成できるため、効率よくかつ精度よく画定部３に半導体チップ２を仮接着することができる。
＜（６）チップ本接着工程＞
チップ本接着工程は、画定部３を加熱や紫外線などの光により硬化又は軟化することにより半導体チップ２を画定部３に接着させる。加熱温度は、通常１００℃〜３００℃程度であり、加熱時間は、通常０．５分〜４時間程度である。チップ本接着工程では、チップを加圧して圧着してもよい。加圧の条件は、通常、０．０５〜９ＭＰａの圧力を付加することにより行えばよい。
チップ本接着工程は、画定部３を加熱や紫外線などの光により硬化又は軟化することにより半導体チップ２を画定部３に接着させる。加熱温度は、通常１００℃〜３００℃程度であり、加熱時間は、通常０．５分〜４時間程度である。チップ本接着工程では、チップを加圧して圧着してもよい。加圧の条件は、通常、０．０５〜９ＭＰａの圧力を付加することにより行えばよい。
＜（７）電気的接続工程＞
電気的接続工程は、半導体チップ２及び画定部３に電気的接続手段を有している場合、半導体チップ２と画定部３とを、上記電気的接続手段により電気的接続する工程である。半導体チップ２及び画定部３に用いる電気的接続手段としては、公知のものを適用でき、例えば電極パッド、ワイヤボンディング、Ｓｉ貫通電極、半田バンプ、半田ボール等がある。これらの電気的接続手段は、公知の方法、例えばフォトファブリケーションにより形成できる。
電気的接続工程は、半導体チップ２及び画定部３に電気的接続手段を有している場合、半導体チップ２と画定部３とを、上記電気的接続手段により電気的接続する工程である。半導体チップ２及び画定部３に用いる電気的接続手段としては、公知のものを適用でき、例えば電極パッド、ワイヤボンディング、Ｓｉ貫通電極、半田バンプ、半田ボール等がある。これらの電気的接続手段は、公知の方法、例えばフォトファブリケーションにより形成できる。
＜回路＞
当該製造方法で得られる回路は、上述のように、半導体チップ２が基板１上の所定の位置に精密に配置され、かつ接着剤により固着されるため、高い品質を有する。また、上記半導体チップ２の配置及び固定が容易に行えるため、当該製造方法で得られる回路は、生産コストを低く抑えることができる。
当該製造方法で得られる回路は、上述のように、半導体チップ２が基板１上の所定の位置に精密に配置され、かつ接着剤により固着されるため、高い品質を有する。また、上記半導体チップ２の配置及び固定が容易に行えるため、当該製造方法で得られる回路は、生産コストを低く抑えることができる。
＜多層回路＞
上記（１）接着層形成工程、（２）画定部形成工程、（３）液載置工程、（４）チップ載置工程、及び（５）チップ仮接着工程を少なくとも経た基板１に、再度これらの工程を繰り返す（これらの工程を含む製造フローを複数回行う）ことによって、半導体チップ２が三次元的に配置された多層回路を容易かつ確実に製造することができる。なお、上記工程に加えて（６）チップ本接着工程及び／又は（７）電気的接続工程を経た基板を上記基板１として、半導体チップ２が三次元的に配置された多層回路を形成してもよい。又は、基板１や半導体チップ２が有する素子等の劣化を防ぐために、全ての半導体チップ２の仮接着後に（６）チップ本接着工程及び／又は（７）電気的接続工程をまとめて実施してもよい。
上記（１）接着層形成工程、（２）画定部形成工程、（３）液載置工程、（４）チップ載置工程、及び（５）チップ仮接着工程を少なくとも経た基板１に、再度これらの工程を繰り返す（これらの工程を含む製造フローを複数回行う）ことによって、半導体チップ２が三次元的に配置された多層回路を容易かつ確実に製造することができる。なお、上記工程に加えて（６）チップ本接着工程及び／又は（７）電気的接続工程を経た基板を上記基板１として、半導体チップ２が三次元的に配置された多層回路を形成してもよい。又は、基板１や半導体チップ２が有する素子等の劣化を防ぐために、全ての半導体チップ２の仮接着後に（６）チップ本接着工程及び／又は（７）電気的接続工程をまとめて実施してもよい。
［その他の実施形態］
本発明の製造方法で得られる回路は、上述の実施形態に限定されるものではなく、以下のような実施形態とすることもできる。
本発明の製造方法で得られる回路は、上述の実施形態に限定されるものではなく、以下のような実施形態とすることもできる。
上記図１の実施形態では、感光性接着層４を感光性接着剤から形成される接着層４ａと親水化処理剤から形成される親水層４ｂとから構成したが、本発明はこれに限定されず、図２に示した回路の製造方法のように、接着層のみを有する単層構造の感光性接着層４を用いて回路を製造してもよい。つまり、図２の回路の製造方法では、接着層からなる感光性接着層４を基板１に積層後（図２（ａ）、（ｂ））、この感光性接着層４を選択的露光及び現象することで画定部３を形成する（図２（ｃ）、（ｄ））。次に、この画定部３の表面に液５を載置し（図２（ｅ））、さらにこの液５に半導体チップ２を載置する（図２（ｆ））。その後、液５を除去することで半導体チップ２を画定部３に仮接着する（図２（ｇ））。半導体チップ２の仮接着後、上記図１の実施形態と同様にチップ本接着工程及び電気的接続工程を行うことで回路を得ることができる。
以下、実施例を挙げて本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
［実施例１］
シリコンウェハ上に、樹脂組成物ＳＵ−８ ３０００（商品名、化薬マイクロケム株式会社製）をスピンコートし、感光性接着層を形成した。この感光性接着層を選択的露光及び現像し、高さ１０μｍ、縦１０００μｍ、横１０００μｍの立方体形状の画定部を形成した。この画定部表面に水を載置し、さらに、この水の上に半導体チップを載置した。次いで、水を除去することにより、画定部上に半導体チップを仮接着した。このとき、半導体チップは画定部上に高精度に配置できていた。次いで、画定部上に半導体チップを仮接着したシリコンウェハを加熱し、半導体チップをシリコンウェハに接着することで、実施例１の回路を得た。
シリコンウェハ上に、樹脂組成物ＳＵ−８ ３０００（商品名、化薬マイクロケム株式会社製）をスピンコートし、感光性接着層を形成した。この感光性接着層を選択的露光及び現像し、高さ１０μｍ、縦１０００μｍ、横１０００μｍの立方体形状の画定部を形成した。この画定部表面に水を載置し、さらに、この水の上に半導体チップを載置した。次いで、水を除去することにより、画定部上に半導体チップを仮接着した。このとき、半導体チップは画定部上に高精度に配置できていた。次いで、画定部上に半導体チップを仮接着したシリコンウェハを加熱し、半導体チップをシリコンウェハに接着することで、実施例１の回路を得た。
以上のように、本発明の回路の製造方法は、半導体チップを高い精度で配置でき、かつ基板に容易かつ確実に固定することができる。
１ 基板
２ 半導体チップ
３ 画定部
４ 感光性接着層
４ａ 接着層
４ｂ 親水層
５ 液
６ フォトマスク
２ 半導体チップ
３ 画定部
４ 感光性接着層
４ａ 接着層
４ｂ 親水層
５ 液
６ フォトマスク
Claims (7)
- 基板の画定部に半導体チップを配置してなる回路の製造方法であって、
基板に親水性層を有する感光性接着層を形成する工程と、
上記感光性接着層の選択的露光及び現像により画定部を形成する工程と、
上記画定部の表面に液を載置する工程と、
上記液に上記半導体チップを載置する工程と、
上記液の除去により上記半導体チップを仮接着する工程と
を有することを特徴とする回路の製造方法。 - 上記液がフラックス成分を含む請求項１に記載の回路の製造方法。
- 上記画定部に上記半導体チップを接着する工程をさらに有する請求項１又は請求項２に記載の回路の製造方法。
- 上記半導体チップ及び上記画定部が電気的接続手段を有し、
上記半導体チップと上記画定部とを、上記電気的接続手段により電気的に接続する工程
を有する請求項１、請求項２又は請求項３に記載の回路の製造方法。 - 上記半導体チップが、親水性の面を有する請求項１から請求項４のいずれか１項に記載の回路の製造方法。
- 上記各工程を含む製造フローを複数回行う請求項１から請求項５のいずれか１項に記載の回路の製造方法。
- 基板の画定部に半導体チップを配置してなる回路の製造方法であって、
基板に感光性接着層を形成する工程と、
上記感光性接着層の選択的露光及び現像により画定部を形成する工程と、
上記画定部の表面にフラックス成分を含む液を載置する工程と、
上記液に上記半導体チップを載置する工程と、
上記液の除去により上記半導体チップを仮接着する工程と
を有することを特徴とする回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013113020A JP6098371B2 (ja) | 2012-06-05 | 2013-05-29 | 回路の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012128432 | 2012-06-05 | ||
| JP2012128432 | 2012-06-05 | ||
| JP2013113020A JP6098371B2 (ja) | 2012-06-05 | 2013-05-29 | 回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014013885A JP2014013885A (ja) | 2014-01-23 |
| JP6098371B2 true JP6098371B2 (ja) | 2017-03-22 |
Family
ID=50109387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013113020A Expired - Fee Related JP6098371B2 (ja) | 2012-06-05 | 2013-05-29 | 回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6098371B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7676888B2 (ja) * | 2021-04-02 | 2025-05-15 | 株式会社デンソー | 半導体装置の製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000252543A (ja) * | 1999-02-25 | 2000-09-14 | Matsushita Electric Ind Co Ltd | 接合体の製造方法および接合体 |
| AU1811601A (en) * | 1999-12-03 | 2001-06-12 | Fry's Metals, Inc. | Soldering flux |
| JP3904210B2 (ja) * | 2003-04-28 | 2007-04-11 | 株式会社リコー | 光学電子デバイスの接合方法及び接合構造 |
| WO2006077739A1 (ja) * | 2004-12-28 | 2006-07-27 | Mitsumasa Koyanagi | 自己組織化機能を用いた集積回路装置の製造方法及び製造装置 |
| JP5074911B2 (ja) * | 2007-12-17 | 2012-11-14 | 日本ペイント株式会社 | 親水化コーティング剤 |
| JP2010245452A (ja) * | 2009-04-09 | 2010-10-28 | Tokyo Electron Ltd | 一括保持トレイ及び三次元集積回路製造装置 |
| MY178933A (en) * | 2009-10-19 | 2020-10-23 | Toray Industries | Photosensitive adhesive composition, photosensitive adhesive sheet, and semiconductor device using the same |
| JP2011227814A (ja) * | 2010-04-22 | 2011-11-10 | Hitachi Chem Co Ltd | 半導体装置、半導体装置製造装置、半導体装置製造方法及びｉｃタグ |
| JP5679706B2 (ja) * | 2010-06-23 | 2015-03-04 | 大阪有機化学工業株式会社 | 表面親水化基材 |
| JP2012025820A (ja) * | 2010-07-21 | 2012-02-09 | Kansai Paint Co Ltd | 親水化処理剤組成物 |
-
2013
- 2013-05-29 JP JP2013113020A patent/JP6098371B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014013885A (ja) | 2014-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10416557B2 (en) | Method for manufacturing semiconductor apparatus, method for manufacturing flip-chip type semiconductor apparatus, semiconductor apparatus, and flip-chip type semiconductor apparatus | |
| KR101276625B1 (ko) | 삼차원 집적 회로의 제조 방법 및 장치 | |
| CN102034721B (zh) | 芯片封装方法 | |
| CN114342072B (zh) | 与基板具有侧连接的互连 | |
| US8610269B2 (en) | Semiconductor device, method for manufacturing semiconductor device, and circuit device using semiconductor device | |
| CN102194761B (zh) | 无残留物晶片的制造方法 | |
| JP3849680B2 (ja) | 基板接合体の製造方法、基板接合体、電気光学装置の製造方法、及び電気光学装置 | |
| TW201624683A (zh) | 感光模組及其製造方法 | |
| US11456269B2 (en) | Prevention of bridging between solder joints | |
| TWI614881B (zh) | 感光模組及其製造方法 | |
| JP2015173253A (ja) | 半導体装置の製造方法 | |
| US20180156865A1 (en) | Integrated circuit package structure and testing method using the same | |
| US9502344B2 (en) | Wafer level packaging of electronic device | |
| JP6098371B2 (ja) | 回路の製造方法 | |
| TWI589016B (zh) | 感光模組及其製造方法 | |
| JP7656812B2 (ja) | 半導体装置の製造方法および製造装置 | |
| JP2017228765A (ja) | 配線基板形成用基板およびその製造方法、配線基板およびその製造方法、ならびに半導体装置の製造方法 | |
| JP7528455B2 (ja) | 配線基板及び配線基板の製造方法 | |
| JP7508879B2 (ja) | 支持体付き配線基板、配線基板、及び半導体装置 | |
| JP2005203614A (ja) | 半導体装置の製造方法、半導体装置、電子部品、半導体チップおよびパッケージ基板 | |
| JP2005316275A (ja) | 半導体基板の製造方法、有機エレクトロルミネッセンス装置の製造方法、有機エレクトロルミネッセンス装置、電子機器 | |
| JP7335036B2 (ja) | 半導体パッケージの製造方法 | |
| US10937760B2 (en) | Method for manufacturing a chip package | |
| JP2005302816A (ja) | 半導体装置及びその製造方法 | |
| CN121237768A (zh) | 半导体装置的制造方法以及半导体装置的制造装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160107 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161104 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161115 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161205 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170124 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170206 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6098371 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |