JP5869965B2 - Ａｄ変換回路およびａｄ変換方法 - Google Patents

Description

本発明は、アナログ・デジタル（ＡＤ）変換回路およびアナログ・デジタル（ＡＤ）変換方法に関する。

ＡＤ変換では、フラッシュ型、逐次比較型およびパイプライン型、傾斜型および追従型、二重積分型（二重傾斜型）、ＶＦ変換型、デルタ・シグマ型等の各種の方式が知られている。逐次比較型ＡＤ変換器(Successive Approximation Register Analog-to-Digital Converter: SAR-ADC)は、回路構成が簡単で、アナログ信号処理にオペアンプを必要としないため低電力であるという特徴を有する。ＳＡＲ−ＡＤＣは、マイクロコンピュータ等と組み合わせて広く使用されている。

ＳＡＲ−ＡＤＣは、電流値を変化させるＤＡ変換器(Digital-to-Analog Converter; DAC)を使用する構成、容量値が２の累乗の比で変化する複数のサブ容量を有する容量ＤＡＣ（以下、ＣＤＡＣと称する）を利用する構成などで実現される。近年はＣＤＡＣを利用する構成が一般的であり、以下の説明は、ＣＤＡＣを利用する構成を例として説明する。

ＣＤＡＣを利用するＳＡＲ−ＡＤＣでは、アナログ入力信号をＣＤＡＣでサンプリングし、アナログ入力信号の電圧値に応じた電荷量をＣＤＡＣに保持する。比較器でＣＤＡＣの電圧値を基準電位と比較して判定結果を出力し、判定結果に応じて、ＣＤＡＣの電圧値を基準電位に近づくように、ＣＤＡＣを形成するサブ容量の端子に印加する参照電圧、すなわちサブ容量に対応するビット値を判定する。サブ容量の判定に伴い変化したＣＤＡＣの電圧をさらに比較器で比較し、ＣＤＡＣの電圧値が基準電位にさらに近づくように変化させるループ動作を繰り返す。このループ動作を、容量値の大きなサブ容量から小さなサブ容量に対して行うように繰り返すことにより、ＣＤＡＣの電圧は基準電位に漸近していく。

ｋビットのＡＤＣであれば、容量値の比が１：１：２：４：…：２^ｋ−１であるｋ＋１個のサブ容量が設けられており、容量値の大きな方のサブ容量に対応するビット値から順に判定していく。つまり、kビットの判定が終わった時点で、アナログ入力信号の電圧値と最も近いデジタルレベル、すなわちフルスケール電圧に対して、２^ｋ間隔にある電圧値を示すデジタル信号（データ）が決定される。実際のアナログ入力信号の電圧とデジタル信号が示す電圧値との差電圧を残差電圧と称し、残差電圧の範囲が、いわゆる量子化誤差である。

上記のように、ＳＡＲ−ＡＤＣでは、ループ動作を、最上位ビット判定から順に、ＡＤＣの分解能だけ判定を繰り返す。例えば、ＡＤＣの分解能が１２ビット（ｋ＝１２）の場合は、１２回判定ループを繰り返す。これによりサンプリングしたアナログ入力信号のＡＤ変換が完了する。

ＳＡＲ−ＡＤＣは、ループ動作によりＣＤＡＣおよび比較器を再利用するため、一度サンプリングされたアナログ入力信号は、ｋビットのＡＤ変換が完了するまでＣＤＡＣに電荷として保存される必要がある。よって、ＳＡＲ−ＡＤＣの変換周期は、サンプリング時間とｋビット分のＡＤ変換時間の和となる。
ＡＤ変換時間は、ビット数（分解能）ｋに比例する。つまり、相対的に短いサンプリング時間を無視すれば、変換周期の逆数である変換速度は分解能ｋに反比例する。

ＣＤＡＣを使用したＳＡＲ−ＡＤＣは、回路構成が簡単で、アナログ信号処理にオペアンプを必要としないため、低消費電力であるという特徴を有する。
近年、ＳＡＲ−ＡＤＣについても変換速度の向上が求められている。ループ動作における１回のループ時間を短縮すれば変換速度の改善は見込めるが、比較器やＣＤＡＣの応答およびセトリング時間を考慮すると、その対策にも限界がある。
ＳＡＲ−ＡＤＣは、簡単な構成で実現でき、低電力性に優れるアーキテクチャを有するが、分解能と変換速度のうちいずれか一方を上げるともう一方が必然的に減少するという課題がある。

特開２００９−１６４９１４号公報 特開２０１１−０４０９８５号公報 特開平２−２７２８２５号公報 特開２０１１−２５９２０８号公報

実施形態では、同じ分解能のＳＡＲ−ＡＤＣに比べて、電力や回路コストを抑えて高速動作が可能なＡＤＣが実現される。

第１の観点によれば、アナログ入力信号電圧を所定ビット数のデジタル信号に変換するアナログ・デジタル変換回路が提供される。アナログ・デジタル変換回路は、逐次比較型変換回路と、定量変化時間計測型変換回路と、エンコーダ回路と、を有する。逐次比較型変換回路は、アナログ入力信号電圧を逐次比較して、上位ビット数のデジタル信号に粗変換すると共に、アナログ入力信号電圧と上位ビット数のデジタル信号に対応するアナログ信号電圧との残差電圧を出力する。定量変化時間計測型変換回路は、残差電圧を一定量で変化させ、所定値になるまでの時間を計測することにより、残差電圧を下位ビット数のデジタル信号に密変換する。エンコーダ回路は、逐次比較型変換回路の出力する上位ビット数のデジタル信号と、定量変化時間計測型変換回路の出力する下位ビット数のデジタル信号と、を合わせて、所定ビット数のデジタル信号を生成する。

第２の観点によれば、アナログ入力信号電圧を所定ビット数のデジタル信号に変換するアナログ・デジタル変換方法が提供される。アナログ・デジタル変換方法によれば、まず、アナログ入力信号電圧を逐次比較して、上位ビット数のデジタル信号に粗変換すると共に、アナログ入力信号電圧と上位ビット数のデジタル信号に対応するアナログ信号電圧との残差電圧を出力する。次に、残差電圧を一定量で変化させ、所定値になるまでの時間を計測することにより、残差電圧を下位ビット数のデジタル信号に密変換する。さらに、上位ビット数のデジタル信号と、下位ビット数のデジタル信号と、を合わせて、所定ビット数のデジタル信号を生成する。

開示のＡＤＣは、同じ分解能の一般的なＳＡＲ−ＡＤＣに比べて、回路構成が簡単で、高速動作し、消費電力が低減される。

図１は、第１実施形態のアナログ・デジタル（ＡＤ）変換回路の概略構成を示す図である。 図２は、第１実施形態におけるＳＡＲ−ＡＤＣの構成例を示す図である。 図３は、ＳＡＲ−ＡＤＣにおける粗変換処理を示すタイムチャートである。 図４は、第１実施形態において、ｍ＝３とした場合のＳＡＲ−ＡＤＣにおける粗変換処理における共通ノードの電圧変化の例を示す図である。 図５は、図４の共通ノードの電圧変化の場合のＳＡＲ−ＡＤＣの粗変換処理での容量ＤＡＣの各サブ容量に印加される電圧と共通ノードの電圧の例を示す図である。 図６は、第１実施形態のＴＡＤＣの概略構成、および動作を示すタイムチャートであり、（Ａ）が概略構成を、（Ｂ）がタイムチャートを示す。 図７は、定電流源およびスイッチを含む部分の詳細な構成を示す図である。 図８は、第１実施形態のＡＤＣの概略構成を示す図であり、図１におけるＳＡＲ−ＡＤＣおよびＴＡＤＣの構成を詳細に示した図である。 図９は、第１実施形態のＡＤＣの動作を示すタイムチャートであり、ｍ＝４、ｎ＝４の場合の例を示している。 図１０は、第２実施形態のＡＤＣの概略構成を示す図である。 図１１は、第１実施形態のＳＡＲ−ＡＤＣにおける粗変換処理において、比較器のオフセットが微小で、上位３ビットの粗変換処理が正常に行われた場合の密変換処理を説明する図である。 図１２は、第１実施形態のＳＡＲ−ＡＤＣにおける粗変換処理において、比較器のオフセットがゼロでなく、残差電圧の比較にエラーが発生した場合の密変換処理を説明する図である。 図１３は、第１実施形態における比較器のオフセットの影響を説明する図であり、（Ａ）はオフセットがゼロの場合を、（Ｂ）は＋０．５ＬＳＢのオフセットがある場合を示す。 図１４は、第３実施形態のＡＤＣのＣＤＡＣのサブ容量の構成と、粗変換処理および密変換処理での容量ＤＡＣの各サブ容量に印加される電圧と共通ノードの電圧の例を示す図である。 図１５は、図１４で説明した粗変換処理および密変換処理における電圧Ｖａの変化例を示す図であり、（Ａ）が比較器のオフセットが微小である場合（オフセット＝０Ｖ）を、（Ｂ）がオフセット＝−０．０６２５Ｖｒである場合を示す。 図１６は、第３実施形態のＡＤＣの動作を示すタイムチャートであり、ｍ＝４、ｎ＝４の場合の例を示している。 図１７は、残差電圧が負の場合の密変換処理を説明する図であり、（Ａ）が密変換処理の説明を、（Ｂ）が比較器のオフセットが０Ｖの場合の変換例である。 図１８は、残差電圧が正の場合の密変換処理を説明する図であり、（Ａ）が密変換処理の説明を、（Ｂ）が比較器のオフセットが０Ｖの場合の変換例である。 図１９は、第３実施形態における比較器のオフセットの影響を説明する図であり、（Ａ）はオフセットがゼロの場合を、（Ｂ）は＋０．５ＬＳＢのオフセットがある場合を示す。

図１は、第１実施形態のアナログ・デジタル（ＡＤ）変換回路（以下、ＡＤＣと称する）の概略構成を示す図である。

第１実施形態のＡＤＣは、逐次比較型変換回路（ＳＡＲ−ＡＤＣ）１０と、定量変化時間計測型変換回路（ＴＡＤＣ）２０と、エンコーダ回路３０と、を有する。ＳＡＲ−ＡＤＣ１０は、アナログ入力信号電圧ＶＩＮを逐次比較して、ｍビットのデジタル信号に粗変換すると共に、アナログ入力信号電圧とｍビットのデジタル信号に対応するアナログ信号電圧との残差電圧を出力する。ＴＡＤＣ２０は、残差電圧を一定量で変化させ、所定値になるまでの時間を計測することにより、残差電圧をｎビット数のデジタル信号に密変換する。エンコーダ回路３０は、ＳＡＲ−ＡＤＣ１０の出力するｍビットのデジタル信号を上位ビットとし、ＴＡＤＣ２０の出力するｎビットのデジタル信号を上位ビットとして合わせて、ｍ＋ｎビットのデジタル信号を生成する。

言い換えれば、第１実施形態のＡＤＣは、ＡＤ変換処理を、ｍビットの粗変換処理と、ｎビットの密変換処理に分離する。アナログ信号処理に高精度が要求される粗変換処理はＳＡＲ−ＡＤＣ１０が実行し、密変換処理は短い時間で比較的高い分解能を得られるＴＡＤＣ２０で実行する。ＴＡＤＣ２０は、粗変換処理が完了したことを受けて内部生成したタイミングで、外部クロックとは非同期に密変換処理を開始する。

以下の説明では、ＳＡＲ−ＡＤＣ１０がＣＤＡＣを有する場合を例として説明するが、上位ビットのＡＤ変換が行え、残差電圧をＴＡＤＣ２０に出力できるＡＤ変換回路であれば、どのような逐次比較型変換回路を使用してもよい。

また、以下に説明するＴＡＤＣ２０では、残差電圧で充電した容量から一定電流を放電または充電して、容量の電圧を残差電圧から一定の傾きで変化させ、所定電圧レベルに到達するまでの時間を測定する。この時間は残差電圧に比例するので、残差電圧を時間軸の情報に変換することになる。しかし、残差電圧を時間軸の情報に変換する方法はこれに限定されない。例えば、容量に一定電流を放電または充電することにより、所定電圧から一定の傾きで変化する電圧信号を生成し、この電圧信号が残差電圧に一致するまでの時間を計測することにより、残差電圧を時間軸の情報に変換することになる。ここでは、残差電圧を時間軸の情報に変換してデジタル信号を生成する回路を定量変化時間計測型変換回路（ＴＡＤＣ）と称する。

逐次比較型変換回路（ＳＡＲ−ＡＤＣ）および定量変化時間計測型変換回路（ＴＡＤＣ）は、各種の方式の回路が広く知られている。第１実施形態におけるＳＡＲ−ＡＤＣ１０およびＴＡＤＣ２０は、これらを適宜適用して実現してもよい。

図２は、第１実施形態におけるＳＡＲ−ＡＤＣ１０の構成例を示す図である。
ＳＡＲ−ＡＤＣ１０は、容量ＤＡＣ１１と、比較器１２と、逐次比較（ＳＡ）コントローラ１３と、スイッチ１４と、スイッチ１５と、を有する。スイッチ１４は、容量ＤＡＣ１１の共通ノードを基準電位（ここでは０Ｖ）に接続する。スイッチ１５は、容量ＤＡＣ１１の共通ノードをＴＤＡＣ２０に接続する。

容量ＤＡＣ１１は、容量値の比が１：１：２：４：…：２^ｍ−１のｍ＋１個のサブ容量を有する。ｍ＋１個のサブ容量の一方の端子は共通ノードに接続されている。各サブ容量の他方の端子は、入力信号ＶＩＮ、高側参照電圧ＶＲＨおよび低側参照電圧ＶＲＬのいずれかが印加されるように接続するスイッチに接続されており、これらのスイッチ群の接続は逐次比較コントローラ１３により制御される。例えば、ＶＲＨ＝＋Ｖｒであり、ＶＲＬ＝−Ｖｒである。比較器１２は、容量ＤＡＣ１１の共通ノードの電圧と基準電位（０Ｖ）を比較し、比較結果を逐次比較コントローラ１３に出力する。逐次比較コントローラ１３は、スイッチ群の接続を制御して入力信号のサンプリングを行い、さらに比較器１２の比較結果に基づいて共通ノードの電圧が基準電位に近づくようにスイッチ群の接続を制御する。スイッチ群におけるｍ個のサブ容量の接続が判定されるとＳＡＲ−ＡＤＣ１０におけるｍビットの粗変換処理が終了し、判定されたスイッチ群におけるｍ個のサブ容量の接続状態が、ｍビットの変換データＡＤ（ｍ）として出力される。なお、図２では示していないが、逐次比較コントローラ１３は、スイッチ１４の接続も制御する。

図３は、ＳＡＲ−ＡＤＣ１０における粗変換処理を示すタイムチャートである。サンプリングでは、容量ＤＡＣ１１のスイッチ群をすべてＶＩＮが印加されるように接続すると共に、スイッチ１４を接続状態に、スイッチ１５を遮断状態にする。これにより、容量ＤＡＣ１１のすべてのサブ容量にＶＩＮが保持された状態になる。

ＡＤ変換処理はｍ個のループ処理を有する。１番目のループ処理では、スイッチ１４を遮断状態に変化させた後、最大容量値のサブ容量の端子をＶＲＨが印加されるように、容量値が２番目以降のサブ容量の端子をＶＲＬが印加されるように切り替える。これにより、容量ＤＡＣ１１の共通ノードには、入力信号の電圧ＶＩＮの反転電圧が生じる。比較器１２は、共通ノードの電圧（ここでは入力電圧ＶＩＮの反転電圧）と基準電位（０Ｖ）を比較し、比較結果を出力する。逐次比較コントローラ１３は、共通ノードの電圧が基準電位より高い場合には最大容量値のサブ容量の端子をＶＲＬに接続するように切り替え、共通ノードの電圧が基準電位より低い場合には最大容量値のサブ容量の端子をＶＲＨに接続した状態を維持する。以後、最大容量値のサブ容量の端子の接続状態は維持され、この接続状態が最大ビットＤｍ−１の値である。

次に、２番目に大きな容量値のサブ容量の端子をＶＲＨが印加されるように、容量値が３番目以降のサブ容量の端子をＶＲＬが印加されるように切り替える。これにより、容量ＤＡＣ１１の共通ノードには、入力信号の電圧ＶＩＮの反転電圧に、ＶＲＨ／２またはＶＲＬ／２を加えた電圧が生じる。言い換えれば、共通ノードには、入力信号の電圧ＶＩＮの反転電圧±Ｖｒ／２の電圧が生じる。上記と同様に比較器１２の比較結果に基づいて２ビット目の値Ｄｍ−２を判定する。以下、同様の動作を繰り返すことにより、共通ノードの電圧は基準電位（０Ｖ）に漸近し、最小容量値のサブ容量に対応する最小ビット（ＬＳＢ）の値Ｄ０を判定してＡＤ変換処理が終了する。ＡＤ変換処理が終了した後、次のサンプリング時のアナログ入力信号に対して上記と同じ動作を繰り返す。最小ビットの値Ｄ０が判定された時点で、アナログ入力信号と最も近いｍビットのデジタル信号が決定され、共通ノードの電圧は、アナログ入力信号とｍビットのデジタル信号に対応する電圧の差電圧になる。この差電圧が残差電圧である。

図４は、第１実施形態において、ｍ＝３とした場合のＳＡＲ−ＡＤＣ１０における粗変換処理における共通ノードの電圧変化の例を示す図である。
また、図５は、図４の共通ノードの電圧変化の場合のＳＡＲ−ＡＤＣ１０の粗変換処理での容量ＤＡＣ１１の各サブ容量に印加される電圧と共通ノードの電圧の例を示す図である。
図４および図５を参照して、ＳＡＲ−ＡＤＣ１０の粗変換処理を詳しく説明する。

ここでは、ＶＲＨ＝ＶｒおよびＶＲＬ＝−Ｖｒとする。すなわち、ＡＤ変換処理のフルスケールが２Ｖｒであるとする。

図５の（Ａ）に示すように、容量ＤＡＣ１１のスイッチ群をすべて入力信号の電圧Ｖｉｎが印加されるように接続すると共に、スイッチ１４を接続状態にする。これにより、容量ＤＡＣ１１のすべてのサブ容量にＶｉｎが保持された状態、すなわち入力信号の電圧ＶＩＮをサンプリングする状態になる。ここでは、Ｖｉｎ＝−０．２Ｖｒであるとする。

スイッチ１４を遮断状態に変化させた後、図５の（Ｂ）に示すように、最大容量値のサブ容量４Ｃの端子に＋Ｖｒが印加され、容量値が２番目以降のサブ容量Ｃ、Ｃおよび２Ｃの端子に−Ｖｒが印加されるように切り替える。これにより、容量ＤＡＣ１１の共通ノードの電圧Ｖａ＝−Ｖｉｎ＝０．２Ｖｒになる。これにより、図４に示すように、粗変換の最上位ビットＤ２を判定するための状態が作られ、１番目の比較が行われる。

比較器１２は、Ｖａ（０．２Ｖｒ）と基準電位（０Ｖ）を比較し、比較結果を出力する。この場合は、Ｖａが０Ｖより高く、比較結果は、Ｄ２＝１（正）となる。逐次比較コントローラ１３は、Ｄ２＝１なので、容量４Ｃの他方の端子に印加する電圧を−Ｖｒに変更し、容量２Ｃの他方の端子に印加される電圧を＋Ｖｒに接続する。これにより、図５の（Ｃ）に示すように、Ｖａ＝−Ｖｉｎ−０．５Ｖｒ＝−０．３Ｖｒとなる。これにより、図４に示すように、ビットＤ１を判定するための状態が作られ、２番目の比較が行われる。

比較器１２は、Ｖａ（−０．３Ｖｒ）と基準電位（０Ｖ）を比較し、比較結果を出力する。この場合は、Ｖａが０Ｖより低く、比較結果は、Ｄ１＝０（負）となる。逐次比較コントローラ１３は、Ｄ１＝０なので、容量２Ｃの他方の端子に印加する電圧を＋Ｖｒのまま維持し、１個の容量Ｃの他方の端子に印加される電圧を＋Ｖｒにし、もう１個の容量Ｃの他方の端子に印加される電圧を−Ｖｒにする。これにより、図５の（Ｄ）に示すように、Ｖａ＝−Ｖｉｎ−０．５Ｖｒ＋０．２５Ｖｒ＝−０．０５Ｖｒとなる。これにより、図４に示すように、ビットＤ０を判定するための状態が作られ、３番目の比較が行われる。

比較器１２は、Ｖａ（−０．０５Ｖｒ）と基準電位（０Ｖ）を比較し、比較結果を出力する。この場合は、Ｖａが０Ｖより低く、比較結果は、Ｄ０＝０（負）となる。これにより粗変換処理が終了する。粗変換の３ビットのデジタル信号（コード）は０１１（容量ＤＡＣの挙動によりアナログ入力はＶａで見て反転するため、比較器の結果は１００だがエンコーダで全ビット反転させる）となる。
粗変換処理が終了した時点でのＶａが残差電圧であり、密変換処理を開始する前にスイッチ１５を接続して、ＣＤＡＣ１１の容量をＴＤＡＣ２０に接続する。

図６は、第１実施形態のＴＡＤＣ２０の概略構成、および動作を示すタイムチャートであり、（Ａ）が概略構成を、（Ｂ）がタイムチャートを示す。
図６の（Ａ）に示すように、ＴＡＤＣ２０は、電圧−時間変換回路２１と、ゼロクロス検出回路（ＺＣＤ）２６と、時間−デジタル変換回路（ＴＤＣ: Time-to-Digital Converter）２７と、を有する。

電圧−時間変換回路２１は、定電流源２２と、スイッチ１５と定電流源２２を接続するスイッチ２３と、を有する。図６の（Ａ）では、ＳＡＲ−ＡＤＣ１０のＣＤＡＣ１１の容量を参照符号２４で表している。容量２４の一方の端子は、スイッチ１５を介して、ＺＣＤ２６の入力端子およびスイッチ２３に接続される。

図６の（Ｂ）に示すように、信号Φｓに応じてスイッチ２３が接続されると、定電流源２２はＣＤＡＣ１１の容量２４から一定の電流に放電するか、または一定の電流を充電する。図６の（Ｂ）は、放電の場合を示している。これにより、ＣＤＡＣ１１の容量２４の電圧Ｖａは、一定の傾きで変化する。

図７は、定電流源２２およびスイッチ２３を含む部分４０の詳細な構成を示す図であり、容量２４およびゼロクロス検出回路（ＺＣＤ）２６を合わせて示している。
前述のように、ＣＤＡＣ１１の容量２４の残差電圧は、０Ｖに対して正（プラス）の場合も、負（マイナス）の場合もある。残差電圧をアナログ・デジタル変換するには、残差電圧が正の場合は放電し、残差電圧が負の場合は放電する必要がある。そのため、ＳＡＲ−ＡＤＣ１０での最後の判定結果が正（１）なら容量２４から放電し、負（０）なら容量２４を充電する。

そこで、定電流源２２は、充電用の定電流源４１と、放電用の定電流源４２と、を有する。スイッチ２３は、充電用の定電流源４１を容量２３の端子に接続するスイッチ４３と、放電用の定電流源４２を容量２３の端子に接続するスイッチ４４と、を有する。スイッチ４３および４４は、後述するＴＡＤＣ２０のタイミング生成回路により制御される。具体的には、ＳＡＲ−ＡＤＣ１０での最後の判定結果が１の場合には、スイッチ４４を接続し、ＳＡＲ−ＡＤＣ１０での最後の判定結果が０の場合には、スイッチ４３を接続する。

ゼロクロス検出回路２６は、例えば、比較回路（コンパレータ）で形成し、一定の傾きで変化する電圧Ｖａが、所定電位（ここでは０Ｖ）になったことを検出した時に検出信号Ｖｑを出力する。

図６に示すように、時間−デジタル変換回路（ＴＤＣ）２７は、複数のインバータを直列に接続したインバータ列２８と、インバータ列の各段の出力をラッチするフリップフロップ列（ＦＦ）２９と、を有する。ＦＦ２９は、ゼロクロス検出回路２６からの検出信号Ｖｑに応じて、すなわち、電圧Ｖａが０Ｖになった時に、インバータ列２８の出力をラッチする。インバータ列２８は信号Φｓを遅延しており、ＦＦ２９のラッチした信号で、ＬからＨに変化する位置を検出すれば、信号ΦｓがＨ（＝ｔｓ）になってから、すなわちＶａの放電が開始されてから０Ｖになるまでの時間（＝ｔｅ）を検出する。この時間ｔｅ−ｔｓは、残差電圧に比例するので、残差電圧のデジタルデータが判明する。

ＴＤＣ２７は、インバータ１段分の遅延時間が最小検出時間であり、この最小検出時間の間のＶａの変化量が最小検出電圧である。ｎビットの密変換処理を行うには、インバータを２^ｎ個直列に接続、変換時間は最大でゲート遅延時間×２^ｎとなる。ゲート遅延時間は、例えば数十ｐｓであり、微細プロセスほど遅延時間は短くなる。例えば、ゲート遅延１０ｐｓでｎ＝７とすると、変換にかかる時間は最大で１０ｐｓ×２^７＝１．２８ｎｓになる。

一方、ＳＡＲ−ＡＤＣ１０は、比較器１２や逐次比較コントローラ１３の動作時間のために、１回のループに１ｎｓ程度を要するため、７ビットの変換には７ｎｓを要することになる。つまり、第１実施形態のＡＤＣは、ＳＡＲ−ＡＤＣのみの場合と比べて、同じ分解能のＡＤＣをより高速に動作させることができる。

さらに、ＴＡＤＣ２０の回路は非常に簡単な構成であり、ＳＡＲ−ＡＤＣ１０のみで同じビット数のＡＤＣを実現した場合に比べて電力の増加を小さく抑えることができる。
ただし、ビット数の増加に伴って、ＴＤＣ２７のインバータの個数は、指数関数的に増加し、回路規模および最大変換時間も急激に増加する。そのため、ＳＡＲ−ＡＤＣ１０の粗変換で判定するビット数ｍと、ＴＡＤＣ２０の密変換で判定するビット数ｎの関係は、ＡＤＣの仕様に応じて適宜設定される。

図８は、第１実施形態のＡＤＣの概略構成を示す図であり、図１における逐次比較型変換回路（ＳＡＲ−ＡＤＣ）１０および定量変化時間計測型変換回路（ＴＡＤＣ）２０の構成を、上記の説明に従って詳細に示した図である。

前述の通り、ＳＡＲ−ＡＤＣ１０は、ＣＤＡＣ１１と、比較器１２と、逐次比較（ＳＡ）コントローラ１３と、を有する。ＣＤＡＣ１１は、簡易的に、容量および容量の前後に配置した２個のスイッチを有するように示しているが、実際には図２に示したような構成を有する。
ＴＡＤＣ２０は、電圧−時間変換回路（ＶＴＣ）２１と、ゼロクロス検出回路（ＺＣＤ）２６と、時間−デジタル変換回路（ＴＤＣ）２７と、タイミング生成回路２５と、を有する。ＴＡＤＣ２０は、実際には図６の（Ａ）に示したような構成を有する。
また、ＣＤＡＣ１１の出力をＶＴＣ２１に接続するスイッチ１５が設けられている。

図９は、第１実施形態のＡＤＣの動作を示すタイムチャートであり、ｍ＝４、ｎ＝４の場合の例を示している。言い換えれば、粗変換処理で上位４ビットを判定した後、密変換処理で下位４ビットを判定し、合計８ビットのデジタル変換データを得る場合を示している。したがって、この場合、ＣＤＡＣ１１は、容量比１：１：２：４：８の５個のサブ容量を有する。

ＳＡＲ−ＡＤＣ１０は、矢印で示すタイミングで、ＣＤＡＣ１１の電圧Ｖａの０Ｖに対する上下判定を行う。図示の例では、粗変換結果は１０１０（エンコーダにより全ビット反転）である。３回目の比較結果を反映して残差電圧Ｖａが生成され、４回目の比較結果に応じて充電または放電に設定する。一方、４回目の判定が終わったことを、ＴＡＤＣ２０のタイミング生成回路２５に信号ΦＥで伝える。この信号ΦＥをトリガとしてタイミング生成回路２５が起動し、ΦＥおよびスイッチ１５を制御する信号ΦＭ等を含む制御信号を出力し、ＴＡＤＣ２０の各ブロックを動作させる。なお、ΦＥおよびΦＭは外部からの供給クロックとは無関係（非同期）である。ＴＡＤＣ２０は、残差電圧Ｖａを時間情報に変換してデジタル化する。図９では、密変換処理の結果が１１００の例を示しており、８ビットのＡＤＣデジタル出力１０１０１１００が得られる。

図１０は、第２実施形態のＡＤＣの概略構成を示す図である。
第２実施形態のＡＤＣは、ＳＡＲ−ＡＤＣ１０のＣＤＡＣ１１から出力される残差電圧Ｖａを増幅する残差電圧増幅回路５１を設けたことが、第１実施形態と異なる。スイッチ１５は、ＴＡＤＣ２０に設けられる。電圧−時間変換回路（ＶＴＣ）２１では、定電流源２２およびスイッチ２３と並列に増幅された残差電圧を保持する容量を設ける。他の部分は第１実施形態と同じである。

第２実施形態では、残差電圧Ｖａを増幅するので、ＴＡＤＣ２０での密変換処理でのアナログ信号処理における精度要求を緩和することができる。例えば、増幅率をＡとすると、精度要求は１／Ａになる。例えば、Ａ＝８の場合には、精度要求は１／８＝１／２^３となり、３ビット分緩和することができる。

図７に示すように、電圧−時間変換回路（ＶＴＣ）２１は、充電用の定電流源４１と、放電用の定電流源４２と、を有し、ＳＡＲ−ＡＤＣ１０での最後の判定結果、すなわち残差電圧の符号に応じて、いずれの定電流源を接続するかを制御する。

ＳＡＲ−ＡＤＣ１０の比較器１２のオフセットが微小（すなわち、実質的に０Ｖ）である場合には、残差電圧がプラス（＋）の時は粗変換における最後の判定結果は１（正）となる。その結果に基づいて、ＶＴＣ２１は、正の残差電圧を放電するように、放電用の定電流源４２を接続するように制御する。これにより、正の残差電圧Ｖａは徐々に減少し、いずれ０Ｖに到達するので、その時点をＺＣＤ２５で検知して密変換を行う。

一方、残差電圧がマイナス（−）の時は粗変換における最後の判定結果は０（負）となる。その結果に基づいて、ＶＴＣ２１は、負の残差電圧を充電するように、充電用の定電流源４１を接続するように制御する。これにより、負の残差電圧Ｖａは徐々に増加し、いずれ０Ｖに到達するので、その時点をＺＣＤ２５で検知して密変換を行う。

図１１は、第１実施形態のＳＡＲ−ＡＤＣ１０における粗変換処理において、比較器１２のオフセットが微小で、上位３ビットの粗変換処理が正常に行われた場合の密変換処理を説明する図である。図１１は、残差電圧Ｖａがマイナス（−）の場合を示している。ステップＳ１でリセット処理を行い、ステップＳ２でサンプリングを行うと共に１ビット目の判定を行う。ステップＳ３で、１ビット目の判定結果に応じてサブ容量の接続切替を行うと共に２ビット目の判定を行う。ステップＳ４で、２ビット目の判定結果に応じてサブ容量の接続切替を行うと共に３ビット目の判定を行う。残差電圧はステップＳ４で形成される。ステップＳ５で、３ビット目の判定結果に応じて放電と充電のいずれかが設定される。ステップＳ６で、放電または充電を行い、図１１では、負の残差電圧Ｖａは充電されて徐々に増加し、いずれ０Ｖに到達する。

図１２は、第１実施形態のＳＡＲ−ＡＤＣ１０における粗変換処理において、比較器１２のオフセットがゼロでなく、残差電圧Ｖａの比較にエラーが発生した場合の密変換処理を説明する図である。図１２は、残差電圧Ｖａがマイナス（−）の場合で、比較器１２の判定レベルが、オフセットにより、残差電圧より低くなった場合、を示している。具体的には、オフセットのために、比較器１２の判定レベルオフセットが−０．０６２５Ｖｒに変化し、−０．０６２５Ｖｒ＜Ｖａ＜０Ｖになった場合を示している。この場合も、ステップＳ１からＳ３までは図１１の場合と同様である。

ステップＳ４では、比較器１２のオフセットのために残差電圧Ｖａは正であると判定されて、ステップＳ５では、残差電圧Ｖａの放電が行われるように設定される。そのため、ステップＳ６で、負の残差電圧Ｖａは放電されて徐々に減少するため、０Ｖに到達することはない。このように、密変換処理において、ＺＣＤ２５がゼロクロスを検出することはなく、タイムアウト（時間オーバー）で変換エラーが発生し、ＡＤＣはミスコードを発生することになる。

図１３は、第１実施形態における比較器１２のオフセットの影響を説明する図であり、（Ａ）はオフセットがゼロの場合を、（Ｂ）は＋０．５ＬＳＢのオフセットがある場合を示す。
図１３の（Ａ）に示すように、Ｖａは、ステップＳ４およびＳ５では、０Ｖ±１ＬＳＢの範囲内にあり、正の場合には放電に設定され、負の場合には充電に設定され、ステップＳ６で０Ｖとクロスする。

これに対して、図１３の（Ｂ）に示すように、比較器１２が＋０．５ＬＳＢのオフセットを有する場合、Ｖａが正であっても、０Ｖ＜Ｖａ＜＋０．５ＬＳＢの場合には充電に設定されるため、ステップＳ６で０Ｖとクロスすることはない。言い換えれば、図１３の（Ｂ）においてＸで示す領域は、ステップＳ６で０Ｖとクロスすることのない領域である。

次に説明する第３実施形態のアナログ・デジタル変換回路（ＡＤＣ）は、ＳＡＲ−ＡＤＣ１０の比較器１２がオフセットを有する場合でも、±１ＬＳＢ以内のオフセットであれば、エラーが発生しないようにＡＤ変換処理を行う。

第３実施形態のＡＤＣは、図８に示した第１実施形態のＡＤＣと類似の構成を有し、ＳＡＲ−ＡＤＣ１０のＣＤＡＣ１１のサブ容量の構成および残差電圧の生成処理が異なる。具体的には、第１実施形態では、ＳＡＲ−ＡＤＣ１０での最後の判定結果は、残差電圧を放電するか充電するかの選択に使用され、残差電圧には反映されなかった。これに対して、第３実施形態では、ＳＡＲ−ＡＤＣ１０での最後の判定結果は、残差電圧を放電するか充電するかの選択に使用されると共に、残差電圧にも反映される。

図１４は、第３実施形態のＡＤＣのＣＤＡＣ１１のサブ容量の構成と、粗変換処理および密変換処理での容量ＤＡＣ１１の各サブ容量に印加される電圧と共通ノードの電圧の例を示す図である。

図１４に示すように、第３実施形態のＡＤＣのＣＤＡＣ１１は、容量比が０．５：０．５：０．５：０．５：２：４の６個のサブ容量を有する。言い換えれば、図５に示した第１実施形態の４個のサブ容量のうちの小さな容量値１の２個のサブ容量を、容量値０．５の４個のサブ容量に分割した構成を有する。図１４を参照して、第３実施形態のＡＤＣでの粗変換処理および密変換処理を説明する。ここでは、図５の場合と同様に、ＶＲＨ＝ＶｒおよびＶＲＬ＝−Ｖｒとする。すなわち、ＡＤ変換処理のフルスケールが２Ｖｒであるとする。

図１４の（Ａ）に示すように、ステップＳ１では、容量ＤＡＣ１１のスイッチ群をすべて入力信号の電圧Ｖｉｎが印加されるように接続すると共に、スイッチ１４を接続状態にする。これにより、容量ＤＡＣ１１のすべてのサブ容量にＶｉｎが保持された状態、すなわち入力信号の電圧ＶＩＮをサンプリングする状態になる。ここでは、Ｖｉｎ＝−０．２Ｖｒであるとする。

ステップＳ２では、スイッチ１４を遮断状態に変化させた後、図１４の（Ｂ）に示すように、最大容量値のサブ容量４Ｃの端子に＋Ｖｒが印加され、容量値が２番目以降のサブ容量の端子に−Ｖｒが印加されるように切り替える。これにより、容量ＤＡＣ１１の共通ノードの電圧Ｖａ＝−Ｖｉｎ＝０．２Ｖｒになる。これにより、粗変換の最上位ビットＤ２を判定するための状態が作られ、１番目の比較が行われる。比較器１２は、Ｖａ（０．２Ｖｒ）と基準電位（０Ｖ）を比較し、比較結果を出力する。この場合は、Ｖａが０Ｖより高く、比較結果は、Ｄ２＝１（正）となる。

ステップＳ３で、逐次比較コントローラ１３は、Ｄ２＝１なので、容量４Ｃの他方の端子に印加する電圧を−Ｖｒに変更し、容量２Ｃの他方の端子に印加される電圧を＋Ｖｒに接続する。これにより、図１４の（Ｃ）に示すように、Ｖａ＝−Ｖｉｎ−０．５Ｖｒ＝−０．３Ｖｒとなる。これにより、ビットＤ１を判定するための状態が作られ、２番目の比較が行われる。比較器１２は、Ｖａ（−０．３Ｖｒ）と基準電位（０Ｖ）を比較し、比較結果を出力する。この場合は、Ｖａが０Ｖより低く、比較結果は、Ｄ１＝０（負）となる。

ステップＳ４で、逐次比較コントローラ１３は、Ｄ１＝０なので、容量２Ｃの他方の端子に印加する電圧を＋Ｖｒに維持し、２個の容量０．５Ｃの他方の端子に印加される電圧を＋Ｖｒにし、もう２個の容量０．５Ｃの他方の端子に印加される電圧を−Ｖｒにする。これにより、図１４の（Ｄ）に示すように、Ｖａ＝−Ｖｉｎ−０．５Ｖｒ＋０．２５Ｖｒ＝−０．０５Ｖｒとなる。これにより、ビットＤ０を判定するための状態が作られ、３番目の比較が行われる。比較器１２は、Ｖａ（−０．０５Ｖｒ）と基準電位（０Ｖ）を比較し、比較結果を出力する。この場合は、Ｖａが０Ｖより低く、比較結果は、Ｄ０＝０（負）となる。

ステップＳ５で、逐次比較コントローラ１３は、Ｄ０の判定結果に応じて、容量０．５Ｃの４個のサブ容量に印加する電圧を切り替える。
Ｄ０＝０（負）の場合には、図１４の（Ｆ）に示すように、３番目の容量０．５Ｃのサブ容量の他方の端子に印加する電圧を−Ｖｒに変化させる。言い換えれば、Ｄ０＝０（負）の場合には、容量０．５Ｃの４個のサブ容量のうち３個の他方の端子に電圧−Ｖｒを印加し、容量０．５Ｃの４個のサブ容量のうち１個の他方の端子に電圧＋Ｖｒを印加する。これにより、図１４の（Ｆ）に示すように、Ｖａ＝−Ｖｉｎ−０．５Ｖｒ＋０．２５Ｖｒ−０．１２５Ｖｒ＝−０．１７５Ｖｒとなる。

上記のように、通常はＤ０＝０と判定されるが、比較器１２のオフセットのために、Ｄ０＝１（正）と判定された場合を考える。この場合には、図１４の（Ｅ）に示すように、２番目の容量０．５Ｃのサブ容量の他方の端子に印加する電圧を＋Ｖｒに変化させる。言い換えれば、Ｄ０＝１（正）の場合には、容量０．５Ｃの４個のサブ容量のうち３個の他方の端子に電圧＋Ｖｒを印加し、容量０．５Ｃの４個のサブ容量のうち１個の他方の端子に電圧−Ｖｒを印加する。これにより、図１４の（Ｅ）に示すように、Ｖａ＝−Ｖｉｎ−０．５Ｖｒ＋０．２５Ｖｒ＋０．１２５Ｖｒ＝＋０．０７５Ｖｒとなる。

第１実施形態では、ＳＡＲ−ＡＤＣ１０での粗変換処理の最後の判定結果は、残差電圧を放電するか充電するかの選択にのみ使用され、残差電圧には反映されなかった。これに対して、第３実施形態では、ＳＡＲ−ＡＤＣ１０での粗変換処理の最後の判定結果は、残差電圧を放電するか充電するかの選択に使用されると共に、残差電圧を変化させるのに使用される。しかも、粗変換処理の最後の判定結果は、残差電圧Ｖａを０Ｖから遠ざけるように反映される。例えば、図１４の（Ｄ）ではＶａ＝−０．０５Ｖｒであるのに対して、図１４の（Ｆ）ではＶａ＝−０．１７５Ｖｒであり、図１４の（Ｅ）ではＶａ＝＋０．０７５Ｖｒである。このように、粗変換処理の最後の判定結果を残差電圧Ｖａを０Ｖから遠ざけるように反映することで、比較器１２がオフセットを有する場合でも、エラーの発生を低減できる。

図１５は、図１４で説明した粗変換処理および密変換処理における電圧Ｖａの変化例を示す図であり、（Ａ）が比較器１２のオフセットが微小である場合（オフセット＝０Ｖ）を、（Ｂ）がオフセット＝−０．０６２５Ｖｒである場合を示す。図１５は、残差電圧Ｖａがマイナス（−）の場合を示している。図１５を参照して、第３実施形態のＡＤＣにおける、粗変換処理の最後の判定結果で残差電圧Ｖａを０Ｖから遠ざけるように反映することの効果を説明する。

ステップＳ１からＳ４までは、第１実施形態と同じなので説明は省略する。
図１５の（Ａ）に示すように、比較器１２のオフセット＝０Ｖの場合には、ステップＳ４で、Ｄ０＝０と判定される。通常、“０”と判定された場合には、Ｖａを増加させるようにサブ容量のもう一方の端子に接続する電圧を切り替える。これに対して、第３実施形態では、図１４の（Ｆ）に示すように、Ｖａを減少させるようにサブ容量のもう一方の端子に接続する電圧を切り替える。これにより、残差電圧Ｖａ＝−０．１７５Ｖｒとなり、ＴＤＡＣ２０のＶＴＣ２１に出力される。ＶＴＣ２１は、Ｄ０＝０と判定されたので、残差電圧Ｖａを充電するように、スイッチを設定する。これにより、残差電圧Ｖａは一定の変化量で増加して０Ｖになるので、ＺＣＤ２６が０Ｖになる瞬間を検出する。

図１５の（Ｂ）に示すように、比較器１２のオフセット＝−０．０６２５Ｖｒの場合には、ステップＳ４で、Ｖａ＝−０．０５Ｖｒであり、Ｄ０＝１と判定されることになる。 通常、“１”と判定された場合には、Ｖａを減少させるようにサブ容量のもう一方の端子に接続する電圧を切り替える。これに対して、第３実施形態では、図１４の（Ｅ）に示すように、Ｖａを増加させるようにサブ容量のもう一方の端子に接続する電圧を切り替える。これにより、残差電圧Ｖａ＝＋０．０７５Ｖｒとなり、ＴＤＡＣ２０のＶＴＣ２１に出力される。ＶＴＣ２１は、Ｄ０＝１と判定されたので、残差電圧Ｖａを放電するように、スイッチを設定する。これにより、残差電圧Ｖａは一定の変化量で減少して０Ｖになるので、ＺＣＤ２６が０Ｖになる瞬間を検出する。

残差電圧Ｖａの冗長処理で粗変換処理の最後の判定結果を反映させる量は、粗変換処理の最小ビット（ＬＳＢ）よりも小さい値とする。例えば、図１４および図１５では、±０．５ＬＳＢシフトさせて、ＴＡＤＣ２０のＴＤＣ２７の分解能を、冗長性に合わせて１ビット増やして変換可能な範囲を広げている。なお、図１４および図１５の例では、粗変換処理の１ＬＳＢ＝２Ｖｒ・２^３＝０．２５Ｖｒなので、±０．５ＬＳＢ＝±０．１２５Ｖｒとなる。この冗長性によって、比較器のオフセットは±０．５ＬＳＢまで許容できる。なお、冗長性は１ＬＳＢ以下の任意の値に設定可能で、その冗長の幅に合わせて後段のＴＤＣ２７の分解能を調整する。また、±０．５ＬＳＢをシフトさせる実現方法は、各種あり、図１４の回路構成に限られるものではない。

図１６は、第３実施形態のＡＤＣの動作を示すタイムチャートであり、ｍ＝４、ｎ＝４の場合の例を示している。言い換えれば、粗変換処理で上位４ビットを判定した後、密変換処理で下位４ビットを判定し、合計８ビットのデジタル変換データを得る場合を示している。ただし、密変換処理では、冗長１ビットを加えた５ビットの判定を行う。

粗変換処理における上位４ビットの判定は図９の第１実施形態の場合と同様である。図１４では、上位ビットは０１０１＝“５”と判定される。第３実施形態では、第１実施形態と同様に、粗変換処理のＬＳＢの判定で、“１”と判定された場合、残差電圧Ｖａの放電が行われるように設定され、“０” と判定された場合、残差電圧Ｖａの充電が行われるように設定される。ただし、第３実施形態では、粗変換処理のＬＳＢの判定結果に応じてＶａを変化させた後、残差電圧として出力する。具体的には、粗変換処理のＬＳＢの判定で、“１”と判定された場合には、１／２ＬＳＢだけＶａを増加させ、“０”と判定された場合には、１／２ＬＳＢだけＶａを減少させる。図１６では、粗変換処理のＬＳＢの判定結果は“１”であるので、Ｖａは１／２ＬＳＢだけ増加される。このように冗長処理された残差電圧Ｖａに対して密変換処理を行う。

図１７は、残差電圧が負の場合の密変換処理を説明する図であり、（Ａ）が密変換処理の説明を、（Ｂ）が比較器１２のオフセットが０Ｖの場合の変換例である。
図１７の（Ａ）は、粗変換処理で上位３ビットを、密変換処理で下位５ビット（＋1ビット冗長）を決定する場合の例を示し、残差電圧Ｖａ＜０Ｖの場合で、ＶａとＴＤＣ２７の出力するコードと対応させた例を示す。

図１７の（Ａ）に示すように、密変換処理は、本来の５ビットの範囲（１６〜４７）の両側に０．５ビットに相当する１６コード分の冗長範囲（０〜１５および４８〜６３）、合計で１ビット（３２コード）の冗長範囲を有する。そのため、エンコーダ回路３０は、密変換処理で得られた下位ビットのコードから、この冗長範囲の分を差し引いて、下位ビットのコードを得る。したがって、コード変換は、１０進数で表現した場合に、「４７−（ＴＤＣ２７の出力）」となる。

図１７の（Ｂ）は、図１５の（Ａ）の比較器１２にオフセット誤差がない場合の例を示し、Ｖａ＝−０．１７５Ｖｒの時を示している。この時、ＴＤＣ２７の出力は、ｉｎｔ（６４＊０．１７５Ｖｒ／０．５Ｖｒ）＝２２となる。エンコーダ回路３０は、このコードに上記の「４７−２２」の変換を行って、変換コード２５を得る。図１５の（Ａ）では、上位３ビットは１００であるため、１０進数に変換すると１２８となり、下位６ビットの上記結果２５を加えて、全体のＡＤ変換値は、８ビットのコード１５３が得られる。ただし、図１５の（Ａ）に示すように、ＣＤＡＣ１１の挙動によってアナログ入力ＶＩＮはＶａから見て反転するため、コードも反転させた２５６−１５３＝１０３が最終的なＡＤ変換結果となる。

図１８は、残差電圧が正の場合の密変換処理を説明する図であり、（Ａ）が密変換処理の説明を、（Ｂ）が比較器１２のオフセットが０Ｖの場合の変換例である。この場合も、粗変換処理で上位３ビットを、密変換処理で下位５ビットを決定する場合の例である。

図１８の（Ａ）に示すように、密変換処理で決定する本来の５ビットの範囲（１６〜４７）の両側に０．５ビットに相当する１６コード分の冗長範囲（０〜１５および４８〜６３）、合計で１ビット（３２コード）の冗長範囲を有する。そのため、エンコーダ回路３０は、密変換処理で得られた下位ビットのコードから、この冗長範囲の分を差し引いて、下位ビットのコードを得る。したがって、コード変換は、１０進数で表現した場合に、「（ＴＤＣ２７の出力）−１６」となる。

図１８の（Ｂ）は、図１５の（Ｂ）の比較器１２に−０．０６２５Ｖｒのオフセットがある場合の例を示し、Ｖａ＝０．０７５Ｖｒの時を示している。この時、ＴＤＣ２７の出力は、ｉｎｔ（６４＊０．０７５Ｖｒ／０．５Ｖｒ）＝９となる。エンコーダ回路３０は、このコードに上記の「９−１６」の変換を行って、変換コード−７が得られる。図１５の（Ｂ）では、上位３ビットは１０１であるため、１０進数に変換すると１６０となり、下位６ビットの上記結果−７を加えて、全体のＡＤ変換値は、８ビットのコード１５３が得られる。上記と同様に、ＣＤＡＣ１１の挙動によってアナログ入力ＶＩＮはＶａから見て反転するため、コードも反転させた２５６−１５３＝１０３が最終的なＡＤ変換結果となる。このコードは、図１７で示した値と一致しており、つまりオフセットの影響を受けないことを示している。

図１９は、第３実施形態における比較器１２のオフセットの影響を説明する図であり、（Ａ）はオフセットがゼロの場合を、（Ｂ）は＋０．５ＬＳＢのオフセットがある場合を示す。

図１９の（Ａ）に示すように、Ｖａは、ステップＳ４では、０Ｖ±１ＬＳＢの範囲内にある。Ｄ０＝１の場合には、ステップＳ５で、０．５ＬＳＢ増加して、残差電圧Ｖａは＋０．５ＬＳＢ〜＋１．５ＬＳＢの範囲になり、放電に設定される。Ｄ０＝０の場合には、ステップＳ５で、０．５ＬＳＢ減少して、残差電圧Ｖａは−０．５ＬＳＢ〜−１．５ＬＳＢの範囲になり、充電に設定される。いずれの場合も、ステップＳ６で、Ｖａは０Ｖとクロスする。

前述の図１３の（Ｂ）に示すように、比較器１２が、粗変換処理の１ＬＳＢに対して、＋０．５ＬＳＢのオフセットを有する場合を考える。第１実施形態では、比較器１２が、０＜Ｖａ＜０．５ＬＳＢの範囲も負と判定するため、Ｖａ＜０の部分と同様に、Ｘで示す領域でもＶａを充電してしまいゼロクロスが生じない。

一方、第３実施形態では、比較器１２は、０＜Ｖａ＜０．５ＬＳＢの範囲を負と判定しても、ステップＳ５で０Ｖより小さくなるようにシフトされ、ステップＳ６で充電されても確実にゼロクロスが生じる。このゼロクロスまでの時間はＴＤＣ２７の冗長ビット分で検出して、冗長領域で検出したことを受けて、粗変換の結果を補正することでオフセットの影響を無くすことができる。なお、第３実施形態では、粗変換処理のＬＳＢの冗長性により、比較器１２のオフセットだけでなく、増幅回路のオフセットも合わせて、ある程度のオフセットを許容する。

ここで、実施形態のＡＤＣを、一般的なＡＤＣ方式と比較する。
逐次比較ＡＤＣ（ＳＡＲ−ＡＤＣ）のＣＤＡＣの出力（＝比較器の入力）電圧Ｖａは、２進探索方式で、比較器１２の基準電位（図では０Ｖ）に漸近していく。ｋビットの判定結果をすべてＣＤＡＣに適用するとＶａは、サンプリングしたアナログ入力電圧と、ｋビットのデジタルコードで表されるアナログ入力電圧ＶＩＮに最も近いデジタルレベル電圧との残差電圧となる。残差電圧Ｖａをできるだけ多ビットでかつ短時間で密変換できれば、ＳＡＲ−ＡＤＣのループ回数を低減でき、結果としてＳＡＲ−ＡＤＣを有する場合に比べて変換時間を短縮できる。

多ビットでかつ短時間でＡＤ変換する方式としては、１クロックでＡＤ変換を実現するフラッシュ方式が広く知られている。しかし、フラッシュ方式は密変換処理の分解能ｎを大きくするのが難しく、「低電力性を維持しながら、ＳＡＲ−ＡＤＣの分解能（ループ回数）を下げた上で高速化する」という効果が得られない。フラッシュ方式では、分解能ｎに対して、２^ｎ個の分圧レベルを生成して、２^ｎ個の比較器で一気に比較動作を行う。そのため、フラッシュ方式のＡＤＣは、分解能nに対して回路面積、消費電力およびコストが指数的に増大する。フラッシュ方式で大きいｎを選択すると、ＳＡＲ−ＡＤＣに比べて電力と面積での優位性が大きく失われる。以上のような理由で、フラッシュ方式で分解能ｎを大きくするのが難しい。ＳＡＲ−ＡＤＣに対するフラッシュ方式の回路部分の消費電力および面積の比率を所定値以下にすることを考慮すると、実用上はｎ＝３〜４が限界と考えられる。

さらに分解能ｎを大きくするのが難しい理由は、２^ｎ個の分圧レベルを生成し判定することである。粗変換処理によってフルスケールが減衰した残差電圧をさらに分圧して判定するため、分圧レベルの精細な生成／制御や、２^ｎ個すべての比較器のオフセットを限りなくゼロにするといった対策が必須となる。これらの対策には、素子サイズを大きくしたり、補正回路を追加する必要があり、それら追加回路の電力と面積が増大する。追加回路を不要とするには、ｎ＝２〜３が限界と考えられる。

以上の通り、フラッシュ方式は分解能ｎを大きくするのが難しいため、回路規模および消費電力を考慮すると、粗変換処理を行うＳＡＲ−ＡＤＣの分解能を上げることになる。そのため、「ＳＡＲ−ＡＤＣの分解能（ループ回数）を下げて高速化する」のが難しい。

そこで、実施形態では、残差電圧を時間情報に一旦変換して、時間軸で密変換を実施する定量変化時間計測型変換回路を使用する。定量変化時間計測型変換回路では、残差電圧Ｖａをある開始時間ｔｓから、ある一定の傾きで変化させて、その電圧がある一定のレベルに到達するまでの時間ｔｅと差分つまり（ｔｓ−ｔｅ）の絶対値をＴＤＣで計測する。残差電圧をある一定の傾きで変化させる場合、ｔｅはＶａと線形関係になるため、（ｔｓ−ｔｅ）の絶対値をデジタル化することによって残差電圧Ｖａをデジタル化することになる。また、残差電圧が小さくなってもそれを変化させる傾きを緩くすることで時間軸方向に情報を増幅することもできる。

実施形態のＡＤＣは、同じ分解能のＳＡＲ−ＡＤＣに比べて高速動作であるが、消費電力、回路規模およびコストは比較的低い。また、ＳＡＲ−ＡＤＣによる粗変換処理からＴＡＤＣによる密変換処理に移行する際に、冗長性を持たせる処理を行うことにより、速度面の若干の低下はあるが、比較器および増幅器のオフセットの変換精度への影響を低減できる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１０ 逐次比較型変換回路（ＳＡＲ−ＡＤＣ）
１１ 容量ＤＡＣ（ＣＤＡＣ）
１２ 比較器
１３ 逐次比較（ＳＡ）コントローラ
２０ 定量変化時間計測型変換回路（ＴＡＤＣ）
２１ 電圧−時間変換回路（ＶＴＣ）
２６ ゼロクロス検出回路（ＺＣＤ）
２７ 時間−デジタル変換回路（ＴＤＣ）
３０ エンコーダ回路

Claims (3)

1. アナログ入力信号電圧を所定ビット数のデジタル信号に変換するアナログ・デジタル変換回路であって、
   前記アナログ入力信号電圧を逐次比較して、上位ビット数のデジタル信号に変換すると共に、前記アナログ入力信号電圧と前記上位ビット数のデジタル信号に対応するアナログ信号電圧との残差電圧を出力する逐次比較型変換回路と、
   前記残差電圧を一定量で変化させ、所定値になるまでの時間を計測することにより、前記残差電圧を下位ビット数ｎのデジタル信号に変換する定量変化時間計測型変換回路と、
   前記逐次比較型変換回路の出力する前記上位ビット数のデジタル信号と、前記定量変化時間計測型変換回路の出力する前記下位ビット数のデジタル信号と、を合わせて、前記所定ビット数のデジタル信号を生成するエンコーダ回路と、
   前記残差電圧を増幅する増幅回路と、備え、
   前記定量変化時間計測型変換回路は、前記増幅回路の増幅した前記残差電圧を変換する、ことを特徴とするアナログ・デジタル変換回路。
2. 前記逐次比較型変換回路は、前記残差電圧に１ビットの冗長処理を行い、
   前記定量変化時間計測型変換回路は、前記冗長処理を行った前記残差電圧を、前記下位ビット数に１ビットを加えたビット数のデジタル信号に変換する請求項１記載のアナログ・デジタル変換回路。
3. アナログ入力信号電圧を所定ビット数のデジタル信号に変換するアナログ・デジタル変換方法であって、
   前記アナログ入力信号電圧を逐次比較して、上位ビット数のデジタル信号に変換すると共に、前記アナログ入力信号電圧と前記上位ビット数のデジタル信号に対応するアナログ信号電圧との残差電圧を出力し、
   前記残差電圧を増幅し、
   前記増幅した前記残差電圧を一定量で変化させ、所定値になるまでの時間を計測することにより、前記増幅した前記残差電圧を下位ビット数のデジタル信号に変換し、
   前記上位ビット数のデジタル信号と、前記下位ビット数のデジタル信号と、を合わせて、前記所定ビット数のデジタル信号を生成する、ことを特徴とするアナログ・デジタル変換方法。

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