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JP5536339B2 - 薄膜積層体及びそれを用いた薄膜磁気センサ並びにその製造方法 - Google Patents

薄膜積層体及びそれを用いた薄膜磁気センサ並びにその製造方法 Download PDF

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Description

本発明は、薄膜積層体及びそれを用いた薄膜磁気センサ並びにその製造方法に関し、より詳細には、半導体薄膜の磁気センサなどの半導体デバイスに応用される薄膜積層体及びそれを用いた薄膜磁気センサ並びにその製造方法に関する。
従来のＭＢＥ法で成長したＩｎＳｂ単結晶薄膜は、電子移動度が大きくホール素子や磁気抵抗素子の材料として好適である。例えば、厚さ１．０μｍ、適量のＳｎをドーピングして半絶縁性のＧａＡｓ基板上に製作したＩｎＳｂ薄膜は抵抗値の温度依存性も小さく、電子移動度も極めて大きい値を示すことが報告されており、広範囲な温度領域で作動する磁気抵抗素子やホール素子など高感度磁気センサの実現が可能な材料である（非特許文献１参照）。また、ＩｎＡｓ薄膜もＩｎＳｂ同様に好適なホール素子などの磁気センサ材料である（特許文献１参照）。
しかし、将来のホール素子などの磁気センサ応用では、磁気センサとして高感度、低消費電力、更に、温度依存性の少ないこと等が求められており、薄膜磁気センサ材料には高い電子移動度と高いシート抵抗値、温度依存性の少ないこと等が要請されている。また、このような将来の磁気センサ製作に応えるためには、抵抗値や電子移動度の温度依存性が小さく、かつ、高い電子移動度を有する薄膜の磁気センサ材料が必要である。この様な視点で考えると、厚さが極めて薄い、かつ温度依存性が小さいＩｎＳｂ薄膜の製作が必須となる。しかし、実際に、厚さの薄いＩｎＳｂ薄膜単結晶を例えば、ＧａＡｓ基板上に製作してみると、基板との大きな格子定数のずれから、ＩｎＳｂの厚さが０．５μｍ以下では、膜厚減少とともに急激に電子移動度の低下が見られ、この結果、高感度の磁気センサの製作が極めて難しい。また、実用的な磁気センサ製作工程での特性劣化が著しいなどの問題がある。
非特許文献１によれば、一般に、ＩｎＳｂを格子のミスマッチがあるＧａＡｓ基板上にエピタキシャル成長した場合には、ＧａＡｓ基板とのヘテロ界面近傍と表面付近に電子移動度の小さい層が存在し、中央部に電子移動度が大きい三層構造を有することが知られている。この低電子移動度層の形成は、格子のミスマッチが原因と考えられている。ＩｎＳｂ表面付近の低電子移動度層の形成は、ＩｎＳｂ薄膜の表面も真空とのヘテロ界面（相手となる結晶格子がないという意味でヘテロ界面と看做せる）と考えれば真空（大気）とＩｎＳｂのミスマッチが原因で形成されるとして理解できる。
ミスマッチの影響が及ぶ範囲（厚さ）は、ほぼ一定であると考えられるので、ＧａＡｓ基板とのヘテロ界面近傍と表面付近に存在する電子移動度の小さい層の厚さは、ＩｎＳｂ全体の厚さとは無関係にそれぞれ一定の厚さを有する。
したがって、ＩｎＳｂの厚みの減少に伴う電子移動度の低下は、膜厚の減少に伴う中央部の電子移動度の良い（ミスマッチの影響を受けていない）部分の減少が原因である。従って、このミスマッチの影響を受ける部分を最小にすることで、薄膜化しても電子移動度の低下は極小に出来ることが予想される。すなわち、動作層の上下に形成されるヘテロ界面の格子ミスマッチを無くすことで、ヘテロ界面に接して形成される低電子移動度層の厚さが低減できるか、又は、消滅できる可能性が予想される。
図５は、ＩｎＳｂ量子井戸構造における格子ミスマッチの状況を説明するために、化合物半導体の格子定数（ｎｍ）とバンドギャップエネルギー（ｅＶ）の関係を示す図である。この図５から分かるように、ＩｎＳｂには、格子整合し、かつ、バンドギャップが大きく、絶縁性の基板材料は無い。更に、ＩｎＳｂなどの狭バンドギャップ材料は、電子移動度は大きいが、抵抗値や電子移動度の温度依存性が大きいという本質的、かつ、極めて重大な問題がある。このため、磁気センサなどの素子を製作した場合、高温度と低温度で大きな駆動端子間の抵抗値（入力抵抗値と呼ぶ）の差がある。このために、室温周辺での素子の駆動は比較的容易であるが、−２０℃以下や１００℃以上の高温まで使う最近の応用では、温度とともに抵抗値が低下するため、駆動電流が温度上昇とともに増大し、過電流による破壊から素子を守る必要があり、そのために駆動条件に大きな制限がつき、素子の駆動が極めて難しくなるという歴史的にもよく知られた問題がある。
更に、大きな電子移動度は、動作層のシート抵抗値を低下させる。このシート抵抗値の低下を抑える目的で、動作層の膜厚を薄くすると、上述のごとく、基板及び表面での格子ミスマッチによる低電子移動度層の形成のために、電子移動度が急激に低下する。この低電子移動度層厚さは、動作層の膜厚を薄くしても変化しないので、必然的に、電子移動度の高い層の厚さのみが薄くなり、電子移動度は膜厚の減少とともに低下し、高感度の磁気センサを製作するための動作層の製作は不可能になる。
更に、本発明者らの実験によれば、動作層の厚さが単層で０．５μｍ以下では、磁気センサを製作する製造工程で動作層上に形成される無機質の絶縁性の保護膜、例えば、Ｓｉｏ２やＳｉ３Ｎ４等の保護膜を形成すると、工程変動と呼ばれる保護膜による動作層のダメージが生じることが良く知られている。このダメージは、動作層がＩｎＳｂの場合は、１．０μｍでは高々１０％程度であるが、０．５μｍでは５０％以上に及ぶ電子移動度の低下を招く。更に、０．２μｍの膜厚では７０％以上の電子移動度低下を招く。このことは、単純に動作層の表面が真空や空気に触れることで生じる低電子移動度の層より更に深刻な問題を生じ、実用的な高感度磁気センサの製作を阻害する原因となっている。
このような、保護膜形成の時に生じる動作層の表面ダメージは、保護膜と動作層の格子のミスマッチや保護膜と動作層の結晶構造の違いに加えて、保護膜形成時に飛来する保護膜を構成する原子や分子が動作層の表面に運動エネルギーを持って衝突するために生じ、極めて深刻な未解決の問題である。また、このダメージは、素子の信頼性を著しく低下させ、製作した素子の特性のばらつきも大きくなり、更に、動作層の薄い薄膜は、実用的な高感度磁気センサ製作に使えないという極めて深刻な問題であり、信頼性の良い、実用的な磁気センサを製作しようとしたときに初めて問題となる困難な課題である。
従来、ＩｎＳｂ系の薄膜の電子移動度が生かされて、実用的な高感度の磁気センサが製作できなかった理由がここにあった。
高感度で、温度依存性が少なく、広い温度範囲で駆動できる、かつ、高い駆動安定性などの信頼性に優れた磁気センサをプロセスでのダメージを気にすることなく製作できる、すなわち、高いシート抵抗値を有し、電子移動度が高く、更に、素子製作工程でのダメージを受けない、かつ、シート抵抗値や電子移動度の温度依存性が極めて小さい高感度磁気センサ製作に適した動作層を有する薄膜積層体が求められたが、これまでの技術では実現していない。
特に、厚さが０．２μｍ以下の動作層を有するＩｎやＳｂを含む狭バンドギャップの薄膜動作層を有する高感度、低消費電力、温度依存性が極めて少ないホール素子などの薄膜磁気センサはこれまで製作が極めて難しく実現されていない。
特に、狙うべきことは、ホール素子や磁気抵抗素子などを製作した場合に、消費電力を小さく抑え、同時に、磁界検出感度の高く、更に、磁気センサの動作層の上下に形成される低電子移動度層の厚さをゼロにするか、ゼロと同等の極めて薄い厚さにとどめることであり、同時に、ＩｎとＳｂを含む動作層の温度依存性を極めて小さくすることである。
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、ＩｎＡｓＳｂ系を動作層とする薄膜積層体及びそれを用いた薄膜磁気センサ並びにその製造方法を提供することである。
つまり、本発明は、このように格子ミスマッチの影響により、動作層の上下に形成される格子ミスマッチの影響による低電子移動度の層を極端に低減することで１μｍ以下の膜厚であっても、高い電子移動度を有するＩｎＡｓＳｂ系の磁気センサなどのデバイス製作に好適な薄い動作層を有する薄膜積層材料を得ることである。更には、非特許文献１に記載されている様な、基板に接する界面近傍と、表面付近に存在する動作層の低電子移動度層を極めて薄くし、又はゼロにすることで中央部の電子移動度の大きい部分を確保し、電子移動度が大きい薄膜を得ることである。また、高い電子移動度と高いシート抵抗の薄膜を動作層とした磁気センサを製作しようとすることである。
更に加えて、実用的な磁気センサ製作プロセスにおける保護膜形成時にダメージを生じない動作層の保護構造、及び、温度依存性が小さい動作層の実現である。
特開平６−７７５５６号公報 「Transport properties of Sn-doped InSb thin films on GaAs substrates」(Journal of Crystal Growth，Vol.278 (2005) pp 604-609)
本発明者らは、ＡｌＩｎＳｂ薄膜、次いで、ＩｎＡｓＳｂの単結晶薄膜をＧａＡｓ基板上に分子線エピタキシー法で積層する条件や各成分元素の組成比、絶縁性、得られるＩｎＡｓＳｂ層の電子輸送特性等を総合的、かつ、徹底して実験的に検討した。この結果、Ａｌ組成が凡そ９％以上の場合は、ＡｌＩｎＳｂ層の厚さが０．７μｍで、シート抵抗値１０ｋΩ（オーム）以上が得られることがわかった。絶縁性を示すＡｌＩｎＳｂとＩｎＡｓＳｂ導電層との格子不整合が＋１．３％〜−０．６％以下、（より望ましくは、±０．５％以内、更に、好ましくは、±０．２％以内、最善は、０％）であれば、高い電子移動度の薄膜が得られることを見いだし本発明に至った。
つまり、本発明の薄膜積層体は、基板上に設けられたＡｌｘＩｎ１−ｘＳｂ混晶層（０．０８≦ｘ≦１）と、該ＡｌｘＩｎ１−ｘＳｂ層上に直接接して設けられたＩｎＡｓｘＳｂ１−ｘ（０＜ｘ≦１）薄膜導電層とを備え、前記ＡｌｘＩｎ１−ｘＳｂ混晶層は、前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層より高抵抗又は絶縁性、若しくはｐ型の伝導性を示す層で、かつ、バンドギャップが前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層より大きく格子不整合が＋１．３％〜−０．８％であることを特徴とする。
また、前記ＡｌｘＩｎ１−ｘＳｂ混晶層はＡｌの原子の含有率（ｘ）が８％〜３０％（０．０８≦ｘ≦０．３）であることを特徴とする。
また、本発明の薄膜積層体は、基板上に設けられたＡｌｘＧａｙＩｎ１−ｘ−ｙＳｂ混晶層（０＜ｘ＋ｙ≦１、ｘ≠０）と、該ＡｌｘＧａｙＩｎ１−ｘ−ｙＳｂ混晶層上に直接接して設けられたＩｎＡｓｘＳｂ１−ｘ（０＜ｘ≦１）薄膜導電層とを備え、前記ＡｌｘＧａｙＩｎ１−ｘ−ｙＳｂ混晶層は、前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層より高抵抗又は絶縁性、若しくはｐ型の伝導性を示す層で、かつ、バンドギャップが前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層より大きい層であって、該ＩｎＡｓｘＳｂ１−ｘ薄膜導電層との格子不整合が＋１．３％〜−０．８％であることを特徴とする。
また、前記ＡｌｘＧａｙＩｎ１−ｘ−ｙＳｂ混晶層は、ＡｌとＧａの原子の含有率（ｘ＋ｙ）が８．０％〜３０％（０．０８≦ｘ＋ｙ≦０．３）であることを特徴とする。
また、前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層には、ドナー不純物としてVI族の原子やIV族の原子であるＴｅ，Ｓ、Ｓｅ、Ｓｎ，Ｓｉ，Ｇｅ等が少なくとも一種類はドープされていることを特徴とする。
また、前記ＡｌｘＩｎ１−ｘＳｂ混晶層又は前記ＡｌｘＧａｙＩｎ１−ｘ−ｙＳｂ混晶層のＸ線回折の半値幅が、５０秒〜１，０００秒であることを特徴とする。
また、前記ＡｌｘＩｎ１−ｘＳｂ混晶層又は前記ＡｌｘＧａｙＩｎ１−ｘ−ｙＳｂ混晶層と前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層との格子不整合が、＋１．３％〜−０．８％であることを特徴とする。
また、前記ＡｌｘＩｎ１−ｘＳｂ混晶層又は前記ＡｌｘＧａｙＩｎ１−ｘ−ｙＳｂ混晶層と前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層との格子不整合が、±０．２％以下であることを特徴とする。
また、前記ＩｎＡｓｘＳｂ１−ｘ（０＜ｘ≦１）薄膜導電層の膜厚が１００nm以下１０ｎｍ以上で電子移動度が３００００ｃｍ２／Ｖｓ以上であることを特徴とする。
また、前記基板がＧａＡｓ基板であって、前記ＡｌｘＩｎ１−ｘＳｂ混晶層がＡｌ０．１Ｉｎ０．９Ｓｂ混晶層であって、前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層がＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層であることを特徴とする。
また、前記ＩｎＡｓｘＳｂ１−ｘ（０＜ｘ≦１）薄膜導電層の上に直接、キャップ層としてＡｌｘＩｎ１−ｘＳｂ混晶層（０．０８≦ｘ≦１）、又は、ＡｌｘＧａｙＩｎ１−ｘ−ｙＳｂ混晶層（０＜ｘ＋ｙ≦１、ｘ≠０）が形成されており、前記ＡｌｘＩｎ１−ｘＳｂ混晶層キャップ層又は、ＡｌｘＧａｙＩｎ１−ｘ−ｙＳｂ混晶層キャップ層は、前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層より高抵抗又は絶縁性、若しくはｐ型の伝導性を示す層で、かつ、バンドギャップが前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層より大きい層であって、該ＩｎＡｓｘＳｂ１−ｘ薄膜導電層との格子不整合が＋１．３％〜−０．８％であることを特徴とする。
また、前記基板がＧａＡｓ基板であって、前記ＡｌｘＩｎ１−ｘＳｂ混晶層がＡｌ０．１Ｉｎ０．９Ｓｂ混晶層であって、前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層はＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層であって、前記キャップ層のＡｌｘＩｎ１−ｘＳｂ混晶層はＡｌ０．１Ｉｎ０．９Ｓｂ混晶層であって、更に、該Ａｌ０．１Ｉｎ０．９Ｓｂ混晶層のキャップ層上にＧａＡｓ保護膜をキャップ層として備えることを特徴とする。
また、基板上にＧａＡｓの絶縁層が形成されており、その上に、ＡｌＩｎＳｂ混晶層が形成され、次に、ＩｎＡｓＳｂ導電層が形成されており、更に、該ＩｎＡｓＳｂ導電層の上に、ＡｌＩｎＳｂ層がキャップ層として形成され、更に、該ＡｌＩｎＳｂキャップ層上に絶縁性の薄いＧａＡｓキャップ層が形成されていることを特徴とする。
また、本発明の薄膜磁気センサは、上述したいずれかに記載の薄膜積層体のＩｎＡｓｘＳｂ１−ｘ薄膜導電層を動作層としたものである。
また、上述したいずれかに記載の薄膜積層体における薄膜導電層が、ホール効果を利用した素子、又は磁気抵抗効果を利用した素子のいずれかの動作層であることを特徴とする。
また、前記薄膜磁気センサと、該薄膜磁気センサのセンサ信号の増幅用のＳｉ集積回路チップとが電気的に接続されて一つのパッケイジに収められていることを特徴とする。
また、本発明の薄膜積層体の製造方法は、超高真空に保持できる結晶成長槽を有し、該結晶成長槽内に、Ａｌ，Ｉｎ，Ｓｂ，Ａｓ，Ｇａをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、及び、ドナー不純物源としてＳｎ，Ｓｉ，Ｔｅをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、基板の結晶成長面を略水平に保持する手段と、前記基板の前記結晶成長槽中に搬入、搬出の手段とを備えた分子線エピタキシー装置を用いた薄膜積層体の製造方法おいて、バックグラウンドの真空度は、１×１０−１０〜１×１０−６Ｐａ（パスカル）の状態に保持した状態で、３００〜５００℃に加熱された基板面に、所要の成分元素の蒸気を照射することにより絶縁性のＡｌＩｎＳｂ混晶層を基板上に成長させる工程と、ＡｌＩｎＳｂ混晶層と格子ミスマッチが＋１．３％〜−０．８％のＩｎＡｓＳｂを前記ＡｌＩｎＳｂ混晶層上にエピタキシャル成長によりＩｎＡｓＳｂ薄膜導電層を製作する工程とを少なくとも有することを特徴とする。
また、前記ＡｌＩｎＳｂ混晶層と格子ミスマッチが＋１．３％〜−０．８％のＩｎＡｓＳｂを前記ＡｌＩｎＳｂ混晶層上にエピタキシャル成長により製作する工程、次いで、前記ＩｎＡｓＳｂ混晶層と格子ミスマッチが＋１．３％〜−０．８％のＡｌＩｎＳｂ混晶層を前記ＩｎＡｓＳｂ上に積層製作する工程を少なくとも有することを特徴とする。
また、前記基板がＧａＡｓ基板であって、該ＧａＡｓ基板上にＡｌ０．１Ｉｎ０．９Ｓｂ混晶層を０．７μｍ成長し、その上にＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層を０．１５μｍ成長し、次いで、Ａｌ０．１Ｉｎ０．９Ｓｂ混晶層を０．０５μｍ成長したキャップ層、さらに０．００６５μｍのＧａＡｓキャップ層を最上層の保護膜として形成する工程を有することを特徴とする。
また、本発明の薄膜磁気センサの製造方法は、超高真空に保持できる結晶成長槽を有し、該結晶成長槽内に、Ａｌ，Ｉｎ，Ｓｂ，Ａｓ，Ｇａをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、及び、ドナー不純物源としてＳｎ，Ｓｉ，Ｔｅをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、基板の結晶成長面を略水平に保持する手段と、前記基板の前記結晶成長槽中に搬入、搬出の手段とを備えた分子線エピタキシー装置を用いた薄膜磁気センサの製造方法において、バックグラウンドの真空度は、１×１０−１０〜１×１０−６Ｐａ（パスカル）の状態に保持した状態で、３００〜５００℃に加熱された基板面に、所要の成分元素の蒸気を照射することにより絶縁性のＡｌＩｎＳｂ層を基板上に成長させる工程と、ＡｌＩｎＳｂ混晶層と格子ミスマッチが＋１．３％〜−０．８％のＩｎＡｓＳｂを前記ＡｌＩｎＳｂ混晶層上にエピタキシャル成長によりＩｎＡｓＳｂ薄膜導電層を製作する工程と、製作されたＩｎＡｓＳｂ薄膜導電層を、所要の磁気センサパターンに加工する工程と、オーミック電極金属をパターン化したＩｎＡｓＳｂ薄膜導電層に形成することにより、複数個の磁気センサチップをウエーハ上に同時に製作する工程を少なくとも有し、次いで、ダイシングソウにより切り離し、個別の磁気センサチップを製作する工程とを有することを特徴とする。
また、本発明の薄膜磁気センサの製造方法は、超高真空に保持できる結晶成長槽を有し、該結晶成長槽内に、Ａｌ，Ｉｎ，Ｓｂ，Ａｓ，Ｇａをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、及び、ドナー不純物源としてＳｎ，Ｓｉ，Ｔｅをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、基板の結晶成長面を略水平に保持する手段と、前記基板の前記結晶成長槽中に搬入、搬出の手段とを備えた分子線エピタキシー装置を用いた薄膜磁気センサの製造方法において、バックグラウンドの真空度は、１×１０−１０〜１×１０−６Ｐａ（パスカル）の状態に保持した状態で、３００〜５００℃に加熱された基板温度で、所要の成分元素の蒸気を基板面に照射することにより絶縁性のＡｌＩｎＳｂ層を基板上に成長させる工程と、ＡｌＩｎＳｂ混晶層と格子ミスマッチが＋１．３％〜−０．８％のＩｎＡｓＳｂを前記ＡｌＩｎＳｂ混晶層上にエピタキシャル成長によりＩｎＡｓＳｂ薄膜導電層を製作する工程と、ＩｎＡｓＳｂ薄膜導電層上に、該ＩｎＡｓＳｂ導電層と格子ミスマッチが＋１．３％〜−０．８％のキャップ層であるＡｌＩｎＳｂ混晶層、次いで、ＧａＡｓ絶縁層を形成する工程と、製作されたＩｎＡｓＳｂ薄膜導電層を、所要の磁気センサパターンに加工する工程と、オーミック電極金属をパターン化したＩｎＡｓＳｂ薄膜導電層にオーミック接触して形成することにより、複数個の磁気センサチップをウエーハ上に同時に製作する工程を少なくとも有し、次いで、ダイシングソウにより切り離し、個別の磁気センサチップを製作する工程とを有することを特徴とする。
本発明によれば、本発明の薄膜積層体は、厚さが極めて薄くても高い電子移動度と大きなシート抵抗を有する動作層を得ることができ、従来技術では不可能であった高感度で実用的なＩｎＡｓＳｂ薄膜磁気センサを製作し提供できる。また、ドナー不純物をドープすることで温度依存性が小さくなり、磁気センサ製作で極めて優れた温度安定性を示した。このような本発明の効用は計り知れないものがある。
図１Ａは、本発明のＩｎＡｓＳｂ薄膜積層体を示す構成図の断面図である。 図１Ｂは、本発明のＩｎＡｓＳｂ薄膜積層体を示す構成図の上面図である。 図２Ａは、ＡｌＩｎＳｂ混晶層で上下から動作層のＩｎＡｓＳｂ薄膜導電層をサンドイッチした構成を有する薄膜積層体の構成図の断面図である。 図２Ｂは、ＡｌＩｎＳｂ混晶層で上下から動作層のＩｎＡｓＳｂ薄膜導電層をサンドイッチした構成を有する薄膜積層体の構成図の上面図である。 図２Ｃは、基板上に製作した動作層のＩｎＡｓＳｂ薄膜導電層の上にＡｌＩｎＳｂ混晶層を形成した構成を有する薄膜積層体の構成図の断面図である。 図２Ｄは、ＡｌＩｎＳｂ混晶層で上下から動作層のＩｎＡｓＳｂ薄膜導電層をサンドイッチし、かつ、最上面にＧａＡｓキャップ層が形成された構成を有する薄膜積層体の構成図の断面図である。 図３Ａは、本発明の薄膜積層体を使った磁気抵抗素子の例を示す断面図である。 図３Ｂは、本発明の薄膜積層体を使った磁気抵抗素子の例を示す上面図である。 図４Ａは、ＡｌＩｎＳｂ混晶層及びキャップ層のＡｌＩｎＳｂ混晶層で上下から動作層であるＩｎＡｓＳｂ薄膜導電層をサンドイッチした構成の本発明の薄膜積層体を使ったホール素子の例を示す断面図である。 図４Ｂは、ＡｌＩｎＳｂ混晶層及びキャップ層のＡｌＩｎＳｂ混晶層で上下から動作層であるＩｎＡｓＳｂ薄膜導電層をサンドイッチした構成の本発明の薄膜積層体を使ったホール素子の例を示す上面図である。 図５は、化合物半導体の格子定数（ｎｍ）とバンドギャップエネルギー（ｅＶ）の関係を示す図である。 図６は、本発明の薄膜積層体で、ＡｌＩｎＳｂ混晶層が積層されたＩｎＡｓＳｂ薄膜導電層およびＩｎＳｂ薄膜導電層の電子移動度の膜厚依存性を示す図である。 図７は、ＩｎＡｓＳｂ薄膜導電層とＡｌＩｎＳｂ混晶層との格子ミスマッチと電子移動度の関係を示す図である。 図８は、本発明の薄膜積層体のＡｌＩｎＳｂ混晶層上に積層された厚さ３０ｎｍのＩｎＡｓＳｂ動作層であるアンドープ、及び、ＳｎドープのＩｎＡｓＳｂの電子移動度の温度特性を示す図である。 図９は、本発明の薄膜積層体のＡｌＩｎＳｂ混晶層上に積層された厚さ１００ｎｍのＩｎＡｓＳｂ動作層であるアンドープ、及び、ＳｎドープのＩｎＡｓＳｂの電子移動度の温度特性を示す図である。 図１０は、本発明の薄膜積層体のＡｌＩｎＳｂ混晶層上に積層された厚さ３０ｎｍのＩｎＡｓＳｂ動作層であるアンドープ、及び、ＳｎドープのＩｎＡｓＳｂのシート抵抗値の温度特性を示す図である。 図１１は、本発明の薄膜積層体のＡｌＩｎＳｂ混晶層上に積層された厚さ１００ｎｍのＩｎＡｓＳｂ動作層であるアンドープ、及び、ＳｎドープのＩｎＡｓＳｂのシート抵抗値の温度特性を示す図である。 図１２Ａは、薄膜積層体で製作した３端子の磁気抵抗素子チップの断面構造を示す断面図である。 図１２Ｂは、薄膜積層体で製作した３端子の磁気抵抗素子チップの断面構造を示す上面図である。
以下、図面を参照して本発明の実施の形態について説明する。
＜実施例１＞
図１Ａ及び図１Ｂは、本発明の薄膜積層体の断面構成を示す図で、本発明のＩｎＡｓＳｂ薄膜積層体を示す構成図で、図１Ａは断面図、図１Ｂはその上面図である。図中符号１は基板、２は絶縁層であるＡｌｘＧａｙＩｎ１−ｘ−ｙＳｂ混晶層（バッファ層）（０＜ｘ＋ｙ≦１、ｘ≠０）、３は動作層であるＩｎＡｓｘＳｂ１−ｘ（０＜ｘ≦１）薄膜導電層である。図１（ｂ）は最表面に、動作層であるＩｎＡｓｘＳｂ１−ｘ（０＜ｘ≦１）薄膜導電層が見えている状態である。
本発明の薄膜積層体は、基板１上に、格子定数がＩｎＡｓｘＳｂ１−ｘ薄膜導電層と一致、または近いＡｌｘＧａｙＩｎ１−ｘ−ｙＳｂ混晶層（０＜ｘ＋ｙ≦１、ｘ≠０）２が形成されており、このＡｌｘＧａｙＩｎ１−ｘ−ｙＳｂ混晶層上に直接接して、ＩｎＡｓｘＳｂ１−ｘ薄膜導電層３が動作層として形成されている。このような絶縁性のＡｌｘＧａｙＩｎ１−ｘ−ｙＳｂ混晶層（０＜ｘ＋ｙ≦１、ｘ≠０）２が基板１と動作層３の中間に、動作層３に接して形成されることで格子のミスマッチは小さくなり、その電子移動度などへの影響は少なくなる。本発明の薄膜積層体は、このような構造で磁気センサなどのデバイスに応用されるが、更に特性や信頼性の向上を狙う場合もある。
＜実施例２＞
図２Ａ乃至図２Ｄは、ＡｌＩｎＳｂ混晶層２、及びキャップ層のＡｌＩｎＳｂ混晶層４で上下から動作層のＩｎＡｓＳｂ薄膜導電層をサンドイッチした構成を有する本発明の薄膜積層体の構成図で、図２Ａは断面図、図２Ｂはその上面図、図２Ｃには、基板１上に、直接動作層ＩｎＡｓＳｂ層２を形成し、キャップ層の絶縁層であるＡｌＩｎＳｂ混晶層４が形成されている場合の薄膜積層体の断面図、図２Ｄには、ＧａＡｓの絶縁性の保護層５が形成されている場合の断面図を示した。
図２Ａ中の符号４は、最表面に現れたＡｌＩｎＳｂ混晶層を示している。この様な積層構成をとる理由は、ヘテロ界面であるＩｎＡｓｘＳｂ１−ｘ薄膜導電層の表面には、基板とのヘテロ界面と同じように低電子移動度の層が存在し、動作層の電子移動度を低下させている可能性があるので、この真空との界面の電子移動度の小さい層の影響を低減する目的や工程での動作層の特性劣化を防止する目的で、キャップ層として絶縁性のＡｌＩｎＳｂ混晶層４が動作層に直接接して積層されることも行われるが本発明の薄膜積層体の技術的範囲である。
更に、詳しくは、このキャップ層の絶縁性のＡｌＩｎＳｂ混晶層４は、次のような目的でも形成され、重要である。
つまり、本発明の薄膜積層体を磁気センサの動作層として応用する場合、製作したホール素子や磁気抵抗素子などの磁気センサは表面保護層を信頼性の付与や耐久性の付与の目的で形成する場合がある。この通常良く行われる素子の表面保護のために形成した絶縁層は、Ｓｉ３Ｎ４やＳｉＯ２などの無機質膜の場合やポリイミドやシリコン樹脂などの有機の膜の場合、または両者の積層の場合がある。
しかし、ＩｎＡｓＳｂ層が薄く１．０μｍクロン以下、又は、０．５μｍ以下、更には０．２μｍ以下では、保護層との格子ミスマッチや保護層を形成するときに使われるプラズマＣＶＤなどの工程でプラズマ粒子がＩｎＡｓＳｂ薄膜面に衝突し、動作層の電子移動度などの特性を極端に低下させる。例えば、０．５μｍの厚さではこの値は５０％にも達する場合があり、０．２μｍでは７０％を超える。これより薄い膜厚ではさらに特性劣化は大きい。
このため、所望の特性の磁気センサが製作できなくなる場合が生じ大きな問題となっていた。このようなことを防ぐ意味で、III−Ｖ族半導体で、ＩｎＡｓＳｂと格子定数が一致するか近い値の半導体絶縁層であるＡｌＩｎＳｂ混晶層４をＩｎＡｓＳｂ層上に、キャップ層として形成することが行われる。すなわち、キャップ層の絶縁層はＳｉＯ２などの保護層との格子ミスマッチや保護層を形成するときのプラズマ衝撃などの影響を低減する目的でも必須であり形成される。
図２Ｃには、基板１上に、直接動作層ＩｎＡｓＳｂ層２を形成し、キャップ層の絶縁層であるＡｌＩｎＳｂ混晶層４が形成されている場合の薄膜積層体の断面図を示した。この場合は、動作層の上面にある低電子移動度層の厚さのみが低減される。また、図２Ｄには、ＧａＡｓの絶縁性の保護層５がキャップ層として最上面に形成されている場合の断面図を示した。
次に、本発明の薄膜積層体の基板は、ＧａＡｓ単結晶がよく使われるが、Ｓｉ単結晶基板や表面を絶縁処理したＳｉ単結晶基板、表面に絶縁性のＧａＡｓ層を形成したＳｉ単結晶基板などがよく使われる。
本発明では、上述したように、基板１上に形成されたＡｌＩｎＳｂ混晶層２とキャップ層のＡｌＩｎＳｂ混晶層４によりＩｎＡｓＳｂ薄膜導電層３をサンドイッチにした構成となっている。更に、化学的にも、物理的にも安定な絶縁性のＧａＡｓ保護層５がその上に形成される場合もある。磁気センサを作る場合は、このような積層構造の上に、パシベーションの目的で無機質の絶縁層であるＳｉ３Ｎ４やＳｉＯ２等の薄膜や有機質のポリイミドなどの薄膜または、薄層が必要に応じてパッシベーション層６として形成されることもある。
このような、キャップ層４や第二のキャップ層として形成したＧａＡｓ保護層５は電気的に不活性のため、磁気センサ製作工程で、プラズマ粒子などの衝突やパッシベーション薄膜との格子不整合が生じても、ダメージを受けても磁気センサ素子の特性には影響しなくなる。この結果、ＩｎＡｓＳｂの厚さが１μ以下であっても本発明の積層体を使って磁気センサを作る場合は、工程による特性低下は殆んどゼロとなる効果がある。すなわち、本発明の薄膜積層体は、ＡｌＩｎＳｂ混晶層（バッファ層ともいう）２の形成で得られた高い電子移動度のＩｎＡｓＳｂ動作層は、上述したＡｌＩｎＳｂやＧａＡｓの化合物半導体保護層をキャップ層として動作層の上に形成することで、磁気センサを製作する工程で動作層の電子移動度等の特性がほとんど低下しないので高感度の磁気センサ製作ができる。
本発明の薄膜積層体は、基本的には上述したＩｎＡｓＳｂ動作層３とバッファ層である絶縁層２、又は、ＩｎＡｓＳｂ動作層３とキャップ層である絶縁層４との組み合わせ、及びバッファ層である絶縁層２、動作層３、及び、キャップ層である絶縁層４の組み合わせた積層構造が基板上に形成されていれば良い。表面に形成されたＧａＡｓ層５の様に、上記以外の薄層が関係して積層される場合もある。
本発明の薄膜積層体において、ＩｎＡｓｘＳｂ１−ｘ薄膜導電層３とその下部のＡｌＩｎＳｂ混晶層２との格子整合については、＋１．３％〜−０．８％までは実用的には許されるが、高感度の素子を作る上では±０．５％以内が好ましい。±０．２％以内は特に好ましい。±０．０は最良である。
また、ＡｌＩｎＳｂ混晶層のシート抵抗値は、１０ｋΩ（オーム）以上が必要である。この混晶層の厚さには、特に制限はないが磁気センサを作る目的であるので絶縁性が重要であり、シート抵抗値で通常は上限が決められる。この混晶層の絶縁性を決めるｘ＋ｙの値は、通常は０．０９以上である。また、動作層のＩｎＡｓＳｂとキャップ層のＡｌＩｎＳｂ混晶層との格子不整合は、＋１．３％〜−０．８％であるが、＋側では概略０．５％以下が好ましい。キャップ層のＡｌ組成ｘが０．０９以上は絶縁性がよく好ましい。
＜実施例３＞
図３Ａ及び図３Ｂは、本発明の薄膜積層体を使った磁気抵抗素子の例を示す断面図である。図３Ａで符号６は磁気抵抗素子の外部接続用の端子電極で、動作層のＩｎＡｓＳｂ層３にオーミック接触で３層の金属薄膜電極が形成されている例である。また、符号７は端子電極間に挿入され、ＩｎＡｓＳｂの薄膜動作層にオーミック接触して形成されている２層の金属電極である。この電極７は、短絡電極、又は、ショートバー電極とも呼ばれ、端子電極間に複数形成され、磁気抵抗効果の感度を向上するために用いられる。図３Ｂは磁気抵抗素子を上面から見た図である。符号８で示された部位が、磁気抵抗素子の磁気を検出するセンサ部である。
＜実施例４＞
図４Ａ及び図４Ｂは、ＡｌＩｎＳｂ混晶層２及びキャップ層のＡｌＩｎＳｂ混晶層４で上下から動作層であるＩｎＡｓＳｂ薄膜導電層３をサンドイッチした構成を有する本発明の薄膜積層体を使ったホール素子の例を示す図である。図４Ａで符号９はホール素子の外部接続用の（通常は３層で形成される）電極で動作層のＩｎＡｓＳｂ にオーミック接触している。最上面には絶縁性のＧａＡｓ薄膜の保護層５がキャップ層として形成されている。図４Ｂはホール素子を上面から見た図であり、符号９（９１，９２，９３，９４）は、３層の端子電極、符号５はＧａＡｓ絶縁層（保護膜）示している。３（３０）の部分はホール素子のパターンを形成する動作層のＩｎＡｓＳｂを示す。最上部にある絶縁性のＧａＡｓ層５は必要に応じて形成される半導体絶縁層であって、形成した絶縁層（保護膜）５は下部のＩｎＡｓＳｂからなるセンサ部の薄膜の製作プロセスでの劣化を防止する目的で形成されている。絶縁性のＧａＡｓなど高絶縁性でバンドギャップがＡｌＧａＩｎＳｂと同じ程度か大きい材料なども用いることが可能であるが、ＧａＡｓは最も良く用いられる例である。
上述した例において、ＩｎＡｓｘＳｂ１−ｘ薄膜導電層３とその下部ＡｌＩｎＳｂ混晶層の絶縁層２、および上部のＡｌＩｎＳｂ混晶層の絶縁層４との格子整合については、＋１．３％〜−０．８％までは実用的には許されるが、高感度の磁気センサ素子を作る上では±０．５％以内が好ましい。±０．２％以内は特に好ましい。±０．０は最良である。上下のＡｌＩｎＳｂ混晶層の組成は一致してなくても一致していても良い。
また、ＩｎＡｓｘＳｂ１−ｘ薄膜導電層の上下に形成されるＡｌＩｎＳｂ混晶層２及び４のシート抵抗値は、それぞれ１０ｋΩ（オーム）以上が必要である。この層の厚さには特に制限はないが、磁気センサを作る目的であるので絶縁性が重要であり、シート抵抗値で通常は上限が決められる。この該層の絶縁性を決めるｘ＋ｙの値は、通常は０．０９以上である。
以下には、本発明の半導体薄膜の動作層または磁気センサ部となるＩｎＡｓｘＳｂ１−ｘ（０＜ｘ≦１）薄膜導電層の製作について例に沿って説明する。
＜薄膜積層体の試作例＞
例として、ＡｌＩｎＳｂ混晶層（バッファ層）、ＩｎＡｓＳｂと格子定数の近接したＡｌＩｎＳｂ薄膜の成長、次いで、ＩｎＡｓＳｂ層の成長を試みた結果について述べる。ＡｌＩｎＳｂ／ＩｎＡｓＳｂ／ＡｌＩｎＳｂの三層構造を試作して特性を調べた。
使用した分子線エピタキシー装置は、ＶＧ製Ｖ１００装置で、一度に１２枚の２インチ基板が装着できる基板ホルダーを備えた装置である。バックグラウンドの真空度は、１×１０−８Ｔｏｒｒ（１×１０−10〜１×１０−6Ｐａ（パスカル））以下である。成長基板温度はＡｌＩｎＳｂ、ＩｎＳｂ、ＧａＡｓ層すべて４４０℃で一定とした。成長速度は１μｍ／ｈｒとした。ＡｌＩｎＳｂ層のＡｌ組成（格子定数、ＡｌＩｎＳｂ層とＩｎＡｓＳｂ層との格子ミスマッチ）やＡｌＩｎＳｂ層の結晶性についてはＸ線回折を用いて評価した。ＡｌＩｎＳｂ層やＩｎＡｓＳｂの電気的特性はホール測定を用いて評価した。
（ａ）ＡｌＩｎＳｂ混晶層の成長：
基板温度が４４０℃で、１μｍ／ｈｒの成長速度で、初めに、さまざまなＡｌ組成のＡｌＩｎＳｂ層０．７μｍをＧａＡｓ基板上に直接ＭＢＥ成長した。Ａｌ組成を変え、ＡｌＩｎＳｂの格子定数、シート抵抗、ＡｌＩｎＳｂのＸ線回折の半値幅（ＦＷＨＭ）を測定した。ＡｌＩｎＳｂの格子定数とＦＷＨＭの測定には、４結晶モノクロメータを用いたＸ線回折装置を用いた。Ａｌ組成が大きくなるにつれて、シート抵抗は単調に増加する。ＡｌＩｎＳｂの絶縁性は極めてよく、Ａｌが１０％のときシート抵抗値は凡そ１０ｋΩ（オーム）である。
また、この成長条件では、Ｘ線の回折の半値幅はＡｌの増加に比例して大きくなる。Ｘ線の回折の半値幅ＦＷＨＭは、小さいことがその後のＩｎＡｓＳｂ薄膜の結晶成長にとっては好ましい。ＦＷＨＭは出来れば１，０００秒以下がよく、５００秒以下は極めて好ましい。
ＡｌＩｎＳｂ上に、電子移動度の大きいＩｎＡｓＳｂを成長するには、格子定数が極めて近い（格子整合）ほかに、ＡｌＩｎＳｂ層の結晶性が優れていることが必要である。結晶性の定義は非常に難しいが、各種の結晶欠陥が少ないことや表面凹凸が少ないこと等と考えても良い。また、表面の平坦性も良いことが必要である。
従って、ＩｎＡｓＳｂを成長するための好ましい、ＡｌＩｎＳｂの成長後の表面粗さは、小さいのが良い。特に、５ｎｍ以下は好ましく、１ｎｍ以下は更に好ましい。許される許容値は、ＩｎＡｓＳｂ膜厚が小さい時ほど厳しく、ＩｎＡｓＳｂ膜厚の１／５０以下が好ましい。この混晶層はＡｌの原子の含有率（ｘ）が８％以上（０．０８≦ｘ＋ｙ≦１）で、かつ、結晶性に優れるＡｌの原子の含有率（ｘ）が３０％以下、好ましくは２０％以下であり、ＩｎＡｓＳｂ導電層との格子不整合が＋１．３％〜−０．６％以下が好ましく、±０．５％以下である事がより好ましい。±０．２％以下は更に好ましく、０％は最良である。
（ｂ）ＡｌＧａＩｎＳｂ混晶層の成長：
ＡｌｘＧａｙＩｎ１−ｘ−ｙＳｂ混晶層は、ＩｎＡｓＳｂ薄膜導電層より高抵抗又は絶縁性、若しくはｐ型の伝導性を示す層でなければならない。従って、バンドギャップがＩｎＡｓＳｂより大きい層である必要がある。この混晶層は、ＡｌとＧａの原子の含有率（ｘ＋ｙ＝）が８％以上（０．０８≦ｘ＋ｙ≦１）で、かつ、ＡｌとＧａの原子の含有率（ｘ＋ｙ＝）が３０％以下、好ましくは２０％以下であり、ＩｎＡｓＳｂ導電層との格子不整合が＋１．３％〜−０．６％以下が好ましく、±０．５％以下である事がより好ましい。
本発明者らのテストでは、より好ましい領域は、（ｘ＋ｙ）が８％以上、１３％の範囲である。
例えば、３元のＡｌｘＩｎ１−ｘＳｂ（０＜ｘ≦１）の場合は、Ａｌ の組成が１０％、すなわち、ｘ＝０．１で、厚さ０．７μｍの場合、シート抵抗は凡そ１０ｋΩある。この値は磁気センサ製作について十分な高抵抗値である。動作層のＩｎＡｓＳｂ組成をｘ＝０．０９、すなわち、９％にすると格子定数はほぼ一致し、格子整合する。
以下の実験では、実用上絶縁層と看做せる１０ｋΩ（オーム）程度のシート抵抗値が得られるのでＡｌＩｎＳｂの厚さは０．７μｍ、Ａｌの組成Ｘ＝０．１に固定して、更に動作層ＩｎＡｓｘＳｂ１−ｘ（０＜ｘ≦１）に関しては、Ａｓ組成をＸ＝０．０９に固定した例で述べる。
すなわち、バッファ層及びキャップ層は、Ａｌ０．１Ｉｎ０．９Ｓｂ混晶層、その中間にサンドイッチされる動作層は、ＩｎＡｓ０．０９Ｓｂ０．９１の層である例について説明する。最上部のキャップ層としてＧａＡｓ層を形成した。
（ｃ）ＩｎＡｓＳｂのＭＢＥ成長：
断面構造を上述した図２Ｄに示したように、ＧａＡｓ基板１上にＡｌ０．１Ｉｎ０．９Ｓｂ混晶層２を、０．７μｍを成長し、その上にＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層３を０．１５μｍ成長し、次いで、Ａｌ０．１Ｉｎ０．９Ｓｂ混晶層４を０．０５μｍのキャップ層、さらに０．００６５μｍのＧａＡｓ絶縁層を保護層５であるキャップ層として成長した。ＡｌＩｎＳｂキャップ層は、ＩｎＡｓＳｂの表面のミスマッチを低減して低電子移動度層を低減又は無くす効果と更に、この同じくキャップ層であるＧａＡｓ保護層５と共にホール素子等素子を造るときには、素子の表面にパッシベーション層として形成するＳｉ３Ｎ４絶縁層によって生じるから特性低下、いわゆる工程変動を防止する役割も兼ねる。
比較のために、例を示すと、格子のミスマッチが１４％あるＧａＡｓ（１００）基板上に直接成長した厚さ０．１５μｍのＩｎＳｂ単結晶薄膜の電子移動度が７５００ｃｍ２／Ｖｓであった。次に、格子ミスマッチを減らした、又はゼロにする本発明の例を示す。すなわち、ＧａＡｓ基板上にＡｌ０．１Ｉｎ０．９Ｓｂ混晶層を０．７μｍ形成して後、ＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層を形成した場合は、下部のＡｌ０．１Ｉｎ０．９Ｓｂ混晶層と動作層のＩｎＡｓ０．０９Ｓｂ０．９１の格子ミスマッチがゼロのため、電子移動度が３８，０００ｃｍ２／Ｖｓという極めて大きい値が得られた。この差は、凡そ５倍である。このときのＩｎＡｓＳｂ動作層のシート抵抗値は、１７０Ω（オーム）でありホール素子等の磁気センサ製作には十分大きな値である。格子ミスマッチを減らした効果により大きなＩｎＡｓＳｂ動作層の電子移動度が最大になっていると考えられる。
このような、ミスマッチの解消による電子移動度の向上に加えて、更に、素子製作工程における工程変動、すなわち、キャップ層の効果を上述した例でテストした結果で説明する。厚さ０．１５μｍのＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層を形成し、更に、その上に、キャップ層として、Ａｌ０．１Ｉｎ０．９Ｓｂ混晶層を０．０５μｍ形成し、最後に、０．００６μｍのＧａＡｓキャップ層を保護層として形成した上述の本発明の例では、標準的な素子製作工程での工程変動は、５％以下である。極めて有効な、工程変動防止効果である。既に説明をしているが、工程変動の比較例として、本例説明の構成で、キャップ層が無い場合の工程変動は、０．１５μｍと動作層が薄いので、７０％以上の電子移動度低下が素子製作工程で生じることが実験的にも認められた。このことは、キャップ層なしでは、高感度磁気センサの製作のために、電子移動度が大きく、シート抵抗値の大きい薄いＩｎＡｓＳｂの動作層を製作利用することが不可能なことを示している。本発明は、このような極めて重大な問題を解決した。特に、ＡｌＩｎＳｂのキャップ層は、動作層表面の格子整合をきちんと維持し、動作層のダメージを防ぐ。また、ＧａＡｓ保護層は、ＡｌＩｎＳｂの表面層をプラズマの衝撃やパッシベーションとして形成された無機絶縁層との格子ミスマッチの影響などから保護し、高い電子移動度の動作層の特性を保持する役割を持っている。５％以内の工程変動は、動作層の特性劣化とは違った事情、すなわち、素子パターンの形成の精度の問題などまったく別のプロセスの事情による。
ドナー不純物原子であるＳｎを動作層のＩｎＡｓＳｂにドープすることで電子移動度やシート抵抗値の温度依存性が、低減が予想できる。このため、ＡｌＩｎＳｂ／ＩｎＡｓＳｂ／ＡｌＩｎＳｂ積層構造のＩｎＡｓＳｂへＳｎのドープを試みた。その方法は、ＭＢＥ法でＩｎＡｓＳｂの結晶成長中にＳｎビームを基板面に照射しドープする方法で行なった。
これらのテスト結果を以下に示す。表１にはいくつかの膜厚で製作したアンドープＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層の特性を示した。
Figure 0005536339
更に、表２にはＳｎをドープした場合のＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層の特性を示した。
Figure 0005536339
図６は、本発明の薄膜積層体で、ＡｌＩｎＳｂ混晶層でサンドイッチされたＩｎＡｓＳｂ薄膜導電層およびＩｎＳｂ薄膜導電層の電子移動度の膜厚依存性を示す図である。
格子整合している絶縁層である厚さ０．７μｍのＡｌ０．１Ｉｎ０．９Ｓｂ混晶層でサンドイッチしたＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層の膜厚依存性、及び、Ａｌ０．１Ｉｎ０．９Ｓｂ混晶層でサンドイッチした格子ミスマッチが０．５％のＩｎＳｂの膜厚依存性の例を、ＩｎＳｂを直接ＧａＡｓ基板上の製作した場合と比較して示した。０．６μｍより小さい膜厚では、本発明のＡｌ０．１Ｉｎ０．９Ｓｂ混晶層でサンドイッチする効果が顕著になり、膜厚の減少に伴う電子移動度の低下がきわめて少なくなっていることがわかる。ＩｎＡｓＳｂの場合は、２０ｎｍで２０倍以上の電子移動度の向上効果が見られ、電子移動度は５００ｎｍ以下でも殆んど低下していない。極めて大きな格子のミスマッチをなくした効果が見られる。
これらの結果は、本発明で使った、バッファ層２、及び、キャップ層４であるＡｌＩｎＳｂと動作層の格子ミスマッチを０．５％以下まで低減、及び、格子ミスマッチを±０．２％以下、またはゼロにした効果である。
図７は、ＩｎＡｓＳｂ薄膜導電層とＡｌＩｎＳｂ混晶層との格子ミスマッチと電子移動度の関係を示す図である。ここで格子ミスマッチは、Ｘ線回折により格子定数を求め評価した。Ａｌ０．１Ｉｎ０．９Ｓｂ混晶層のバッファ層、キャップ層にＩｎＡｓＳｂの格子定数を近付けるにしたがってＩｎＡｓＳｂの電子移動度が大きくなる様子を示した。このときのバッファ層のＡｌ組成は１０％であり、格子整合した点はＡｓ組成が９％でＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層が動作層である。
これらの例のように本発明の動作層であるＩｎＡｓｘＳｂ１−ｘ薄膜導電層は、電子移動度が大きく、かつ、シート抵抗値も大きいので、高感度のホール素子や磁気抵抗素子が製作できる。
かつ、表２に示したように、ＩｎＡｓＳｂ動作層にＳｎをドープしても大きな電子移動度の低下は見られない。特に０．０３μｍ（３０ｎｍ）の膜厚で電子移動度が３４，０００ｃｍ２／Ｖｓを示しており、本発明の有効性を示している。このような高い電子移動度は厚さ３０ｎｍという薄い膜厚では初めてである。
更に、図８及び図９は、それぞれ厚さが３０ｎｍ，１００ｎｍの例で、Ｓｎをドープすることで動作層であるＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層の電子移動度の温度依存性が低減できることを示した図である。また、図１０及び図１１には、厚さが、３０ｎｍ、１００ｎｍの例で、Ｓｎをドープすることで動作層であるＩｎＡｓ０．０９Ｓｂ０．９１のシート抵抗値の温度依存性が低減されることを示す図である。図中には、Ｓｎをドープしない場合と、Ｓｎを温度７８０℃、７９３℃、８０６℃で蒸発させドープした場合についてデータを示してある。Ｓｎを蒸発させるときの温度が高いほどドープ量は増えていく。また、対応して電子密度が増加する。この例のように、本発明の動作層にＳｎ，Ｓｉ，Ｔｅ，Ｓｅ，Ｓなどのドナー原子をドープすることで、動作層の電子密度が増大し、シート抵抗値の温度依存性や電子移動度の温度依存性が低減できる。特に、上述したように、Ｓｎをドープすることが好ましい。この効果はドープ量を増やすにつれて顕著になることもわかった。このことは温度依存性の小さな磁気センサを製作できることを意味する実用的には重要な本発明の効果である。
以上、バッファ層２についてはＡｌＩｎＳｂのみに絞って説明をしたが、この組成に限る必要はなく、Ｇａを加えたＡｌＧａＩｎＳｂのバッファ層２でも良く、本発明の技術的範囲である。すなわち、ＩｎＡｓＳｂ薄膜導電層のＡｓ組成が大きい場合は、バッファ層のＡｌ組成が大きくなるが、絶縁性を有する範囲でＧａを加えてＩｎＡｓＳｂとの格子整合をさせるようにしたバッファ層を用いても良い。Ｇａを加えるメリットは、Ａｌ成分が少なくなり、バッファ層の耐食性の向上などが期待できる。
次に、本発明で用いられる基板についてＧａＡｓ以外のいくつかについて説明する。本発明で用いられる基板１は、耐熱性があり絶縁性であればよい。ＧａＡｓ単結晶基板に限るわけではない。また、絶縁性若しくは高抵抗のＡｌｘＧａｙＩｎ１−ｘ−ｙＳｂ混晶層がその上に成長できれば、特に絶縁性には必ずしも拘らない。
本発明において基板１は、通常は高温度で安定な物質からなり、絶縁性又は高抵抗で表面が平坦な基板が用いられる。このため、表面が平滑な結晶面が得られる絶縁性の単結晶基板が好ましく用いられる。特にＧａＡｓやＩｎＰ等の絶縁性の基板は好ましく用いられる。または、表面に絶縁性又は高抵抗の薄層が形成せられており、実質的に絶縁性又は高抵抗で形成せられた薄層の表面が平坦な基板と同等であればよい。
また、表面に薄い絶縁層を形成したＳｉ単結晶基板は、その表面にＧａＡｓの絶縁性の化合物半導体層を更にのせることでＧａＡｓ基板と結晶構造の同じ絶縁性の平滑な表面が得られるので基板１に用いられる。絶縁性がよいサファイアも同様に好ましい基板である。
次に、基板の表面は平坦でなくてはならない。ここで言う平坦とは、表面凹凸が５ｎｍ以下、更に、より好ましくは１ｎｍ以下であって、最適な場合は基板の表面に基板を構成する原子からなる結晶の格子面が一原子層の平坦さで格子面に平行に並んでいる状態、すなわち、基板は単結晶基板であって結晶の格子面からなる原子一層以下の平坦性が好ましい。若しくは、一格子面の間隔以下の平坦性が最も好ましい平坦性である。
基板は、絶縁性または高抵抗であれば、単結晶、多結晶、アモルファス状態など特に問わないが、最も好ましいのはＩｎＡｓＳｂ同じ結晶構造の単結晶がよく、更にはIII−Ｖ族の化合物半導体の単結晶が良く、ＧａＡｓやＩｎＰ、ＧａＮ等の絶縁又は半絶縁基板は好ましい。
これらの単結晶基板の表面は結晶格子面に沿って形成されていることが好ましく、更には、その上に結晶成長がし易いように結晶面からある角度（０〜１０度程度）を持って形成されていても良い。例えば、ＧａＡｓの基板の例では（１００）、（１１１）、（１１０）等の基板面から０から１０度程度の範囲で傾けられた表面が形成される場合があり好ましい。基板の表面は、上述したインデックス面に拘らず使える。近年、結晶成長が試みられている高インデックスの面でも良い。単結晶サファイア基板やＳｉ、ガラス、石英ガラスＳｉＯ２、Ａｌ２Ｏ３からなるアルミナ基板等のIII−Ｖ族の化合物半導体と異なった材質の基板を用いる場合は、そのままでも良いが、より好ましくはその表面にIII−Ｖ族の化合物半導体からなる絶縁層または高抵抗層を形成することが必要である。
このような本発明の薄膜積層体を利用すると高感度のホール素子などの磁気センサ製作が可能になる。本発明の薄膜積層体を利用することで厚さが、極めて薄いＩｎＡｓＳｂ薄膜を動作層に使うことで高感度の磁気センサ製作が可能なことを以下例示する。
＜ホール素子磁気センサ製作例１＞
この厚さ０．１５μｍのＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層を磁気センサ部として製作したホール素子の特性について説明する。本発明の薄膜積層体で製作したホール素子チップの断面構造は、図４Ａに示した。図４Ｂで、符号９（９１，９２，９３、９４）は４個の端子電極であり、電極９は通常動作層３にオーミック接触する層と、その上の中間層、最上部の金などの金属からなるボンデング層の３層の積層構造でつくられることもある。符号３はホール素子の動作層（薄膜導電層）のパターン部分を示している。
製作手順は、厚さ０．３５ｍｍのＧａＡｓ基板１上にバッファ層のＡｌ０．１Ｉｎ０．９Ｓｂ混晶層２を０．７μｍ成長し、その上にＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層３を０．１５μｍ（１５０ｎｍ）成長し、次いで、キャップ層のＡｌ０．１Ｉｎ０．９Ｓｂ混晶層４）を０．０５μｍ、さらに０．００６５μｍのＧａＡｓ保護層１０を成長した。その特性は表１にあるように、電子移動度３８，０００ｃｍ２／Ｖｓ、シート抵抗値１７０Ω（オーム）／□である。
ホール素子の製作では、フォトリソグラフィー法による、保護膜、キャップ層、更に、動作層のＩｎＡｓＳｂ層のエッチング、次いで、端子電極部の保護膜、キャップ層をエッチング除去し、フォトリソグラフィーを利用し、リフトオフ法によりＴｉ／Ｎｉ／Ａｕの３層の端子電極の形成を経て製作した。チップサイズは、０．３６ｍｍ２で、素子のパターンは十字形とした。こうして製作した、ホール素子のホール電圧の大きさは、駆動電圧１Ｖ、磁束密度０．１Ｔにおいて、１５３ｍＶであった。極めて大きなホール電圧で磁界感度が大きいことを示している。また、素子の入力抵抗値は、３８０Ω（オーム）であった。磁界がないときのホール端子間の電圧であるオフセット電圧Ｖｕも小さく、駆動電圧１Ｖで０．３ｍＶであった。このように本発明の薄膜積層体を使うことで高感度の磁気センサが製作できる。
＜ホール素子磁気センサ製作例２＞
次に、この厚さ０．１０μｍのＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層を磁気センサ部として製作したホール素子の特性について説明する。その断面構造は図４Ａに示した。
製作手順は、厚さ０．３５ｍｍのＧａＡｓ基板１上にバッファ層であるＡｌ０．１Ｉｎ０．９Ｓｂ混晶層２を０．７μｍ成長し、その上にＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層３を０．１０μｍ（１００ｎｍ）成長し、次いで、Ａｌ０．１Ｉｎ０．９Ｓｂ混晶層４を０．０５μｍのキャップ層、さらに０．００６５μｍのＧａＡｓ保護層１０として成長した。こうして製作した薄膜積層体の特性は、表１にあるように、電子移動度３８，０００ｃｍ２／Ｖｓ、シート抵抗値３００Ω（オーム）／□である。
ホール素子の製作では、フォトリソグラフィー法による、保護膜、キャップ層、更に、動作層のＩｎＡｓＳｂ層のエッチング、次いで、端子電極部の保護膜、キャップ層をエッチング除去し、フォトリソグラフィーを利用し、リフトオフ法によりＴｉ／Ｎｉ／Ａｕの３層の端子電極の形成を経て製作した。チップサイズは、０．３６ｍｍ２で、素子のパターンは十字形とした。こうして製作した、ホール素子のホール電圧の大きさは、駆動電圧１Ｖ、磁束密度０．１Ｔにおいて、１９０ｍＶであった。極めて大きなホール電圧で磁界感度が大きいことを示している。また、素子の入力抵抗値は、６２０Ω（オーム）であった。磁界がないときのホール端子間の電圧であるオフセット電圧Ｖｕも小さく、駆動電圧１Ｖで０．１２ｍＶであった。この素子は、極めて高感度、高出力である。
＜ホール素子磁気センサ製作例３＞
次に、この厚さ０．０３μｍのＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層を磁気センサ部として製作したホール素子の特性について説明する。その断面構造は図４Ａに示した。
製作手順は、厚さ０．３５ｍｍのＧａＡｓ基板１上にバッファ層であるＡｌ０．１Ｉｎ０．９Ｓｂ混晶層２を０．７μｍを成長し、その上にＳｎをドープしたＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層３を０．０３μｍ（３０ｎｍ）成長し、次いで、キャップ層のＡｌ０．１Ｉｎ０．９Ｓｂ混晶層４）を０．０５μｍ、さらに０．００６５μｍのＧａＡｓ保護層１０を成長した。その特性は、表２にあるように、電子移動度３４，０００ｃｍ２／Ｖｓ、シート抵抗値５００Ω（オーム）／□である。
ホール素子の製作では、フォトリソグラフィー法による、保護膜、キャップ層、更に、動作層のＩｎＡｓＳｂ層のエッチング、次いで、端子電極部の保護膜、キャップ層をエッチング除去し、フォトリソグラフィーを利用し、リフトオフ法によりＴｉ／Ｎｉ／Ａｕの３層の端子電極の形成を経て製作した。チップサイズは、０．３６ｍｍ２で、素子のパターンは十字形とした。こうして製作した、ホール素子のホール電圧の大きさは、駆動電圧１Ｖ、磁束密度０．１Ｔにおいて、１７０ｍＶであった。極めて大きなホール電圧で磁界感度が大きいことを示している。また、素子の入力抵抗値は、９８０Ω（オーム）であった。磁界がないときのホール端子間の電圧であるオフセット電圧Ｖｕも小さく、駆動電圧１Ｖで０．１ｍＶであった。この素子は、温度依存性も少なく、入力抵抗値が小さいので、駆動電圧３Ｖでも駆動できる。このときの磁気センサ出力であるホール電圧は、上記の３倍になり５１０ｍＶの大きな値が得られ、極めて高感度、高出力である。
＜磁気抵抗素子磁気センサ製作例１（ＭＲ）＞
次に、ホール素子試作例１で使った、薄膜積層体、すなわち、厚さ０．１５μｍのＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層を磁気センサ部として製作した磁気抵抗素子の製作とその特性について説明する。
磁気抵抗素子の基本構造は図３に示したように、基本は２端子の素子である。しかし、実用的には３端子のブリッジ構造で製作されることが多いのでここでは３端子の磁気抵抗素子を製作した例について説明する。
図１２Ａ及び図１２Ｂは、本発明の薄膜積層体で製作した３端子の磁気抵抗素子チップの断面構造図である。図１２Ａで、符号６は３層の外部接続のための端子電極である。この例では端子電極は３個有る。符号７（７１，７２）は、磁気抵抗効果を大きくするために形成されたショートバー電極である。２層の積層電極として形成されている例である。図１２Ｂは本発明の薄膜積層体で製作した３端子の磁気抵抗素子チップを上から見た図である。破線の断面が図１２Ａに示されている。符号８は磁気抵抗素子のセンサ部分を示す。符号３０１の部分は、動作層のＩｎＡｓＳｂ層のショートバーで区切られた磁界で抵抗変化を示すパターン部分を示す。この素子には、磁気抵抗変化を取り出す中間電極６０２及び、端子電極６０１、６０３がある。それぞれの電極には外部接続のための端子電極６１，６２，６３が接続されている。このパターンの磁気抵抗素子は、外部接続のための電極が配線部１１で磁気抵抗素子の端子電極、中間電極に接続されている。
製作手順は、厚さ０．３５ｍｍのＧａＡｓ基板１上にバッファ層であるＡｌ０．１Ｉｎ０．９Ｓｂ混晶層２を、０．７μｍを成長し、その上にＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層３を０．１５μｍ（１５０ｎｍ）成長し、次いで、キャップ層のＡｌ０．１Ｉｎ０．９Ｓｂ混晶層４を０．０５μｍのキャップ層、さらに０．００６５μｍのＧａＡｓ保護層１０を成長した。その特性は表１にあるように、電子移動度３８，０００ｃｍ２／Ｖｓ、シート抵抗値１７０Ω（オーム）／□である。この薄膜積層体の積層構造は図２Ｄに示されている断面構造である。
磁気抵抗素子の製作では、フォトリソグラフィー法による、保護膜、キャップ層、更に、動作層のＩｎＡｓＳｂ層のエッチング、次いで、端子電極部の保護膜、キャップ層をエッチング除去し、フォトリソグラフィーを利用し、リフトオフ法によりＴｉ／Ｎｉ／Ａｕの３層電極の端子電極形成をおこなった。次いで、ショートバー電極部の形成のため、ＩｎＡｓＳｂ動作層の表面にあるＡｌＩｎＳｂキャップ層４と薄い保護層１０であるＧａＡｓ層はエッチング除去した。こうしてショートバー電極のＴｉが直接ＩｎＡｓＳｂにコンタクトする構造でショートバー電極を形成した。更に、Ｔｉ／Ｎｉの２層構造のショートバー電極をリフトオフ法により形成した。
こうして製作した３端子の磁気抵抗素子のチップサイズは、３．１ｍｍ×１．５ｍｍで、ショートバー電極の間隔Ｌと磁気抵抗素子の電流流路の幅Ｗの比Ｗ／Ｌは、０．２（Ｗ／Ｌは磁気抵抗効果を生じるパターンの形状比と呼ぶ）とした。こうして製作した磁気抵抗素子の抵抗変化は、３端子の磁気抵抗素子として製作し、中間の電極を境にして分かれる磁気抵抗素子の抵抗値は、同一の値で設計したので、測定結果は夫々３５０Ω（オーム）であった。従って、磁気抵抗素子の入力抵抗値は７００Ω（オーム）であった。磁界がないときのホール端子間の電圧であるオフセット電圧Ｖｕも小さく、駆動電圧５Ｖで中間の電極電位の２．５Ｖからのずれは１．２ｍＶであった。磁束密度０．５Ｔでは、この磁気抵抗素子の抵抗変化は２５０％を示し、この近傍では、微小な磁束変化に対応して直線的な抵抗変化が生じた。その感度は極めて高く、１μＴの磁界変化に対しても感度があることもわかった。
＜磁気抵抗素子磁気センサ製作例２（ＭＲ）＞
次に、表２に記載の薄膜積層体、すなわち、厚さ０．０３μｍのＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層を磁気センサ部として製作した磁気抵抗素子の製作とその特性について説明する。
磁気抵抗素子の基本構造は、図３に示したように、基本は２端子の素子である。しかし、実用的には３端子のブリッジ構造で製作されることが多いのでここでは３端子の磁気抵抗素子を製作した例について説明する。
図１２Ａ及び図１２Ｂは、本発明の薄膜積層体で製作した３端子の磁気抵抗素子チップの断面構造図である。図１２Ａで、符号６は３層の外部接続のための端子電極である。この例では端子電極は３個有る。符号７（７１，７２）は、磁気抵抗効果を大きくするために形成されたショートバー電極である。２層の積層電極として形成されている例である。図１２Ｂは、本発明の薄膜積層体で製作した３端子の磁気抵抗素子チップを上から見た図である。破線の断面が図１２Ａに示されている。符号８は磁気抵抗素子のセンサ部分を示す。符号３０１の部分は、動作層のＩｎＡｓＳｂ層のショートバーで区切られた磁界で抵抗変化を示すパターン部分を示す。この素子には、磁気抵抗変化を取り出す中間電極６０２及び、端子電極６０１、６０３がある。それぞれの電極には外部接続のための端子電極６１，６２，６３が接続されている。このパターンの磁気抵抗素子は、外部接続のための電極が配線部１１で磁気抵抗素子の端子電極、中間電極に接続されている。
製作手順は、厚さ０．３５ｍｍのＧａＡｓ基板１上にバッファ層であるＡｌ０．１Ｉｎ０．９Ｓｂ混晶層２を、０．７μｍを成長し、その上にＳｎをドープしたＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層３を０．０３μｍ（３０ｎｍ）成長し、次いで、キャップ層のＡｌ０．１Ｉｎ０．９Ｓｂ混晶層４を０．０５μｍのキャップ層、さらに０．００６５μｍのＧａＡｓ保護層１０を成長した。その特性は、表２にあるように、電子移動度３４，０００ｃｍ２／Ｖｓ、シート抵抗値５００Ω（オーム）／□である。この薄膜積層体の積層構造は、図２Ｄに示されている断面構造である。
磁気抵抗素子の製作では、フォトリソグラフィー法による、保護膜、キャップ層、更に、動作層のＩｎＡｓＳｂ層のエッチング、次いで、端子電極部の保護膜、キャップ層をエッチング除去し、フォトリソグラフィーを利用し、リフトオフ法によりＴｉ／Ｎｉ／Ａｕの３層電極の端子電極形成をおこなった。次いで、ショートバー電極部の形成のため、ＩｎＡｓＳｂ動作層の表面にあるＡｌＩｎＳｂキャップ層４と薄い保護層１０であるＧａＡｓ層はエッチング除去した。こうしてショートバー電極のＴｉが直接ＩｎＡｓＳｂにコンタクトする構造でショートバー電極を形成した。更に、Ｔｉ／Ｎｉの２層構造のショートバー電極をリフトオフ法により形成した。
こうして製作した３端子の磁気抵抗素子のチップサイズは、３．１ｍｍ×１．５ｍｍで、ショートバー電極の間隔Ｌと磁気抵抗素子の電流流路の幅Ｗの比Ｗ／Ｌは０．２（Ｗ／Ｌは磁気抵抗効果を生じるパターンの形状比と呼ぶ）とした。こうして製作した磁気抵抗素子の抵抗変化は、３端子の磁気抵抗素子として製作し、中間の電極を境にして分かれる磁気抵抗素子の抵抗値は同一の値で設計した。このため、中間の電極を境にして分かれる磁気抵抗素子の抵抗値の測定結果は、それぞれ９３０Ω（オーム）であった。従って、磁気抵抗素子の入力抵抗値は、両者の合計である１８６０Ω（オーム）であった。磁界がないときのホール端子間の電圧であるオフセット電圧Ｖｕも小さく、駆動電圧５Ｖで中間の電極電位の２．５Ｖからのずれは１．０ｍＶであった。磁束密度０．５Ｔでは、この磁気抵抗素子の抵抗変化は２３０％を示し、この近傍では、微小な磁束変化に対応して直線的な抵抗変化が生じた。磁気抵抗素子磁気センサ製作例１と比較しても、磁界による抵抗変化高は、あまり変わらず、磁界検出感度は極めて高い。また、この場合は、Ｓｎがドープしてあるので、磁気抵抗効果による抵抗変化率の温度依存性が極めて小さくなった。また、磁界を加えないときの入力抵抗値の温度依存性も小さく、更に、オフセット電圧の温度変化も極めて小さい。この結果、１μＴの磁界変化が極めて安定して検出できた。これは、抵抗値の温度変化が磁気抵抗変化に影響しないためで、Ｓｎドープの薄膜積層体を使う大きなメリットである。
＜磁気抵抗素子磁気センサ製作例３（ＭＲ）＞
次に、表２に記載の薄膜積層体、すなわち、厚さ０．１０μｍのＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層を磁気センサ部として製作した磁気抵抗素子の製作とその特性について説明する。
磁気抵抗素子の基本構造は、図３に示したように、基本は２端子の素子である。しかし、実用的には３端子のブリッジ構造で製作されることが多いのでここでは３端子の磁気抵抗素子を製作した例について説明する。
図１２Ａ及び図１２Ｂは、本発明の薄膜積層体で製作した３端子の磁気抵抗素子チップの断面構造図である。図１２Ａで、符号６は３層の外部接続のための端子電極である。この例では端子電極は３個有る。符号７（７１，７２）は、磁気抵抗効果を大きくするために形成されたショートバー電極である。２層の積層電極として形成されている例である。図１２Ｂは、本発明の薄膜積層体で製作した３端子の磁気抵抗素子チップを上から見た図である。破線の断面が図１２Ａに示されている。符号８は磁気抵抗素子のセンサ部分を示す。符号３０１の部分は、動作層のＩｎＡｓＳｂ層のショートバーで区切られた磁界で抵抗変化を示すパターン部分を示す。この素子には、磁気抵抗変化を取り出す中間電極６０２及び、端子電極６０１、６０３がある。それぞれの電極には外部接続のための端子電極６１，６２，６３が接続されている。このパターンの磁気抵抗素子は、外部接続のための電極が配線部１１で磁気抵抗素子の端子電極、中間電極に接続されている。
製作手順は、厚さ０．３５ｍｍのＧａＡｓ基板１上にバッファ層であるＡｌ０．１Ｉｎ０．９Ｓｂ混晶層２を、０．７μｍを成長し、その上にＳｎをドープしたＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層３を０．１０μｍ（１０７ｎｍ）成長し、次いで、キャップ層のＡｌ０．１Ｉｎ０．９Ｓｂ混晶層４を０．０５μｍのキャップ層、さらに０．００６５μｍのＧａＡｓ保護層１０を成長した。その特性は表２にあるように、電子移動度３４，０００ｃｍ２／Ｖｓ、シート抵抗値１８０Ω（オーム）／□である。この薄膜積層体の積層構造は、図２Ｄに示されている断面構造である。
磁気抵抗素子の製作では、フォトリソグラフィー法による、保護膜、キャップ層、更に、動作層のＩｎＡｓＳｂ層のエッチング、次いで、端子電極部の保護膜、キャップ層をエッチング除去し、フォトリソグラフィーを利用し、リフトオフ法によりＴｉ／Ｎｉ／Ａｕの３層電極の端子電極形成をおこなった。次いで、ショートバー電極部の形成のため、ＩｎＡｓＳｂ動作層の表面にあるＡｌＩｎＳｂキャップ層４と薄い保護層１０であるＧａＡｓ層はエッチング除去した。こうしてショートバー電極のＴｉが直接ＩｎＡｓＳｂにコンタクトする構造でショートバー電極を形成した。更に、Ｔｉ／Ｎｉの２層構造のショートバー電極をリフトオフ法により形成した。
こうして製作した３端子の磁気抵抗素子のチップサイズは、３．１ｍｍ×１．５ｍｍで、ショートバー電極の間隔Ｌと磁気抵抗素子の電流流路の幅Ｗの比Ｗ／Ｌは０．２（Ｗ／Ｌは磁気抵抗効果を生じるパターンの形状比と呼ぶ）とした。こうして製作した磁気抵抗素子の抵抗変化は、３端子の磁気抵抗素子として製作し、中間の電極を境にして分かれる磁気抵抗素子の抵抗値は同一の値で設計した。このため、中間の電極を境にして分かれる磁気抵抗素子の抵抗値の測定結果は、それぞれ３７０Ω（オーム）であった。従って、磁気抵抗素子の入力抵抗値は、７４０Ω（オーム）であった。磁界がないときのホール端子間の電圧であるオフセット電圧Ｖｕも小さく、駆動電圧５Ｖで中間の電極電位の２．５Ｖからのずれは０．８ｍＶであった。磁束密度０．５Ｔでは、この磁気抵抗素子の抵抗変化は２３０％を示し、この近傍では、微小な磁束変化に対応して直線的な抵抗変化が生じた。磁気抵抗素子磁気センサ製作例１と比較しても、磁界による抵抗変化高は、あまり変わらず、磁界検出感度は極めて高い。また、この場合は、Ｓｎがドープしてあるので、磁気抵抗効果による抵抗変化率の温度依存性が極めて小さくなった。また、磁界を加えないときの入力抵抗値の温度依存性も小さく、更に、オフセット電圧の温度変化も極めて小さい。この結果、１μＴの磁界変化が極めて安定して検出できた。これは、抵抗値の温度変化が磁気抵抗変化に影響しないためで、Ｓｎドープの薄膜積層体を使う大きなメリットである。
これらの例に示したように、本発明は、厚さが１μｍ以下のＩｎＡｓＳｂ薄膜で高感度のホール素子や磁気抵抗素子が製作できることを示した。特に、微弱磁界の変化が検出できる磁気抵抗素子は、磁気インクの印刷パターンの検出や微小ピッチの鉄の歯車の回転検出に向くなど、従来薄膜では難しかった領域でも応用の広がりが期待できる。
なお、本発明の磁気抵抗素子は、２端子素子、３端子素子、４端子のフルブリッジ素子などが製作できる。いずれも本発明の技術的範囲である。
なお、上述した例では、本発明の磁気センサについてパッケイジの事に触れていないが、上記本発明の磁気センサは各種のパッケイジが可能であり、パッケイジされても本発明の技術的範囲である。
次に、本発明の他の実施例について説明する。
本発明のホール素子磁気センサ製作例１のおいては製作されたホール素子のみが通常は直接樹脂パッケイジされる。パッケイジは本発明の磁気センサを使いやすくするための手段であり、このようにパッケイジされても本発明のホール素子や磁気抵抗素子は本発明の技術的範囲である。他のパッケイジが行われても同様である。
更にまた他の例もある。ホール素子はその磁界検出信号、すなわち、ホール電圧を増幅回路により増幅して使われる。このため、予めホール素子の信号を増幅する電子回路をＳｉの集積回路により製作しそのＳｉ集積回路チップをホール素子チップと電気的にワイヤー接続し、両者を一つのパッケイジに収めることも行われる。このようなホール素子は別名ハイブリッドホールＩＣと呼ぶこともあるが、本質的にはホール素子の機能を増幅回路で単純に増幅するもので本発明の技術的範囲である。すなわち、磁気センサ信号の増幅用のＳｉ集積回路チップと電気的に接続されて一つのパッケイジに収められていることを特徴とした本発明のＩｎＡｓＳｂ薄膜磁気センサである。このような例において、このような増幅回路は大きく分けると２種類がある。一つは磁界に比例するホール電圧をそのままアナログ的に増幅する増幅回路である。
本発明のＩｎＡｓＳｂ薄膜磁気センサは、このアナログ増幅回路と組み合わせられ、電気的に接続され一つのパッケイジに収められる場合がある。この場合は増幅回路を通したホール電圧は、磁界に比例している。アナログハイブリッドホールＩＣと呼ばれることもあるが本発明の技術的範囲である。
他の一つは、磁界の検出、非検出に対応して、あるいは、一定の大きさの磁界の閾値が増幅回路内で設定されており、この閾値以上の磁界の検出、非検出に対応して、出力端子より一定の電圧をオンーオフ的に出力する。例えば、出力端子の電圧が、アースレベル（ローレベル）−電源電圧レベル（ハイレベル）間で変動するデジタル増幅回路である。このようなデジタル増幅回路と組み合わせて、かつ電気的に接続されＩｎＡｓＳｂ薄膜磁気センサは一個のパッケイジ内に収納され使われる場合もあり、デジタルハイブリッドホールＩＣと呼ばれ本発明の技術的範囲である。増幅されたホール電圧は、オンーオフ的に変わるデジタル信号出力として得られる。
この様な本発明のＩｎＡｓＳｂ薄膜磁気センサは、Ｓｉの集積回路チップからなる増幅器と一パッケイジされて使われることが極めて頻繁にあり、本発明の技術的範囲である。
磁気センサとしてホール素子が用いられる場合もあるが、磁気抵抗素子でもよい。この場合は磁気抵抗素子ＩＣという場合もあるが単純に磁気抵抗素子という場合もある。

Claims (20)

  1. 基板上に設けられたＡｌｘＩｎ１−ｘＳｂ混晶層（０．０８≦ｘ≦０．１３）と、該ＡｌｘＩｎ１−ｘＳｂ層上に直接接して設けられたＩｎＡｓｘＳｂ１−ｘ（０＜ｘ≦１）薄膜導電層とを備え、
    前記ＡｌｘＩｎ１−ｘＳｂ混晶層は、前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層より高抵抗又は絶縁性、若しくはｐ型の伝導性を示す層で、かつ、バンドギャップが前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層より大きく格子不整合（ミスマッチ）が＋０．５％〜−０．５％であることを特徴とする薄膜積層体。
  2. 前記ＡｌｘＩｎ１−ｘＳｂ混晶層の表面粗さは、前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層の膜厚の５０分の１以下であることを特徴とする請求項１に記載の薄膜積層体。
  3. 前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層には、ドナー不純物としてVI族の原子やIV族の原子であるＴｅ，Ｓ、Ｓｅ、Ｓｎ，Ｓｉ，Ｇｅ等が少なくとも一種類はドープされていることを特徴とする請求項１又は２に記載の薄膜積層体。
  4. 前記ＡｌｘＩｎ１−ｘＳｂ混晶層のＸ線回折の半値幅が、５０秒〜１，０００秒であることを特徴とする請求項１乃至３のいずれかに記載の薄膜積層体。
  5. 前記ＡｌｘＩｎ１−ｘＳｂ混晶層と前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層との格子不整合が、±０．２％以下であることを特徴とする請求項１乃至４のいずれかに記載の薄膜積層体。
  6. 前記ＩｎＡｓｘＳｂ１−ｘ（０＜ｘ≦１）薄膜導電層の膜厚が１００ｎｍ以下１０ｎｍ以上で電子移動度が３００００ｃｍ２／Ｖｓ以上であることを特徴とする請求項１乃至５のいずれかに記載の薄膜積層体。
  7. 前記基板がＧａＡｓ基板であって、前記ＡｌｘＩｎ１−ｘＳｂ混晶層がＡｌ０．１Ｉｎ０．９Ｓｂ混晶層であって、前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層がＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層であることを特徴とする請求項１乃至６のいずれかに記載の薄膜積層体。
  8. 前記ＩｎＡｓｘＳｂ１−ｘ（０＜ｘ≦１）薄膜導電層上に直接、キャップ層としてＡｌｘＩｎ１−ｘＳｂ混晶層（０．０８≦ｘ≦１）が形成されており、前記ＡｌｘＩｎ１−ｘＳｂ混晶層キャップ層は、前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層より高抵抗又は絶縁性、若しくはｐ型の伝導性を示す層で、かつ、バンドギャップが前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層より大きい層であって、該ＩｎＡｓｘＳｂ１−ｘ薄膜導電層との格子不整合が＋０．５％〜−０．５％であることを特徴とする請求項１乃至７のいずれかに記載の薄膜積層体。
  9. 前記基板がＧａＡｓ基板であって、前記ＡｌｘＩｎ１−ｘＳｂ混晶層がＡｌ０．１Ｉｎ０．９Ｓｂ混晶層であって、前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層はＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層であって、前記キャップ層のＡｌｘＩｎ１−ｘＳｂ混晶層はＡｌ０．１Ｉｎ０．９Ｓｂ混晶層であって、更に、該Ａｌ０．１Ｉｎ０．９Ｓｂ混晶層のキャップ層上にＧａＡｓ保護膜をキャップ層として備えることを特徴とする請求項８に記載の薄膜積層体。
  10. 基板上にＧａＡｓの絶縁層が形成されており、その上に、ＡｌＩｎＳｂ混晶層が形成され、次に、ＩｎＡｓＳｂ導電層が形成されており、更に、該ＩｎＡｓＳｂ導電層上に、ＡｌＩｎＳｂ層がキャップ層として形成され、更に、該ＡｌＩｎＳｂキャップ層上に絶縁性の薄いＧａＡｓキャプ層が形成されていることを特徴とする請求項９に記載の薄膜積層体。
  11. 請求項１乃至１０のいずれかに記載の薄膜積層体のＩｎＡｓｘＳｂ１−ｘ薄膜導電層を動作層としたことを特徴とする薄膜磁気センサ。
  12. 請求項１１に記載の薄膜導電層が、ホール効果を利用した素子、又は磁気抵抗効果を利用した素子のいずれかの動作層であることを特徴とする薄膜磁気センサ。
  13. 前記薄膜磁気センサと、該薄膜磁気センサのセンサ信号の増幅用のＳｉ集積回路チップとが電気的に接続されて一つのパッケイジに収められていることを特徴とする請求項１１又は１２に記載の薄膜磁気センサ。
  14. 超高真空に保持できる結晶成長槽を有し、該結晶成長槽内に、Ａｌ，Ｉｎ，Ｓｂ，Ａｓをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、及び、ドナー不純物源としてＳｎ，Ｓｉ，Ｔｅをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、基板の結晶成長面を略水平に保持する手段と、前記基板を前記結晶成長槽中に搬入、搬出の手段とを備えた分子線エピタキシー装置を用いた薄膜積層体の製造方法おいて、
    バックグラウンドの真空度は、１×１０−１０〜１×１０−６Ｐａ（パスカル）の状態に保持した状態で、３００〜５００℃に加熱された基板面に、所要の成分元素の蒸気を照射することにより絶縁性のＡｌｘＩｎ１−ｘＳｂ混晶層（０．０８≦ｘ≦０．１３）を基板上に成長させる工程と、
    ＡｌｘＩｎ１−ｘＳｂ混晶層と格子ミスマッチが＋０．５％〜−０．５％のＩｎＡｓＳｂを前記ＡｌｘＩｎ１−ｘＳｂ混晶層上にエピタキシャル成長によりＩｎＡｓＳｂ薄膜導電層を製作する工程と、を少なくとも有することを特徴とする請求項１に記載の薄膜積層体の製造方法。
  15. 前記ＡｌｘＩｎ１−ｘＳｂ混晶層の表面粗さは、前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層の膜厚の５０分の１以下であることを特徴とする請求項１４に記載の薄膜積層体の製造方法。
  16. 前記ＡｌｘＩｎ１−ｘＳｂ混晶層と格子ミスマッチが＋０．５％〜−０．５％のＩｎＡｓＳｂを前記ＡｌｘＩｎ１−ｘＳｂ混晶層上にエピタキシャル成長により製作する工程、次いで、前記ＩｎＡｓＳｂ混晶層と格子ミスマッチが＋０．５％〜−０．５％のＡｌｘＩｎ１−ｘＳｂ混晶層を前記ＩｎＡｓＳｂ上に積層製作する工程を少なくとも有することを特徴とする請求項１４又は１５に記載の薄膜積層体の製造方法。
  17. 前記基板がＧａＡｓ基板であって、該ＧａＡｓ基板上にＡｌ０．１Ｉｎ０．９Ｓｂ混晶層を０．７μｍ成長し、その上にＩｎＡｓ０．０９Ｓｂ０．９１薄膜導電層を０．１５μｍ成長し、次いで、Ａｌ０．１Ｉｎ０．９Ｓｂ混晶層を０．０５μｍ成長したキャップ層、さらに０．００６５μｍのＧａＡｓキャップ層を最上層の保護膜として形成する工程を有することを特徴とする請求項１６に記載の薄膜積層体の製造方法。
  18. 超高真空に保持できる結晶成長槽を有し、該結晶成長槽内に、Ａｌ，Ｉｎ，Ｓｂ，Ａｓをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、及び、ドナー不純物源としてＳｎ，Ｓｉ，Ｔｅをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、基板の結晶成長面を略水平に保持する手段と、前記基板を前記結晶成長槽中に搬入、搬出の手段とを備えた分子線エピタキシー装置を用いた薄膜磁気センサの製造方法において、
    バックグラウンドの真空度は、１×１０−１０〜１×１０−６Ｐａ（パスカル）の状態に保持した状態で、３００〜５００℃に加熱された基板面に、所要の成分元素の蒸気を照射することにより絶縁性のＡｌｘＩｎ１−ｘＳｂ混晶層（０．０８≦ｘ≦０．１３）を基板上に成長させる工程と、
    ＡｌｘＩｎ１−ｘＳｂ混晶層と格子ミスマッチが＋０．５％〜−０．５％のＩｎＡｓＳｂを前記ＡｌｘＩｎ１−ｘＳｂ混晶層上にエピタキシャル成長によりＩｎＡｓＳｂ薄膜導電層を製作する工程と、
    製作されたＩｎＡｓＳｂ薄膜導電層を、所要の磁気センサパターンに加工する工程と、
    オーミック電極金属をパターン化したＩｎＡｓＳｂ薄膜導電層に形成することにより、複数個の磁気センサチップをウエーハ上の同時に製作する工程を少なくとも有し、次いで、ダイシングソウにより切り離し、個別の磁気センサチップを製作する工程とを有することを特徴とする薄膜積層体を用いた薄膜磁気センサの製造方法。
  19. 超高真空に保持できる結晶成長槽を有し、該結晶成長槽内に、Ａｌ，Ｉｎ，Ｓｂ，Ａｓ，をそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段と、及び、ドナー不純物源としてＳｎ，Ｓｉ，Ｔｅをそれぞれ独立に蒸気圧を制御して加熱蒸発させる手段とを備え、基板の結晶成長面を略水平に保持する手段と、前記基板を前記結晶成長槽中に搬入、搬出の手段とを備えた分子線エピタキシー装置を用いた薄膜磁気センサの製造方法において、
    バックグラウンドの真空度は、１×１０−１０〜１×１０−６Ｐａ（パスカル）の状態に保持した状態で、３００〜５００℃に加熱された基板面に、所要の成分元素の蒸気を照射することにより絶縁性のＡｌｘＩｎ１−ｘＳｂ混晶層（０．０８≦ｘ≦０．１３）を基板上に成長させる工程と、
    ＡｌｘＩｎ１−ｘＳｂ混晶層と格子ミスマッチが＋０．５％〜−０．５％のＩｎＡｓＳｂを前記ＡｌｘＩｎ１−ｘＳｂ混晶層上にエピタキシャル成長によりＩｎＡｓＳｂ薄膜導電層を製作する工程と、
    ＩｎＡｓＳｂ薄膜導電層上に、該ＩｎＡｓＳｂ導電層と格子ミスマッチが＋１．３％〜−０．８％のキャップ層であるＡｌｘＩｎ１−ｘＳｂ混晶層、次いで、ＧａＡｓ絶縁層を形成する工程と、
    製作されたＩｎＡｓＳｂ薄膜導電層を、所要の磁気センサパターンに加工する工程と、
    オーミック電極金属をパターン化したＩｎＡｓＳｂ薄膜導電層にオーミック接触して形成することにより、複数個の磁気センサチップをウエーハ上に同時に製作する工程を少なくとも有し、次いで、ダイシングソウにより切り離し、個別の磁気センサチップを製作する工程と
    を有することを特徴とする薄膜積層体を用いた薄膜磁気センサの製造方法。
  20. 前記ＡｌｘＩｎ１−ｘＳｂ混晶層の表面粗さは、前記ＩｎＡｓｘＳｂ１−ｘ薄膜導電層の膜厚の５０分の１以下であることを特徴とする請求項１８または１９に記載の薄膜積層体を用いた薄膜磁気センサの製造方法。
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